DE10392249T5

DE10392249T5 - Softwareverbesserung

Info

Publication number: DE10392249T5
Application number: DE10392249T
Authority: DE
Inventors: Dyson Aldbourne Wilkes
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-01-28
Filing date: 2003-01-27
Publication date: 2005-07-28
Also published as: CN100357907C; US7516372B2; WO2003065222A3; GB0201889D0; TWI241486B; CN1643501A; GB2384582A; WO2003065222A2; US20050240823A1

Abstract

Prozessorsteuersystem zur Verwendung mit einem Prozessor, wobei das Steuersystem folgendes umfasst:
Mittel zum Empfangen einer Adressensequenz, wobei jede Adresse eine erste und eine zweite Anzahl an Adressbits umfasst;
einen ersten Speicher zum Enthalten eines Satzes an Anweisungen für den Prozessor bei Speicherstellen in dem ersten Speicher entsprechend jeweiligen der Adressen;
einen zweiten Speicher, der geeignet ist, Korrekturanweisungen für den Prozessor an Speicherplätzen in dem zweiten Speicher zu enthalten, die jeweiligen Kombinationen der ersten Anzahl an Adressbits entsprechen;
Mittel zum Bestimmen, wann jedes der zweiten Anzahl an Adressbits in einer empfangenen Adresse gleich Null ist, und um in jenem Fall zu bestimmen, ob der zweite Speicher eine Korrekturanweisung an der Speicherstelle entsprechend der ersten Anzahl an Adressbits in der empfangenen Adresse enthält; und
Mittel zum Bereitstellen einer Ausgangsanweisung als Antwort auf jede empfangene Adresse, wobei die Ausgangsanweisung eine Korrekturanweisung ist, die aus dem zweiten Speicher in...

Description

TECHNISCHES GEBIET DER ERFINDUNG
Die Erfindung betrifft ein Prozessorsteuersystem und insbesondere ein System zum Einspeisen von Steueranweisungen in einen Prozessor, das die Korrektur jener Anweisungen, falls erforderlich, ermöglicht.
HINTERGRUND DER ERFINDUNG
Viele elektronische Vorrichtungen umfassen eingebaute Prozessoren, welche auf der Basis von Programmdaten, die ihnen zugeführt werden, arbeiten. Die Vorrichtungen umfassen deshalb Mittel zum Speichern der Programmdaten. Typischerweise ist das Mittel zum Speichern der Programmdaten ein Lesespeicher (ROM), da dieser typischerweise die effizienteste Art der verfügbaren Speicherung darstellt.
Jedoch weist das Speichern der Programmdaten ausschließlich auf einem ROM den Nachteil auf, dass das System insofern inflexibel wird, als es nicht möglich ist, die gespeicherten Programmdaten zu aktualisieren oder zu korrigieren.

In der US 5,592,613 ist ein Mikroprozessor mit einem Programmspeicher und einer Programmkorrekturschaltung offenbart. Die Programmkorrekturschaltung umfasst einen elektrisch programmierbaren nicht flüchtigen Speicher zum Speichern von Adressdaten und Korrekturprogrammdaten. Die gespeicherten Adressdaten bezeichnen die Adressen im Programmspeicher, an denen die gespeicherten Programmdaten durch die Korrekturprogrammdaten ersetzt werden müssen.

Jedoch weist dies den Nachteil auf, dass jede dem System zugeführte Adresse mit den im nicht flüchtigen Speicher gespeicherten Adressdaten verglichen werden muss, was die Geschwindigkeit des Prozessors nachteilig beeinflussen kann.

In der US 4,751,703 ist ein Verfahren zum Speichern des Steuercodes für einen Prozessor unter Einsatz eines ROM sowie eines Lese-/Schreibspeichers (in Form eines Direktzugriffsspeichers RAM), der einen Codebereich und einen Reparaturbereich aufweist. So ist der Steuercode praktisch in eine Anzahl an Blocks aufgeteilt, wobei die erste Anweisung jedes Blocks im Codebereich des RAM gespeichert ist und die nachfolgenden Anweisungen jedes Blocks im ROM gespeichert sind. Wenn bestimmt wird, dass ein Block des Codes einen Fehler enthält, kann die erste Anweisung jenes Blocks, die im RAM gespeichert ist, durch eine Nebenanweisung ersetzt werden, was bewirkt, dass nachfolgende Anweisungen aus dem Reparaturbereich des RAM auszulesen sind. Die Korrektur kann dann im RAM gespeichert werden, wobei die Endanweisung der Korrektur die Steuerung zum vorherigen Steuercode zurückführt.

Jedoch weist dieses System den Nachteil auf, dass das RAM einmal in jedem Block des Codes adressiert sein muss, was relativ ineffizient ist, wenn keine Korrekturen auszuführen sind.

ZUSAMMENFASSUNG DER ERFINDUNG

Gemäß der vorliegenden Erfindung wird ein Prozessorsteuersystem angegeben, gemäß dem durch den Einsatz von relativ wenig zusätzlicher Hardware die Effizienz des Systems verbessert werden kann.

Insbesondere kann der ursprüngliche Code vollständig in einem ersten Speicher gespeichert sein, bspw. in einem ROM, wobei Korrekturanweisungen in einem zweiten Speicher, bspw. einem RAM, gespeichert sind und auf den zweiten Speicher nur zugegriffen wird, wenn eine Korrekturanweisung existiert. Empfangene Speicheradressen werden in eine erste Anzahl an signifikantesten Bits und eine zweite Anzahl an am wenigsten signifikanten Bits aufgeteilt. Nur wenn die zweite Anzahl an am wenigsten signifikanten Bits sämtlich gleich Null ist und eine Korrekturanweisung mit einer Adresse im RAM gespeichert ist, welche gleich den signifikantesten Bits ist, wird die Korrekturanweisung ausgelesen und dem Prozessor zugeführt.

Dies weist den Vorteil auf, dass der zusätzliche Energieverbrauch niedrig ist, wenn keine Korrekturanweisung gespeichert ist.

Dies hat den weiteren Vorteil, dass das System keine unbegründeten Adressvergleiche erfordert, um die Stellen, für die Korrekturanweisungen existieren, zu bestimmen, und deshalb wird die Prozessorgeschwindigkeit nicht nachteilig beeinflusst.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

1 ist ein schematisches Blockdiagramm eines erfindungsgemäßen Systems.

2 ist ein schematisches Blockdiagramm eines Teils des Systems von 1.

3 ist ein schematisches Blockdiagramm eines alternativen erfindungsgemäßen Systems.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
1 ist ein schematisches Blockdiagramm, das ein System gemäß einem Aspekt der vorliegenden Erfindung zeigt. Das System empfängt Eingänge auf einer Eingangsleitung 10 und liefert Ausgangsanweisungen an einen Prozessor (nicht gezeigt) auf einer Ausgangsleitung 12. Die Eingänge haben die Form von N-Bit-Adressen A(N-1:0), wobei die Notation A(N-1:0) bedeutet, dass das (N-1)te Bit das signifikanteste Bit der Adresse ist und dass das 0te Bit das am wenigsten signifikante Bit der Adresse ist.
Der Programmcode für den Prozessor wird in einem ROM 14 gespeichert, das 2^N Plätze aufweist, entsprechen den 2^N möglichen N-Bit-Adressen. Wenn eine Adresse A(N-1:0) auf der Eingangsleitung 10 empfangen wird, wird die am entsprechenden Speicherplatz gespeicherte Anweisung ausgelesen und einem Multiplexer 16 zugeführt, welcher für gewöhnlich das Signal vom ROM 14 an den Prozessor weiterleitet.
Somit kann, wenn keine Korrekturen bezüglich des ursprünglichen Programmcodes vorliegen, kontinuierlich aus dem ROM 14 ausgelesen werden. Das System umfasst jedoch auch Mittel zum Speichern und Auslesen von Korrekturanweisungen. Insbesondere umfasst das System auch einen RAM 18 und eine Flags/setzende und decodierende Schaltung 20. Das RAM 18 weist 2^N-M Plätze auf, welche durch die (N-M) signifikantesten Bits der auf der Eingangsleitung 10 empfangenen Adressen adressiert werden.
Die Flags/setzende und decodierende Schaltung 20 empfängt auch die N-Bit-Adressen, welche auf der Eingangsleitung 10 empfangen werden. Wie in Bezug auf 2 detailierter beschrieben wird, wird ein Flag jedesmal dann gesetzt, wenn eine Korrekturanweisung gespeichert ist. Die Flags/setzende und decodierende Schaltung 20 testet, ob die M am wenigsten signifikanten Bits einer Eingangsadresse gleich Null sind, und testet auch, ob ein Flag für die (N-M) signifikantesten Bits jener Adresse gesetzt worden ist. Wenn dies der Fall ist, wird der RAM 18 aktiviert, die im RAM gespeicherte Anweisung wird ausgelesen und der Multiplexer 16 wird angesteuert, um das Signal vom RAM 18 auf die Ausgangsleitung 12 weiterzugeben.
2 zeigt detaillierter die Form der Flagssetzenden und decodierenden Schaltung 20. Die empfangene Adresse A(N-1:0) wird in ihre M am wenigsten signifikanten Bits A(M-1:0) und ihre N-M signifikantesten Bits A(N-1:M) aufgeteilt. Die am wenigsten signifikanten Bits werden einem Block 22 zugeführt, wo bestimmt wird, ob alle Bits gleich Null sind. Wenn dies der Fall ist, wird eine binäre 1 einem AND-Gate 24 zugeführt. Im anderen Fall wird eine binäre 0 dem AND-Gate 24 zugeführt. Die signifikantesten Bits werden einem Decodierungsblock 26 zugeführt, welcher die N-M-Bit-Eingänge in 2^N-M-Ausgänge zerlegt. Wenn eine Korrekturanweisung im RAM 18 an einer speziellen N-M-Bit-Adresse gespeichert ist, wird in einem entsprechenden Signalspeicher 28 ein Flag gesetzt. Alle Flags werden einem jeweiligen AND-Gate 30 zugeführt, welches auch einen Eingang vom Decodierungsblock 26 empfängt.
Somit liefert, wenn der Decodierungsblock 26 bestimmt, dass ein spezifisches der AND-Gates 30 durch die N-M-Bit-Adresse ausgewählt wurde, und ein Flag in dem entsprechen den Signalspeicher 28 gesetzt worden ist, das jeweilige AND-Gate 30 einen Ausgang an einen Block 32. Der Block 32 liefert ein Ausgangssignal, wenn er ein Signal von einem der AND-Gates 30 empfängt, und ein Ausgangssignal aus dem Block 32 wird einem zweiten Eingang des AND-Gates 24 zugeführt.
Somit liefert, wenn ein Bitschalter gesetzt ist, das AND-Gate 24 ein Ausgangssignal, wenn die M am wenigsten signifikanten Bits der Adresse A(M-1:0) alle gleich Null sind, und die N-M signifikantesten Bits der Adresse A(N-1:M) entsprechen dem Signalspeicher 28, in dem das Flag gesetzt wurde.
In jenem Fall wird das Ausgangssignal aus dem AND-Gate 24 dem RAM 18 zugeführt, um ihn zu aktivieren, und auch dem Multiplexer 16, so dass die aus dem RAM 18 ausgelesene Anweisung dem Prozessor zugeführt wird.
Es ist anzumerken, dass der Multiplexer 16 vom System weggelassen werden kann, wenn sowohl der RAM als auch der ROM eine hohe Ausgangsimpedanz aufweisen, wenn sie nicht aktiviert sind. Ein Aktivierungssignal für den RAM 18 entspräche einem nicht aktivierenden Signal für den ROM 14, und folglich gewährleistet eine hohe Ausgangsimpedanz des ROM 14, dass tatsächlich der Ausgang aus dem RAM 18 dem Prozessor zugeführt wird. Wenn umgekehrt der ROM 14 aktiviert wird, gewährleistet die hohe Ausgangsimpedanz des RAM 18, dass der Ausgang aus dem ROM 14 dem Prozessor zugeführt wird.
Wie zuvor erwähnt, wird ein Flag gesetzt, wenn eine Korrekturanweisung in RAM 18 gespeichert ist. Bspw. kann die Decodierungsschaltung 26 auch dazu verwendet werden, Flags zu setzen.
Wie bislang beschrieben, ist die Decodierungsschaltung 26 zu allen Zeiten aktiv, wobei jedoch offensichtlich ist, dass ein Ausgang aus dem AND-Gate 24 nur zu einem geringen Anteil der Zeit geliefert wird. Deshalb kann zum Zwecke der Energieersparnis die Decodierungsschaltung 26 nur dann aktiviert werden, wenn die Vergleichschaltung 22 einen Ausgang erzeugt, welcher anzeigt, dass die M am wenigsten signifikanten Bits der Adresse alle gleich Null sind. Dies gewährleistet, dass der Decodierungsschaltungsblock 26 nur zu denjenigen Zeiten aktiviert ist, wenn der RAM aktiviert werden kann.
Die im RAM 18 gespeicherten Anweisungen können vorteilhafterweise unbedingte Sprunganweisungen sein, welche einen Speicherplatz spezifizieren, an dem ein Ersetzungscode gespeichert werden kann. Bspw. kann der Speicherplatz in einem separaten RAM oder nicht flüchtigen Speicher (bspw. einem Flash-Speicher) liegen, welcher bereits zu einem anderen Zweck auf der Vorrichtung vorhanden sein kann.
3 zeigt eine alternative Ausführungsform der Erfindung, bei der Bezugszeichen, die gleich den Bezugszeichen von 1 sind, ähnliche Komponenten anzeigen.
In diesem Fall werden die M am wenigsten signifikanten Bits (M-1:0) der empfangenen Adresse (N-1:0) einem Vergleichsblock 22 zugeführt, der einen Ausgang liefert, wenn alle diese Bits gleich Null sind. Der Ausgang wird einem AND-Gate 36 zugeführt. Um zu testen, ob eine Korrekturanweisung im RAM 18 gespeichert wurde, wird ein Ausgang aus dem RAM 18 selbst untersucht. Insbesondere wenn die Korrekturanweisungen die Form unbedingter Sprunganweisungen annehmen, wie vorstehend beschrieben, ist es möglich, sich auf die Tatsache zu verlassen, dass ein spezifisches Bit der im RAM 18 gespeicherten Daten (hier als "B" identifiziert) den Binärwert 1 dann und nur dann annimmt, wenn eine Korrekturanweisung an jener Adresse im RAM 18 gespeichert ist.
Das Bit "B" wird auf der Leitung 38 dem zweiten Eingang des AND-Gates 36 zugeführt, welches deshalb den Multiplexer 16 steuert, um den Ausgang aus dem RAM 18 dem Prozessor nur dann zuzuführen, wenn die M am wenigsten signifikanten Bits der Adresse A(M-1:0) alle gleich Null sind, und die N-M signifikantesten Bits der Adresse A(N-1:M) definieren eine Adresse im RAM 18, an der eine Korrekturanweisung gespeichert wurde.
In einer weiteren Modifikation des Systems, die in 3 gezeigt ist, kann der RAM 18 ein Feld haben, das um ein Bit größer ist, als es erforderlich ist, um die Korrekturanweisungen zu speichern. In jenem Fall kann das zusätzliche Bit als das Bit "B" verwendet und dafür eingesetzt werden, ein Flagbit zu speichern, wenn eine Korrekturanweisung in jener Adresse gespeichert ist.
Deshalb wird ein System beschrieben, das ein Ersetzen des Programmcodes ermöglicht, ohne dass ein großer nachteiliger Effekt auf die Leistung des Prozessors oder den Rest der Vorrichtung ausgeübt wird.
ZUSAMMENFASSUNG
Ein Prozessorsteuersystem ermöglicht das Ersetzen eines gespeicherten Programmcodes. Der ursprüngliche Code kann vollständig in einem ersten Speicher gespeichert sein, bspw. einem ROM, wobei Korrekturanweisungen in einem zweiten Speicher, bspw. einem RAM, gespeichert sind, und auf den zweiten Speicher nur zugegriffen wird, wenn eine Korrekturanweisung existiert. Empfangene Speicheradressen werden in eine erste Anzahl an signifikantesten Bits und eine zweite Anzahl an am wenigsten signifikanten Bits aufgeteilt. Nur wenn alle der zweiten Anzahl an am wenigsten signifikanten Bits gleich Null sind und eine Korrekturanweisung im RAM mit einer Adresse gespeichert ist, welche gleich den signifikantesten Bits ist, wird die Korrekturanweisung ausgelesen und dem Prozessor zugeführt. Hierdurch wird relativ wenig zusätzliche Hardware benötigt und die Effizienz des Systems wird verbessert.

Claims

Prozessorsteuersystem zur Verwendung mit einem Prozessor, wobei das Steuersystem folgendes umfasst: Mittel zum Empfangen einer Adressensequenz, wobei jede Adresse eine erste und eine zweite Anzahl an Adressbits umfasst; einen ersten Speicher zum Enthalten eines Satzes an Anweisungen für den Prozessor bei Speicherstellen in dem ersten Speicher entsprechend jeweiligen der Adressen; einen zweiten Speicher, der geeignet ist, Korrekturanweisungen für den Prozessor an Speicherplätzen in dem zweiten Speicher zu enthalten, die jeweiligen Kombinationen der ersten Anzahl an Adressbits entsprechen; Mittel zum Bestimmen, wann jedes der zweiten Anzahl an Adressbits in einer empfangenen Adresse gleich Null ist, und um in jenem Fall zu bestimmen, ob der zweite Speicher eine Korrekturanweisung an der Speicherstelle entsprechend der ersten Anzahl an Adressbits in der empfangenen Adresse enthält; und Mittel zum Bereitstellen einer Ausgangsanweisung als Antwort auf jede empfangene Adresse, wobei die Ausgangsanweisung eine Korrekturanweisung ist, die aus dem zweiten Speicher in dem Fall ausgelesen wird, dass alle Adressbits der zweiten Anzahl in einer empfangenen Adresse gleich Null sind, und bestimmt wird, dass der zweite Speicher eine Korrekturanweisung am Speicherplatz entsprechend der ersten Anzahl an Adressbits in der empfangenen Adresse enthält, und die Ausgangsanweisung ansonsten aus dem ersten Speicher ausgelesen wird.
Prozessorsteuersystem nach Anspruch 1, weiter aufweisend: einen Multiplexer, der so angeschlossen ist, dass er Anweisungen, die aus dem ersten Speicher und dem zweiten Speicher ausgelesen werden, empfängt, und der weiter so angeschlossen ist, dass er ein Steuersignal empfängt, und der dafür ausgelegt ist, die Anweisung entweder aus dem ersten Speicher oder dem zweiten Speicher in Abhängigkeit vom Steuersignal auszugeben.
Prozessorsteuersystem nach Anspruch 2, weiter aufweisend: Mittel zum Erzeugen eines Steuersignals für den Multiplexer, wobei das Steuersignal so ist, dass die Ausgangsanweisung die Anweisung ist, die aus dem zweiten Speicher ausgelesen wird, wenn alle Adressbits der zweiten Anzahl in einer empfangenen Adresse gleich Null sind, und bestimmt wird, dass der zweite Speicher eine Korrekturanweisung am Speicherplatz entsprechend der ersten Anzahl an Adressbits der empfangenen Adresse enthält, und die Ausgangsanweisung ansonsten die Anweisung ist, die aus dem ersten Speicher ausgelesen wird.
Prozessorsteuersystem nach Anspruch 1, weiter aufweisend: einen dritten Speicher zum Speichern eines Ersetzungscodes, wobei der zweite Speicher zum Enthalten von Korrekturanweisungen in der Form von unbedingten Sprunganweisungen, die Adressen im dritten Speicher spezifizieren, geeignet ist.
Prozessorsteuersystem nach Anspruch 1, weiter aufweisend: Mittel zum Setzen eines Flags, wenn eine Korrekturanweisung im zweiten Speicher gespeichert wird; und wobei die Mittel zum Bestimmen, ob der zweite Speicher eine Korrekturanweisung am Speicherplatz entsprechend der ersten Anzahl an Adressbits in der empfangenen Adresse enthält, Mittel zum Testen, ob das jeweilige Flag gesetzt wurde, aufweisen.
Prozessorsteuersystem nach Anspruch 5, wobei die Mittel zum Testen, ob das jeweilige Flag gesetzt worden ist, deaktiviert sind, bis bestimmt ist, dass alle Adressbits der zweiten Anzahl in einer empfangenen Adresse gleich Null sind.
Prozessorsteuersystem nach Anspruch 5, wobei der zweite Speicher dafür geeignet ist, an jedem Speicherplatz eine Korrekturanweisung und ein Flag-Bit zu enthalten, welches nur dann gesetzt wird, wenn der Speicherplatz eine Korrekturanweisung enthält, und wobei die Mittel zum Testen, ob das jeweilige Flag gesetzt worden ist, Mittel zum Testen des Werts des Flag-Bits enthalten.
Prozessorsteuersystem nach Anspruch 1, wobei die Mittel zum Bestimmen, ob der zweite Speicher eine Korrekturanweisung am Speicherplatz entsprechend der ersten Anzahl an Adressbits in der empfangenen Adresse enthält, Mittel zum Testen des Werts eines spezifischen Bits an dem Speicherplatz umfassen, wobei das spezifische Bit einen speziellen Wert in allen Fällen einnimmt, wenn der zweite Speicher eine Korrekturanweisung am Speicherplatz enthält.