DE10392617T5 - Niedrigsspannungs-Leistungsbauteil mit hoher Dichte und einem Grabengate mit gleichmäßig dotiertem Kanal und dessen Randabschlußtechnik - Google Patents

Niedrigsspannungs-Leistungsbauteil mit hoher Dichte und einem Grabengate mit gleichmäßig dotiertem Kanal und dessen Randabschlußtechnik Download PDF

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Abstract

Ein Verfahren zur Herstellung eines Leistungs-MOSFET umfassend die Schritte:
Bilden einer Gategrabenmaske mit offenen und geschlossenen Regionen auf der Oberfläche eines Halbleitersubstrats;
Entfernen des Halbleitermaterials aus Bereichen, die von den offenen Regionen der Grabenmaske belichtet wurden, um eine Vielzahl von Gategräben zu bilden;
Bilden einer vorübergehenden ("sacrificial") Gateoxidschicht an den Seitenwänden der Gräben;
Implantieren des Substrats mit einem Driftregionimplantat, das das Oxid an dem Boden der Kanäle durchdringt und an der Oberfläche des Substrats durch die verbliebene Grabenmaske gestoppt wird;
Tempern des Substrats, um das Driftimplantat zu diffundieren, um eine regelmäßige Driftschicht zu bilden und die Länge des Gates zu definieren;
Entfernen der Grabenmaske und des vorübergehenden Oxids und Bilden eines Gateoxids auf der Oberfläche des Grabens;
Abscheiden einer Schicht von Polysilicon auf der Oberfläche des Substrats und in den Gräben;
Entfernen des Polysilicons von der Oberfläche des Halbleitersubstrats und Hinterlassen einer...

Description

  • Gebiet der Erfindung
  • Diese Erfindung bezieht sich auf Halbleiterleistungsbauteile und deren Herstellung und insbesondere auf vertikale Niederspannungs-MOSFET-Leistungsbauteile.
  • In letzter Zeit hat es auf dem Gebiet der persönlich tragbaren Elektronik, einschließlich solcher Geräte wie Funktelefonen und Notebook-Computern, ein explosives Wachstum gegeben. Die systematische Verringerung der Versorgungsspannung begleitet von einer entsprechenden Abnahme des Bauteilsgröße und einer hohen Systemleistungsfähigkeit, ist ein überwiegender Brennpunkt bei die Entwicklung von fortschrittlicheren Leistungsbauteilen geworden. Der Spannungsabgleich des gesamten Systems erfordert, dass die in einem Stromüberwachungsschaltkreis verwendeten Leistungs-MOSFETs effizient bei einer niedrigen Gatesteuerungsspannung an- und ausgeschaltet werden können. Um diese Anforderungen zu erfüllen, sollten die Halbleiterleistungsschalter eine Grenzwert-Spannung (weniger als 1,0 Volt) mit niedrigem Pegel aufweisen. Siehe 1. Um die Grenzwertspannung abzusenken, verwendet der Stand der Technik eine niedrige Implantatsdosis bei der P-Wanne 30 und ein dünneres Gateoxid 40. Diese Herangehensweise erreicht einen niedrigen Gate-Betriebswert, kann aber zu einem hohen Kanal-Leckstrom und einer schwachen Hochtemperaturleistung führen. Aufgrund der niedrigen gesamten Netto-Ladungen der Wanne macht diese Herangehensweise das Bauteil anfällig für Durchgriffs-Durchschlag. Zusätzlich ist die Dotierung in dem Kanal nicht gleichmäßig.
  • Eine weitere kürzlich offenbarte Technik (in 2 gezeigt) des Standes der Technik verwendet die P-Typ epi-Schicht 70, die die Kanalregion des Bauteils bildet. Die Driftregion 25 des Bauteils wird durch Implantierung des entgegengesetzten Dotierungstyps in dem Grabenboden 55 gebildet, gefolgt von einem thermischen Temper-Schritt. Folglich wird die Dotierungskonzentration der Kanalregion von der Dotierungskonzentration der epi-Schicht 70 bestimmt, und das Dotierungsprofil längs des Kanals des Bauteils ist gleichmäßig. Dieses führt zu einer höheren gesamten Netto-Ladung, die sich bei einer vorgegebenen Grenzwertspannung in der Wanne befindet. Demnach wird erwartet, dass die Leistung und die Sperrzustands- Durchschlagseigenschaften verbessert werden. Bei diesem Stand der Technik ist es eindeutig nicht erlaubt, benachbarte Driftregionen 25 zusammenzufassen. Die Regionen werden getrennt gehalten, um das so genannte "Volumenteil-Resurf" (bulk reduced surface field) bereitzustellen, sodass der Durchlasswiderstand (on-resistance) der Driftregion 25 des Bauteils drastisch verringert werden kann [1]–[3].
  • Auf dem einschlägigen Gebiet der Technik ist es wohl bekannt, dass für Niederspannungs-Leistungsbauteile (beispielsweise 30 Volt oder weniger) der Beitrag des Durchlasswiderstands von der Driftregion 25 ein sehr geringer Anteil des gesamten Durchlasswiderstands ist. Die bedeutendste Komponente des Durchlasswiderstands des Bauteils ist der Widerstand der Kanalregion des Bauteils. Die effizienteste Herangehensweise, um den Kanalwiderstand abzusenken, ist es, den Einheitszellenabstand des Bauteils zu verringern und die Kanaldichte zu erhöhen. Unglücklicherweise begrenzt die den Driftregionen 25 vorgeschriebene Zusammenfassungs-Verbots-Bedingung, wie vom Stand der Technik gelehrt wird, den minimalen Zellenabstand und die maximale Kanaldichte, die das Bauteil verwenden kann. Als Ergebnis ist der Durchlasswiderstand des Standes der Technik hoch, wenn er für Niederspannungsanwendungen verwendet wird. Zusätzlich wird aus 2 klar, dass der Stand der Technik einen größeren PN-Übergangsbereich in der Körper-Diode (body diode) des Bauteils erzeugt, was zu einer hohen Ausgangskapazität führt. Auch der parasitäre BJT (Bipolartransistor) der Körper-Diode hat eine sehr ungleichmäßige Basisbreite. Dieses wird die Durchleitfähigkeit der Körper-Diode und die Rückwärts-Erholungs-Eigenschaften (reverse recovery characteristics) verschlechtern. [4]
  • Zusammenfassung
  • Die Erfindung verbindet die Driftregionen in einem Niederleistungs-Graben-MOSFET-Bauteil mittels eines Dotiersubstanzimplantats durch den Boden des Grabens miteinander. Die zusammengefassten Driftregionen ermöglichen die Verwendung eines sehr kleinen Zellenabstands, was zu einer sehr hohen Kanaldichte und einer folgerichtigen wesentlichen Verringerung des Kanalwiderstands führt. Durch genaues Auswählen der Implantatsdosis und der Temper-Parameter der Driftregion, kann die Kanallänge des Bauteils genau gesteuert werden und die Kanaldotierung kann sehr gleichmäßig ausgeführt werden. Im Vergleich mit einer herkömmlichen Vorrichtung wird die Grenzwert-Spannung der Erfindung verringert, ihr Kanalwiderstand wird abgesenkt und außerdem wird ihr Durchlasswiderstand der Driftregion abgesenkt. Um die zusammengefassten Driftregionen zu implementieren, bezieht die Erfindung eine neue Randabschlussgestaltung ein, sodass der PN-Übergang, der von der P-epi-Schicht und dem N+ Substrat gebildet wird, an dem Rand des Rohchips abgeschlossen werden kann.
  • Im Vergleich zu den Bauteile des Standes der Technik aus 1, verringert die dickere P-Typ epitaktische Schicht aus 2 den Durchlasswiderstand. Zusätzlich stellen die einzelnen Driftregionen aus 2 Verarmungsregionen bereit, um eine höhere Sperrspannung über dem Bauteil zu unterstützen. Dennoch verringert die Anforderung getrennter Driftregionen von Natur aus die Dichte der Zellen in einem Bauteil. Die Erfindung stellt einen niedrigen Durchlasswiderstand bereit, indem sie eine höher-dotierte P-Typ epitaktische Schicht verwendet und weist eine höhere Zellendichte auf, indem sie es ermöglicht, die Driftregionen zusammenzufassen. Sogar mit zusammengefassten Driftregionen ist immer noch ausreichende Verarmung vorhanden, um hohe Sperrvorspannungen zu ermöglichen. Mittels der Erfindung, ist das P-Dotieren in dem Kanal konstanter als das Dotieren in Kanälen des Stands der Technik mit epitaktischen Schichten und getrennten Driftzonen. Die Erfindung stellt Bauteile mit größerer Zellendichte und geringerer Übergangskapazität bereit statt Bauteilen, die mit getrennten "Resurf"-Regionen hergestellt wurden.
    •
  • Beschreibung der Zeichnungen
  • 1 zeigt ein typisches Bauteil gemäß dem Stand der Technik, das eine niedrige Implantat-Dosis und ein dünneres Gateoxid verwendet.
  • 2 zeigt ein typisches Bauteil gemäß dem Stand der Technik, das eine epitaktische Schicht verwendet, die die Kanalregion des Bauteils bildet.
  • 3 zeigt die Erfindung in einer ersten Ausführungsform mit wesentlicher Verringerung des Kanalwiderstands.
  • 4 zeigt die Erfindung in einer zweiten Ausführungsform mit einer weiteren erheblichen Verringerung des Kanalwiderstands.
  • 5 zeigt die Erfindung in einer dritten Ausführungsform mit einer weiteren erheblichen Verringerung des Kanalwiderstands.
  • 5a zeigt einen Vergleich der drei Ausführungsformen die in 3, 4 und 5 gezeigt wurden.
  • 6 bis 10 zeigen die wichtigen Schritte bei der Fertigung der Erfindung.
  • 11 zeigt das Dotierungsprofil der Erfindung längs der Grabenseitenwand.
  • 12 zeigt das Dotierungsprofil entlang der Grabenseitenwand für ein Bauteil, gemäß dem Stand der Technik.
  • 13 zeigt die Umrisslinien der Dotierungskonzentration bei der Erfindung.
  • 14 zeigt den am häufigsten gebrauchten Randabschluss bei Bauteilen des Standes der Technik.
  • 15 zeigt den bei der Erfindung verwendeten Randabschluss.
  • Detaillierte Beschreibung der Erfindung
  • Die Erfindung behandelt und löst die Schwierigkeiten der Bauteile des oben beschriebenen Standes der Technik. Siehe 3. Das Bauteil der Erfindung umfasst ein N+-Typ Substrat 10, N-Typ Driftregionen 27, eine P-Typ epi-Schicht 72, Gräben 80, Gateoxid 40, Polysilicon 50, BPSG 60, N+-Typ Sourceregionen 37 und P+Typ-Körperregionen 75. Die veranschaulichten Leitfähigkeitentypen können selbstverständlich wie benötigt umgekehrt werden. Im Gegensatz zum Stand der Technik, fasst die Erfindung die implantierten Driftregionen 27 zusammen. Der Stand der Technik aus 2 hält die Regionen voneinander getrennt, um einen Volumenteil-Resurf-Effekt bereitzustellen, der den Durchlasswiderstand absenkt und die Verarmung der Driftregion während Sperrspannungszuständen erhöht, um die Grenzen der aufrechterhaltenen Sperrspannung zu erhöhen. Statt der langen abgeschrägten Grenze 90 zwischen der P-Typ epi-Schicht 70 und der Driftregion 25, wie in 2 gezeigt, erzeugt die Erfindung eine kürzere mehrschichtige Grenze 90 zwischen der P-Typ epi-72 und der Driftregion 27, wie in 3 gezeigt. Eigentlich verringert die Erfindung den Oberflächenbereich zwischen der epi-Schicht und der Driftregion wesentlich und trennt die epi-Schicht vollständig von dem Substrat. Das Zusammenfassen der Driftregionen ermöglicht die Verwendung eines sehr schmalen Zellenabstands und führt zu einer sehr hohen Kanaldichte. Demnach erreicht die Er findung eine wesentliche Verringerung des Kanalwiderstands. Ferner kann die Kanallänge des Bauteils gesteuert werden, indem vorzugsweise einer oder mehrere Parameter, die nicht darauf beschränkt sind, einschließlich der Implantat-Dosis und des Implantats, sowie der Temperatur und Zeit des Temper-Schritts ausgewählt werden, um die implantierten Dotiersubstanzen einzutreiben.
  • Beispielsweise kann ein kürzerer Kanal ausgeführt werden, indem die Eintreibungs-Zeit nach dem Implantieren der Driftregion erhöht wird. Die kürzere Kanallänge erzeugt eine wesentliche Abnahme des Kanalwiderstands. Dies ist in den 3, 4 und 5 dargestellt, in denen sich die Eintreibungs-Zeit von 10 Minuten (3) auf 20 Minuten (4) und auf 30 Minuten (5) ändert. Es wird auf die progressive Zunahme der Dicke der Driftregion 27 und die Abflachung der Grenze 90a, 90b, 90c zwischen den Driftregionen und der aufliegenden epi-Schicht 72 hingewiesen. Zusätzlich ist der Durchlassstrom, der sich innerhalb der Driftregion ausbreitet, fortschreitend effizienter mit der Zunahme der Eintreibungs-Zeit (siehe 3 bis 5 nach einander) aufgrund einer ausgedehnteren Ausbreitungsfläche. Folglich wird der Durchlasswiderstand der Driftregion auch abgesenkt. Um die Unterschiede klarer darzulegen, zeigt 5a die drei unterschiedlichen Fälle in einer Darstellung.
  • Die Durchleitungseigenschaften der Bauteile in 3, 4 und 5 wurden unter Verwendung der Finiten-Element-Methode simuliert. Der modellierte Durchlasswiderstand des Bauteils wurde aus den Simulationsergebnissen entnommen. Der Durchlasswiderstand pro Einheitsfläche der Bauteile aus den 3, 4 und 5 beträgt jeweils 0,22 mΩ/cm2, 0,18 mΩ/cm2 und 0,15 mΩ/cm2. Der Zellenabstand aller Bauteile beträgt 2,0 μm (Mikron). Zusätzlich weist die Körper-Diode des neuen Bauteils, das in dieser Erfindung vorgeschlagen wird, wesentlich weniger PN-Übergangsgebiet auf, wie in 3, 4, 5 und 5a veranschaulicht, wenn es mit dem in 2 gezeigten Stand der Technik verglichen wird. Ebenso wird die Basisbreite des parasitären BJT der Körper-Diode des neuen Bauteils noch ebener. Die Körper-Diode des erfinderischen Bauteils stellt eine verbesserte Durchleitung und Rückwärts-Erholungs-Eigenschaften bereit.
  • Bei dem in den folgenden Absätzen beschriebenen Herstellungsverfahren wird ein 30 V N-Kanal-Grabengate-Leistungs-MOSFET als ein Beispiel verwendet, um die Ausführung des in dieser Erfindung offenbarten Konzepts zu veranschaulichen. Es werden nur die wichtigen Verfahrensschritte veranschaulicht.
  • Bauteile die die Erfindung enthalten, werden mittels des erfinderischen Verfahrens hergestellt, das in 6–10 veranschaulicht ist. Das Verfahren beginnt mit einem N+ Substrat 10 Silicon oder anderem geeigneten Halbleitermaterial. Eine P-Typ epitaktische Schicht 72 wird auf dem Substrat 10 in einer auf dem einschlägigen Gebiet der Technik gut bekannten Art und Weise gezüchtet. Gräben 110 die die Gatestrukturen enthalten, werden geöffnet, indem die epitaktische Schicht 72 mit einer geeigneten Maske bedeckt wird. In einer Ausführungsform wird eine harte Maske 100 aus Silicondioxid entweder abgeschieden oder thermisch auf der Oberseite der epitaktischen Schicht 72 gezüchtet. Eine Schicht lichtundurchlässiger Fotolack wird auf dem Oxid 100 abgeschieden und dann zu belichteten Abschnitten des Oxids gemustert. Die belichteten Abschnitte des Oxids 100 werden durch ein geeignetes Ätzbad entfernt, um die Abschnitte der epitaktischen Schicht 72 zu belichten, wo die Gräben 100 gebildet werden. Das Substrat 10 wird dann geätzt, um das epitaktische Material von dem Substrat zu entfernen und die Gräben 110 zu bilden.
  • Danach wird eine relativ dünne Gateoxidschicht 120 thermisch auf der belichteten Seitenwand und den Grundflächen der Gräben gezüchtet. Dann werden in das Substrat N-Typ Dotiersubstanzen 130 implantiert, beispielsweise Phosphor oder Arsen. Die verbleibende Oxidmaske 100 auf der epitaktischen Schicht 72 hält die N-Typ Dotiersubstanzen davor ab, in die obere Oberfläche der Schicht einzudringen. Die dünnere Oxidschicht 120 auf den Seitenwänden und Böden der Gräben erlauben den implantierten N-Typ Ionen 130 in die epitaktische Schicht 72 in den Regionen einzudringen, die den Böden der Gräben benachbart sind.
  • In 9 wird die harte Maske 100 von der Oberfläche entfernt und die implantierten Ionen 130 werden durch einen Temper-Arbeitsschritt eingetrieben. Der Eintreibungsschritt diffundiert die N-Typ Ionen in einer vertikalen Richtung ausreichend, um das N+ Substrat zu erreichen und um sich in seitlicher Richtung entlang des unteren Abschnitts der epitaktischen Schicht 72 auszubreiten und eine ununterbrochene N-Typ Driftregion 27 entlang des Bodens der epitaktischen Schicht 72 zu bilden. Der Fachmann wird verstehen, dass die Höhe der N-Typ Region 27 von einer Anzahl von Faktoren abhängt, die den Typ der verwendeten Dotiersubstanz, die Implantierungsenergie, die Konzentration und die Temper- oder Eintreibungszeit enthält, aber nicht darauf beschränkt ist. Einer oder mehrere der Faktoren werden abgestimmt, um die gewünschte Nettokonzentration und Höhe der Region 27 zu erreichen.
  • Siehe 10. Die restlichen Verfahrensschritte sind Standard, einschließlich Ausfüllen der Gräben mit dotiertem Polysilicon gefolgt von Ätzen einer Aussparung in das Polysilicon, Abscheiden einer Zwischenstufe R-dielektrischer Füllschicht 60 (beispielsweise BPSG) und Rückätzen, um das selbstisolierende verdeckte Polysilicongate zu bilden. Es können Standardprozeduren verwendet werden, um den P+ Körper 75 und die N+ Source 37 zu erstellen, gefolgt von Vorderseiten- und Rückseiten-Metallisationen.
  • Der detaillierte Arbeitsvorgang, der in den vorherigen Absätzen beschrieben wurde, wurde simuliert und überprüft. Der Stand der Technik, der in 1 gezeigt ist, wurde auch zum Vergleich simuliert. 11 gibt das Dotierungsprofil 200 entlang der Grabenseitenwand des in dieser Erfindung offenbarten Bauteils wieder, wobei es das Profil durch die N+ Sourceregion 237, P-Typ epi-Schicht 272 (Kanal), N-Typ Driftregion 227 und N+ Substrat 210 zeigt. 12 gibt das Dotierungsprofil 201 entlang der gleichen Stelle für das Bauteil des Standes der Technik wieder, wobei es die Profile durch die N+ Sourceregion 237, P-Wanne 230 (Kanal), epi-Schicht 220 und N+ Substrat 210 zeigt. Die Kanallänge und die Kanaldotierungskonzentration wurden genau entworfen, damit beide Bauteile keine Durchgriffs-Durchschlags-Eigenschaften aufweisen. Die Drain-Source Durchschlagsspannungen betragen 35 Volt bzw. 34 Volt für das neue Bauteil aus 11 und das Standardbauteil aus 12. Dennoch beträgt die Grenzwertspannung des neuen Bauteils ungefähr 0,7 Volt, jedoch 2,0 Volt für die Standardvorrichtung. 13 zeigt die Umrisslinie der Dotierungskonzentration innerhalb des neuen Bauteils durch die N+ Sourceregionen 237, P+ Körperregionen 275, P-Typ epi-Schicht 272 (Kanal) und N-Typ Driftregion 227. Gateoxid 40, Polysilicon 50 und BPSG 60 werden der Klarheit wegen gezeigt. Es ist offensichtlich, dass die Dotierungskonzentration in der Kanalregion 272 fast konstant ist.
  • Abschließend ist es wichtig darauf hinzuweisen, dass in dem neuen Bauteil der PN-Übergang, der von der P epi-Schicht und dem N+ Substrat gebildet wird, nicht an der Siliconoberfläche abschließt. Folglich kann der für die herkömmliche Vorrichtung aus 1 verwendete Randabschluss nicht für das neue in dieser ERfndung offenbarte Bauteil oder den Stand der Technik aus 2 verwendet werden. Gegenwärtig wird der am meisten verwendete Randabschluss bei einem herkömmlichen Niederspannungs-MOSFET in 14 veranschaulicht, mit Sourcemetall 337, Gateangussmetall 350, BPSG 360, Feldoxid 340, Kanalstoppermetall 380, N+ Kanalstop 338, epi-Schicht 20 und Substrat 10. Um diesen Sachverhalt zu behandeln, stellt die Erfindung einen neuen Randabschluss bereit, wie in 15 gezeigt. Der Rand des Rohchips wird weggeätzt und ein Feldoxid 340 wird auf dem geätzten Rand gezüchtet. Eine Schicht von dotiertem Polysilicon 370 wird auf dem Feldoxid ausgebildet, gefolgt von dem Isolieren der BPSG-Schicht 360. In der Schicht werden Öffnungen gebildet, damit der Metallgateanguss 350 die Polysiliconplattenschicht 370 kontaktiert. Eine N+ Driftkontaktregion 338 wird auf dem unteren äußeren Rand des Rohchips gebildet, um die Randdriftregion 27 zu kontaktieren. Eine Kanalstopmetallschicht 380 kontaktiert die Region 338 durch geeignete Öffnungen in dem Feldoxid 340, der Polysiliconschicht 370 und der BPSG-Schicht 360. Dieser neue Randabschluss wird hergestellt, indem der gleiche Verfahrensablauf verwendet wird, wie der der aktuellen Vorrichtung. Der neue Randabschluss weist eine effizientere Verwendung des Silikonbereichs aufgrund der Tatsache auf, dass die Anteile der Polysiliconfeldplatte 370 und die Metalllücke zwischen den Metallstreifen 350 und 380 sich längs der Grabenseitenwand befinden. Zusätzlich, aufgrund der niedrigeren Dotierungskonzentration der P epi-Schicht im Vergleich zu der Konzentration der P-Wanne in der Standardvorrichtung aus 1, erstreckt sich das elektrische Feld weiter in die P epi-Schicht. Folglich bildet der neue Randabschluss für eine gegebene Durchschlagsspannung eine geringere seitliche Abmessung als der herkömmliche.
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  • Schlussfolgerung, Verzweigungen und Schutzbereich der Erfindung
  • Aus der vorherigen Beschreibung, den Figuren und Darstellungen sollten die Vorteile bei der Bereitstellung eines Niedrigspannungs-Hochdichten-Grabengate-Leistungs-MOSFET-Bauteils klar sein.
  • Obwohl die Beschreibung, die Arbeitsweise und das veranschaulichende Material viele Ausprägungen enthält, vgl. oben, sollten diese Ausprägungen nicht als den Schutzbereich der Erfindung begrenzend ausgelegt werden, sondern hauptsächlich als bereitgestellte Darstellungen und Beispiele einiger der bevorzugten Ausführungsformen dieser Erfindung dienen.
  • Demnach sollte der Schutzbereich der Erfindung durch die angefügten Ansprüche und deren rechtliche Equivalente bestimmt sein, anstatt durch die oben gegebenen Beispiele.
  • Zusammenfassung
  • Das Zusammenfassen der Driftregionen in einem Niederleistungs-Graben-MOSFET-Bauteil mittels eines Dotierungsimplantats durch den Boden des Grabens hindurch, erlaubt die Verwendung eines sehr kleinen Zellenabstands, was zu einer sehr hohen Kanaldichte und einem gleichmäßig dotierten Kanal und einer daraus folgenden signifikanten Verringerung des Kanalwiderstands führt. Durch genaues Auswählen der Implantatsdosis und der Temper-Parameter der Driftregion, kann die Kanallänge des Bauteils genau gesteuert und die Kanaldotierung sehr gleichmäßig ausgeführt werden. Im Vergleich mit einer herkömmlichen Vorrichtung wird die Grenzwertspannung verringert, der Kanalwiderstand abgesenkt und der Durchlasswiderstand der Driftregion zusätzlich abgesenkt. Das Implementieren der zusammengefassten Driftregionen erfordert die Einbeziehung eines neuen Randabschlussaufbaus, so dass der PN-Übergang, der von der P epi-Schicht und dem N+ Substrat gebildet wird, an dem Rand des Rohchips abgeschlossen werden kann.

Claims (6)

  1. Ein Verfahren zur Herstellung eines Leistungs-MOSFET umfassend die Schritte: Bilden einer Gategrabenmaske mit offenen und geschlossenen Regionen auf der Oberfläche eines Halbleitersubstrats; Entfernen des Halbleitermaterials aus Bereichen, die von den offenen Regionen der Grabenmaske belichtet wurden, um eine Vielzahl von Gategräben zu bilden; Bilden einer vorübergehenden ("sacrificial") Gateoxidschicht an den Seitenwänden der Gräben; Implantieren des Substrats mit einem Driftregionimplantat, das das Oxid an dem Boden der Kanäle durchdringt und an der Oberfläche des Substrats durch die verbliebene Grabenmaske gestoppt wird; Tempern des Substrats, um das Driftimplantat zu diffundieren, um eine regelmäßige Driftschicht zu bilden und die Länge des Gates zu definieren; Entfernen der Grabenmaske und des vorübergehenden Oxids und Bilden eines Gateoxids auf der Oberfläche des Grabens; Abscheiden einer Schicht von Polysilicon auf der Oberfläche des Substrats und in den Gräben; Entfernen des Polysilicons von der Oberfläche des Halbleitersubstrats und Hinterlassen einer ausreichenden Menge von Polysilicon in den Gategräben, um Gates in den Gräben zu bilden; Implantieren des Substrats mit einer Sourcedotiersubstanz, um Sourceregionen in der Oberfläche des Halbleitersubstrats zu bilden und um die Leitfähigkeit des Polysilikons in den Gräben zu erhöhen, um Gateregionen in den Gräben zu bilden; Abscheiden einer Schicht von BPSG auf dem Substrat; Entfernen zumindest eines Teils der BPSG-Schicht, um Teile der Oberfläche mit dem Sourceimplantat zu belichten; Abscheiden und Musterung einer leitfähigen Schicht über der Oberfläche des Substrats, um elektrische Kontakte mit den Sourceregionen zu bilden.
  2. Das Verfahren gemäß Anspruch 1 ferner die Schritte umfassend: Ätzen einer Stufe mit einer vertikalen Flanke und einer horizontalen Kante an dem Rand des Rohchips, während die Gräben geätzt werden; Bilden eines Gateangusses auf der obersten Oberfläche benachbart zur vertikalen Flanke; Bilden einer stark dotierten Kanalstopregion in der horizontalen Kante an dem Rand des Rohchips mit Dotiersubstanzen der gleichen Polarität wie die der Sourceregion; und Bilden einer Metallkontaktschicht über und in Kontakt mit der Kanalstopregion.
  3. Ein Leistungs-MOSFET mit Grabengates umfassend: ein Halbleitersubstrat; eine Drainschicht auf einer Oberfläche des Substrats, das mit einer hohen Konzentration einer Dotiersubstanz einer Polarität dotiert ist; eine epitaktische Schicht, die sich oberhalb der Drainschicht befindet und leicht mit einer Dotiersubstanz einer entgegengesetzten Polarität dotiert ist; eine Sourceschicht, die sich an der weiteren Oberfläche des Substrats befindet und mit einer hohen Konzentration der gleichen Dotiersubstanz dotiert ist und die Drainschicht; eine Vielzahl von Gräben, die die Sourceschicht durchsetzen, wobei die Gräben im Wesentlichen mit leitfähigem Gate-Polycristalinem-Material gefüllt sind, das mit dem selben Dotiersubstanz-Typ wie die Sourceschicht dotiert ist; und eine Driftschicht in dem Substrat, die eine regelmäßige leicht dotierte Driftregion bildet, die sich zwischen den Seitenwänden der Gräben und von der Drainschicht zu der Sourceregion hin und entlang eines unteren Abschnitts der Grabenseitenwände erstreckt, um eine variable, leicht dotierte Konzentration bereitzustellen, die allmählich in ihrer Dichte von den Seitenwänden der Gräben zu einer ungefähr mittleren Ebene zwischen den Gräben hin abnimmt.
  4. Der Leistungs-MOSFET gemäß Anspruch 3 ferner umfassend: eine BPSG-Schicht über dem Gatematerial in dem Gräben und einen Randabschluss mit einer vertikalen Flanke umfassend eine Schicht aus Feldoxid, eine Schicht aus Polysilicon und eine Schicht aus BPSG über der epitaktischen Region und eine ausgesparte äußere horizontale Flanke, eine stark dotierte Region auf einer äußeren Rand des Rohchips, um eine Kanalstopregion in der epitaktischen Schicht und eine Kanalstoppermetallschicht über und in Kontakt mit der Kanalstopregion zu bilden.
  5. Ein Leistungs-MOSFET mit Grabengates umfassend: ein Halbleitersubstrat mit einer Drainschicht, die mit Dotiersubstanzen einer Polarität stark dotiert ist; eine epitaktische Schicht auf dem Substrat die Dotiersubstanzen einer entgegengesetzten Polarität umfasst; eine Vielzahl von Sourceregionen auf der Oberfläche der epitaktischen Schicht die stark mit Dotiersubstanzen der gleichen Polarität wie der Drain dotiert sind; eine Vielzahl von Gräben, die die Sourceregionen durchsetzen, die von der epitaktischen Schicht durch eine Gateisolierende-Schicht getrennt sind und leitfähiges Material umfassen; Kanalregionen in der epitaktischen Schicht, die an der Gateisolierenden Schicht der Gräben angrenzen; und eine regelmäßige Driftschicht, die Dotiersubstanzen der gleichen Polarität wie die Source und der Drain umfasst und die in der epitaktischen Schicht abgeschieden ist, die an das Substrat angrenzt und sich zu den Böden der Gräben hin und zwischen den Gräben erstreckt, wobei die regelmäßige Driftschicht mit Dotiersubstanzen dotiert ist, die eine variable und leicht dotierte Konzentration zwischen den Gräben aufweisen, mit einer maximalen Konzentration an der Grabenseitenwand, und die allmählich in ihrer Konzentration von den Seitenwänden der Gräben zu einer ungefähr mittleren Ebene zwischen den Gräben hin abnehmen.
  6. Der Leistungs-MOSFET gemäß Anspruch 5, wobei die Dotiersubstanzkonzentration in den Kanalregionen größtenteils im Wesentlichen eben in dem Kanal sind.
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