DE112004001049T5 - Nichtflüchtige Speichervorrichtung - Google Patents

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Abstract

Speichervorrichtung (100) mit:
einem Substrat (110);
einer auf dem Substrat (110) ausgebildeten Isolierschicht (120);
einer auf der Isolierschicht (130) ausgebildeten Rippenstruktur (210);
mehreren über der Rippenstruktur (210) ausgebildeten dielektrischen Schichten (310–330), wobei mindestens eine der dielektrischen Schichten (310–330) als Ladungsspeicherungs-Dielektrikum für die Speichervorrichtung (100) dient; und
einem Steuer-Gate (510), das über den mehreren dielektrischen Schichten (310–330) ausgebildet ist.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft Speichervorrichtungen und Verfahren zum Herstellen von Speichervorrichtungen. Die vorliegende Erfindung ist besonders gut anwendbar an nichtflüchtigen Speichervorrichtungen.
  • TECHNISCHER HINTERGRUND
  • Das zunehmende Verlangen nach hoher Dichte und Leistungsfähigkeit bei nichtflüchtigen Speichervorrichtungen erfordert kleinformatige Design-Merkmale, hohe Zuverlässigkeit und verbesserten Herstellungs-Durchsatz. Die Reduzierung der Design-Merkmale gelangt jedoch in Konflikt mit den Limitationen der herkömmlichen Methodik. Beispielsweise kann aufgrund der Reduzierung der Design-Merkmale die Vorrichtung nur unter Schwierigkeiten das Erfordernis der von ihr erwarteten Daten-Rückhaltung erfüllen, z.B. dem Erfordernis einer zehnjährigen Daten-Rückhaltung.
  • OFFENBARUNG DER ERFINDUNG
  • Gemäß mit der vorliegenden Erdfindung konsistenten Implementierungen ist ein nichtflüchtiger Speicher vorgesehen, der mittels einer Rippenstruktur gebildet ist. Über der Rippenstruktur können Oxidnitridoxid-(ONO)-Schichten ausgebildet sein, und über den ONO-Schichten kann ein Polysilicium-Schicht ausgebildet sein. Die Nitrid-Schicht in den ONO-Schichten kann als die Floating-Gate-Elektrode für die nichtflüchtige Speichervorrichtung funktionieren. Die Polysilicium-Schicht kann als Steuer-Gate funktionieren und von dem Floating-Gate durch die obere Oxid-Schicht der ONO-Schichten getrennt sein.
  • Weitere Vorteile und andere Merkmale der Erfindung sind zum Teil in der folgenden Beschreibung aufgeführt und zum Teil für Durchschnittsfachleute auf dem Gebiet nach Kenntnis der folgenden Beschreibung ersichtlich oder aus der Praktizierung der Erfindung erlernbar. Die Vorteile und Merkmale der Erfindung können insbesondere gemäß ihrer Darlegung in den beigefügten Ansprüchen erkannt und erzielt werden.
  • Gemäß der vorliegenden Erfindung werden die vorstehend aufgeführten sowie weitere Vorteile zum Teil durch eine Speichervorrichtung erzielt, die ein Substrat, eine Isolierschicht, eine Rippenstruktur, eine Anzahl dielektrischer Schichten und ein Steuer-Gate aufweist. Die Isolierschicht ist auf dem Substrat ausgebildet, und die Rippenstruktur ist auf der Isolierschicht ausgebildet. Die dielektrischen Schichten sind über der Rippenstruktur ausgebildet und funktionieren als Ladungsspeicherungs-Dielektrikum, und das Steuer-Gte ist über den dielektrischen Schichten ausgebildet.
  • Gemäß einem weiteren Aspekt der Erfindung ist ein Verfahren zum Herstellen eines nichtflüchtigen Speichers vorgesehen. Das Verfahren enthält das Ausbilden einer Rippe auf einer Isolierschicht, wobei die Rippe als Substrat und Bitleitung für die nichtflüchtige Speichervorrichtung wirkt. Das Verfahren enthält ferner das Ausbilden einer Anzahl dielektrischer Schichten über der Rippe, wobei die dielektrischen Schichten als Ladungsspeicherungs-Dielektrikum wirken. Das Verfahren enthält ferner das Ausbilden von Source- und Drain-Bereichen, das Auftragen von Gate-Material auf die dielektrischen Schichten, und das Mustern und Ätzen des Gate-Materials zwecks Ausbildens eines Steuer-Gates.
  • Gemäß einem weiteren Aspekt der Erfindung ist ein Array nichtflüchtiger Speicher vorgesehen, die ein Substrat, eine Isolierschicht, eine Anzahl leitender Rippen, eine Anzahl dielektrischer Schichten und eine Anzahl von Gates aufweisen. Die Isolierschicht ist auf dem Substrat ausgebildet, und die leitenden Rippen sind auf der Isolierschicht ausgebildet. Die leitenden Rippen wirken als Bitleitungen für das Speicher-Array. Die dielektrischen Schichten sind über den Rippen ausgebildet, und die Gates sind über den dielektrischen Schichten ausgebildet. Die Gates arbeiten als Wortleitungen für das Speicher-Array.
  • Weitere Vorteile und Merkmale der vorliegenden Erfindung sind für Fachleute auf dem Gebiet unmittelbar aus der folgenden detaillierten Beschreibung ersichtlich. Die gezeigten und beschriebenen Ausführungsformen dienen der Veranschaulichung der besten Art, die zur Ausführung der Erfindung in Betracht gezogen wird. An der Erfindung können Modifikationen unter verschiedenen offensichtlichen Aspekten vorgenommen werden, ohne von der Erfindung abzuweichen. Somit sind die Zeichnungen dahingehend aufzufassen, dass sie veranschaulichenden, jedoch nicht einschränkenden Charakter haben.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Es wird auf die beigefügten Zeichnungen Bezug genommen, in denen einander ähnliche Elemente durchgehend mit gleichen Bezugszeichen gekennzeichnet sind.
  • 1 zeigt eine Querschnittsansicht von Beispielen von Schichten, die zur Ausbildung einer Rippe gemäß einer Ausführungsform der vorliegenden Erfindung verwendet werden können.
  • 2A zeigt eine Querschnittsansicht zur Darstellung der Ausbildung einer Rippe gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • 2B zeigt eine Draufsicht zur Darstellung der Rippe gemäß 2A zusammen mit nahe der Rippe ausgebildeten Source- und Drain-Bereichen, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • 3 zeigt eine Querschnittsansicht zur Darstellung der Ausbildung dielektrischer Schichten an der Rippe gemäß 2A gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • 4 zeigt eine Querschnittsansicht zur Darstellung der Ausbildung eines Steuer-Gate-Materials an der Vorrichtung gemäß 3 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • 5 zeigt eine Draufsicht zur Darstellung eines Beispiels einer gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ausgebildeten nichtflüchtigen Speichervorrichtung.
  • 6 zeigt eine perspektivische Ansicht zur Darstellung eines Beispiels eines gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ausgebildeten Arrays nichtflüchtiger Speicher.
  • 7A und 7B zeigen Querschnittsansichten zur Darstellung der Ausbildung ei ner Halbleitervorrichtung mit mehreren Rippen gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 8A–8C zeigen Querschnittsansichten zur Darstellung der Ausbildung einer Halbleitervorrichtung mit mehreren Rippen mit kleinem Abstand gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 9A–9C zeigen Querschnittsansichten zur Darstellung der Ausbildung einer Halbleitervorrichtung mit einem T-förmigen Gate gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 10 zeigt eine Querschnittsansicht zur Darstellung der Ausbildung einer Halbleitervorrichtung unter Verwendung einer stickstoffhaltigen Umgebung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 11A und 11B zeigen Querschnittsansichten zur Darstellung der Ausbildung von Kontaktbereichen gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • BESTE ART DER AUSFÜHRUNG DER ERFINDUNG
  • Die folgende detaillierte Beschreibung nimmt Bezug auf die beigefügten Zeichnungen. Gleiche oder ähnliche Elemente können in verschiedenen Zeichnungen mit den gleichen Bezugszeichen gekennzeichnet sein. Ferner wird durch die folgende detaillierte Beschreibung keine Beschränkung der Erfindung vorgegeben. Vielmehr ist der Umfang der Erfindung durch die beigefügten Ansprüche und deren Äquivalente definiert.
  • Gemäß Implementieren, die mit der vorliegenden Erfindung konsistent sind, sind nichtflüchtige Speichervorrichtungen, wie z.B. elektrisch löschbare programmierbare Nurlesespeicher- (EEPROM-) Vorrichtungen, und Verfahren zum Herstellen derartige Vorrichtungen vorgesehen. Die Speichervorrichtung kann eine Rippen-Feldeffekttransistor- (FinFET-) Struktur mit dielektrischen Schichten und eine über einer Rippe ausgebildete Steuer-Gate-Schicht aufweisen. Eine oder mehr der dielektrischen Schichten können als Floating-Gate für die Speichervorrichtung wirken.
  • 1 zeigt den Querschnitt einer Halbleitervorrichtung 100, die gemäß einer Ausführungsform der vorliegenden Erfindung ausgebildet ist. Gemäß 1 kann die Halbleitervorrichtung 100 eine Silicium-auf-Isolierer- (SOI-) Struktur aufweisen, die ein Silicium-Substrat 110, eine vergrabene Oxid- Schicht 120 und eine Silicium-Schicht 130 auf der vergrabenen Oxid-Schicht 120 enthält. Die vergrabene Oxid-Schicht 120 und die Silicium-Schicht 130 können in herkömmlicher Weise auf dem Substrat 110 ausgebildet sein.
  • Gemäß einem Beispiel einer Implementierung kann die vergrabene Oxid-Schicht 120 ein Siliciumoxid wie z.B. SiO2 aufweisen und eine Dicke im Bereich von ungefähr 50 Å bis ungefähr 1000 Å haben. Die Silicium-Schicht 130 kann monokristallines oder polykristallines Silicium mit einer Dicke im Bereich von ungefähr 200 Å bis ungefähr 3000 Å aufweisen. Die Silicium-Schicht 130 kann zur Bildung einer Rippenstruktur verwendet werden, wie im Folgenden detaillierter beschrieben wird.
  • Gemäß alternativen Implementierungen, die mit der vorliegenden Erfindung konsistent sind, können das Substrat 110 und die Schicht 130 andere Halbleitermaterialien wie z.B. Germanium, oder Kombinationen von Halbleitermaterialien wie z.B. Silicium-Germanium aufweisen. Die vergrabene Oxid-Schicht 120 kann andere dielektrische Materialien enthalten.
  • Optional kann über der Silicium-Schicht 130 eine dielektrische Schicht, wie z.B. eine Siliciumnitrid-Schicht oder eine Siliciumoxid-Schicht (nicht gezeigt) ausgebildet sein, um während der nachfolgenden Ätzvorgänge als Schutzabdeckung zu dienen.
  • Ein Photoresist-Material kann derart aufgetragen und gemustert sein, dass es eine Photoresist-Maske 140 für die nachfolgende Verarbeitung bildet, wie in 1 gezeigt ist. Das Photoresist-Material kann in jeder herkömmlichen Weise aufgetragen und gemustert werden.
  • Die Halbleitervorrichtung 100 kann dann geätzt werden. Gemäß einem Beispiel einer Implementierung kann die Silicium-Schicht 130 in einer herkömmlichen Weise geätzt werden, wobei die Ätzung an der vergrabenen Oxid-Schicht 120 endet, wie in 2A gezeigt ist. Gemäß 2A ist der unter der Photoresist-Maske 140 angeordnete Teil der Silicium-Schicht 130 nicht geätzt worden, wodurch er eine Rippe 210 bildet, die Silicium aufweist. Gemäß einem Beispiel einer Implementierung liegt die Breite der Rippe 210 in einem Bereich von ungefähr 100 Å bis ungefähr 3000 Å. Die Rippe 210 kann als Substrat und Bitleitung für die Halbleitervorrichtung 100 funktionieren, wie nachstehend detaillierter beschrieben wird.
  • Während der Ausbildung der Rippe 210 können auch Bitleitungs-Abgreif- oder Source- und Drain-Bereiche nahe den jeweiligen Enden der Rippe 210 gebildet werden. Beispielsweise kann die Siliciumschicht 130 derart gemustert und geätzt werden, dass Bitleitungs-Abgreif- oder Source- und Drain-Bereiche gebildet werden. 2B zeigt eine Draufsicht auf den Halbleiter 100 einschließlich des Source-Bereichs 220 und des Drain-Bereichs 230, die nahe der Rippe 210 an der vergrabenen Oxid-Schicht 120 ausgebildet sind, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Die vergrabene Oxid-Schicht und die Photoresist-Maske sind um der Übersicht willen in 2B nicht gezeigt.
  • Die Photoresist-Maske 140 kann dann entfernt werden. Dann kann eine Anzahl von Filmen über der Rippe 210 aufgetragen werden. Gemäß einem Beispiel einer Implementierung kann ein Oxid-Nitrid-Oxid- (ONO-) Film auf der Rippe 210 ausgebildet werden. Beispielsweise kann gemäß 3 eine Oxid-Schicht 310 über der Rippe 210 ausgebildet werden. Die in 3 gezeigte Querschnittsansicht ist entlang der Linie AA in 2B angesetzt. Gemäß einem Beispiel einer Implementierung kann die Oxid-Schicht 310 bis zu einer Dicke im Bereich von ungefähr 15 Å bis ungefähr 150 Å aufgetragen oder thermisch gezüchtet werden. Als nächstes kann gemäß 3 eine Nitrid-Schicht 320 über der Oxid-Schicht 310 ausgebildet werden. Gemäß einem Beispiel einer Implementierung kann die Nitrid-Schicht 320 bis zu einer Dicke im Bereich von ungefähr 10 Å bis ungefähr 180 Å aufgetragen werden. Dann kann gemäß 3 eine weitere Oxid-Schicht 330 über der Nitrid-Schicht 320 ausgebildet werden. Gemäß einem Beispiel einer Implementierung kann die Oxid-Schicht 330 bis zu einer Dicke im Bereich von ungefähr 15 Å bis ungefähr 200 Å aufgetragen oder thermisch gezüchtet werden. Die Schichten 310–330 bilden ein ONO-Ladungsspeicherungs-Dielektrikum für die anschließend ausgebildete Speichervorrichtung. Insbesondere kann die Nitrid-Schicht 320 als Floating-Gate-Elektrode für die Speichervorrichtung wirken.
  • Dann kann gemäß 4 eine Siliciumschicht 410 in herkömmlicher Weise über dem Halbleiter 100 ausgebildet werden. Die Siliciumschicht 410 kann als Gate-Material für eine nachfolgend ausgebildete Steuer-Gate-Elektrode verwendet werden. Gemäß einem Beispiel einer Implementierung kann die Siliciumschicht 410 Polysilicium aufweisen, dass durch herkömmlichen chemischen Dampfauftrag (CVD) bis zu einer Dicke im Bereich von ungefähr 300 Å bis ungefähr 4000 Å aufgetragen ist. Alternativ können andere Halbleitermaterialien, wie z.B. Germanium oder Kombinationen von Silicium und Germanium oder verschiedene Metalle als Gate-Material verwendet werden.
  • Die Siliciumschicht 410 kann dann gemustert oder geätzt werden, um das Steuer-Gate für die Halbleitervorrichtung 100 zu bilden. Beispielsweise zeigt 5 eine Draufsicht auf die mit der vorliegenden Erfindung konsistente Halbleitervorrichtung 100 nach dem Ausbilden der Steuer-Gate-Elektrode(n). Gemäß 5 ist die Siliciumschicht 410 gemustert oder geätzt worden, um Steuer-Gate-Elektroden 510 und 520 zu bilden, die an jeder Seite der Rippe 210 angeordnet sind. Die ONO-Schichten 310–330 sind in 5 nicht gezeigt, sind jedoch zwischen den Steuer-Gate-Elektroden 510 und 520 und der Rippe 210 angeordnet.
  • Dann können die Source-/Drain-Bereiche 220 und 230 dotiert werden. Beispielsweise können Verunreinigungen vom n-Typ oder p-Typ in den Source/Drain-Bereiche 220 und 230 implantiert werden. Zum Beispiel kann eine n-Typ-Verunreinigung wie z.B. Phosphor mit einer Dosierung von ungefähr 1 × 1014 Atomen/cm2 bis ungefähr 5 × 1015 Atomen/cm2 und einer Implantationsenergie von ungefähr 0,5 KeV bis ungefähr 100 KeV implantiert werden. Alternativ kann eine p-Typ-Verunreinigung wie z.B. Bor mit ähnlichen Dosierungen und Implantationsenergien implantiert werden. Die bestimm ten Implantationsdosierungen und -energien können auf der Basis der bestimmten Erfordernisse der Endvorrichtung gewählt werden. Ein Durchschnittsfachmann auf dem Gebiet wird in der Lage sein, den Vorgang der Source-/Drain-Implantierung auf der Basis der Erfordernisse der Schaltung zu optimieren. Gemäß alternativen Implementierungen können die Source/Drain-Bereiche 220 und 230 in einem früheren Schritt des Ausbildens der Halbleitervorrichtung 100 implantiert werden, wie z.B. vor der Ausbildung der ONO-Schichten 310–330. Ferner können vor der Source-/Drain-Ionen-Implantation optional Seitenwand-Abstandhalter gebildet werden, um die Stelle der Source-/Drain-Übergänge basierend auf den bestimmten Schaltungs-Erfordernissen zu steuern. Dan kann ein Aktivierungs-Sintern durchgeführt werden, um die Source-/Drain-Bereiche 220 und 230 zu aktivieren.
  • Die resultierende Halbleitervorrichtung 100 gemäß 5 hat eine Silicium-Oxid-Nitrid-Oxid-Silicium- (SONOS-) Struktur. Dies bedeutet, dass die Halbleitervorrichtung 100 eine Silicium-Rippe 210 mit darauf ausgebildeten ONO-artigen dielektrischen Schichten 310–330 und Silicium-Steuer-Gates 510/520 aufweisen kann. Die Rippe 210 funktioniert als Substrat-Elektrode für die Speichervorrichtung, und die ONO-Schichten 310–330 können als Ladungsspeicherstruktur funktionieren.
  • Die Halbleitervorrichtung 100 kann als nichtflüchtige Speichervorrichtung wie z.B. als EEPROM arbeiten. Das Programmieren kann durchgeführt werden, indem eine Vorspannung von z.B. ungefähr 3 bis 20 Volt an das Steuer-Gate 510 oder 520 angelegt wird. Beispielsweise können, falls die Vorspannung an das Steuer-Gate 510 angelegt wird, Elektroden aus dem Rippen-Substrat 210 durch Tunnelung in die ONO-Schichten 310–330 (d.h. die Ladungsspeicherungs-Elektrode) gelangen. Ein ähnlicher Vorgang kann eintreten, falls die Vorspannung an das Steuer-Gate 520 angelegt wird. Das Löschen kann durchgeführt werden, indem eine Vorspannung von z.B. ungefähr –3 bis –20 Volt an das Steuer-Gate 510/520 angelegt wird.
  • Somit ist eine nichtflüchtige Speichervorrichtung erfindungsgemäß mit einer FinFET-Struktur ausgebildet. Vorteilhafterweise weist die Halbleitervorrichtung 100 eine Doppel-Gate-Struktur mit auf beiden Seiten der Rippe 210 ausgebildeten Steuer-Gates 510 bzw. 520 auf. Jedes Steuer-Gate 510 und 520 kann zum Programmieren der Speichervorrichtung verwendet werden. Ferner ermöglicht es die FinFET-Struktur, dass die so gebildete Speichervorrichtung 100 eine höhere Schaltungsdichte als herkömmliche Speichervorrichtungen erreicht. Die vorliegende Erfindung kann ferner auf einfache Weise in den herkömmlichen Halbleiter-Fertigungsprozess integriert werden.
  • Die Struktur der in 5 gezeigten Halbleitervorrichtung 100 kann zum Ausbilden eines Arrays nichtflüchtiger Speicher des SONOS-Typs verwendet werden. Beispielsweise weist die in 5 gezeigte Halbleitervorrichtung 100 eine Speicherzelle auf, die zum Speichern eines Einzel-Informationsbits verwendet werden kann. Bei einer beispielhaften Implementierung kann eine Anzahl von Speicherzellen, die den in 5 gezeigten im Wesentlichen gleich sind, zum Ausbilden eines Speicher-Arrays verwendet werden. 6 etwa zeigt ein beispielhaftes Speicher-Array 600 gemäß einer Ausführungsform der vorliegenden Erfindung. Gemäß 6 weist das Speicher-Array 600 eine Anzahl von Silicium-Rippen 610 auf, die um eine vorbestimmte Distanz voneinander beabstandet sind. Die Silicium-Rippen 610 können auf im Wesentlichen gleiche Weise ausgebildet sein wie die oben beschriebene Rippe 210. Jede Rippe 610 kann eine Bitleitung repräsentieren, und die Rippen 610 können in seitlicher Richtung um eine vorbestimmte Distanz voneinander beabstandet sein, wie z.B. 500 Å.
  • Ein ONO-Film 620 kann dann auf im Wesentlichen gleiche Weise über den Rippen 610 ausgebildet sein wie oben anhand der in 3 gezeigten ONO-Schichten 310–330 beschrieben. Der ONO-Film 620 kann über vorbestimmten Teilen der Rippen 610 ausgebildet sein, wie in 6 gezeigt. Eine Silicium-Schicht kann dann auf im Wesentlichen gleiche Weise wie die Silicium-Schicht 410 (4) aufgebracht, gemustert und geätzt sein, um ein Steuer-Gate 630 über den ONO-Schichten 620 zu bilden, wie in 6 gezeigt. Das Steuer-Gate 630 kann über jeder ONO-Schicht 620 ausgebildet sein, wie in 6 gezeigt, und jedes Steuer-Gate 630 kann eine Wortleitung des Speicher-Array 600 repräsentieren.
  • Ein Bitleitungs-Decoder 640 und ein Wortleitungs-Decoder 650 können dann mit den Bitleitungen 610 bzw. Wortleitungen 630 gekoppelt sein. Die Bitleitungs- und Wortleitungs-Decoder 640 und 650 können dann zur Vereinfachung des Programmierens oder Auslesens von in jeder speziellen Zelle des Speicher-Arrays 600 gespeicherten Daten verwendet werden. Auf diese Weise kann ein Array nichtflüchtiger Speicher mit hoher Dichte unter Verwendung einer FinFET-Struktur entstehen.
  • WEITERE AUSFÜHRUNGSFORMEN
  • Bei weiteren Ausführungsformen der vorliegenden Erfindung kann eine Speichervorrichtung mit mehreren Rippen ausgebildet sein, wie in 7A gezeigt. Gemäß 7A kann eine Halbleitervorrichtung 700 eine Siliciumauf-Isolator-Struktur mit einer vergrabenen Oxid-Schicht 710 auf einem (nicht gezeigten) Substrat und Silicium-Rippen 730 auf der vergrabenen Oxid-Schicht 710 aufweisen. Die Silicium-Rippen 730 können durch selektives Ätzen einer Silicium-Schicht auf im Wesentlichen gleiche Weise wie die oben anhand von 1 und 2 beschriebene Rippe 210 ausgebildet werden.
  • Als nächstes kann ein Low-K-Material 740, wie z.B. fluoriertes Oxid, aufgebracht werden, um den Zwischenraum zwischen den Silicium-Rippen 730 zu füllen, wie in 7B gezeigt. Alternativ können andere Low-K-Materialien verwendet werden. Das Low-K-Material 740 kann mit der oberen Fläche der Rippen 730 planar ausgebildet sein, wie in 7B gezeigt. Vorteilhafterweise reduziert das Low-K-Material 740 die kapazitive Kopplung und isoliert auf effektive Weise die Rippen 730 gegeneinander.
  • Bei einer weiteren Ausführungsform kann eine FinFET-Speichervorrichtung mit Rippen mit kleiner Teilung aus einer Silicium-auf-Isolator-Struktur hergestellt sein. Beispielsweise kann gemäß 8 eine Halbleitervorrichtung 800 eine Oxid-Schicht 810 auf einem (nicht gezeigten) Substrat mit einer auf dieser Schicht ausgebildeten Silicium-Schicht 820 aufweisen. Ein Material, wie z.B. Siliciumnitrid oder ein Siliciumoxid, kann aufgebracht und gemustert werden, um Hartmasken 830 zu bilden, wie in 8A gezeigt. Als nächstes wird ein Abstandshaltematerial, wie z.B. SiN, SiO oder ein anderes Material, aufgebracht und geätzt, um Abstandshalter 840 auf den Seitenflächen der Hartmasken 830 zu bilden, wie in 8B gezeigt. Die Silicium-Schicht 820 kann dann unter Verwendung der Strukturen 830 und 840 als Masken geätzt werden, um Silicium-Rippen 850 zu bilden, wie in 8C gezeigt. Die Silicium-Rippen 850 können als Bitleitungen für ein Speicher-Array verwendet werden. Vorteilhafterweise können die Silicium-Rippen 850 mit einem kleinen Abstand zwischen den Rippen 850 ausgebildet sein. Die Abstandshalter 840 und die Hartmasken 830 können dann entfernt werden.
  • Bei einer weiteren Ausführungsform kann eine Polysilicium-Rippe derart konfiguriert sein, dass sie ein T-förmiges Gate für eine Speichervorrichtung bildet. Beispielsweise weist gemäß 9A eine Halbleitervorrichtung 900 eine vergrabene Oxid-Schicht 910 auf einem (nicht gezeigten) Substrat mit einer auf dieser Schicht ausgebildeten Silicium-Rippe 920 auf. Eine dielektrische Abdeckung 930 kann über der Silicium-Rippe 920 ausgebildet sein, wie in 9A gezeigt. Die Polysilicium-Rippe 920 kann dann derart konfiguriert sein, dass sie ein T-förmiges Gate bildet, wie in 9B gezeigt. Die Rippe 920 kann dann als Floating-Gate-Elektrode für eine Speichervorrichtung verwendet werden. Beispielsweise kann eine dielektrische Schicht 940 auf den Seitenflächen der Rippe 920 ausgebildet sein, auf welche eine Polysilicium-Struktur 950 folgt, wie in 9C gezeigt. Die dielektrische Schicht 940 kann als Dielektrikum zwischen den Gates fungieren, und die Polysilicium-Strukturen 950 können als Steuer-Gates für die Halbleitervorrichtung 900 dienen.
  • Bei einer weiteren Ausführungsform kann eine FinFET-Speichervorrichtung auf im Wesentlichen gleiche Weise ausgebildet sein wie die anhand von 1–5 beschriebene. Beispielsweise weist eine Halbleitervorrichtung 1000 Steuer-Gates 1010 und 1020 an einer Rippe 1030 auf, wobei Source/Drain-Regionen 1040 und 1050 nahe den Enden der Rippe 1030 ausgebildet sind. Ein (nicht gezeigtes) Dielektrikum kann auf im Wesentlichen gleiche Weise wie die oben anhand von 3 beschriebenen ONO-Filme 310–330 über der Rippe 1030 ausgebildet sein. Die Ausbildung der Oxid-Filme in dem ONO-Dielektrikum kann in einer Stickstoff-Umgebung erfolgen. Beispielsweise ist es möglich, einen Oxid-Film in einer N2O- oder NO-haltigen Umgebung thermisch auf der Rippe 1030 wachsen zu lassen. Der Oxid-Film kann die untere Schicht des zwischen den Gates vorgesehenen ONO-Dielektrikums bilden. Der obere Oxid-Film in dem ONO-Dielektrikum kann ebenfalls in einer stickstoffhaltigen Umgebung ausgebildet werden. Die Source-/Drain-Regionen 1040 und 1050 können auch in einer stickstoffhaltigen Umgebung getempert werden. Vorteilhafterweise wird durch das Ausführen dieser Vorgänge in einer stickstoffhaltigen Umgebung die Mobilität verbessert.
  • Bei einer weiteren Ausführungsform kann eine Halbleitervorrichtung 1100 eine vergrabene Oxid-Schicht 1110 auf einem (nicht gezeigten) Substrat mit einer auf dieser Schicht ausgebildeten Silicium-Rippe 1120 aufweisen, wie in 11A gezeigt. Eine dielektrische Schicht 1130 kann benachbart zu der Silicium-Rippe 1120 ausgebildet sein, und Masken 1140 können über Teilen der dielektrischen Schicht 1130 ausgebildet sein, wie in 11A gezeigt. Die Masken 1140 können kontaktfreie Bereiche der Halbleitervorrichtung 1100 abdecken. Die nicht von den Masken 1140 abgedeckten Teile der dielektrischen Schicht 1130 können dann geätzt werden, um Kontaktbereiche 1150 benachbart zu der Rippe 1120 zu bilden, wie in 11B gezeigt. Die Masken 1140 können dann entfernt werden, und die Kontaktbereiche 1150 können mit einem leitenden Material gefüllt werden, um einen Kontakt mit der Rippe 1120 herzustellen. Auf diese Weise können die Masken zum Begrenzen des Kontaktbereichs für die Halbleitervorrichtung 1100 verwendet werden.
  • In den vorstehenden Beschreibungen sind zahlreiche spezifische Details dargelegt worden, wie z.B. spezifische Materialien, Strukturen, Chemikalien, Prozesse etc., um ein genaues Verständnis der vorliegenden Erfindung zu ermöglichen. Die vorliegende Erfindung kann jedoch in die Praxis umgesetzt werden, ohne dass auf die hier dargestellten spezifischen Details zurückgegriffen wird. In anderen Fällen sind bekannte Bearbeitungsstrukturen nicht detailliert beschrieben worden, um das Verständnis des Wesens der Erfindung nicht unnötig zu erschweren.
  • Die bei der Herstellung einer erfindungsgemäßen Halbleitervorrichtung verwendeten dielektrischen und leitenden Schichten können unter Verwendung herkömmlicher Aufbringtechniken aufgebracht werden. Beispielsweise können Metallisiertechniken, wie z.B. verschiedene Arten von CVD-Prozessen, einschließlich Niederdruck-CVD- (LPCVD-) und unterstützte CVD-Prozesse (ECVD) angewendet werden.
  • Die vorliegende Erfindung ist bei der Herstellung von FinFET-Halbleitervorrichtungen und insbesondere FinFET-Vorrichtungen mit Konstruktionsmerkmalen von 100 nm oder weniger anwendbar. Die vorliegende Erfindung ist bei der Ausbildung einer beliebigen von unterschiedlichen Arten von Halbleitervorrichtung anwendbar, und daher sind Details nicht beschrieben worden, um das Verständnis des Wesens der vorliegenden Erfindung nicht zu erschweren. Bei der Durchführung der vorliegenden Erfindung werden herkömmliche Fotolithografie- und Ätztechniken angewendet, und daher sind die Details solcher Techniken hier nicht detailliert beschrieben worden. Ferner ist zwar eine Reihe von Prozessen zum Herstellen der in 5 gezeigten Halbleitervorrichtung beschrieben worden; es sei jedoch darauf hingewiesen, dass die Reihenfolge der Prozessschritte bei anderen Implementierungen in Übereinstimmung mit der vorliegenden Erfindung variierbar ist.
  • Es sind nur die bevorzugten Ausführungsformen der Erfindung und einige Beispiele ihrer vielseitigen Einsatzmöglichkeiten in der vorliegenden Offenbarung gezeigt und beschrieben worden. Es sei darauf hingewiesen, dass die Erfindung in verschiedenen anderen Kombinationen und Umgebungen verwendet werden kann und dass Modifikationen innerhalb des Umfangs des erfindungsgemäßen Konzepts, wie es hier beschrieben ist, durchgeführt werden können.
  • Ferner sollte kein Element, kein Vorgang oder keine Anweisung in der Spezifikation der vorliegenden Anmeldung als kritisch oder wesentlich für die Erfindung ausgelegt werden, es sei denn, dies ist ausdrücklich so beschrieben. Ferner umfasst der unbestimmte Artikel "ein", wie hier verwendet, ein oder mehrere Teile. Wenn nur ein einziges Teil gemeint ist, wird das Zahlwort "ein" oder ein ähnlicher Ausdruck verwendet.
  • Zusammenfassung:
  • Eine nichtflüchtige Speichervorrichtung (100) weist ein Substrat (110), eine Isolierschicht (120), eine Rippe (210), eine Anzahl dielektrischer Schichten (310–330) und ein Steuer-Gate (510/520) auf. Die Isolierschicht (120) ist auf dem Substrat (110) ausgebildet, und die Rippe (210) ist auf der Isolierschicht (120) ausgebildet. Die dielektrischen Schichten (310–330) sind über der Rippe (210) ausgebildet, und das Steuer-Gate (510/520) ist über den dielektrischen Schichten (310–330) ausgebildet. Die dielektrischen Schichten (310–330) können Oxid-Nitrid-Oxid-Schichten aufweisen, die als Ladungsspeicherstruktur für die Speichervorrichtung (100) funktionieren.

Claims (10)

  1. Speichervorrichtung (100) mit: einem Substrat (110); einer auf dem Substrat (110) ausgebildeten Isolierschicht (120); einer auf der Isolierschicht (130) ausgebildeten Rippenstruktur (210); mehreren über der Rippenstruktur (210) ausgebildeten dielektrischen Schichten (310–330), wobei mindestens eine der dielektrischen Schichten (310–330) als Ladungsspeicherungs-Dielektrikum für die Speichervorrichtung (100) dient; und einem Steuer-Gate (510), das über den mehreren dielektrischen Schichten (310–330) ausgebildet ist.
  2. Speichervorrichtung (100) nach Anspruch 1, ferner mit: einem Source-Bereich (220), der auf der Isolierschicht (120) ausgebildet ist und nahe einem ersten Ende der Rippenstruktur (210) angeordnet ist; und einem Drain-Bereich (230), der auf der Isolierschicht (120) ausgebildet ist und nahe einem zweiten Ende der Rippenstruktur (210) angeordnet ist, wobei die mehreren dielektrischen Schichten (310–330) aufweisen: eine auf der Rippenstruktur (210) ausgebildete erste Oxid-Schicht (310), eine auf der Oxid-Schicht (310) ausgebildete Nitrid-Schicht (320), und eine auf der Nitrid-Schicht (320) ausgebildete zweite Oxid-Schicht (330), wobei die Nitrid-Schicht (320) als Floating-Gate-Elektrode wirkt.
  3. Speichervorrichtung (100) nach Anspruch 2, bei der die erste Oxid-Schicht (310) eine Dicke im Bereich von ungefähr 15 Å bis ungefähr 150 Å hat, die Nitrid-Schicht (320) eine Dicke im Bereich von ungefähr 10 Å bis ungefähr 180 Å hat und die zweite Oxid-Schicht (330) eine Dicke im Bereich von ungefähr 15 Å bis ungefähr 200 Å hat.
  4. Speichervorrichtung (100) nach Anspruch 1, bei der die mehreren dielektrischen Schichten (310–330) eine kombinierte Dicke im Bereich von ungefähr 40 Å bis ungefähr 530 Å haben und als Ladungsspeicherungs-Dielektrikum wirken.
  5. Speichervorrichtung (100) nach Anspruch 1, bei der das Steuer-Gate (510) Polysilicium aufweist und eine Dicke im Bereich von ungefähr 300 Å bis ungefähr 4000 Å hat.
  6. Speichervorrichtung (100) nach Anspruch 1, bei der die Isolierschicht (120) eine vergrabene Oxid-Schicht aufweist und die Rippenstruktur (210) Silicium und/oder Germanium aufweist, wobei die Rippenstruktur (210) eine Breite im Bereich von ungefähr 100 Å bis ungefähr 3000 Å hat.
  7. Verfahren zum Herstellen einer nichtflüchtigen Speichervorrichtung (100), mit folgenden Schritten: Ausbilden einer Rippe (210) auf einer Isolierschicht (120), wobei die Rippe (210) als Substrat und Bitleitung für die nichtflüchtige Speichervorrichtung (100) wirkt; Ausbilden mehrerer dielektrischer Schichten (310–330), wobei die mehreren dielektrischen Schichten über der Rippe (210) angeordnet sind und als Ladungsspeicherungs-Dielektrikum wirken; Ausbilden von Source- und Drain-Bereichen (220/230); Auftragen eines Gate-Materials (410) über den mehreren dielektrischen Schichten (310–330); und Mustern und Ätzen des Gate-Materials (410) zur Bildung eines Steuer-Gates (510/520).
  8. Verfahren nach Anspruch 7, bei dem das Ausbilden mehrerer dielektrischer Schichten (310–330) umfasst: Ausbilden einer ersten Oxid-Schicht (310) über der Rippe (210), Auftragen einer Nitrid-Schicht (320) über der ersten Oxid-Schicht (310), und Ausbilden einer zweiten Oxid-Schicht (330) über der Nitrid-Schicht (320).
  9. Verfahren nach Anspruch 8, bei dem die erste Oxid-Schicht (310) eine Dicke im Bereich von ungefähr 15 Å bis ungefähr 150 Å hat, die Nitrid-Schicht (320) eine Dicke im Bereich von ungefähr 10 Å bis ungefähr 180 Å hat und die zweite Oxid-Schicht (330) eine Dicke im Bereich von ungefähr 15 Å bis ungefähr 200 Å hat.
  10. Nichtflüchtiges Speicher-Array (600) mit einem Substrat und einer auf dem Substrat ausgebildeten Isolierschicht, wobei das nichtflüchtige Speicher-Array (600) gekennzeichnet ist durch: mehrere auf der Isolierschicht ausgebildete leitende Rippen (610), wobei die leitenden Rippen (610) als Bitleitungen für das nichtflüchtige Speicher-Array (600) wirken; mehrere dielektrische Schichten (620), die über den mehreren Rippen (610) ausgebildet sind; und mehrere Gates (630), die über den mehreren dielektrischen Schichten (620) ausgebildet sind, wobei die mehreren Gates (630) als Wortleitungen für das nichtflüchtige Speicher-Array (600) wirken.
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Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10220923B4 (de) * 2002-05-10 2006-10-26 Infineon Technologies Ag Verfahren zur Herstellung eines nicht-flüchtigen Flash-Halbleiterspeichers
KR100474850B1 (ko) * 2002-11-15 2005-03-11 삼성전자주식회사 수직 채널을 가지는 비휘발성 ｓｏｎｏｓ 메모리 및 그 제조방법
DE10260334B4 (de) * 2002-12-20 2007-07-12 Infineon Technologies Ag Fin-Feldeffektransitor-Speicherzelle, Fin-Feldeffekttransistor-Speicherzellen-Anordnung und Verfahren zum Herstellen einer Fin-Feldeffektransistor-Speicherzelle
US7148526B1 (en) 2003-01-23 2006-12-12 Advanced Micro Devices, Inc. Germanium MOSFET devices and methods for making same
US8217450B1 (en) * 2004-02-03 2012-07-10 GlobalFoundries, Inc. Double-gate semiconductor device with gate contacts formed adjacent sidewalls of a fin
KR100610496B1 (ko) * 2004-02-13 2006-08-09 삼성전자주식회사 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자 및 그제조방법
US7629640B2 (en) * 2004-05-03 2009-12-08 The Regents Of The University Of California Two bit/four bit SONOS flash memory cell
US7279735B1 (en) 2004-05-05 2007-10-09 Spansion Llc Flash memory device
DE102004031385B4 (de) * 2004-06-29 2010-12-09 Qimonda Ag Verfahren zur Herstellung von Stegfeldeffekttransistoren in einer DRAM-Speicherzellenanordnung, Feldeffekttransistoren mit gekrümmtem Kanal und DRAM-Speicherzellenanordnung
KR100598109B1 (ko) * 2004-10-08 2006-07-07 삼성전자주식회사 비휘발성 기억 소자 및 그 형성 방법
US7087952B2 (en) * 2004-11-01 2006-08-08 International Business Machines Corporation Dual function FinFET, finmemory and method of manufacture
US7091551B1 (en) * 2005-04-13 2006-08-15 International Business Machines Corporation Four-bit FinFET NVRAM memory device
KR100680291B1 (ko) * 2005-04-22 2007-02-07 한국과학기술원 Ｈ자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리소자와 이의 제조 방법 및 다중비트 동작을 위한 동작방법
KR100715228B1 (ko) * 2005-06-18 2007-05-04 삼성전자주식회사 곡면 구조를 갖는 소노스 메모리 소자 및 그 제조방법
KR100706249B1 (ko) * 2005-06-23 2007-04-12 삼성전자주식회사 핀형 활성영역이 구비된 비휘발성 기억 장치 및 그제조방법
KR100707200B1 (ko) * 2005-07-22 2007-04-13 삼성전자주식회사 핀-타입 채널 영역을 갖는 비휘발성 메모리 소자 및 그제조 방법
EP1932171B1 (de) * 2005-09-28 2011-11-16 Nxp B.V. Finfet-basierte nichtflüchtige speichervorrichtung
US7374996B2 (en) 2005-11-14 2008-05-20 Charles Kuo Structured, electrically-formed floating gate for flash memories
US20070166903A1 (en) * 2006-01-17 2007-07-19 Bohumil Lojek Semiconductor structures formed by stepperless manufacturing
US20070166971A1 (en) * 2006-01-17 2007-07-19 Atmel Corporation Manufacturing of silicon structures smaller than optical resolution limits
JP2007251132A (ja) * 2006-02-16 2007-09-27 Toshiba Corp Ｍｏｎｏｓ型不揮発性メモリセル、不揮発性メモリおよびその製造方法
US7583542B2 (en) * 2006-03-28 2009-09-01 Freescale Semiconductor Inc. Memory with charge storage locations
US7553729B2 (en) 2006-05-26 2009-06-30 Hynix Semiconductor Inc. Method of manufacturing non-volatile memory device
KR100843061B1 (ko) * 2006-05-26 2008-07-01 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조 방법
US7763932B2 (en) * 2006-06-29 2010-07-27 International Business Machines Corporation Multi-bit high-density memory device and architecture and method of fabricating multi-bit high-density memory devices
US7745319B2 (en) * 2006-08-22 2010-06-29 Micron Technology, Inc. System and method for fabricating a fin field effect transistor
JP4282699B2 (ja) * 2006-09-01 2009-06-24 株式会社東芝 半導体装置
US8772858B2 (en) 2006-10-11 2014-07-08 Macronix International Co., Ltd. Vertical channel memory and manufacturing method thereof and operating method using the same
US7811890B2 (en) * 2006-10-11 2010-10-12 Macronix International Co., Ltd. Vertical channel transistor structure and manufacturing method thereof
US7851848B2 (en) * 2006-11-01 2010-12-14 Macronix International Co., Ltd. Cylindrical channel charge trapping devices with effectively high coupling ratios
JP5221024B2 (ja) * 2006-11-06 2013-06-26 株式会社Ｇｅｎｕｓｉｏｎ 不揮発性半導体記憶装置
US8217435B2 (en) * 2006-12-22 2012-07-10 Intel Corporation Floating body memory cell having gates favoring different conductivity type regions
US8779495B2 (en) * 2007-04-19 2014-07-15 Qimonda Ag Stacked SONOS memory
US20080285350A1 (en) * 2007-05-18 2008-11-20 Chih Chieh Yeh Circuit and method for a three dimensional non-volatile memory
US8680601B2 (en) 2007-05-25 2014-03-25 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a deuterated layer in a multi-layer charge-trapping region
US9716153B2 (en) * 2007-05-25 2017-07-25 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a deuterated layer in a multi-layer charge-trapping region
US7838923B2 (en) * 2007-08-09 2010-11-23 Macronix International Co., Ltd. Lateral pocket implant charge trapping devices
US7898021B2 (en) * 2007-10-26 2011-03-01 International Business Machines Corporation Semiconductor fin based nonvolatile memory device and method for fabrication thereof
US7683417B2 (en) * 2007-10-26 2010-03-23 Texas Instruments Incorporated Memory device with memory cell including MuGFET and fin capacitor
US20110012090A1 (en) * 2007-12-07 2011-01-20 Agency For Science, Technology And Research Silicon-germanium nanowire structure and a method of forming the same
JP2009238874A (ja) * 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
US7781817B2 (en) * 2008-06-26 2010-08-24 International Business Machines Corporation Structures, fabrication methods, and design structures for multiple bit flash memory cells
US8143665B2 (en) * 2009-01-13 2012-03-27 Macronix International Co., Ltd. Memory array and method for manufacturing and operating the same
US8860124B2 (en) * 2009-01-15 2014-10-14 Macronix International Co., Ltd. Depletion-mode charge-trapping flash device
US8461640B2 (en) * 2009-09-08 2013-06-11 Silicon Storage Technology, Inc. FIN-FET non-volatile memory cell, and an array and method of manufacturing
CN102315224B (zh) 2010-07-07 2014-01-15 中国科学院微电子研究所 使用FinFET的非易失性存储器件及其制造方法
CN102420232B (zh) * 2010-09-28 2014-08-13 中国科学院微电子研究所 一种闪存器件及其形成方法
US20140048867A1 (en) * 2012-08-20 2014-02-20 Globalfoundries Singapore Pte. Ltd. Multi-time programmable memory
JP5508505B2 (ja) * 2012-11-26 2014-06-04 スパンション エルエルシー 半導体装置の製造方法
CN103871885B (zh) * 2012-12-18 2016-08-10 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的制作方法
CN103871884B (zh) * 2012-12-18 2016-12-28 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的制作方法
US10411027B2 (en) * 2017-10-19 2019-09-10 Globalfoundries Singapore Pte. Ltd. Integrated circuits with memory cells and method for producing the same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5379255A (en) * 1992-12-14 1995-01-03 Texas Instruments Incorporated Three dimensional famos memory devices and methods of fabricating
US5382540A (en) * 1993-09-20 1995-01-17 Motorola, Inc. Process for forming an electrically programmable read-only memory cell
DE19600422C1 (de) * 1996-01-08 1997-08-21 Siemens Ag Elektrisch programmierbare Speicherzellenanordnung und Verfahren zu deren Herstellung
US5990509A (en) * 1997-01-22 1999-11-23 International Business Machines Corporation 2F-square memory cell for gigabit memory applications
US5973356A (en) * 1997-07-08 1999-10-26 Micron Technology, Inc. Ultra high density flash memory
US6207515B1 (en) * 1998-05-27 2001-03-27 Taiwan Semiconductor Manufacturing Company Method of fabricating buried source to shrink chip size in memory array
EP2323164B1 (de) * 2000-08-14 2015-11-25 SanDisk 3D LLC Mehrebenen-Speichermatrix und deren Herstellungsverfahren
US6580124B1 (en) * 2000-08-14 2003-06-17 Matrix Semiconductor Inc. Multigate semiconductor device with vertical channel current and method of fabrication
JP2002280465A (ja) * 2001-03-19 2002-09-27 Sony Corp 不揮発性半導体記憶装置およびその製造方法
KR100483035B1 (ko) * 2001-03-30 2005-04-15 샤프 가부시키가이샤 반도체 기억장치 및 그 제조방법
DE10130766B4 (de) * 2001-06-26 2005-08-11 Infineon Technologies Ag Vertikal-Transistor, Speicheranordnung sowie Verfahren zum Herstellen eines Vertikal-Transistors
KR100431489B1 (ko) * 2001-09-04 2004-05-12 한국과학기술원 플래쉬 메모리 소자 및 제조방법
DE10220923B4 (de) 2002-05-10 2006-10-26 Infineon Technologies Ag Verfahren zur Herstellung eines nicht-flüchtigen Flash-Halbleiterspeichers
US6551880B1 (en) * 2002-05-17 2003-04-22 Macronix International Co., Ltd. Method of utilizing fabrication process of floating gate spacer to build twin-bit monos/sonos memory
US6853587B2 (en) * 2002-06-21 2005-02-08 Micron Technology, Inc. Vertical NROM having a storage density of 1 bit per 1F2
US7192876B2 (en) * 2003-05-22 2007-03-20 Freescale Semiconductor, Inc. Transistor with independent gate structures

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