DE112004003019T5 - Nicht-flüchtiges Speicherbauelement und Verfahren zu dessen Herstellung - Google Patents

Nicht-flüchtiges Speicherbauelement und Verfahren zu dessen Herstellung Download PDF

Info

Publication number
DE112004003019T5
DE112004003019T5 DE112004003019T DE112004003019T DE112004003019T5 DE 112004003019 T5 DE112004003019 T5 DE 112004003019T5 DE 112004003019 T DE112004003019 T DE 112004003019T DE 112004003019 T DE112004003019 T DE 112004003019T DE 112004003019 T5 DE112004003019 T5 DE 112004003019T5
Authority
DE
Germany
Prior art keywords
control gate
layers
voltage
layer
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE112004003019T
Other languages
English (en)
Inventor
Atsushi Kasugai Yokoi
Masao Kasugai Nakano
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Spansion Japan Ltd
Spansion LLC
Original Assignee
Spansion Japan Ltd
Spansion LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Spansion Japan Ltd, Spansion LLC filed Critical Spansion Japan Ltd
Publication of DE112004003019T5 publication Critical patent/DE112004003019T5/de
Ceased legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42348—Gate electrodes for transistors with charge trapping gate insulator with trapping site formed by at least two separated sites, e.g. multi-particles trapping site
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7887—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7923—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/561—Multilevel memory cell aspects
    • G11C2211/5611—Multilevel memory cell with more than one control gate

Abstract

Nicht-flüchtiges Speicherbauelement mit Speicherzellen, wobei jede der Speicherzellen umfasst:
ein Paar aus Diffusionsschichten, die auf eine Substratoberfläche angeordnet und durch ein Kanalgebiet mit einer vorbestimmten Länge getrennt sind;
mehrere Steuergateschichten, wovon jede separat über dem Kanalgebiet ausgebildet ist; und
mindestens eine Ladungssammelschicht, die zwischen den mehreren Steuergateschichten und der Substratoberfläche ausgebildet ist, wobei die mindestens eine Ladungssammelschicht Gebiete aufweist, in denen Ladungen unabhängig für jede der mehreren Steuergateschichten inhärent eingeführt und/oder daraus abgeführt werden können.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft ein nicht-flüchtiges Speicherbauelement mit nicht-flüchtigen Speicherzellen, die mehrere Werte speichern können, und betrifft ein Verfahren zu dessen Herstellung.
  • Hintergrund der Erfindung
  • Zur Verwirklichung eines nicht-flüchtigen Speicherbauelements, das in der Lage ist, mehrere Werte in einer nicht-flüchtigen Speicherzelle zu speichern, wurde vorgeschlagen, eine nicht-flüchtige Speicherzelle mit mehreren Zuständen vorzusehen. Das heißt, die in das schwebende Gate bzw. potenzialfreie Gate eingebrachte elektrische Ladung wird in in einzelnen Stufen eingestellt, und die Schwellwertspannung der nicht-flüchtigen Speicherzelle wird in einzelnen Stufen geändert, so dass mehrere Werte gespeichert werden können.
  • Wenn z. B. die Schreibladung in vier Schritten eingestellt wird, können 2 Bits an Daten in jeder Speicherzelle gespeichert werden. In diesem Falle, wie nachfolgend gezeigt ist, werden die Daten in mindestens zwei Schritten einer Schreibspannungsanlegung geschrieben bzw. gespeichert.
  • Im ersten Schritt wird eine erste Spannung an die Speicherzelle in dem gelöschten Zustand angelegt, und es wird eine elektrische Ladung in das schwebende Gate bzw. das Gate mit frei einstellbarem Potenzial als die Ladung des ersten Schrittes eingeführt. Im zweiten Schritt wird abhängig von den zu speichernden Daten Ladung in jeder Speicherzelle eingeführt, indem eine zweite Spannung oder eine dritte Spannung, die höher als die zweite Spannung ist, angelegt wird, um eine Ladung für den zweiten Schritt oder eine Ladung für den dritten Schritt mit einem größeren Betrag zu erhalten. Als Folge davon enthält die nicht-flüchtige Speicherzelle drei Schreibzustände mit einer unterschiedlichen Schwellwertspannung in Abhängigkeit der eingeführten Ladungsmenge. Durch Hinzufügen eines gelöschten Zustands können 2-Bit-Daten für vier Zustände gespeichert werden. Wenn die Daten ausgelesen werden, wird der Unterschied in den Beträgen der Ausleseströme in Abhängigkeit der unterschiedlichen Schwellwertspannungen einer nicht-flüchtigen Speicherzelle erfasst.
  • In dem unten genannten Patentdokument 1 besitzt, wie in 25 gezeigt ist, ein Speichertransistor Trmc eine Gateisolationsschicht 120 mit diskreten Einfangbereichen und eine Steuergateelektrode 170, und es sind Schalttransistoren Trsw mit Schaltgateelektroden 160-1, 160-2 an beiden Seiten und Diffusionsschichten 140-1, 140-2 vorgesehen, die mit Sourceleitung/Bitleitungen verbunden sind und an der äußeren Seite ausgebildet sind. Durch lokales Schreiben in die Gateisolationsschicht 120 arbeitet eine einzelne Speicherzelle als ein Mehrfachspeicher, der Informationen aus mindestens zwei Bits aufnimmt.
  • Die in der Gateisolationsschicht mit den diskreten Einfangbereichen gespeicherte elektrische Ladung bewegt sich in horizontaler Richtung auf der Substratoberfläche von der anfänglichen Einfangposition kaum weg. Als Material für die Gateisolationsschicht mit den diskreten Einfangbereichen sind gegenwärtig eine Siliziumnitridschicht und eine Gateisolationsschicht mit sehr kleinen Teilchen aus Siliziumnitrid bekannt.
  • Der Schreibvorgang besteht in einer Ladungsinjektion von der Sourceseite her. Wenn der Ladungsträger den geschlossenen Kanal jedes Schalttransistors Trsw durchläuft, wird die Ladung beschleunigt und es wird Energie gewonnen, wobei der Ladungsträger, der in dem Kanal des Speichertransistors Trmc eindringt, eine hohe Vorspannung in Richtung der Steuergateelektrode 170 fühlt und in den Einfangbereichen separat eingefangen wird. Ladungen werden mit einer gewissen Unterteilung in dem Sourcegebiet des Speichertransistors Trmc angesammelt. Durch den Leitendzustand der Kanäle unter den Schaltgateelektroden 160-1, 160-2, die an beiden Seiten des Speichertransistors Trmc vorgesehen sind, werden Ladungen an beiden Seiten der Gateisolationsschicht 120 angesammelt und es werden die 2-Bit-Daten gespeichert.
  • Um von der Sourceseite her Ladung zu injizieren, wird die Schreiboperation an der Sourceseite ausgeführt und der Auslesestrom im Kanal kann ebenfalls in der gleichen Richtung fließen.
  • In dem folgenden Patentdokument 2 sind, wie in 26 gezeigt ist, Gateisolationsschichten (SiO2-Schichten) 250, 260 auf einem Silizium-(Si)substrat 210 gebildet, zwei schwebende Gates 270a, 270b sind auf der Siliziumoxidschicht 260 ausgebildet, eine ONO-Schicht 280 ist zur Abdeckung des schwebenden Gates 270 und der Siliziumoxidschichten 250, 260 ausgebildet, und ein Steuergate 290 ist als Wortleitung auf der ONO-Schicht 280 gebildet. Die beiden schwebenden Gates 270a, 270b sind unabhängig voneinander auf einem Source 230 und einem Drain 240 angeordnet, so dass Elektronen von dem Source 230 und dem Drain 240 individuell eingeführt und abgezogen werden können. Die schwebenden Gates 270a, 270b sind Seitenwände, die an der Seitenwände der isolierenden Schicht gebildet sind, die später zu entfernen ist.
  • Beim Schreibvorgang erhalten Elektronen, die sich in dem Kanal von dem Source 230 in Richtung zum Drain 240 bewegen, eine höhere Energie in der Nähe des Drains 240, so dass diese zu "heißen Elektronen" werden, und teilweise durch die Siliziumoxidschicht 260 laufen, so dass sie in das schwebende Gate 270b injiziert werden. Die Injektion und das schwebende Gate 270b ist die gleiche, wenn die Vorspannung für das Source 230 und Drain 240 umgekehrt wird.
  • Bei einem Lesevorgang wird, wenn kein Elektron in dem schwebenden Gate 270a, 270b vorhanden ist, der Kanal angeschlossen und es fließt ein Strom zwischen dem Source 230 und dem Drain 240, und es werden Daten "1" ausgelesen. Wenn Elektronen eingeführt werden, ist der Kanal unterbrochen und es fließt kein Strom zwischen dem Source 230 und dem Drain 240, und es werden Daten "0" ausgelesen. Somit kann durch das unabhängige Schreiben, Löschen und Auslesen für die beiden beschriebenen Gates 270a, 270b die Speicherkapazität verdoppelt werden.
    • [Patentdokument 1] Japanische ungeprüfte Patentoffenlegungsschrift Nr. 2001-156275
    • [Patentdokument 2] Japanische ungeprüfte Patentoffenlegungsschrift Nr. 2003-282741
  • Überblick über die Erfindung
  • [Probleme, die von der Erfindung zu lösen sind]
  • Wie im Stand der Technik gezeigt ist, muss, wenn mehrere Werte durch Variieren der Schwellspannung einer nicht-flüchtigen Speicherzelle in Abstufungen gespeichert werden, die Schreibspannung in Abhängigkeit von dem Datenwert geändert werden, um die für den Datenwert geeignete Schwellwertspannung zu erhalten. Schreiboperationen erfordern zwei oder mehr Schritte und die Schreibzeit kann länger sein. Ferner ist eine Spannungserzeugungsschaltung zum Erzeugen mehrerer Schreibspannungspegel, die für jeden Datenwert anders sind, erforderlich. Wenn ferner mehrere Pegel an Schwellwertspannungen in einer nicht-flüchtigen Speicherzelle festgelegt werden, ist tendenziell die Schreibspannung zur Sicherstellung, dass jede Schwellwertspannung ausgelesen werden kann, höher als in anderen Fällen, wenn mehrere Werte nicht zu speichern sind. Die Schaltungskonfiguration einer Spannungserzeugungsschaltung wird kompliziert und groß und die Stromaufnahme erhöht sich.
  • In dem Patentdokument 1 mit dem Ladungsinjektionssystem auf der Sourceseite ist eine Schreiboperation mit hoher Geschwindigkeit und geringer Stromaufnahme möglich, aber die Speicherzelle ist eine 3-Transistor-Struktur mit einem Speichertransistor und Schalttransistoren, die an beiden Seiten vorgesehen sind. Folglich ist der benötigte Flächenbedarf der Speicherzelle zwangsläufig größer.
  • In dem Patentdokument 2 werden Seitenwände als schwebende Gates verwendet. Die Speicherzelle umfasst zwei schwebende Gates und ein Steuergate, das dazwischen angeordnet ist. Somit muss beim Speichern mehrerer Werte der Drainanschluss und der Sourceanschluss durch ein Verfahren mit virtueller Masse vertauscht werden, wenn Daten ausgelesen werden, so dass die Betriebsweise kompliziert ist. Zwischen den schwebenden Gates sind das Steuergate und ein Diffusionsschichtgebiet vorgesehen. Somit ist ausreichend Platz zum Anordnen des Steuergates und des Diffusionsschichtgebiets zwischen den schwebenden Gates erforderlich.
  • [Mittel zum Lösen der Probleme]
  • Die Erfindung zielt darauf ab, zumindest einige der Probleme des Stands der Technik zu lösen und es ist eine Aufgabe, eine nicht-flüchtige Speichereinrichtung mit Speicherzellen anzugeben, die in der Lage sind, bei geringer Stromaufnahme zu schreiben und/oder in einer Zelle mit kleiner Größe mit hoher Geschwindigkeit zu schreiben, und es soll ein Verfahren zur Herstellung der Einrichtung angegeben werden.
  • Ein nicht-flüchtiges Speicherbauelement gemäß der Erfindung, in welchem angestrebt wird, das zuvor genannte Problem zu lösen, besitzt Speicherzellen, wobei jede der Speicherzellen zwei Diffusionsschichten aufweist, die auf einer Substratoberfläche angeordnet und durch ein Kanalgebiet getrennt sind, das eine vorbestimmte Länge aufweist, und wobei mehrere Steuergateschichten vorgesehen sind, wovon jede diskret bzw. getrennt über dem Kanalgebiet ausgebildet ist, und wobei mindestens eine Ladungssammelschicht vorgesehen ist, die zwischen den mehreren Steuergateschichten und der Substratoberfläche ausgebildet ist, wobei die mindestens eine Ladungssammelschicht Gebiete aufweist, in denen Ladungen inhärent eingeführt und/oder abgeführt werden für jede der mehreren Steuergateschichten.
  • Bei dem nicht-flüchtigen Speicherbauelement der vorliegenden Erfindung sind mehrere Steuergateschichten beabstandet zueinander in dem Gebiet auf einer Substratoberfläche ausgebildet, das von einem Paar aus Diffusionsschichten eingeschlossen ist, und eine Ladungssammelschicht, die zwischen den Steuergateschichten und der Substratoberfläche vorgesehen ist, bildet ein inhärentes bzw. inneres Ladungsgebiet in jeder Steuergateschicht.
  • Folglich kann in dem Ladungssammelgebiet, das inhärent in jeder Steuergateschicht ausgebildet ist, die Ladung eingeführt und/oder abgezogen werden, d. h., Elektronen oder Löcher können eingeführt und/oder abgegeben werden, und damit inhärent in jeder Steuergateschicht vorgesehen werden, so dass die Datenbits in einer Anzahl entsprechend der Anzahl an Kombinationsmöglichkeiten des Vorhandenseins und des Fehlens von Ladungen in dem Gebiet, in das die Ladungen eingeführt und/oder von dem die Ladungen abgeführt werden, gespeichert werden können. Durch Auswählen der Steuergateschicht zum Einführen und/oder Abführen der Ladungen können mehrere Werte gespeichert werden, und es nicht erforderlich, die erste Spannung, die an die Steuergateschicht zu legen ist, in Abhängigkeit von dem Datenwert, der zu schreiben ist, zu ändern, und es können mehrere Werte in einer einzelnen Schreiboperation gespeichert werden.
  • Datenwerte können durch die Anzahl an Bits entsprechend der Anzahl an Steuergateschichten gespeichert werden. Im Vergleich zu dem Patentdokument 1, das die gleiche Anzahl an Schalttransistoren wie die Anzahl an zu speichernden Bits zusätzlich zu dem Speichertransistor erfordert, ist der Flächenbedarf einer Speicherzelle geringer.
  • Im Hinblick auf die Ladungsinjektion in die Ladungssammelschicht ist neben einem Betrieb mit Injektion vom Kanal aus auf der Grundlage des FN-Tunnelphänomens von dem Substrat unterhalb der Steuergateschicht, in der die erste Spannung angelegt wird, eine Betriebsweise mit Injektion von der Sourceseite ebenso möglich auf Grundlage des Phänomens der heißen Elektronen oder des Phänomens der heißen Löcher, indem die Ladung beschleunigt wird durch das Ausbilden eines Kanals unter der Steuergateschicht benachbart zu der Steuergateschicht, an der die neunte Spannung angelegt wird. Die Betriebsweise mit Kanalinjektion ermöglicht eine Schreiboperation mit geringer Stromaufnahme, was mit dem FN-Tunnelphänomen einhergeht, und eine Betriebsweise mit Sourceinjektion erlaubt eine Schreiboperation mit geringer Stromaufnahme bei hoher Geschwindigkeit.
  • [Wirkungen der Erfindung]
  • Die Erfindung, die das nicht-flüchtige Speicherbauelement mit nicht-flüchtigen Speicherzellen betrifft, die mehrere Werte speichern können, gibt eine nicht-flüchtige Speichereinrichtung mit nicht-flüchtigen Speicherzellen an, die Speicherzellen mit geringer Größe, geringer Stromaufnahme beim Schreiben und/oder eine hohe Schreibgeschwindigkeit aufweisen, und es wird ein Verfahren zur Herstellung der Speichereinrichtung angegebene.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist eine Querschnittsansicht der Struktur einer grundlegenden Speicherzelle, die in einer nicht-flüchtigen Speichereinrichtung der Erfindung vorgesehen ist.
  • 2 ist eine Querschnittsansicht einer Speicherzelle in einer Ausführungsform.
  • 3 ist ein Diagramm (1) eines Schreibvorgangs zur Speicherung eines ersten Mehrfachwertes in einer Speicherzelle der Ausführungsform.
  • 4 ist ein Diagramm (2) eines Schreibvorgangs zur Speicherung eines ersten Mehrfachwertes in einer Speicherzelle der Ausführungsform.
  • 5 ist ein Diagramm (3) des Schreibvorgangs zur Speicherung eines ersten Mehrfachwertes in der Speicherzelle der Ausführungsform.
  • 6 ist ein Diagramm (1) einer Ausleseoperation eines ersten Mehrfachwertspeichers in einer Speicherzelle der Ausführungsform.
  • 7 ist ein Diagramm (2) eines Auslesevorgangs eines ersten Mehrfachwertspeichers in einer Speicherzelle der Ausführungsform.
  • 8 ist ein Diagramm (3) eines Auslesevorgangs eines ersten Mehrfachwertspeichers in einer Speicherzelle der Ausführungsform.
  • 9 ist ein Diagramm (1) eines Schreibvorgangs eines zweiten Mehrfachwertspeichers in einer Speicherzelle der Ausführungsform.
  • 10 ist ein Diagramm (2) eines Schreibvorgangs eines zweiten Mehrfachwertspeichers in einer Speicherzelle der Ausführungsform.
  • 11 ist ein Diagramm (1) eines Lesevorgangs eine zweiten Mehrfachwertspeichers in einer Speicherzelle der Ausführungsform.
  • 12 ist ein Diagramm (2) eines Lesevorgangs eines zweiten Mehrfachwertspeicherplatzes in einer Speicherzelle der Ausführungsform.
  • 13 ist ein Diagramm eines Löschvorgangs (Kanallöschen) in einer Speicherzelle der Ausführungsform.
  • 14 ist ein Diagramm eines Löschvorgangs (Source-Löschen) in einer Speicherzelle der Ausführungsform.
  • 15 ist ein Schaltungsanordnungsdiagramm einer NAND-Konfiguration in einer Speicherzelle der Ausführungsform.
  • 16 ist ein Schaltungsanordnungsdiagramm einer NOR-Konfiguration einer Speicherzelle der Ausführungsform.
  • 17 ist ein Schaltungsanordnungsdiagramm einer parallelen Verdrahtung von Steuergateschichten in der Kanalrichtung in einer Speicherzelle der Ausführungsform.
  • 18 ist eine Draufsicht und eine Querschnittsansicht einer Speicherzelle der Ausführungsform.
  • 19 ist eine Querschnittsansicht (1) eines Herstellungsprozesses einer Speicherzelle in 18 (bis zum Abscheiden einer Maskenschicht).
  • 20 ist eine Querschnittsansicht (2) eines Herstellungsprozesses einer Speicherzelle aus 18 (von der Abscheidung der Maskenschicht bis zum anisotropen Ätzen).
  • 21 ist eine Draufsicht einer Struktur einer Speicherzelle zum Zeitpunkt des Fertigungsprozesses bis 20.
  • 22 ist eine Ansicht einer Draufsicht einer Speicherzelle, wobei die Konfiguration von Steuergateschichten und einer Verdrahtungsverteilungsbasis gezeigt sind.
  • 23 ist eine Ansicht, in der die Spannungsbedingung in jedem Funktionszustand einer Speicherzelle der Erfindung gezeigt ist.
  • 24 ist eine Querschnittsansicht des Aufbaus eines anderen Prinzips der Speicherzelle, die in der nicht-flüchtigen Speichereinrichtung der Erfindung vorgesehen ist.
  • 25 ist eine Querschnittsansicht einer Speicherzelle des Patentdokuments 1.
  • 26 ist eine Querschnittsansicht einer Speicherzelle im Patentdokument 2.
  • Beste Art zum Ausführen der Erfindung
  • Mit Bezug zu den 1 bis 24 werden nunmehr Ausführungsformen einer nicht-flüchtigen Speichereinrichtung und eines Verfahren zu dessen Herstellung gemäß der vorliegenden Erfindung beschrieben.
  • Der Querschnitt in 4 zeigt den prinzipiellen Aufbau einer Speicherzelle, die in der nicht-flüchtigen Speichereinrichtung der vorliegenden Erfindung vorgesehen ist. Ein Paar aus Diffusionsschichten 13A, 13B ist auf einem Substrat 11 mit einem Abstand von 1,5 F vorgesehen. Jede Diffusionsschicht besitzt eine Breite von 0,5 F, den es mit der Diffusionsschicht der benachbarten Speicherzelle gemeinsam aufweist. Auf einem Kanalgebiet, das von den Diffusionsschichten 13A, 13B eingeschlossen ist, sind eine erste isolierende Schicht 15, eine Ladungssammelschicht 17 und eine zweite isolierende Schicht 19 in dieser Reihenfolge aufgebracht, und auf der zweiten isolierenden Schicht 19 sind zwei Steuergateschichten 21A, 21B mit einem Spalt bzw. Abstand G1 in der Mitte der Kanalbreitenrichtung angeordnet. Hierbei ist F die minimale Prozessabmessung und die Speicherzelle ist in einer Fläche aus 2,5 F2 angeordnet. Im Allgemeinen ist das Substrat 11 aus einem P-Halbleitermaterial aufgebaut, und die Diffusionsschichten 13A, 13B sind ein N-Halbleitermaterial.
  • Die Steuergateschichten 21A, 21B, die mit dem Spalt G1 beabstandet sind, sind in der Mitte der Kanallängenrichtung getrennt, und die Spannung kann separat an die Steuergateschichten 21A, 21B angelegt werden. Die Steuergateschicht 21A ist benachbart zu der Diffusionsschicht 13A angeordnet, und die Steuergateschicht 21B ist benachbart zu der Diffusionsschicht 13B angeordnet. Die Ladungssammelschicht 17 unter den Steuergateschichten 21A, 21B wird im Wesentlichen zwischen den Gateschichten 21A, 21B gebildet.
  • Daten werden in der Speicherzelle in Abhängigkeit von dem Vorhandensein oder dem Fehlen von Ladung in der Ladungssammelschicht 17 gespeichert. Die Ladung wird in die Ladungssammelschicht 17 eingebracht und/oder daraus abgeführt, in Abhängigkeit von dem Anlegen einer Spannung an die Steuergates 21A, 21B, wie dies später mit Bezug zu 3 bis 5, 9 und 10 und 13 und 14 erläutert ist. Durch Verwendung einer Nitridschicht oder kleiner leitender Teilchen mit diskreten Ladungsträgereinfangbereichen in der Ladungssammelschicht 17 und/oder durch Verwenden von Ladungseinfangbereichen, die in der Nähe einer Grenzfläche der Ladungssammelschicht 17 und der ersten und/oder der zweiten isolierenden Schicht vorhanden sind, kann die Verschiebung der Ladung, die in die Ladungssammelschicht 17 eingeführt ist, innerhalb der Ladungssammelschicht 17 begrenzt werden.
  • Folglich kann in einer einzelnen Ladungssammelschicht 17 die in die Ladungssammelschicht 17 in Abhängigkeit von der Schreibspannung, die an jede der Steuergateschichten 21A, 21B angelegt wird, eingeführte Ladung unter den Steuergateschichten 21A, 21B, an der die Schreibspannung angelegt ist, in lokaler Weise beibehalten werden. In jedem Ladungssammelgebiet unter den Steuergateschichten 21A, 21B in der Ladungssammelschicht 17 kann das Vorhandensein oder das Fehlen von Ladung gesteuert werden, und es können mehrere Werte in der Speicherzelle gespeichert werden. Da in der Speicherzelle in 1 zwei Steuergateschichten 21A, 21B vorgesehen ist, ist es möglich, vier Zustände, d. h. 2-Bit-Daten, zu speichern.
  • Hierbei ist der Spalt G1 nicht in besonderer Weise spezifiziert, sofern die Steuergateschichten 21A, 21B zuverlässig elektrisch in dem Fertigungsprozess voneinander isoliert werden können. Im Vergleich mit dem Fall des Herstellens einer Diffusionsschicht auf einer Substratoberfläche durch den Spalt G1 oder im Hinblick auf das Beibehalten eines Verbindungsgebiets mit einer oberen Schicht kann der Spalt kleiner sein. Die Steuergateschichten 21A, 21B, die über der Ladungssammelschicht 17 angeordnet sind, werden nicht auf der Seite der Diffusionsschichten 13A, 13B gebildet, indem die Ladungssammelschicht 17 umgangen wird. Somit kann der Spalt G1 als die minimale Grenze definiert werden, und Kontakte zur Verwendung mit der oberen Verdrahtungsschicht können auf den Diffusionsschichten 13A, 13B vorgesehen werden, wobei die peripheren Teile auf Seite der Ladungssammelschicht 17 mit geringen Abständen konzentriert werden, so dass die Größe der Speicherzelle verringert werden kann.
  • Wenn die erste isolierende Schicht 15 und die zweite isolierende Schicht 19 beispielsweise aus Siliziumoxid (SiO2) hergestellt sind, und die Ladungssammelschicht 17 beispielsweise aus Siliziumnitrid (Si3N4) ausgebildet ist, wird eine so genannten ONO-Schicht durch die erste isolierende Schicht 15, die Ladungssammelschicht 17 und die zweite isolierende Schicht 19 gebildet, und diese Schicht dient als eine schwebende Gateschicht bzw. eine Gateschicht mit frei einstellbarem Potenzial einer Speicherzelle und als eine Gateisolationsschicht. Sie hat ferner die Funktion des elektrischen Isolierens der Ladungssammelschicht 17 zu den Steuergateschichten 21A, 21B. Wenn die Ladungssammelschicht 17 eine Ladungsträgereinfangfunktion aufweist, und das Substrat 11 und/oder die Steuergateschichten 21A, 21B isolierendes Verhalten aufweisen, sind die erste isolierende Schicht 15 und/oder die zweite isolierende Schicht 19 unter Umständen nicht erforderlich.
  • Die Ladungssammelschicht 17 besitzt einen Aufbau mit Ladungseinfangbereichen, die eine begrenzte Verschiebung der Ladung innerhalb der Schicht besitzen, und die Ladungssammelschicht 17 ist zwischen den Steuergateschichten 21A, 21B nicht getrennt, sondern ist gemeinsam vorgesehen, wobei die vorliegende Erfindung nicht auf diese Struktur begrenzt ist. Abhängig von dem Spalt G1 für den Abstand der Steuergateschichten 21A, 21B können die zweite isolierende Schicht 19 und die Ladungssammelschicht 17 und/oder die erste isolierende Schicht 15 entsprechend beabstandet sein. In diesem Falle ist eine unabhängige Ladungssammelschicht in jeder Steuergateschicht 21A, 21B vorgesehen. Somit wird die Ladung in jeder unabhängigen Ladungssammelschicht, die individuell für die Steuergateschichten 21A, 21B vorgesehen ist, eingeführt oder daraus abgeführt.
  • In diesem Falle kann für die Ladungssammelschicht neben dem Material mit Ladungsträgereinfangbereichen, wie sie zuvor bezeichnet sind, ein leitendes Material verwendet werden, etwa polykristallines Siliziummaterial. Wenn ein Material mit Ladungsträgereinfangeigenschaften verwendet wird, kann die Verschiebung von Ladungen zwischen Ladungssammelschichten unterhalb der Steuergateschichten 21A, 21B zuverlässiger unterdrückt werden. Wenn ein Material mit Ladungsträgereinfangeigenschaften verwendet wird, und wenn der Abstand der Ladungssammelschichten nicht ausreichend ist aufgrund von Fertigungstoleranzen oder dergleichen, kann ein Verlust gespeicherter Daten oder andere Schwierigkeiten vermieden werden, da die Verschiebung der injizierten Ladung begrenzt ist. Bei Verwendung eines leitenden Materials, etwa eines polykristallinen Siliziummaterials, ist die erforderliche Struktur ähnlich zu dem schwebenden Gate einer konventionellen nicht-flüchtigen Speicherzelle für das Speichern von 1-Bit-Daten, und der Fertigungsprozess kann vereinfacht werden.
  • Der Spalt G1 ist beabsichtigt, um die Steuergateschichten 21A, 21B zu trennen, und die Trennung der Steuergateschichten 21A, 21B ist ausreichend, sofern die Positionen der einzeln gesteuerten und eingeführten Ladungen in der Ladungssammelschicht 17 voneinander getrennt sind. Daher sind die Herstellungsposition des Spalts G1 und die Breite des Spalts G1 nicht streng spezifiziert, und es ist möglich, diesen in einem einfachen Herstellungsprozess zu bilden.
  • Die Querschnittsansicht aus 2 zeigt eine Ausführungsform der Speicherzelle. Wie nachfolgend beschrieben ist in Bezug auf den Herstellungsprozess gemäß den 19 bis 22 werden nach dem Abscheiden einer Maskenschicht (nicht gezeigt) auf Diffusionsschichten 13A, 13B, eine Ladungssammelstapelschicht, eine zweite isolierende Stapelschicht und eine Gatestapelschicht auf die gesamte Oberfläche aufgebracht. Das von dem Paar aus Diffusionsschichten 13A, 13B eingeschlossene Kanalgebiet wird von Maskenschichten umschlossen, die auf den Diffusionsschichten 13A, 13B aufgebracht sind, und es ist eine Vertiefung ausgebildet, aber diese gestapelten Schichten sind auch auf dem Kanalgebiet entlang der Maskenschicht stapelförmig aufgebracht.
  • Danach werden die aufgebrachten Schichten bis zu der Ladungssammelstapelschicht durch einen anisotropen Ätzprozess entfernt. Der anisotrope Ätzprozess ätzt selektiv in der Dickenrichtung des Stapels. Neben dem oberen Bereich der Maskenschicht in dem Kanalgebiet besitzt der Bereich, der entlang der Seitenwand der Maskenschicht gestapelt ist, eine große Dicke in Ätzrichtung und es verbleibt ein ungeätzter Bereich. Dies ist die so genannte Seitenwandstruktur. Das Ätzen ist geringer an der Position neben der Seitenwand der Maskenschicht und der Betrag des Ätzens erhöht sich mit zunehmendem Abstand zu der Seitenwand, und es wird ein Spalt G2 in der Mitte gebildet. Somit sind in der Mitte des Kanalgebiets einander zugewandte bogenförmige Strukturen gebildet, wodurch die Steuergateschichten 21A, 21B die zweiten isolierenden Schichten 19A, 19B und die Ladungssammelschichten 17A, 17B getrennt werden. Der Spalt G2 ist nicht besonders spezifiziert, wenn ein Material mit Ladungsträgereinfangeigenschaften in der Ladungssammelschicht verwendet wird, solange die Steuergateschichten 21A, 21B zuverlässig beim Herstellungsprozess getrennt werden. Wenn ein Leitungsmaterial, etwa ein polykristallines Siliziummaterial für die Ladungssammelschicht verwendet wird, ist dies geeignet, solange zumindest die Steuergateschichten 21A, 21B, die zweiten isolierenden Schichten 19A, 19B und die Ladungssammelschichten 17A, 17B zuverlässig beim Fertigungsprozess getrennt werden. Im Vergleich zu dem Fall, in welchem eine Diffusionsschicht auf der Substratoberfläche durch den Spalt G2 gebildet wird, oder wenn eine Verbindung zu einer oberen Schicht entsteht, kann der Spalt kleiner sein und die Speicherzellengröße kann verringert werden.
  • Durch die Seitenwandstruktur an der Maskenschichtseitenwand, die durch das anisotrope Ätzen gebildet wurde, können die Ladungssammelschichten 17A, 17B von den Steuergateschichten 21A, 21B in der Mitte des Kanalgebietes getrennt werden, so dass die Speicherzellengröße verringert werden kann.
  • Andere Eigenschaften und Auswirkungen für die Speicherzelle in 2 sind identisch zu jenen, wie sie in dem Strukturdiagramm für das Prinzip der Speicherzelle in 1 erläuterten, und daher wird eine entsprechende Beschreibung weggelassen.
  • 3 bis 14 zeigen Ansichten, die den Schreibvorgang und den Lesevorgang in einer Speicherzelle, die beim Löschvorgang zugeführte Spannung, das Einprägen von Ladung in die Ladungssammelschicht und das Abführen von Ladung aus der Ladungssammelschicht zeigen. Zustände mit angelegter Spannung beziehen sich auf ein Beispiel eines Speicherzellenarrays mit Speicherzellen A bis D, die in einer Matrix angeordnet sind, und das Einführen von Ladung und/oder das Abführen von Ladung beziehen sich auf ein Beispiel einer Querschnittsansicht einer Speicherzelle, wie sie in 2 gezeigt ist. Die Schreiboperation ist in 3 bis 5 und in 9 und 10 gezeigt, und die Leseoperation ist in 6 bis 8 und 11 und 12 gezeigt. Der erstgenannte Betrieb betrifft eine erste Mehrfachwertspeicheroperation einer Schreiboperation, in der eine Ladungseinprägung vom Kanal stattfindet, und die zweitgenannte Operation betrifft den Fall einer zweiten Mehrfachwertspeicheroperation einer Schreiboperation, indem Ladung vom Source aus eingeführt wird. 13 und 14 zeigen Löschoperationen. Es ist eine Löschung durch den Kanal bzw. durch das Source gezeigt.
  • Es wird nun die erste Mehrfachwertspeicheroperation erläutert. Wenn die Speicherzelle mehrere Steuergateschichten aufweist, wird durch Anlegen einer Schreibspannung individuell an den Steuergateschichten die Ladung in das inhärente Ladungssammelgebiet unterhalb jeder Steuergateschicht eingeführt, und der Datenwert wird in jeder Steuergateschicht entsprechend einer Anordnung aus Anwesenheit und Fehlen einer Ladung in dem Ladungssammelgebiet unterhalb gespeichert, und damit wird eine Mehrfachwertspeicherstelle realisiert. Durch das FN-Tunnelphänomen wird Ladung von dem Kanal injiziert.
  • 3 bis 5 betreffen eine Schreiboperation. Die Speicherzelle besitzt zwei Steuergateschichten und es können drei Schreibzustände realisiert werden. Speicherzellen A und B besitzen eine Sourceleitung SL1 und eine Bitleitung BL1, die jeweils mit einem Paar aus Diffusionsschichten verbunden sind, und Speicherzellen C und D besitzen eine Sourceleitung SL2 und eine Bitleitung BL2, die jeweils mit einem Paar aus Diffusionsschichten verbunden sind. Zwei Steuergateschichten der Speicherzellen A und C sind jeweils mit den Wortleitungen WL1 und WL21 als Steuerleitungen verbunden, und zwei Steuergateschichten der Speicherzellen B und D sind entsprechend mit den Wortleitungen WL12 und WL22 als Steuerleitungen verbunden.
  • Es sei angenommen, dass die Speicherzelle A beschrieben wird. In 3 wird Ladung in die Ladungssammelschicht injiziert, wie durch einen Kreis in der Speicherzelle A markiert ist. Wenn die Sourceleitung SL1, mit der die Speicherzelle A verbunden ist, sich in dem dritten Spannungszustand mit 0 V oder in einem schwebenden Zustand bzw. einem Zustand mit frei einstellbarem Potenzial befindet, wird die Bitleitung BL1 auf einer vierten Spannung von 0 V oder in einem schwebenden Zustand gehalten, und das Substrat liegt auf einer fünften Spannung von 0 V, und die Wortleitung WL11 an dem Steuergate liegt auf einer ersten Spannung von 9 V. In diesem Falle wird keine Rückwärts- bzw. Sperrvorspannung zwischen der Diffusionsschicht und dem Substrat angelegt, und es wird eine Verarmungsschicht nicht erweitert; somit wird ein elektrisches Feld von der Steuergateschicht, mit der die Wortleitung WL11 verbunden ist, in Richtung zum Substrat hervorgerufen. Durch dieses elektrische Feld wird die Ladung beschleunigt und von dem Substrat durch den FN-Tunnelstrom in die Ladungssammelschicht unterhalb der Steuergateschicht injiziert, mit der die Wortleitung WL11 verbunden ist.
  • In der anderen Steuergateschicht der Speicherzelle A wird die Wortleitung WL21 als das andere Steuergate angekoppelt, und es wird eine zweite Spannung von 0 V an die Wortleitung WL21 angelegt, und die Ladung wird nicht in die Ladungssammelschicht beschleunigt, und es wird auch keine Ladung in die Ladungssammelstelle unterhalb der Wortleitung WL21 eingeführt. Da 0 V an den Wortleitungen 12, 22 anliegen, wird Ladung nicht in die Speicherzelle B eingeführt. Das heißt, in anderen Steuergates wird nur eine Spannung zwischen der Ladungssammelschicht und dem Substrat angelegt, derart, dass keine FN-Tunnelwirkung hervorgerufen wird.
  • In der Sourceleitung SL2, mit der Diffusionsschichten der Speicherzellen C und D verbunden sind, werden 0 V oder 6 V angelegt, und es werden 6 V an die Bitleitung BL2 angelegt. Für die Speicherzelle C gilt, dass 9 V an die Steuergateschicht, die mit den Wortleitungen WI11 verbunden ist, angelegt werden, und in der benachbarten Diffusionsschicht wird die Bitleitung BL2 verbunden und mit 6 V beaufschlagt. Als Folge davon sind die Diffusionsschicht und das Substrat in der Richtung vorgespannt, und es wird eine Verarmungsschicht gebildet, und das elektrische Feld zwischen der Steuergateschicht und dem Substrat wird verringert. In der Speicherzelle C wird Ladung nicht in die Ladungssammelschicht abhängig von der Wortleitung WL11, die mit 9 V versorgt ist, eingeführt, und es kann das Auftreten einer Ladungsverteilung in der Speicherzelle C vermieden werden.
  • 4 zeigt einen Fall einer Ladungseinprägung in die Ladungssammelschicht, was durch einen Kreis markiert ist, indem eine erste Spannung von 9 V an Wortleitung WL21 in der Speicherzelle A angelegt wird. In 3 wird ein 9 V an die Wortleitung WL21 als ein Steuergate anstelle der Wortleitung WL11 angelegt, und eine zweite Spannung von 0 V wird an die Wortleitung WL11 als das andere Steuergate angelegt. Um eine Verteilung in der Speicherzelle C zu verhindern, in der die Wortleitung WL21 mit einer ersten Spannung von 9 V angeschlossen ist, wird abhängig von der Verbindungskonfiguration der Wortleitung, in der 9 V angelegt sind, 6 V an die Sourceleitung SL2 und 9 V oder 6 V an die Bitleitung BL2 angelegt. Die Eigenschaften und Auswirkungen sind die gleichen wie in 3, und eine Beschreibung wird weggelassen.
  • 5 zeigt den Fall einer Ladungseinprägung in die Ladungssammelschicht, wie dies durch den Kreis angegeben ist, indem eine erste Spannung von 9 V an die Wortleitungen WL11, WL21 in der Speicherzelle A angelegt wird. Dies ist ein Fall einer Ladungseinprägung für beide Ladungssammelschichten in der Speicherzelle A. In 3 wird ein 9 V Potential an die Wortleitung WL21 und zusätzlich an die Wortleitung WL11 angelegt. Um eine Verteilung in der Speicherzelle C zu verhindern, mit der die mit 9 V vorgespannten Wortleitungen WL11 und WL21 verbunden sind, werden 6 V an die Sourceleitung SL2 und an die Bitleitung BL2 angelegt. Die Auswirkungen und Eigenschaften sind die gleichen wie in 3, und eine Beschreibung wird daher weggelassen.
  • Beim Schreibvorgang in der ersten Mehrfachwertspeicheroperation kann durch Anlegen einer Schreibspannung (9 V) als erste Spannung an jede Steuergateschicht Ladung lokalisiert und in die Ladungssammelschicht unterhalb ihrer Steuergateschicht eingeprägt werden. Folglich können in einer einzelnen Speicherzelle mit zwei Steuergateschichten 2-Bit-Daten, d. h. Daten für vier Zustände, gespeichert werden. Da Ladung durch den FN-Tunnelstrom in die Ladungssammelschicht in einem Bereich unterhalb der jeweiligen Steuergateschicht von dem Substrat aus eingeprägt wird, ist eine lokale Schädigung der Gateoxidschicht kleiner im Vergleich zu dem Injektionsverfahren für Ladung, wenn dieses unter Anwendung des Phänomens heißer Elektronen durchgeführt wird.
  • 6 bis 8 beziehen sich auf einen Lesevorgang. Die Diagramme zeigen jeweils den Inhalt der Speicherzelle A nach dem Schreibvorgang gemäß den 3 bis 5. Bei der ersten Mehrfachwertspeicheroperation werden beim Auslesen die Sourceleitungsseite und die Bitleitungsseite zu einem Paar aus Diffusionsschichten zusammengefasst. In 6 bis 8 wird die Sourceleitung SL1 mit einer Diffusionsschicht und die Bitleitung BL1 wird mit der anderen Diffusionsschicht verbunden. Bei dem Lesevorgang wird unabhängig von den gespeicherten Daten eine siebte Spannung von 0 V an die Sourceleitung SL1, eine achte Spannung von 1,5 V an die Bitleitung BL1, eine sechste Spannung als Lesespannung von 3 V an die Wortleitungen WL11 und WL21 angelegt, und beide Steuergateschichten werden mit 3 V vorgespannt, und der Lesevorgang wird schließlich abhängig von der Größe des zwischen den Diffusionsschichten fließenden Stromes ausgeführt.
  • 6 ist ein Fall des Einprägens und Sammelns von Ladungen in der Ladungssammelschicht unterhalb der Steuergateschicht, die mit der Wortleitung WL11 verbunden ist. In der Speicherzelle A werden Ladungen in der Ladungssammelschicht an der Bitleitungsseite BL1 gesammelt, aber es werden keine Ladungen in der Ladungssammelschicht auf der Sourceseite der Leitung SL1 gesammelt. Als Folge davon wird auf der Bitleitungsseite BL1 das Potenzial von 3 V durch Ansammlung von Ladungen gegenüberliegend dem Kanalgebiet abgesenkt, und auf der Sourceleitungsseite SL1 liegt dem Kanalgebiet ein 3 V-Potenzial gegenüber, und somit werden 3 V zwischen dem Gate und dem Source wirksam. Da eine ausreichende Gatevorspannung an der Sourceleitungsseite SL1 anliegt, fließt ein ausreichend großer erster Strom in dem Kanal.
  • 7 ist ein Fall des Einprägens und Sammelns von Ladungen in der Ladungssammelschicht unterhalb der Steuergateschicht, die mit der Wortleitung WL21 verbunden ist. In der Speicherzelle A wird keine Ladung in der Ladungssammelschicht an Bitleitungsseite BL1 gesammelt, sondern die Ladung wird in der Ladungssammelschicht in der Sourceleitungsseite SL1 gesammelt. Folglich liegt auf der Bitleitungsseite BL1 das Potenzial von 3 V dem Kanalgebiet gegenüber, und auf der Sourceleitungsseite SL1 wird das Potenzial von 3 V durch Ansammlung von Ladungen gegenüberliegend dem Kanalgebiet abgesenkt, und es tritt eine Spannung von weniger als 3 V zwischen dem Gate und dem Source auf. Da die Gatevorspannung auf der Sourceleitungsseite SL1 begrenzt ist, ist der in dem Kanal fließende Strom kleiner als der erste Strom in 6, und es fließt somit einer zweiter Strom.
  • 8 ist ein Fall einer Einprägung und Sammlung von Ladungen in der Ladungssammelschicht unterhalb der Steuergateschicht, die mit den Wortleitungen WL11 und WL21 verbunden ist. In der Speicherzelle A werden Ladungen in beiden Ladungssammelschichten an der Bitleitungsseite BL1 und der Sourceleitungsseite SL1 gesammelt. Als Folge davon wird sowohl auf der Bitleitungsseite BL1 als auch auf der Sourceleitungsseite SL1 das Potenzial von 3 V durch Ansammlung von Ladungen gegenüberliegend dem Kanalgebiet abgesenkt. Die Gatevorspannung ist auf der Bitleitungsseite BL1 und auf der Sourceleitungsseite SL1 begrenzt, und der in dem Kanal fließende Strom ist noch kleiner als der zweite Strom in
  • 7, so dass ein dritter Strom fließt. Obwohl in der Zeichnung dies nicht gezeigt ist, liegt in der Speicherzelle A im Falle, dass keine Ladung in der Ladungssammelschicht unterhalb der Steuergateschicht, die mit den Wortleitungen WL11 und WL21 verbunden ist, gesammelt sind, sowohl auf der Bitleitungsseite BL1 als auch auf der Sourceleitungsseite SL1 das 3 V-Potenzial der Steuergateschicht dem Kanalgebiet gegenüber, und es ist eine ausreichender Gatevorspannung angelegt, so dass ein vierter Strom, der größer als der erste Strom in 6 ist, in dem Kanal fließt.
  • Beim Lesevorgang wird im Allgemeinen eine fünfte Spannung von 0 V an das Substrat angelegt.
  • Beim Lesevorgang in der ersten Mehrfachwertspeicheroperation ist in beiden Diffusionsschichten in der Speicherzelle die Verbindung zu der Sourceleitung und der Bitleitung festgelegt, wohingegen die Gatevorspannung entlang der Kanallängenrichtung in Abhängigkeit von der Injektion von Ladungen in die Ladungssammelschichten unterhalb den beiden Steuergateschichten, die entlang der Kanallängenrichtung zwischen den Diffusionsschichten angeordnet sind, variabel ist. Als Folge davon ist der Kanalstrom in Abhängigkeit der Konfiguration der Ladungssammelschichten hinsichtlich der Ladungsansammlung variabel und es können mehrwertige Daten ausgelesen werden.
  • Es wird nun die zweite Mehrfachwertspeicheroperation erläutert. Wenn die Speicherzelle zwei (ein Paar aus) Steuergateschichten im Kanalgebiet entlang der Kanallängsrichtung aufweist, während eine Schreibspannung als neunte Spannung in einer einzelnen Steuergateschicht angelegt wird, wird eine Hilfsspannung als zehnte Spannung an die andere Steuergateschicht angelegt. Als Folge davon ist die Steuergateschicht, die mit der Hilfsspannung belegt ist, als ein Hilfstransistor verwendet, und die von der benachbarten Diffusionsschicht eingeführte Ladung wird beschleunigt, und Ladungen werden in die Ladungssammelschicht unterhalb der Steuergateschicht, die mit der Schreibspannung beaufschlagt ist, eingeführt. Dies ist ein Fall der Einführung der Ladung von einer der Diffusionsschichten und das Einprägen in die Steuergateschicht benachbart zu der anderen Diffusionsschicht. Die durch den Hilfstransistor beschleunigte Ladung erzeugt das Phänomen heiße Elektronen unterhalb einer Steuergateschicht, und die erhaltene Ladung wird in den Kanal eingeprägt.
  • 9 und 10 beziehen sich auf eine Schreiboperation. Ein grundlegender Aufbau besitzt zwei Steuergateschichten in der Kanallängsrichtung. Unterhalb einer Steuergateschicht wird die von der unteren Seite der anderen Steuergateschicht eingeführte Ladung eingeprägt. Die Schreiboperation wird an zwei Steuergateschichten ausgeführt. In den Speicherzellen A und B sind die Verteilungsleitungen L1, L2 mit jeder der Diffusionsschichten verbunden, und in den Speicherzellen C und D sind die Verteilungsleitungen L3, L4 mit jeweils den Diffusionsschichten verbunden. Zwei Steuergateschichten der Speicherzellen A und C sind entsprechend mit den Wortleitungen WL11 und WL21 verbunden, und zwei Steuergateschichten der Speicherzellen B und D sind entsprechend mit den Wortleitungen WL12 und WL22 als Steuerleitungen verbunden.
  • Es sei angenommen, dass die Speicherzelle A beschrieben werden soll. In 9 wird Ladung in die Ladungssammelschicht in der Speicherzelle A eingeprägt, wie dies durch den Kreis angegeben ist. Von den Verteilungsleitungen L1, L2, mit denen die Speicherzelle A verbunden ist, wird die Verteilungsleitung L1, die mit einer Diffusionsschicht benachbart zu der Ladungssammelschicht, die durch den Kreis markiert ist, verbunden ist, mit einer elften Spannung von 3 V beaufschlagt, die Verteilungsleitung L2, die mit der anderen Diffusionsschicht verbunden ist, wird mit der siebten Spannung von 0 V beaufschlagt und das Substrat wird mit der fünften Spannung mit 0 V beaufschlagt. Ferner wir die Wortleitung WL11, die mit einer Steuergateschicht auf der Ladungssammelschicht verbunden ist, wie dies durch den Kreis angegeben ist, mit der neunten Spannung aus 6 V beaufschlagt, und die Wortleitung WL21, die mit der anderen benachbarten Steuergateschicht verbunden ist, wird mit einer zehnten Spannung mit 3 V beaufschlagt. In diesem Falle dient die andere Steuergateschicht, die mit der die Wortleitung WL21 verbunden ist, dazu, die Ladungen zu beschleunigen, und funktioniert als ein Hilfstransistorpunkt. Die aus der Verteilungsleitung L2 eingeführte Ladung wird beschleunigt und das Kanalgebiet unterhalb der Steuergateschicht, die mit 3 V beaufschlagt ist, beschleunigt, und wenn die Ladung den Bereich unterhalb der Steuergateschicht erreicht, die mit 6 V vorgespannt ist, werden die Ladungen zu heißen Elektronen, die eine hohe kinetische Energie aufweisen. Die durch diese heißen Elektronen repräsentierte Ladung wird in die Ladungssammelschicht eingeprägt und in Richtung einer Steuergateschicht, die mit 6 V vorgespannt ist, beschleunigt. Durch den Strom aus heißen Elektronen werden somit Elektronen eingeprägt.
  • Dabei ist die Spannung von 3 V als zehnte Spannung, die an die Wortleitung WL21 angelegt ist, eine Spannung, um einen Kanal in einem Kanalgebiet unterhalb der anderen Steuergateschicht, die mit der Wortleitung WL21 verbunden ist, zu bilden. Wenn beispielsweise eine Spannung ähnlich zu einem Auslesezustand durch einen Hilfstransistor angelegt ist, wird die durch die Verteilungsleitung L2 eingeführte Ladung in der Richtung der einen Steuergateschicht, die mit der Wortleitung WL11 verbunden ist, beschleunigt.
  • Für die Speicherzellen C und D sind die Verteilungsleitungen L3, L4 auf 0 V. Die Speicherzelle C ist mit den Wortleitungen WL11, WL21 gemeinsam mit der Speicherzelle A verbunden, aber da beide Verteilungsleitungen L3, L4 auf 0 V liegen, wir die Ladung in dem Kanal nicht beschleunigt, und eine Ladungsverteilung wird verhindert. Im Hinblick auf die Zellen B und D gilt, da die Wortleitungen WL12, WL22 beide auf 0 V liegen, dass eine Schreiboperation nicht ausgeführt wird.
  • 10 zeigt einen Fall einer Ladungseinprägung in die Ladungssammelschicht, wie dies durch den Kreis angegeben ist, indem eine neunte Spannung von 6 V an die Wortleitung WL21 in der Speicherzelle A angelegt wird. In 9 wird bei Invertierung der Vorspannungsverhältnisse der Wortleitungen WL11, WL21 eine zehnte Spannung aus 3 V an die Wortleitung WL11 als anderes Steuergate und eine neunte Spannung von 6 V an die Wortleitung WL21 als das eine Steuergate angelegt. Die Umkehrung der Vorspannungsverhältnisse für die Verteilungsleitungen L1, L2 führt zum Anlegen einer siebten Spannung von 0 V an die Verteilungsleitung L1, die mit der anderen Diffusionsschicht verbunden ist, und zu dem Anlegen einer elften Spannung von 3 V an die Verteilungsleitung L2, die mit der einen Diffusionsschicht benachbart zu der Ladungssammelschicht verbunden ist, wie dies durch den Kreis angegeben ist. Um eine Verteilung von Ladung in der Speicherzelle C, die mit den Wortleitungen WL11, WL21 verbunden ist, zu erreichen, werden 0 V an beide Verteilungsleitungen L3, L4 angelegt, wie dies auch in 9 der Fall ist. Im Falle der 10 ist ein Hilfstransistor aus der Wortleitung WL21, die mit einer Steuergateschicht auf der Ladungssammelschicht verbunden ist, wie dies durch den Kreis angegeben ist, und mit der anderen Steuergateschicht, die mit der Wortleitung WL11 verbunden ist, aufgebaut, und Ladungen werden von der Verteilungsleitung L1 aus eingeführt. Die anderen Eigenschaften und Auswirkungen sind die gleichen wie in 9, und eine Beschreibung wird weggelassen.
  • Bei dem Schreibvorgang in der zweiten Mehrfachwertspeicheroperation wird durch Anlegen einer Schreibspannung (6 V) als neunte Spannung an einer Steuergateschicht auf der Ladungssammelschicht als Objekt für das Einfügen von Ladungen, eine zehnte Spannung ähnlich zur Lesespannung an die andere Steuergateschicht benachbart in der Kanallängsrichtung angelegt, und es bildet sich ein Kanal in dem Kanalgebiet. Die andere Steuergateschicht ist ein Höchsttransistor. Die von der Diffusionsschicht benachbart zu den Hilfstransistor eingeführte Ladung wird entlang dem Kanal des Hilfstransistors beschleunigt und er reicht den Bereich unterhalb der Ladungssammelschicht, der der Bereich für das Schreiben ist. Zu diesem Zeitpunkt liegen die Ladungen in Form heißer Elektronen mit hoher Energie vor, und die Ladung wird in die Ladungssammelschicht durch das Phänomen der heißen Elektronen eingeprägt. Um Ladungen in die Ladungssammelschicht unterhalb jeder Steuergateschicht einzuführen, wird die andere Steuergateschicht als ein Hilfstransistor verwendet, um damit die Rolle des Ladungsbeschleunigers zu spielen. Die Ladungseinführrichtung muss in Abhängigkeit von der Position der Ladungssammelschicht für das Sammeln von Ladungen geändert werden. Es können Daten in jeder Steuergateschicht gespeichert werden. Es können Daten in der Wortleitung gespeichert werden, so dass eine einzelne Speicherzelle mit zwei Steuergateschichten zwei Adressen besitzt und damit 2-Bit-Daten speichern kann.
  • 11 und 12 betreffen einen Lesevorgang. Die Diagramme zeigen entsprechend den Inhalt der Speicherzelle A nach der Schreiboperation gemäß den 9 und 10. In der zweiten Mehrfachwertspeicheroperation müssen die Vorspannungsverhältnisse für die Verteilungsleitungen zwischen der Leseoperation und der Schreiboperation umgekehrt werden. Das heißt, es ist eine so genannte invertierte Leseoperation erforderlich. Dies liegt bei der Leseoperation daran, dass die Diffusionsschicht benachbart zu der Ladungssammelschicht, die Gegenstand des Auslesens ist, die Sourceseite sein muss, an der 0 V angelegt werden. Da die Gatevorspannung in Abhängigkeit von dem Vorhandensein oder dem Fehlen von Ladung in der Ladungssammelschicht variiert, ist die Änderung des Kanalstroms größer, wenn die Gatevorspannung an der Sourceseite geändert wird, so dass die Empfindlichkeit für die Anwesenheit oder das Fehlen von angesammelter Ladung verbessert werden kann. In diesem Falle einer Leseoperation wird eine siebte Spannung von 0 V an die Verteilungsleitung benachbart zu einer Diffusionsschicht benachbart zu der Ladungssammelschicht angelegt, die der Gegenstand des Auslesens ist, und es wird eine achte Spannung von 1,5 V an die Verteilungsleitung angelegt, die mit der anderen Diffusionsschicht verbunden ist. In den beiden Wortleitungen wird gemeinsam eine sechste Spannung zum Auslesen von 3 V angelegt, und die Leseoperation wird in Abhängigkeit von dem Vorhandensein oder dem Fehlen eines Stromes, der zwischen den Diffusionsschichten fließt, ausgewertet.
  • 11 ist ein Fall des Einführens und Ansammelns von Ladungen in der Ladungssammelschicht unterhalb der Steuergateschicht, die mit der Wortleitung WL11 verbunden ist. In der Speicherzelle A ist die Ladungssammelschicht auf Seite der Verteilungsleitung L1 der Gegenstand des Auslesens. Eine Spannung von 0 V wird an die Verteilungsleitung L1 ange legt, und eine Spannung von 1,5 V wird an die Verteilungsleitung L2 angelegt. Eine Spannung von 3 V wird gemeinsam an die Wortleitungen WL11, WL21 angelegt. Wenn Ladungen in der Ladungssammelschicht, die der Gegenstand des Auslesens ist, an der Verteilungsleitungsseite L1 angelegt wird, wird ein Potenzial von 3 V abgesenkt aufgrund der Ladungsansammlung und liegt dem Kanalgebiet gegenüber, und es wird eine Spannung von weniger als 3 V zwischen dem Gate und dem Source wirksam, und ein kleinerer Strom ist als der zweite Strom in dem Kanalgebiet, in ähnlicher Weise wie in 7. Wenn Ladungen ferner in der benachbarten Ladungssammelschicht angesammelt werden, fließt der dritte Strom als kleinster Strom in der gleichen Weise wie in 8, oder es wird kein Kanal in dem Kanalgebiet ausgebildet, und es fließt kein Strom. Wenn keine Ladung in der Ladungssammelschicht, die der Gegenstand des Auslesens ist, auf Seite der Verteilungsleitung L1 angesammelt wird, dann liegt dem Kanalgebiet ein 3 V-Potenzial gegenüber, und es sind 3 V zwischen dem Gate und dem Source wirksam, und es wird eine ausreichende Gatevorspannung angelegt, so dass ein vierter Strom, als größter Strom, der größer als der zweite Strom in 2 ist, dem Kanal fließt. Wenn eine Ladung mit der Ladungssammelschicht, die Gegenstand des Auslesens ist, angesammelt ist, und Ladung in der benachbarten Ladungssammelschicht angesammelt wird, wie dies in gleicher Weise in 6 beschrieben ist, fließt ein erster Strom, der größer ist als der zweite Strom in 7 und der kleiner ist als der vierte Strom.
  • 12 ist ein Fall des Einprägens und Ansammelns von Ladungen in der Ladungssammelschicht unterhalb der Steuergateschicht, die mit der Wortleitung WL21 verbunden ist. Im Vergleich zu dem Fall der 11 sind die Vorspannungsverhältnisse der Verteilungsleitungen L1, L2 umgekehrt. Eine Spannung von 1,5 V ist an die Verteilungsleitung L1 angelegt, und 0 V werden an die Verteilungsleitung L2 angelegt. Es wird eine Spannung von 3 V gemeinsam an die Wortleitungen WL11, WL21 angelegt. Die Auswirkungen und Eigenschaften für das Auslesen sind gleich wie in 11, und eine Beschreibung wird weggelassen.
  • Beim Lesevorgang wird im Allgemeinen die fünfte Spannung mit 0 V an das Substrat angelegt.
  • Beim Lesevorgang in der zweiten Mehrfachwertspeicheroperation wird bei einem Paar aus Diffusionsschichten in der Speicherzelle die Diffusionsschicht benachbart zu der Ladungssammelschicht, die der Gegenstand des Auslesens ist, als ein Sourceanschluss beim Lesevorgang benutzt. In diesem Falle werden 0 V an die Diffusionsschicht, die der Sourceanschluss ist, angelegt, aber dies ist die Diffusionsschicht der entgegengesetzten Seite der Diffusionsschicht, die beim Schreibvorgang mit 0 V beaufschlagt wird, und es wird eine so genannte invertierte Leseoperation ausgeführt. Die Gatevorspannung ändert sich in Abhängigkeit von der Anwesenheit oder dem Fehlen einer Ladung in der Ladungssammelschicht, die der Gegenstand des Auslesens ist, so dass die Eigenschaft des Vorhandenseins oder Fehlens eines Kanals in dem Kanalgebiet ist invertiert. Wenn es eine Ansammlung von Ladungen gibt, ist der Strom gering oder es wird ein Kanal gebildet und es fließt kein Strom. Wenn es keine Ansammlung von Ladungen gibt, wird ein Kanal gebildet und es fließt ein großer Strom. Als Folge davon wird jedes Bit in jedem Steuergate zum Auswählen der Ladungssammelschicht ausgelesen.
  • 13 und 14 betreffen einen Löschvorgang. 13 zeigt einen Fall des Löschens der Speicherzellen in dem Chip oder in dem Sektor als gemeinsamen Vorgang. Dieser Löschvorgang wird auch als Chiplöschung oder Sektorlöschung bezeichnet. Darin ist das Anlegen einer Vorspannung im Falle der Kanallöschung gezeigt, um in der Ladungssammelschicht angesammelte Ladungen in Richtung des Substrats abzuführen. Für die gemeinsame Löschung oder Stapellöschung von Ladungssammelschichten in den Speicherzellen A bis D wird eine gemeinsame Vorspannung an die Speicherzellen angelegt. Die Sourceleitungen SL1, SL2 und die Bitleitungen BL1, BL2 werden in einen schwebenden Zustand gemäß einer dreizehnten Spannung versetzt, und eine zwölfte Spannung von 0 V wird an die Wortleitungen WL11 bis WL22 und eine vierzehnte Spannung von 9 V wird an das Substrat angelegt.
  • 14 zeigt den Fall einer gemeinsamen Löschung oder Stapellöschung von Speicherzellen, die die Wortleitung gemeinsam besitzen. Diese Löschoperation wird als Seitenlöschung bezeichnet. Diese zeigt das Anlegen einer Vorspannung für das Löschen des Source durch Abführen von Ladungen, die in der Ladungssammelschicht angesammelt sind, in Richtung der benachbarten Diffusionsschicht. Für eine gemeinsame Löschung der Ladungssammelschichten an beiden Seiten der Speicherzellen A, C wird die gleiche Vorspannung an die Speicherzellen angelegt. Eine fünfte Spannung von 0 V wird an das Substrat angelegt, die siebzehnte Spannung von 9 V wird an die Verteilungsleitungen L1 bis L4 angelegt und eine fünfzehnte Spannung von 0 V wird an die Wortleitungen WL11, WL21 angelegt. In den Speicherzellen B, D, die nicht zu löschen sind, wird durch Anlegen von 6 V an die Wortleitungen WL12, WL22 das elektrische Feld zwischen der Wortleitung und der Diffusionsschicht und der Wortleitung und dem Substrat begrenzt, und es wird eine Vorspannung angelegt, um keine Löschoperation hervorzurufen. Das Seitenlöschverfahren ist nicht auf diese Verfahrenstechnik begrenzt, und obwohl dies in 23 nicht gezeigt ist, können die in der Ladungssammelschicht einer beliebigen Wortleitung angesammelten Ladungen in Richtung des Substrats abgeführt werden, was als Kanallöschung bekannt ist. Die zwölfte Spannung von 0 V wird an die Wortleitung für die Seitenlöschung angelegt, die sechzehnte Spannung von 6 V wird an die Wortleitung, die nicht durch die Seitenlöschung betroffen sein soll, angelegt, und die vierzehnte Spannung von 9 V wird an das Substrat angelegt. Wenn die Ladungssammelschicht an einer Seite der Speicherzellen A, C gelöscht werden, d. h., lediglich die Ladungssammelschicht unterhalb der Wortleitungen WL11, wird die fünfzehnte Spannung von 0 V an die Wortleitung WL11 angelegt, und die sechzehnte Spannung von 6 V wird an die Wortleitung WL21 angelegt, und daher wird das elektrische Feld zwischen der Wortleitung WL21 und der Diffusionsschicht und der Wortleitung WL21 und dem Substrat begrenzt, und es wird eine Vorspannung angelegt, um eine Löschoperation in der Ladungssammelschicht unterhalb der Wortleitung WL21 zu verhindern. Von den Speicherzellen mit der gemeinsamen Wortleitung wird durch Anlegen von 0 V an die Verteilungsleitung der Speicherzelle, die nicht zu löschen ist, ein Löschvorgang in Einheiten von einzelnen Bits ausgeführt.
  • Im Falle der Stapellöschung von Speicherzellen in dem Chip oder in dem Sektor wird ähnlich ein Löschen in Einheiten von Seiten ermöglicht, indem eine Spannung von 6 V an die nicht zu löschende Wortleitung angelegt wird.
  • Bei der bislang erläuterten Löschoperation ist es möglich, in Einheiten von Blöcken, in Stapeln, oder in Einheiten von Bits zu löschen, und eine hohe Löschgeschwindigkeit wird realisiert und die damit verknüpften Effekte können erreicht werden.
  • 15 bis 17 sind Layout- bzw. Schaltungsanordnungsdiagramme von Diffusionsschichten und Wortleitungen. Die Steuergateschicht kann gemeinsam von Speicherzellen benutzt werden, die in Reihenrichtung benachbart sind, und die Wortleitungen sind aus Steuerleitungen aufgebaut, und der schattierte Bereich in dem Diagramm zeigt das Kanalgebiet der Speicherzelle, das von zwei Diffusionsschichten eingeschlossen ist.
  • 15 ist eine Schaltungsanordnungsabbildung eines NAND-Flash-Speichers. Diffusionsschichten D11, D22 sind abwechselnd mit Kanalgebieten angeordnet, und zwei Schichten kreuzen ein Paar aus Wortleitungen (WL11 und WL21, WL12 und WL22, etc.). Eine Speicherzelle ist aus einem Paar von Wortleitungen, einem Sourceanschluss S und einem Drainanschluss D an beiden Seiten aufgebaut und die Speicherzellen sind in Reihe verbun den. An beiden Enden der Diffusionsschichten D11, D22 sind Diffusionsschichten D12, D21 und Diffusionsschichten D13, D23 angeschlossen. Ein Kontakt SL zur Verbindung mit der Sourceleitung ist in den Diffusionsschichten D11, D22 ausgebildet, und Kontakte BL1, BL2 zur Verbindung mit Bitleitungen sind in den Diffusionsschichten D12, D23 gebildet. Ein Paar aus Wortleitungen (WL11 und WL21, WL12 und WL22, etc.) sind benachbart und parallel zueinander angeordnet. In der Speicherzellengruppe, die mit der gleichen Bitleitung verbunden ist, sind unterschiedliche Wortleitungspaare in jeder Speicherzelle verbunden.
  • 16 ist eine Schaltungsanordnung eines NOR-Flash-Speichers. Die Diffusionsschichten D1, D2 sind abwechselnd mit Kanalgebieten angeordnet, und zwei Schichten kreuzen ein Paar aus Wortleitungen (WL11 und WL21, WL12 und WL22, etc.). Zwischen einem Paar aus Wortleitungen sind Kontakte L1, L2 und L3, L4 zum Anschluss an Verteilungsleitungen abwechselnd ausgebildet. Die abwechselnd ausgebildeten Kontakte sind mit Verteilungsleitungen in den jeweiligen Kontakten verbunden. Eine Speicherzelle ist aus einem Paar von Wortleitungen und Kontakten an beiden Seiten aufgebaut. Ein Paar aus Wortleitungen (WL11 und WL21, WL12 und WL22, etc.) sind benachbart und parallel zueinander angeordnet. In der Speicherzellengruppe, die mit der gleichen Bitleitung verbunden sind, sind unterschiedliche Wortleitungspaare jeder Speicherzelle angeschlossen.
  • Ein Paar aus Wortleitungen ist abwechselnd und parallel zueinander angeordnet und kreuzt die Diffusionsschichten, die die Speicherzellengruppe bildet, die mit der gleichen Bitleitung oder der gleichen Verteilungsleitung verbunden ist, und somit kann die Speicherzelle, die durch ein Paar aus Wortleitungen in jeder Speicherzellengruppe auszuwählen ist, auf lediglich eine einzelne Zelle beschränkt werden. Somit werden die nicht ausgewählten Speicherzellen nicht gleichzeitig mit Vorspannung beaufschlagt, und es besteht keine Gefahr, dass ein nicht erwünschtes falsches Auslesen nicht ausgewählter Speicherzellen oder das Phänomen der Ladungsverteilung in einer nicht ausgewählten Speicherzelle, oder dergleichen auftritt.
  • Wie in 17 gezeigt ist, wenn ein Paar aus Wortleitungen, die benachbart und parallel zueinander angeordnet sind, Diffusionsschichten schneiden, können Speicherzellen parallel zur Verdrahtungsrichtung der Wortleitungen gebildet werden. Das heißt, die Wortleitungen WL11 bis WL22 sind orthogonal zu den Verteilungsleitungen L1 bis L3 angeordnet. In den Kanalgebieten zwischen benachbarten Verteilungsleitungen L1 und L2 oder L2 und L3 bildet die Steuergateschicht ein rechteckiges Gebiet zur Verbindung mit den benachbarten Verteilungsleitungen entlang der Kanallängsrichtung, wodurch eine Reihe gebildet wird, um die Kanalbreite zu unterteilen. Eine Speicherzelle ist aus dem Paar benachbarter Verteilungsleitungen und einem Paar aus Steuergateschichten zwischen den Verteilungsleitungen aufgebaut. Unterhalb jeder einzelnen Steuergateschicht, die in der Kanallängsrichtung angeordnet ist, wird das Vorhandensein oder das Fehlen von Ladungen in der Ladungssammelschicht begrenzt, und die Ausbildung der Kanalstrecke wird gesteuert. Beim Leiten eines Kanalstroms besteht die Möglichkeit, zwei Kanalstrecken zum Auslesen, nur eine einzelne Strecke oder gar keine Strecke zu bilden. Der Strombetrag beim Auslesen ist variabel, und somit kann eine Mehrfachwertspeicherstelle realisiert werden. Unter Anwendung der Verteilungsleitungen L1 bis L3 als Diffusionsschichten (definierte eingebettete Diffusionsschichten), die unter den mehreren Speicherzellen, die in einer Richtung senkrecht zur Wortleitung angeschlossen sind, gemeinsam benutzt werden, können diese als Source/Bitleitungen aufgeteilt werden.
  • 18 zeigt eine Draufsicht einer Speicherzelle der Ausführungsform und einen Querschnitt AA/BB, und 19 bis 21 zeigen entsprechende Fertigungsprozesse.
  • 18 ist ein Schaltungsanordnungsdiagramm der Speicherzelle. Ein Transistorgebiet 31 ist ein Speicherzellenarray, das aus mehreren Speicherzellen aufgebaut ist, und dies ist ein Gebiet, in welchem eine Feldoxidschicht 16B nicht abgeschieden ist, und ist ferner ein Gebiet zur Herstellung eines Paars aus Diffusionsschichten 13A, 13B zur Bildung einer Speicherzelle und eines Kanalgebiets dazwischen. In den beiden Diffusionsschichten 13A, 13B sind an den beiden Endseiten in der AA-Richtung eine ONO-Schicht und Steuergateschichten 21A, 21B, 21B_, 21A+, die darauf herzustellen sind, entlang der Endseite angeordnet. Die Steuergateschicht 21A, 21B, die auf dem Kanalgebiet angeordnet sind, sind von gegenüberliegenden Diffusionsschichten 13A, 13B eingeschlossen und sind die Steuergateschichten der zu bildenden Speicherzelle. Die Steuergateschichten 21A, 21B erstrecken sich in einer Richtung über das Transistorgebiet 31. Die Steuergateschichten 21B_, 21A+, die entlang der äußeren Endes der Diffusionsschichten 13A, 13B angeordnet sind, sind Steuergateschichten der benachbarten Speicherzelle, die nicht gezeigt ist. In diesem Falle wird die Diffusionsschicht in der Speicherzelle gemeinsam benutzt und wird mehrfach in der AA-Richtung in 18 wiederholt. Die Steuergateschichten 21B_, 21A+ erstrecken sich in der umgekehrten Richtung der Steuergateschichten 21A, 21B über das Transistorgebiet 31.
  • Die Steuergateschichten 21A, 21B, 21B_, 21A+ erstrecken sich über das Transistorgebiet 31 und sind so gebogen, dass sie die Diffusionsschichten 13A, 13B in dem Endbereich des Speicherzellenarrays, das aus mehreren Speicherzellen aufgebaut ist, umschließen. In den gebogenen Bereichen sind Verdrahtungsverteilungsbasiselemente zur Verbindung mit Wortleitungen angeschlossen, d. h. 22A, 22B, 22B_, 22A+. Es sei angenommen, dass die minimale Prozessabmessung F ist, dann ist der Abstand der Verdrahtungsverteilungsbasiselemente F, die Breite der Verdrahtungsverteilungspasselemente beträgt 1,5 F und der Bereich von dem Ende eines Verdrahtungsverteilungsbasiselementes zum Ende einer Steuergateschicht beträgt F/4.
  • In 18 sind eine AA-Querschnittsansicht und eine BB-Querschnittsansicht zusammen dargestellt. In der AA-Querschnittsansicht sind die Steuergateschichten 21A, 21B in einer so genannten Seitenwandstruktur mit gekrümmten gegenüberliegenden Seiten realisiert. Unterhalb der Steuergateschichten 21A, 21B ist die ONO-Schicht durch Aufbringen der ersten isolierenden Schicht 15, der Ladungssammelschicht 17 und der zweiten isolierenden Schicht 19 als Stapel vorgesehen. Die erste isolierende Schicht 15 ist auch auf den Diffusionsschichten 13A, 13B ausgebildet.
  • In der BB-Querschnittsansicht ist eine Feldoxidschicht 16B außerhalb des Transistorgebiets 31 ausgebildet. Ein Verdrahtungsverteilungsbasiselement 22B ist auf dem sich erstreckenden und gebogenen Bereich einer Steuergateschicht 21B und auf der ONO-Schicht auf dem Kanalgebiet in der Speicherzelle aufgebracht. Da die Steuergateschicht 21B und das Verdrahtungsverteilungsbasiselement 22B aus Material der gleichen Zusammensetzung durch Beschichten hergestellt sind, wird ein ohmscher Kontakt verwirklicht.
  • Ein Abriss des Fertigungsprozesses für die Speicherzelle der Ausführungsform ist nachfolgend gezeigt. In 19(a) wird nach dem Aufbringen der Oxidschicht 41 und der Nitridschicht 43 auf das Substrat 11 die Nitridschicht 43 in dem Gebiet außerhalb dem Transistorgebiet 31 entfernt. Die verbleibende Nitridschicht 43 wird als Maske verwendet, und es wird eine Feldoxidschicht 16 auf dem Substrat gebildet (19(b)). Als Folge davon werden Elemente auf der Substratoberfläche voneinander getrennt. Nach dem Entfernen der Nitridschicht 43 und der Oxidschicht 41 (19(c)) wird eine Gateoxidschicht (erste isolierende Schicht) 15 auf der gesamten Oberfläche durch Oxidation bei hoher Temperatur (19(d)) gebildet, und es wird eine Nitridschicht 44 darauf ausgebildet (19(e)). Die Nitridschicht 44 ist eine Maskenschicht für das anisotrope Ätzen, wenn eine Seitenwandstruktur der Steuergateschicht 21, die auf dem Kanalgebiet ausgebildet ist, hergestellt wird.
  • In 20 wird ein Lackmaterial 45 auf die Nitridschicht 44 aufgebracht und belichtet, sowie nachfolgend entfernt, und der Lack 45 verbleibt über dem Bereich zur Herstellung der Diffu sionsschichten und über dem Bereich zum Definieren der Steuergateschichten, wobei unter Anwendung des Lackmaterials 45 als eine Maske die Nitridschicht 44 dann geätzt wird (19(f)). Die Breite des Kanalgebiets zwischen den Diffusionsschichten beträgt 1,5 F. Die Bereite der Diffusionsschicht beträgt F. Dabei ist der Bereich zum Herausführen der Steuergateschichten ein Bereich, der sich in der Verdrahtungsrichtung der Wortleitung und Erstreckung über das Transistorgebiet 31 erstreckt. Die Nitridschicht 44 erstreckt sich und verbleibt auf dem Transistorgebiet 31, um Diffusionsschichten und deren Umgebung, d. h. das Gebiet zur Herstellung der Feldoxidschicht, zu definieren.
  • Nach dem Entfernen des Materials 45 (19(g)) werden die beiden oberen Schichten der ONO-Schicht nacheinander auf der gesamten Oberfläche aufgebracht. Das heißt, die Nitridschicht (Ladungssammelschicht) 17 und die Oxidschicht (zweite isolierende Schicht) 19 werden als Stapel gebildet. Ferner wird eine leitende Materialschicht (Steuergateschicht) 21 aus polykristallinem Silizium oder dergleichen darauf gebildet, um eine Steuergateschicht zu bilden (19(h)).
  • Durch anisotropes Ätzen werden die leitende Materialschicht (Steuergateschicht) 21 und die beiden oberen Schichten mit der ONO-Schicht (Oxidschicht (zweite isolierende Schicht) 19 und der Nitridschicht (Ladungssammelschicht) 17), die auf der Endfläche des Substrats gestapelt sind, geätzt (19(i)). Als Folge davon können die weiteren oberen zwei Schichten mit der ONO-Schicht und der Steuergateschicht 21, die auf der Seitenwand der Nitridschicht 44, die als Maske verwendet, aufgebracht sind, als eine Seitenwandstruktur gebildet werden. Die Seitenwandstruktur wird so ausgebildet, dass sie dem Bereich des Kanalgebiets in dem Transistorgebiet 31 zugewandt ist, und ist in ähnlicher Weise auf der Seitenwand der Nitridschicht 44 außerhalb des Transistorgebiets 31 ausgebildet.
  • 21 ist eine Draufsicht nach dem Prozess (19(i)). An der äußeren Seitenwand der Nitridschicht 44, die als eine Maske verwendet wird, sind die Ladungssammelschicht 17, die zweite isolierende Schicht 19 und die Steuergateschicht 21 als Seitenwandstruktur gebildet.
  • Wie in 22 gezeigt ist, werden durch Entfernen der Nitridschicht 44 die Diffusionsschichten 13A, 13B durch Ionenimplantation oder dergleichen gebildet, und die Seitenwandstruktur, die den äußeren Rand der Nitridschicht 44 umgibt, wird von dem rechten und dem linken Ende der Diffusionsschichten 13A, 13B getrennt, und es werden die Steuergateschichten 21A, 21B, 21B_, 21A+ gebildet. Dabei wird jede Steuergateschicht außerhalb des Transistorgebiets 31 abgetrennt, und die Endbereiche der abgetrennten Steuergateschichten 21A, 21B, 21B_, 21A+ werden bevorzugt so gebildet, dass sie die Diffusionsschichten 13A, 13B umgeben. Als Folge davon werden die Steuergateschichten 21A, 21B, 21B_, 21A+ mit der Seitenwandstruktur außerhalb des Transistorgebiets 31 gebildet und die Steuergateschichten 21A, 21B, 21B_, 21A+ können zuverlässig mit den Verdrahtungsverteilungsbasiselementen 22A, 22B_, 22B+, 22A+ gebildet werden, wenn diese als Wortleitungen entworfen werden.
  • Wie aus der Erläuterung hierin hervorgeht, können gemäß der Ausführungsform Ladungen in die inhärenten Ladungssammelgebiete (1) in jeder der Steuergateschichten 21A, 21B der Ladungssammelschichten 17 eingeprägt und/oder daraus abgeführt werden, oder dies kann in den individuell vorgesehenen Ladungssammelschichten 17A, 17B (2) erfolgen. Somit können Daten gemäß der Anzahl an Kombinationsmöglichkeiten vorhandener oder fehlender Ladung in dem inhärenten Gebiet der Ladungssammelschicht 17 oder den individuellen Ladungssammelschichten 17A, 17B gespeichert werden. Das heißt, in einer Speicherzelle mit zwei Steuergateschichten 21A, 21B können 2-Bit-Daten gespeichert werden. Durch Auswählen der Steuergateschichten 21A, 21B zum Einprägen und/oder Abführen von Ladungen kann die erste Mehrfachwertspeicheroperation zum Speichern von Daten spezifizierter Bits ausgeführt werden.
  • Durch Ansammeln von Ladungen in jeder der Steuergateschichten 21A, 21B können 1-Bit-Daten in Abhängigkeit von dem Vorhandensein oder dem Fehlen von Ladung in dem inhärenten bzw. inneren Gebiet der Ladungssammelschicht 17 unterhalb den Steuergateschichten 21A, 21B (1) oder in individuellen Ladungssammelschichten 17A, 17B (2) gespeichert werden. Beim Schreiben kann durch das Anlegen einer Hilfsspannung an die andere Steuergateschicht die eingespeiste Ladung beschleunigt werden.
  • In der Speicherzelle mit den zwei Steuergateschichten 21A, 21B können durch Auswählen unterschiedlicher Adressen in den individuellen Steuergateschichten 21A, 21B 1-Bit-Daten in den Steuergateschichten 21A, 21B individuell gespeichert werden. Eine einzelne Speicherzelle ist durch zwei Adressen gekennzeichnet, und es können zwei einzelne 1-Bit-Daten gespeichert werden, d. h. es wird eine Zwei-Wert-Speicheroperation verwirklicht.
  • Es ist nicht erforderlich, die Schreibspannung, die an die Steuergateschicht 21A, 21B anzulegen ist, in Abhängigkeit von den Schreibdatenwerten zu ändern, und durch eine einzelne Schreiboperation kann damit eine Mehrfachwertspeicherstelle realisiert werden.
  • Beim Schreibvorgang, beim Lesevorgang und beim Löschvorgang der Speicherzelle der Ausführungsform werden Spannungsbedingungen für jede Elektrode der Speicherzellentransistoren durch bekannte prinzipielle Verfahren verwirklicht und diese sind in 23 zusammengefasst. Die erste bis zur siebzehnten Spannung sind Beispiele für Spannungen, die an Elektroden der Speicherzellentransistoren bei der Schreiboperation, der Leseoperation und der Löschoperation angelegt werden.
  • Die Erfindung ist nicht auf diese Ausführungsform beschränkt, sondern kann innerhalb des Schutzbereichs der Erfindung geändert und modifiziert werden.
  • Zum Beispiel besitzt die Speicherzelle der Ausführungsform zwei Steuergateschichten, wobei die Erfindung nicht darauf beschränkt ist. Zum Beispiel kann die Speicherzelle drei oder mehr Steuergateschichten aufweisen.
  • In diesem Falle müssen in einer ersten Mehrfachwertspeicheroperation die Steuergateschichten in einer Reihe entlang der Kanallängsrichtung oder Kanalbreitenrichtung auf dem Kanalgebiet, das durch die Diffusionsschichten in der Speicherzelle eingeschlossen ist, angeordnet sein. Wenn das Gebiet der Ladungssammelschicht, das Ladungen in Abhängigkeit von der Vorspannung an der Steuergateschicht ansammelt, sich entlang der Kanallängsrichtung oder der Kanalbreitenrichtung auf dem Kanalgebiet ändert, muss der Strombetrag bei der Leseoperation geändert werden. Wenn das Schreiben in der ersten Mehrfachwertspeicheroperation beispielsweise mit drei Steuergateschichten stattfindet, ist eine Steuergateschicht, die der Gegenstand des Schreibens ist, ein einzelnes Steuergate, und es wird eine erste Spannung angelegt, und die beiden anderen Steuergateschichten, die nicht der Gegenstand des Schreibvorgangs sind, sind das „andere" Steuergate und damit wird die fünfte Spannung, die keiner als die erste Spannung ist, angelegt.
  • Im Falle einer zweiten Mehrfachwertspeicheraktion ist eine Gruppe aus zwei Steuergateschichten aufgebaut und es werden mehrere Gruppen entlang der Kanallängsrichtung gebildet. In jeder Gruppe wird jede Steuergateschicht als Hilfsgate verwendet, und während die Ladung in Abhängigkeit von der Schreibspannung an der anderen Steuergateschicht beschleunigt wird, können Ladungen in die Ladungssammelschicht unterhalb der anderen Steuergateschicht eingeführt werden.
  • In dieser Ausführungsform werden beim Schreibvorgang und beim Löschvorgang Ladungen in die Ladungssammelschicht eingeführt oder daraus abgeführt, wobei die Erfindung nicht auf diese Operationsweise allein beschränkt ist. Das Schreiben oder Löschen ist auch möglich, indem heiße Löcher in die Ladungssammelschicht eingeführt werden. Zwischen der Ladungssammelschicht und der Diffusionsschicht ist auch ein Schreiben durch ein so genanntes Zwischenband-Tunneln möglich.
  • Der prinzipielle Aufbau aus 1 kann erweitert werden, und die Zellengröße kann weiter verringert werden. Eine Querschnittsansicht in 24 zeigt den Aufbau einer erweiterten Art einer Speicherzelle, die in der nicht-flüchtigen Speichereinrichtung der Erfindung vorgesehen ist. Gemäß diesem Aufbau sind auf einem Kanalgebiet, das von den Diffusionsschichten 13A, 13B umschlossen ist, eine erste isolierende Schicht 15, eine Ladungssammelschicht 17 und eine zweite isolierende Schicht 19 in dieser Reihenfolge als Stapel aufgebracht, und zwei Steuergateschichten 21A, 21B sind auf der zweiten isolierenden Schicht 19 in der Kanallängsrichtung so vorgesehen, dass ein Abstand dazwischen entsteht und dieser teilweise miteinander überlappen.
  • Die Eigenschaften dieser Struktur sind ähnlich zur prinzipiellen Struktur in 1, indem, dass die Ladungssammelschicht 17 diskrete Ladungseinfangbereiche aufweist, ein Unterschied besteht jedoch darin, dass die beiden Steuergateschichten 21A, 21B teilweise überlappen und eine isolierende Schicht zwischen den teilweise überlappenden Bereichen vorgesehen ist.
  • Daher kann der Spalt G1 in dem Aufbau aus 1 vermieden werden, kann durch das teilweise Überlappen der Spalt von 1,5 F der beiden Diffusionsschichten 13A, 13B deutlich verringert werden, und somit wird nicht nur die Zellengröße reduziert, sondern auch der Kanalwiderstand kann verkleinert werden und damit lassen sich die elektrischen Eigenschaften beim Schreiben und Lesen verbessern.
  • Zusammenfassung
  • Nicht-flüchtiges Bauelement und Verfahren zu dessen Herstellung
  • Auf einem Kanalgebiet, das von einem Paar von Diffusionsschichten 13A, 13B eingeschlossen ist, sind eine erste isolierende Schicht 15, eine Ladungssammelschicht 17 und eine zweite isolierende Schicht 19 in dieser Reihenfolge gestapelt, und auf der zweiten isolierenden Schicht 19 sind zwei Steuergateschichten 21A, 21B, die durch den Spalt G1 beabstandet sind, in der Mitte der Kanalbreitenrichtung angeordnet. Die Ladungssammelschicht 17 besitzt diskrete bzw. separate Ladungseinfangbereiche, und eine Verschiebbarkeit von Ladungen in dieser Schicht ist beschränkt. In der Ladungssammelschicht 17 können Ladungen, die in Abhängigkeit von der an Steuergateschichten 21A, 21B angelegten Schreibspannung eingefangen werden, unter den Steuergateschichten 21A, 21B, an die eine Schreibspannung angelegt ist, lokal erhalten bleiben. Das Vorhandensein oder das Fehlen von Ladungen kann in jedem Ladungssammelgebiet unterhalb den Steuergateschichten 21A, 21B so gesteuert werden, dass eine Mehrfachwertspeicherstelle in der Speicherzelle realisiert wird.

Claims (33)

  1. Nicht-flüchtiges Speicherbauelement mit Speicherzellen, wobei jede der Speicherzellen umfasst: ein Paar aus Diffusionsschichten, die auf eine Substratoberfläche angeordnet und durch ein Kanalgebiet mit einer vorbestimmten Länge getrennt sind; mehrere Steuergateschichten, wovon jede separat über dem Kanalgebiet ausgebildet ist; und mindestens eine Ladungssammelschicht, die zwischen den mehreren Steuergateschichten und der Substratoberfläche ausgebildet ist, wobei die mindestens eine Ladungssammelschicht Gebiete aufweist, in denen Ladungen unabhängig für jede der mehreren Steuergateschichten inhärent eingeführt und/oder daraus abgeführt werden können.
  2. Nicht-flüchtiges Speicherbauelement nach Anspruch 1, das ferner eine erste isolierende Schicht, die zwischen der Substratoberfläche und der mindestens einen Ladungssammelschicht ausgebildet ist, und/oder eine zweite isolierende Schicht, die zwischen der mindestens einen Ladungssammelschicht und der mehreren Steuergateschichten ausgebildet ist, aufweist.
  3. Nicht-flüchtiges Speicherbauelement nach Anspruch 1, wobei die mindestens eine Ladungssammelschicht diskrete Ladungseinfangbereiche aufweist, und wobei die Gebiete, in die inhärent Ladung eingeführt und/oder daraus abgeführt werden, unterteilt sind.
  4. Nicht-flüchtiges Speicherbauelement nach Anspruch 1, wobei die mindestens eine Ladungssammelschicht separat für jede der mehreren Steuergateschichten vorgesehen ist.
  5. Nicht-flüchtiges Speicherbauelement nach Anspruch 4, wobei die mindestens eine Ladungssammelschicht aus einem leitenden Material hergestellt ist.
  6. Nicht-flüchtiges Speicherbauelement nach Anspruch 1, wobei jede von einer vorbestimmten Anzahl an Speicherzellen mit einer gemeinsamen Bitleitung verbunden ist, und mehrere Steuerleitungen, die mit den Steuergateschichten jeder der mehreren Speicherzellen verbunden sind, mit jeweils der vorbestimmten Anzahl an Speicherzellen derart verbunden sind, dass eine individuelle Verdrahtung für die vorbestimmte Anzahl der Speicherzellen entsteht.
  7. Nicht-flüchtiges Speicherbauelement nach Anspruch 1, wobei die Steuergateschichten der Speicherzellen mehrere Steuerleitungen, die von den Speicherzellen gemeinsam benutzt werden, aufweist und die kontinuierlich in einer Richtung angeordnet sind, die jede Bitleitung kreuzt, die mit einer aus dem Paar aus Diffusionsschichten, die mit jeder der Speicherzellen gekoppelt sind, verbunden ist.
  8. Nicht-flüchtiges Speicherbauelement nach Anspruch 6 oder 7, wobei die mehreren Steuerleitungen die Bitleitung kreuzen und parallel benachbart zueinander verdrahtet sind.
  9. Nicht-flüchtiges Speicherbauelement nach Anspruch 1, wobei eine erste Spannung, die an die Steuergateschichten angelegt ist, zu einer Injektion und/oder einer Abfuhr von Ladungen für die zumindest eine Ladungssammlungsschicht führt, wobei die mindestens eine Ladungssammlungsschicht Gebiete aufweist, in denen Ladungen inhärent für jede der mehreren Steuergateschichten eingebracht und/oder daraus abgeführt werden.
  10. Nicht-flüchtiges Speicherbauelement nach Anspruch 9, wobei eine Anzahl von Datenbits, die in jeder der Speicherzelle zu speichern ist, in Abhängigkeit von einer Anzahl von Kombinationsmöglichkeiten für die Anwesenheit von Ladungen und das Fehlen von Ladungen in jedem der Gebiete bestimmt ist.
  11. Nicht-flüchtiges Speicherbauelement nach Anspruch 9, wobei die Datenausleseoperation für jede der Speicherzellen in Reaktion auf einen Stromfluss, der zwischen dem Paar aus Diffusionsschichten fließt, ausgeführt wird unter der Bedingung, dass eine sechste Spannung an die mehreren Steuergateschichten angelegt ist.
  12. Nicht-flüchtiges Speicherbauelement nach Anspruch 1, wobei die mehreren Steuergateschichten so angeordnet sind, dass mindestens ein Paar der mehreren Steuergateschichten die Substratoberfläche in zwei Kanalstreckenrichtungen zwischen dem Paar Diffusionsschichten unterteilt und wobei unterschiedliche Adressen der mehreren Steuergateschichten den mehreren Steuergateschichten zugewiesen werden, und wobei eine neunte Spannung, die an eine der mehreren Steuergateschichten, die durch die unterschiedlichen Adressen ausgewählt ist, angelegt ist, eine Injektion und/oder eine Abfuhr von Ladungen für den Datenschreibvorgang an den Gebieten unterhalb der einen der mehreren Steuergateschichten bewirkt.
  13. Nicht-flüchtiges Speicherbauelement nach Anspruch 12, wobei in jeder der Speicherzellen 1-Bit-Daten durch jede der mehreren Steuergateschichten in Abhängigkeit von der Anwesenheit oder dem Fehlen von Ladungen in der zumindest einen Ladungssammelschicht, die für jede der mehreren Steuergateschichten vorgesehen ist, gespeichert sind.
  14. Nicht-flüchtiges Speicherbauelement nach Anspruch 12, wobei eine zehnte Spannung, die kleiner ist als die neunte Spannung, an eine weitere der mehreren Steuergateschichten angelegt ist, die mit der ausgewählten Schicht der mehreren Steuergateschichten während des Datenschreibvorgangs ein Paar bildet.
  15. Nicht-flüchtiges Speicherbauelement nach Anspruch 12, wobei Ladungen von der Diffusionsschicht benachbart zu einer weiteren der mehreren Steuergateschichten, die mit der ausgewählten Schicht der mehreren Steuergateschichten während des Datenschreibvorgangs als Paar auftritt, aufgenommen werden.
  16. Nicht-flüchtiges Speicherbauelement nach Anspruch 14, wobei Ladungen, die während des Datenschreibvorgangs gespeichert werden, in Richtung der ausgewählten einen Schicht der mehreren Steuergateschichten in Reaktion auf das Anlegen der zehnten Spannung beschleunigt werden.
  17. Nicht-flüchtiges Speicherbauelement nach Anspruch 12, wobei ein Auslesen von in jedem der mehreren Steuergateschichten gespeicherten Daten durch Anlegen einer sechsten Spannung an das mindestens eine Paar der mehreren Steuergateschichten unter der Bedingung ausgeführt wird, dass jede der beiden Diffusionsschichten be nachbart zu der ausgewählten Steuergateschicht als ein Sourceanschluss verwendet wird.
  18. Nicht-flüchtiges Speicherbauelement nach Anspruch 1, wobei das Einführen und/oder das Abführen von Ladungen für die mindestens eine Ladungssammelschicht für mindestens eine der Speicherzellen gleichzeitig ausgeführt wird.
  19. Nicht-flüchtiges Speicherbauelement nach Anspruch 1, wobei die mehreren Steuergateschichten zwei Steuergateschichten sind, wobei die beiden Steuergateschichten so gebildet sind, dass: ein Paar aus Maskenschichten auf der Substratoberfäche gebildet ist, wobei Gebiete in der Substratoberfläche enthalten sind, auf denen das Paar aus Diffusionsschichten ausgebildet ist; eine Gatestapelschicht mit Material zur Bildung der Steuergateschichten gestapelt und auf der gesamten Substratoberfläche einschließlich des Paares aus Maskenschichten verteilt ist; und eine anisotrope Ätzung auf die Gatestapelschicht angewendet wird, um einzelne Bereiche der Gatestapelschicht an einen zwischenliegenden Bereich zwischen dem Paar aus Maskenschichten bereitzustellen, um Seitenwandstrukturen zu bilden, die an Seitenwänden des Paares aus Maskenschichten gebildet sind.
  20. Nicht-flüchtiges Speicherbauelement nach Anspruch 19, wobei eine Ladungssammelstapelschicht mit Material der mindestens einen Ladungssammelschicht stapelförmig aufgebracht und über die gesamte Substratoberfläche einschließlich des Paares aus Maskenschichten unterhalb der Gatestapelschicht vorgesehen ist.
  21. Nicht-flüchtiges Speicherbauelement nach Anspruch 20, wobei die anisotrope Ätzung auf die Ladungssammelstapelschicht und auf die Gatestapelschicht angewendet wird, um separate Bereiche der Ladungssammelstapelschicht an zwischenliegenden Bereichen zwischen dem Paar aus Maskenschichten bereitzustellen, um die Ladungssammelschicht unabhängig von jeder der Steuergateschichten zu bilden.
  22. Nicht-flüchtiges Speicherbauelement nach Anspruch 19, wobei das Paar aus Maskenschichten gebildet wird, indem ein Gebiet, in welchem das Paar aus Diffusionsschich ten ausgebildet ist, und ein Gebiet maskiert werden, das sich in der Kanalbreitenrichtung der einen der mehreren Speicherzellen von dem Gebiet erstreckt, in welchem das Paar aus Diffusionsschichten ausgebildet sind, und die Gatestapelschicht, die die an den Seitenwänden des Paares aus Maskenschichten zu bildenden Seitenwandstrukturen aufweist, entfernt ist mit Ausnahme eines Bereiches, der die Steuergateschichten benachbart zu den Diffusionsschichten bildet und einen Bereich, der einen Verdrahtungsherausfüllungsbasisbereich bildet, der aus den Steuergateschichten gebildet wird.
  23. Nicht-flüchtiges Speicherbauelement nach Anspruch 22, wobei der Verdrahtungsherausführbasisbereich herausgeführt ist und sich in einer Kanalbreitenrichtung der einen der mehreren Speicherzellen erstreckt und in einer Kanallängsrichtung der einen der mehreren Speicherzellen gekrümmt ist.
  24. Nicht-flüchtiges Speicherbauelement nach Anspruch 22, wobei die zwei Steuergateschichten an beiden Enden der Diffusionsschichten ausgebildet sind, wobei der Verdrahtungsherausführungsbasisbereich für jeden der beiden Steuergateschichten vorgesehen ist.
  25. Nicht-flüchtiges Speicherbauelement nach Anspruch 1, wobei Ladungen von der mindestens einen Ladungssammelschicht, die unterhalb einiger der mehreren Steuergateschichten ausgebildet ist, in Reaktion auf eine Bedingung eingeführt und/oder daraus abgeführt wird, dass Spannungspegel der einigen der mehreren Steuergateschichten und anderer der mehreren Steuergateschichten auf eine erste Spannung und eine zweite Spannung festgelegt sind, wobei die zweite Spannung kleiner als die erste Spannung ist, und wobei ein Spannungspegel des Substrats auf eine fünfte Spannung festgelegt ist, die kleiner ist als die erste Spannung.
  26. Nicht-flüchtiges Speicherbauelement nach Anspruch 1, wobei Ladungen von jeder der mindestens einen Ladungssammelschicht, die unterhalb der mehreren Steuergateschichten ausgebildet ist, in Reaktion auf eine Bedingung eingeführt und/oder daraus abgeführt werden, dass Spannungspegel der mehreren Steuergateschichten und des Substrats auf eine erste Spannung und eine fünfte Spannung, die kleiner als die erste Spannung ist, festgelegt sind.
  27. Nicht-flüchtiges Speicherbauelement nach Anspruch 1, wobei Ladungen in die mindestens eine Ladungssammelschicht, die unterhalb einigen der mehreren Steuergateschichten ausgebildet ist, in Reaktion auf einen Zustand eingeführt und/oder daraus abgeführt wird, dass Spannungspegel einiger der mehreren Steuergateschichten und anderen der mehreren Steuergateschichten entsprechend auf eine neunte Spannung und eine zehnte Spannung, die geringer als die neunte Spannung ist, festgelegt sind, und Spannungspegel der einen der beiden Diffusionsschichten benachbart zu den einigen der mehreren Steuergateschichten und eine weitere der beiden Diffusionsschichten benachbart zu den anderen der mehreren Steuergateschichten auf eine elfte Spannung bzw. eine siebte Spannung, die kleiner als die elfte Spannung ist, festgelegt sind.
  28. Nicht-flüchtiges Speicherbauelement nach Anspruch 1, wobei ein Datenlesevorgang in Reaktion auf den Betrag eine Stromes ausgewertet wird, der zwischen den beiden Diffusionsschichten in Reaktion darauf fließt, dass ein Spannungspegel der mehreren Steuergateschichten auf eine sechste Spannung gelegt ist, und in Reaktion darauf, dass Spannungspegel einer der beiden Diffusionsschichten in einer weiteren der beiden Diffusionsschichten auf eine achte Spannung bzw. eine siebte Spannung, die geringer als die achte Spannung ist, festgelegt sind.
  29. Nicht-flüchtiges Speicherbauelement nach Anspruch 1, wobei ein Auslesevorgang in Reaktion auf den Betrag des Stromes ausgeführt wird, der zwischen den beiden Diffusionsschichten in Reaktion auf einen Spannungspegel der mehreren Steuergateschichten fließt, wenn der Pegel auf eine sechste Spannung festgelegt ist und in Reaktion auf Spannungspegel einer der beiden Diffusionsschichten benachbart zu einigen der mehreren Steuergatesschichten und einer weiteren der zwei Diffusionsschichten benachbart zu anderen der mehreren Steuergateschichten auf eine achte Spannung bzw. eine siebte Spannung, die geringer als die achte Spannung ist, festgelegt sind.
  30. Nicht-flüchtiges Speicherbauelement nach Anspruch 1, wobei Ladungen in jede der mindestens einen Ladungssammelschicht unterhalb der mehreren Steuergateschichten eingeführt und/oder daraus abgeführt werden in Reaktion darauf, dass Spannungspegel der mehreren Steuergateschichten und des Substrats mit einer zwölften Spannung bzw. einer vierzehnten Spannung, die geringer ist als die zwölfte Spannung ist, erzeugt werden.
  31. Nicht-flüchtiges Speicherbauelement nach Anspruch 1, wobei Ladungen in die mindestens eine Ladungssammelschicht unterhalb einiger ausgewählter der mehreren Steuergateschichten eingeführt und/oder daraus abgeführt werden in Reaktion darauf, dass ein Spannungspegel der ausgewählten einigen der mehreren Steuergateschichten und der mehreren nicht-ausgewählten Steuergateschichten entsprechend durch eine fünfzehnte Spannung und eine sechzehnte Spannung, die höher als die fünfzehnte Spannung, erzeugt werden, und in Reaktion darauf, dass ein Spannungspegel der zwei Diffusionsschichten oder des Substrats durch eine siebzehnte Spannung festgelegt ist, die höher als die fünfzehnte Spannung ist.
  32. Nicht-flüchtiges Speicherbauelement nach Anspruch 1, wobei Ladungen in die mindestens eine Ladungssammelschicht unterhalb der mehreren Steuergateschichten in der auszubildenden Speicherzelle eingeführt und/oder davon abgeführt werden in Reaktion darauf, dass ein Spannungspegel der mehreren Steuergateschichten in der auszuwählenden Speicherzelle durch eine fünfzehnte Spannung festgelegt ist, und in Reaktion darauf, dass ein Spannungspegel der beiden Diffusionsschichten oder des Substrats durch eine siebzehnte Spannung festgelegt ist, die höher als die fünfzehnte Spannung ist.
  33. Herstellungsverfahren für ein nicht-flüchtiges Speicherbauelement mit Speicherzellen, wovon jede aufweist: zwei Steuergateschichten, wovon jede separat auf einer Substratoberfläche ausgebildet und zwischen einem Paar aus Diffusionsschichten eingeschlossen ist, und mindestens eine Ladungssammelschicht, die Gebiete aufweist, in die Ladungen inhärent von jeder der beiden Steuergateschichten eingeführt und/oder daraus abgeführt werden, wobei das Herstellungsverfahren die Schritte umfasst: Bilden eines Paars aus Maskenschichten auf der Substratoberfläche mit Gebieten, auf denen das Paar aus Diffusionsschichten ausgebildet wird; Aufeinanderformen einer Gatestapelschicht mit Material der Steuergateschichten durch Aufbringen der Gatestapelschicht auf der gesamten Substratoberfläche einschließlich dem Paar aus Maskenschichten; und Bilden der zwei Steuergateschichten durch Anwenden eines anisotropen Ätzprozesses auf die Gatestapelschicht, Trennen der Gatestapelschicht an einem zwischenliegen den Bereich zwischen dem Paar aus Maskenschichten und Bewahren der Gatestapelschicht als Seitenwandstrukturen an Seitenwänden des Paares aus Maskenschichten.
DE112004003019T 2004-11-30 2004-11-30 Nicht-flüchtiges Speicherbauelement und Verfahren zu dessen Herstellung Ceased DE112004003019T5 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2004/017751 WO2006059361A1 (ja) 2004-11-30 2004-11-30 不揮発性記憶装置、およびその製造方法

Publications (1)

Publication Number Publication Date
DE112004003019T5 true DE112004003019T5 (de) 2008-01-03

Family

ID=36564806

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112004003019T Ceased DE112004003019T5 (de) 2004-11-30 2004-11-30 Nicht-flüchtiges Speicherbauelement und Verfahren zu dessen Herstellung

Country Status (6)

Country Link
US (1) US7307879B2 (de)
JP (1) JP4794462B2 (de)
CN (1) CN101111943B (de)
DE (1) DE112004003019T5 (de)
GB (1) GB2436234B (de)
WO (1) WO2006059361A1 (de)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7973366B2 (en) * 2006-02-13 2011-07-05 Macronix International Co., Ltd. Dual-gate, sonos, non-volatile memory cells and arrays thereof
JP5379366B2 (ja) * 2007-09-20 2013-12-25 スパンション エルエルシー 半導体装置およびその製造方法
KR100895854B1 (ko) * 2007-10-25 2009-05-06 한양대학교 산학협력단 2개의 제어 게이트들을 가지는 플래시 메모리의 제조 방법
JP5153474B2 (ja) * 2008-06-23 2013-02-27 スパンション エルエルシー 半導体装置およびその制御方法
JP5566013B2 (ja) * 2008-07-28 2014-08-06 スパンション エルエルシー 半導体装置及びその製造方法
US7968935B2 (en) * 2008-08-25 2011-06-28 Seoul National University Research & Development Business Foundation Reconfigurable semiconductor device
US8861273B2 (en) * 2009-04-21 2014-10-14 Macronix International Co., Ltd. Bandgap engineered charge trapping memory in two-transistor nor architecture
US9396770B2 (en) 2012-02-13 2016-07-19 Macronix International Co., Ltd. Method and apparatus for adjusting drain bias of a memory cell with addressed and neighbor bits
US8913445B2 (en) 2012-02-13 2014-12-16 Macronix International Co., Ltd. Method and apparatus for adjusting drain bias of a memory cell with addressed and neighbor bits
TWI473094B (zh) * 2012-03-21 2015-02-11 Macronix Int Co Ltd 具有定址及相鄰位元之記憶胞的汲極偏壓調整方法與裝置
US9720754B2 (en) 2014-11-20 2017-08-01 Western Digital Technologies, Inc. Read level grouping for increased flash performance
US9576671B2 (en) 2014-11-20 2017-02-21 Western Digital Technologies, Inc. Calibrating optimal read levels
US9905302B2 (en) * 2014-11-20 2018-02-27 Western Digital Technologies, Inc. Read level grouping algorithms for increased flash performance
JP5951096B1 (ja) * 2015-10-01 2016-07-13 株式会社フローディア 不揮発性半導体記憶装置
JP2017139336A (ja) * 2016-02-03 2017-08-10 渡辺　浩志 フラッシュメモリの構造とその動作法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5457875A (en) 1977-10-17 1979-05-10 Hitachi Ltd Semiconductor nonvolatile memory device
JP2588311B2 (ja) * 1991-01-29 1997-03-05 富士通株式会社 不揮発性半導体記憶装置およびその製造方法
JPH0582793A (ja) * 1991-09-20 1993-04-02 Sumitomo Metal Ind Ltd 半導体記憶素子
JP3098629B2 (ja) * 1992-09-18 2000-10-16 株式会社日立製作所 強誘電体トランジスタ、それを用いた半導体記憶デバイス、半導体応用機器及び人工知能システム
JP2942088B2 (ja) * 1993-03-19 1999-08-30 ローム株式会社 半導体装置の動作方法、および半導体装置
JP3743745B2 (ja) * 1998-08-31 2006-02-08 株式会社東芝 半導体素子
JP2000138300A (ja) * 1998-10-30 2000-05-16 Sony Corp 不揮発性半導体記憶装置及びその書き込み方法
JP2001024074A (ja) * 1999-07-13 2001-01-26 Matsushita Electric Ind Co Ltd 強誘電体ゲートデバイスとその駆動方法
JP4058219B2 (ja) 1999-09-17 2008-03-05 株式会社ルネサステクノロジ 半導体集積回路
JP4923318B2 (ja) 1999-12-17 2012-04-25 ソニー株式会社 不揮発性半導体記憶装置およびその動作方法
JP2002050703A (ja) 2000-08-01 2002-02-15 Hitachi Ltd 多値不揮発性半導体記憶装置
JP4904631B2 (ja) 2000-10-27 2012-03-28 ソニー株式会社 不揮発性半導体記憶装置およびその製造方法
KR100389130B1 (ko) * 2001-04-25 2003-06-25 삼성전자주식회사 2비트 동작의 2트랜지스터를 구비한 불휘발성 메모리소자
JP3640176B2 (ja) * 2001-06-04 2005-04-20 セイコーエプソン株式会社 不揮発性半導体記憶装置
JP2003059279A (ja) * 2001-08-23 2003-02-28 Matsushita Electric Ind Co Ltd 半導体記憶装置
US6885585B2 (en) * 2001-12-20 2005-04-26 Saifun Semiconductors Ltd. NROM NOR array
JP4370749B2 (ja) 2002-01-07 2009-11-25 ソニー株式会社 不揮発性半導体メモリ装置およびその動作方法
JP4424886B2 (ja) 2002-03-20 2010-03-03 富士通マイクロエレクトロニクス株式会社 半導体記憶装置及びその製造方法
JP2003176003A (ja) * 2002-10-28 2003-06-24 Shoji Yuyama 薬液入り容器の自動払出装置
US6765260B1 (en) * 2003-03-11 2004-07-20 Powerchip Semiconductor Corp. Flash memory with self-aligned split gate and methods for fabricating and for operating the same
JP3762385B2 (ja) * 2003-04-28 2006-04-05 株式会社東芝 不揮発性半導体記憶装置
US20060007732A1 (en) 2004-07-06 2006-01-12 Macronix International Co., Ltd. Charge trapping non-volatile memory and method for operating same
US7209386B2 (en) 2004-07-06 2007-04-24 Macronix International Co., Ltd. Charge trapping non-volatile memory and method for gate-by-gate erase for same
US7387932B2 (en) 2004-07-06 2008-06-17 Macronix International Co., Ltd. Method for manufacturing a multiple-gate charge trapping non-volatile memory
US7106625B2 (en) 2004-07-06 2006-09-12 Macronix International Co, Td Charge trapping non-volatile memory with two trapping locations per gate, and method for operating same
US7120059B2 (en) 2004-07-06 2006-10-10 Macronix International Co., Ltd. Memory array including multiple-gate charge trapping non-volatile cells
TWI241017B (en) * 2005-01-03 2005-10-01 Powerchip Semiconductor Corp Non-volatile memory device and manufacturing method and operating method thereof

Also Published As

Publication number Publication date
JP4794462B2 (ja) 2011-10-19
US7307879B2 (en) 2007-12-11
CN101111943A (zh) 2008-01-23
WO2006059361A1 (ja) 2006-06-08
GB2436234A (en) 2007-09-19
US20060114722A1 (en) 2006-06-01
CN101111943B (zh) 2012-06-27
GB0710432D0 (en) 2007-07-11
JPWO2006059361A1 (ja) 2008-06-05
GB2436234B (en) 2010-04-28

Similar Documents

Publication Publication Date Title
DE19511846C2 (de) Zweikanalige EEPROM-Grabenspeicherzelle auf SOI und Verfahren zur Herstellung derselben
EP0783180B1 (de) Elektrisch programmierbare Speicherzellenanordnung und Verfahren zu deren Herstellung
DE4219854C2 (de) Elektrisch löschbare und programmierbare Halbleiterspeichereinrichtung und ein Verfahren zur Herstellung derselben
DE69432568T2 (de) Selbstjustierende flash-eeprom-zelle mit doppelbit-geteiltem gat
DE60219666T2 (de) Nichtflüchtige integrierte Mehrzustandsspeichersysteme, die dielektrische Speicherelemente verwenden
DE112005001595B4 (de) Verfahren zum Verbessern der Löschspannungsverteilung für ein Flash-Speicher-Array mit Platzhalterwortleitungen
DE102008018744A1 (de) SONOS-Stapelspeicher
DE2838937A1 (de) Rom-speicheranordnung mit feldeffekttransistoren
DE3029539A1 (de) Nichtfluechtige, programmierbare integrierte halbleiterspeicherzelle
DE102006007714A1 (de) Nichtflüchtiges Speicherbauelement und Verfahren zur Herstellung desselben
DE112004003019T5 (de) Nicht-flüchtiges Speicherbauelement und Verfahren zu dessen Herstellung
DE102007052217A1 (de) Integrierter Schaltkreis mit NAND-Speicherzellen-Strängen
DE102008021396A1 (de) Speicherzelle
EP0838092B1 (de) Elektrisch schreib- und löschbare festwertspeicherzellenanordnung und verfahren zu deren herstellung
EP0946985B1 (de) Speicherzellenanordnung und verfahren zu deren herstellung
DE112013005990T5 (de) Eingebetteter Ladungseinfang-Split-Gate-Flashspeicher und Assoziierte Verfahren
DE19807010B4 (de) Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung
DE102004047610B4 (de) Integrierte Speicher-Schaltungsanordnung mit Tunnel-Feldeffekttransistor als Ansteuertransistor
DE10204873C1 (de) Herstellungsverfahren für Speicherzelle
DE102006025956B3 (de) Nicht-flüchtiges Speicherzellenfeld
DE19822523B4 (de) Nichtflüchtige Halbleiter-Speicherzelle, nichtflüchtiges Halbleiterspeicher-Bauteil und Verfahren zum Herstellen eines nichtflüchtigen Halbleiterspeicher-Bauteils
DE102005048197B3 (de) Halbleiterspeicherbauelement mit vergrabenen Bitleitungen und selbstjustierenden Bitleitungskontakten und dessen Herstellungsverfahren
DE112004000658B4 (de) Verfahren zum Programmieren einer Doppelzellenspeichereinrichtung zur Speicherung von Mehrfach-Datenzuständen pro Zelle
DE10220922A1 (de) Flash-Speicherzelle und Herstellungsverfahren
EP1374308B1 (de) Speicherzellenanordnung mit individuel adressierbaren speicherzellen und verfahren zur herstellung derselben

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8125 Change of the main classification

Ipc: H01L 27/115 AFI20041130BHDE

8131 Rejection