DE112005000704T5 - Nicht-planarer Bulk-Transistor mit verspanntem Kanal mit erhöhter Mobilität und Verfahren zur Herstellung - Google Patents

Nicht-planarer Bulk-Transistor mit verspanntem Kanal mit erhöhter Mobilität und Verfahren zur Herstellung Download PDF

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Abstract

Halbleitervorrichtung, umfassend:
einen Halbleiterkörper auf einem Halbleitersubstrat, wobei der Halbleiterkörper eine obere Oberfläche und seitlich sich gegenüberliegende Seitenwände hat;
eine Halbleiterdeckschicht, die auf der oberen Oberfläche und an den Seitenwänden des Halbleiterkörpers ausgebildet ist;
eine dielektrische Gate-Schicht, die auf der Halbleiterdeckschicht auf der oberen Oberfläche und an den Seitenwänden des Halbleiterkörpers ausgebildet ist;
eine Gate-Elektrode mit zwei seitlich sich gegenüberliegenden Seitenwänden, die auf der und um die dielektrische Gate-Schicht ausgebildet sind; und
ein Paar Source-/Drain-Regionen, das in dem Halbleiterkörper an sich gegenüberliegenden Seiten der Gate-Elektrode gebildet ist.

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft das Gebiet der Herstellung einer integrierten Schaltung und insbesondere die Bildung eines verspannten, nicht-planaren Bulk-Transistors mit erhöhter Mobilität und ein Verfahren zu dessen Herstellung.
  • 2. STAND DER TECHNIK
  • Moderne integrierte Schaltungen, wie Mikroprozessoren, bestehen aus buchstäblich Hunderten Millionen von aneinander gekoppelten Transistoren. Zur Verbesserung der Leistung und Energie integrierter Schaltungen wurden neue Transistorstrukturen vorgeschlagen. Ein nicht planarer (oder auch dreidimensionaler) Transistor, wie ein Tri-Gate-Transistor, wurde zur Verbesserung der Geräteleistung vorgeschlagen. Ein Tri-Gate-Transistor 100 ist in 1A und 1B dargestellt. 1A ist eine Darstellung einer Draufsicht/Seitenansicht eines Tri-Gate-Transistors 100 und 1B ist eine Darstellung einer Querschnittsansicht durch die Gate-Elektrode eines Tri-Gate-Transistors 100. Der Tri-Gate-Transistor 100 enthält einen Siliziumkörper 102 mit zwei seitlich sich gegenüberliegenden Seitenwänden 103 und einer oberen Oberfläche 104. Der Siliziumkörper 102 ist auf einem isolierenden Substrat gebildet, das eine Oxidschicht 106 enthält und seinerseits auf einem monokristallinen Siliziumsubstrat 108 gebildet ist. Ein Gate-Dielektrikum 110 ist auf der oberen Oberfläche 104 und auf den Seitenwänden 103 des Siliziumkörpers 102 gebildet. Eine Gate-Elektrode 120 ist auf der dielektrischen Gate-Schicht 110 gebildet und umgibt den Siliziumkörper 102. Ein Paar von Source-/Drain-Regionen 130 ist in dem Siliziumkörper 103 entlang den seitlich gegenüberliegenden Seitenwänden der Gate-Elektrode 120 gebildet. Der Transistor 130 kann als Tri-Gate-Transistor bezeichnet werden, da er im Wesentlichen drei Gates (G1, G2, G3) aufweist, die im Wesentlichen drei Transistoren bilden. Der Tri-Gate-Transistor 100 hat ein erstes Gate/einen ersten Transistor an einer Seite 103 des Siliziumkörpers 102, ein zweites Gate/einen zweiten Transistor an einer oberen Oberfläche 104 des Siliziumkörpers 102 und ein drittes Gate/einen dritten Transistor an der zweiten Seite 103 des Siliziumkörpers 102. Jeder Transistor stellt einen Stromfluß proportional zu den Seiten des Siliziumkörpers 102 bereit. Tri-Gate-Transistoren sind attraktiv, da sie einen großen Strom pro Fläche aufweisen, der die Geräteleistung verbessert.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1A zeigt eine Draufsicht auf einen standardmäßigen Tri-Gate-Transistor.
  • 1B zeigt eine Querschnittsansicht eines standardmäßigen Tri-Gate-Transistors.
  • 2 ist eine Darstellung eines Bulk-Tri-Gate-Transistors mit verspannungsinduzierter Mobilität gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 3A bis 3I zeigen ein Verfahren zur Bildung eines Bulk-Tri-Gate-Transistors mit durch Verspannung erhöhter Mobilität gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 4A bis 4C zeigen ein Verfahren zur Bildung eines Bulk-Tri-Gate-Transistors mit durch Verspannung erhöhter Mobilität gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 5 zeigt Kristallgitter für einen Bulk-Silizium-, einen verspannten Silizium-Germanium-Halbleiterkörper und eine verspannte Silizium-Deckschicht.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • Ausführungsformen der vorliegenden Erfindung sind nicht-planare Bulk-Transistoren mit durch Verspannung erhöhten Mobilität und deren Herstellungsverfahren. In der folgenden Beschreibung sind zahlreiche spezifische Einzelheiten angeführt, um ein umfassendes Verständnis der vorliegenden Erfindung zu ermöglichen. In anderen Fällen wurden allgemein bekannte Halbleiterbearbeitungs- und -herstellungstechniken nicht im Detail beschrieben, um die vorliegende Erfindung nicht unnötig zu verschleiern.
  • Ausführungsformen der vorliegenden Erfindung sind nicht-planare Bulk-Transistoren mit einer durch Verspannung erhöhten Mobilität und deren Herstellungsverfahren. Ausführungsformen der vorliegenden Erfindung umfassen einen Halbleiterkörper, bei dem eine Deckschicht, die auf oder um den Halbleiterkörper gebildet ist, unter Verspannung aufgebracht ist. Eine Deckschicht unter Verspannung erhöht die Mobilität der Träger in dem Gerät, wodurch der Strom des Geräts erhöht wird, was zur Verbesserung der Schaltungsgeschwindigkeiten verwendet werden kann.
  • Ein Beispiel für einen nicht-planare Bulk- oder Tri-Gate-Transistors 200 mit durch Verspannung erhöhter Mobilität ist in 2 dargestellt. Der Transistor 200 ist auf einem Bulk-Halbleitersubstrat 202 gebildet. In einer Ausführungsform der vorliegenden Erfindung ist das Substrat 202 ein monokristallines Siliziumsubstrat. In dem Halbleitersubstrat 202 sind zwei voneinander beabstandete Isolierbereiche 204, wie flachen Grabenisolierungsbereiche ("Shallow-Trench-Isolation" (STI)) gebildet, die die aktive Substratregion 206 dazwischen definieren. Das Substrat 202 muß jedoch nicht unbedingt ein monokristallines Siliziumsubstrat sein und kann ein andere Art von Substrat sein, wie zum Beispiel, ohne aber darauf beschränkt zu sein, Germanium (Ge), Siliziumgermanium (SixGey), Galliumarsenid (GaAs), InSb, GaP und GaSb. Die aktive Region 206 ist für gewöhnlich auf einen p-Typ-Leitfähigkeitspegel zwischen 1 × 1016 bis 1 × 1019 Atomen/cm3 für eine Vorrichtung vom n-Typ dotiert, und auf einen n-Typ-Leitfähigkeitspegel zwischen 1 × 1016 bis 1 × 1019 Atomen/cm3 für eine Vorrichtung vom p-Typ dotiert. In anderen Ausführungsformen der vorliegenden Erfindung kann die aktive Region 206 ein undotierter Halbleiter sein, wie ein intrinsisches oder undotiertes monokristallines Siliziumsubstrat.
  • Der Transistor 200 hat einen Halbleiterkörper 208, der auf der aktiven Substratregion 206 des Bulksubstrats 202 gebildet ist. Der Halbleiterkörper 208 hat eine obere Oberfläche 209 und zwei seitlich gegenüberliegende Seitenwände 211. Die obere Oberfläche 209 ist von der unteren Oberfläche, die auf dem Halbleitersubstrat 206 gebildet ist, mit einem Abstand getrennt, der die Körperhöhe definiert. Die seitlich gegenüberliegenden Seitenwände 211 des Halbleiterkörpers 208 sind mit einem Abstand getrennt, der die Körperbreite definiert. Der Halbleiterkörper 208 ist ein monokristalliner oder einzelkristalliner Halbleiterfilm. In einer Ausführungsform der vorliegenden Erfindung ist der Halbleiterkörper 208 aus einem Halbleitermaterial gebildet, das sich von jenem des Halbleiters unterscheidet, der zur Bildung des Bulk-Substrats 202 verwendet wird. In einer Ausführungsform der vorliegenden Erfindung ist der Halbleiterkörper 208 aus einem einzelkristallinen Halbleiter mit einer anderen Gitterkonstante oder -größe als das Bulk-Halbleitersubstrat 202 gebildet, so daß der Halbleiterkörper 208 verspannt wird. In einer Ausführungsform der vorliegenden Erfindung ist das Bulk-Halbleitersubstrat ein monokristallines Siliziumsubstrat und der Halbleiterkörper 208 ist eine einzelkristalline Silizium-Germanium-Legierung. In einer Ausführungsform der vorliegenden Erfindung umfaßt die Silizium-Germanium-Legierung 5 bis 40% Germanium und im Idealfall etwa 15 bis 25% Germanium.
  • In einer Ausführungsform der vorliegenden Erfindung ist das Bulk-Halbleitersubstrat 202 ein monokristallines Siliziumsubstrat und der Halbleiterkörper 208 ist eine Silizium-Kohlenstoff-Legierung.
  • In einer Ausführungsform der vorliegenden Erfindung ist der Halbleiterkörper 208 zu einer Dicke von geringerem Ausmaß als jene gebildet, bei der die Außenflächen des Halbleiterkörpers 208 zu einer Entspannung im Kristallgitter führen. In einer Ausführungsform der vorliegenden Erfindung ist der Halbleiterkörper 208 zu einer Dicke zwischen 100 und 2000 Å gebildet, und insbesondere zwischen 200 und 1000 Å. In einer Ausführungsform der vorliegenden Erfindung sind die Dicke und Höhe des Halbleiterkörpers 208 annähernd gleich.
  • In einer Ausführungsform der vorliegenden Erfindung ist die Breite des Halbleiterkörpers 208 zwischen der halben Höhe des Körpers 208 bis zur zweifachen Höhe des Körpers 208. In einer Ausführungsform der vorliegenden Erfindung ist der Halbleiterkörper 208 auf eine p-Typ-Leitfähigkeit mit einer Konzentration zwischen 1 × 1016 bis 1 × 1019 Atomen/cm3 für eine n-Typ Halbleitervorrichtung dotiert, und auf eine n-Typ-Leitfähigkeit mit einer Konzentration zwischen 1 × 1016 bis 1 × 1019 Atomen/cm3 für eine p-Typ Halbleitervorrichtung dotiert. In einer Ausführungsform der vorliegenden Erfindung ist der Halbleiterkörper 208 ein intrinsischer Halbleiter, wie ein undotierter oder intrinsischer Siliziumfilm.
  • Der Transistor 200 enthält eine Halbleiterdeckschicht 210, die an den Seitenwänden 211 des Halbleiterkörpers 208 wie auch auf der oberen Oberfläche 209 des Halbleiterkörpers 208 gebildet ist. Die Halbleiterdeckschicht 210 ist ein einzelkristalliner Halbleiterfilm. In einer Ausführungsform der vorliegenden Erfindung ist die Halbleiterdeckschicht 210 aus einem Halbleitermaterial mit einer anderen Gitterkonstante als der Halbleiterkörper 208 gebildet, so daß eine Verspannung in der Deckschicht erzeugt wird. In einer Ausführungsform der vorliegenden Erfindung hat die Deckschicht eine Zugspannung. Eine Zugspannung soll die Mobilität von Elektronen verbessern. In einer Ausführungsform der vorliegenden Erfindung hat die Deckschicht eine kompressive Verspannung. Eine kompressive Verspannung soll die Lochmobilität verbessern. In einer Ausführungsform der vorliegenden Erfindung fließt Strom in eine Richtung senkrecht zu der Verspannung in der Deckschicht 210. In einer Ausführungsform der vorliegenden Erfindung ist die Verspannung in der Deckschicht 210 an den Seitenwänden 211 des Halbleiterkörpers 208 größer als die Verspannung in der Deckschicht 210 an der oberen Oberfläche 209 des Halbleiterkörpers 208.
  • In einer Ausführungsform der vorliegenden Erfindung ist die Halbleiterdeckschicht 210 ein einzelkristalliner Siliziumfilm. In einer Ausführungsform der vorliegenden Erfindung ist die Deckschicht 210 ein einzelkristalliner Siliziumfilm, der auf einem Silizium-Germanium-Legierungskörper 208 gebildet ist. Ein einzelkristalliner Siliziumfilm, der auf einem Halbleiterkörper 208 aus Silizium-Germanium-Legierung gebildet ist, bewirkt, daß der einzelkristalline Siliziumfilm eine Zugspannung hat. In einer Ausführungsform der vorliegenden Erfindung ist die Deckschicht 210 ein einzelkristalliner Siliziumfilm, der auf einem Halbleiterkörper 208 aus Silizium-Kohlenstoff-Legierung gebildet ist. Eine einzelkristalline Siliziumdeckschicht 210, die auf einem Halbleiterkörper 208 aus Silizium-Kohlenstoff-Legierung gebildet ist, bewirkt, daß der einzelkristalline Siliziumfilm eine kompressive Spannung hat
  • In einer Ausführungsform der vorliegenden Erfindung ist die Halbleiterdeckschicht 210 zu einer Dicke gebildet, die geringer als das Ausmaß ist, in dem sich das Gitter des einzelkristallinen Films entspannt. In einer Ausführungsform der vorliegenden Erfindung ist die Halbleiterdeckschicht 210 zu einer Dicke zwischen 50 bis 300 Å gebildet. In einer Ausführungsform der vorliegenden Erfindung ist die Dicke der Deckschicht an den Seitenwänden 211 des Halbleiterkörpers 208 dieselbe wie die Dicke der Deckschicht 210 auf der oberen Ober fläche 209 des Halbleiterkörpers 208, wie in 2 dargestellt. In einer Ausführungsform der vorliegenden Erfindung ist die Halbleiterdeckschicht 210 auf der oberen Oberfläche des Halbleiterkörpers 208 dicker als an den Seitenwänden 211 gebildet, wie zum Beispiel in 4C dargestellt.
  • Der Transistor 200 enthält eine dielektrische Gate-Schicht 212. Die dielektrische Gate-Schicht 212 ist auf der Deckschicht 210 gebildet, die auf den Seitenwänden 211 des Halbleiterkörpers 208 gebildet ist, und ist auf der Halbleiterdeckschicht 210 gebildet, die auf der oberen Oberfläche 209 des Halbleiterkörpers 208 gebildet ist. Die dielektrische Gate-Schicht 210 kann jede allgemein bekannte dielektrische Gate-Schicht sein. In einer Ausführungsform der vorliegenden Erfindung ist die dielektrische Gate-Schicht eine dielektrische Siliziumdioxid-(SiO2), Siliziumoxynitrid-(SiOxNy) oder Siliziumnitrid-(Si3N4) Schicht. In einer Ausführungsform der vorliegenden Erfindung ist die dielektrische Gate-Schicht 212 ein Siliziumoxynitridfilm, der zu einer Dicke zwischen 5 und 20 Å gebildet ist. In einer Ausführungsform der vorliegenden Erfindung ist die dielektrische Gate-Schicht 212 eine Gate-Schicht aus Hoch-k-Dielektrikum, wie einem Metalloxiddielektrikum, wie zum Beispiel, ohne aber darauf beschränkt zu sein, Tantalpentaoxid (Ta2O5), Titanoxid (TiO2), Hafniumoxid (HfO) und Zirkoniumoxid (ZrO). Die dielektrische Gate-Schicht 212 kann aus einer anderen Art von Hoch-k-Dielektrika bestehen, wie zum Beispiel, ohne aber darauf beschränkt zu sein, PZT und BST.
  • Der Transistor 200 enthält eine Gate-Elektrode 214. Die Gate-Elektrode 214 ist auf und um die dielektrische Gate-Schicht 212 gebildet, wie in 2 dargestellt ist. Die Gate-Elektrode 214 ist auf und neben der dielektrischen Gate-Schicht 212 gebildet, die auf der Deckschicht 210 gebildet ist, die an der Seitenwand 211 des Halbleiterkörpers 208 gebildet ist, und ist auf der dielektrischen Gate-Schicht 212 gebildet, die auf der Deckschicht 210 gebildet ist, die auf der oberen Oberfläche 209 des Halbleiterkörpers 208 gebildet ist, und ist auf oder neben der dielektrischen Gate-Schicht 212 gebildet, die auf der Deckschicht 210 gebildet ist, die an der Seitenwand 211 der Gate-Elektrode 208 gebildet ist, wie in 2 dargestellt. Die Gate-Elektrode 214 hat zwei seitlich gegenüberliegende Seitenwände 216, die mit einem Abstand getrennt sind, der die Gate-Länge (Lg) des Transistors 200 definiert. In einer Ausführungsform der vorliegenden Erfindung laufen die seitlich gegenüberliegenden Seitenwände 216 der Gate-Elektrode 214 in eine Richtung senkrecht zu den seitlich gegenüberliegenden Seitenwänden 211 des Halbleiterkörpers 208. Die Gate-Elektrode 214 kann aus jedem geeigneten Gate-Elektrodenmaterial gebildet sein. In einer Ausführungsform der vorliegenden Erfindung umfaßt die Gate-Elektrode 214 einen polykristallinen Siliziumfilm, der auf eine Konzentrationsdichte zwischen 1 × 1019 bis 1 × 1020 Atomen/cm3 dotiert ist. Die Gate-Elektrode 214 kann auf eine n-Typ-Leitfähigkeit für eine n-Typ-Vorrichtung und auf eine p-Typ-Leitfähigkeit für eine p-Typ-Vorrichtung dotiert sein. In einer Ausführungsform der vorliegenden Erfindung kann die Gate-Elektrode eine Metall-Gate-Elektrode sein. In einer Ausführungsform der vorliegenden Erfindung ist die Gate-Elektrode 214 aus einem Metallfilm mit einer Austrittsarbeit gebildet, die auf eine n-Typ-Vorrichtung zurechtgeschnitten ist, wie eine Austrittsarbeit zwischen 3,9 eV bis 4,2 eV. In einer Ausführungsform der vorliegenden Erfindung ist die Gate-Elektrode 214 aus einem Metallfilm mit einer Austrittsarbeit gebildet, die auf eine p-Typ-Vorrichtung zurecht geschnitten ist, wie eine Austrittsarbeit zwischen 4,9 eV bis 5,2 eV. In einer Ausführungsform der vorliegenden Erfindung ist die Gate-Elektrode 214 aus einem Material mit einer Mid-Gap-Austrittsarbeit zwischen 4,6 bis 4,8 eV gebildet. Eine Mid-Gap-Austrittsarbeit ist ideal zur Verwendung, wenn der Halbleiterkörper 208 und die Deckschicht 210 intrinsische Halbleiterfilme sind. Es ist offensichtlich, daß die Gate-Elektrode 214 nicht unbedingt ein einzelnes Material sein muß und ein zusammengesetzter Stapel von Dünnfilmen sein kann, wie zum Beispiel, ohne aber darauf beschränkt zu sein, eine Elektrode aus polykristallinem Silizium/Metall oder eine Elektrode aus Metall/polykristallinem Silizium.
  • Der Transistor 200 hat ein Paar von Source-/Drain-Regionen, das in dem Halbleiterkörper 208 gebildet ist, wie auch in der Deckschicht an gegenüberliegenden Seiten seitlich gegenüberliegender Seitenwände 216 der Gate-Elektrode 214, wie in 2 dargestellt. Die Source-/Drain-Regionen 218 sind auf eine n-Typ-Leitfähigkeit dotiert, wenn eine n-Typ-Vorrichtung gebildet wird, und sind auf eine p-Typ-Leitfähigkeit dotiert, wenn eine p-Typ-Vorrichtung gebildet wird. In einer Ausführungsform der vorliegenden Erfindung haben die Source-/Drain-Regionen eine Dotierungskonzentration zwischen 1 × 1019 bis 1 × 1020 Atomen/cm3. Die Source-/Drain-Regionen 218 können aus einer gleichförmigen Konzentration gebildet sein oder können Subregionen verschiedener Konzentrationen oder Dotierungsprofile enthalten, wie Spitzenregionen (z.B. Source-/Drain-Verlängerungen). In einer Ausführungsform der vorliegenden Erfindung, wenn der Transistor 200 ein symmetrischer Transistor ist, haben die Source- und Drain-Regionen dasselbe Dotierungskonzentrationsprofil. In einer Ausführungsform der vorliegenden Erfindung ist der Transistor 200 ein asymmetrischer Transistor, die Source- Region und die Drain-Region können variieren, um bestimmte elektrische Eigenschaften zu erreichen.
  • Der Abschnitt des Halbleiterkörpers 208 und der Deckschicht 210, der sich zwischen den Source-/Drain-Regionen 216 und unterhalb der Gate-Elektrode 214 befindet, definiert eine Kanalregion des Transistors. Die Kanalregion kann auch als die Fläche des Halbleiterkörpers 208 und der Deckschicht 210 definiert sein, die von der Gate-Elektrode 214 umgeben ist. Die Source-/Drain-Regionen erstrecken sich für gewöhnlich etwas unterhalb die Gate-Elektrode, zum Beispiel durch Diffusion, um die Kanalregion etwas schmaler als die Gate-Elektrodenlänge (Lg) zu definieren. Wenn der Transistor 300 eingeschaltet wird, bildet sich eine Inversionsschicht in der Kanalregion der Vorrichtung, die einen leitenden Kanal bildet, der dem Strom ermöglicht, sich zwischen der Source-/Drain-Region 340 zu bewegen. Die Inversionsschicht oder der leitende Kanal bildet sich in der Oberfläche der Deckschicht an den Seitenwänden 211 des Halbleiterkörpers 208 wie auch in der Oberfläche der Deckschicht 210 auf der oberen Oberfläche 209 des Halbleiterkörpers 208.
  • Durch Bereitstellung einer dielektrischen Gate-Schicht 212 und einer Gate-Elektrode 214, die den Halbleiterkörper 208 und die Deckschicht 210 auf drei Seiten umgibt, ist der dreidimensionale Transistor durch drei Kanäle und drei Gates gekennzeichnet, ein Gate (G1), das sich zwischen den Source-/Drain-Regionen an einer Seite 211 des Halbleiterkörpers 208 erstreckt, ein zweites Gate (G2), das sich zwischen den Source-/Drain-Regionen auf der oberen Oberfläche 209 des Halbleiterkörpers 208 erstreckt, und das dritte (G3), das sich zwischen den Source-/Drain-Regionen an der Seitenwand 211 des Halbleiterkörpers 208 erstreckt. Die "Breite" des Gates (Gw) des Transistors 200 ist die Summe der Breite der drei Kanalregionen. Das heißt, die Gate-Breite des Transistors 200 ist gleich der Höhe des Halbleiterkörpers 208 plus der Dicke der Deckschicht auf der oberen Oberfläche der Seitenwand 211, plus der Breite des Halbleiterkörpers 208 plus der Dicke der Deckschicht auf jeder der Seiten 211 des Halbleiterkörpers plus der Höhe des Halbleiterkörpers 208 plus der Dicke der Deckschicht 210 auf der oberen Oberfläche 209 des Halbleiterkörpers 208. Transistoren mit größerer "Breite" können durch Verwendung mehrerer Halbleiterkörper 208 und Deckschichten erhalten werden, die von einer einzelnen Gate-Elektrode umgeben sind, wie in 3I dargestellt.
  • Obwohl ein Tri-Gate-Transistor 200 in 2 dargestellt ist, ist die vorliegende Erfindung gleichermaßen bei anderen dreidimensionalen Transistoren anwendbar. Zum Beispiel ist die vorliegende Erfindung bei einem "Fin-Fet" oder Doppel-Gate-Transistor anwendbar, oder es sind nur zwei Gates an gegenüberliegenden Seiten des Halbleiterkörpers gebildet. Zusätzlich ist die vorliegende Erfindung bei "Omega"-Gates oder rundgewickelten Gate-Vorrichtungen anwendbar, wo die Gate-Elektrode um den Halbleiterkörper gewickelt ist, wie auch unterhalb eines Abschnitts des Halbleiterkörpers. Die Leistung von "Fin-Fet"-Vorrichtungen und "Omega"-Vorrichtungen kann verbessert werden, indem eine verspannte Deckschicht 210 bereitgestellt wird, die auf einem Halbleiterkörper 208 gebildet ist, und dadurch die Mobilität von Trägern in der Vorrichtung erhöht wird. Es ist offensichtlich, daß eine dreidimensionale Vorrichtung eine Vorrichtung ist, die, wenn sie eingeschaltet wird, einen leitenden Kanal oder einen Abschnitt des leitenden Kanals in eine Richtung senkrecht zu der Ebene des Substrats 202 bildet. Ein dreidimensionaler Transistor kann als eine Vorrichtung bezeichnet werden, wo die leitenden Kanalregionen sowohl in die horizontale als auch vertikale Richtung gebildet sind.
  • 3A bis 3I zeigen ein Verfahren zur Bildung eines dreidimensionalen Bulk-Transistors mit einer durch Verspannung verbesserten Mobilität gemäß einer Ausführungsform der vorliegenden Erfindung. Zuerst wird ein Halbleitersubstrat 300 bereitgestellt, wie in 3A dargestellt. In einer Ausführungsform der vorliegenden Erfindung ist das Halbleitersubstrat 300 ein monokristallines Siliziumsubstrat. Das Substrat 300 muß nicht unbedingt ein Siliziumsubstrat sein und kann eine andere Art von Substrat sein, wie ein Silizium-Germanium-Substrat, ein Germanium-Substrat, eine Silizium-Germanium-Legierung, ein Gallium-Arsenid, InSb und GaP. In einer Ausführungsform der vorliegenden Erfindung ist das Halbleitersubstrat 300 ein intrinsisches (d.h., undotiertes) Siliziumsubstrat. In anderen Ausführungsformen der vorliegenden Erfindung ist das Halbleitersubstrat 300 auf eine p-Typ- oder n-Typ-Leitfähigkeit dotiert, mit einer Konzentration zwischen 1 × 1016 bis 1 × 1019 Atomen/cm3. Anschließend wird eine Maske mit Maskenabschnitten 302 zur Bildung von Isolierbereiche auf dem Substrat 300 gebildet, wie in 3A dargestellt ist. In einer Ausführungsform der vorliegenden Erfindung ist die Maske eine oxidationsbeständige Maske. In einer Ausführungsform der vorliegenden Erfindung umfassen die Maskenabschnitte 302 eine dünne Pad-Oxidschicht 304 und eine dickere Siliziumnitrid- oder oxidationsbeständige Schicht 306. Die Maskenabschnitte 302 definieren aktive Regionen 308 im Substrat 300, wo Transistorkörper gebildet werden sollen. Die Maskenabschnitte 302 können mittels Deckbeschichtung einer Pad-Oxidschicht und dann einer Siliziumnitridschicht über dem Substrat 300 gebildet werden. Anschließend werden allgemein bekannte photolithographische Techniken zum Maskieren, Belichten und Entwickeln einer Photoresist-Maskierungsschicht über Stellen verwendet, wo Maskenabschnitte 302 gebildet werden sollen. Der Nitridfilm 306 und die Pad-Oxidschichten 304 werden dann in Ausrichtung mit der gebildeten Photoresistmaske zur Bildung von Maskenabschnitten 302 geätzt, wie in 3A dargestellt ist.
  • In einer Ausführungsform der vorliegenden Erfindung haben die Maskenabschnitte 302 eine Breite (W1), die die minimale Breite oder minimale Feature-Dimension (d.h., kritische Dimension (CD)) ist, die unter Verwendung von Photolithographie in der Herstellung des Transistors definiert werden kann. Zusätzlich sind in einer Ausführungsform der vorliegenden Erfindung die Maskenabschnitte 302 mit einem Abstand D1 getrennt, der der minimale Abstand ist, der unter Verwendung von Photolithographie im Herstellungsprozeß definiert werden kann. Das heißt, Maskenabschnitte 302 haben die kleinste Dimension und sind mit der kleinsten Dimension (d.h., kritischen Dimension) beabstandet, die zuverlässig unter Verwendung des photolithographischen Prozesses erreicht werden kann, der zur Herstellung des Transistors verwendet wird. Auf diese Weise sind Maskenabschnitte 302 mit der kleinsten Größe und größten Dichte definiert, die mit dem photolithographischen Prozeß erreicht werden kann, der zur Herstellung des Transistors verwendet wird.
  • In einer Ausführungsform der vorliegenden Erfindung haben Maskenabschnitte 302 eine Dicke (T1), die gleich oder größer als die Dicke oder Höhe ist, die für den oder die anschließend gebildeten Halbleiterkörper gewünscht ist.
  • Anschließend werden die belichteten Abschnitte des Halbleiters 300, wie in 3B dargestellt, in Ausrichtung mit den äußeren Kanten des Maskenabschnitts 302 zur Bildung von Grabenöffnungen 310 geätzt. Die Grabenöffnungen werden auf eine ausreichende Tiefe geätzt, um benachbarte Transistoren voneinander zu isolieren.
  • Anschließend werden die Gräben, wie in 3C dargestellt, mit einer dielektrischen Schicht 312 gefüllt, um flache Grabenisolierregionen (STI-Regionen) 312 in dem Substrat 300 zu bilden. In einer Ausführungsform der vorliegenden Erfindung wird die dielektrische Schicht gebildet, indem zunächst ein dünnes Auskleidungsoxid im Boden der Seitenwände des Grabens 310 wachsen gelassen wird. Anschließend wird der Graben 312 durch Deckbeschichtung einer dielektrischen Oxidschicht über dem Auskleidungsoxid, zum Beispiel durch einen chemischen "High Density Plasma" (HDP) Aufdampfungsprozeß, gefüllt. Die dielektrische Füllschicht bildet sich auch auf der Oberseite der Maskenabschnitte 302. Die dielektrische Füllschicht kam dann von der Oberseite der Maskenabschnitte 302 entfernt werden, zum Beispiel durch chemisch-mechanisches Polieren. Der chemisch-mechanische Polierprozeß wird fortgesetzt, bis die obere Oberfläche der Maskenabschnitte 302 freigelegt ist und die obere Oberfläche der flachen Grabenisolierregionen 312 im Wesentlichen auf einer Ebene mit der oberen Oberfläche des Maskenabschnitts 302 liegt, wie in 3C dargestellt ist.
  • Obwohl flache Grabenisolierbereiche im Idealfall in der vorliegenden Erfindung verwendet werden, können andere allgemein bekannte Isolierbereiche und -techniken, wie die lokale Oxidation von Silizium (LOCOS) oder versenkte LOCOS verwendet werden.
  • Wie in 3D dargestellt, werden anschließend Maskenabschnitte 302 von dem Substrat 300 entfernt, um Halbleiterkörperöffnungen 314 zu bilden. Zunächst wird ein Siliziumnitridabschnitt 306 unter Verwendung eines Ätzmittels entfernt, das den oxidationsbeständigen oder Siliziumnitridabschnitt 306 wegätzt, ohne die Isolierbereiche 312 signifikant zu ätzen. Nach der Entfernung des Siliziumnitridabschnitts 306 wird der Pad-Oxidabschnittt 304 entfernt. Der Pad-Oxidabschnitt 304 kann zum Beispiel mit einem nassen Ätzmittel entfernt werden, das Fluorwasserstoffsäure (HF) umfaßt. Durch die Entfernung der Maskenabschnitte 302 wird eine Halbleiterkörperöffnung oder ein Graben 314 mit im Wesentlichen vertikalen Seitenwänden gebildet. Die vertikale Seitenwand ermöglicht, daß der Halbleiterkörper innerhalb des Grabens wachsen gelassen und darin begrenzt wird, so daß ein Halbleiterkörper mit annähernd vertikalen Seitenwänden gebildet werden kann.
  • Anschließend wird, wie in 3E dargestellt, ein Halbleiterkörperfilm 316 in der Öffnung 314 gebildet, wie in 3E dargestellt. In einer Ausführungsform der vorliegenden Erfindung ist der Halbleiterkörperfilm 316 ein epitaxialer Halbleiterfilm. Wenn eine durch Verspannung verbesserte Halbleitervorrichtung gewünscht wird, wird in einer Ausführungsform der vorliegenden Erfindung der Halbleiterfilm aus einem einzelkristallinen Halbleiterfilme mit einer anderen Gitterkonstante oder anderen Gittergröße als das darunterliegende Halbleitersubstrat, auf dem er gewachsen ist, gebildet, so daß der Halbleiterfilm unter Verspannung ist. In einer Ausführungsform der vorliegenden Erfindung hat der einzelkristalline Siliziumfilm 316 eine größere Gitterkonstante oder Gittergröße als das darunterliegende Halbleitersubstrat 300. In einer Ausführungsform der vorliegenden Erfindung hat der einzelkristalline Siliziumfilm 316 eine kleinere Gittergröße oder Gitterkonstante als das darunterliegende Halbleitersubstrat 300.
  • In einer Ausführungsform der vorliegenden Erfindung ist der Halbleiterfilm 316 ein epitaxialer Silizium-Germanium-Legierungsfilm, der selektiv auf einem monokristallinen Siliziumsubstrat 300 wachsen gelassen wird. Eine Silizium-Germanium-Legierung kann selektiv in einem epitaxialen Reaktor unter Verwendung eines Abscheidungsgases wachsen gelassen werden, das Dichlorsilan (DCS), H2, German (GeH4) und HCl enthält. In einer Ausführungsform der vorliegenden Erfindung umfaßt die Silizium-Germanium-Legierung 5 bis 40% Germanium und im Idealfall 15 bis 25% Germanium. In einer Ausführungsform der vorliegenden Erfindung ist der epitaxiale Halbleiterfilm 316 eine einzelkristalline Silizium-Kohlenstoff-Legierung, die auf einem Siliziumsubstrat 300 gebildet ist. Der einzelkristalline Halbleiterfilm 316 wird auf eine Dicke abgeschieden, die für die Dicke des Halbleiterkörpers erwünscht ist. In einer Ausführungsform der vorliegenden Erfindung wird er auf eine Dicke von weniger als die Höhe der oberen Oberfläche der Isolierbereiche 312 wachsen gelassen oder abgeschieden. Auf diese Weise begrenzen die Isolierbereiche 312 den Halbleiterfilm 316 innerhalb des Grabens, so daß ein Halbleiterfilm mit annähernd vertikalen Seitenwänden gebildet wird. Als Alternative kann der Halbleiterfilm 316 durch Deckbeschichtung über dem Substrat 300, das in dem Graben 314 enthalten ist, und auf der Oberseite der Isolierbereiche 312 aufgebracht und dann zurückpoliert werden, so daß der Halbleiterfilm 316 von der Oberseite der Isolierbereiche entfernt wird und nur in den Gräben 314 verbleibt, wie in 3E dargestellt ist.
  • In einer Ausführungsform der vorliegenden Erfindung ist der Halbleiterfilm 316 ein undotierter oder intrinsischer Halbleiterfilm. In einer Ausführungsform der vorliegenden Erfindung wird der Halbleiterfilm 316, wenn eine p-Typ-Vorrichtung hergestellt wird, auf eine n-Typ-Leitfähigkeit mit einer Konzentration von 1 × 1016 bis 1 × 1019 Atomen/cm3 dotiert. In einer Ausführungsform der vorliegenden Erfindung wird der Halbleiterfilm 316, wenn eine n-Typ-Vorrichtung hergestellt wird, auf eine p-Typ-Leitfähigkeit mit einer Konzentration von 1 × 1016 bis 1 × 1019 Atomen/cm3 dotiert. Der Halbleiter Film 316 kann während der Abscheidung in einem "In situ"-Prozeß dotiert werden, indem ein Dotierungsgas in dem Abscheidungsprozeß-Gasgemisch enthalten ist. Als Alterative kann der Halbleiterfilm 316 anschließend zum Beispiel durch Ionenimplantation oder Wärmediffusion zur Bildung eines dotierten Halbleiterfilms 316 dotiert werden.
  • Anschließend werden Isolierbereiche 312 zurückgeätzt oder ausgehöhlt, um die Seitenwände 312 des Halbleiterfilms 316 freizulegen und dadurch Halbleiterkörper 318 zu bilden, wie in 3F dargestellt ist. Die Halbleiterkörper 318 haben annähernd vertikale Seitenwände 320, da der Halbleiterfilm 316 während der Abscheidung seitlich durch Isolierbereiche 312 seitlich begrenzt wurde. Die Isolierbereiche 312 werden mit einem Ätzmittel zurückgeätzt, das den Halbleiterfilm 316 nicht signifikant ätzt. Wenn der Halbleiterfilm 316 eine Silizium- oder Siliziumlegierung ist, können die Isolierbereiche 312 mit einem nassen Ätzmittel, das HF umfaßt, ausgehöhlt werden. In einer Ausführungsform der vorliegenden Erfindung werden Isolierbereiche auf eine derartige Höhe zurückgeätzt, daß sie im Wesentlichen in einer Ebene mit der oberen Oberfläche der aktiven Regionen 208 liegen, die in dem Halbleitersubstrat 300 gebildet sind, wie in 3F dargestellt ist.
  • Anschließend wird eine Halbleiterdeckschicht 322, wie in 3G dargestellt, auf der oberen Oberfläche 319 und den Seitenwänden 320 des Halbleiterkörpers 318 gebildet. Die Halbleiterdeckschicht 322 ist ein einzelkristalliner Halbleiterfilm. In einer Ausführungsform der vorliegenden Erfindung ist die Halbleiterdeckschicht 322 aus einem Material mit einer anderen Gitterkonstante oder -größe als der Halbleiterkörper 318 gebildet. In einer Ausführungsform der vorliegenden Erfindung ist die Halbleiterdeckschicht 322 ein einzelkristalliner Siliziumfilm. In einer Ausführungsform der vorliegenden Erfindung ist die Halbleiterdeckschicht 322 ein einzelkristalliner Siliziumfilm, der auf einem Silizium-Germanium-Legierungskörper 318 gebildet ist. In einer Ausführungsform der vorliegenden Erfindung ist die Halbleiterdeckschicht 322 ein einzelkristalliner Siliziumfilm, der auf einem Silizium-Kohlenstoff-Legierungskörper 318 gebildet ist. Eine einzelkristalline Silizium-Deckschicht 322 kann selektiv in einem epitaxialen Abscheidungsreaktor unter Verwendung eines Prozeßgases abgeschieden werden, das DCS, HCl und H2 umfaßt. In einer Ausführungsform der vorliegenden Erfindung ist die Halbleiterdeckschicht 322 zu einer Dicke gebildet, die geringer als ein Maß ist, das zu einer wesentlichen Entspannung in der Halbleiterdeckschicht 322 führt. In einer Ausführungsform der vorliegenden Erfindung ist die Halbleiterdeckschicht 322 zu einer Dicke gebildet, die ausreichend ist, damit die gesamte Inversionsschicht in der Deckschicht gebildet wird, wenn der Transistor eingeschaltet wird. In einer Ausführungsform der vorliegenden Erfindung ist die Halbleiterdeckschicht 322 zu einer Dicke zwischen 50 und 300 Å gebildet. In einer Ausführungsform der vorliegenden Erfindung ist die Halbleiterdeckschicht 322 ein undotierter oder intrinsischer Halbleiterfilm. In einer Ausführungsform der vorliegenden Erfindung ist die Halbleiterdeckschicht 322 auf eine n-Typ-Leitfähigkeit von 1 × 1016 bis 1 × 1019 Atomen/cm3 dotiert, wenn eine p-Typ-Vorrichtung gebildet wird, und auf p-Typ-Leitfähigkeit von 1 × 1016 bis 1 × 1019 Atomen/cm3 dotiert, wenn eine n-Typ-Vorrichtung gebildet wird. In einer Ausführungsform der vorliegenden Erfindung wird die Halbleiterdeckschicht 322 in einem "In situ"-Abscheidungsprozeß dotiert. Als Alternative kann die Deckschicht 322 durch andere allgemein bekannte Techniken, wie durch Ionenimplantation oder durch ein Diffusionssystem mit fester Quelle dotiert werden.
  • Wie in 3H dargestellt ist, wird anschließend ein dielektrischer Gate-Film 324 auf der Deckschicht 322 gebildet, die an den Seitenwänden 320 des Halbleiterkörpers 318 gebildet ist, und wird auf der Deckschicht 322 gebildet, die auf der oberen Oberfläche 319 des Halbleiterkörpers 318 gebildet ist, wie in 3H dargestellt ist. In einer Ausführungsform der vorliegenden Erfindung ist die dielektrische Gate-Schicht 324 eine gewachsene dielektrische Gate-Schicht, wie zum Beispiel, ohne aber darauf beschränkt zu sein, eine Siliziumdioxidschicht, eine Siliziumoxynitridschicht oder eine Kombination davon. Eine Siliziumdioxidschicht oder eine Siliziumoxynitridschicht kann auf der Halbleiterdeckschicht unter Verwendung eines allgemein bekannten trockenen/nassen Oxidationsprozesses wachsen gelassen werden. Wenn die dielektrische Gate-Schicht 324 wachsen gelassen wird, bildet sie sich nur auf Halbleiter enthaltenden Flächen, wie der Deckschicht 322, und nicht auf Isolierbereichen 312. Als Alternative kann die dielektrische Gate-Schicht 324 eine abgeschiedene dielektrische Schicht sein. In einer Ausführungsform der vorliegenden Erfindung ist die dielektrische Gate-Schicht 324 eine Gate-Schicht aus Hoch-k-Dielektrikum, wie eine dielektrische Metalloxidschicht, wie zum Beispiel, ohne aber darauf beschränkt zu sein, Hafniumoxid, Zirkoniumoxid, Tantaloxid und Titanoxid. Eine Metalloxidschicht aus Hoch-k-Dielektrikum kann durch jede allgemein bekannte Technik abgeschieden werden, wie chemische Dampfabscheidung oder Sputtern. Wenn die dielektrische Gate-Schicht 324 abgeschieden wird, bildet sie sich auch auf den Isolierbereichen 312.
  • Wie in 3H dargestellt, wird anschließend ein Gate-Elektrodenmaterial 326 durch Deckbeschichtung über dem Substrat 30 aufgebracht, so daß es auf der und um die dielektrische Gate-Schicht 324 abgeschieden wird. Das heißt, das Gate-Elektrodenmaterial wird auf der dielektrischen Gate-Schicht 324 abgeschieden, die auf der Deckschicht 322 gebildet ist, die auf der oberen Oberfläche des Halbleiterkörpers 318 gebildet ist, und wird auf oder neben der Deckschicht 322 gebildet, die an den Seitenwänden 320 des Halbleiterkörpers 318 gebildet ist. In einer Ausführungsform der vorliegenden Erfindung ist das Gate-Elektrodenmaterial 326 ein polykristallines Silizium. In einer Ausführungsform der vorliegenden Erfindung ist das Gate-Elektrodenmaterial 326 ein Metallfilm. In einer Ausführungsform der vorliegenden Erfindung ist das Gate-Elektrodenmaterial 326 ein Metallfilm mit einer Austrittsarbeit, die auf eine n-Typ-Vorrichtung zurechtgeschnitten ist, und in einer Ausführungsform der vorliegenden Erfindung ist das Gate-Elektrodenmaterial ein Metallfilm mit einer Austrittsarbeit, die auf eine p-Typ-Vorrichtung zurechtgeschnitten ist. Das Gate-Elektrodenmaterial 326 ist zu einer Dicke gebildet, die ausreichend ist, um die Halbleiterkörper 318, die Deckschicht 322 und die dielektrische Gate-Schicht 324 vollständig zu bedecken oder zu umgeben, wie in 3H dargestellt ist.
  • Wie in 3I dargestellt ist, wird anschließend das Gate-Elektrodenmaterial 326 und die dielektrische Gate-Schicht 324 durch allgemein bekannte Techniken strukturiert, um eine Gate-Elektrode 330 und eine dielektrische Gate-Schicht 328 zu bilden. Das Gate-Elektrodenmaterial 326 und die dielektrische Gate-Schicht 324 können unter Verwendung allgemein bekannter Photolithographie- und Ätztechniken strukturiert werden. Die Gate-Elektrode 330 hat zwei seitlich gegenüberliegende Seitenwände 332, die die Gate-Länge der Vorrichtung definieren. In einer Ausführungsform der vorliegenden Erfindung verlaufen die seitlich gegenüberliegenden Seitenwände 332 in eine Richtung senkrecht zu den Halbleiterkörpern 318. Obwohl ein subtraktiver Prozeß für die Bildung der Gate-Elektrode 330 dargestellt ist, können andere allgemein bekannte Techniken, wie ein Replacement-Gate-Prozeß, zur Bildung der Gate-Elektrode 330 verwendet werden.
  • Wie in 3I dargestellt ist, wird anschließend ein Paar von Source-/Drain-Regionen 340 in der Deckschicht 332 und dem Halbleiterkörper 318 an der Gate-Elektrode 330 gegenüberliegenden Seiten gebildet. Wenn eine n-Typ-Vorrichtung gebildet wird, können die Source-/Drain-Regionen zu einer n-Typ-Leitfähigkeit mit einer Konzentration zwischen 1 × 1020 bis 1 × 1021 Atomen/cm3 gebildet werden. In einer Ausführungsform der vorliegenden Erfindung, wenn eine p-Typ-Vorrichtung gebildet wird, kann eine p-Typ-Leitfähigkeit mit einer Konzentration zwischen 1 ×1020 bis 1 × 1021 Atomen/cm3 gebildet werden. Es kann jede bekannte Technik, wie Ionenimplantation oder Wärmediffusion, zur Bildung der Source-/Drain-Regionen verwendet werden. Wenn die Ionenimplantation verwendet wird, kann die Gate-Elektrode 330 zum Maskieren der Kanalregion des Transistors von dem Ionenimplantationsprozeß verwendet werden, wodurch es zu einer Selbstausrichtung der Source-/Drain-Regionen 340 mit der Gate-Elektrode 330 kommt. Falls erwünscht, können die Source-/Drain-Regionen zusätzlich Subregionen, wie Source-/Drain-Verlängerungen und Source-/Drain-Kontaktregionen, umfassen. Allgemein bekannte Prozesse, die die Bildung von Abstandshaltern umfassen, können zur Bildung der Subregionen verwendet werden. Nach Wunsch kann zusätzlich Silicid auf den Source-/Drain-Regionen 340 und auf der Oberseite der Gate-Elektrode 330 gebildet werden, um den elektrischen Kontaktwiderstand weiter zu senken. Dies beendet die Herstellung des dreidimensionalen Bulk-Transistors mit durch Spannung verbesserter Mobilität.
  • Es können allgemein bekannte "Back End"-Techniken zur Bildung von Metallkontakten, Metallisierungsschichten und Innenlagen-Dielektrika verwendet werden, um verschiedene Transistoren zu funktionalen integrierten Schaltungen, wie Mikroprozessoren, miteinander zu verbinden.
  • Ein wertvoller Aspekt der vorliegenden Erfindung ist, daß die Deckschicht die Gate-Breite des Transistors erhöht. Auf diese Weise kann eine minimale Feature-Dimension und -Beabstandung verwendet werden, um die Halbleiterkörper zu bilden, und dann kann die Deckschicht auf und um den minimal definierten Halbleiterkörpern gebildet werden, um die Gate-Breite der Vorrichtung zu vergrößern. Dies erhöht den Strom pro Fläche der Vorrichtung, wodurch die Leistung der Vorrichtung erhöht wird. Die Bildung der Deckschicht auf minimal definierten und getrennten Features verringert den Abstand zwischen minimal beabstandeten Körpern auf einen Abstand von weniger als die kritische Dimension oder weniger als die Dimension, die mit dem Photolithographieprozeß erreichbar ist, der zur Definition der Vorrichtung verwendet wird. Auf diese Weise ermöglicht die Bildung einer Deckschicht das Erreichen einer größeren Gate-Breite bei jedem Halbleiterkörper, während die Körper weiterhin mit den minimalen kritischen Dimensionen (CD) und Abständen definiert sind. Die Verwendung einer Deckschicht zur Vergrößerung der Gate-Breite ist selbst in Anwendungen wertvoll, die keine durch Spannung verbesserte Mobilität erfordern oder wünschen. Als solche beinhalten die Ausführungsformen der vorliegenden Erfindung Anwendungen, wo zum Beispiel Siliziumdeckschichten auf minimal beabstandeten Siliziumkörpern gebildet sind, um die Gate-Breite des hergestellten Transistors zu erhöhen. Zusätzlich ist die Verwendung einer Deckschicht zur Vergrößerung der Gate-Breite pro Fläche in Nicht-Bulk-Vorrichtungen nützlich, wie Tri-Gate- oder dreidimensionalen Vorrichtungen, die auf isolierten Substraten, wie in Silizium-auf-Isolator (SOI) Substraten gebildet sind.
  • In Ausführungsformen der vorliegenden Erfindung werden Stapel von Halbleiterfilmen (d.h., Bulk-Halbleiter 300, Halbleiterkörper 318 und Deckschicht 322) konstruiert, um eine hohe Verspannung in der Deckschicht 322 zu erzeugen, die die Trägermobilität drastisch erhöhen kann. 5 zeigt, wie ein Bulk-Silizium-, monokristallines Siliziumsubstrat, ein Silizium-Germanium-Legierungs-Halbleiterkörper 320 und eine Siliziumdeckschicht 322 eine hohe Zugspannung in der Siliziumdeckschicht 322 erzeugen können. Wenn ein epitaxialer Silizium-Germanium-Legierungsfilm 316 auf einem monokristallinen Substrat 300 wachsen gelassen wird (3E), stimmt die Gitterkonstante der Ebene 502 des Silizium-Germanium-Films 318 parallel zu der Oberfläche des monokristallinen Siliziumsubstrats 300 mit dem Siliziumgitter des Bulk-Siliziumsubstrats 300 überein. Die Gitterkonstante der Ebene 504 der Silizium-Germanium-Legierung 316 senkrecht zu der Siliziumsubstratoberfläche ist aufgrund der tetragonalen Verformung des expitaxialen Silizium-Germanium-Films 316 größer als jene der Ebene 502 parallel zu dem Siliziumsubstrat 300. Sobald die Isolierbereiche 312 versenkt sind (3F), um den Silizium-Germanium-Körper 318 zu bilden, dehnt sich das Silizium-Germanium-Gitter auf der Oberseite 319 aus und die Gitterkonstante an den Seiten zieht sich aufgrund des Vorhandenseins der freien Oberfläche zusammen. Im Allgemeinen ist die Gitterkonstante an der Seitenwand 320 der Silizium-Germanium-Legierung 318 größer als die Gitterkonstante an der oberen Oberfläche 319 der Silizium-Germanium-Legierung, die größer als die Gitterkonstante der Silizium-Germanium-Legierung auf dem monokristallinen Siliziumsubstrat ist. Wenn eine Siliziumdeckschicht 322 auf der verspannten Silizium-Germanium-Legierung wachsen gelassen wird (3G), legt die Silizium-Germanium-Legierung 318 ihre verlängerte vertikale Zelldimension 504 auf eine bereits kleinere Zelldimension der Silizium-Deckschicht 322 auf, wodurch eine orthorhombische verspannte Silizium-Deckschicht 322 an den Seitenwänden des SiGe-Körpers 318 erzeugt wird. Somit erfährt die Siliziumdeckschicht, die an den Seitenwänden 322 der Silizium-Germanium-Legierung gebildet ist, eine wesentliche Zugspannung und eine geringere, aber signifikante Zuspannung auf der oberen Oberfläche 319 der Silizium-Germanium-Legierung. Die Verspannung, die in der Silizium-Deckschicht 322 erzeugt wird, wirkt in eine Richtung senkrecht zu dem Stromfluß in der Vorrichtung.
  • 4A bis 4C zeigen ein Verfahren zur Bildung eines dreidimensionalen Bulk-Transistors mit einer durch Verspannung erhöhten Mobilität, wobei die Deckschicht auf der oberen Oberfläche des Halbleiterkörpers dicker gebildet ist als an den Seitenwänden. Wie in 4A dargestellt, wird der Halbleiterkörperfilm 316 zwischen Isolierbereichen 312 wachsen gelassen, wie unter Bezugnahme auf 3E beschrieben ist. In dieser Ausführungsform wird jedoch ein erster Abschnitt 410 der Deckschicht auf dem Halbleiterkörper 316 vor dem Aushöhlen von Isolierbereichen 312 wachsen gelassen. In einer Ausführungsform der vorliegenden Erfindung wird die Siliziumnitridschicht 306 dicker als für den Halbleiterkörper 318 notwendig gebildet, so daß zusätzlicher Raum bereitgestellt wird, damit der erste Abschnitt 410 der Halbleiterdeckschicht in dem Graben 310 wachsen gelassen werden kann. Auf diese Weise kann der erste Abschnitt der Deckschicht 410 innerhalb der Isolierbereiche 312 begrenzt werden. Nach der Bildung des ersten Abschnitts 410 der Deckschicht werden die Isolierbereiche, wie zuvor beschrieben, versenkt, um einen Halbleiterkörper 318 mit einer Deckschicht 410 zu bilden, die auf seiner oberen Oberfläche gebildet ist, wie in 4B dargestellt ist. Wie in 4C dargestellt ist, wird anschließend ein zweiter Abschnitt 412 der Deckschicht an den Seitenwänden 430 des Halbleiterkörpers 318 und auf dem ersten Abschnitt 410 der Deckschicht, die auf der oberen Oberfläche 319 des Halbleiterkörpers 320 gebildet ist, wachsen gelassen. In einer Ausführungsform der vorliegenden Erfindung ist die Halbleiterdeckschicht 410 zu einer Dicke gebildet, die im Wesentlichen gleich der Dicke des zweiten Abschnitts der Deckschicht 412 ist. Wenn ein im Wesentlichen quadratischer Halbleiterkörper 318 gebildet wird, stellen auf diese Weise der Halbleiterkörper 318 und die Deckschicht weiterhin einen im Wesentlichen quadratischen bedeckten Körper bereit. Anschließend kann die Bearbeitung wie in 3H und 3I dargestellt fortgesetzt werden, um die Herstellung des dreidimensionalen Bulk-Transistors mit einer durch Verspannung erhöhten Mobilität zu beenden.
  • Zusammenfassung
  • Ein Verfahren eines Bulk-Tri-Gate-Transistors mit durch Verspannung erhöhter Mobilität und Verfahren zu dessen Herstellung. Die vorliegende Erfindung betrifft einen nicht-planaren Transistor mit einer durch Verspannung erhöhten Mobilität und dessen Herstellungsverfahren. Bei dem Transistor ist ein Halbleiterkörper auf einem Halbleitersubstrat gebildet, wobei der Halbleiterkörper eine obere Oberfläche auf seitlich sich gegenüberliegenden Seitenwänden hat. Eine Halbleiterdeckschicht ist auf der oberen Oberfläche und an den Seitenwänden des Halbleiterkörpers gebildet. Eine dielektrische Gate-Schicht ist auf der Halbleiterdeckschicht auf der oberen Oberfläche eines Halbleiterkörpers gebildet und ist auf der Deckschicht an den Seitenwänden des Halbleiterkörpers gebildet. Eine Gate-Elektrode mit zwei seitlich sich gegenüberliegenden Seitenwänden ist auf der und um die dielektrische Gate-Schicht gebildet. Ein Paar Source-/Drain-Regionen ist in dem Halbleiterkörper an sich gegenüberliegenden Seiten der Gate-Elektrode gebildet.

Claims (42)

  1. Halbleitervorrichtung, umfassend: einen Halbleiterkörper auf einem Halbleitersubstrat, wobei der Halbleiterkörper eine obere Oberfläche und seitlich sich gegenüberliegende Seitenwände hat; eine Halbleiterdeckschicht, die auf der oberen Oberfläche und an den Seitenwänden des Halbleiterkörpers ausgebildet ist; eine dielektrische Gate-Schicht, die auf der Halbleiterdeckschicht auf der oberen Oberfläche und an den Seitenwänden des Halbleiterkörpers ausgebildet ist; eine Gate-Elektrode mit zwei seitlich sich gegenüberliegenden Seitenwänden, die auf der und um die dielektrische Gate-Schicht ausgebildet sind; und ein Paar Source-/Drain-Regionen, das in dem Halbleiterkörper an sich gegenüberliegenden Seiten der Gate-Elektrode gebildet ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die Halbleiterdeckschicht eine Zugspannung aufweist.
  3. Halbleitervorrichtung nach Anspruch 2, wobei die Halbleiterdeckschicht eine größere Zugspannung an den Seitenwänden des Halbleiterkörpers als auf der oberen Oberfläche des Halbleiterkörpers hat.
  4. Halbleitervorrichtung nach Anspruch 2, wobei die Source-/Drain-Regionen eine n-Typ-Leitfähigkeit aufweisen.
  5. Halbleitervorrichtung nach Anspruch 1, wobei das Halbleitersubstrat ein Siliziumsubstrat ist, wobei der Halbleiterkörper eine Silizium-Germanium-Legierung ist und wobei die Halbleiterdeckschicht ein Siliziumfilm ist.
  6. Halbleitervorrichtung nach Anspruch 1, wobei die Halbleiterdeckschicht eine kompressive Spannung hat.
  7. Halbleitervorrichtung nach Anspruch 6, wobei die Halbleiterdeckschicht eine größere kompressive Spannung an den Seitenwänden als auf der oberen Oberfläche des Halbleiterkörpers hat.
  8. Halbleitervorrichtung nach Anspruch 6, wobei das Halbleitersubstrat ein monokristallines Siliziumsubstrat ist, wobei der Halbleiterkörper eine Silizium-Kohlenstoff-Legierung umfaßt und wobei die Halbleiterdeckschicht ein Siliziumfilm ist.
  9. Halbleitervorrichtung nach Anspruch 1, wobei das Halbleitersubstrat ein Siliziumsubstrat ist, wobei der Halbleiterkörper ein Siliziumkörper ist, und wobei die Halbleiterdeckschicht eine Siliziumdeckschicht ist.
  10. Halbleitervorrichtung, umfassend: einen Silizium-Germanium-Körper, der auf einem monokristallinen Siliziumsubstrat gebildet ist, wobei der Silizium-Germanium-Körper eine obere Oberfläche und zwei seitlich sich gegenüberliegende Seitenwände hat; einen Siliziumfilm, der auf der oberen Oberfläche und an den Seitenwänden des Silizium-Germanium-Körpers gebildet ist; eine dielektrische Gate-Schicht, die auf dem Siliziumfilm auf der oberen Oberfläche des Halbleiterkörpers und auf dem Siliziumfilm an den Seitenwänden des Halbleiterkörpers ausgebildet ist; eine Gate-Elektrode mit zwei seitlich gegenüberliegenden Seitenwänden, die auf der und um die dielektrische Gate-Schicht gebildet sind; und ein Paar Source-/Drain-Regionen, das in dem Halbleiterkörper an gegenüberliegenden Seiten der Gate-Elektrode ausgebildet ist.
  11. Halbleitervorrichtung nach Anspruch 10, wobei der Siliziumfilm auf der oberen Oberfläche des Halbleiterkörpers dicker gebildet ist als an den Seitenwänden des Halbleiterkörpers.
  12. Halbleitervorrichtung nach Anspruch 10, wobei der Siliziumfilm eine Dicke zwischen 50 Å und 300 Å hat.
  13. Halbleitervorrichtung nach Anspruch 10, wobei die Silizium-Germanium-Legierung 5% bis 40% Germanium umfaßt.
  14. Halbleitervorrichtung nach Anspruch 13, wobei die Silizium-Germanium-Legierung etwa 15 bis 25% Germanium umfaßt.
  15. Halbleitervorrichtung nach Anspruch 10, wobei die Source-/Drain-Regionen eine n-Typ-Leitfähigkeit aufweisen.
  16. Halbleitervorrichtung, umfassend: einen Silizium-Kohlenstoff-Legierungskörper, der auf einem monokristallinen Siliziumsubstrat gebildet ist, wobei der Silizium-Kohlenstoff-Legierungskörper eine obere Oberfläche und zwei seitlich sich gegenüberliegende Seitenwände hat; einen Siliziumfilm, der auf der oberen Oberfläche und an den Seitenwänden des Silizium-Kohlenstoff-Legierungskörper gebildet ist; eine dielektrische Gate-Schicht, die auf dem Siliziumfilm auf der oberen Oberfläche des Silizium-Kohlenstoff-Legierungskörpers und auf dem Siliziumfilm an den Seitenwänden des Silizium-Kohlenstoff-Legierungskörpers gebildet ist; eine Gate-Elektrode mit zwei seitlich sich gegenüberliegenden Seitenwänden, die auf der und um die dielektrische Gate-Schicht gebildet sind; und ein Paar Source-/Drain-Regionen, das in dem Halbleiterkörper an gegenüberliegenden Seiten der Gate-Elektrode gebildet ist.
  17. Halbleitervorrichtung nach Anspruch 16, wobei der Siliziumfilm zu einer Dicke zwischen 50 Å und 300 Å gebildet ist.
  18. Halbleitervorrichtung nach Anspruch 17, wobei der Siliziumfilm eine Dicke zwischen 50 Å und 300 Å hat.
  19. Halbleitervorrichtung nach Anspruch 16, wobei die Source-/Drain-Regionen eine p-Typ-Leitfähigkeit aufweisen.
  20. Verfahren zum Herstellen einer Halbleitervorrichtung, umfassend: Ausbilden von zwei Isolierbereichen in einem Halbleitersubstrat, wobei die zwei Isolierbereiche eine aktive Substratregion in dem Halbleitersubstrat zwischen sich definieren, wobei sich der Isolierbereich über das Substrat erstreckt; Ausbilden eines Halbleiterfilms auf der aktiven Region des Halbleitersubstrats zwischen den zwei Isolierbereichen; Zurückätzen der Isolierbereiche zum Bilden eines Halbleiterkörpers aus dem Halbleiterfilm, wobei der Halbleiterkörper eine obere Oberfläche und zwei seitlich sich gegenüberliegende Seitenwände hat; Ausbilden einer Halbleiterdeckschicht auf der oberen Oberfläche und an den Seitenwänden des Halbleiterkörpers; Ausbilden einer dielektrischen Gate-Schicht über der Deckschicht, die an den Seitenwänden der oberen Oberfläche des Halbleiterkörpers gebildet ist; Ausbilden einer Gate-Elektrode mit zwei seitlich sich gegenüberliegenden Seitenwänden auf der und um die dielektrische Gate-Schicht; und Ausbilden eines Paares von Source-/Drain-Regionen in dem Halbleiterkörper an sich gegenüberliegenden Seiten der Gate-Elektrode.
  21. Verfahren nach Anspruch 20, wobei der Halbleiterfilm selektiv von der aktiven Region des Halbleitersubstrats wachsen gelassen wird.
  22. Verfahren nach Anspruch 20, wobei die Deckschicht selektiv von dem Halbleiterkörper wachsen gelassen wird.
  23. Verfahren nach Anspruch 20, wobei die Isolierbereiche mit einem nassen Ätzmittel zurückgeätzt werden.
  24. Verfahren nach Anspruch 20, wobei die Halbleiterdeckschicht eine Zugspannung hat.
  25. Verfahren nach Anspruch 24, wobei die Halbleiterdeckschicht eine größere Zugspannung an den Seitenwänden des Halbleiterkörpers als auf der oberen Oberfläche des Halbleiterkörpers hat.
  26. Verfahren nach Anspruch 24, wobei die Source-/Drain-Regionen eine n-Typ-Leitfähigkeit aufweisen.
  27. Verfahren nach Anspruch 20, wobei das Halbleitersubstrat ein Siliziumsubstrat ist und wobei der Halbleiterkörper eine Silizium-Germanium-Legierung ist und wobei die Halbleiterdeckschicht Silizium ist.
  28. Verfahren nach Anspruch 20, wobei die Halbleiterdeckschicht eine kompressive Spannung hat.
  29. Verfahren nach Anspruch 28, wobei die Halbleiterdeckschicht eine größere kompressive Spannung an den Seitenwänden als auf der oberen Oberfläche des Halbleiterkörpers hat.
  30. Verfahren nach Anspruch 28, wobei das Halbleitersubstrat ein monokristallines Siliziumsubstrat ist, wobei der Halbleiterkörper eine Silizium-Kohlenstoff-Legierung umfaßt, und wobei die Halbleiterdeckschicht expitaxiales Silizium ist.
  31. Verfahren nach Anspruch 28, wobei die Source-/Drain-Regionen eine p-Typ-Leitfähigkeit aufweisen.
  32. Verfahren zum Bilden einer Halbleitervorrichtung, umfassend: Ausbilden von zwei beabstandeten Isolierbereichen in einem Halbleitersubstrat, wobei die beabstandeten Isolierbereiche eine aktive Substratfläche in dem Substrat definieren, wobei sich die Isolierbereiche über die aktive Substratfläche erstrecken; Ausbilden eines Halbleiterfilms auf der aktiven Fläche des Substrats zwischen den Isolierbereichen; Ausbilden einer ersten Deckschicht auf der oberen Oberfläche des Halbleiterfilms zwischen den Isolierbereichen; Zurückätzen der Isolierbereiche zur Bildung eines Halbleiterkörpers mit einer oberen Oberfläche mit der ersten Deckschicht und zwei seitlich sich gegenüberliegenden Seitenwänden; Ausbilden einer zweiten Deckschicht auf der ersten Deckschicht auf der oberen Oberfläche des Halbleiterkörpers und an den Seitenwänden des Halbleiterkörpers; Ausbilden einer dielektrischen Gate-Schicht auf der zweiten Deckschicht auf der ersten Deckschicht auf dem Halbleiterkörper und auf der zweiten Deckschicht an den Seitenwänden des Halbleiterkörpers; Ausbilden einer Gate-Elektrode mit zwei seitlich gegenüberliegenden Seitenwänden auf der und um die dielektrische Gate-Schicht; und Ausbilden eines Paares von Source-/Drain-Regionen in dem Halbleiterkörper an sich gegenüberliegenden Seiten der Gate-Elektrode.
  33. Verfahren nach Anspruch 32, wobei die erste und zweite Deckschicht expitaxiales Silizium sind, und wobei der Halbleiterkörper eine Silizium-Germanium-Legierung ist, und wobei das Halbleitersubstrat ein monokristallines Siliziumsubstrat ist.
  34. Verfahren nach Anspruch 32, wobei die erste und zweite Deckschicht expitaxiales Silizium sind, wobei der Halbleiterkörper eine Silizium-Kohlenstoff-Legierung ist und wobei das Halbleitersubstrat monokristallines Siliziumsubstrat ist.
  35. Verfahren nach Anspruch 32, wobei die erste und zweite Halbleiterdeckschicht eine Zugspannung haben.
  36. Verfahren nach Anspruch 32, wobei die erste und zweite Halbleiterdeckschicht eine kompressive Spannung haben.
  37. Verfahren nach Anspruch 32, wobei der Halbleiterfilm eine andere Gitterstruktur als das Halbleitersubstrat hat, so daß im Halbleiterfilm eine Spannung entsteht.
  38. Verfahren zum Bilden einer Halbleitervorrichtung, umfassend: Ausbilden eines ersten Halbleiterkörpers und eines zweiten Halbleiterkörpers auf einem Substrat, wobei der erste und der zweite Halbleiterkörper jeweils eine obere Oberfläche und zwei sich seitlich gegenüberliegende Seitenwände haben, wobei der erste Halbleiterkörper und der zweite Halbleiterkörper mit einem Abstand getrennt sind; Ausbilden einer Halbleiterdeckschicht an den Seitenwänden und der oberen Oberfläche des ersten und des zweiten Halbleiterkörpers; Ausbilden einer dielektrischen Gate-Schicht auf der oberen Oberfläche und an den Seitenwänden des ersten und zweiten Halbleiterkörpers; und Ausbilden einer Gate-Elektrode auf der dielektrischen Gate-Schicht auf der oberen Oberfläche des ersten und zweiten Halbleiterkörpers und neben der dielektrischen Gate-Schicht an den Seitenwänden des ersten und zweiten Halbleiterkörpers.
  39. Verfahren nach Anspruch 38, wobei die Halbleiterkörper unter Verwendung eines Photolithographieprozesses definiert werden und wobei der Abstand, der den ersten und zweiten Körper trennt, die minimale Dimension ist, die durch den Photolithographieprozeß erreicht werden kann.
  40. Verfahren nach Anspruch 39, wobei der erste und zweite Halbleiterkörper eine Breite gleich der kleinsten Dimension haben, die durch den Photolithographieprozeß definiert werden kann.
  41. Verfahren nach Anspruch 38, wobei der Halbleiterkörper ein expitaxialer Siliziumfilm ist und wobei die Halbleiterdeckschicht ein expitaxialer Siliziumfilm ist.
  42. Verfahren nach Anspruch 38, wobei der Halbleiterkörper ein expitaxialer Silizium-Germanium-Legierungsfilm ist und wobei die Halbleiterdeckschicht ein expitaxialer Siliziumfilm ist.
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