DE112005002300T5

DE112005002300T5 - Ratenkompatible gekürzte quasi-zyklische dünnbesetzte Paritätskontrolle-Codes (LDPC-CODES)

Info

Publication number: DE112005002300T5
Application number: DE112005002300T
Authority: DE
Inventors: Bo Cupertino Xia
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2004-11-24
Filing date: 2005-11-14
Publication date: 2008-02-14
Also published as: CN101036301B; US7752520B2; GB0705996D0; WO2006057879A1; TW200629743A; US20060109821A1; CN101036301A; GB2433685A

Abstract

Vorrichtung, umfassend:
einen Transceiver, der zu einer vereinheitlichten, dünnbesetzten quasi-zyklischen Paritätskontroll-Struktur für variable Coderaten und -größen unter Verwendung einer vereinheitlichten Basismatrix-Definition fähig ist.

Description

HINTERGRUND
Drahtlose Kommunikation hat sich in der gesamten Gesellschaft verbreitet, was den Bedarf für schnellere und zuverlässigere drahtlose Kommunikationstechniken erzeugt hat. Obwohl sie in dieser Hinsicht nicht beschränkt sind, können verschiedene Techniken in drahtlosen Standards übernommen werden, wie etwa die Standards 802.11n, 802.16e und 802.15.3a des „Institute for Electronic and Electrical Engineers" (IEEE). In einem Bemühen, die Zuverlässigkeit dieser Kommunikationstechniken zu verbessern, können sie Vorwärtsfehlerkorrektur-Leistungsmerkmale verwenden, wie etwa dünnbesetzte quasi-zyklische Paritätskontrolle-Codes (quasi-cyclic low-density parity-check, QC-LDPC), die als ein starker Vorwärtsfehlerkorrektur-Kandidat („forward error correction", FEC) mit niedriger Komplexität und hoher Leistung vorgeschlagen wurden. Es gibt jedoch Nachteile dieser FEC-Techniken, wenn variable Coderaten und -größen verwendet werden.
Es besteht also ein starker Bedarf nach einer Vorrichtung und einem Verfahren, die bzw. das zu verbesserter drahtloser Kommunikation mit verbesserter FEC fähig ist und die oben genannten Nachteile vermeidet.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Der als die Erfindung angesehene Gegenstand, wird in dem abschließenden Abschnitt der Patentschrift besonders klargestellt und genau beansprucht. Die Erfindung kann jedoch, sowohl bezüglich Organisation als auch Verfahren des Betriebs, zusammen mit ihren Zielen, Merkmalen und Vorteilen am besten mit Bezug auf die folgende detaillierte Beschreibung verstanden werden, wenn diese zusammen mit den beigefügten Zeichnungen gelesen wird, bei denen:
1 eine zyklische Permutationsmatrix Hsz und eine mz×nz-Paritätskontrollmatrix H sowie eine Basismatrix darstellt.
Man wird erkennen, daß in den Figuren dargestellten Elemente zur Einfachheit und Klarheit der Darstellung nicht notwendigerweise maßstabsgetreu abgebildet wurde. Zum Beispiel sind die Abmessungen einiger der Elemente zur besseren Klarheit gegenüber anderen Elementen übertrieben. Darüber hinaus wurden, wo es angemessen erschien, Bezugszeichen in den Figuren wiederholt, um zusammengehörige oder analoge Elemente zu kennzeichnen.
DETAILLIERTE BESCHREIBUNG
In der folgenden detaillierten Beschreibung werden viele spezifische Details angegeben, um ein gründliches Verständnis der Erfindung zu ermöglichen. Der Fachmann wird jedoch erkennen, daß die vorliegende Erfindung ohne diese speziellen Details angewandt werden kann. An anderer Stelle wurden bekannte Verfahren, Vorgänge, Komponenten und Schaltungen nicht im Detail beschrieben, um die vorliegende Erfindung nicht zu verdunkeln.
Einige Anteile der folgenden detaillierten Beschreibung werden in Form von Algorithmen und symbolischen Repräsentationen von Operationen auf Daten-Bits oder binären Digitalsignalen innerhalb eines Computerspeichers beschrieben. Diese algorithmischen Beschreibungen und Repräsentationen können diejenigen Techniken sein, die der Fachmann im Gebiet der Datenverarbeitung verwendet, um den Inhalt seiner Arbeit einem anderen Fachmann zu erläutern.
Ein Algorithmus wird hier, und im allgemeinen, als eine in sich konsistente Folge von Handlungen oder Operationen verstanden, die zu einem angestrebten Ergebnis führen. Diese umfassen physische Manipulationen physischer Größen. Gewöhnlich, jedoch nicht notwendigerweise, nehmen diese Größen die Form von elektrischen oder magnetischen Signalen an, die gespeichert, übertragen, kombiniert, verglichen und anderweitig manipuliert werden können. Es hat sich zeitweise als nützlich erwiesen, hauptsächlich aus Gründen der allgemeinen Verwendung, diese Signale als Bits, Werte, Elemente, Symbole, Ziffern, Begriffe, Zahlen oder ähnliches zu bezeichnen. Man sollte jedoch erkennen, daß alle diese und ähnliche Ausdrücke mit den angemessenen physischen Größen verknüpft sein sollen, und nur nützliche Kennzeichen sind, die auf diese Größen angewandt werden.
Wenn nicht anders angegeben, sollte man erkennen, wie aus der folgenden Erläuterung deutlich wird, daß in der gesamten Patentschrift Erläuterungen, Ausdrücke wie „Verarbeiten", „Berechnen", „Ausrechnen", „Ermitteln" oder ähnliches verwenden, sich auf die Wirkungsweise und/oder Vorgänge eines Computers oder Rechensystems oder einer ähnlichen elektronischen Rechenvorrichtung beziehen, die Daten, die als physische, etwa elektronische, Größen innerhalb der Register und/oder Speicher des Rechensystems repräsentiert sind, in andere Daten manipulieren und/oder transformieren, die ebenfalls als physische Größen innerhalb der Speicher, Register oder anderer derartiger Vorrichtungen zur Informationsspeicherung, -übertragung oder -darstellung des Rechensystems repräsentiert sind.
Ausführungen der vorliegenden Erfindung können Vorrichtungen zur Ausführung der Vorgänge in ihnen umfassen. Eine Vorrichtung kann speziell für die angestrebten Zwecke konstruiert sein oder sie kann eine Allzweck-Rechenvorrichtung umfassen, die von einem in der Vorrichtung gespeicherten Programm gezielt aktiviert oder neu konfiguriert wird. Ein solches Programm kann auf einem Speichermedium gespeichert werden, wie etwa, aber nicht ausschließlich, auf jeder Art von Disks, einschließlich Floppydisks, optischen Disks, CD-ROMS („compact disc read only memory"), magnetooptischen Disks, ROM („read-only memory"), RAM („random access memory"), EPROM („electrically programmable read-only memory"), EEPROM („electrically erasable and programmable read only memory"), magnetischen oder optischen Karten oder irgend einer Art von Medium, das zur Speicherung von elektronischen Befehlen geeignet ist und fähig ist, mit einem Systembus für eine Rechenvorrichtung verknüpft zu werden.
Die hier vorgestellten Vorgänge und Darstellungen sind nicht inhärent mit irgendeiner speziellen Rechenvorrichtung oder anderer Vorrichtung verbunden. Verschiedene Allzweck-Systeme können zusammen mit Programmen in Übereinstimmung mit den hier angegebenen Lehren verwendet werden, oder es kann sich als nützlich herausstellen, eine spezialisiertere Vorrichtung zu konstruieren, um das angestrebte Verfahren auszuführen. Die angestrebte Struktur für eine Vielzahl dieser Systeme wird aus Beschreibung unten deutlich werden. Darüber hinaus werden die Ausführungen der vorliegenden Erfindung nicht mit Bezug auf irgendeine spezielle Programmiersprache beschrieben. Man wird anerkennen, daß eine Vielzahl von Programmiersprachen verwendet werden kann, um die Lehren der hier beschriebenen Erfindung zu implementieren. Zusätzlich sollte man erkennen, daß die hier beschriebenen Vorgänge, Leistungsmerkmale und Merkmale mit jeder Kombination von Hardware (diskrete oder integrierte Schaltkreise) und Software implementiert werden können.
Die Verwendung der Begriffe „verknüpft" und „angeschlossen", zusammen mit ihren Ableitungen, können verwendet werden. Man sollte erkennen, daß diese Begriffe keine Synonyme zueinander sein sollen. Vielmehr kann in verschiedenen Ausführungen „angeschlossen" verwendet werden, um anzudeuten, daß zwei oder mehr Elemente miteinander in direktem physischen oder elektrischen Kontakt stehen. „Verknüpft” kann verwendet werden, um anzudeuten, daß zwei oder mehr Elemente entweder in direktem oder indirektem (mit anderen eingreifenden Elementen zwischen ihnen) physischen oder elektrischen Kontakt miteinander stehen, und/oder daß die zwei oder mehr Elemente miteinander kooperieren oder interagieren (z. B. wie in einem Ursache-Wirkung-Verhältnis).
Man sollte erkennen, daß Ausführungen der vorliegenden Erfindung in einer Vielzahl von Anwendungen verwendet werden. Obwohl die vorliegende Erfindung in dieser Hinsicht nicht beschränkt ist, können die hier offenbarten Einrichtungen in vielen Vorrichtungen verwendet werden, wie etwa in den Sendern und Empfängern eines Radiosystems. Radiosysteme, die in den Schutzumfang der vorliegenden Erfindung eingeschlossen werden sollen, umfassen, ausschließlich als Beispiel, zellulare Radiotelefon-Kommunikationssysteme, Satellitenkommunikationssysteme, Zweiweg-Radiokommunikationssysteme, Einweg-Pager, Zweiweg-Pager, persönliche Kommunikationssysteme (PCS), PDAs („personal digital assistants"), drahtlose lokal Netze (WLAN), persönliche lokale Netze (PAN) und ähnliches.
Dünnbesetzte quasi-zyklische Paritätskontrolle-Codes (QC-LDPC) wurden als ein starker Vorwärtsfehlerkorrektur(FEC)-Kandidat mit niedriger Komplexität und hoher Leistung vorgeschlagen. Eine Ausführung der vorliegenden Erfindung gibt eine QC-LDPC-Struktur an, die zur Unterbringung von Codes mit einer Vielzahl von Raten und Größen fähig ist.
Ein LDPC-Code kann durch eine binäre Paritätskontrollmatrix H mit einer niedrigen Dichte von 1en charakterisiert werden. Ein strukturierter LDPC-Code kann ein solcher sein, bei dem die Positionen der 1 er in seiner Paritätskontrollmatrix einem bestimmten Muster folgen. QC-LDPC-Codes können eine besondere Klasse von strukturierten Codes bilden, deren Paritätskontrollmatrizen zyklische Permutationsmatrizen oder verschobene Einheitsmatrizen umfassen können.
Betrachtet man nun 1, die allgemein als 100 gezeigt wird, so wird eine zyklische Permutationsmatrix Hsz erzeugt, indem die Diagonale einer z×z-Einheitsmatrix s-mal nach links verschoben wird. Hier wird z als der Erweiterungsfaktor oder Skalierfaktor bezeichnet, und s wird als die Verschiebung bezeichnet. Das Symbol H kann verwendet werden, um den Spezialfall der Nullmatrix 110 zu bezeichnen. Ein Beispiel ist in 1 bei 105 dargestellt.
Eine mz×nz-Paritätskontrollmatrix H kann konstruiert werden, wie bei 115 gezeigt ist. In einer Ausführung der vorliegenden Erfindung kann H eindeutig durch den Erweiterungsfaktor z und eine Basismatrix bestimmt sein, deren Coderate (n – m)/n ist, wie bei 120 gezeigt ist. Coderaten von 1/2, 2/3, 3/4, 5/6 und 7/8 können typischerweise in drahtlosen Kommunikationssystemen verwendet werden, obwohl die vorliegende Erfindung nicht in dieser Hinsicht beschränkt ist.
In manchen Kommunikationsstandards, zum Beispiel, aber nicht ausschließlich, den drahtlosen Kommunikationsstandards 802.16e und 802.11n, kann es erwünscht sein, daß jede LDPC-Coderate eine Familie von Codes mit unterschiedlichen Codegrößen aufweist. Dies kann erreicht werden, indem eine einzelne Basismatrix mit unterschiedlichen Erweiterungsfaktoren erweitert wird. Dieser Ansatz kann jedoch immer noch eine Basismatrix-Definition für jede der Coderaten erfordern.
Eine Ausführung der vorliegenden Erfindung stellt eine vereinheitlichte Basismatrix-Definition für eine Mehrzahl von Coderaten bereit. Die Basismatrix-Definition kann eine Verkettung von mehreren quadratischen Matrizen Sm×Rm = (SRm×m |SR-1m×m |...|S3m×m |S2m×m |S1m×m ) sein, und die Basismatrix für die Rate (r – 1)/r kann Sm×rm = (Srm×m |Sr-1m×m |...|S3m×m |S2m×m |S1m×m )für r = 2, 3, ..., R sein.
Eine Ausführung der vorliegenden Erfindung stellt auch ein Verfahren zur Vorwärtsfehlerkorrektur bereit, das die Verwendung eines Transceivers umfaßt, der zu einer vereinheitlichten, dünnbesetzten quasi-zyklischen Paritätskontrolle-Struktur für variable Coderaten und -größen unter Verwendung einer vereinheitlichten Basismatrix-Definition fähig ist.
Weiter kann diese Basismatrix-Definition eine Verkettung einer Mehrzahl von quadratischen Matrizen Sm×Rm = (SRm×m |SR-1m×m |...|S3m×m |S2m×m |S1m×m )sein, und die Basismatrix für die Rate (r – 1)/r kann Sm×rm = (Srm×m |Sr-1m×m |...|S3m×m |S2m×m |S1m×m ) für r = 2, 3, ..., R sein.
Eine Ausführung der vorliegenden Erfindung kann weiter ein Erzeugnis bereitstellen, das ein Speichermedium mit darauf gespeicherten Befehlen umfaßt, welche, wenn sie von einer Rechnerplattform aufgeführt werden, dazu führen, daß eine Vorwärtsfehlerkorrektur bereitgestellt wird, indem sie einen Transceiver steuern, der in der Lage ist, eine vereinheitlichte, dünnbesetzte quasi-zyklische Paritätskontrolle-Struktur für variable Coderaten und -größen, die eine vereinheitlichte Basismatrix-Definition verwendet, anzuwenden. Weiter kann diese Basismatrix-Definition eine Verkettung einer Mehrzahl von quadratischen Matrizen Sm×Rm = (SRm×m |SR-1m×m |...|S3m×m |S2m×m |S1m×m )sein, und die Basismatrix für die Rate (r – 1)/r kann Sm×rm = (Srm×m |Sr-1m×m |...|S3m×m |S2m×m |S1m×m )für r = 2, 3, ..., R sein.
QC-LDPC-Codes können mittels geschichteter Decodiertechniken decodiert werden, um einen erhöhten potentiellen Decodier-Durchsatz zu erreichen. Ein höherer potentieller Durchsatz kann erreicht werden, indem die Größe der Basismatrizen, und genauer die Zeilenlänge m, verringert wird.
In einer Ausführung der vorliegenden Erfindung kann eine Zeilenlänge m ≥ 4 die minimale Voraussetzung sein, um eine gute Leistung zu erreichen, so daß eine Ausführung der vorliegenden Erfindung die Basismatrix-Größen 4×8 für die Rate 1/2, 4×12 für die Rate 2/3, 4×16 für die Rate 3/4, 4×24 für die Rate 5/6 und 4×32 für die Rate 7/8 bereitstellt. Darüber hinaus stellt eine Ausführung der vorliegenden Erfindung die Verwendung einer vereinheitlichten Basismatrix-Definition bereit, ist aber nicht auf sie beschränkt. Die Definition kann folgendes sein, ist jedoch wieder nicht darauf beschränkt: S4×32 = (S84×4 |S74×4 |S64×4 |S54×4 |S44×4 |S34×4 |S24×4 |S14×4 )für die Rate 7/8 und S4×24 = (S64×4 |S54×4 |S44×4 |S34×4 |S24×4 |S14×4 )für die Rate 5/6 und S4×16 = (S44×4 |S34×4 |S24×4 |S14×4 )für die Rate 3/4 und S4×12 = (S34×4 |S24×4 |S14×4 )für die Rate 2/3 und S4×8 = (S24×4 |S14×4 )für die Rate 1/2.
Während gewisse Merkmale der Erfindung hier dargestellt und beschrieben wurden, werden viele Modifikationen, Ersetzungen, Änderungen und Äquivalente für den Fachmann nun ersichtlich sein. Man sollte daher erkennen, daß die angefügten Ansprüche alle derartige Modifikationen und Änderungen, die unter den wahren Geist der Erfindung fallen, abdecken sollen.
ZUSAMMENFASSUNG
Eine Ausführung der vorliegenden Erfindung sieht eine Vorrichtung vor, die einen Transceiver umfaßt, der fähig ist, eine vereinheitlichte, dünnbesetzte quasi-zyklische Paritätskontrolle-Codestruktur („quasi-cyclic low-density parity-check", QC-LDPC) für variable Coderaten und -größen mittels einer vereinheitlichten Basismatrix-Definition zu codieren und zu decodieren. QC-LDPC-Codes bilden eine spezielle Klasse von strukturierten LDPC-Codes, deren Paritätskontrollmatrizen Permutationsmatrizen oder verschobene Einheitsmatrizen umfassen. Die vereinheitlichte Basismatrix-Definition kann eine Verkettung von einer Mehrzahl von quadratischen Matrizen Sm×Rm = (SRm×m |SR-1m×m |...|S3m×m |S2m×m |S1m×m )sein, und die Basismatrix zur Rate (r – 1)/r kann Sm×rm = (Srm×m |Sr-1m×m |...|S3m×m |S2m×m |S1m×m ) für r = 2, 3, ..., R sein.

Claims

Vorrichtung, umfassend: einen Transceiver, der zu einer vereinheitlichten, dünnbesetzten quasi-zyklischen Paritätskontroll-Struktur für variable Coderaten und -größen unter Verwendung einer vereinheitlichten Basismatrix-Definition fähig ist.
Vorrichtung nach Anspruch 1, wobei die Basismatrix-Definition eine Verkettung einer Mehrzahl von quadratischen Matrizen Sm×Rm = (SRm×m |SR-1m×m |...|S3m×m |S2m×m |S1m×m )ist, und die Basismatrix für die Rate (r – 1)/r Sm×rm = (Srm×m |Sr-1m×m |...|S3m×m |S2m×m |S1m×m )für r = 2, 3, ..., R ist.
Vorrichtung nach Anspruch 2, bei der die Zeilenlänge m der vereinheitlichten Basismatrix-Definition mindestens gleich 4 ist.
Vorrichtung nach Anspruch 3, wobei die Basismatrix-Größen 4×8 für die Rate 1/2, 4×12 für die Rate 2/3, 4×16 für die Rate 3/4, 4×24 für die Rate 5/6 und 4×32 für die Rate 7/8 sind.
Vorrichtung nach Anspruch 4, wobei die vereinheitlichte Basismatrix-Definition für die Rate 7/8 S4×32 = (S84×4 |S74×4 |S64×4 |S54×4 |S44×4 |S34×4 |S24×4 |S14×4 )ist.
Vorrichtung nach Anspruch 4, wobei die vereinheitlichte Basismatrix-Definition für die Rate 5/6 S4×24 = (S64×4 |S54×4 |S44×4 |S34×4 |S24×4 |S14×4 )ist.
Vorrichtung nach Anspruch 4, wobei die vereinheitlichte Basismatrix-Definition für die Rate 3/4 S4×16 = (S44×4 |S34×4 |S24×4 |S14×4 )ist.
Vorrichtung nach Anspruch 4, wobei die vereinheitlichte Basismatrix-Definition für die Rate 2/3 S4×12 = (S34×4 |S24×4 |S14×4 )ist.
Vorrichtung nach Anspruch 4, wobei die vereinheitlichte Basismatrix-Definition für die Rate 1/2 S4×8 = (S24×4 |S14×4 )ist.
Verfahren zu Vorwärtsfehlerkorrektur, umfassend: Einsetzen eines Transceivers, der zu einer vereinheitlichten, dünnbesetzten quasi-zyklischen Paritätskontroll-Struktur für variable Coderaten und -größen unter Verwendung einer vereinheitlichten Basismatrix-Definition fähig ist.
Verfahren nach Anspruch 10, welches weiter umfaßt, daß die Verwendung einer Basismatrix-Definition eine Verkettung einer Mehrzahl von quadratischen Matrizen Sm×Rm = (SRm×m |SR-1m×m |...|S3m×m |S2m×m |S1m×m )ist, und daß die Basismatrix für die Rate (r – 1)/r Sm×rm = (Srm×m |Sr-1m×m |...|S3m×m |S2m×m |S1m×m )für r = 2, 3, ..., R ist.
Erzeugnis, welches ein Speichermedium mit darauf gespeicherten Befehlen umfaßt, die, wenn sie von einer Rechenplattform aufgeführt werden, dazu führen, daß Vorwärtsfehlerkorrektur bereitgestellt wird, indem sie einen Transceiver steuern, der zu einer vereinheitlichten, dünnbesetzten quasi-zyklischen Paritätskontroll-Struktur für variable Coderaten und -größen unter Verwendung einer vereinheitlichten Basismatrix-Definition fähig ist.
Erzeugnis nach Anspruch 13, wobei die vereinheitlichte Basismatrix-Definition eine Verkettung einer Mehrzahl von quadratischen Matrizen Sm×Rm = (SRm×m |SR-1m×m |...|S3m×m |S2m×m |S1m×m )sein kann, und die Basismatrix für die Rate (r – 1)/r Sm×rm = (Srm×m |Sr-1m×m |...|S3m×m |S2m×m |S1m×m )für r = 2, 3, ..., R sein kann.