DE112005003368T5 - Halbleiterchipgehäuse beinhaltend Universal-Anschlussfläche und Verfahren zur Herstellung derselben - Google Patents

Halbleiterchipgehäuse beinhaltend Universal-Anschlussfläche und Verfahren zur Herstellung derselben Download PDF

Info

Publication number
DE112005003368T5
DE112005003368T5 DE112005003368T DE112005003368T DE112005003368T5 DE 112005003368 T5 DE112005003368 T5 DE 112005003368T5 DE 112005003368 T DE112005003368 T DE 112005003368T DE 112005003368 T DE112005003368 T DE 112005003368T DE 112005003368 T5 DE112005003368 T5 DE 112005003368T5
Authority
DE
Germany
Prior art keywords
semiconductor chip
chip
molding material
solderable
chip package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE112005003368T
Other languages
English (en)
Inventor
Rajeev Cupertino Joshi
Venkat Sunrise Spring Court Iyer
Stephen Martin
Jonathan A. Surigao Del Sur Noquil
Connie Cebu Tangpuz
Romel Manatad
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Semiconductor Corp
Original Assignee
Fairchild Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Semiconductor Corp filed Critical Fairchild Semiconductor Corp
Publication of DE112005003368T5 publication Critical patent/DE112005003368T5/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09681—Mesh conductors, e.g. as a ground plane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10166—Transistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10439—Position of a single component
    • H05K2201/10477—Inverted
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10689—Leaded Integrated Circuit [IC] package, e.g. dual-in-line [DIL]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10969—Metallic case or integral heatsink of component electrically connected to a pad on PCB
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Abstract

Halbleiterchipgehäuse, umfassend:
einen Halbleiterchip mit einer ersten Oberfläche und einer zweiten Oberfläche;
eine Leiterrahmenstruktur, wobei der Halbleiterchip mit der Leiterrahmenstruktur gekoppelt ist;
ein Ausformmaterial, welches um wenigstens einen Abschnitt des Chips und wenigstens einen Abschnitt der Leiterrahmenstruktur ausgeformt ist und welches eine äußere Oberfläche aufweist, worin die erste Oberfläche des Halbleiterchips im Wesentlichen fluchtend mit wenigstens einem Teil der äußeren Oberfläche des Ausformmaterials ist; und
eine lötbare Schicht auf wenigstens einem Abschnitt der äußeren Oberfläche des Ausformmaterials.

Description

  • Hintergrund der Erfindung
  • Die FLMP (Flip chip in leaded molded package, Schaltungschip in verbunden ausgeformtem Gehäuse) ist eine bedeutsame Gehäusetechnologie, welche im Gebiet der Leistungs-MOSFET Gehäuse entwickelt wurde. Ihre elektrischen und thermischen Eigenschaften bleiben in der Industrie unübertroffen. Es verwendet Flip chip MOSFET Technologie auf einem Leiterrahmen (mit Steuer- und Kathoden-Verbindungen). Die Rückseite des Chips ist aus dem Gehäuse ausgesetzt. In einigen Fällen kann die ausgesetzte Rückseite des Chips als ein Ableitungs-Anschluss für die Gehäuse dienen.
  • Während Gehäuse vom FLMP-Typus wünschenswert sind, können die Rohchips in Gehäusen vom FLMP-Typus in der Größe variieren. Dies resultiert in Chipgehäusen mit variablen Anschlussflächen. In einigen Fällen wird die Anschlussfläche durch den Anteil der erforderlichen lötbaren Oberfläche bestimmt, um das Gehäuse auf einer Schaltkreisplatine zu montieren. Es wäre wünschenswert, wenn Gehäusen mit unterschiedlichen Formgrößen hergestellt werden könnten, während sie eine „universelle" Anschlussfläche anstelle von unterschiedlichen Anschlussflächen aufweisen.
  • Ausführungen der Erfindung betreffen dieses und andere Probleme, individuell und insgesamt.
  • Zusammenfassung der Erfindung
  • Ausführungsformen der Erfindung sind gerichtet auf Halbleiterchipgehäuse, elektrische Anordnungen und Verfahren.
  • Eine Ausführungsform der Erfindung ist auf eine Halbleiterchipgehäuse gerichtet, umfassend einen Halbleiterchip mit einer ersten Oberfläche und einer zweiten Oberfläche; eine Leiterrahmenstruktur worin der Halbleiterchip mit der Leiterrahmenstruktur gekoppelt ist; ein Ausformmaterial, welches um wenigstens einen Abschnitt des Chips und wenigstens einen Abschnitt der Leiterrahmenstruktur ausgeformt ist und welches eine äußere Oberfläche aufweist, worin die erste Oberfläche des Halbleiterchips im Wesentlichen fluchtend mit wenigstens einem Teil der äußeren Oberfläche des Ausformmaterials ist; und eine lötbare Schicht auf wenigstens einem Abschnitt der äußeren Oberfläche des Ausformmaterials.
  • Eine andere Ausführungsform der Erfindung ist auf ein Verfahren gerichtet, umfassend: Bereitstellen eines Halbleiterchips mit einer ersten Oberfläche und einer zweiten Oberfläche; Befestigen des Halbleiterchips an einer Leiterrahmenstruktur, worin der Halbleiterchip mit der Leiterrahmenstruktur gekoppelt wird; Ausformen eines Ausformmaterials um wenigstens einen Abschnitt des Chips und wenigstens einen Abschnitt der Leiterrahmenstruktur, worin das ausgeformte Ausformmaterial eine äußere Oberfläche beinhaltet und worin die erste Oberfläche der Halbleiterchip im wesentlichen fluchtend mit wenigstens einem Teil der äußeren Oberfläche des Ausformmaterials ist; und Ausformen einer lötbaren Schicht auf wenigstens einem Abschnitt der äußeren Oberfläche des Ausformmaterials.
  • Andere Ausführungsformen sind auf elektrische Anordnungen gerichtet.
  • Diese und andere Ausführungsformen werden in weiterem Detail nachfolgend beschrieben.
  • Kurze Beschreibung der Zeichnungen
  • 1 zeigt verschiedene Halbleiterchipgehäuse mit verschiedenen, ausgesetzten Chipoberflächen.
  • 2(A)–2(H) zeigen Prozessschritte in der Ausbildung einer Halbleiterchipgehäuse mit einer ausgesetzten Chipoberfläche.
  • 3(A)–3(D), 4(A) und 4(B) zeigen perspektivische Bodenansichten der Chipgehäuse.
  • 4(C) zeigt eine quergeschnittene Seitenansicht der Chipgehäuse in 4(A) und 4(B), welche auf eine Schaltkreisplatine montiert ist.
  • 5(A)–5(B) zeigen perspektivische Bodenansichten der Chipgehäuse.
  • 5(C) zeigt eine quergeschnittene Seitenansicht des Chipgehäuses gemäß 5, welche auf einer gedruckten Schaltkreisplatine montiert ist.
  • 6(A) und 6(B) zeigen perspektivische Bodenansichten der Chipgehäuse.
  • 7(A) und 7(B) zeigen quergeschnittene Seitenansichten der Gehäuse in 6(A) und 6(B), wenn sie auf einer Schaltkreisplatine montiert sind.
  • 8(A)–8(B), 9(A)–9(B) und 10(A)–10(B) zeigen perspektivische Bodenansichten der Chipgehäuse.
  • 11 zeigt eine quergeschnittene Seitenansicht einer Chipgehäuse, wobei die ausgesetzte Oberfläche des Chips auf der Oberseite der Chipgehäuse angeordnet anstelle auf der Bodenseite der Chipgehäuse.
  • 12 zeigt eine quergeschnittene Seitenansicht eines Chipgehäuses gemäß einer anderen Ausführungsform der Erfindung.
  • 13 zeigt eine quergeschnittene Seitenansicht eines Chipgehäuses gemäß einer anderen Ausführungsform der Erfindung, worin ein Kühlkörper auf einer oberen Oberfläche eines Chipgehäuses befestigt ist.
  • Detaillierte Beschreibung
  • Ausführungsformen der Erfindung sind gerichtet auf Verfahren zum Herstellen von Halbleiterchipgehäusen, Chipgehäusen und elektrische Anordnungen.
  • Ein beispielhaftes Halbleiterchipgehäuse gemäß einer Ausführungsform der Erfindung kann einen Halbleiterchip aufweisen, welcher eine metallisierte Rückseite beinhaltet, die durch ein Ausformmaterial aus dem Gehäuse ausgesetzt ist. Eine lötbare Schicht ist auf dem Ausformmaterial ausgebildet, um den lötbaren Bereich des Chipgehäuses zu erhöhen. Durch Ausbilden einer lötbaren Schicht auf einem Chipgehäuse kann eine universelle Anschlussfläche (d.h., eine Anschlussfläche, die zu den Anschlussflächen korrespondiert, die anderen Chipgehäusen zugeordnet sind) erstellt werden, ungeachtet der seitlichen Abmessungen des Chips in dem Chipgehäuse.
  • Die lötbare Schicht kann auf dem Ausformmaterial in dem Gehäuse ausgebildet werden, nachdem das Ausformmaterial ausgeformt wird. Die lötbare Schicht kann etwas oder alles der Boden (oder Ober-) Seite des Gehäuses bedecken. Sie kann oder kann nicht zu der Oberfläche des Chips, welcher durch das Ausformmaterial ausgesetzt ist, Kontakt ausbilden. Sie kann auch als Verbindungsmedium zwischen der ausgesetzten, metallisierten Rückseite des Chips und einem leitenden Pad auf einem PCB (Printed Circuit Board, gedruckte Schaltkreisplatine) dienen. Lot oder ein leitendes Klebematerial kann verwendet werden, um die lötbare Schicht in der Chipgehäuse mit der PCB zu koppeln. Eine oberseitige, lötbare Schicht könnte die Befestigung eines äußeren Kühlkörpers erleichtern.
  • Die lötbare Schicht kann ausgebildet werden verwendend jeglichen geeigneten Prozess. Zum Beispiel kann die lötbare Schicht ausgebildet werden durch Prozesse beinhaltend Sputtern, Aufdampfen, Siebdruck, Tampondruck und/oder Plattieren (z.B. stromloses Plattieren oder Elektroplattieren). In einem spezifischen Beispiel kann die lötbare Schicht durch Sputtern einer Keimschicht auf das Ausformmaterial in das Gehäuse ausgeformt werden. Nach dem Sputtern kann Metall auf die Keimschicht plattiert werden. Abdeckungs-Prozesse, wie Sputtern oder Aufdampfen können eine Maske verwenden, um das leitende Material auf ausgewählte Bereiche des Chipgehäuses abzulagern oder können einen der Ablagerung folgenden Entfernungsprozess verwenden, um das abgelagerte, leitende Material von ungewünschten Bereichen zu entfernen.
  • Die lötbare Schicht kann auch aus einer oder mehrerer Unterschichten ausgebildet werden. Zum Beispiel kann die lötbare Schicht eine Befestigungs-Unterschicht und eine lötbare Zwischen-Unterschicht auf der Oberseite der Befestigungs-Unterschicht umfassen. Die Unterschichten können ausgebildet werden unter Verwendung der gleichen oder unterschiedlicher Prozesse.
  • Die lötbare Schicht kann jegliches geeignete Material umfassen. Zum Beispiel kann die lötbare Schicht eine leitfähige Tinte umfassen. Leitfähige Tinten werden bevorzugt in der lötbaren Schicht verwendet, da leitfähige Tinten gute Haftung zu ausgeformten Kunststoffmaterialien aufweisen. Leitfähige Tinten umfassen typischerweise leitfähige Partikel in einem Trägermedium. Die leitfähigen Partikel können Edelmetalle wie Ag, Au, Pd, Pt und Legierungen derselben umfassen und/oder Übergangsmetalle wie Sn, Cu und Legierungen derselben. Das Trägermedium kann einen warmaushärtenden Harz wie einen Epoxiharz umfassen. Geeignete leitfähige Tinten sind kommerziell erhältlich von Dow Corning (z.B. Dow Corning PI 2000 und PI 2200) und anderen Herstellern leitfähiger Tinten. Solche leitfähigen Tinten werden typischerweise abgelagert und dann ausgehärtet, unter Verwendung, zum Beispiel eines Aufschmelzofens.
  • Während leitfähige Tinten gute elektrische Eigenschaften aufweisen, können einige leitfähige Tinten nicht direkt lötbar sein. In solchen Fällen kann es wünschenswert sein, die Tinte mit einem lötbaren Zwischenmetall zu plattieren, wie Sn, um eine lötbare Zwischenschicht auszuformen. In diesem Fall kann die lötbare Schicht eine ausgehärtete, leitfähige Tintenschicht und eine abgelagerte Metallschicht umfassen. Sperrmetalle wie Nickel können verwendet werden zwischen der abgelagerten und ausgehärteten leitfähigen Tintenunterschicht und der lötbaren Zwischenschicht.
  • Die lötbare Schicht kann auch jegliche geeignete Form aufweisen. Zum Beispiel, wie es in den folgenden Beispielen gezeigt ist, kann die lötbare Schicht kontinuierlich oder diskontinuierlich sein. Sie kann auch eine Dicke von weniger als 100 μm in einigen Ausführungsformen haben. Zum Beispiel kann die lötbare Schicht eine Dicke zwischen 10 und 30 μm haben.
  • Die Chips in den Halbleiterchipgehäusen beinhalten vorzugsweise vertikale Leistungstransistoren. Vertikale Leistungstransistoren beinhalten VDMOS-Transistoren und vertikale, bipolare Leistungstransistoren. Ein VDMOS-Transistor ist ein MOSFET (Metal Oxide Semiconductor Field Effect Transistor) welcher zwei oder mehr Halbleiterregionen aufweist, die durch die Fusion ausgebildet sind. Er hat eine Kathodenregion, eine Ableitungsregion und eine Steuerregion. Die Vorrichtung ist vertikal, indem die Kathodenregion und die Ableitungs region auf gegenüberliegenden Oberflächen des Halbleiterchips sind. Die Steuerregion kann eine Grabentorstruktur oder eine plane Torstruktur sein und ist auf der gleichen Oberfläche wie die Kathodenregion ausgebildet. Grabentorstrukturen sind bevorzugt, da Grabentorstrukturen schmaler sind und weniger Platz beanspruchen als plane Torstrukturen. Während des Betriebs ist der Stromfluss von der Kathodenregion zu der Ableitungsregion in einer VDMOS-Vorrichtung im Wesentlichen senkrecht zu den Chipoberflächen. In anderen Ausführungsformen können die Transistoren in den Halbleiterrohchips bipolare Transistoren wie IGBTs (Insulated Steuer Bipolar Transistors) sein. In solchen Ausführungsformen kann eine Seite des Halbleiterchips eine Emissionsregion und eine Basisregion aufweisen. Die andere Seite des Chips kann einen Kollektorbereich aufweisen.
  • Das Ausformmaterial, welches in den Chipgehäusen gemäß der Ausführungsformen der Erfindung verwendet wird, kann jegliches geeignete Material umfassen und kann in jegliche geeignete Form in den Chipgehäusen ausgeformt werden. Geeignete Ausformmaterialien können thermisch aushärtende Kunststoffe wie Epoxidharz beinhalten.
  • Spezifische Gehäusesausführungsformen sind in den Figuren gezeigt.
  • 1 zeigt Bodenansichten von verschiedenen Halbleiterchipgehäusen mit ausgesetzten Chipoberflächen. Auf der linken Seite sind vier Chipgehäuse 12 mit vier unterschiedlichen ausgesetzten Chipoberflächen 12(a) korrespondierend zu Rohchips mit unterschiedlichen Größen. Die unterschiedlichen Größen stellen unterschiedliche lötbare Bereiche und daher unterschiedliche „Anschlussflächen" dar. Verwendend Ausführungsformen der Erfindung können die Chipgehäuse 12 mit unterschiedlich bemessenen Rohchips mit einer lötbaren Schicht 15 beschichtet werden, um Chipgehäuse 14 mit der gleichen oder im Wesentlichen der gleichen Anschlussfläche auszubilden.
  • Erzeugen von Chipgehäusen mit einheitlichen lötbaren Anschlussflächen hat eine Vielzahl von Vorteilen. Zuerst kann ein Elektronikhersteller durch Bereitstellen der Chipgehäuse mit der gleichen oder im Wesentlichen der gleichen Anschlussfläche eine Schaltkreisplatine mit einheitlich bemessenem Anschlussaufnahme verwenden. Spezielle Aufnahmen zum Aufnehmen von Chipgehäusen mit unterschiedlichen lötbaren Anschlussflächen werden nicht benötigt. Als zweites kann das Verwenden von Chipgehäusen mit unterschiedlichen Anschlussflächen Herstellungsprobleme erzeugen, wenn ein Elektronikhersteller nur einen Typus von Schablonenmasken hat. Die Schablonenmaske kann angepasst werden, um Lotablagerungen von einzelner Größe auszubilden. Wenn zuviel Lot auf dem leitenden Bereich einer Schaltkreisplatine platziert wird und wenn das Lot einen nicht lötbaren Bereich berührt, wie das Ausformmaterial in dem Chipgehäuse, kann das Lot entgegen der lötbaren, ausgesetzten Chipoberfläche abgezogen werden und wird das Ausformmaterial nicht benetzen. Dies kann verursachen, dass etwas Lot nach auswärts in Richtung der Leitungen des Gehäuses fließt, hierdurch das Risiko des Kurzschlusses der Leitungen und das Risiko der Herstellung schadhafter elektronischer Teile erhöhend.
  • 2(A) bis 2(H) zeigen die Prozessschritte, welche verwendet werden können, um eine Chipgehäuse mit einer ausgesetzten Chipoberfläche herzustellen. Beispielhafte Prozessschritte können auch in US Patent Nr. 6,720,642 gefunden werden, welche hierin durch Bezugnahme in seiner Gesamtheit einbezogen ist und dem gleichen Inhaber wie die vorliegende Anmeldung zugeordnet ist.
  • Wie in 2(A) gezeigt, ist ein mit Lothügeln versehener Halbleiterchip 34 auf dem Formbefestigungsbereich einer Leiterrahmenstruktur 32 montiert. Die Leiterrahmenstruktur 32 kann ein leitendes Metall wie Kupfer umfassen und kann oder kann nicht mit anderen Metallen plattiert sein.
  • Die Leiterrahmenstruktur 32 kann eine Steuer-Leiterstruktur und eine Kathoden-Leiterstruktur beinhalten. Sowohl die Steuer-Leiterstruktur als auch die Kathoden-Leiterstruktur kann eine oder mehrere Leitungen aufweisen, welche sich davon erstrecken. Abschnitte der Steuer-Leiterstruktur und der Kathoden-Leiterstruktur können einen Chipbefestigungsbereich der Leiterrahmenstruktur 32 ausbilden. Der Chipbefestigungsbereich ist der Bereich der Leiterrahmenstruktur 32, wo ein Chip befestigt ist.
  • Wie in 2(A) gezeigt sind auf einer zweiten Oberfläche 34(B) des Chips 34 Hügel. der Chip 34 wird umgedreht und dann auf den Formbefestigungsbereich der Leiterrahmenstruktur 32 montiert. Die Hügel auf des Chips 34 können ein Pb oder Sn basiertes Lot umfassen und können in der Form von Lotbällen, Säulen etc. sein oder können in der Form von Drahtanbindungsstiften sein, welche mit einem lötbaren Material bedeckt sind. Drahtanbindungsstifte sind in der US Patentanmeldung Nr. 10/386,211, eingereicht am 10. März 2003 beschrieben, welche hierin durch Bezugnahme in ihrer Gesamtheit einbezogen ist. Beispielhafte Stifte können Kupfer mit einer äußeren oxidationsbeständigen Schicht beinhalten, welche ein Edelmetall umfasst. Bezugnehmend auf 2(A) können die Lothügel mit Kathode und Steuerbereichen auf der zweiten Oberfläche 34(B) des Chips 34 verbinden. Lot kann auch auf dem Formbefestigungsbereich der Leiterrahmenstruktur 32 vor dem Befestigen der mit Lothügeln versehenen Halbleiterchip 34 an der Leiterrahmenstruktur 32 vorhanden sein.
  • Wie in 2(B) gezeigt, wird, nachdem der Chip 34 auf der Leiterrahmenstruktur 32 montiert ist, ein Lotaufschmelzprozess dann ausgeführt. Der Lotaufschmelzprozess schmilzt die Lothügel auf dem Halbleiterchip 34 so auf, dass der Halbleiterchip 34 an der Leiterrahmenstruktur 32 festhält. Der Aufschmelzprozess kann ein „Nichtkollaps" Prozess sein, wo die Lothügel während des Rückflusses nicht kollabieren. Geeignete Rückflusstemperaturen und Bedingungen sind dem Fachmann bekannt.
  • 2(C) zeigt eine perspektivische Unteransicht eines Chipgehäuses, während (D) die Draufsicht eines Chipgehäuses zeigt. Wie in 2(C) gezeigt, wird ein Ausformmaterial 36 um der Chip 34 geformt. Eine erste Oberfläche 34(A) des Chips 34 wird durch das Ausformmaterial 36 ausgesetzt. Die erste Oberfläche 34(A) kann einen Ableitungsbereich eines MOSFET in dem Chip 34 entsprechen. Jedoch kann die erste Oberfläche 34(A) jeglichem geeigneten Eingangs- oder Ausgangsanschluss in anderen Ausführungsformen entsprechen.
  • Im beispielhaften Ausformprozess kann ein Band (nicht gezeigt) auf der ersten Oberfläche 34(A) des Chips 34 platziert werden (wie gezeigt in 2(B)). Der mit Band versehene Chip kann in einer Formkammer platziert werden. Ausformmaterial kann um den Chip 34 ausgeformt und ausgehärtet werden. Nach dem Ausformen wird das Band entfernt. Das geformte Chipgehäuse hat ein Ausformmaterial mit einer äußeren Oberfläche, welche im Wesentlichen fluchtend mit der ausgesetzten Chipoberfläche 34(A) ist. Geeignete Ausformbedingungen können vom Fachmann bestimmt werden.
  • Bezugnehmend auf 2(C) kann auch ein Entfernungsprozess ausgeführt werden. In einem Entfernungsprozess wird überschüssiges Ausformmaterial und Leiterrahmenmaterial entfernt. Bezugnehmend auf 2(E) wird dann ein Wasser-Entgratungsprozess ausgeführt. In diesem Schritt kann überschüssiges Ausform-Compound von der Chipgehäuse entfernt werden unter Verwendung eines Wasserstrahls.
  • Wie in 2(F) gezeigt, können ein Steuer-Leiterschnitt, Streifentest und ein Lasermarkierungsprozess ausgeführt werden. Die Steuer-Leitung des Gehäuses kann abgetrennt werden, so dass die Kathoden-Leitungen und die Steuer-Leitungen elektrisch voneinander isoliert sind. Die Gehäuse kann dann getestet werden und dann mit entsprechenden Identifizierungsinformationen markiert werden.
  • Wie in 2(G) gezeigt kann dann ein Trimm-, Ausform- und Vereinzelungsprozess ausgeführt werden. Zuletzt kann ein Tape- und Real-Prozess ausgeführt werden, wie gezeigt in 2(H). Trimm-, Ausform-, Vereinzelungs- und Tape-, und Real Prozesse sind bekannt.
  • 3(A) zeigt eine Bodenansicht eines Halbleiterchipgehäuses 50 mit einem Ausformmaterial 36, welches eine äußere Bodenoberfläche aufweist, die im Wesentlichen fluchtend mit einer ersten Oberfläche 34(A) des Halbleiterchip 34 ist. Die erste Oberfläche 34(A) kann ein Teil einer metallisierten Rückseite des Chips 34 sein. Das Metall an der ersten Oberfläche 34(A) des Chips 34 kann ein lötbares Metall umfassen. Leitungen 38 erstrecken sich seitlich von dem Ausformmaterial 36 weg. Wie gezeigt, belegt die erste Oberfläche 34(A) weniger als die Hälfte der unteren Oberfläche des Gehäuses 50 in diesem Beispiel.
  • 3(B)–3(D) zeigen perspektivische Bodenansichten der Halbleiterchipgehäuse mit lötbaren Schichten.
  • 3(B) zeigt ein Chipgehäuse 50, beinhaltend eine lötbare Schicht 22 (z.B. eine ausgehärtete lötbare Tinte) welche die äußere Oberfläche des Ausformmaterials 36 bedeckt, aber nicht die ausgesetzte erste Oberfläche 34(A) des Chips 34 bedeckt oder nur einen kleinen Abschnitt der ersten Oberfläche 34(A) bedeckt. Wenn das Chipgehäuse 50(A) auf eine Schaltkreisplatine montiert wird kann Lot (nicht gezeigt) sowohl die erste Oberfläche 34(A) als auch die lötbare Schicht 22 kontaktieren.
  • 3(C) zeigt ein Chipgehäuse 50(A), beinhaltend eine lötbare Schicht 22, welche sowohl die erste Oberfläche 34(A) des Chips 34 als auch das Ausformmaterial 36 bedeckt. In diesem Beispiel ist die lötbare Schicht 22 diskontinuierlich, anstelle von kontinuierlich.
  • 3(D) zeigt ein Chipgehäuse 50(A), welche eine lötbare Schicht 22 beinhaltet, die auf sowohl der ersten Oberfläche 34(A) des Chips 34 als auch dem Ausformmaterial 36 ausgebildet ist. In diesem Beispiel ist die lötbare Schicht 22 eine kontinuierliche Schicht anstelle einer diskontinuierlichen Schicht.
  • 4(A) zeigt ein Chipgehäuse 50 mit einem Chip 34, welcher eine erste Oberfläche 34(A) hat, welche durch ein Ausformmaterial 36 ausgesetzt ist. In diesem Beispiel belegt die erste Oberfläche 34(A) des Chips 34 mehr als die Hälfte der unteren Oberfläche des Gehäuses 50.
  • 4(B) zeigt ein Chipgehäuse 50(A) mit einem Chip 34, welcher eine erste Oberfläche 34(A) aufweist, die kleiner ist als die erste Oberfläche 34(A) des Chips, der in 4(A) gezeigt ist. Um die Anschlussfläche der Chipgehäuse 50(B) in 4(B) gleich auszubilden wie die Anschlussfläche des Chipgehäuses 50(A) in 4(A) ist eine lötbare Schicht 22 auf der äußeren Oberfläche des Ausformmaterials 36 in dem Chipgehäuse 50, welches in 4(B) gezeigt ist, ausgebildet. Folglich können die Chipgehäuse 50, 50(A) in 4(A) und 4(B) die gleiche Anschlussfläche haben, aber unterschiedlich bemessene Chips 34 aufweisen.
  • 4(C) zeigt die Chipgehäuse 50, 50(A), welche in 4(A) und 4(B) gezeigt sind, montiert auf einer gedruckten Schaltkreisplatine 60. Lot 70 ist auf lei tenden Lötaugen (nicht gezeigt) auf der gedruckten Schaltkreisplatine 60 angeordnet. Wie in 4(C) gezeigt ist die Menge des benutzten Lotes 70 die gleiche für beide Gehäuse 50, 50(A), sogar obwohl die Gehäuse 50, 50(A) unterschiedlich bemessene Chips beinhalten. Zusammen können die gedruckte Schaltkreisplatine 60 und ein Chipgehäuse gemäß einer Ausführungsform der Erfindung eine elektrische Anordnung ausbilden.
  • 5(A) zeigt ein Chipgehäuse 50 ohne eine lötbare Schicht darauf. Das Chipgehäuse 50 beinhaltet ein Ausformmaterial 36, welches eine erste Oberfläche 34(A) eines Halbleiterchips 34 aussetzt. Leitungen 38 erstrecken sich seitlich auswärts von dem Ausformmaterial 36.
  • 5(B) zeigt ein Chipgehäuse 50(A), beinhaltend ein Ausformmaterial 36 und eine lötbare Schicht 22 sowohl auf der ersten Oberfläche 34(A) eines Chips 34 als auch dem Ausformmaterial 36. Der Chip 34 in 5(B) ist von gleicher Größe wie der Chip 34 in 5(A). Wie in 5(C) gezeigt kann das in 5(B) gezeigte Chipgehäuse 50(A) auf einer gedruckten Schaltkreisplatine 60 montiert werden. Lot 70 kann auf der gedruckten Schaltkreisplatine 60 vorhanden sein.
  • 6(A) und 6(B) zeigen andere Gehäuse 51(A), 51(B) mit diskontinuierlichen, lötbaren Schichten 22. Das Chipgehäuse 51(A), welche in 6(A) gezeigt ist, hat einen größere Chip 34 als der Chip 34 in dem Chipgehäuse 51(B), welche in 6(B) gezeigt ist. In 6(A) und 6(B) sind die diskontinuierlichen, lötbaren Schichten 22 in der Form von gemusterten Rechtecken. Andere Muster können in anderen Ausführungsformen verwendet werden.
  • 7(A) zeigt, wie die Chipgehäuse 51(A), 51(B) auf einer gedruckten Schaltkreisplatine 60 unter Verwendung von Lot 70 montiert werden können. Wie gezeigt ist die Menge des Lots 70, welche verwendet wird, um beide Gehäusen 51(A), 51(B) zu montieren, die gleiche, selbst obwohl unterschiedlich bemessene Chips 34 verwendet werden. 7(B) zeigt die Chipgehäuse 51(A), 51(B) nachdem Sie auf einer Schaltkreisplatine montiert wurden. Bei Bezugsnummer 170 benetzt das Lot 70 nicht die Bodenoberfläche des Ausformmaterials 36.
  • 8(A) zeigt ein Chipgehäuse 50, welche zwei Chips mit zwei Chipoberflächen 134(A), 134(B) beinhaltet, welche durch ein Ausformmaterial 36 ausgesetzt sind. Eine elektrisch isolierende Region 136 kann zwischen den zwei Chips vorhanden sein. Wie in 8(B) gezeigt, bedeckt eine lötbare Schicht 22 beide Chipoberflächen 134(A), 134(B), so dass sie elektrisch miteinander gekoppelt sind. Die Chipoberflächen 134(A), 134(B) können zu Ableitungs-Bereichen eines MOSFETs in den Chips korrespondieren und die lötbare Schicht 22 kann einen gemeinsamen Ableitungs-Anschluss ausbilden.
  • 9(A) zeigt ein Chipgehäuse 59(A) mit einer nicht-lötbaren, polymeren Schicht 144. 9(B) zeigt ein Chipgehäuse 59(B) nach dem Ausbilden einer lötbaren Schicht 146 auf der nicht-lötbaren polymeren Schicht 144. Die lötbare Schicht 146 kann durch Plattieren, Aufdampfen, Sputtern, etc. ausgebildet werden.
  • 10(A) zeigt ein Chipgehäuse 69(A), beinhaltend eine gesputterte Saatschicht 150 und eine Chiprückseite 152, welche durch das Ausformmaterial 36 ausgesetzt ist. 10(B) zeigt ein Chipgehäuse 69(B) nach dem Ausbilden einer lötbaren Anschlussschicht 154 auf der Saatschicht 150. Die lötbare Anschlussschicht 154 kann auf die nicht-lötbare Schicht 150 plattiert sein.
  • 11 zeigt eine Halbleiterchipgehäuse 200 beinhaltend ein Ausformmaterial 238, welches die Seiten eines Chips 234 umgibt. Eine Chipoberfläche 234(A) kann einen Ableitungs-Anschluss eines MOSFET in dem Chip 234 ausbilden und ist durch das Ausformmaterial 238 ausgesetzt. Die Oberfläche 234(A) kann im Wesentlichen co-planar mit der äußeren oberen Oberfläche des Ausformmaterials 238 sein. Zwischenanschlüsse (z.B. Lotverbindungen) 236 koppeln den Chip 234 mit einer Leiterrahmenstruktur 240. Leitungen 240 erstrecken sich seitlich auswärts von dem Ausformmaterial 238.
  • Eine lötbare und/oder leitfähige Schicht 224 kann eine äußere Ableitungs-Verbindung zwischen der ausgesetzten Chipoberfläche 234 und einer oder mehrerer der Leitungen 240 bereitstellen. Die ausgesetzte Oberfläche 234(A) des Chips 234 ist elektrisch mit einer oder mehreren der Leitungen 240 gekoppelt, so dass Ableitungs-Strom von der Chipoberfläche 234(A) zu einer Schaltkreisplatine 60 geleitet werden kann. Lot 70 wird verwendet, um die Leitungen 240 mit der Schaltkreisplatine 60 zu koppeln.
  • Eine andere lötbare und/oder leitfähige Schicht 222 kann auf der Oberseite des Chipgehäuses 200 sein. Wie zuvor beschrieben, kann die lötbare und/oder leitfähige Schicht 222 kontinuierlich oder diskontinuierlich sein und kann etwas oder im Wesentlichen alles der oberen äußeren Oberfläche des Gehäuses 200 bedecken. Lot oder ein thermischer Klebstoff (nicht gezeigt) kann auf der Oberseite der Chipoberfläche 234(A) und der lötbaren und/oder leitfähigen Schicht 222 abgelagert sein. Ein Kühlkörper HS kann an dem Lot auf der Oberseite der Chipgehäuse befestigt sein, um die Chipgehäuse 200 zu kühlen. Der Kühlkörper HS kann ein Metall wie Aluminium oder Kupfer umfassen und kann oder kann nicht wärmedissipierende Rippen beinhalten.
  • Die in 11 gezeigte Ausführungsform unterscheidet sich von den zuvor beschriebenen Ausführungsformen. In 11 ist der Chip 234 auf der Oberseite einer Leiterrahmenstruktur anstelle auf der Unterseite einer Leiterrahmenstruktur. Des weiteren, abweichend von den vorherigen Ausführungsformen, ist die Chip 234 nicht in naher Nachbarschaft zu einer Schaltkreisplatine. Obwohl die Ausführungsform in 11 unterschiedlich ist als die zuvor beschriebenen Ausführungsformen ist es ersichtlich, dass die Ausführungsform in 11 angepasst sein kann, um Chipgehäuse mit einem universellen Anschlussfläche auszubilden, selbst obwohl Formen in den Chipgehäusen unterschiedlich bemessene Formen aufweisen können.
  • 12 und 13 zeigen quergeschnittene Seitansichten anderer Ausführungsformen der Erfindung. In den 11, 12 und 13 bezeichnen gleiche Bezugszeichen gleiche Elemente und die Beschreibungen von einigen Elementen in 12 und 13 werden nicht wiederholt.
  • 12 zeigt ein Chipgehäuse 200, welches auf einer Schaltkreisplatine 60 befestigt ist. Das Chipgehäuse 200 in diesem Beispiel hat einen Chip 234 mit einer Oberfläche 234(A), welche im Wesentlichen co-planar mit einer äußeren Oberfläche 238(A) des Ausformmaterials 238 ist. Eine lötbare und/oder leitende Schicht 224 kann wenigstens teilweise die Chipoberfläche 234(A) und wenigs tens einen Abschnitt des Ausformmaterials 238 bedecken. Die lötbare und/oder leitfähige Schicht 224 kann eine oder mehrere Leitungen 240 einer Leiterrahmenstruktur mit des Chips 234 koppeln. Abweichend zu der Ausführungsform in 11 ist die lötbare und/oder leitfähige Schicht 224 an der Unterseite des Gehäuses 200, anstelle an der Oberseite.
  • 13 zeigt ein Chipgehäuse 200, welches eine Chipoberfläche 234(A) eines Chips 234 aufweist, die im Wesentlichen co-planar mit einer äußeren Oberfläche 238(A) eines Ausformmaterials 238 ist. Eine lötbare und/oder leitfähige Schicht 222 kann auf der Oberseite des Chipgehäuses 200 sein und kann einen Kühlkörper HS mit dem Ausformmaterial 238 koppeln. Eine andere lötbare und/oder leitfähige Schicht 224 kann an der Unterseite des Gehäuses 200 sein und kann die Chipoberfläche 234(A) (welche eine Ableitungs-Region ausbilden kann) mit der Schaltkreisplatine 60 koppeln. Abweichend zu den vorherigen Ausführungsformen in den 11 und 12 hat die Ausführungsform in 13 einen Kühlkörper HS und hat eine ausgesetzte Chipoberfläche 234(A) an der Unterseite des Gehäuses 200.
  • Die Ausdrücke und Begriffe, welche hierin verwendet wurden, werden als Begriffe der Beschreibung und nicht der Beschränkung benutzt und es besteht keine Absicht bei der Verwendung von solchen Begriffen und Ausdrücken, Äquivalente der Merkmale, welche gezeigt und beschrieben wurden, auszuschließen, wobei erkannt werden wird, dass verschiedene Modifikationen innerhalb der beanspruchten Erfindung möglich sind.
  • Des weiteren können ein oder mehrere Merkmale von einer oder mehrerer Ausführungsformen der Erfindung mit einem oder mehreren Merkmalen von anderen Ausführungsformen der Erfindung kombiniert werden, ohne vom Erfindungsumfang abzuweichen. Zum Beispiel, kann jedes der in Bezug auf die 3 bis 10 beschriebenen Merkmale mit den Merkmalen in 11 inkorporiert oder verwendet werden, ohne von dem Erfindungsumfang abzuweichen.
  • Alte Patente, Patentanmeldungen, Veröffentlichungen und Beschreibungen, welche zuvor erwähnt wurden, sind hiermit durch Bezugnahme in Ihrer Gesamtheit für alle Zwecke einbezogen. Nichts wird als Stand der Technik anerkannt.
  • Zusammenfassung
  • Offenbart wird eine Halbleiterchipgehäuse. Es kann einen Halbleiterchip beinhalten mit einer ersten Oberfläche und einer zweiten Oberfläche und eine Leiterrahmenstruktur. Ein Ausformmaterial kann um wenigstens einen Abschnitt des Chips und wenigstens einen Abschnitt der Leiterrahmenstruktur ausgebildet. Eine lötbare Schicht kann auf der äußeren Oberfläche des Ausformmaterials und der ersten Oberfläche des Halbleiterchips ausgebildet sein.

Claims (16)

  1. Halbleiterchipgehäuse, umfassend: einen Halbleiterchip mit einer ersten Oberfläche und einer zweiten Oberfläche; eine Leiterrahmenstruktur, wobei der Halbleiterchip mit der Leiterrahmenstruktur gekoppelt ist; ein Ausformmaterial, welches um wenigstens einen Abschnitt des Chips und wenigstens einen Abschnitt der Leiterrahmenstruktur ausgeformt ist und welches eine äußere Oberfläche aufweist, worin die erste Oberfläche des Halbleiterchips im Wesentlichen fluchtend mit wenigstens einem Teil der äußeren Oberfläche des Ausformmaterials ist; und eine lötbare Schicht auf wenigstens einem Abschnitt der äußeren Oberfläche des Ausformmaterials.
  2. Halbleiterchipgehäuse nach Anspruch 1, worin die lötbare Schicht ausgebildet wird durch Verwendung von Sputtern, Aufdampfen, Siebdruck, Tampondruck, Plattieren oder einer Kombination davon.
  3. Halbleiterchipgehäuse nach Anspruch 1, worin die lötbare Schicht eine leitende Tintenschicht umfasst.
  4. Halbleiterchipgehäuse nach Anspruch 1, worin der Halbleiterchip einen vertikalen Leistungstransistor umfasst.
  5. Halbleiterchipgehäuse nach Anspruch 1, worin der Halbleiterchip eine Ableitung-Region an der ersten Oberfläche und eine Kathoden- und Steuer-Region an der zweiten Oberfläche umfasst.
  6. Halbleiterchipgehäuse nach Anspruch 1, worin der Leiterrahmen mehrere Leiter beinhaltet, die sich seitwärts weg von dem Ausformmaterial erstrecken.
  7. Halbleiterchipgehäuse nach Anspruch 1, worin die lötbare Schicht eine Metallschicht umfasst.
  8. Halbleiterchipgehäuse nach Anspruch 1, worin die lötbare Schicht eine Dicke von weniger als 100 μm hat.
  9. Halbleiterchipgehäuse nach Anspruch 1, worin die lötbare Schicht eine Vielzahl von leitenden Schichten umfasst.
  10. Elektrische Anordnung, umfassend: das Halbleiterchipgehäuse nach Anspruch 1; und eine Schaltkreisplatine, worin das Halbleiterchipgehäuse auf der Schaltkreisplatine montiert ist.
  11. Elektrische Anordnung nach Anspruch 10, weiterhin umfassend Lot zwischen dem Halbleiterchipgehäuse und der Schaltkreisplatine.
  12. Verfahren, umfassend: Bereitstellen eines Halbleiterchips mit einer ersten Oberfläche und einer zweiten Oberfläche; Befestigen des Halbleiterchips an einer Leiterrahmenstruktur, wobei der Halbleiterchip mit der Leiterrahmenstruktur gekoppelt wird; Ausformen eines Ausformmaterials um wenigstens einen Abschnitt des Chips und wenigstens einen Abschnitt der Leiterrahmenstruktur, wobei das ausgeformte Ausformmaterial eine äußere Oberfläche beinhaltet und wobei die erste Oberfläche des Halbleiterchips im wesentlichen fluchtend mit wenigstens einem Teil der äußeren Oberfläche des Ausformmaterials ist; und Ausformen einer lötbaren Schicht auf wenigstens einem Abschnitt der äußeren Oberfläche des Ausformmaterials.
  13. Verfahren nach Anspruch 12, worin das Ausformen der lötbaren Schicht Sputtern, Aufdampfen, Siebdruck, Tampondruck, Plattieren oder eine Kombination davon umfasst.
  14. Verfahren nach Anspruch 12, worin der Halbleiterchip einen vertikalen Leistungstransistor umfasst.
  15. Verfahren nach Anspruch 12, worin die erste Oberfläche des Halbleiterchips eine Ableitungs-Region und die zweite Oberfläche der Halbleiterchip eine Kathoden-Region und eine Steuer-Region umfasst.
  16. Verfahren nach Anspruch 12, worin das Ausformmaterial ein Kunststoffmaterial umfasst.
DE112005003368T 2005-01-13 2005-12-21 Halbleiterchipgehäuse beinhaltend Universal-Anschlussfläche und Verfahren zur Herstellung derselben Withdrawn DE112005003368T5 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/035,918 2005-01-13
US11/035,918 US7256479B2 (en) 2005-01-13 2005-01-13 Method to manufacture a universal footprint for a package with exposed chip
PCT/US2005/046613 WO2006076143A2 (en) 2005-01-13 2005-12-21 Semiconductor die package including universal footprint and method for manufacturing the same

Publications (1)

Publication Number Publication Date
DE112005003368T5 true DE112005003368T5 (de) 2007-12-06

Family

ID=36652452

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112005003368T Withdrawn DE112005003368T5 (de) 2005-01-13 2005-12-21 Halbleiterchipgehäuse beinhaltend Universal-Anschlussfläche und Verfahren zur Herstellung derselben

Country Status (7)

Country Link
US (1) US7256479B2 (de)
JP (1) JP4850184B2 (de)
KR (1) KR101204107B1 (de)
CN (1) CN100539103C (de)
DE (1) DE112005003368T5 (de)
TW (1) TW200633149A (de)
WO (2) WO2006076101A2 (de)

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6720642B1 (en) * 1999-12-16 2004-04-13 Fairchild Semiconductor Corporation Flip chip in leaded molded package and method of manufacture thereof
US8541876B2 (en) * 2005-09-30 2013-09-24 Intel Corporation Microelectronic package having direct contact heat spreader and method of manufacturing same
DE102005053842B4 (de) * 2005-11-09 2008-02-07 Infineon Technologies Ag Halbleiterbauelement mit Verbindungselementen und Verfahren zur Herstellung desselben
US20090057852A1 (en) * 2007-08-27 2009-03-05 Madrid Ruben P Thermally enhanced thin semiconductor package
US7345499B2 (en) * 2006-01-13 2008-03-18 Dell Products L.P. Method of Kelvin current sense in a semiconductor package
US20070210426A1 (en) * 2006-03-07 2007-09-13 Gerber Mark A Gold-bumped interposer for vertically integrated semiconductor system
US8878346B2 (en) * 2006-04-28 2014-11-04 Sandisk Technologies Inc. Molded SiP package with reinforced solder columns
US7777315B2 (en) 2006-05-19 2010-08-17 Fairchild Semiconductor Corporation Dual side cooling integrated power device module and methods of manufacture
US8198134B2 (en) 2006-05-19 2012-06-12 Fairchild Semiconductor Corporation Dual side cooling integrated power device module and methods of manufacture
US7663211B2 (en) 2006-05-19 2010-02-16 Fairchild Semiconductor Corporation Dual side cooling integrated power device package and module with a clip attached to a leadframe in the package and the module and methods of manufacture
US7996987B2 (en) * 2006-10-17 2011-08-16 Broadcom Corporation Single footprint family of integrated power modules
US7768105B2 (en) * 2007-01-24 2010-08-03 Fairchild Semiconductor Corporation Pre-molded clip structure
US8106501B2 (en) * 2008-12-12 2012-01-31 Fairchild Semiconductor Corporation Semiconductor die package including low stress configuration
KR101391925B1 (ko) 2007-02-28 2014-05-07 페어차일드코리아반도체 주식회사 반도체 패키지 및 이를 제조하기 위한 반도체 패키지 금형
KR101489325B1 (ko) * 2007-03-12 2015-02-06 페어차일드코리아반도체 주식회사 플립-칩 방식의 적층형 파워 모듈 및 그 파워 모듈의제조방법
US7659531B2 (en) * 2007-04-13 2010-02-09 Fairchild Semiconductor Corporation Optical coupler package
US7902657B2 (en) * 2007-08-28 2011-03-08 Fairchild Semiconductor Corporation Self locking and aligning clip structure for semiconductor die package
US7737548B2 (en) 2007-08-29 2010-06-15 Fairchild Semiconductor Corporation Semiconductor die package including heat sinks
US20090057855A1 (en) * 2007-08-30 2009-03-05 Maria Clemens Quinones Semiconductor die package including stand off structures
US20090140266A1 (en) * 2007-11-30 2009-06-04 Yong Liu Package including oriented devices
US7589338B2 (en) * 2007-11-30 2009-09-15 Fairchild Semiconductor Corporation Semiconductor die packages suitable for optoelectronic applications having clip attach structures for angled mounting of dice
KR20090062612A (ko) * 2007-12-13 2009-06-17 페어차일드코리아반도체 주식회사 멀티 칩 패키지
US7781872B2 (en) * 2007-12-19 2010-08-24 Fairchild Semiconductor Corporation Package with multiple dies
US20090166826A1 (en) * 2007-12-27 2009-07-02 Janducayan Omar A Lead frame die attach paddles with sloped walls and backside grooves suitable for leadless packages
US8106406B2 (en) * 2008-01-09 2012-01-31 Fairchild Semiconductor Corporation Die package including substrate with molded device
US7626249B2 (en) * 2008-01-10 2009-12-01 Fairchild Semiconductor Corporation Flex clip connector for semiconductor device
US20090194856A1 (en) * 2008-02-06 2009-08-06 Gomez Jocel P Molded package assembly
KR101524545B1 (ko) * 2008-02-28 2015-06-01 페어차일드코리아반도체 주식회사 전력 소자 패키지 및 그 제조 방법
US8018054B2 (en) * 2008-03-12 2011-09-13 Fairchild Semiconductor Corporation Semiconductor die package including multiple semiconductor dice
US7768108B2 (en) * 2008-03-12 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die package including embedded flip chip
KR101519062B1 (ko) * 2008-03-31 2015-05-11 페어차일드코리아반도체 주식회사 반도체 소자 패키지
US20090278241A1 (en) * 2008-05-08 2009-11-12 Yong Liu Semiconductor die package including die stacked on premolded substrate including die
US8193618B2 (en) 2008-12-12 2012-06-05 Fairchild Semiconductor Corporation Semiconductor die package with clip interconnection
US7973393B2 (en) * 2009-02-04 2011-07-05 Fairchild Semiconductor Corporation Stacked micro optocouplers and methods of making the same
US8222718B2 (en) * 2009-02-05 2012-07-17 Fairchild Semiconductor Corporation Semiconductor die package and method for making the same
US8193620B2 (en) * 2010-02-17 2012-06-05 Analog Devices, Inc. Integrated circuit package with enlarged die paddle
US8421204B2 (en) 2011-05-18 2013-04-16 Fairchild Semiconductor Corporation Embedded semiconductor power modules and packages
US9570379B2 (en) * 2013-12-09 2017-02-14 Infineon Technologies Americas Corp. Power semiconductor package with integrated heat spreader and partially etched conductive carrier
US9620475B2 (en) 2013-12-09 2017-04-11 Infineon Technologies Americas Corp Array based fabrication of power semiconductor package with integrated heat spreader
US9653386B2 (en) 2014-10-16 2017-05-16 Infineon Technologies Americas Corp. Compact multi-die power semiconductor package
US9704787B2 (en) 2014-10-16 2017-07-11 Infineon Technologies Americas Corp. Compact single-die power semiconductor package
JP2015142072A (ja) * 2014-01-30 2015-08-03 株式会社東芝 半導体装置
US9468087B1 (en) * 2015-07-13 2016-10-11 Texas Instruments Incorporated Power module with improved cooling and method for making
US20170047274A1 (en) * 2015-08-12 2017-02-16 Texas Instruments Incorporated Double Side Heat Dissipation for Silicon Chip Package
ITUB20155696A1 (it) 2015-11-18 2017-05-18 St Microelectronics Srl Dispositivo a semiconduttore, corrispondenti procedimenti di produzione ed uso e corrispondente apparecchiatura
US20200194347A1 (en) * 2018-12-18 2020-06-18 Alpha And Omega Semiconductor (Cayman) Ltd. Semiconductor package and method of making the same
DE102019206523A1 (de) * 2019-05-07 2020-11-12 Zf Friedrichshafen Ag Leistungsmodul mit gehäusten Leistungshalbleitern zur steuerbaren elektrischen Leistungsversorgung eines Verbrauchers
TWI749465B (zh) * 2020-02-14 2021-12-11 聚積科技股份有限公司 積體電路的轉移封裝方法
US11562949B2 (en) * 2020-06-17 2023-01-24 Texas Instruments Incorporated Semiconductor package including undermounted die with exposed backside metal
US20230059142A1 (en) * 2021-08-17 2023-02-23 Texas Instruments Incorporated Flip chip packaged devices with thermal interposer

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01134958A (ja) 1987-11-20 1989-05-26 Hitachi Ltd 半導体装置
US5105536A (en) 1989-07-03 1992-04-21 General Electric Company Method of packaging a semiconductor chip in a low inductance package
US5319242A (en) 1992-03-18 1994-06-07 Motorola, Inc. Semiconductor package having an exposed die surface
US5250841A (en) 1992-04-06 1993-10-05 Motorola, Inc. Semiconductor device with test-only leads
US6384492B1 (en) 1995-05-04 2002-05-07 Spinel Llc Power semiconductor packaging
CA2258108A1 (en) 1996-06-12 1997-12-18 Brunel University Microwave stripline structure
JP3500015B2 (ja) * 1996-09-25 2004-02-23 三洋電機株式会社 半導体装置及びその製造方法
US6133634A (en) 1998-08-05 2000-10-17 Fairchild Semiconductor Corporation High performance flip chip package
TW463346B (en) 1999-05-04 2001-11-11 Sitron Prec Co Ltd Dual-leadframe package structure and its manufacturing method
US6307755B1 (en) 1999-05-27 2001-10-23 Richard K. Williams Surface mount semiconductor package, die-leadframe combination and leadframe therefor and method of mounting leadframes to surfaces of semiconductor die
US6448110B1 (en) 1999-08-25 2002-09-10 Vanguard International Semiconductor Corporation Method for fabricating a dual-chip package and package formed
US6198163B1 (en) 1999-10-18 2001-03-06 Amkor Technology, Inc. Thin leadframe-type semiconductor package having heat sink with recess and exposed surface
US6723620B1 (en) 1999-11-24 2004-04-20 International Rectifier Corporation Power semiconductor die attach process using conductive adhesive film
US6720642B1 (en) * 1999-12-16 2004-04-13 Fairchild Semiconductor Corporation Flip chip in leaded molded package and method of manufacture thereof
JP4464527B2 (ja) 1999-12-24 2010-05-19 大日本印刷株式会社 半導体搭載用部材およびその製造方法
US6452278B1 (en) 2000-06-30 2002-09-17 Amkor Technology, Inc. Low profile package for plural semiconductor dies
US6661082B1 (en) 2000-07-19 2003-12-09 Fairchild Semiconductor Corporation Flip chip substrate design
US6798044B2 (en) 2000-12-04 2004-09-28 Fairchild Semiconductor Corporation Flip chip in leaded molded package with two dies
US6753605B2 (en) 2000-12-04 2004-06-22 Fairchild Semiconductor Corporation Passivation scheme for bumped wafers
US6469384B2 (en) 2001-02-01 2002-10-22 Fairchild Semiconductor Corporation Unmolded package for a semiconductor device
US6628880B2 (en) 2001-04-06 2003-09-30 Windsor Communications, Inc. Fiber optic cable splice enclosure
US6683375B2 (en) 2001-06-15 2004-01-27 Fairchild Semiconductor Corporation Semiconductor die including conductive columns
US6399418B1 (en) 2001-07-26 2002-06-04 Amkor Technology, Inc. Method for forming a reduced thickness packaged electronic device
US7084488B2 (en) 2001-08-01 2006-08-01 Fairchild Semiconductor Corporation Packaged semiconductor device and method of manufacture using shaped die
SG111919A1 (en) * 2001-08-29 2005-06-29 Micron Technology Inc Packaged microelectronic devices and methods of forming same
US6633030B2 (en) 2001-08-31 2003-10-14 Fiarchild Semiconductor Surface mountable optocoupler package
US20040088448A1 (en) 2001-10-16 2004-05-06 Userspace Corporation Embedded system and method for controlling, monitoring of instruments or devices and processing their data via control and data protocols that can be combined or interchanged
US6891256B2 (en) 2001-10-22 2005-05-10 Fairchild Semiconductor Corporation Thin, thermally enhanced flip chip in a leaded molded package
JP4173346B2 (ja) * 2001-12-14 2008-10-29 株式会社ルネサステクノロジ 半導体装置
AU2003218085A1 (en) 2002-03-12 2003-09-29 Fairchild Semiconductor Corporation Wafer-level coated copper stud bumps
US7122884B2 (en) * 2002-04-16 2006-10-17 Fairchild Semiconductor Corporation Robust leaded molded packages and methods for forming the same
US6836023B2 (en) 2002-04-17 2004-12-28 Fairchild Semiconductor Corporation Structure of integrated trace of chip package
US7061077B2 (en) 2002-08-30 2006-06-13 Fairchild Semiconductor Corporation Substrate based unmolded package including lead frame structure and semiconductor die
JP3736516B2 (ja) * 2002-11-01 2006-01-18 松下電器産業株式会社 リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法
US20040191955A1 (en) 2002-11-15 2004-09-30 Rajeev Joshi Wafer-level chip scale package and method for fabricating and using the same
US20050012225A1 (en) 2002-11-15 2005-01-20 Choi Seung-Yong Wafer-level chip scale package and method for fabricating and using the same
US6806580B2 (en) 2002-12-26 2004-10-19 Fairchild Semiconductor Corporation Multichip module including substrate with an array of interconnect structures
US7271497B2 (en) 2003-03-10 2007-09-18 Fairchild Semiconductor Corporation Dual metal stud bumping for flip chip applications
US6867481B2 (en) 2003-04-11 2005-03-15 Fairchild Semiconductor Corporation Lead frame structure with aperture or groove for flip chip in a leaded molded package

Also Published As

Publication number Publication date
JP2008527740A (ja) 2008-07-24
KR20070096013A (ko) 2007-10-01
US7256479B2 (en) 2007-08-14
US20060151861A1 (en) 2006-07-13
CN101099238A (zh) 2008-01-02
CN100539103C (zh) 2009-09-09
TW200633149A (en) 2006-09-16
WO2006076143A2 (en) 2006-07-20
WO2006076101A2 (en) 2006-07-20
WO2006076143A3 (en) 2006-09-14
KR101204107B1 (ko) 2012-11-22
JP4850184B2 (ja) 2012-01-11
WO2006076101A3 (en) 2007-01-04

Similar Documents

Publication Publication Date Title
DE112005003368T5 (de) Halbleiterchipgehäuse beinhaltend Universal-Anschlussfläche und Verfahren zur Herstellung derselben
DE10295972B4 (de) Nicht in einer Form hergestellte Packung für eine Halbleiteranordnung und Verfahren zur Herstellung
DE102009006826B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE10201781B4 (de) Hochfrequenz-Leistungsbauteil und Hochfrequenz-Leistungsmodul sowie Verfahren zur Herstellung derselben
DE69133497T2 (de) Leiterrahmen für eine Halbleiteranordnung und dessen Herstellungsverfahren
DE19743767B4 (de) Verfahren zum Herstellen eines Halbleiterchip-Gehäuses mit einem Halbleiterchip für Oberflächenmontage sowie ein daraus hergestelltes Halbleiterchip-Gehäuse mit Halbleiterchip
DE69735361T2 (de) Harzverkapselte halbleiteranordnung und herstellungsverfahren dafür
DE4017697C2 (de) Elektronisches Bauelement, Verfahren zu dessen Herstellung und Verwendung
DE102007027378B4 (de) Verfahren zur Herstellung eines elektronischen Bauelements
DE10393441T5 (de) Verfahren zum Beibehalten der Lötmitteldicke bei Flip-Chip-Befestigungspackaging-Verfahren
DE102009044561B4 (de) Verfahren zum Herstellen eines Halbleiter-Package unter Verwendung eines Trägers
DE112006004099B4 (de) Elektronisches Bauelement und Verfahren zu dessen Herstellung
DE10229692A1 (de) Leiterplatte, Mehrchippackung und zugehöriges Herstellungsverfahren
DE102009017853B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE102020108851B4 (de) Die-zu-leiter-verbindung in der verkapselung eines gegossenen halbleitergehäuses und verfahren zu dessen herstellung
DE10301512A1 (de) Verkleinertes Chippaket und Verfahren zu seiner Herstellung
DE112006003633T5 (de) Klemmenlose und drahtlose Halbleiterchipbaugruppe und Verfahren zum Herstellen derselben
DE102009044605A1 (de) Verfahren zum Herstellen eines Halbleiter-Package unter Verwendung eines Trägers mit einem Hügel
DE102004052653A1 (de) Halbleitervorrichtung mit Metallplatten und Halbleiterchip
DE102018128846A1 (de) Bildung von leitfähigen Verbindungsbahnen im Verpackungsformkörper durch stromlose Plattierung
DE112018007457T5 (de) Halbleitervorrichtung
DE102009035623B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung, Anordnung aus integrierten Leistungsgehäusen, integriertes Leistungshalbleitergehäuse und Verfahren zum Herstellen von Halbleitergehäusen
DE102019130778A1 (de) Ein Package, welches ein Chip Kontaktelement aus zwei verschiedenen elektrisch leitfähigen Materialien aufweist
DE102004041088B4 (de) Halbleiterbauteil in Flachleitertechnik mit einem Halbleiterchip und Verfahren zu seiner Herstellung
DE102006023998B4 (de) Elektronische Schaltungsanordnung und Verfahren zur Herstellung einer solchen

Legal Events

Date Code Title Description
8181 Inventor (new situation)

Inventor name: JOSHI, RAJEEV, CUPERTINO, CALIF., US

Inventor name: TANGPUZ, CONNIE, CEBU, LAPU-LAPU, PH

Inventor name: IYER, VENKAT, SUNRISE SPRING COURT, CALIF., US

Inventor name: NOQUIL, JONATHAN A., SURIGAO DEL SUR, BISLIG, PH

Inventor name: MARTIN, STEPHEN, SOUT PORTLAND, ME., US

Inventor name: MANATAD, ROMEL, MANDAUE, PH

R005 Application deemed withdrawn due to failure to request examination

Effective date: 20121222