DE112006001809B4 - Verfahren zur Herstellung einer Halbleiteranordnung - Google Patents

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Abstract

Verfahren zur Herstellung einer Halbleiteranordnung mit den Schritten: Bereitstellen eines Werkstücks (402), wobei das Werkstück (402) einen ersten Bereich (404) und einen zweiten Bereich (406) umfasst; Ausbilden eines ersten Transistors in dem ersten Bereich des Werkstücks, wobei der erste Transistor ein erstes Gate-Dielektrikum umfasst, das ein Sc, Y, Lu, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, oder Yb umfassendes, erstes Element beinhaltet; und Ausbilden eines zweiten Transistors in dem zweiten Bereich des Werkstücks, wobei der zweite Transistor ein zweites Gate-Dielektrikum umfasst, das ein Sc, Y, Lu, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, oder Al umfassendes, zweites Element beinhaltet, wobei das zweite Element anders als das erste Element ist, wobei das Ausbilden des ersten Transistors und des zweiten Transistors die Schritte umfasst: – Abscheiden einer Gate-Dielektrikumsschicht (466) über dem Werkstück (402) in dem ersten...

Description

  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleiteranordnung und insbesondere auf ein Verfahren zur Herstellung von Komplementär-Metalloxid-Halbleiter-(CMOS)Transistoranordnungen.
  • Halbleiteranordnungen werden bei einer Vielzahl elektronischer Anwendungen verwendet, wie z. B. Computern, Mobiltelefonen, Digitalkameras und anderem elektronischen Zubehör. Halbleiteranordnungen werden üblicherweise hergestellt durch sequenzielles Abscheiden von isolierenden (oder dielektrischen), leitenden und halbleitenden Materialschichten über einem Halbleitersubstrat, wobei durch die Strukturierung der verschiedenen Schichten mittels Lithografie Schaltungsbauteile und -elemente darauf ausgebildet werden.
  • Ein Transistor ist ein Element, welches in Halbleiteranordnungen beträchtliche Verwendung findet. In einer einzigen integrierten Schaltung (IC) können beispielsweise Millionen von Transistoren sein. Eine bei der Herstellung von Halbleiteranordnungen verbreitete Art von Transistor ist ein Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET).
  • Frühe MOSFET-Verfahren verwendeten eine Dotierart um entweder p-Kanal- oder n-Kanal-Transistoren zu erzeugen. Neuere Bauarten, die als Komplementär-Metalloxid-Halbleiter-(CMOS)Anordnungen bezeichnet werden, verwenden sowohl p-Kanal als auch n-Kanal Anordnungen in komplementären Anordnungen. Obwohl dies mehr Herstellungsschritte und mehr Transistoren erfordert, sind CMOS-Anordnungen vorteilhaft, weil sie weniger Leistung verbrauchen und schnellere Anordnungen mit kleineren Abmessungen hergestellt werden können.
  • Das Gate-Dielektrikum für MOSFET-Anordnungen hat in der Vergangenheit üblicherweise Siliziumdioxid umfasst, das eine dielektrische Konstante von 3,9 aufweist. Mit Verkleinerung der Anordnungen wird jedoch die Verwendung von Siliziumdioxid als ein Gate-Dielektrikum aufgrund des Gate-Leckstroms, der die Leistungsfähigkeit der Anordnung verschlechtern kann, zu einem Problem. Deshalb geht die Entwicklung in der Industrie hin zur Verwendung von Materialien mit hoher dielektrischer Konstante (k) zur Verwendung als Gate-Dielektrikum in MOSFET-Anordnungen. Der hier verwendete Begriff „dielektrische Materialien mit hohem k” bezieht sich auf ein dielektrisches Material mit einer dielektrischen Konstante von ungefähr 4,0 oder größer.
  • Die Entwicklung von Gate-Dielektrikum mit hohem k ist als eine der zukünftigen Herausforderungen in der Ausgabe des Jahres 2002 der Internationalen Technologie-Roadmap für Halbleiter (ITRS) identifiziert worden, welche hiermit unter Bezugnahme eingearbeitet wird, und welche die technologischen Herausforderungen und Bedürfnisse identifiziert, denen die Halbleiterindustrie innerhalb der nächsten 15 Jahre gegenüberstehen wird. Für Kleinleistungs-Logik (z. B. für tragbare elektronische Anwendungen) ist es wichtig, Anordnungen mit niedrigem Leckstrom zu verwenden, um die Batterielebensdauer zu verlängern. Der Gate-Leckstrom muss in Kleinleistungsanwendungen gesteuert werden, ebenso wie der Unterschwell-Leckstrom, der Übergangsleckstrom und das Band-zu-Band-Tunneln.
  • Um die Vorteile der Transistorverkleinerung vollständig zu realisieren, müssen die Gateoxid-Dicken auf weniger als 2 nm verkleinert werden. Jedoch macht der resultierende Gate-Leckstrom die Verwendung von solch dünnen Oxiden in vielen Anordnungsanwendungen unmöglich, wo ein niedriger Bereitschafts-Leistungsverbrauch erforderlich ist. Aus diesem Grund wird das dielektrische Material des Gateoxids ggf. durch ein alternatives dielektrisches Material ersetzt, das eine höhere dielektrische Konstante hat. Jedoch neigt die Leistungsfähigkeit der Anordnung bei der Verwendung von dielektrischen Materialien mit hohem k dazu, an gefangener Ladung in der dielektrischen Schicht zu leiden, welche die Beweglichkeit einschränkt, was den Ansteuerstrom niedriger als in Transistoren mit Siliziumdioxid-Gateoxiden macht, wodurch die Geschwindigkeit und Leistungsfähigkeit von Transistoren mit Gate-Dielektrikum-Materialien mit hohem k reduziert wird.
  • Ein weiteres Problem bei der Verwendung eines dielektrischen Materials mit hohem k als Gateelektrode eines CMOS-Transistors wird üblicherweise als „Fermi-pinning”-Effekt bezeichnet, welcher an der Grenzfläche der Gate-Elektrode und des Gate-Dielektrikum-Materials auftritt. Fermi-pinning ist ein Problem, das in CMOS-Anordnungen sowohl mit Polysilizium- als auch Metall-Gates auftritt. Der Fermi-pinning-Effekt verursacht eine Verschiebung der Schwellenspannung und eine niedrige Beweglichkeit aufgrund der erhöhten Ladung, welche durch den Fermi-pinning-Effekt verursacht wird. Fermi-pinning verursacht eine asymmetrische Einschaltschwellenspannung Vt für die zwei Transistoren einer CMOS-Anordnung, welche unerwünscht ist.
  • In herkömmlichen CMOS-Transistorentwürfen war das Gate-Dielektrikum-Material für den CMOS typischerweise SiO2 und die Gate-Elektrode war Polysilizium. Eine symmetrische Schwellenspannung Vt für die PMOS-Anordnung und die NMOS-Anordnung einer herkömmlichen CMOS-Anordnung war durch Verwenden von SiO2 als einem Gate-Dielektrikum-Material leicht erzielbar. Für die PMOS-Anordnung war die Gate-Elektrode P-Typ, was typischerweise durch Verwenden von z. B. mit B dotiertem Polysilizium als das PMOS-Gate-Elektroden-Material erzielt wurde. Für die NMOS-Anordnung war die Gate-Elektrode N-Typ, was typischerweise durch Verwenden von z. B. mit P dotiertem Polysilizium als das NMOS-Gate-Elektroden-Material erzielt wurde.
  • Wenn Versuche unternommen werden, Hafnium-basierte dielektrische Materialien, ein dielektrisches Material mit hohem k, als das Gate-Dielektrikum-Material einer CMOS-Anordnung zu verwenden, entstehen jedoch Probleme. Für die NMOS-Anordnung kann mit P dotiertes Polysilizium als Material für die Gate-Elektrode verwendet werden, und ein N-Typ Gate ist erzielbar, was erwünscht ist. Für die PMOS-Anordnung jedoch, wenn z. B. mit B dotiertes Polysilizium als Gate-Elektroden-Material verwendet wird, interagiert das Hafnium-basierte Gate-Elektroden-Material, verursacht durch Fermi-pinning, mit angrenzenden Materialien, was zu einem N-Typ Gate führt, das für die PMOS Anordnung ineffektiv ist. Ein N-Typ Gate auf dem PMOS-Transistor ist unerwünscht: das Gate der PMOS-Anordnung sollte P-Typ sein, um die Leistungsfähigkeit der CMOS-Anordnung zu optimieren und eine symmetrische Vtp und Vtn zu erzielen. Folglich hat eine CMOS-Anordnung mit einer N-Typ Gate-Elektrode für den PMOS-Transistor aufgrund des Fermi-pinning Effekts des dielektrischen Materials mit hohem k eine asymmetrische Vtn und Vtp. Es sind Versuche unternommen worden, die Qualität von dielektrischen Schichten mit hohem k zu verbessern und die Fermi-pinning Probleme zu beseitigen, aber die Versuche haben nur zu geringem Erfolg geführt.
  • In der Elektronik ist die „Austrittsarbeit” die Energie (normalerweise in Elektronenvolt gemessen), die notwendig ist, um ein Elektron vom Fermi-Niveau bis zu einem eine unendliche Strecke entfernten Punkt außerhalb der Oberfläche anzuheben. Die Austrittsarbeit ist eine Materialeigenschaft von jedem Material, ob das Material ein Leiter, ein Halbleiter oder ein Dielektrikum ist. Die Austrittsarbeit eines Metalls ist fixiert und kann nicht verändert werden, es sei denn, es wird z. B. die Materialzusammensetzung verändert. Die Austrittsarbeit eines Halbleiters kann durch Dotieren des Halbleitermaterials verändert werden. Beispielsweise hat undotiertes Polysilizium eine Austrittsarbeit von ungefähr 4,5 eV, wohingegen mit Bor dotiertes Polysilizium eine Austrittsarbeit von ungefähr 5,0 eV hat. Die Austrittsarbeit eines Halbleiters oder Leiters beeinflusst direkt die Schwellenspannung eines Transistors, wenn das Material als eine Gate-Elektrode verwendet wird.
  • In herkömmlichen CMOS-Anordnungen, die SiO2 als das Gate-Dielektrikum-Material verwenden, kann die Austrittsarbeit durch Dotierendes Polysiliziums, das für das Gate-Elektroden-Material verwendet wird, verändert oder eingestellt werden. Jedoch bindet oder fixiert das durch die Verwendung von Gate-Dielektrikum-Materialien mit hohem k als Gate-Dielektrikum verursachte Fermi-pinning die Austrittsarbeit, so dass ein Dotieren des Polysilizium-Gate-Materials die Austrittsarbeit nicht verändert. Folglich kann eine symmetrische Vt für die NMOS und PMOS-Transistoren einer CMOS-Anordnung mit einem Material mit hohem k als Gate-Dielektrikum nicht durch Dotieren von Polysilizium-Gate-Material, wie in SiO2-Gate-Dielektrikum CMOS-Anordnungen, erzielt werden.
  • Aus der Druckschrift US 6 897 095 B1 ist ein Verfahren zur Herstellung einer Halbleiteranordnung bekannt, bei dem für einen ersten und zweiten Transistor unterschiedliche Gate-Dielektrikum-Materialien abgeschieden werden.
  • Weiterhin zeigt die Druckschrift US 2002/0135030 A1 ein Verfahren zur Herstellung einer Anordnung mit einem ersten und zweiten Transistor, bei dem Elemente in die Gate-Dielektrika der beiden Transistoren implantiert werden.
  • Demgegenüber ist es Aufgabe der vorliegenden Erfindung ein Verfahren zur Herstellung einer Halbeiteranordnung anzugeben, bei dem die Vt-Einstellbarkeit weiter verbessert ist.
  • Diese Aufgabe wird durch das Verfahren gemäß Patentanspruch 1 gelöst.
  • Insbesondere weist das Verfahren zur Herstellung einer Halbleiteranordnung ein Bereitstellen eines Werkstücks, wobei das Werkstück einen ersten Bereich und einen zweiten Bereich umfasst, und ein Ausbilden eines ersten Transistors in dem ersten Bereich des Werkstücks auf. Der erste Transistor umfasst ein erstes Gate-Dielektrikum, das ein Sc, Y, Lu, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, oder Yb umfassendes, erstes Element beinhaltet. Das Verfahren beinhaltet ein Ausbilden eines zweiten Transistors in dem zweiten Bereich des Werkstücks, wobei der zweite Transistor ein zweites Gate-Dielektrikum umfasst, das ein Sc, Y, Lu, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, oder Al umfassendes, zweites Element beinhaltet, wobei das zweite Element anders als das erste Element ist. Das Ausbilden des ersten und zweiten Transistors umfasst ein Abscheiden einer Gate-Dielektrikumsschicht über dem Werkstück in dem ersten Bereich und zweiten Bereich, wobei die Gate-Dielektrikumsschicht SiO2, SiON, HfO2, HfON, HfSiO oder HfSiON umfasst. Weiterhin umfasst das Verfahren ein Abscheiden einer Gate-Materialschicht über der Gate-Dieletrikumsschicht, ein Implantieren des ersten Elements in zumindest die Gate-Materialschicht in dem ersten Bereich und ein Implantieren des zweiten Elements in den zweiten Bereich.
  • Ausführungsbeispiele der vorliegenden Erfindung stellen ein Verfahren zur Herstellung einer CMOS-Halbleiteranordnung mit einer im wesentlichen symmetrischen Schwellenspannung Vt für die PMOS- und NMOS-Transistoren bereit. Für den PMOS-Transistor wird ein anderes Gate-Dielektrikum-Material verwendet als für den NMOS-Transistor. Vorteilhafterweise verwendet die neue Erfindung den Fermi-pinning-Effekt, um durch Anordnen eines Fermi-pinning-Materials sofort unter dem Gate des PMOS-Transistors eine symmetrische Vt zu erzielen.
  • Vorteilhafterweise kann mit dem Verfahren eine CMOS-Anordnung hergestellt werden, wobei der PMOS-Transistor und der NMOS-Transistor eine symmetrische Vt haben. Die Schwellenspannung Vt ist verglichen mit herkömmlichen CMOS-Anordnungen verringert, und die Flachbandspannung ist leichter einzustellen. Ausführungsbeispiele der Erfindung können unter Verwendung von Polysilizium-, Metall- oder FUSI-Gate-Elektroden dielektrische Materialien mit hohem k als Gate-Dielektrikum verwenden. Die Metall-Gate-Elektroden können entweder ein einzelnes Metall oder Metalle mit doppelter Austrittsarbeit (dual-workfunction) umfassen. Die Gate-Elektrode für den PMOS- und NMOS-Transistor umfasst verschiedene Materialien.
  • Weitere vorteilhafte Ausgestaltungen der Erfindung finden sich in den Unteransprüchen.
  • Für ein besseres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die nachfolgende Beschreibung in Zusammenhang mit den begleitenden Zeichnungen Bezug genommen, in welchen:
  • 1 bis 9 Schnittansichten einer nicht beanspruchten Halbleiteranordnung zu verschiedenen Stadien eines nicht beanspruchten Herstellungsverfahrens zeigen, wobei eine CMOS-Anordnung einen PMOS-Transistor mit einem ersten Gate-Dielektrikum-Material und einen NMOS-Transistor mit einem zweiten Gate-Dielektrikum-Material umfasst, wobei das erste Gate-Dielektrikum-Material und das zweite Gate-Dielektrikum-Material verschiedene Materialien umfassen;
  • 10 ein nicht beanspruchtes Beispiel zeigt, wobei das Gate-Dielektrikum des PMOS-Transistors eine erste Schicht und eine zweite Schicht umfasst, wobei die zweite Schicht angrenzt und anstößt an die Gate-Elektrode des PMOS-Transistors, und wobei die zweite Schicht ein Fermi-pinning Material umfasst;
  • 11 bis 16 Schnittansichten eines nicht beanspruchten Verfahrens zum Ausbilden einer CMOS-Anordnung mit verschiedenen Gate-Dielektrikum-Materialien für den PMOS-Transistor und NMOS-Transistor zu verschiedenen Stadien der Herstellung zeigen; und
  • 17 und 18 Schnittansichten eines Verfahrens zum Ausbilden einer CMOS-Anordnung mit verschiedenen Gate-Dielektrikum-Materialien für den PMOS-Transistor und NMOS-Transistor in Übereinstimmung mit einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zu verschiedenen Stadien der Herstellung zeigen.
  • Übereinstimmende Ziffern und Symbole der verschiedenen Figuren beziehen sich im allgemeinen, sofern nicht anders gekennzeichnet, auf übereinstimmende Teile. Die Figuren wurden gezeichnet, um die relevanten Aspekte der bevorzugten Ausführungsbeispiele klar darzustellen und sind nicht notwendigerweise maßstabsgerecht gezeichnet.
  • Gate-Dielektrikum-Materialien mit hohem k erzielen im allgemeinen einen um Größenordnungen niedrigeren Gate-Leckstrom als SiO2-Gate-Dielektrikum-Materialien mit der gleichen effektiven Oxiddicke. Für Anwendungen mit niedriger Bereitschaftsleistung ist die Verwendung eines Materials mit hohem k als Gate-Dielektrikum eine mögliche Lösung in der Roadmap for advanced technology nodes. Die Verwendung von Materialien mit hohem k als Gate-Dielektrika in CMOS-Anordnungen hat zu einer guten EOT, niedrigerem Gate-Leckstrom (Jg), Mobilitäts-, und Hysterese-Parametern geführt, aber die Anordnungen leiden an einem Mangel an Vt-Steuerbarkeit. Um Materialien mit hohem k als Gate-Dielektrikum-Materialien in CMOS-Anwendungen nutzbar zu machen, ist es wünschenswert, dass die CMOS-Anordnung so hergestellt werden soll, dass Vtn und Vtp symmetrisch sind; z. B. Vtn = 0,3 V und Vtp = –0,3 V.
  • Versuche, ein dielektrisches Material mit hohem k, wie z. B. HfO2, zu verwenden, sind problematisch gewesen. Insbesondere sind Versuche gemacht worden, HfO2, welches ein dielektrisches Material mit hohem k mit einer dielektrischen Konstante von ungefähr 25 ist, als Gate-Dielektrikum sowohl für die PMOS- als auch die NMOS-FETs einer CMOS-Anordnung zu verwenden. Es wurde beobachtet, dass die Austrittsarbeit eines Polysilizium-Gates bei Verwendung eines HfO2-Gate-Dielektrikums aufgrund von Fermi-pinning an einem Punkt nahe dem Leitungsband von Polysilizium festgeheftet wird, wodurch verursacht wird, dass das Polysilizium-Gate wie ein n-Typ Polysilizium arbeitet, sogar für das mit p-Typ Dotierstoff dotierte Polysilizium-Gate für die PMOS-Anordnung. Folglich war die Schwellenspannung Vtp der PMOS-Anordnung viel höher als erwartet; z. B. war Vtp –1,2 V, während Vtn 0,4 V war, was sehr asymmetrisch ist. Man glaubt, dass der Fermi-pinning-Effekt in Zusammenhang steht mit der Hf-Si-Bindung an der Grenzfläche von Gate-Elektrode zu Gate-Dielektrikum, welche mit einer Polysilizium-HfO2 Gate-Stapelstruktur beinahe unmöglich vermieden werden kann. Folglich macht der Fermi-pinning-Effekt die Verwendung von Polysilizium als eine Gate-Elektrode unverträglich mit Hf-basierten Gate-Dielektrikum-Materialien mit hohem k in CMOS-Anordnungen. Vollständig silizidierte Polysilizium-Gates haben ebenfalls Fermi-pinning-Effekte gezeigt und sind unerwünscht für die Verwendung als Gate-Elektroden-Materialien, wenn ein Dielektrikum mit hohem k, wie z. B. Hafnium, als ein Gate-Dielektrikum verwendet wird.
  • Nicht beanspruchte Beispiele erzielen technische Vorteile durch Anordnen einer, dünnen Schicht eines Fermi-pinning Materials, wie z. B. Al2O3 angrenzend und anstoßend an eine Gate-Elektrode einer PMOS-Anordnung, die über einem Dielektrikum-Material mit hohem k, wie z. B. HfO2, angeordnet ist, während eine einzelne Schicht von dielektrischem Material mit hohem k als Gate-Dielektrikum für die NMOS-Anordnung verwendet wird. Hierdurch kann Polysilizium oder FUSI als Gate-Elektrode verwendet werden, während immer noch eine symmetrische Vtp und Vtn für die CMOS-Anordnung erzielt wird. In dem PMOS-Teilbereich stellt eine Polysilizium-Al2O3 Grenzfläche die Austrittarbeit in das p-Typ Regime, und in dem NMOS-Teilbereich stellt eine Polysilzium-Hf Grenzfläche die Austrittsarbeit in das n-Typ Regime ein.
  • Die vorliegende Erfindung wird mit Bezug auf ein bevorzugtes Ausführungsbeispiel in einem spezifischen Zusammenhang beschrieben, nämlich einem Verfahren zur Herstellung eines CMOS-Transistors. Das Verfahren kann jedoch ebenso zur Herstellung anderer Halbleiteranordnungsanwendungen angewandt werden, wo zwei oder mehr Transistoren erforderlich sind. Man beachte, dass in den gezeigten Zeichnungen nur eine PMOS-Anordnung und nur eine NMOS-Anordnung gezeigt sind; dennoch kann es viele PMOS- und NMOS-Anordnungen geben, die während jedes der hierin beschriebenen Herstellungsprozesse ausgebildet werden.
  • 1 bis 9 zeigen Schnittansichten einer nicht beanspruchten Halbleiteranordnung 100 zu verschiedenen Stadien der Herstellung. Nun auf 1 Bezug nehmend, ist dort eine nicht beanspruchte Halbleiteranordnung 100, die ein Werkstück 102 aufweist, in einer Schnittansicht gezeigt. Das Werkstück 102 kann ein Halbleitersubstrat aufweisen, das z. B. durch eine Isolierschicht bedecktes Silizium oder andere Halbleitermaterialien umfasst. Das Werkstück 102 kann ebenso andere, nicht gezeigte, aktive Komponenten oder Schaltungen aufweisen. Das Werkstück 102 kann z. B. Siliziumoxid über einkristallinem Silizium umfassen. Das Werkstück 102 kann andere leitende Schichten oder andere Halbleiterelemente aufweisen, z. B. Transistoren, Dioden usw. Verbundhalbleiter, wie z. B. GaAs, InP, Si/Ge oder SiC, können anstelle von Silizium verwendet werden. Das Werkstück 102 kann ebenso z. B. Bulk-Si, SiGe, Ge, SiC oder ein Silizium-auf-Isolator-(SOI, Silicon-On-Insulator)Substrat umfassen.
  • Das Werkstück 102 weist einen ersten Bereich 104 und einen zweiten Bereich 106 auf. Der erste Bereich 104 umfasst einen Bereich, wo ein erster Transistor, der z. B. eine PMOS-Anordnung oder einen PMOSFET umfasst (wie durch das „P” in 1 gekennzeichnet), ausgebildet werden wird. Der zweite Bereich 106 umfasst einen Bereich, wo ein zweiter Transistor, der z. B. eine NMOS-Anordnung oder einen NMOSFET umfasst (wie durch das „N” in 1 gekennzeichnet), ausgebildet werden wird. Die PMOS-Anordnung und die NMOS-Anordnung sind in 1 nicht gezeigt: s. 8 und 9 bei 136 bzw. 138.
  • Der erste Bereich 104 und der zweite Bereich 106 können, wie gezeigt, durch einen optionalen flachen Grabenisolations-Bereich 108 getrennt sein, der in dem Werkstück 102 ausgebildet ist. Der erste Bereich 104 kann mit N-Typ Dotierstoffen schwach dotiert sein, und der zweite Bereich 106 kann mit P-Typ Dotierstoffen schwach dotiert sein. Im Allgemeinen wird das Werkstück 102 mit N- bzw. P-Typ Dotierstoffen dotiert, je nachdem, ob die Übergänge des auszubildenden Transistors P- bzw. N-Typ sein werden.
  • Das Werkstück 102 wird vorzugsweise unter Verwendung eines Pre-Gate-Reinigungsprozesses zum Entfernen jedweder Verunreinigung oder natürlichen Oxids von der oberen Oberfläche des Werkstücks 102 gereinigt. Die Pre-Gate-Behandlung kann z. B. eine Hf-, HCl- oder Ozon-basierte Reinigungsbehandlung umfassen, obwohl die Pre-Gate-Behandlung alternativ andere Chemikalien umfassen kann.
  • Eine Hartmaske 112 wird, wie in 2 gezeigt, über dem Werkstück 102 abgeschieden. Die Hartmaske 112 umfasst vorzugsweise eine erste Schicht 114 und eine zweite Schicht 116, die, wie gezeigt, über der ersten Schicht 114 angeordnet ist. Alternativ kann die Hartmaske 112 z. B. eine einzelne Schicht eines Oxids oder eines Nitrid-Materials umfassen. In dem in 2 gezeigten nicht beanspruchten Beispiel umfasst die erste Schicht 114 der Hartmaske 112 vorzugsweise ungefähr 30 nm eines Oxidmaterials wie z. B. Tetra-Ethyl-Ortho-Silikat (TEOS), obwohl die erste Schicht 114 alternativ z. B. andere Isoliermaterialien, die in anderen Abmessungen abgeschiedene sind, umfassen kann. Die erste Schicht 114 kann z. B. durch Plasma-gestützte chemische Gasphasenabscheidung (PECVD) oder durch andere Abscheidetechniken abgeschieden werden. Die zweite Schicht 116 umfasst vorzugsweise ungefähr 150 nm eines Nitridmaterials wie z. B. SixNy, obwohl die zweite Schicht 116 alternativ z. B. andere Isoliermaterialien, die in anderen Abmessungen abgeschieden sind, umfassen kann. Die zweite Schicht 116 kann z. B. durch PECVD oder durch andere Abscheidetechniken abgeschieden werden.
  • Eine erste Schicht von Photoresist 118 wird über der zweiten Schicht 116 der Hartmaske 112, wie in 2 gezeigt, abgeschieden. Die erste Schicht von Photoresist 118 kann mit einer Maske unter Verwendung herkömmlicher Lithografietechniken strukturiert werden, obwohl die erste Schicht von Photoresist 118 alternativ direkt z. B. unter Verwendung von Elektronenstrahl-Lithografie (EBL) oder anderen direkten Ätztechniken strukturiert werden kann.
  • Gemäß einem nicht beanspruchten Verfahren wird die erste Schicht von Photoresist 118, wie in 3 gezeigt, zum Strukturieren zumindest der zweiten Schicht 116 der Hartmaske 112 verwendet. Beispielsweise können freiliegende Teilbereiche der zweiten Schicht 116 in dem zweiten Bereich 106 unter Verwendung der ersten Schicht von Photoresist 118, die über dem ersten Bereich 104 als eine Maske verbleibt, geätzt werden. Der Ätzprozess kann entwickelt sein, um zu stoppen, wenn die erste Schicht 114 der Hartmaske 112 erreicht ist. Die erste Schicht von Photoresist 118 wird dann abgelöst oder entfernt, und die zweite Schicht 116 wird dann als eine Maske zum Strukturieren der ersten Schicht 114 verwendet. Alternativ kann die Schicht von Photoresist 118 z. B. als eine Maske zum Ätzen sowohl der zweiten Schicht 116 als auch der ersten Schicht 114 der Hartmaske 112 verwendet werden. Die erste Schicht von Photoresist 118 wird dann, wie in 3 gezeigt, abgelöst.
  • Gemäß einem nicht beanspruchten Verfahren wird ein erstes Gate-Dielektrikum-Material 120, wie in 3 gezeigt, über der strukturierten Hartmaske 112 und freiliegenden Teilbereichen des Werkstücks 102 abgeschieden. Das erste Gate-Dielektrikum-Material 120 umfasst in dem nicht beanspruchten Beispiel vorzugsweise ein dielektrisches Material mit hohem k mit einer dielektrischen Konstante von ungefähr 4,0 oder mehr. Das erste Gate-Dielektrikum-Material 120 umfasst in dem nicht beanspruchten Beispiel vorzugsweise z. B. Hfo2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5, La2O3, SiO2, Nitride davon, SixNy, SiON, oder Kombinationen daraus, obwohl das erste Gate-Dielektrikum-Material 120 alternativ andere Isoliermaterialien mit hohem k oder andere dielektrische Materialien umfassen kann. Das erste Gate-Dielektrikum-Material 120 kann eine einzelne Schicht von Material umfassen oder alternativ kann das erste Gate-Dielektrikum-Material 120 zwei oder mehrere Schichten umfassen. In einem nicht beanspruchten Beispiel können ein oder mehrere dieser Materialien im ersten Gate-Dielektrikum-Material 120 in verschiedenen Kombinationen oder in gestapelten Schichten beinhaltet sein. Das erste Gate-Dielektrikum-Material 120 kann z. B. durch chemische Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD), metallorganisch-chemische Gasphasenabscheidung (MOCVD), physikalische Gasphasenabscheidung (PVD), oder Dampfstrahlabscheidung (JVD) abgeschieden werden, obwohl das erste Gate-Dielektrikum-Material 120 alternativ unter Verwendung anderer geeigneter Abscheidetechniken abgeschieden werden kann. Das erste Gate-Dielektrikum-Material 120 umfasst in einem nicht beanspruchten Beispiel vorzugsweise eine Dicke von ungefähr 1 nm bis 6 nm, obwohl das erste Gate-Dielektrikum-Material 120 alternativ andere Abmessungen wie z. B. ungefähr 8 nm oder weniger umfassen kann.
  • Beispielsweise umfasst das erste Gate-Dielektrikum-Material 120 vorzugsweise ein erstes Element, das Sc, Y, Lu, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, oder Yb umfasst. In einem Beispiel umfasst das erste Gate-Dielektrikum-Material 120 vorzugsweise z. B. ein La-beinhaltendes Isoliermaterial. Das erste Gate-Dielektrikum-Material 120 umfasst in nicht beanspruchten Beispielen ein erstes Material wie z. B. das erste Element kombiniert mit einem zweiten Material, wie z. B. Hf, Zr, Ta, Ti, Al, oder Si und ebenso kombiniert mit entweder O, N, oder sowohl O als auch N. In einem weiteren nicht beanspruchten Ausführungsbeispiel umfasst das erste Gate-Dielektrikum-Material 120 vorzugsweise ein erstes Material, das ein erstes Element umfasst, ein zweites Material, das Hf, Zr, Ta, Ti, Al, oder Si und ebenso entweder O, N, oder sowohl O als auch N umfasst und das weiterhin ein drittes Material, wie z. B. Ti, Sr oder Sc umfasst. In einem nicht beanspruchten Beispiel kann das erste Gate-Dielektrikum-Material 120 LaHfO oder LaHfTiO umfassen, obwohl das erste Gate-Dielektrikum-Material 120 alternativ andere La-beinhaltende Isoliermaterialien oder erste Elemente-beinhaltende Materialien umfassen kann.
  • Vorteilhafterweise verschiebt das La dann, wenn der in dem ersten Bereich 104 auszubildende, erste Transistor 136 (s. 9) einen NMOS-Transistor umfasst, wenn das erste Gate-Dielektrikum-Material 120 La umfasst, die Flachbandspannung VFB des NMOS-Transistors, wodurch die Einstellbarkeit der Schwellenspannung Vt ermöglicht wird. Die anderen, hierin beschriebenen Arten von ersten Elementen des ersten Gate-Dielektrikum-Materials 120 sind ebenso vorzugsweise geeignet, z. B. Vt des NMOS-Transistors einzustellen.
  • Gemäß dem nicht beanspruchten Verfahren wird ein erstes Gate-Material 122, ebenfalls in 3 gezeigt, über dem ersten Gate-Dielektrikum-Material 120 abgeschieden. Das erste Gate-Material 122 umfasst vorzugsweise einen Leiter, wie z. B. ein Metall oder Polysilizium, obwohl alternativ andere leitende oder halbleitende Materialien als erstes Gate-Material 122 verwendet werden können. In dem in den 1 bis 9 gezeigten nicht beanspruchten Beispiel umfasst das erste Gate-Material 122 vorzugsweise Polysilizium oder andere Halbleitermaterialien. Jedoch kann das erste Gate-Material 122 alternativ z. B. TiN, HfN, TaN, W, Al, Ru, RuN, RuSiN, RuTa, TaSiN, TiSiN, NiSix, CoSix, TiSix, Ir, Y, Pt, Ti, PtTi, Pd, Re, Rh, Boride von Ti, Phosphide von Ti oder Antimonide von Ti, Hf, Zr, TiAlN, Mo, MoN, ZrSiN, ZrN, HfN, HfSiN, WN, Ni, Pr, VN, TiW, LaN, LaSiN, WSiN, WSi, TaCN, ein vollständig silizidiertes Gate-Material (FUSI), andere Metalle, und/oder Kombinationen daraus umfassen. Wenn das Gate-Material 122 z. B. FUSI umfasst, kann Polysilizium über dem Gate-Dielektrikum-Material 120 abgeschieden werden und ein Metall, wie z. B. Nickel, kann über dem Polysilizium abgeschieden werden, obwohl andere Metalle verwendet werden können. Das Werkstück 102 kann dann auf ungefähr 600 oder 700 Grad C zum Ausbilden einer einzelnen Schicht von Nickelsilizid erhitzt werden.
  • Das erste Gate-Material 122 kann eine Mehrzahl von gestapelten Gate-Materialien, wie z. B. einer Metall-Unterschicht mit einer über der Metall-Unterschicht angeordneten Polysilizium Deckschicht, oder eine Kombination einer Mehrzahl von Metallschichten, die einen Gate-Elektroden-Stapel ausbilden, umfassen. Das erste Gate-Material 122 kann z. B. mittels CVD, PVD, ALD oder anderer Abscheidetechniken abgeschieden werden. Das erste Gate-Material 122 umfasst vorzugsweise eine Dicke von ungefähr 150 nm, obwohl das erste Gate-Material 122 alternativ z. B. ungefähr 100 nm bis ungefähr 200 nm, oder andere Abmessungen umfassen kann.
  • Wenn das erste Gate-Material 122 ein halbleitendes Material umfasst, wie in dem in den 1 bis 9 gezeigten nicht beanspruchten Beispiel, ist das erste Gate-Material 122 durch Dotieren des ersten Gate-Materials 122 mit N-Typ Dotierstoffen, wie z. B. Phosphor oder Antimon, vorzugsweise N-dotiert. Das Dotieren des ersten Gate-Materials 122 macht das halbleitende Material leitfähig oder leitfähiger.
  • Gemäß dem nicht beanspruchten Verfahren wird eine zweite Schicht von Photoresist 124 wird über dem ersten Gate-Material 122, wie in 3 gezeigt, abgeschieden. Die zweite Schicht von Photoresist 124 kann, wie gezeigt, mittels einer Maske unter Verwendung herkömmlicher Lithografietechniken zum Entfernen der zweiten Schicht von Photoresist 124 oberhalb des ersten Bereichs 104 des Werkstücks 102 strukturiert werden, obwohl die zweite Schicht von Photoresist 124 alternativ direkt strukturiert werden kann.
  • Die zweite Schicht von Photoresist 124 wird, wie in 4 gezeigt, als eine Maske zum Strukturieren des ersten Gate-Materials 122 und des ersten Gate-Dielektrikum-Materials 120 und zum Entfernen der Hartmaske 112 von dem ersten Bereich 104 des Werkstücks 102 verwendet. In einem nicht beanspruchten Beispiel können freiliegende Teilbereiche des ersten Gate-Materials 122, des ersten Gate-Dielektrikum-Materials 120, und der Hartmaske 112 von dem ersten Bereich 104 des Werkstücks 102 unter Verwendung der zweiten Schicht von Photoresist 124 als eine Maske weggeätzt werden. Die zweite Schicht von Photoresist 124 wird dann oberhalb des zweiten Bereichs 106 des Werkstücks 102 abgelöst oder entfernt. Jedes überschüssige erste Gate-Material 122 und erste Gate-Dielektrikum-Material 120 kann oberhalb des optionalen STI-Gebiets 108 in der Nähe der Grenzfläche des ersten Bereichs 104 und des zweiten Bereichs 106 z. B. unter Verwendung eines chemisch-mechanischen Polier-(CMP)Prozesses oder eines Ätzprozesses entfernt werden, wodurch die in 4 gezeigte nicht beanspruchte Struktur zurückgelassen wird. Die freiliegende Oberfläche des Werkstücks 102 kann mittels eines Pre-Gate-Reinigungsprozesses gereinigt werden.
  • Als nächstes wird gemäß dem nicht beanspruchten Verfahren ein zweites Gate-Dielektrikum-Material 126, wie in 5 gezeigt, über freiliegenden Teilbereichen des Werkstücks 102 im ersten Bereich 104 und über dem strukturierten ersten Gate-Material 122 und ersten Gate-Dielektrikum-Material 120 im zweiten Bereich 106 abgeschieden. Das zweite Gate-Dielektrikum-Material 126 umfasst in einem nicht beanspruchten Beispiel vorzugsweise ein anderes Material als das erste Gate-Dielektrikum-Material 120. Das zweite Gate-Dielektrikum-Material umfasst in einem nicht beanspruchten Beispiel vorzugsweise ein dielektrisches Material mit hohem k mit einer dielektrischen Konstante von ungefähr 4,0 oder mehr. Das zweite Gate-Dielektrikum-Material 126 umfasst in einem nicht beanspruchten Beispiel vorzugsweise z. B. HfO2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5, La2O3, Nitride davon, SixNy, SiON, SiO2 oder Kombinationen daraus, obwohl das zweite Gate-Dielektrikum-Material 126 alternativ andere Isoliermaterialien mit hohem k oder andere dielektrische Materialien umfassen kann.
  • Das zweite Gate-Dielektrikum-Material 126 kann eine einzelne Schicht von Material umfassen oder alternativ kann das zweite Gate-Dielektrikum-Material 126 zwei oder mehr Schichten umfassen, wobei die Deckschicht ein Fermi-pinning Material umfasst, welches nachfolgend hierin mit Bezug auf 10 beschrieben werden wird. In einem nicht beanspruchten Beispiel kann eins oder mehrere dieser Materialien in dem zweiten Gate-Dielektrikum-Material 126 in verschiedenen Kombinationen oder in gestapelten Schichten beinhaltet sein. Das zweite Gate-Dielektrikum-Material 126 kann z. B. durch CVD, ALD, MOCVD, PVD, oder JVD abgeschieden werden, obwohl das zweite Gate-Dielektrikum-Material 126 alternativ unter Verwendung anderer geeigneter Abscheidetechniken abgeschieden werden kann. Das zweite Gate-Dielektrikum-Material 126 umfasst in einem Beispiel vorzugsweise eine Dicke von ungefähr 1 nm bis ungefähr 6 nm, obwohl das zweite Gate-Dielektrikum-Material 126 alternativ andere Abmessungen umfassen kann, wie z. B. ungefähr 8 nm oder weniger. Das zweite Gate-Dielektrikum-Material 126 umfasst vorzugsweise ein Fermi-pinning Material wie z. B. ein Aluminium-beinhaltendes Material, das an der oberen Oberfläche davon angeordnet ist.
  • Beispielsweise umfasst das zweite Gate-Dielektrikum-Material 126 vorzugsweise ein Isoliermaterial, das ein zweites Element umfasst, wobei das zweite Element anders ist als z. B. das erste Element des ersten Gate-Dielektrikum-Materials 120. Das zweite Element umfasst vorzugsweise z. B. Sc, Y, Lu, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, oder Al. Das zweite Element kann z. B. ein Element von Gruppe IIIb des Periodensystems, ein Lantanoid vom Periodensystem, Al oder ein Al-beinhaltendes Material umfassen. In einem nicht beanspruchten Beispiel, z. B. wenn der zweite Transistor 136 einen PMOS-Transistor umfasst (s. 9), umfasst das zweite Gate-Dielektrikum-Material 126 vorzugsweise z. B. ein Y-beinhaltendes Isoliermaterial oder ein Al-beinhaltendes Isoliermaterial. Diese Materialien sind insbesondere vorteilhaft zum Einstellen oder Verschieben von VFB und stellen folglich z. B. die Einstellbarkeit von Vt des PMOS-Transistors 136 bereit. Die anderen hierin beschriebenen Arten von zweiten Elementen sind vorzugsweise geeignet, um ein Einstellen von Vt des PMOS-Transistors 136 z. B. durch Variieren der Menge an zweitem Element im zweiten Gate-Dielektrikum-Material 126 zu ermöglichen.
  • In einigen nicht beanspruchten Beispielen umfasst das zweite Gate-Dielektrikum-Material 126 als weiteres Beispiel vorzugsweise ein erstes Material, wie z. B. Y oder Al, kombiniert mit einem zweiten Material, wie z. B. Hf, Zr, Ta, Ti, Al, oder Si und ebenfalls kombiniert mit z. B. entweder O, N, oder sowohl O als auch N. In einem weiteren nicht beanspruchten Beispiel umfasst das zweite Gate-Dielektrikum-Material 126 vorzugsweise ein erstes Material, das Y oder Al beinhaltet, ein zweites Material, das Hf, Zr, Ta, Ti, Al, oder Si und ebenfalls entweder O, N, oder sowohl O als auch N umfasst, und umfasst weiterhin ein drittes Material, wie z. B. Ti, Sr, oder Sc. In einem nicht beanspruchten Beispiel kann das zweite Gate-Dielektrikum-Material 126 YHfO, YHfTiO, oder AlO umfassen, obwohl das zweite Gate-Dielektrikum-Material 126 alternativ andere Materialien umfassen kann.
  • Als nächstes wird gemäß dem nicht beanspruchten Verfahren ein zweites Gate-Material 128 über dem zweiten Gate-Dielektrikum-Material 126 abgeschieden, was ebenfalls in 5 gezeigt ist. Das zweite Gate-Material 128 umfasst vorzugsweise einen Leiter, wie z. B. ein Metall oder Polysilizium, obwohl alternativ andere leitende oder halbleitende Materialien als zweites Gate-Material 128 verwendet werden können. In dem in den 1 bis 9 gezeigten nicht beanspruchten Beispiel umfasst das zweite Gate-Material 128 vorzugsweise Polysilizium oder andere Halbleitermaterialien. Jedoch kann das zweite Gate-Material 128 alternativ z. B. TiN, HfN, TaN, W, Al, Ru, RuN, RuSiN, RuTa, TaSiN, TiSiN, NiSix, CoSix, TiSix, Ir, Y, Pt, Ti, PtTi, Pd, Re, Rh, Boride von Ti, Phosphide von Ti oder Antimonide von Ti, Hf, Zr, TiAlN, Mo, MoN, ZrSiN, ZrN, HfN, HfSiN, WN, Ni, Pr, VN, TiW, LaN, LaSiN, WSiN, WSi, TaCN, ein vollständig silizidiertes Gate-Material (FUSI), und/oder Kombinationen daraus umfassen. Das zweite Gate-Material 128 kann eine Mehrzahl von gestapelten Gate-Materialien, wie z. B. eine Metall-Unterschicht mit einer über der Metall-Unterschicht angeordneten Polysilizium-Deckschicht oder eine Kombination einer Mehrzahl von Metallschichten umfassen, die einen Gate-Elektroden-Stapel ausbilden. Das zweite Gate-Material 128 kann z. B. mittels CVD, PVD, ALD oder anderen Abscheidetechniken abgeschieden werden. Das zweite Gate-Material 128 umfasst vorzugsweise eine Dicke von ungefähr 150 nm, obwohl das zweite Gate-Material 128 alternativ z. B. ungefähr 100 nm bis ungefähr 200 nm, oder andere Abmessungen umfassen kann. Das zweite Gate-Material 128 kann das gleiche Material wie das erste Gate-Material 122 umfassen, oder alternativ kann das zweite Gate-Material 128 z. B. ein anderes Material als das erste Gate-Material 122 umfassen.
  • Wenn das zweite Gate-Material 128 ein halbleitendes Material umfasst, wie z. B. in dem in den 1 bis 9 gezeigten nicht beanspruchten Beispiel, ist das zweite Gate-Material 128 durch Dotieren des zweiten Materials 128 mit einem P-Typ Dotierstoff, wie z. B. Bor, vorzugsweise P-dotiert. Das Dotieren des zweiten Gate-Materials 128 macht das halbleitende Material leitfähig oder leitfähiger.
  • Gemäß dem nicht beanspruchten Verfahren wird eine dritte Schicht von Photoresist 130, wie in 5 gezeigt, über dem zweiten Gate-Material 128 abgeschieden. Die dritte Schicht von Photoresist 130 kann, wie gezeigt, mittels einer Maske durch herkömmliche Lithografietechniken zum Entfernen der dritten Schicht von Photoresist 130 von dem zweiten Bereich 106 des Werkstücks 102 strukturiert werden, obwohl die dritte Schicht von Photoresist 130 alternativ direkt strukturiert werden kann.
  • Die dritte Schicht von Photoresist 130 wird dann, wie in 6 gezeigt, als eine Maske zum Strukturieren des zweiten Gate-Materials 128 und zweiten Gate-Dielektrikum-Materials 126 verwendet. Beispielsweise können freiliegende Teilbereiche des zweiten Gate-Materials 128 und des zweiten Gate-Dielektrikum-Materials 126 von dem zweiten Bereich 106 des Werkstücks 102 unter Verwendung der dritten Schicht von Photoresist 130 als eine Maske weggeätzt werden. Die dritte Schicht von Photoresist 130 wird dann oberhalb des ersten Bereichs 104 des Werkstücks 102 abgelöst oder entfernt.
  • Jedes überschüssige zweite Gate-Material 128 und zweite Gate-Dielektrikum-Material 126 (wie z. B. bei Spitze 132 gezeigt) kann oberhalb des optionalen STI-Gebiets 108 in der Nähe der Grenzfläche des ersten Bereichs 104 und des zweiten Bereichs 106 z. B. unter Verwendung eines (nicht gezeigten) chemisch-mechanischen Polier-(CMP)Prozesses oder eines Ätzprozesses entfernt werden, wodurch die in 7 gezeigte nicht beanspruchte Struktur zurückgelassen wird.
  • Vorzugsweise unter Verwendung eines einzelnen Lithografieschritts, z. B. unter Verwendung einer einzelnen Schicht von Photoresist und unter Verwendung einer einzelnen Maske zum Strukturieren des Photoresists, werden das erste Gate-Material 122, das erste Gate-Dielektrikum-Material 120, das zweite Gate-Material 128 und das zweite Gate-Dielektrikum-Material 126 gleichzeitig mit einer gewünschten Struktur für eine CMOS-Anordnung strukturiert, wodurch die in 8 gezeigte nicht beanspruchten Struktur zurückgelassen wird, wobei ein PMOS-Transistor 136 in dem ersten Bereich 104 ausgebildet wird, und ein NMOS-Transistor 138 in dem zweiten Bereich 106 ausgebildet wird.
  • Wieder auf 7 Bezug nehmend, beachte man, dass während ein vertikaler Teilbereich 160 des zweiten Gate-Dielektrikum-Materials 126, der auf der Seitenwand des ersten Gate-Materials 122 ausgebildet ist, in der in 7 gezeigten nicht beanspruchten Struktur verbleibend zurückgelassen wird, dies nicht problematisch ist, weil der Teilbereich 160 weggeätzt oder entfernt wird, wenn die PMOS- und NMOS-Transistoren 136 und 138, wie in 8 gezeigt, ausgebildet werden.
  • Die Herstellung der CMOS-Anordnung 100 wird dann fortgesetzt, um die Fabrikation der CMOS-Anordnung 100 abzuschließen. Beispielsweise können Abstandsstücke (spacer) 134 auf den Seitenwänden der Gate-Elektroden-Materialien 128 und 122 und auf den Seitenwänden der Gate-Dielektrikum-Materialien 126 und 120 ausgebildet werden, wodurch die in 9 gezeigte nicht beanspruchte Struktur ausgebildet wird. Source- und Drain-Gebiete S1 und D1, bzw. S2 und D2 können in freiliegenden Oberflächen des jeweiligen PMOS-Transistors 136 und des jeweiligen NMOS-Transistors 138 ausgebildet werden. Beispielsweise können die Source- und Drain-Gebiete S1 und D1 mit P-Typ Dotierstoffen zum Ausbilden von p-n-p Übergängen in dem PMOS-Transistor 136 dotiert werden. Ähnlicherweise können die Source- und Drain-Gebiete S2 und D2 mit N-Typ Dotierstoffen zum Ausbilden von n-p-n Übergängen in dem MMOS-Transistor 138 dotiert werden.
  • Ein oder mehrere (nicht gezeigte) Isoliermaterialien können über dem PMOS-Transistor 136 und NMOS-Transistor 138 abgeschieden werden, und Kontakte können in den Isoliermaterialien ausgebildet werden, um elektrischen Anschluss mit den Gates, Sources und/oder Drains herzustellen. Zusätzliche Metallisierungs- und Isolierschichten können über der oberen Oberfläche des Isoliermaterials und den Kontakten ausgebildet und strukturiert werden. Eine (nicht gezeigte) Passivierungsschicht kann über den Isolierschichten oder dem PMOS-Transistor 136 und dem NMOS-Transistor 138 abgeschieden werden. (Ebenfalls nicht gezeigte) Bondpads können über Kontakten ausgebildet werden, und die Halbleiteranordnung 100 kann dann in einen individuellen Einzelchip (die) vereinzelt oder getrennt werden. Die Bondpads können z. B. mit (nicht gezeigten) Zuleitungen eines Gehäuses einer integrierten Schaltung oder eines anderen Einzelchips verbunden werden, um einen elektrischen Anschluss an den Transistor 136 und 138 der nicht beanspruchten Halbleiteranordnung 100 bereitzustellen.
  • Folglich wird eine nicht beanspruchte Halbleiter-CMOS-Anordnung 100 ausgebildet, die, wie in 9 gezeigt, einen PMOS-Transistor 136 und einen NMOS-Transistor 138 umfasst, wobei das Gate-Dielektrikum GD1 des PMOS-Transistors 136 ein von dem Material des Gate-Dielektrikums GD2 des NMOS-Transistors 138 verschiedenes Material umfasst. Das Gate-Dielektrikum GD1 des PMOS-Transistors 136 umfasst vorzugsweise ein Fermi-pinning Material, das an das Gate G1 anstößt. Der PMOS-Transistor 136 beinhaltet eine Source S1 und einen Drain D1, die durch ein erstes Kanalgebiet C1 getrennt sind. Ein Gate-Dielektrikum GD1 wird über dem ersten Kanalgebiet C1 angeordnet, und ein Gate G1 ist über dem Gate-Dielektrikum GD1 angeordnet. Der NMOS-Transistor 138 weist eine Source S2 und einen Drain D2 auf, die durch ein Kanalgebiet C2 getrennt sind. Ein Gate-Dielekrikum GD2 ist über dem Kanalgebiet C2 angeordnet, und ein Gate G2 ist über dem Gate-Dielektrikum GD2 angeordnet. Ein Abstandsstück 134, das z. B. ein Oxid oder Nitrid umfasst, kann, wie gezeigt, auf den Seitenwänden der Gates G1 und G2 und Gate-Dielektrika GD1 und GD2 ausgebildet werden.
  • Vorteilhafterweise kann dann, wenn das erste Gate-Dielektrikum-Material 120 ein La-beinhaltendes Isoliermaterial umfasst und das zweite Gate-Dielektrikum-Material 126 ein Y-beinhaltendes Isoliermaterial umfasst, die Konzentration des La und Y im ersten Gate-Dielektrikum-Material 120 und zweiten Gate-Dielektrikum-Material 126 variiert werden, um eine im Wesentlichen symmetrische Vt zu erzielen. In einem nicht beanspruchten Beispiel kann das erste Gate-Dielektrikum-Material 120 ungefähr 5 bis 95% La und ungefähr 95 bis 5% eines anderen Elements, wie z. B. Hf, Zr, Ta, Ti, Al, oder Si umfassen. Je höher der Anteil an La in dem ersten Gate-Dielektrikum-Material 120 ist, umso höher ist Vtn des NMOS-Transistors 138. Das La in dem Gate-Dielektrikum-Material 120 verschiebt die Flachbandspannung VFB des NMOS-Transistors 138, was die Schwellenspannung Vt des NMOS-Transistors 138 (Vtn) verschiebt. Ähnlicherweise kann das zweite Gate-Dielektrikum-Material 126 in einem nicht beanspruchten Beispiel ungefähr 5 bis 95% Y oder Al und ungefähr 95 bis 5% eines anderen Elements, wie z. B. Hf, Zr, Ta, Ti, Al, oder Si umfassen. Je höher der Anteil an Y oder Al in dem zweiten Gate-Dielektrikum-Material 126 ist, umso höher ist Vtp des PMOS-Transistors 136. Das Y oder Al in dem Gate-Dielektrikum-Material 126 verschiebt die Flachbandspannung VFB des PMOS-Transistors 136, was die Schwellenspannung Vt des PMOS-Transistors 136 (Vtp) verschiebt. Weil La und Y (oder Al) geeignet sind, die Flachbandspannungen des NMOS-Transistors 138 bzw. des PMOS-Transistors 136 zu verschieben, können die Schwellenspannungen des nicht beanspruchten PMOS-Transistors 136 bzw. des nicht beanspruchten NMOS-Transistors 138 symmetrisch eingestellt werden. Wenn das erste Element des ersten Gate-Dielektrikum-Materials 120 und das zweite Element des zweiten Gate-Dielektrikum-Materials 126 andere Materialien umfassen, kann der Prozentsatz des ersten und zweiten Elements in ähnlicher Weise variiert werden, um einzustellen, dass die CMOS-Anordnung symmetrische Vt's hat.
  • Das Gate und die Gate-Dielektrikum-Materialien können in Übereinstimmung mit nicht beanspruchten Beispielen entweder zuerst für den PMOS-Transistor 136 oder für den NMOS-Transistor 138 abgeschieden werden. Beispielsweise werden in dem hierein beschriebenen nicht beanspruchten Beispiel das Gate-Dielektrikum und die Gate-Materialien des NMOS-Transistors 138 zuerst abgeschieden. Alternativ können in einem nicht beanspruchten Verfahren das Gate-Dielektrikum und die Gate-Materialien des PMOS-Transistors 136 zuerst abgeschieden werden.
  • Ein weiteres nicht beanspruchtes Beispiel ist in 10 gezeigt. Ähnliche Ziffern werden für die verschiedenen Elemente verwendet, die in den 1 bis 9 beschrieben wurden. Um eine Wiederholung zu vermeiden, ist nicht jedes Bezugszeichen, das in 10 gezeigt ist, im Detail hierin noch einmal beschrieben. Eher werden ähnliche Materialien x02, x04, x06, x08, usw. vorzugsweise für die verschiedenen, gezeigten Materialschichten verwendet, wie sie für die 1 bis 9 beschrieben wurden, wo x = 1 in den 1 bis 9 und x = 2 in 10 ist. Beispielsweise werden die bevorzugten und alternativen Materialien und Abmessungen, die für die ersten und zweiten Gate-Dielektrikum-Materialien 120 und 126 (bzw. GD1 und GD2) in der Beschreibung für die 1 bis 9 beschrieben sind, vorzugsweise ebenfalls für die Gate-Dielektrikum-Materialien GD1 und GD2 von 10 verwendet.
  • In diesem nicht beanspruchten Beispiel ist die PMOS-Anordnung 204 auf der rechten Seite der Figur gezeigt, und die NMOS-Anordnung 206 ist auf der linken Seite gezeigt. Das Gate-Dielektrikum GD1 in diesem nicht beanspruchten Beispiel umfasst zumindest zwei Isolierschichten: eine erste Isolierschicht 250 und eine zweite Isolierschicht 252, die über der ersten Isolierschicht 250 angeordnet ist. Die erste Isolierschicht 250 umfasst vorzugsweise ein dielektrisches Material mit hohem k, und kann z. B. HfO2, HfSiOx, ZrO2, ZrSiOx, Ta2O5, La2O3, Nitride davon, SixNy, SiON, SiO2, oder Kombinationen davon umfassen, obwohl die erste Isolierschicht 250 alternativ andere Isoliermaterialien mit hohem k oder andere dielektrische Materialien umfassen kann, wie z. B. La oder andere Materialien, die für das erste Element in den 1–9 aufgezählt sind. Die erste Isolierschicht 250 umfasst vorzugsweise eine Dicke von z. B. ungefähr 8 nm oder weniger. Die zweite Isolierschicht 252 umfasst vorzugsweise ungefähr 1 bis 6 nm eines Fermi-pinning-Materials. Beispielsweise umfasst die zweite Isolierschicht 252 vorzugsweise ein Aluminium-beinhaltendes Material wie z. B. Aluminiumoxid (AlxOy oder Al2O3) oder Nitride davon, wie z. B. AlxOyN1-x-y, obwohl die zweite Isolierschicht 252 alternativ andere Materialien umfassen kann, die ein Fermi-pinning des Gate-Dielektrikums GD1 an der Gate-Elektrode G1 der PMOS-Anordnung 236 herbeiführen, wie z. B. ein Y-beinhaltendes Isoliermaterial oder andere Materialien, die für das zweite Element in den 1–9 aufgezählt sind. Die zweite Isolierschicht 252 kann abgeschieden werden oder kann z. B. durch Implantieren eines Fermi-pinning Materials wie z. B. Aluminium ausgebildet werden.
  • Dieses nicht beanspruchte Beispiel zeigt ebenfalls andere optionale Elemente, die in der CMOS-Anordnung 200 beinhaltet sein können. Vor dem Ausbilden von Abstandsstücken 234 über den Seitenwänden des Gate-Dielektrikums GD1 und GD2 und der Gates G1 und G2, kann, wie gezeigt, eine optionale dünne Isolierung 248 über der oberen Oberfläche der Sources S1 und S2 und Drains D1 und D2, den Seitenwänden des Gate-Dielektrikums GD1 und GD2, und den Gates G1 und G2 ausgebildet werden. Die Abstandsstücke 234 werden dann über der dünnen Isolierung 248 ausgebildet. Die dünne Isolierung 248 kann beispielsweise ein Oxid umfassen, und die Abstandsstücke 234 können ein Nitrid umfassen, obwohl alternativ andere Materialien für die dünne Isolierung 248 und die Abstandsstücke 234 verwendet werden können.
  • Die Sources S1 und S2 oder die Drains D1 und D2, oder die Gates G1 und G2 können ein optionales Silizid-Material 244 bzw. 246 aufweisen, das an einer oberen Oberfläche davon ausgebildet wird (häufig als ein Salizid bezeichnet, weil das Ausbilden des Silizids selbstjustiert sein kann). Das Silizid 244 und 246 kann ungefähr 10 nm bis 30 nm von TiSix, CoSix, oder NiSix umfassen, obwohl das Silizid 244 und 246 alternativ z. B. andere Materialien und Dicken umfassen kann. Die Sources S1 und S2 und die Drains D1 und D2 können, wie gezeigt, schwach dotierte Gebiete und tiefere Implantationsgebiete aufweisen.
  • Die nicht beanspruchte CMOS-Anordnung mit einem PMOS-Transistor und einem NMOS-Transistor, die verschiedene Materialien umfassende Gate-Dielektrika haben, kann unter Verwendung anderer Verfahren hergestellt werden. Ein nicht beanspruchtes Verfahren ist in den 11 bis 16 gezeigt und ein Verfahren gemäß einem Ausführungsbeispiel der Erfindung ist in den 17 und 18 gezeigt. Wieder werden ähnliche Ziffern für die verschiedenen Elemente verwendet, die in den 1 bis 9 und 10 beschrieben wurden, und, um eine Wiederholung zu vermeiden, wird jedes Bezugszeichen, das in den 11 bis 16, und den 17 und 18 gezeigt wird, nicht noch einmal hierin im Detail beschrieben. Eher werden ähnliche Materialien x02, x04, x06, x08, usw. vorzugsweise für die verschiedenen, gezeigten Materialschichten verwendet, wie sie für die 1 bis 9 beschrieben wurden, wo x = 1 in den 1 bis 9, x = 2 in 10, x = 3 in den 11 bis 16 und x = 4 in den 17 und 18 ist.
  • Die 11 bis 16 zeigen Schnittansichten eines nicht beanspruchten Verfahrens zum Ausbilden einer CMOS-Anordnung mit verschiedenen Gate-Dielektrikum-Materialien für den PMOS-Transistor und den NMOS-Transistor zu verschiedenen Stadien der Herstellung. In diesem nicht beanspruchten Beispiel wird beginnend mit einem Werkstück, wie z. B. 102, gezeigt in 1, das zweite Gate-Dielektrikum-Material 326 über der gesamten oberen Oberfläche des Werkstücks 302 abgeschieden. Das zweite Gate-Material 328 wird dann, wie gezeigt, über der gesamten oberen Oberfläche des zweiten Gate-Dielektrikum-Materials 326 abgeschieden. Wenn das zweite Gate-Material 328 Polysilizium umfasst, kann das Polysilizium z. B. mit einem P-Typ Dotierstoff implantiert werden. Das zweite Gate-Material 328 und das zweite Gate-Dielektrikum-Material 326 werden dann, wie in den 12 und 13 gezeigt, oberhalb des zweiten Bereichs 306 des Werkstücks entfernt.
  • Beispielsweise kann eine Hartmaske 312 über dem zweiten Gate-Material 328 ausgebildet werden. Eine Schicht von Photoresist 318 kann über der Hartmaske 312 abgeschieden werden, und das Photoresist 318 kann, wie in 11 gezeigt, oberhalb des zweiten Bereichs 306 z. B. mittels Lithografietechniken entfernt werden. Die Hartmaske 312 kann z. B. ungefähr 30 nm TEOS umfassen, obwohl die Hartmaske 312 alternativ andere Materialien und Abmessungen umfassen kann. Das Photoresist 318 kann als eine Maske zum Strukturieren der Hartmaske 312 und des zweiten Gate-Materials 328 verwendet werden, um die Schichten 312 und 328 oberhalb des zweiten Bereichs 306 des Werkstücks 302 zu entfernen, und das Photoresist 318 kann, wie in 12 gezeigt, abgelöst oder verascht werden. Das zweite Gate-Dielektrikum-Material 326 kann dann z. B. unter Verwendung von Sputter- und/oder Nassätztechniken geätzt werden, um die Schicht 326 oberhalb des zweiten Bereichs 306 des Werkstücks 302 zu entfernen, wobei die Hartmaske 312 als eine Maske verwendet wird, wodurch z. B. die in 13 gezeigte nicht beanspruchte Struktur zurückgelassen wird. Die Hartmaske 312 kann während des Ätzens des zweiten Gate-Dielektrikum-Materials 326 aufgebraucht oder entfernt werden, oder alternativ kann jedwede überschüssige Hartmaske 312, die über dem zweiten Bereich 306 des Werkstücks verbleibt, entfernt werden.
  • Als nächstes werden, wie in 14 in einem nicht beanspruchten Beispiel gezeigt, das erste Gate-Dielektrikum-Material 320 und das erste Gate-Material 322 über dem zweiten Bereich 306 des Werkstücks 302 und über dem zweiten Gate-Material 328 über dem ersten Bereich 304 des Werkstücks 302 abgeschieden. Das erste Gate-Dielektrikum-Material 320 und das erste Gate-Material 322 werden dann oberhalb des ersten Bereichs 304 des Werkstück entfernt. Beispielsweise kann eine Schicht von Photoresist 324 über dem Werkstück 302 abgeschieden werden und das Photoresist 324 kann, wie in 14 gezeigt, zum Entfernen des Photoresists 324 oberhalb des ersten Bereichs 304 des Werkstücks 302 strukturiert werden. Das Photoresist 324 wird dann als eine Maske verwendet, während das erste Gate-Material 322 und das erste Gate-Dielektrikum-Material 320 von dem ersten Bereich 304 des Werkstücks entfernt werden. Das Photoresist 324 wird dann, wie in 15 gezeigt, entfernt, und z. B. die obere Oberfläche des ersten Gate-Materials 322 und des zweiten Gate-Materials 328 werden dann planarisiert, z. B. mittels eines CMP- oder eines Ätzprozesses, wodurch die in 16 gezeigte Struktur zurückgelassen wird.
  • Während ein vertikaler Teilbereich 362 des ersten Gate-Dielektrikum-Materials 320, das auf der Seitenwand des zweiten Gate-Materials 328 ausgebildet ist, in der in 16 gezeigten Struktur verbleibend zurückgelassen wird, ist dies nicht problematisch, weil der Teilbereich 362 weggeätzt werden wird, wenn die PMOS- und NMOS-Transistoren, wie in den 8 bis 10 gezeigt, ausgebildet werden.
  • Das in den 11 bis 16 gezeigte nicht beanspruchte Ausführungsbeispiel ist vorteilhaft, weil, verglichen mit dem in den 1 bis 9 gezeigten nicht beanspruchten Beispiel, rungsbeispiel, eine Lithografiemaske weniger erforderlich ist.
  • 17 und 18 zeigen Schnittansichten eines Verfahrens zum Ausbilden einer CMOS-Anordnung mit verschiedenen Gate-Dielektrikum-Materialien für den PMOS-Transistor und den NMOS-Transistor in Übereinstimmung mit einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung. In diesem Ausführungsbeispiel werden vorteilhafter Weise eine einzige Schicht von Gate-Dielektrikum-Material 466 und eine einzige Schicht von Gate-Material 468 über der oberen Oberfläche des Werkstücks 402 abgeschieden. Die einzige Schicht von Gate-Dielektrikum-Material 466 und die einzige Schicht von Gate-Material 468 können einen Typ von Material umfassen, oder können alternativ z. B. eine oder mehrere Materialschichten umfassen. Die einzige Schicht von Gate-Dielektrikum-Material 466 wird hierin auch als eine Isolierschicht 466 bezeichnet, und die einzige Schicht von Gate-Material 468 wird hierin z. B. auch als eine leitende Schicht 468 bezeichnet.
  • Das Gate-Dielektrikum-Material 466 kann eine Dicke von z. B. einigen Zehn nm oder weniger umfassen.
  • Das Gate-Material 468 kann z. B. ein Halbleitermaterial oder ein Metall umfassen. Beispielsweise kann das Gate-Material 468 z. B. Polysilizium, andere Halbleitermaterialien, TiN, HfN, TaN, W, Al, Ru, RuN, RuSiN, RuTa, TaSiN, TiSiN, NiSix, CoSix, TiSix, Ir, Y, Pt, Ti, PtTi, Pd, Re, Rh, Boride von Ti, Phosphide von Ti oder Antimonide von Ti, Hf, Zr, TiAlN, Mo, MoN, ZrSiN, ZrN, HfN, HfSiN, WN, Ni, Pr, VN, TiW, LaN, LaSiN, WSiN, WSi, TaCN und/oder Kombinationen davon oder ein vollständig silizidiertes Gate-Material (FUSI) umfassen.
  • Ein Material 464 wird in das Gate-Material 468 implantiert, wodurch das erste Gate-Material des ersten Transistors (z. B. des PMOS „P” Transistors) verändert wird. Zumindest ein Teilbereich 470 des ersten Gate-Dielektrikum-Materials wird ebenfalls mit dem Material 464 implantiert, z. B. bei 470.
  • Das Gate-Dielektrikum-Material 466 umfasst SiO2, SiON, HfO2, HfON, HfSiO, oder HfSiON, und das Implantieren des Materials 464 umfasst ein Implantieren des ersten Elements. Das Material 464 wird vorzugsweise in das erste Gate-Material 468 implantiert und auch in zumindest einen oberen Teilbereich des ersten Gate-Materials 466, z. B. bei 470.
  • In diesem Ausführungsbeispiel wird in dem ersten Bereich 404, wo ein PMOS-Transistor ausgebildet werden wird, ein Fermi-pinning-Material 464 implantiert. In einem Ausführungsbeispiel wird das Fermi-pinning Material 464, wie gezeigt, in dem ersten Bereich 404, aber nicht in dem zweiten Bereich 406 implantiert. Beispielsweise kann das Gate-Material 468, wie gezeigt, während des Implantationsprozesses mit Photoresist 424 oder einem Isoliermaterial bedeckt sein.
  • Vorzugsweise wird das Material 464, wie gezeigt, in zumindest die leitende Schicht 468 über dem ersten Bereich 404 des Werkstücks 402 implantiert. Beispielsweise wird das Fermi-pinning-Material 464 auch in eine obere Oberfläche 470 der Isolierschicht 466 implantiert.
  • Weil das Material 464 beispielsweise in den ersten Bereich 404 und nicht den zweiten Bereich 406 implantiert wird, sind das Gate-Material und das Gate-Dielektrikum-Material für den ersten Bereich 404 und den zweiten Bereich 406 nun vorteilhafter Weise verschieden, wodurch, wie in den 9 und 10 gezeigt, die nicht beanspruchte CMOS-Anordnung mit verschiedenen Gate-Dielektrikum-Materialien und symmetrischer Vt für einen PMOS-Transistor und NMOS-Transistor hergestellt wird. Das zweite Element des zweiten Gate-Dielektrikum-Materials wird in den zweiten Bereich 406 implantiert. Z. B. können entweder das erste Element, das zweite Element, oder beide in das erste Gate-Dielektrikum-Material und das zweite Gate-Dielektrikum-Material implantiert werden.
  • Man beachte, dass das Gate-Material 468 in dem ersten Bereich 404 optional mit einem P-Typ Dotierstoff dotiert werden kann, während der zweite Bereich 406 maskiert ist. Und ähnlicher Weise kann, wie in 18 gezeigt, das Gate-Material 468 in dem zweiten Bereich 406 optional mit einem N-Typ Dotierstoff 472 dotiert werden, während der erste Bereich 404 maskiert ist.
  • Die in 18 gezeigte nicht beanspruchte Struktur stellt dar, dass die einzige leitende Schicht 468, nach dem Implantieren des Materials 464, ein erstes Gate-Material 422 in dem zweiten Bereich 406 und ein zweites Gate-Material 428 in dem ersten Bereich 404 ausbildet. Ähnlicher Weise bildet die einzige Isolierschicht 466 ein erstes Gate-Dielektrikum-Material 420 im zweiten Bereich 406 und ein zweites Gate-Dielektrikum-Material aus, das eine erste Isolierschicht 450 und eine zweite Isolierschicht 452 im ersten Bereich 404 umfasst. Die nicht beanspruchte Anordnung 400 wird dann strukturiert und der Herstellungsprozess wird fortgeführt, um die in einer Schnittansicht in 10 gezeigte, nicht beanspruchte CMOS-Anordnung herzustellen.
  • Das in den 17 und 18 gezeigte Ausführungsbeispiel ist vorteilhaft, weil die Anzahl der zur Herstellung der Anordnung 400 erforderlichen Lithografiemasken weiter verringert wird.
  • Vorteilhafterweise wird gemäß einem Ausführungsbeispiel der Erfindung ein Verfahren zur Herstellung einer CMOS-Anordnung bereitgestellt, wobei der PMOS-Transistor und der NMOS-Transistor eine im Wesentlichen symmetrische Vt aufweisen. Beispielsweise kann Vtn ungefähr +0,2 bis +5 V sein, und Vtp kann im Wesentlichen den gleichen negativen Wert haben, z. B. ungefähr –0,2 bis –5 V. Die Schwellenspannungen Vt können alternativ z. B. andere Spannungsniveaus umfassen. Die Symmetrie der Austrittsarbeit wird durch Verwenden jeweils eines verschiedenen dielektrischen Materials GD1 bzw. GD2 für den PMOS-Transistor bzw. den NMOS-Transistor erzielt. Die Schwellenspannung Vt wird verglichen zu herkömmlichen CMOS-Anordnungen verringert, und die Flachbandspannung ist leichter einzustellen. Ausführungsbeispiele der Erfindung können unter Verwendung von Polysilizium-, Metall- oder FUSI-Gate-Elektroden G1/G2 dielektrische Materialien mit hohem k als Gate-Dielektrikum GD1/GD2 verwenden. Die Metall-Gate-Elektroden G1/G2 können Metalle mit entweder einem einzelnen Metall oder Metalle mit doppelter Austrittsarbeit umfassen. Die Gate-Elektrode G1/G2 umfasst für die PMOS- und NMOS-Transistoren verschiedene Materialien. In einem nicht beanspruchten Beispiel, worin die obere Schicht des Gate-Dielektrikums des PMOS-Transistors ein Aluminium-beinhaltendes Material umfasst, wird die Tatsache, dass Si-Al sich an p-Typ und Si-Hf sich an n-Typ heftet, verwendet, um einen Vorteil aus dem Fermi-pinning-Effekt zu ziehen, eher als zu versuchen, durch Ändern des Materials der Gate-Elektrode den Fermi-pinning-Effekt zu lösen oder darum herum zu arbeiten. In einem weiteren nicht beanspruchten Beispiel kann die Konzentration des ersten Elements, wie z. B. La, im Gate-Dielektrikum des NMOS-Transistors, und die Konzentration des zweiten Elements, wie z. B. Y oder Al, im Gate-Dielektrikum des PMOS-Transistors variiert werden, um die CMOS-Transistoren so einzustellen, dass die Schwellenspannungen Vt symmetrisch sind.

Claims (4)

  1. Verfahren zur Herstellung einer Halbleiteranordnung mit den Schritten: Bereitstellen eines Werkstücks (402), wobei das Werkstück (402) einen ersten Bereich (404) und einen zweiten Bereich (406) umfasst; Ausbilden eines ersten Transistors in dem ersten Bereich des Werkstücks, wobei der erste Transistor ein erstes Gate-Dielektrikum umfasst, das ein Sc, Y, Lu, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, oder Yb umfassendes, erstes Element beinhaltet; und Ausbilden eines zweiten Transistors in dem zweiten Bereich des Werkstücks, wobei der zweite Transistor ein zweites Gate-Dielektrikum umfasst, das ein Sc, Y, Lu, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, oder Al umfassendes, zweites Element beinhaltet, wobei das zweite Element anders als das erste Element ist, wobei das Ausbilden des ersten Transistors und des zweiten Transistors die Schritte umfasst: – Abscheiden einer Gate-Dielektrikumsschicht (466) über dem Werkstück (402) in dem ersten Bereich (404) und zweiten Bereich (406), wobei die Gate-Dielektrikumsschicht (466) SiO2, SiON, HfO2, HfON, HfSiO oder HfSiON umfasst, – Abscheiden einer Gate-Materialschicht (468) über der Gate-Dieletrikumsschicht (466), – Implantieren des ersten Elements in zumindest die Gate-Materialschicht (468) in dem ersten Bereich (404) und – Implantieren des zweiten Elements in den zweiten Bereich (406).
  2. Verfahren nach Patentanspruch 1, wobei das erste Element auch in zumindest einen oberen Teilbereich (470) der Gate-Dielektrikumsschicht (466) im ersten Bereich (404) implantiert wird.
  3. Verfahren nach Patentanspruch 2, wobei das zweite Element in die Gate-Dielektrikumsschicht (466) in dem zweiten Bereich (406) implantiert wird.
  4. Verfahren nach einem der Patentansprüche 1 bis 3, wobei die Gate-Materialschicht (468) Polysilizium, TiN, HfN, TaN, W, Al, Ru, RuN, RuSiN, RuTa, TaSiN, TiSiN, NiSix, CoSix, TiSix, Ir, Y, Pt, Ti, PtTi, Pd, Re, Rh, Boride von Ti, Phosphide von Ti, Antimonide von Ti, Hf, Zr, TiAlN, Mo, MoN, ZrSiN, ZrN, HfN, HfSiN, WN, Ni, Pr, VN, TiW, LaN, LaSiN, WSiN, WSi, TaCN und/oder Kombinationen davon oder ein vollständig silizidiertes Gate-Material umfasst.
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Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7416933B2 (en) * 2004-08-06 2008-08-26 Micron Technology, Inc. Methods of enabling polysilicon gate electrodes for high-k gate dielectrics
KR100604908B1 (ko) * 2004-10-11 2006-07-28 삼성전자주식회사 이종의 게이트 절연막을 구비하는 씬-바디 채널 씨모스소자 및 그 제조방법
US7662729B2 (en) 2005-04-28 2010-02-16 Micron Technology, Inc. Atomic layer deposition of a ruthenium layer to a lanthanide oxide dielectric layer
US20070059502A1 (en) * 2005-05-05 2007-03-15 Applied Materials, Inc. Integrated process for sputter deposition of a conductive barrier layer, especially an alloy of ruthenium and tantalum, underlying copper or copper alloy seed layer
US20060251872A1 (en) * 2005-05-05 2006-11-09 Wang Jenn Y Conductive barrier layer, especially an alloy of ruthenium and tantalum and sputter deposition thereof
US7462538B2 (en) * 2005-11-15 2008-12-09 Infineon Technologies Ag Methods of manufacturing multiple gate CMOS transistors having different gate dielectric materials
US7510943B2 (en) * 2005-12-16 2009-03-31 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US7972974B2 (en) 2006-01-10 2011-07-05 Micron Technology, Inc. Gallium lanthanide oxide films
US7709402B2 (en) 2006-02-16 2010-05-04 Micron Technology, Inc. Conductive layers for hafnium silicon oxynitride films
WO2007116470A1 (ja) * 2006-03-31 2007-10-18 Fujitsu Limited 半導体装置及びその製造方法
US20080061285A1 (en) * 2006-07-21 2008-03-13 Applied Materials, Inc. Metal layer inducing strain in silicon
US7727908B2 (en) 2006-08-03 2010-06-01 Micron Technology, Inc. Deposition of ZrA1ON films
US7544604B2 (en) 2006-08-31 2009-06-09 Micron Technology, Inc. Tantalum lanthanide oxynitride films
US7776765B2 (en) 2006-08-31 2010-08-17 Micron Technology, Inc. Tantalum silicon oxynitride high-k dielectrics and metal gates
US7563730B2 (en) 2006-08-31 2009-07-21 Micron Technology, Inc. Hafnium lanthanide oxynitride films
US7759747B2 (en) 2006-08-31 2010-07-20 Micron Technology, Inc. Tantalum aluminum oxynitride high-κ dielectric
US7605030B2 (en) 2006-08-31 2009-10-20 Micron Technology, Inc. Hafnium tantalum oxynitride high-k dielectric and metal gates
EP1914800A1 (de) * 2006-10-20 2008-04-23 Interuniversitair Microelektronica Centrum Verfahren zur Herstellung eines Halbleiterbauelements mit mehreren Dielektrika
US20080116543A1 (en) * 2006-11-17 2008-05-22 Shrinivas Govindarajan Semiconductor devices and methods of manufacture thereof
US7611972B2 (en) * 2006-11-29 2009-11-03 Qimonda North America Corp. Semiconductor devices and methods of manufacture thereof
US7564114B2 (en) * 2006-12-21 2009-07-21 Qimonda North America Corp. Semiconductor devices and methods of manufacture thereof
US20080164582A1 (en) * 2007-01-05 2008-07-10 Shrinivas Govindarajan Semiconductor devices and methods of manufacture thereof
EP1944801A1 (de) * 2007-01-10 2008-07-16 Interuniversitair Microelektronica Centrum Verfahren zur Herstellung einer CMOS-Vorrichtung mit dualer Austrittsarbeit
US20080214015A1 (en) * 2007-03-02 2008-09-04 Tim Boescke Semiconductor devices and methods of manufacture thereof
US20080211065A1 (en) * 2007-03-02 2008-09-04 Shrinivas Govindarajan Semiconductor devices and methods of manufacture thereof
US7598142B2 (en) * 2007-03-15 2009-10-06 Pushkar Ranade CMOS device with dual-epi channels and self-aligned contacts
US7659189B2 (en) * 2007-03-16 2010-02-09 United Microelectronics Corp. Method for forming fully silicided gate electrode in a semiconductor device
US20080237694A1 (en) * 2007-03-27 2008-10-02 Michael Specht Integrated circuit, cell, cell arrangement, method for manufacturing an integrated circuit, method for manufacturing a cell, memory module
US7435652B1 (en) * 2007-03-30 2008-10-14 International Business Machines Corporation Integration schemes for fabricating polysilicon gate MOSFET and high-K dielectric metal gate MOSFET
ATE499704T1 (de) 2007-06-25 2011-03-15 Imec Halbleiterbauelement mit gate-elektroden mit unterschiedlicher austrittsarbeit und seine herstellungsmethode
TWI492367B (zh) * 2007-12-03 2015-07-11 Renesas Electronics Corp Ｃｍｏｓ半導體裝置之製造方法
WO2009072611A1 (ja) * 2007-12-07 2009-06-11 Waseda University 金属電極及びこれを用いた半導体素子
US8211786B2 (en) 2008-02-28 2012-07-03 International Business Machines Corporation CMOS structure including non-planar hybrid orientation substrate with planar gate electrodes and method for fabrication
US7863126B2 (en) * 2008-05-15 2011-01-04 International Business Machines Corporation Fabrication of a CMOS structure with a high-k dielectric layer oxidizing an aluminum layer in PFET region
US7821081B2 (en) * 2008-06-05 2010-10-26 International Business Machines Corporation Method and apparatus for flatband voltage tuning of high-k field effect transistors
US8252649B2 (en) * 2008-12-22 2012-08-28 Infineon Technologies Ag Methods of fabricating semiconductor devices and structures thereof
DE102009021486B4 (de) * 2009-05-15 2013-07-04 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Feldeffekttransistor-Herstellung
US8435878B2 (en) 2010-04-06 2013-05-07 International Business Machines Corporation Field effect transistor device and fabrication
JP5661445B2 (ja) * 2010-12-14 2015-01-28 ルネサスエレクトロニクス株式会社 半導体集積回路装置およびその製造方法
US9595443B2 (en) * 2011-10-20 2017-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure of a semiconductor device
US9129798B1 (en) 2014-02-19 2015-09-08 Micron Technology, Inc. Methods of forming semiconductor structures comprising aluminum oxide
US11183429B2 (en) * 2019-03-25 2021-11-23 Samsung Electronics Co., Ltd. Method of manufacturing a semiconductor device including forming a gate insulating material layer on a protection layer and removing the gate insulation material layer and the protection layer on the first region

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020135030A1 (en) * 2001-03-22 2002-09-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
US6563183B1 (en) * 2001-12-31 2003-05-13 Advanced Micro Devices, Inc. Gate array with multiple dielectric properties and method for forming same
US20040077177A1 (en) * 2002-07-19 2004-04-22 International Business Machines Corporation Dielectric materials
US20050059198A1 (en) * 2003-09-12 2005-03-17 Mark Visokay Metal gate MOS transistors and methods for making the same
US6897095B1 (en) * 2004-05-12 2005-05-24 Freescale Semiconductor, Inc. Semiconductor process and integrated circuit having dual metal oxide gate dielectric with single metal gate electrode
US20050127417A1 (en) * 2003-12-10 2005-06-16 Saenger Katherine L. Field effect transistor with etched-back gate dielectric
DE102005024417A1 (de) * 2004-06-17 2006-02-09 Infineon Technologies Ag CMOS-Transistor mit doppeltem High-k-Gatedielektrikum sowie zugehöriges Herstellungsverfahren
WO2006061371A1 (en) * 2004-12-06 2006-06-15 Infineon Technologies Ag Cmos transistor and method of manufacture thereof

Family Cites Families (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4432035A (en) * 1982-06-11 1984-02-14 International Business Machines Corp. Method of making high dielectric constant insulators and capacitors using same
US5066995A (en) * 1987-03-13 1991-11-19 Harris Corporation Double level conductor structure
US4990974A (en) * 1989-03-02 1991-02-05 Thunderbird Technologies, Inc. Fermi threshold field effect transistor
IT1235693B (it) * 1989-05-02 1992-09-21 Sgs Thomson Microelectronics Transistore ad effetto di campo superficiale con regione di source e/o di drain scavate per dispositivi ulsi.
US5223451A (en) * 1989-10-06 1993-06-29 Kabushiki Kaisha Toshiba Semiconductor device wherein n-channel MOSFET, p-channel MOSFET and nonvolatile memory cell are formed in one chip and method of making it
JP2921889B2 (ja) * 1989-11-27 1999-07-19 株式会社東芝 半導体装置の製造方法
US6048769A (en) * 1997-02-28 2000-04-11 Intel Corporation CMOS integrated circuit having PMOS and NMOS devices with different gate dielectric layers
US5763922A (en) * 1997-02-28 1998-06-09 Intel Corporation CMOS integrated circuit having PMOS and NMOS devices with different gate dielectric layers
US6777759B1 (en) * 1997-06-30 2004-08-17 Intel Corporation Device structure and method for reducing silicide encroachment
US6013553A (en) * 1997-07-24 2000-01-11 Texas Instruments Incorporated Zirconium and/or hafnium oxynitride gate dielectric
US5994747A (en) * 1998-02-13 1999-11-30 Texas Instruments-Acer Incorporated MOSFETs with recessed self-aligned silicide gradual S/D junction
US6348390B1 (en) * 1998-02-19 2002-02-19 Acer Semiconductor Manufacturing Corp. Method for fabricating MOSFETS with a recessed self-aligned silicide contact and extended source/drain junctions
US6166417A (en) * 1998-06-30 2000-12-26 Intel Corporation Complementary metal gates and a process for implementation
US6027961A (en) * 1998-06-30 2000-02-22 Motorola, Inc. CMOS semiconductor devices and method of formation
US6124171A (en) * 1998-09-24 2000-09-26 Intel Corporation Method of forming gate oxide having dual thickness by oxidation process
US6410967B1 (en) * 1998-10-15 2002-06-25 Advanced Micro Devices, Inc. Transistor having enhanced metal silicide and a self-aligned gate electrode
US6084280A (en) * 1998-10-15 2000-07-04 Advanced Micro Devices, Inc. Transistor having a metal silicide self-aligned to the gate
US6911707B2 (en) * 1998-12-09 2005-06-28 Advanced Micro Devices, Inc. Ultrathin high-K gate dielectric with favorable interface properties for improved semiconductor device performance
JP3287403B2 (ja) * 1999-02-19 2002-06-04 日本電気株式会社 Ｍｉｓ型電界効果トランジスタ及びその製造方法
US6171910B1 (en) * 1999-07-21 2001-01-09 Motorola Inc. Method for forming a semiconductor device
US6159782A (en) * 1999-08-05 2000-12-12 Advanced Micro Devices, Inc. Fabrication of field effect transistors having dual gates with gate dielectrics of high dielectric constant
US6753556B2 (en) * 1999-10-06 2004-06-22 International Business Machines Corporation Silicate gate dielectric
US6861304B2 (en) * 1999-11-01 2005-03-01 Hitachi, Ltd. Semiconductor integrated circuit device and method of manufacturing thereof
US6444555B2 (en) * 1999-12-07 2002-09-03 Advanced Micro Devices, Inc. Method for establishing ultra-thin gate insulator using anneal in ammonia
US6225163B1 (en) * 2000-02-18 2001-05-01 National Semiconductor Corporation Process for forming high quality gate silicon dioxide layers of multiple thicknesses
US6297103B1 (en) * 2000-02-28 2001-10-02 Micron Technology, Inc. Structure and method for dual gate oxide thicknesses
AU2001245388A1 (en) 2000-03-07 2001-09-17 Asm America, Inc. Graded thin films
US6184072B1 (en) * 2000-05-17 2001-02-06 Motorola, Inc. Process for forming a high-K gate dielectric
JP2002118175A (ja) 2000-10-05 2002-04-19 Toshiba Corp 半導体装置及びその製造方法
US6831339B2 (en) 2001-01-08 2004-12-14 International Business Machines Corporation Aluminum nitride and aluminum oxide/aluminum nitride heterostructure gate dielectric stack based field effect transistors and method for forming same
US6858865B2 (en) * 2001-02-23 2005-02-22 Micron Technology, Inc. Doped aluminum oxide dielectrics
KR100399356B1 (ko) * 2001-04-11 2003-09-26 삼성전자주식회사 듀얼 게이트를 가지는 씨모스형 반도체 장치 형성 방법
US6740944B1 (en) * 2001-07-05 2004-05-25 Altera Corporation Dual-oxide transistors for the improvement of reliability and off-state leakage
US6475908B1 (en) * 2001-10-18 2002-11-05 Chartered Semiconductor Manufacturing Ltd. Dual metal gate process: metals and their silicides
US6770521B2 (en) * 2001-11-30 2004-08-03 Texas Instruments Incorporated Method of making multiple work function gates by implanting metals with metallic alloying additives
US6696332B2 (en) * 2001-12-26 2004-02-24 Texas Instruments Incorporated Bilayer deposition to avoid unwanted interfacial reactions during high K gate dielectric processing
US6528858B1 (en) * 2002-01-11 2003-03-04 Advanced Micro Devices, Inc. MOSFETs with differing gate dielectrics and method of formation
US20030141560A1 (en) * 2002-01-25 2003-07-31 Shi-Chung Sun Incorporating TCS-SiN barrier layer in dual gate CMOS devices
JP2003282875A (ja) * 2002-03-27 2003-10-03 Toshiba Corp 半導体装置及び半導体装置の製造方法
US6656764B1 (en) * 2002-05-15 2003-12-02 Taiwan Semiconductor Manufacturing Company Process for integration of a high dielectric constant gate insulator layer in a CMOS device
JP2003347420A (ja) * 2002-05-23 2003-12-05 Nec Electronics Corp 半導体装置及びその製造方法
KR100476926B1 (ko) * 2002-07-02 2005-03-17 삼성전자주식회사 반도체 소자의 듀얼 게이트 형성방법
US6723658B2 (en) * 2002-07-15 2004-04-20 Texas Instruments Incorporated Gate structure and method
JP3621695B2 (ja) * 2002-07-29 2005-02-16 株式会社東芝 半導体装置及び素子形成用基板
US6919251B2 (en) * 2002-07-31 2005-07-19 Texas Instruments Incorporated Gate dielectric and method
US20040029321A1 (en) 2002-08-07 2004-02-12 Chartered Semiconductor Manufacturing Ltd. Method for forming gate insulating layer having multiple dielectric constants and multiple equivalent oxide thicknesses
US6716685B2 (en) * 2002-08-09 2004-04-06 Micron Technology, Inc. Methods for forming dual gate oxides
US6841441B2 (en) * 2003-01-08 2005-01-11 Chartered Semiconductor Manufacturing Ltd. Method to produce dual gates (one metal and one poly or metal silicide) for CMOS devices using sputtered metal deposition, metallic ion implantation, or silicon implantation, and laser annealing
US6852645B2 (en) * 2003-02-13 2005-02-08 Texas Instruments Incorporated High temperature interface layer growth for high-k gate dielectric
US7019351B2 (en) * 2003-03-12 2006-03-28 Micron Technology, Inc. Transistor devices, and methods of forming transistor devices and circuit devices
JP4524995B2 (ja) 2003-03-25 2010-08-18 ルネサスエレクトロニクス株式会社 半導体装置
US6737313B1 (en) 2003-04-16 2004-05-18 Micron Technology, Inc. Surface treatment of an oxide layer to enhance adhesion of a ruthenium metal layer
US7071086B2 (en) 2003-04-23 2006-07-04 Advanced Micro Devices, Inc. Method of forming a metal gate structure with tuning of work function by silicon incorporation
US7179754B2 (en) * 2003-05-28 2007-02-20 Applied Materials, Inc. Method and apparatus for plasma nitridation of gate dielectrics using amplitude modulated radio-frequency energy
US20040262683A1 (en) * 2003-06-27 2004-12-30 Bohr Mark T. PMOS transistor strain optimization with raised junction regions
US7045847B2 (en) * 2003-08-11 2006-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with high-k gate dielectric
JP3793190B2 (ja) * 2003-09-19 2006-07-05 株式会社東芝 半導体装置の製造方法
US7105886B2 (en) * 2003-11-12 2006-09-12 Freescale Semiconductor, Inc. High K dielectric film
KR100618815B1 (ko) * 2003-11-12 2006-08-31 삼성전자주식회사 이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조방법
TWI258811B (en) 2003-11-12 2006-07-21 Samsung Electronics Co Ltd Semiconductor devices having different gate dielectrics and methods for manufacturing the same
JP4085051B2 (ja) * 2003-12-26 2008-04-30 株式会社東芝 半導体装置およびその製造方法
US6921691B1 (en) * 2004-03-18 2005-07-26 Infineon Technologies Ag Transistor with dopant-bearing metal in source and drain
US20050224897A1 (en) * 2004-03-26 2005-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. High-K gate dielectric stack with buffer layer to improve threshold voltage characteristics
US7001852B2 (en) * 2004-04-30 2006-02-21 Freescale Semiconductor, Inc. Method of making a high quality thin dielectric layer
US8399934B2 (en) 2004-12-20 2013-03-19 Infineon Technologies Ag Transistor device
US7060568B2 (en) * 2004-06-30 2006-06-13 Intel Corporation Using different gate dielectrics with NMOS and PMOS transistors of a complementary metal oxide semiconductor integrated circuit
TWI367560B (en) * 2004-07-05 2012-07-01 Samsung Electronics Co Ltd Integrated circuit devices including a dual gate stack structure and methods of forming the same
US7279756B2 (en) * 2004-07-21 2007-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with high-k gate dielectric and quasi-metal gate, and method of forming thereof
US7595538B2 (en) * 2004-08-17 2009-09-29 Nec Electronics Corporation Semiconductor device
KR100604908B1 (ko) 2004-10-11 2006-07-28 삼성전자주식회사 이종의 게이트 절연막을 구비하는 씬-바디 채널 씨모스소자 및 그 제조방법
US7091568B2 (en) * 2004-12-22 2006-08-15 Freescale Semiconductor, Inc. Electronic device including dielectric layer, and a process for forming the electronic device
US7205186B2 (en) * 2004-12-29 2007-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for suppressing oxide formation
US7160781B2 (en) * 2005-03-21 2007-01-09 Infineon Technologies Ag Transistor device and methods of manufacture thereof

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020135030A1 (en) * 2001-03-22 2002-09-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
US6563183B1 (en) * 2001-12-31 2003-05-13 Advanced Micro Devices, Inc. Gate array with multiple dielectric properties and method for forming same
US20040077177A1 (en) * 2002-07-19 2004-04-22 International Business Machines Corporation Dielectric materials
US20050059198A1 (en) * 2003-09-12 2005-03-17 Mark Visokay Metal gate MOS transistors and methods for making the same
US20050127417A1 (en) * 2003-12-10 2005-06-16 Saenger Katherine L. Field effect transistor with etched-back gate dielectric
US6897095B1 (en) * 2004-05-12 2005-05-24 Freescale Semiconductor, Inc. Semiconductor process and integrated circuit having dual metal oxide gate dielectric with single metal gate electrode
DE102005024417A1 (de) * 2004-06-17 2006-02-09 Infineon Technologies Ag CMOS-Transistor mit doppeltem High-k-Gatedielektrikum sowie zugehöriges Herstellungsverfahren
WO2006061371A1 (en) * 2004-12-06 2006-06-15 Infineon Technologies Ag Cmos transistor and method of manufacture thereof

Also Published As

Publication number Publication date
DE112006001809T5 (de) 2008-05-08
TWI379384B (en) 2012-12-11
TW200707651A (en) 2007-02-16
WO2007009846A1 (en) 2007-01-25
US7592678B2 (en) 2009-09-22
US20050282329A1 (en) 2005-12-22

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