DE112006001810T5

DE112006001810T5 - Integrierte Speicherkern - und Speicherschnittstellenschaltung

Info

Publication number: DE112006001810T5
Application number: DE112006001810T
Authority: DE
Inventors: Suresh N. San Jose Rajan
Original assignee: Metaram Inc San Jose; MetaRAM Inc
Current assignee: Google LLC
Priority date: 2005-06-24
Filing date: 2006-06-23
Publication date: 2008-08-21
Also published as: GB2441726A; KR101463375B1; GB2441726B; KR101318116B1; KR20130033456A; WO2007002324A2; US20070014168A1; KR101377305B1; US7990746B2; KR20140037283A; US20070050530A1; JP2008544437A; KR20080039877A; GB0800734D0; US20090290442A1; US20110310686A1; WO2007002324A3; US7515453B2

Abstract

Speichervorrichtung, aufweisend:
mindestens einen ersten integrierten Schaltkreis-Chip, aufweisend:
einen Speicherkern, der mehrere Speicherzellen aufweist;
eine erste Schnittstellenschaltung zum Zugreifen auf die Speicherzellen des Speicherkerns; und
mindestens einen zweiten integrierten Schaltkreis-Chip, der elektrisch mit dem ersten integrierten Schaltkreis-Chip gekoppelt ist und der eine zweite Schnittstelle zum Zugreifen auf den Speicherkern über die erste Schnittstellenschaltung und zum Verbinden des Speicherkerns mit einer externen Schaltung aufweist.

Description

Verwandte Anmeldungen
Diese Patentanmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung mit dem Titel "Methods and Apparatus for Integrating Multi-Chip Memory Devices", Anmeldenummer 60/693,631, eingereicht am 24. Juni 2005.
HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Die vorliegende Erfindung betrifft das Gebiet der kosteneffektiven Herstellung kundenspezifischer Speichersysteme für einen breiten Bereich von Märkten.
Allgemeiner Stand der Technik
Dynamic Random Access Memory (DRAM) ist der beliebteste Typ eines flüchtigen Speichers und wird weithin in einer Anzahl verschiedener Märkte verwendet. Die Beliebtheit von DRAMs ist vor allem auf ihre Kosteneffektivität (Mb/$) zurückzuführen. Der Markt für PC-Hauptspeicher ist seit jeher der größte Abnehmer von DRAMs. In der jüngeren Vergangenheit haben sich aber auch andere wichtige Märkte den DRAMs zugewandt. Ein von De Dios and Associates veröffentlichter Bericht zeigt, dass im Jahr 2004 der Markt für PC-Hauptspeicher lediglich 50% der gesamten DRAM-Bits ausmachte.
Einige der PC-fremden Märkte nutzen Spezialspeicher oder Speicher älterer Bauart. Ein Spezialspeicher ist in der Regel kein Speicher, der vom PC-Hauptspeicher benutzt wird, sondern ist ein Speicher, der für einen oder mehrere Nischenmärkte entwickelt wurde. Zum Beispiel verwendet der PC-Grafik-Markt GDDR (Graphics Dual Data Rate)-DRAM. Gleichermaßen verwenden einige Segmente des Netzwerkinfrastruktur-Marktes FCRAM (Fast Cycle RAM) oder RLDRAM (Reduced Latency DRAM). Ein Speicher älterer Bauart ist in der Regel ein Speicher, der in der Vergangenheit verwendet wurde, aber heute in diesem konkreten Marktsegment nicht mehr verwendet wird. Zum Beispiel wurden SDRAM (Synchronous DRAM) für PC-Hauptspeicher etwa von 1997 bis etwa 2001 verwendet, heute aber werden sie nicht mehr für PC-Hauptspeicher verwendet. Stattdessen arbeiten heute die meisten zellulären Telefone und handgehaltenen (oder mobilen) Geräte mit SDRAM.
Will man eine neue DRAM-Architektur auf den Markt bringen, muss man sehr viel Zeit und Geld investieren. Zum Beispiel dauert es in der Regel 4 Jahre, bis JEDEC eine neue DRAM-Architektur zulässt. Die DRAM-Hersteller müssen dann Hunderte Millionen Dollar aufwenden, um die neue Architektur zu produzieren. Wenn sich die Investition nicht über eine außerordentlich große Anzahl von Bauelementen amortisiert, so sind die Kosten der neuen Bauelemente hoch. Außerdem haben die DRAM-Hersteller ihren Fertigungsablauf für große Volumen optimiert. Jegliche Abweichung von der Norm unterbricht den Ablauf. Aus diesem Grund haben Spezialspeicher und Speicher älterer Bauart in der Regel einen Preisaufschlag im Vergleich zu Speichern, die auf dem Markt für PC-Hauptspeicher verwendet werden (der gewöhnlich als ein Gebrauchsspeicher bezeichnet wird).
Angesichts des zeitlichen und finanziellen Aufwandes, der betrieben werden muss, um eine neue DRAM-Architektur auf den Markt zu bringen, ist klar, dass sich die Industrie nicht den Luxus leisten kann, eine DRAM-Architektur zu definieren, die ausschließlich die Bedürfnisse der kleineren Märkte für DRAMs erfüllt. Zum Beispiel ist es für die DRAM-Hersteller schwierig, kosteneffektiv einen DRAM zu produzieren, der perfekt die Bedürfnisse des Marktes für zellulare Telefone erfüllt. Darum ist es für jeden Hersteller von zellulare Telefonen (zum Beispiel Nokia oder Motorola) noch schwieriger, DRAMs zu entwickeln, die optimal an seine Telefone angepasst sind. Somit sind die Entwickler von zellularen Telefonen gezwungen, jene DRAM-Architektur zu wählen, die aus ihrer Sicht die wenigsten Nachteile hat. Darum wird SDRAM für Zelltelefone benutzt.
Diese Situation wird sich in der Zukunft noch verschärfen. Die Prognosen der meisten Analysten zeigen, dass sich nicht nur die Nutzung von DRAM rapide in neuere Märkte hinein ausweiten wird, sondern dass auch die Wachstumsrate des DRAM-Bit-Verbrauchs für PC-fremde Märkte höher sein wird. Die Bedürfnisse dieser Märkte unterscheiden sich stark von den Bedürfnissen des Marktes für PC-Hauptspeicher. Darum besteht auf dem Markt ganz offensichtlich Bedarf an einer Möglichkeit, rasch und kosteneffektiv kundenspezifische Speicher herzustellen, die exakt an die speziellen Bedürfnisse von Kunden angepasst sind.
KURZDARSTELLUNG DER ERFINDUNG
Eine Speichervorrichtung weist auf einen ersten integrierten Schaltkreis-Chip. Der erste integrierte Schaltkreis-Chip weist einen Speicherkern mit mehreren Speicherzellen und eine erste Schnittstellenschaltung (interface circuit) auf zum Zugreifen auf die Speicherzellen des Speicherkerns. Zum Beispiel ermöglicht die erste Schnittstellenschaltung Lese-, Schreib-, Aktivierungs-, Vorlade- und Auffrischungsoperationen an den Speicherzellen. Ein zweiter integrierter Schaltkreis-Chip, der elektrisch mit dem ersten integrierten Schaltkreis-Chip gekoppelt ist, weist eine zweite Schnittstellenschaltung auf zum Zugreifen auf den Speicherkern über die erste Schnittstellenschaltung und zum Verbinden des Speicherkerns mit einer externen Schaltung. Zum Beispiel kann die zweite Schnittstellenschaltung eine synchrone Schnittstelle zu einem externen Bus umfassen. Insofern hat das Speicherbauelement zwei separate Chips: einen für den Speicherkern und einen zweiten als eine externe Schnittstelle.
In einer Ausführungsform enthält der Speicherkern mehrere Speicherbänke zum Partitionieren der Speicherzellen. Ein Multiplexer, der mit den Speicherbänken gekoppelt ist, wählt Daten aus einer oder mehreren der Speicherbänke aus. Der Multiplexer befindet sich im Allgemeinen in der Nähe eines Randes des ersten integrierten Schaltkreis-Chips. Der erste integrierte Schaltkreis-Chip umfasst des Weiteren Daten-Input/Output ("I/O")-Kontaktstellen und mehrere Bonddrähte, die den Multiplexer mit den I/O-Kontaktstellen koppeln. Die I/O-Kontaktstellen befinden sich im Wesentlichen neben dem Multiplexer nahe einem Rand des ersten integrierten Schaltkreis-Chips, um die Distanz der Bonddrähte zu minimieren.
In einer weiteren Ausführungsform wird eine Architektur mit verteilten Bänken verwendet, um das Speicherbauelement zu konfigurieren. Für diese Ausführungsform werden die Speicherzellen in Speicherbänke partitioniert. Die Speicherbänke umfassen mehrere Sub-Arrays über die physischen Sektionen des Speicherkerns hinweg, dergestalt, dass eine physische Sektion der Speicherzellen mehrere Sub-Arrays umfasst, die zu verschiedenen Speicherbänken gehören. Ein Multiplexer wählt eine Speicherbank aus einer physischen Sektion aus.
In einigen Ausführungsformen sind der erste und der zweite integrierte Schaltkreis-Chip in separaten Gehäusen untergebracht. In anderen Ausführungsformen sind der erste und der zweite integrierte Schaltkreis-Chip in demselben Gehäuse untergebracht.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Blockschaubild, das einen herkömmlichen DRAM-Chip veranschaulicht.
2 veranschaulicht eine typische Organisation eines modernen 4-Bank-SDRAM.
3 ist ein Blockschaubild, das eine Ausführungsform von Bänken veranschaulicht, die in Sub-Arrays angeordnet sind.
4 veranschaulicht ein Blockschaubild einer Schnittstelle und mehrere Bänke in einem DRAM.
5 ist ein Blockschaubild, das einen DRAM-Chip veranschaulicht, wobei eine Schnittstelle entfernt wurde.
6 veranschaulicht eine Ausführungsform für einen mittig gebondeten DRAM-Kern-Chip.
7 veranschaulicht eine Ausführungsform für einen randgebondeten DRAM-Kern-Chip.
8 veranschaulicht eine Ausführungsform für eine Architektur mit konzentrierten Bänken.
9 veranschaulicht eine Ausführungsform für eine Architektur mit verteilten Bänken.
10 veranschaulicht eine Ausführungsform für einen Quadranten in einen DRAM-Kern-Chip mit einer Architektur mit verteilten Bänken.
11 ist ein Blockschaubild, das eine Ausführungsform eines Universal-DRAM-Kern-Chips mit einer Architektur mit verteilten Bänken veranschaulicht.
12 ist ein Blockschaubild, das einen DRAM-Kern-Chip mit einer Architektur mit verteilten Bänken veranschaulicht, der dafür konfiguriert ist, DDR2-Geschwindigkeiten zu unterstützen.
13 ist ein Blockschaubild, das einen DRAM-Kern-Chip mit einer Architektur mit verteilten Bänken veranschaulicht, der dafür konfiguriert ist, DDR-Geschwindigkeiten und externe Busbreiten von 17 bis 32 Bits zu unterstützen.
14 ist ein Blockschaubild, das einen DRAM-Kern-Chip mit einer Architektur mit verteilten Bänken veranschaulicht, der dafür konfiguriert ist, DDR-Geschwindigkeiten und externe Busbreiten von 9 bis 16 Bits zu unterstützen.
15 ist ein Blockschaubild, das einen DRAM-Kern-Chip mit einer Architektur mit verteilten Bänken veranschaulicht, der dafür konfiguriert ist, DDR-Geschwindigkeiten und externe Busbreiten von 1 bis 8 Bits zu unterstützen.
16 veranschaulicht eine Ausführungsform für einen Abschnitt eines DRAM-Kern-Chips, der einen Decodierer zum Auswählen eines Betriebsmodus' enthält.
17a ist ein Blockschaubild, das die Beziehung zwischen der internen Datenbusrate und der externen Datenbusrate für einen 4n-Vorabruf veranschaulicht.
17b ist ein Blockschaubild, das die Beziehung zwischen der internen Datenbusrate und der externen Datenbusrate für einen Burst-Modus mit einer Länge von 4n veranschaulicht.
18 ist ein Blockschaubild, das eine beispielhafte Mehrchip-Speicherimplementierung veranschaulicht.
19 veranschaulicht Techniken zum Stapeln zweier DRAM-Kern-Chips hinter einem einzelnen Schnittstellen-Chip.
DETAILLIERTE BESCHREIBUNG
Die Offenbarung der vorläufigen US-Patentanmeldung mit der Seriennummer 60/693,631 mit dem Titel "Methods and Apparatus for Integrating Multi-Chip Memory Devices", eingereicht am 24. Juni 2005, wird hiermit ausdrücklich durch Bezugnahme in den vorliegenden Text aufgenommen.
Aus der Untersuchung mehrerer verschiedener DRAM-Architekturen wird deutlich, dass die internen Organisationen der DRAMs recht ähnlich sind. Zum Beispiel bestehen ein × 16 (× 16 bezeichnet die externe Datenbreite) 256 Mb-SDRAM, ein × 16 256 Mb-DDR-SDRAM und ein × 16 256 Mb-DDR2-SDRAM aus:
Steuerlogikblock;
Adresseingaberegister und Decodierer;
Speicherarrays, welche die Daten speichern;
Datenauswahlschaltung (I/O-Durchschaltsteuerung);
Datenleseschaltung; und
Datenschreibschaltung.
Es ist klar, dass die meisten der Blöcke über alle drei Architekturen hinweg gleich sind. Die Hauptunterschiede liegen im Steuerlogikblock (der neben anderen Funktionen das Protokoll implementiert), in der Breite der Daten, auf die je Spaltenadresse zugegriffen wird, und in der Daten-I/O-Sektion.
Diese werden gewöhnlich als Teil der Schnittstellensektion des DRAM betrachtet, während der Rest der Schaltkreise (Adressendecodierer, Speicherarrays und Datenauswahl) als ein Teil des Speicherkerns betrachtet wird. Die Kern-Zeitsteuerungsparameter werden in der Regel in absoluten Zeiteinheiten (Sekunden) anstatt in Taktperioden angegeben. Zum Beispiel listet das Micron 256 Mb DDR2-SDRAM-Datenblatt die folgenden Kern-Zeitsteuerungsparameter auf: Tabelle 1

Geschwindigkeitseinstufung t_RCD (ns) t_RP (ns) t_RC (ns)

–5E 15 15 55

–37E 15 15 55

–3 15 15 55

–3E 12 12 54
Gleichermaßen nennt das Micron 256 Mb DDR-SDRAM-Datenblatt die folgenden Zeitsteuerungsspezifikationen: Tabelle 2

Geschwindigkeitseinstufung t_RCD (ns) t_RP (ns) t_RC (ns)

–75Z 20 20 65

–75 20 20 65
Das Micron 256 Mb SDRAM-Datenblatt offenbart die folgenden Spezifikationen: Tabelle 3

Geschwindigkeitseinstufung t_RCD (ns) t_RP (ns) t_RC (ns)

–7E 15 15 60

–75 20 20 66
Obgleich also das Protokoll und die Geschwindigkeit von SDRAM, DDR-SDRAM und DDR2-SDRAM recht verschieden sind, ist klar, dass der interne Kern oder das Array aller dieser Typen von DRAMs ähnliche Charakteristika hat. Wir können sogar noch weiter gehen und bemerken, dass alle synchronen DRAMs aus einem asynchronen Kern und einer Schnittstelle bestehen, die das Protokoll, den synchronen Betrieb, die Geschwindigkeit und die Zeichengabe definieren. Der Speicherkern umfasst in der Regel etwa 90%–95% der gesamten Chipfläche.
In der derzeitigen Praxis werden der Speicherkern und die Schnittstelle auf einem gemeinsamen Chip integriert. Der Nachteil bei dieser Vorgehensweise ist, dass zum Beispiel eine Änderung des Protokolls, der Geschwindigkeit oder der Zeichengabe ein Umkonstruieren (re-design) des gesamten Chips erfordert. Das ist gewöhnlich sehr teuer und zeitaufwändig, so dass es nicht möglich ist, spezielle oder kundenspezifische DRAMs rasch und kosteneffektiv auf den Markt zu bringen. Eine Ausführungsform der Erfindung umfasst eine Mehrchip-Implementierung, wobei ein oder mehrere DRAM-Kern-Chips an einem Schnittstellen-Chip befestigt werden. Der Schnittstellen-Chip sitzt zwischen dem elektronischen Hostsystem und den DRAM-Kern-Chips. Oder anders ausgedrückt: Man kann sich den Schnittstellen-Chip als eine "Hülle" ("wrapper") vorstellen, welche die DRAM-Kern-Chips umgibt. Das Partitionieren des herkömmlichen DRAMs in einen DRAM-Kern-Chip und einen Schnittstellen-Chip sollte vorzugsweise in einer solchen Weise erfolgen, dass die Funktionen und Schaltkreise, die über viele verschiedene Architekturen hinweg relativ konstant sind, in dem DRAM-Kern-Chip verbleiben, während die Funktionen und Schaltkreise, die zwischen den verschiedenen Architekturen variieren, auf den Schnittstellen-Chip verlagert werden.
Der DRAM-Kern-Chip kann so gestaltet sein, dass er für eine große Anzahl von Märkten geeignet ist (d. h. ein "Universalkern"). Der Schnittstellen-Chip kann nun so gestaltet werden, dass er exakt die Bedürfnisse eines Marktes und sogar exakt die Bedürfnisse einzelner Kunden in diesem Markt erfüllt. Zur Veranschaulichung ermöglicht zum Beispiel die vorgeschlagene Lösung den Entwurf eines Schnittstellen-Chips, der exakt die Bedürfnisse von Nokia für den Zelltelefonmarkt (cell telephone market) erfüllt, und eines weiteren Schnittstellen-Chips, der exakt die Bedürfnisse von Motorola für den Zelltelefonmarkt erfüllt.
Um den Bedürfnissen der verschiedenen Märkte gerecht zu werden, muss der DRAM-Kern-Chip in der Lage sein, über einen weiten Bereich von Frequenzen hinweg zu arbeiten, muss in der Lage sein, hohe Datenraten zu unterstützen, und muss geringe Kosten haben. In einer Ausführungsform ist der DRAM-Kern-Chip asynchron, breit und arbeitet mit seiner Eigengeschwindigkeit. Im Fall moderner DRAM-Kerne beträgt die Eigengeschwindigkeit zwischen 5 ns und 10 ns je Spaltenzugriff, was einem synchronen Betrieb mit 100 MHz bis 200 MHz entspricht. Das heißt, ein moderner DRAM-Kern kann mit einem externen Speicherbus oder einer Schnittstelle mithalten, der bzw. die mit einer Geschwindigkeit von 100 MHz bis 200 MHz arbeitet. So können also für den Fall eines synchronen DRAM, der mit 100 MHz bis 200 MHz arbeitet und n Bits breit ist (in der Regel 1 ≤ n ≤ 32), einmal in jedem Taktzyklus n Bits aus dem DRAM-Kern abgerufen werden. Genau so arbeiten SDRAMs.
Neuere synchrone DRAMs arbeiten mit höheren Taktgeschwindigkeiten. JEDEC definiert die DDR-SDRAM-Spezifikation mit externen Datenraten von 200 MHz, 266 MHz, 333 MHz und 400 MHz. Eine noch neuere Spezifikation mit der Bezeichnung DDR2-SDRAM ist mit externen Datenraten von 400 MHz, 533 MHz, 667 MHz und 800 MHz definiert worden. Derzeit arbeitet man bei JEDEC an der Definierung einer DDR3-SDRAM-Spezifikation, die sich über Datenraten von 800 MHz bis 1600 MHz erstreckt. GDDR-, GDDR2- und GDDR3-SDRAMs arbeiten in der Regel schneller als die DDR-, DDR2- und DDR3-SDRAMs. Obgleich jedoch die externe Datenrate sehr rasch zugenommen hat, hat die Geschwindigkeit des DRAM-Kerns nicht Schritt gehalten. Um die Lücke zwischen der externen Datenrate und der internen Kerngeschwindigkeit zu überbrücken, hat die DRAM-Industrie eine Technik übernommen, die als "Vorabruf" ("pre-fetching") bezeichnet wird.

Ein Vorabruf beinhaltet das Zugreifen auf mehr Bits als die externe Datenbusbreite bei jedem Spaltenzugriff. Zur Veranschaulichung greift zum Beispiel ein n Bit breiter DDR-SDRAM bei jedem Spaltenzugriff auf 2n Bits zu. Dadurch kann der externe Datenbus mit 200 MHz bis 400 MHz arbeiten, während der interne Speicherkern jeweils mit 100 MHz bis 200 MHz arbeitet. 1 ist ein Blockschaubild, das einen herkömmlichen DRAM-Chip veranschaulicht. Ein DRAM-Chip 100 umfasst einen DRAM-Kern 110, einen internen Datenbus 120, eine DRAM-Schnittstelle 130 und einen externen Datenbus 140. Tabelle 4 zeigt das Konzept des Vorabrufens für einen DRAM-Chip. Tabelle 4

Protokoll	Externe Datenbusbreite 140	Interne Datenbusbreite 120	Externe Datenrate (MHz)	Interne Datenrate (MHz)
SDRAM	N	n	66–133	66–133
DDR-SDRAM	N	2n	200–400	100–200
DDR2-SDRAM	n	4n	400–800	100–200
DDR3-SDRAM (vorgeschlagen)	n	8n	800–1600	100–200

Das bedeutet, dass der Universal-DRAM-Kern-Chip genügend breit sein muss, um die Datenraten zu unterstützen, die von vielen verschiedenen Märkten benötigt werden. Natürlich gibt es eine Grenze, wie breit der Universal-DRAM-Kern-Chip sein kann, bevor er beginnt, sich negativ auf die Kosten des Chips auszuwirken. Wenn die Breite des DRAM-Kern-Chips so groß ist, dass entweder der Kern-Chip oder der Schnittstellen-Chip auf eine Kontaktstellengrenze stößt ("pad limited") (insbesondere den Kern-Chip), so wären die Kosten dieser Lösung im Allgemeinen sehr hoch.
Moderne DRAMs weisen auch mehrere Bänke auf. Eine Bank ist eine Sektion des DRAM-Kerns, die einen unabhängigen Zugriff gestattet. Der DRAM-Kern wird in Bänke aufgeschlüsselt, die gleichzeitig aktiv sein können. Innerhalb jeder Bank kann immer nur eine einzige Zeile auf einmal offen sein. Die meisten DRAMs mit Dichten bis 512 Mb sind in 4 Bänken organisiert. DRAMs mit 1 Gb (und eventuell bis zu 4 Gb) sind in 8 Bänken organisiert, aber nur 4 Bänke können innerhalb eines bestimmten Zeitfensters aktiviert werden. Dies wird durch Leistungs- und Wärmeprobleme begrenzt. Darum muss der Universal-DRAM-Kern-Chip in der Lage sein, mehrere Bänke zu unterstützen.
Betrachten wir die interne Organisation eines × 16 256 Mb-SDRAM. Ein × 16 256 Mb-SDRAM kann 4 Bänke haben, von denen jede 64 Mb groß ist. Jede Bank kann als aus 16 Sub-Arrays bestehend begriffen werden, wobei jedes Sub-Array eine 8192×512-Matrix aus Speicherzellen aufweist. Das heißt, jedes Sub-Array hat 8192 oder 8k Zeilen und 512 Spalten. Wenn also auf eine Bank zugegriffen wird, so wird in jeder der 16 Sub-Arrays in der Bank auf eine bestimmte Zeile zugegriffen (sie wird aktiviert). Die Zeile wird durch die Zeilenadresse bestimmt. Nachdem die 16 Zeilen aktiviert sind, wird ein bestimmtes Bit in jeder Zeile ausgewählt. Das Bit wird durch die Spaltenadresse spezifiziert. Bei jedem Zugriff auf eine Bank wird also auf 16 Bits zugegriffen.
2 veranschaulicht eine typische Organisation eines modernen 4-Bank-SDRAM. Die Speicherzellen sind in vier Bänken angeordnet: Bank 0 (220), Bank 1 (210), Bank 2 (230) und Bank 3 (240). Jede Bank enthält P × Q × 16 Zellen (zum Beispiel P = 8192 und Q = 512 für einen 256 Mb-SDRAM). Jeder Bank sind Wortleitungstreiber (275, 280, 285 und 290) und Leseverstärker (255, 260, 265 und 270) zugeordnet. Die Bänke werden mit Hilfe eines MUX 250 ausgewählt.
In einer Ausführungsform sind die Bänke in Sub-Arrays organisiert. 3 ist ein Blockschaubild, das eine Ausführungsform von Bänken veranschaulicht, die in Sub-Arrays angeordnet sind. Für diese Ausführungsform hat jede Bank 16 Sub-Arrays (wobei jedes Sub-Array 8K × 512 groß ist), weil der DRAM als ein × 16-Speicher organisiert ist.
Betrachten wir die interne Organisation eines × 16 256 Mb-DDR-SDRAM. Der × 16 256 Mb-DDR-SDRAM ist ähnlich dem × 16 256 Mb-SDRAM, mit einigen Änderungen am Speicherkern, organisiert. Die wichtigeren Änderungen an der Kern-Organisation sind:
Jede Bank hat 32 Sub-Arrays; und
jedes Sub-Array ist nun eine 8192×256-Matrix (d. h. P = 8192, Q = 256). Der Grund dafür, 32 Sub-Arrays zu haben, ist, dass DDR-SDRAM-Speicher einen Vorabruf von 2n verwendet. Da dies ein × 16 DDR-Speicher ist, müssen von jeder Bank auf 32 Bits für eine Lese- oder Schreiboperation zugegriffen werden.
Es ist zu beachten, dass der Vorabruf auf mehrere Weisen erfolgen kann. Betrachten wir ein Speicherarray, das als eine P×Q-Matrix organisiert ist, die einen 2n-Vorabruf unterstützen muss. Eine Herangehensweise ist das Teilen des P×Q-Arrays in zwei Arrays (d. h. zwei P×Q/2 Arrays) und das parallele Zugreifen auf beide Arrays, so dass wir 2 Bits je Spaltenadresse bekommen. Eine weitere Herangehensweise ist, das Array nicht zu spalten, sondern den Spaltendecodierer so zu modifizieren, dass 2 Bits für jede Spaltenadresse ausgewählt werden (oder anders ausgedrückt: das am wenigsten signifikante Bit der Spaltenadresse wird nicht verwendet). Es werden einige Ausführungsformen der Erfindung beschrieben, welche die erste Herangehensweise nutzen. Jedoch sind die Lehren der vorliegenden Erfindung auf verschiedene Vorabruf-Implementierungen anwendbar.
Sehen wir uns die Organisation eines × 16 256 Mb DDR2-SDRAM an, so ist der × 16 256 Mb DDR2-SDRAM ähnlich dem × 16 256 Mb-SDRAM (und dem × 16 256 Mb-DDR-SDRAM) organisiert. Im Folgenden werden einige der Änderungen am Speicherkern dargelegt:
Jede Bank hat 64 Sub-Arrays. Jedes Sub-Array ist nun eine 8192×128-Matrix (d. h. P = 8192, Q = 128). Der Grund für die 64 Sub-Arrays je Bank ist, dass DDR2-SDRAM einen 4n-Vorabruf verwendet. Da dies ein × 16 DDR2-Speicher (n = 16) ist, muss von jeder Bank auf 64 Bits für eine Lese- oder Schreiboperation zugegriffen werden.
In allen Fällen (SDRAM, DDR, DDR2) werden Datenbits zu/von jeder Bank zu einem Multiplexer/Demultiplexer (im Weiteren als ein MUX bezeichnet) geleitet, der seinerseits mit den externen DQ-Pins verbunden ist. Dieser MUX befindet sich in der Regel in der Mitte des DRAM-Chips. 4 veranschaulicht ein Blockschaubild einer Schnittstelle und mehrerer Bänke in einem DRAM. Wie in 4 gezeigt, wird auf Bank 0 (410), Bank 1 (420), Bank 2 (430) und Bank 3 (440) durch die Schnittstelle 450 zugegriffen. Es ist zu beachten, dass für SDRAM m = n, für DDR-SDRAM m = 2n, für DDR2-SDRAM m = 4n und für DDR3-SDRAM (vorgeschlagen) m = 8n ist. Es ist des Weiteren zu beachten, dass der Daten-MUX in der Regel Teil der Schnittstelle ist.
Diese Anordnung funktioniert gut für einen herkömmlichen DRAM, da sich alles auf einem einzelnen Chip befindet. Jedoch befindet sich in einer Ausführungsform der Erfindung die Schnittstelle auf einem separaten Chip. Wenn wir nur die Schnittstelle allein umverlagern würden (auf einen anderen Chip), ohne den Speicherkern anzutasten, dann würde die Anzahl der I/O-Kontaktstellen sowohl auf dem Speicherkern-Chip als auch auf dem Schnittstellen-Chip für einen × 16 4-Bank-Implementierung recht groß werden, wie in Tabelle 5 unten gezeigt. 5 ist ein Blockschaubild, das einen DRAM-Chip veranschaulicht, wobei eine Schnittstelle entfernt wurde. Für diese Ausführungsform sind Bank 0 (510), Bank 1 (520), Bank 2 (530) und Bank 3 (540) mit den I/O-Kontaktstellen 550, 560, 570 bzw. 580 gekoppelt. Wenn wir nur die Daten-Pins betrachten und die Adress-, Befehls-, Strom- und Erdungs-Pins ignorieren, so können wir sehen, dass die Anzahl der Datensignale, die den Chip zwischen dem DRAM-Kern-Chip und dem Schnittstellen-Chip verlassen müssen, 4 m ist. Tabelle 5

Protokoll Externe Datenbusbreite (n) m Gesamtzahl der Off-Chip-Datengins (4 m)

SDRAM 16 16 64

DDR-SDRAM 16 32 128

DDR2-SDRAM 16 64 256

DDR3-SDRAM 16 128 512
Es ist also ganz klar zu erkennen, dass ein Entfernen der Schnittstelle ohne Antasten des Rests des Speicherkerns rasch zu einer sehr großen Anzahl von Off-Chip-Verbindungen führt, speziell bei größeren externen Datenbusbreiten und höheren Datengeschwindigkeiten (weil die Menge der Vorabrufe mit höheren Datengeschwindigkeiten zunimmt). Unter diesen Bedingungen stoßen entweder der DRAM-Kern-Chip oder der Schnittstellen-Chip oder beide auf eine Kontaktstellengrenze, wodurch die Kosten der Gesamtlösung steigen.
Um die Anzahl von Off-Chip-Verbindungen zwischen dem DRAM-Kern-Chip und dem Schnittstellen-Chip zu verringern, erfolgt in einer Ausführungsform ein Teil des Multiplexens oder das gesamte Multiplexen des Daten-I/O von den Bänken in dem Kern-Chip selbst.
Eine Option ist, alle Datenbits von jeder Bank zu einem zentralen MUX zu leiten und dann die andere Seite des MUX mit Off-Chip-Treibern zu verbinden. Das ähnelt im Wesentlichen der momentanen Praxis für mittig gebondete DRAMs. 6 veranschaulicht eine Ausführungsform für einen mittig gebondeten DRAM-Kern-Chip. Für dieses Beispiel enthält der integrierte Schaltkreis 600 Bank 0 (610), Bank 1 (620), Bank 2 (630) und Bank 3 (640), die mit dem MUX 650 gekoppelt sind. Der MUX 650 ist über Bonddrähte 680 durch I/O-Kontaktstellen 660 mit Substratbond-Kontaktstellen 670 verbunden.
Der Nachteil dieser Herangehensweise ist, dass Bonddrähte 680, welche die I/O-Kontaktstellen 660 auf dem DRAM-Kern-Chip mit den Substratbond-Kontaktstellen 670 verbinden, recht lang werden. Lange Bonddrähte haben eine erhebliche Induktanz und begrenzen die Geschwindigkeit, mit der der Speicherchip arbeiten kann.
In einer weiteren Ausführungsform wird eine Randbondung für den Kern-Chip verwendet. 7 veranschaulicht eine Ausführungsform für einen randgebondeten DRAM-Kern-Chip. Für diese Ausführungsform enthält der integrierte Schaltkreis 700 Bank 0 (710), Bank 1 (720), Bank 2 (730) und Bank 3 (740). I/O-Kontaktstellen 750, die sich auf dem Siliziumchip 705 befinden, sind über Bonddrähte 780 mit den Substratbond-Kontaktstellen 760 verbunden.
Wenn der DRAM-Kern mit einer Bank je Quadrant organisiert wäre, dann wäre die Anzahl der Daten-I/O-Kontaktstellen gleich 4 m, wie zuvor veranschaulicht. Die andere Option ist, die Datenbits von jeder Bank zu einem zentral angeordneten MUX zu leiten (wie in 6 gezeigt) und dann die Signale von der anderen Seite des MUX zur Peripherie des Chips zu leiten. Das bedeutet jedoch, dass die Datensignale den Chip zweimal durchqueren müssen – einmal von der Bank zu dem zentralen MUX und einmal von dem zentralen MUX zu der Peripherie. Das erhöht die Komplexität der Leiterbahnverlegung auf der Platine, kann möglicherweise eine zusätzliche Metallschicht auf dem Chip erfordern (höheren Kosten) und erhöht die Latenz des Speicherkerns.
In einer weiteren Ausführungsform wird eine erfindungsgemäße Architektur "mit verteilten Bänken" verwendet. In dieser Architektur wird eine Bank über alle 4 Quadranten verteilt (oder gestreut), anstatt eine Bank in nur einem einzigen Quadranten zu konzentrieren. Mittels dieser Architektur wählen Daten-MUXs, die sich in allen 4 Quadranten befinden, die entsprechende Bank aus, und die Datensignale, die der ausgewählten Bank entsprechen, können auf einfache Weise zu der Peripherie des Chips geleitet werden.
8 veranschaulicht eine Ausführungsform für eine Architektur mit konzentrierten Bänken. Zum Zweck dieser Veranschaulichung wird ein × 16 256 Mb-4-Bank-DDR2-SDRAM-Kern verwendet. Es kann jedoch jeder beliebige Typ eines DRAM mit anderen externen Datenbreiten, einer anderen Anzahl von Bänken, einer anderen Dichte und einer anderen Vorabruf-Menge verwendet werden, ohne vom Geist oder Geltungsbereich der Erfindung abzuweichen. Wie zuvor gezeigt, besteht jede Bank (810, 820, 830 und 840) in einem × 16 256 Mb-4-Bank-DDR2-SDRAM aus 64 Sub-Arrays, wobei jedes Sub-Array als ein 8192 × 128-Array von Speicherzellen organisiert ist.
9 veranschaulicht eine Ausführungsform für eine Architektur mit verteilten Bänken. Für diese Ausführungsform ist der DRAM-Kern-Chip in vier Quadranten (910, 920, 930 und 940) aufgeteilt. Jeder Quadrant enthält einen Abschnitt einer Bank.
10 veranschaulicht eine Ausführungsform für einen Quadranten in einem DRAM-Kern-Chip mit einer Architektur mit verteilten Bänken. Wie zuvor besprochen, gibt es 64 Sub-Arrays je Quadrant, wobei jedes Sub-Array eine 8192×128-Matrix ist. Anstatt alle 64 Sub-Arrays in einem einzelnen Quadranten einer einzelnen Bank in der Architektur mit konzentrierten Bänken zuzuweisen, gibt es 16 Sub-Arrays für jede der 4 Bänke innerhalb eines einzelnen Quadranten in der Architektur mit verteilten Bänken. In der Ausführungsform der Architektur mit verteilten Bänken sind lokale Daten-MUXs in jedem Quadranten angeordnet, um eine der vier Bänke auszuwählen.
11 ist ein Blockschaubild, das eine Ausführungsform eines Universal-DRAM-Kern-Chips mit einer Architektur mit verteilten Bänken veranschaulicht. Für diese Ausführungsform sind die Bänke von DRAM-Zellen zwischen den Quadranten 1110, 1120, 1130 und 1140 verteilt. Ein Adressendecodierer 1150, der sich in der Mitte des Chips befindet, steuert die Wortleitungstreiber 1155, 1164, 1170 und 1176 in den Quadranten 1110, 1120, 1130 bzw. 1140. Die Daten von den Bank-Sub-Arrays werden an Leseverstärker (1157, 1166, 1172 und 1178) ausgegeben und in die jeweiligen Bankauswahl-MUXs (1160, 1168, 1174 und 1180) eingegeben. Die Daten werden dann zu Daten-I/O-Kontaktstellen 1162 geleitet, die sich in der Nähe für jeden der Quadranten befinden.
Da von dem Kern-Chip für jede Lese- oder Schreiboperation auf 64 Datenbits zugegriffen wird, kann der Schnittstellen-Chip so gestaltet oder konfiguriert sein, dass er ähnlich einem × 16 DDR2-SDRAM, × 8 DDR2- SDRAM, × 4 DDR2-SDRAM, × 2 DDR2-SDRAM oder × 1 DDR2-SDRAM arbeitet. Der Schnittstellen-Chip kann praktisch so gestaltet sein, dass er jede Datenbreite zwischen × 1 und × 16 unterstützt, wenn er in einem 4n-Vorabrufmodus arbeitet.
Die Architektur mit verteilten Bänken ist flexibel genug, um Protokolle wie SDRAM, DDR-SDRAM, DDR2-SDRAM und DDR3-SDRAM zu unterstützen. Zum Beispiel kann der in 11 gezeigte DRAM-Kern-Chip so konfiguriert oder verwendet werden, wie in 12 gezeigt, um DDR2-Geschwindigkeiten zu unterstützen. 12 ist ein Blockschaubild, das einen DRAM-Kern-Chip mit einer Architektur mit verteilten Bänken veranschaulicht, der dafür konfiguriert ist, DDR2-Geschwindigkeiten zu unterstützen. Der MUX 1210 wählt 64 Bits an Daten für eine der Bänke (1220, 1230, 1240 und 1250) aus. MUX 1210 repräsentiert die Daten-MUXs, die sich in allen vier Quadranten auf dem DRAM-Kern-Chip befinden.
Der in 11 gezeigte DRAM-Kern-Chip kann auch so konfiguriert oder verwendet werden, wie in 13 gezeigt, um DDR-SDRAM-Geschwindigkeiten zu unterstützen, wenn er in einem 2n-Vorabrufmodus betrieben wird. 13 ist ein Blockschaubild, das einen DRAM-Kern-Chip mit einer Architektur mit verteilten Bänken veranschaulicht, der dafür konfiguriert ist, DDR-Geschwindigkeiten und externe Busbreiten von 17 bis 32 Bits zu unterstützen. Der MUX 1310 wählt 64 Bits an Daten für eine der Bänke (1320, 1330, 1340 und 1350) aus. Der in 13 gezeigte Betriebsmodus kann mit dem entsprechenden Schnittstellen-Chip verwendet werden, um externe Datenbreiten von 17 bis 32 in einem 2n-Vorabrufmodus zu unterstützen. Der gleiche DRAM-Kern-Chip kann mit dem entsprechenden Schnittstellen-Chip verwendet werden, um externe Datenbreiten von 9 bis 16 in einem 2n-Vorabrufmodus zu unterstützen, wenn er wie in 14 gezeigt betrieben wird. 14 ist ein Blockschaubild, das einen DRAM-Kern-Chip mit einer Architektur mit verteilten Bänken veranschaulicht, der dafür konfiguriert ist, DDR-Geschwindigkeiten und externe Busbreiten von 9 bis 16 Bits zu unterstützen. Für diese Ausführungsform wählt der MUX 1410 32 Bits an Daten für eine der Bänke (1420, 1430, 1440 und 1450) aus.
Der gleiche DRAM-Kern-Chip kann auch mit dem entsprechenden Schnittstellen-Chip verwendet werden, um externe Datenbreiten von 1 bis 8 in einem 2n-Vorabrufmodus zu unterstützen. 15 ist ein Blockschaubild, das einen DRAM-Kern-Chip mit einer Architektur mit verteilten Bänken veranschaulicht, der konfiguriert ist, DDR-Geschwindigkeiten und externe Busbreiten von 1 bis 8 Bits zu unterstützen. Für diese Ausführungsform wählt der MUX 1510 16 Bits an Daten für eine der Bänke (1520, 1530, 1540 und 1550) aus.
Aus diesen Architekturen kann die interne Datenbusbreite (die Breite des Busses zwischen dem DRAM-Kern-Chip und dem Schnittstellen-Chip) so konfiguriert werden, dass sie an die benötigte Vorabruf-Menge (die durch die externe Datenrate bestimmt wird) und die externe Datenbusbreite angepasst ist. Der externe Datenbus ist der Bus von dem Schnittstellen-Chip zu dem ASIC oder Speicher-Controller. Der DRAM-Kern-Chip, wie in

11 gezeigt, kann dafür konfiguriert sein, die folgenden in Tabelle 6 gezeigten Modi und Anforderungen zu unterstützen. Tabelle 6

Interne Datenbusbreite	Verwendeter Vorabruf	Kleinste externe Datenbusbreite	Größte externe Datenbusbreite
64	8n	1	8
	4n	1	16
	2n	1	32
	1n	1	64
32	8n	1	4
	4n	1	8
	2n	1	16
	1n	1	32
16	8n	1	2
	4n	1	4
	2n	1	8
	1n	1	16

Es ist zu beachten, dass:
der vorgeschlagene DDR3-SDRAM ein Beispiel eines 8n-Vorabruf-Protokolls ist;
der DDR2-SDRAM ein Beispiel eines 4n-Vorabruf-Protokolls ist;
der DDR-SDRAM ein Beispiel eines 2n-Vorabruf-Protokolls ist; und
der SDRAM ein Beispiel eines 1n-Vorabruf-Protokolls ist (d. h. es wird kein Vorabruf benötigt).
Auch hier können für den in 11 gezeigten DRAM-Kern-Chip 3 Betriebsmodi definiert werden, und ein 2-Bit-Binärcode kann zugewiesen werden, um sie wie in Tabelle 7 gezeigt darzustellen. Tabelle 7

Betriebsmodus (Modus[1:0]) Interne Datenbusbreite

00 64

01 32

10 16

11 Undefiniert/Reserviert
Diese zwei Bits (Modus[1:0]) können Eingänge in den DRAM-Kern-Chip sein, so dass die interne Datenbusbreite durch externe Mittel ausgewählt wird. Zum Beispiel können die Modus[1:0]-Eingänge in den Kern-Chip mittels Sicherungen auf dem Kern-Chip oder auf dem Schnittstellen-Chip oder mittels Pull-up- oder Pull-down-Widerständen in dem Gehäuse jedes Chips (oder in dem gemeinsamen Gehäuse) oder auf der Leiterplatte ausgewählt werden, oder können durch ein Register auf dem Schnittstellen-Chip angesteuert werden, oder können ein Teil der Adresseingabe in den Kern-Chip sein.
Nehmen wir an, dass die Modus[1:0]-Eingänge in den DRAM-Kern-Chip durch ein Register in dem Schnittstellen-Chip gesteuert werden. 16 veranschaulicht eine Ausführungsform für einen Abschnitt eines DRAM- Kern-Chips, der einen Decodierer zum Auswählen eines Betriebsmodus' enthält. Dem Decodierer 1610 in dem Kern-Chip sind die Modus[1:0]-Eingänge bekannt, wie in 16 gezeigt.
Es ist zu beachten, dass die unten offenbarten Ausführungsformen nur zum Zweck der Erläuterung des Konzepts auf dem in 11 gezeigten DRAM-Kern-Chip basieren und dass die folgenden Ausführungsformen auch auf DRAM-Kern-Chips mit anderen Dichten, einer anderen Anzahl von Bänken, einer anderen internen Organisation und einer anderen Anzahl von Sub-Arrays Anwendung finden. Der Einfachheit halber ist nur die Bank 0 gezeigt, auf die in den verschiedenen Betriebsmodi zugegriffen wird.
Die Modusdecodierer-Wahrheitstabelle ist unten in Tabelle 8 gezeigt. In Tabelle 8 unten ist:

RA: = Zeilenadresse (Row Address)
X: = Nicht beachten (Don't care)
H: = Festgestellt (Asserted)
L: = Nicht festgestellt (Not Asserted)

Modus[1:0]	RA[14]	RA[13]	Bank0a_Ak	Bank0b_Ak	Bank0c_Ak	Bank0d_Ak
00	X	X	H	H	H	H
01	X	L	H	H	L	L
01	X	H	L	L	H	H
10	L	L	H	L	L	L
	L	H	L	H	L	L
	H	L	L	L	H	L
	H	H	L	L	L	H

Auf der Grundlage der Techniken der vorliegenden Erfindung kann ein Universal-DRAM-Kern-Chip, wie zum Beispiel die in 11 gezeigte Ausführungsform, dafür konfiguriert werden, eine breite Vielzahl verschiedener Datengeschwindigkeiten und Breiten zu unterstützen. Zum Beispiel kann der in 11 gezeigte Kern-Chip Datenraten bis zu 8 × f MB/s unterstützen, wobei f die maximale Taktrate (in MHz) ist, mit der der DRAM-Kern synchron mit dem externen Datenbus arbeiten kann, ohne einen Vorabruf zu verwenden (d. h. mit einem Vorabruf von 1n). Für moderne DRAM-Prozesse und -Designs liegt f in der Regel zwischen 100 MHz und 200 MHz. Somit unterstützt der in 11 gezeigte DRAM-Kern-Chip maximale Datenraten zwischen 800 MB/s und 1600 MB/s (1,6 GB/s).
Um kundenspezifischen Speicher kosteneffektiv herzustellen, ist es unverzichtbar, dass der DRAM-Kern-Chip in einer Vielzahl verschiedener Märkte verwendet wird. Dies senkt aufgrund wirtschaftlicher Größenvorteile die Kosten des Kern-Chips. Da der Speicherkern in der Regel 90% bis 95% der Siliziumfläche ausmacht, können die Gesamtkosten gesenkt werden. Hier können wir zwei Dinge feststellen:
Einige Märkte für den Universal-DRAM-Kern-Chip ziehen einen niedrigen Stromverbrauch vor und verzichten dafür auf Leistung (zum Beispiel zellulare Telefone und andere handgehaltene Geräte), während andere Märkte einen hohen Stromverbrauch in Kauf nehmen, um eine höhere Geschwindigkeit zu erreichen (zum Beispiel PC-Grafik- und Spielekonsolen-Märkte).
Der Halbleiterfertigungsprozess ist inhärent statistischer Natur. Das heißt, wenn wir eine statistisch signifikante Anzahl identischer Chips herstellen, so werden einige der Chips nur in der Lage sein, unterhalb der Sollgeschwindigkeit zu arbeiten; einige der Chips werden in der Lage sein, innerhalb der Sollgeschwindigkeit zu arbeiten; und einige der Chips werden in der Lage sein, oberhalb der Sollgeschwindigkeit zu arbeiten. In der Branche bezeichnet man sie als langsame, typische bzw. schnelle Bauelemente. Gewöhnlich werden die schnellen Bauelemente mit einem Preisaufschlag im Vergleich zu den anderen Bauelementen verkauft, während die langsamen Bauelemente zu niedrigeren Preisen als die typischen Bauelemente verkauft werden.
Allerdings verbrauchen langsame Bauelemente in der Regel weniger Strom als die typischen Bauelemente, die wiederum in der Regel weniger Strom verbrauchen als die schnellen Bauelemente. Wenn wir also die DRAM-Kern-Chips entsprechend ihren maximalen Arbeitsgeschwindigkeiten sortieren können (gewöhnlich als "Einteilung in Geschwindigkeitsklassen" bezeichnet), bevor sie an den Schnittstellen-Chips angebracht werden, so können wir:
Schnittstellen-Chips, die für die Niedrigstrom-Märkte vorgesehen sind (zum Beispiel eine SDRAM-artige Schnittstelle für den Zelltelefon-Markt), an den Bauelementen mit langsamem Kern anbringen;
Schnittstellen-Chips, die für die Hochleistungs-/Hochgeschwindigkeits-Märkte vorgesehen sind (zum Beispiel eine GDDR3-artige Schnittstelle für den Spielekonsolen-Markt), an den Bauelementen mit schnellem Kern anbringen; und
Schnittstellen-Chips, die für Märkte vorgesehen sind, in denen man sowohl auf Stromverbrauch als auch auf Leistung achtet (zum Beispiel eine DDR-artige Schnittstelle für den Server-Markt), an den Bauelementen mit typischem Kern anbringen.
Dadurch können wir den DVP (durchschnittlichen Verkaufspreis) aller Lösungen senken, da alle Kern-Chips ihren natürlichen eigenen Markt haben.
Die Einteilung von Speicherchips in Geschwindigkeitsklassen erfolgt in der Regel nach ihrer Verkapselung. Es ist zu beachten, dass es auch möglich ist, eine einfache Geschwindigkeitssortierung der Speicherchips auf der Wafer-Ebene selbst vorzunehmen. Um eine Geschwindigkeitssortierung oder Einteilung in Geschwindigkeitsklassen vorzunehmen, brauchen wir ATE (Automatische Testausrüstung), auch als Tester bekannt.
Wenn wir eine Einteilung der DRAM-Kern-Chips in Geschwindigkeitsklassen vornehmen, so müssen wir die Zeit messen, die für Basisoperationen benötigt wird, wie Lesen, Schreiben, Aktivieren (Öffnen einer oder mehrerer Seiten), Vorladen (Schließen einer oder mehrerer Seiten) und Auffrischen.
Um diese Anforderung zu erfüllen, sind die durch die vorliegende Erfindung definierten DRAM-Kern-Chips voll funktionstüchtige asynchrone DRAM-Chips, die für einen Stand-alone-Betrieb geeignet sind. Oder anders ausgedrückt: Die DRAM-Kern-Chips enthalten alle notwendigen Schaltkreise und Fähigkeiten, die benötigt werden, um auf das interne Array zuzugreifen, das zum Speichern der Daten verwendet wird.
Die Speicher-Hersteller, insbesondere DRAM-Hersteller, bauen Redundanz in den Speicherkern ein. Wenn zum Beispiel das Speicherarray als P × Q (P Zeilen und Q Spalten) organisiert werden soll, so wird das tatsächliche Array als (P + i) × (Q + j) gestaltet, wobei i und j im Vergleich zu P bzw. Q klein sind. Dadurch können die Speicher-Hersteller bis zu i defekte Zeilen in dem Hauptarray durch die redundanten Zeilen und bis zu j defekte Spalten in dem Hauptarray durch die redundanten Spalten ersetzen. Mit Hilfe der redundanten Zeilen und Spalten können die Speicher-Hersteller den Produktionsertrag (d. h. den Prozentsatz der voll funktionstüchtigen Chips) auf ≥ 90% steigern. In einem typischen DRAM-Fertigungsablauf werden die einzelnen Chips auf einem Wafer mit niedriger Geschwindigkeit getestet, und die teilweise funktionstüchtigen Chips (d. h. jene mit einigen defekten Zeilen und/oder Spalten) werden markiert. Die defekten Zeilen und/oder Spalten auf diesen markierten Chips werden durch die redundanten Zeilen und/oder Spalten ersetzt.
Jedoch ist ein Chip, der die redundanten Zeilen und/oder Spalten verwendet (weil er einige defekte Zeilen und/oder Spalten hatte), langsamer als ein Chip, der keine redundanten Zeilen und/oder Spalten verwendet. Das liegt an der Art, wie Redundanz in den Speicher eingebaut wird und wie sie aktiviert wird. Darum gilt:
Schnittstellen-Chips, die für Hochleistungs-Märkte vorgesehen sind, können an den DRAM-Kern-Chips angebracht werden, die keine defekten Zeilen und/oder Spalten in dem Hauptarray aufweisen.
In einer anderen Ausführungsform werden die defekten Zeilen und/oder Spalten von Speicherkern-Chips nicht durch die redundanten Zeilen und/oder Spalten ersetzt, sondern werden dafür konfiguriert, die Speicherkern-Chips als (P/y) × (Q/z) zu betreiben, wobei y und z vorzugsweise Potenzen von 2 sind (einschließlich 2⁰ = 1). Diese DRAM-Kern-Chips können dann an Schnittstellen-Chips angebracht werden, die für Hochleistungs-Märkte vorgesehen sind.
Wie wir zuvor gesehen haben, verwenden die DRAM-Hersteller den Vorabruf, um höhere externe Datenraten zu unterstützen. Zum Beispiel verwendet DDR2-SDRAM einen 4n-Vorabruf. Das bedeutet, dass für einen n Bit breiten externen Datenbus von dem Speicherkern für jeden Lese- oder Schreibvorgang auf 4n Datenbits zugegriffen wird. In einem herkömmlichen DRAM (wo sich der Speicherkern und die Schnittstelle auf demselben Chip befinden) erhöht das Erhöhen der Vorabruf-Menge die Menge der metallischen Verbindungen auf dem Chip, was eine moderate Auswirkung auf die Kosten hat. Bei der hier beschriebenen Erfindung kann das Erhöhen der Vorabruf-Menge entweder bei dem Speicherkern-Chip oder bei dem Schnittstellen-Chip oder bei beiden eine Kontaktstellengrenze verursachen. Das Auftreten einer Kontaktstellengrenze kann die Kosten beträchtlich erhöhen.
Der Burst-Modus ist eine weitere Technik, die verwendet werden kann, um die Datenrate von Speicherchips zu erhöhen. Im Burst-Modus liest oder schreibt der Speicherchip mehrere Datenbits je Spaltenadresse. Zum Beispiel greift ein n Bit breiter (externe Datenbusbreite) Speicherchip, der für einen Burst-Modus von 4n konfiguriert ist, für eine bestimmte Spaltenadresse auf 4n Bits von dem Speicherkern zu. Dies ähnelt also im Wesentlichen einem 4n-Vorabruf, außer dass im Burst-Modus dieselben Datendrähte verwendet werden. Oder anders ausgedrückt: In einem Speicherchip, der einen 4n-Burst-Modus (aber keinen 4n-Vorabruf) unterstützt, ist der interne Datenbus zwischen dem Speicherkern und der Schnittstelle nur n Bits breit. Jede Leitung in dem internen Bus transportiert 4 Datenbits, die zeitlich getrennt sind.
Der Unterschied zwischen Vorabruf und Burst-Modus ist in den 17a und 17b gezeigt. 17a ist ein Blockschaubild, das die Beziehung zwischen der internen Datenbusrate und der externen Datenbusrate für einen 4n-Vorabruf veranschaulicht. Der Speicherkern 1710 ist über den internen Datenbus 1715 mit 4n bei f₁ Hz Datenrate mit der Speicherschnittstelle 1720 gekoppelt. Die Speicherschnittstelle 1720 ist mit dem externen Datenbus 1725 gekoppelt, und unter diesen Bedingungen arbeitet der externe Datenbus mit einer Datenrate n bei 4 × f₂ Hz. 17b ist ein Blockschaubild, das die Beziehung zwischen der internen Datenbusrate und der externen Datenbusrate für einen Burst-Modus mit einer Länge von 4n veranschaulicht. Der Speicherkern 1730 ist über den internen Datenbus 1740 mit n bei 4 × f₂ Hz Datenrate mit der Speicherschnittstelle 1750 gekoppelt. Die Speicherschnittstelle 1750 ist mit dem externen Datenbus 1760 gekoppelt, und für den Burst-Betriebsmodus arbeitet der externe Datenbus mit einer Datenrate n bei 4 × f₂ Hz.
In der Regel ermöglicht ein Vorabruf höhere externe Datenraten als der Burst-Modus. Jedoch erhöht der Burst-Modus nicht die Menge der Off-Chip-Verbindungen zwischen dem Kern-Chip und dem Schnittstellen-Chip. Darum ist es in einigen Ausführungsformen bevorzugt, den DRAM-Kern-Chip dieser Erfindung mit Burst-Modus-Fähigkeit auszustatten.
Wie zuvor angesprochen, ist einer der Aspekte dieser Erfindung die Möglichkeit, die Speicherkern-Chips zu testen und in Geschwindigkeitsklassen einzuteilen und dann die entsprechenden Schnittstellen-Chips anzubringen. Das Testen und Einteilen in Geschwindigkeitsklassen erfolgt bei dem DRAM-Kern-Chip gewöhnlich auf einem Tester. Das erfordert, dass der Kern-Chip ausreichend starke Ausgangstreiber hat, um die Eingänge des Testers anzusteuern, die gewöhnlich um einige Entfernung (mehrere Inch) von den Ausgängen des Kern-Chips entfernt liegen. Jedoch befinden sich im normalen Betriebsmodus die Eingänge des Schnittstellen-Chips viel näher (< 1'') an den Ausgängen des Kern-Chips. Darum ist es im normalen Betriebsmodus nicht notwendig, starke Ausgangstreiber in dem Kern-Chip zu haben. Um beide Anforderungen zu erfüllen, hat der DRAM-Kern-Chip in einigen Ausführungsformen vorzugsweise Ausgangstreiber, deren Stärke oder Ansteuerungsfähigkeit justierbar ist. Zum Beispiel kann der Kern-Chip standardmäßig mit Ausgangstreibern von normaler Stärke ausgestattet sein, die in der Lage sind, Signale über einige Distanz zu den Eingängen des Testers anzusteuern. Wenn jedoch ein Schnittstellen-Chip an dem Kern-Chip angebracht ist, so verringert ein Signal von dem Schnittstellen-Chip die Ansteuerstärke des Ausgangstreibers des Kern-Chips.
In einigen Ausführungsformen haben die Ausgangstreiber des Schnittstellen-Chips, die mit dem DRAM-Kern-Chip verbunden sind, eine ähnliche Fähigkeit der justierbaren Ansteuerstärke. Dadurch können die Schnittstellen-Chips separat getestet werden, bevor sie an den Kern-Chips angebracht werden. Es ist zu beachten, dass die Treiber mit justierbarer Ansteuerstärke nicht unbedingt auf dem Schnittstellen-Chip an den Pins benötigt werden, die mit dem elektronischen Host-System verbunden sind. Es ist jedoch bevorzugt, dass auch diese Treiber die Fähigkeit der Stärkenjustierbarkeit aufweisen, so dass die Ansteuerstärke exakt an die Anforderungen des System oder der Außenwelt angepasst werden kann. Wie im Fall der DRAM-Kern-Chips wird die Stärke der Ausgangstreiber auf dem Schnittstellen-Chip, die mit dem Kern-Chip kommunizieren, vorzugsweise durch ein Signal von dem Kern-Chip gesteuert.
18 ist ein Blockschaubild, das eine beispielhafte Mehrchip-Speicherimplementierung veranschaulicht. Die Lösung enthält einen DRAM-Kern-Chip 1810 und einen Schnittstellen-Chip 1820. In einigen Ausführungsformen sind die Hauptcharakteristika des DRAM-Kern-Chips dieser Erfindung Folgende:
Asynchroner oder synchroner DRAM, der zum Stand-alone-Betrieb geeignet ist;
Mehrere DRAM-Kern-Chips können mit einem oder mehreren Schnittstellen-Chips gekoppelt werden;
Mehrere Schnittstellen-Chips können mit einem oder mehreren DRAM-Kern-Chips gekoppelt werden;
Die Schnittstelle auf dem DRAM-Kern-Chip kann eine kundenspezifische und/oder eine Industriestandard-Schnittstelle enthalten;
Der DRAM-Kern-Chip hat Adresseingänge (Bankadresse, Zeilenadresse, Spaltenadresse; Zeilen- und Spaltenadresse können auf separaten Eingängen liegen oder auf dieselben Pins multiplexiert werden);
Der DRAM-Kern-Chip hat Befehlseingänge wie Adress-Strobes, Lesen/Schreiben, Ausgangsfreigabe (output enable) und Datenmasken);
Der DRAM-Kern-Chip hat Steuereingänge, die den Betriebsmodus bestimmen; Beispiele sind Eingänge, welche die Breite des internen Datenbusses bestimmen (der Bus zwischen dem Speicherkern-Chip und dem Schnittstellen-Chip), und Eingänge, welche die Stärke der Ausgangstreiber bestimmen;
Der DRAM-Kern-Chip hat Steuerausgänge, die einen Aspekt der Funktionen bestimmen, die durch den Schnittstellen-Chip ausgeführt werden;
Interne Datenbusbreite ≥ externe Datenbusbreite (Bus vom Schnittstellen-Chip zum Speicher-Controller oder ASIC); Optionale Burst-Modus-Fähigkeit;
Justierbare Ansteuerstärke der Ausgangstreiber;
Fähigkeit zu exakt definierten Standardoperationen wie Lesen, Schreiben, Aktivieren, Vorladen und Auffrischen, die sich hinsichtlich der Geschwindigkeit klar charakterisieren lassen; und
Der DRAM-Kern-Chip kann unabhängig getestet, eingebrannt (burnt in) und in Geschwindigkeitsklassen eingeteilt werden (d. h. im Stand-alone-Modus).
In einigen Ausführungsformen sind die Hauptcharakteristika des Schnittstellen-Chips dieser Erfindung Folgende:
Der Schnittstellen-Chip implementiert das Protokoll, das durch den Speicher-Controller verwendet wird;
Der Schnittstellen-Chip implementiert ein Industriestandard-Protokoll wie DDR-SDRAM, DDR2-SDRAM, GDDR2-SDRAM usw;
Der Schnittstellen-Chip implementiert ein Industriestandard-Protokoll mit kundenspezifischen Erweiterungen (zum Beispiel GDDR2-SDRAM mit Erweiterungen, die im gegenseitigen Einvernehmen mit einem oder mehreren Kunden spezifiziert wurden);
Der Schnittstellen-Chip implementiert ein vollständig kundenspezifisches Protokoll, das durch einen oder mehrere Kunden spezifiziert wurde, oder ein vollständig kundenspezifisches Protokoll, das betriebsintern entwickelt wurde;
Der Schnittstellen-Chip arbeitet als ein Transformator, um Protokolle von der externen Schnittstelle zu der Schnittstelle des DRAM-Kern-Chips umzuwandeln (zum Beispiel synchron zu asynchron und asynchron zu synchron);
Der Schnittstellen-Chip bestimmt die Zeichengabe, die durch die externe Schnittstelle verwendet wird;
Zum Beispiel ein-endig (single ended), pseudo-differenzial, voll-differenzial;
Zum Beispiel Push-pull-Ausgänge, offene Drain/Kollektor-Ausgänge;
Zum Beispiel asynchron, synchron, quellensynchron, SerDes-artig, wobei der Takt in den Datenstrom codiert/eingebettet ist;
Bestimmt die Breite des externen Datenbusses;
Bestimmt die Arbeitsgeschwindigkeit des Speicherchips (mit "Speicherchip" meinen wir die Kombination des DRAM-Kern-Chips und des Schnittstellen-Chips);
Destimmt die Anschlussbelegung des Speicherchips entsprechend der Sicht durch die Außenwelt;
Ermöglicht eine bessere Anpassung der Anschlussbelegung des Speicherchips an die Anschlussbelegung des ASIC/Speicher-Controllers, um die Komplexität der Leiterbahnverlegung auf der Platine zu verringern;
Implementiert Spezial- oder kundenspezifische Funktionen und Betriebsmodi;
zum Beispiel: spezielle Energieverwaltungsfunktionen und Betriebsmodi; und
Zum Beispiel: spezielle Fehlerdetektions- und Fehlerkorrekturfähigkeiten sowie sonstige Arten von Redundanzfähigkeiten und -funktionen.
Der DRAM-Kern-Chip und der Schnittstellen-Chip dieser Erfindung können auf verschiedenen Wegen aneinander befestigt werden:
Ein oder mehrere DRAM-Kern-Chips und ein oder mehrere Schnittstellen-Chips können elektrisch miteinander verbunden werden, und die ganze Kombination kann in einem einzelnen Gehäuse untergebracht werden (zum Beispiel ein einzelner DRAM-Kern-Chip mit einem einzelnen Schnittstellen-Chip, mehrere DRAM-Kern-Chips mit einem einzelnen Schnittstellen-Chip oder ein einzelner DRAM-Kern-Chip mit mehreren Schnittstellen-Chips).
Der Kern-Chip kann in einem separaten Gehäuse untergebracht werden, und dann kann der Schnittstellen-Chip elektrisch an das Gehäuse, das den Kern-Chip enthält, angeschlossen werden;
Der Schnittstellen-Chip kann in einem separaten Gehäuse untergebracht werden, und dann kann der Kern-Chip elektrisch an das Gehäuse, das den Schnittstellen-Chip enthält, angeschlossen werden;
Der Kern-Chip kann in einem separaten Gehäuse untergebracht werden; der Schnittstellen-Chip kann in einem separaten Gehäuse untergebracht werden; und die zwei Gehäuse können elektrisch miteinander verbunden werden;
Mehrere DRAM-Kern-Chips können in einem separaten Gehäuse untergebracht werden; der Schnittstellen-Chip kann in einem separaten Gehäuse untergebracht werden; und die zwei Gehäuse können elektrisch miteinander verbunden werden;
Ein DRAM-Kern-Chip kann in einem separaten Gehäuse untergebracht werden; mehrere Schnittstellen-Chips können in einem separaten Gehäuse untergebracht werden; und die zwei Gehäuse können elektrisch miteinander verbunden werden;
Der DRAM-Kern-Chip und der Schnittstellen-Chip können auf eine beliebige Weise elektrisch angeschlossen werden, ohne vom Geist oder Geltungsbereich der Erfindung abzuweichen.
Ein Aspekt dieser Erfindung ist, dass ein Mehrchip-DRAM, der entsprechend dieser Erfindung aufgebaut ist, höhere Kosten haben könnte als ein herkömmlicher DRAM, insbesondere dann, wenn der DRAM-Kern-Chip und der Schnittstellen-Chip separat verkapselt werden und dann aneinander befestigt werden. Das liegt an den Kosten, die das zusätzliche Gehäuse mit sich bringt. Eine Möglichkeit, dies zu abzumildern, besteht darin, mehrere DRAM-Kern-Chips in einem einzelnen Gehäuse unterzubringen. Für den Zweck dieser Besprechung bringen wir zwei DRAM-Kern-Chips in einem einzelnen Gehäuse unter, wobei jeder Chip ein Bauelement mit einer Dichte von 256 Mb ist. Ein typischer DRAM-Fertigungsprozess könnte die folgenden Abläufe haben, nachdem der Wafer vollständig verarbeitet wurde:
DRAM-Chips auf einem Wafer werden mit niedriger Geschwindigkeit getestet, und Chips mit defekten Zeilen und/oder Spalten werden markiert;
Die defekten Zeilen und/oder Spalten werden durch redundante Zeilen und/oder Spalten ersetzt;
Der Wafer wird zu individuellen Chips vereinzelt, die dann verkapselt werden;
Verkapselte Bauelemente werden auf Funktionstüchtigkeit getestet; Bauelemente, die durch den Verkapselungsprozess beschädigt wurden, werden aussortiert;
Getestete verkapselte Bauelemente werden einem Langzeit-Einbrennprozess unterzogen, um im Frühstadium ausfallende Bauelemente auszusortieren; und
Eingebrannte Bauelemente (burnt in Parts) werden optional erneut auf Funktionstüchtigkeit getestet und versandt.
Wenn wir also zwei 256 Mb-DRAM-Kern-Chips in einem einzelnen Gehäuse unterbringen, so können die folgenden 3 Klassen erstellt werden, nachdem die Bauelemente verkapselt und eingebrannt wurden:
Klasse A: Beide DRAM-Kern-Chips sind funktionstüchtig, so dass die Gesamtkapazität 512 Mb beträgt.
Klasse B: Nur einer der DRAM-Kern-Chips ist funktionstüchtig, so dass die Gesamtkapazität 256 Mb beträgt.
Klasse C: Keiner der DRAM-Kern-Chips ist funktionstüchtig, so dass die Gesamtkapazität 0 Mb beträgt.
Die Bauelemente der Klasse C sollten verworfen werden. Wir können nun die Bauelemente der Klasse B für jene Märkte und/oder Kunden verwenden, die nur 256 Mb-Bauelemente benötigen. Zum Beispiel könnte es sein, dass ein Hersteller von handgehaltenen Geräten nur einen 256 Mb-DRAM benötigt. So können die Bauelemente der Klasse B an den Schnittstellen-Chips angebracht werden, die für diesen Hersteller vorgesehen sind. Andere Märkte und/oder Hersteller brauchen möglicherweise 512 Mb-Bauelemente. Zum Beispiel könnte es sein, dass ein Netzwerkrouter-Hersteller 512 Mb-DRAMs benötigt. Also können wir Bauelemente der Klasse A für diesen Hersteller verwenden, indem die entsprechenden Schnittstellen-Chips an den Bauelementen der Klasse A angebracht werden. Dieses Konzept kann auf mehr als zwei DRAM-Kern-Chips in einem einzelnen Gehäuse sowie auf DRAM-Kern-Chips aller Dichten ausgeweitet werden.
Wie oben offenbart, beinhalten einige Ausführungsformen den Gedanken, mehrere DRAM-Kern-Chips an einem einzelnen Schnittstellen-Chip anzubringen. Die Kern-Chips können auf verschiedene Weise an dem Schnittstellen-Chip angebracht werden. Einige dieser Möglichkeiten sind unten und in 19 beschrieben. Wir nehmen wieder zum Zweck der Veranschaulichung an, dass zwei 4-Bank-256 Mb-DRAM-Kern-Chips (11) an dem Schnittstellen-Chip angebracht werden. Jeder der Kern-Chips hat einen 64 Bit breiten Datenbus, der dafür ausgelegt ist, mit dem Schnittstellen-Chip verbunden zu werden. Es ist zu beachten, dass der unten erläuterte Gedanke auch auf DRAM-Kern-Chips mit einer anderen Anzahl von Bänken, einer anderen Dichte, einer anderen Datenbusbreite usw. angewendet werden kann.
In einem Verfahren (1910) werden die Zeilenadressen dafür verwendet, den DRAM-Kern-Chip auszuwählen. In einem zweiten Verfahren (1920) werden Bankadressen verwendet, um DRAM-Kern-Chips auszuwählen. In einem dritten Verfahren (1930) werden die Spaltenadressen verwendet, um den DRAM-Kern-Chip auszuwählen.
Die zwei DRAM-Kern-Chips werden so an dem Schnittsteilen-Chip angebracht, dass immer nur auf einen der Kern-Chips auf einmal zugegriffen werden kann. Das heißt, die zwei Kern-Chips erscheinen dem elektronischen Host-System als ein einzelner 512 Mb-DRAM mit 4 Bänken. Das bedeutet, dass der Schnittstellen-Chip die Zeilenadresse verwendet, um den einen oder den anderen Kern-Chip auszuwählen.
Die zwei DRAM-Kern-Chips werden so an der Schnittstelle angebracht, dass jederzeit auf beide Kern-Chips zugegriffen werden kann und dass die zwei Chips dem externen elektronischen Host-System als ein einzelner 512 Mb-DRAM mit 8 Bänken erscheinen. Das bedeutet, dass der Schnittstellen-Chip die Bankadresse verwendet, um den einen oder den anderen Kern-Chip auszuwählen.
Die zwei DRAM-Kern-Chips werden so an dem Schnittstellen-Chip angebracht, dass jederzeit auf beide Kern-Chips zugegriffen werden kann und dass die zwei Chips dem elektronischen Host-System als ein einzelner 512 Mb-DRAM mit 4 Bänken erscheint. Der Schnittstellen-Chip verwendet die Spaltenadresse, um den einen oder den anderen Kern-Chip auszuwählen. Es ist zu beachten, dass in anderen Ausführungsformen ein Schnittstellen-Chip immer auf beide Kern-Chips parallel zugreift, so dass der Datenbus zwischen den Kern-Chips und dem Schnittstellen-Chip 128 Bits breit wird. Für diese Ausführungsform verdoppelt der Schnittstellen- Chip die externe Datenrate. Oder anders ausgedrückt: Die Vorabruf-Menge wurde verdoppelt.
In anderen Ausführungsformen ist die Mehrchip-Lösung so konfiguriert, dass die Verbindung der DRAM-Kern-Chips mit dem Schnittstellen-Chip programmierbar ist. Zum Beispiel kann sich der Kunde für eines der oben genannten drei Verfahren entscheiden, um zwei 64 Bit breite 256 Mb-4-Bank-DRAM-Kern-Chips durch programmierbare Mittel an einem Schnittstellen-Chip anzubringen. Zu diesen Mitteln gehört die Verwendung von Sicherungen auf dem Schnittstellen-Chip oder den Kern-Chips oder von Pull-up- oder Pull-down-Widerständen auf den Gehäusesubstraten oder der Leiterplatte oder die Verwendung eines Registers auf dem Schnittstellen-Chip oder den Kern-Chips. Es kann jedoch jede beliebige Art der Anbringung der DRAM-Kern-Chips an dem Schnittstellen-Chip ausgeführt werden, ohne vom Geist oder Geltungsbereich der Erfindung abzuweichen.
Andere Ausführungsformen der Erfindung beinhalten das Herstellen redundanter Speichersysteme durch Anbringen mehrerer DRAM-Kern-Chips an einem Schnittstellen-Chip. Wenn zum Beispiel mehr als ein Kern-Chip an einem Schnittstellen-Chip angebracht wird, so wird Redundanz durch verschiedene Mittel hinzugefügt, einschließlich:
Speichern identischer Kopien der Daten an entsprechenden Stellen jedes Kern-Chips, wenn Daten durch den Speicher-Controller in den Speicher geschrieben werden. Wenn die Daten durch den Speicher-Controller zurück gelesen werden, so kann der Schnittstellen-Chip die mehreren Kopien der Daten von den verschiedenen Kern-Chips lesen und die richtige Kopie auswählen und sie an den Speicher-Controller senden. Die richtige Kopie kann mit Hilfe von Mitteln wie Mehrheitsentscheidung und/oder durch die Verwendung von Paritäts- oder ECC-Bits ermittelt werden;
Verwenden von (n + m) Bits zum Speichern von n Datenbits.
Ein weiterer Aspekt dieser Erfindung ist das Anordnen von Speicherkern-Chips verschiedener Typen hinter einem gemeinsamen Schnittstellen-Chip. Zum Beispiel können wir jede beliebige Kombination von DRAM-Kern-, SRAM (Static Random Access Memory)- und Flash-Chips hinter einem gemeinsamen Schnittstellen-Chip anordnen. Mehrchipgehäuse (MCP)-Speicherlösungen sind heute auf den Märkten für zellulare Telefone und handgehaltene Geräte recht häufig anzutreffen. Das Problem bei derzeitigen MCP-Lösungen ist, dass jeder dieser Speicher (DRAM, SRAM, Flash) andere Schnittstellen hat, wodurch die Konstruktion der Speicher-Controller, das Verkapseln und die Leiterbahnverlegung auf der Platine verkompliziert werden. Das Anordnen einer beliebigen möglichen Kombination von DRAM-Kern-Chip, SRAM und Flash hinter einem gemeinsamen Schnittstellen-Chip vereinfacht das Design des Speicher-Controllers, da die Idiosynkrasien jedes dieser Speichertypen vor dem Speicher-Controller verborgen sind. Außerdem wird die Leiterbahnverlegung auf der Platine vereinfacht.
Ein weiterer Aspekt dieser Erfindung ist das Anordnen eines großen und langsamen Speichers sowie eines kleineren und schnelleren Speichers hinter einem gemeinsamen Schnittstellen-Chip und das Verwenden des schnelleren Speichers als ein Cache für den langsameren Speicher. Zum Beispiel könnte ein SRAM-Chip als der Cache für einen DRAM-Kern-Chip verwendet werden, oder ein DRAM-Kern-Chip kann als der Cache für einen Flash-Chip verwendet werden. Die Cacheverwaltungslogik kann in den Schnittstellen-Chip eingebaut werden, so dass der Cache für den Speicher-Controller transparent ist. Alternativ kann der Cache für den Speicher-Controller sichtbar gemacht und durch den Speicher-Controller verwaltet werden. Betrachten wir den Fall eines Schnittstellen-Chips, der dafür ausgelegt wurde, eine Verbindung zu einem oder mehreren DRAM-Kern-Chips und einem SRAM-Chip herzustellen. Der SRAM-Chip kann verwendet werden, um die Zeilen in den DRAM-Kern-Chips, die gerade erst geöffnet wurden, zwischenzuspeichern. Der SRAM kann verwendet werden, um den gesamten Inhalt der gerade erst geöffneten Zeilen in dem DRAM zwischenzuspeichern oder einen Teil des Inhalts der gerade erst geöffneten Zeilen in dem DRAM zwischenzuspeichern. Die Eigenschaften des Caches (assoziativ der Cache-Leitungen, der Abbildung zwischen DRAM-Zeilen und SRAM-Cache-Leitungen usw.) können durch Programmieren bestimmter Register in dem Schnittstellen-Chip festgelegt werden. Durch Speichern von Daten, auf die mit hoher Wahrscheinlichkeit in der nahen Zukunft zugegriffen wird, wird die Systemleistung verbessert.
Das Verwenden eines Caches ermöglicht es auch, dass der Schnittstellen-Chip einen spekulativen Vorabruf von Daten aus dem DRAM-Kern-Chip ausführt (und sie in dem SRAM-Cache-Chip speichert), was ebenfalls die Systemleistung verbessert. Außerdem kann der Schnittstellen-Chip mit SRAM-Chips (die als Cache-Speicher verwendet werden) verschiedener Dichten arbeiten. Dadurch kann der gleiche Schnittstellen-Chip in mehreren unterschiedlichen Segmenten innerhalb eines Marktes verwendet werden. Zum Beispiel kann ein DRAM/SRAM-Kombinationsspeicherbauelement eine gemeinsame Schnittstelle enthalten, wobei die DRAM-Kapazität 512 Mb beträgt und die SRAM-Kapazität im Bereich von 0 bis 32 Mb liegt. Dadurch kann ein DRAM-Anbieter die 512 Mb-DRAM + 32 Mb-SRAM-Kombination in das Hochleistungssegment des Marktes liefern, kann eine 512 Mb-DRAM + 8 Mb-SRAM-Kombination in das Normalsegment des Marktes liefern und kann einen 512 Mb-DRAM-Baustein (ohne SRAM-Cache) in das Billig-Segment (value segment) des Marktes liefern.
Die Techniken der vorliegenden Erfindung sind nicht nur auf DRAM anwendbar. Insofern braucht der DRAM-Kern-Chip nicht unbedingt ein Grabenkondensator- oder ein Stapelkondensatorbaustein zu sein. Die vorliegende Erfindung ist auf eine Vielzahl verschiedener Speichertechnologien anwendbar, wie MRAM (Magnetic RAM), FRAM (Ferroelectric RAM), Ovonics-Speicher, Molekularspeicher (zum Beispiel eine von ZettaCore entwickelte Speichertechnologie), Kohlenstoff-Nanoröhrenspeicher (zum Beispiel eine von Nantero, Inc. entwickelte Speichertechnologie), usw.
Ein weiterer Aspekt dieser Erfindung ist, dass sie mit DRAM-Kern-Chips verwendet werden kann, die verschiedene Architekturen haben, wie FCRAM (Fast Cycle RAM), RLDRAM (Reduced Latency DRAM) und ESDRAM (Enhanced SDRAM).
Einige Ausführungsformen der Erfindung gestatten die Verwendung eines gemeinsamen Speicherkerns über einen weiten Bereich von Märkten hinweg, während die Schnittstelle des Speicherkerns entsprechend den Markt- und Kundenerfordernissen verändert wird. Es ist ebenfalls möglich, die Schnittstelle konstant zu halten, während der Speicherkern hinter der Schnittstelle entsprechend den Bedürfnissen der verschiedenen Segmente innerhalb eines Marktes verändert wird.
Obgleich die vorliegende Erfindung anhand konkreter beispielhafter Ausführungsformen beschrieben wurde, versteht es sich, dass ein Fachmann verschiedene Modifikationen und Änderungen vornehmen könnte, ohne vom Geist und Geltungsbereich der Erfindung abzuweichen.
ZUSAMMENFASSUNG
Eine Speichervorrichtung weist einen ersten und einen zweiten integrierten Schaltkreis-Chip auf. Der erste integrierte Schaltkreis-Chip weist einen Speicherkern sowie eine erste Schnittstellenschaltung auf. Die erste Schnittstellenschaltung gestattet den vollen Zugriff auf die Speicherzellen (zum Beispiel Lese-, Schreib-, Aktivierungs-, Vorlade- und Auffrischungsoperationen an den Speicherzellen). Der zweite integrierte Schaltkreis-Chip weist eine zweite Schnittstelle auf, die den Speicherkern über die erste Schnittstellenschaltung, wie zum Beispiel eine synchrone Schnittstelle, mit einem externen Bus verbindet. Eine Technik kombiniert integrierte Speicherkern-Schaltkreis-Chips mit integrierten Schnittstellen-Schaltkreis-Chips, um eine Speichervorrichtung zu konfigurieren. Es wird ein Geschwindigkeitstest an den integrierten Speicherkern-Schaltkreis-Chips ausgeführt, und der integrierte Schnittstellen-Schaltkreis-Chip wird auf der Grundlage der Geschwindigkeit des integrierten Speicherkern-Schaltkreis-Chips elektrisch mit dem integrierten Speicherkern-Schaltkreis-Chip gekoppelt.

Claims

Speichervorrichtung, aufweisend: mindestens einen ersten integrierten Schaltkreis-Chip, aufweisend: einen Speicherkern, der mehrere Speicherzellen aufweist; eine erste Schnittstellenschaltung zum Zugreifen auf die Speicherzellen des Speicherkerns; und mindestens einen zweiten integrierten Schaltkreis-Chip, der elektrisch mit dem ersten integrierten Schaltkreis-Chip gekoppelt ist und der eine zweite Schnittstelle zum Zugreifen auf den Speicherkern über die erste Schnittstellenschaltung und zum Verbinden des Speicherkerns mit einer externen Schaltung aufweist.
Speichervorrichtung nach Anspruch 1, ferner aufweisend mehrere erste integrierte Schaltkreis-Chips.
Speichervorrichtung nach Anspruch 1, ferner aufweisend mehrere zweite integrierte Schaltkreis-Chips.
Speichervorrichtung nach Anspruch 1, ferner aufweisend: ein erstes Gehäuse zum Unterbringen des mindestens einen ersten integrierten Schaltkreis-Chips; und ein zweites Gehäuse zum Unterbringen des mindestens einen zweiten integrierten Schaltkreis-Chips.
Speichervorrichtung nach Anspruch 1, ferner aufweisend ein einzelnes Gehäuse zum Unterbringen des ersten und des zweiten integrierten Schaltkreis-Chips t.
Speichervorrichtung nach Anspruch 1, ferner aufweisend ein einzelnes Gehäuse zum Unterbringen des mindestens einen ersten integrierten Schaltkreis-Chips und zum Unterbringen mehrerer zweiter integrierter Schaltkreis-Chips.
Speichervorrichtung nach Anspruch 1, ferner aufweisend ein einzelnes Gehäuse zum Unterbringen mehrerer erster integrierter Schaltkreis-Chips und zum Unterbringen des mindestens einen zweiten integrierten Schaltkreis-Chips.
Speichervorrichtung nach Anspruch 1, ferner aufweisend: ein erstes Gehäuse zum Unterbringen mehrerer erster integrierter Schaltkreis-Chips; und ein zweites Gehäuse zum Unterbringen des mindestens einen zweiten integrierten Schaltkreis-Chips.
Speichervorrichtung nach Anspruch 1, wobei die zweite Schnittstelle des zweiten integrierten Schaltkreis-Chips dem Umwandeln von Protokollen zwischen der externen Schaltung und der ersten Schnittstelle des ersten integrierten Schaltkreises dient.
Speichervorrichtung nach Anspruch 9, wobei die Protokolle unterschiedliche Protokolle umfassen.
Speichervorrichtung nach Anspruch 9, wobei die zweite Schnittstelle des zweiten integrierten Schaltkreis-Chips zum Umwandeln zwischen synchronen und asynchronen Protokollen dient.
Speichervorrichtung nach Anspruch 9, wobei die zweite Schnittstelle des zweiten integrierten Schaltkreis-Chips zum Umwandeln zwischen kundenspezifischen und Industriestandard-Protokollen dient.
Speichervorrichtung nach Anspruch 1, wobei die erste Schnittstellenschaltung des ersten integrierten Schaltkreis-Chips eine Leseoperation für die Speicherzellen bereitstellt.
Speichervorrichtung nach Anspruch 1, wobei die erste Schnittstellenschaltung des ersten integrierten Schaltkreis-Chips eine Schreiboperation für die Speicherzellen bereitstellt.
Speichervorrichtung nach Anspruch 1, wobei der erste integrierte Schaltkreis des ersten integrierten Schaltkreis-Chips Aktivierungs-, Vorlade- und Auffrischungsoperationen für die Speicherzellen bereitstellt.
Speichervorrichtung nach Anspruch 1, wobei der erste integrierte Schaltkreis-Chip mehrere Speicherbänke zum Partitionieren der Speicherzellen umfasst.
Speichervorrichtung nach Anspruch 16, wobei die Speicherbänke mehrere Sub-Arrays umfassen, die in einer Architektur mit verteilten Bänken über mehrere physikalische Sektionen hinweg so angeordnet sind, dass eine physikalische Sektion der Speicherzellen mehrere Sub-Arrays umfasst, die verschiedenen Speicherbänken zugeordnet sind.
Speichervorrichtung nach Anspruch 1, wobei die Speicherzellen mindestens eine nicht-flüchtige Speicherzelle umfassen.
Speichervorrichtung nach Anspruch 1, wobei die Speicherzellen mindestens eine flüchtige Speicherzelle umfassen.
Speichervorrichtung, aufweisend: einen ersten integrierten Schaltkreis-Chip, aufweisend: einen Speicherkern, der mehrere Speicherzellen aufweist; eine erste Schnittstellenschaltung, die mit den Speicherzellen gekoppelt ist, zum dynamischen Konfigurieren einer Datenrate zum Übertragen von Daten zwischen den Speicherzellen und der ersten Schnittstellenschaltung; und einen zweiten integrierten Schaltkreis-Chip, der elektrisch mit dem ersten integrierten Schaltkreis-Chip gekoppelt ist und der eine zweite Schnittstelle zum Zugreifen auf Daten von dem Speicherkern über die erste Schnittstellenschaltung und zum Verbinden des Speicherkerns mit einer externen Schaltung aufweist.
Speichervorrichtung nach Anspruch 20, wobei: die Speichervorrichtung einen internen Datenbus zum Koppeln von Daten zwischen dem ersten integrierten Schaltkreis-Chip und dem zweiten integrierten Schaltkreis-Chip umfasst; und die konfigurierbare interne Datenrate eine konfigurierbare Datenbreite für den internen Datenbus umfasst.
Speichervorrichtung nach Anspruch 20, wobei die konfigurierbare interne Datenrate eine konfigurierbare Menge an Daten für einen Vorabruf umfasst.
Speichervorrichtung nach Anspruch 20, wobei der erste integrierte Schaltkreis-Chip des Weiteren mindestens einen Eingang zum Programmieren der internen Datenrate aufweist.
Speichervorrichtung nach Anspruch 20, ferner aufweisend einen externen Datenbus, der eine externe Datenrate zum Zugreifen auf Daten außerhalb der Speichervorrichtung aufweist, wobei die konfigurierbare interne Datenrate das Auswählen einer internen Datenrate gestattet, die mit der externen Datenrate kompatibel ist.