DE112006004212B4 - Halbleiteranordnungen und Verfahren zur Herstellung derselben - Google Patents

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Abstract

Halbleiteranordnung (100 bis 500) mit: einem Werkstück (102 bis 502), wobei das Werkstück (102 bis 502) ein erstes Gebiet (104 bis 504) und ein zweites Gebiet (106 bis 506) in der Nähe des ersten Gebiets (104 bis 504) beinhaltet; einem ersten Transistor, der in dem ersten Gebiet (104 bis 504) des Werkstücks (102 bis 502) angeordnet ist, wobei der erste Transistor zumindest zwei erste Gateelektroden (320, 420) und ein erstes Gatedielektrikum (320, 420, 520), das in der Nähe jeder der zumindest zwei ersten Gateelektroden (326, 426, 526) angeordnet ist, beinhaltet; und einem zweiten Transistor, der in dem zweiten Gebiet (106 bis 506) des Werkstücks (102 bis 502) angeordnet ist, wobei der zweite Transistor zumindest zwei zweite Gateelektroden (332, 432, 532) und ein zweites Gatedielektrikum (322, 422, 522), das in der Nähe jeder der zumindest zwei zweiten Gateelektroden (332, 432, 532) angeordnet ist, beinhaltet, wobei das zweite Gatedielektrikum (322, 422, 522) von dem ersten Gatedielektrikum (320, 420, 520) verschieden ist, wobei der erste Transistor ein erster Mehrfach-Gate-Transistor und der zweite Transistor ein zweiter Mehrfach-Gate-Transistor ist, die aus einer Vielzahl von Rippenstrukturen (105 bis 505) gebildet sind, und wobei das erste Gatedielektrikum (320 bis 520) und das zweite Gatedielektrikum (322 bis 522) aus einer einzigen Schicht von Gatedielektrikummaterial gebildet sind, die über der Vielzahl von Rippenstrukturen (105 bis 505) angeordnet ist und die ein implantiertes Fermi-Pinning-Material enthält, das im ersten Mehrfach-Gate-Transistor implantiert ist, aber nicht im zweiten Mehrfach-Gate-Transistor.

Description

  • Bezug zu verwandten Patentanmeldungen
  • Diese Patentanmeldung bezieht sich auf die folgenden ebenfalls anhängigen und von den gleichen Anmeldern stammenden US-Patentanmeldungen: Anmelde-Nr. 10/870,616 ( US 2005/0280104 A1 ), angemeldet am 17. Juni 2004, mit dem Titel ”CMOS Transistor With Dual High-k Gate Dielectric and Method of Manufacture Thereof”; Anmelde-Nr. 11/005,292 ( US 7 344 934 ), angemeldet am 06. Dezember 2004, mit dem Titel ”CMOS Transistor and Method of Manufacture Thereof”; Anmelde-Nr. 11/017,062 ( US 2006/0131652 A1 ), angemeldet am 20. Dezember 2004, mit dem Titel ”Transistor Device and Method of Manufacture Thereof”; und Anmelde-Nr. 11/187,197 ( US 2005/0282329 A1 ), angemeldet am 21. Juli 2005, mit dem Titel ”CMOS Transistors With Dual High-k Gate Dielectric and Methods of Manufacture Thereof”.
  • Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich allgemein auf Halbleiteranordnungen und insbesondere auf Transistoren mit Mehrfach-Gates und Verfahren zur Herstellung derselben.
  • Hintergrund
  • Halbleiteranordnungen werden bei einer Vielzahl elektronischer Anwendungen verwendet, wie z. B. Personalcomputern, Mobiltelefonen, Digitalkameras und anderem elektronischen Zubehör. Halbleiteranordnungen werden üblicherweise hergestellt durch die sequenzielle Abscheidung von isolierenden oder dielektrischen, leitenden und halbleitenden Materialschichten über einem Halbleitersubstrat, wobei durch die Strukturierung der verschiedenen Schichten mittels Lithografie Schaltungsbauteile und -elemente ausgebildet werden.
  • Ein Transistor ist ein Element, welches in Halbleiteranordnungen beträchtliche Verwendung findet. In einer einzigen integrierten Schaltung (IC) können beispielsweise Millionen von Transistoren sein. Eine bei der Herstellung von Halbleiteranordnungen verbreitete Art von Transistor ist z. B. ein Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET, metal oxide semiconductor field effect transistor). Herkömmliche MOSFETs haben eine Gateelektrode, die ein Kanalgebiet steuert, und werden häufig als Einzelgate-Transistoren bezeichnet. Frühe MOSFET-Prozesse verwendeten eine Art von Dotieren um einzelne Transistoren zu erzeugen, die entweder Positiv-(P) oder Negativ-(N)-Kanaltransistoren umfassten. Andere neuere Bauarten, als Komplementär-MOS(CMOS, complementary metal oxide semiconductor)-Anordnungen bezeichnet, verwenden sowohl P-Kanal als auch N-Kanal-Anordnungen, z. B. einen P-Kanal-Metalloxidhalbleiter(PMOS)-Transistor und einen N-Kanal-Metalloxidhalbleiter(NMOS)-Transistor in komplementären Anordnungen.
  • Herkömmliche planare Bulk-Einzelgate-MOSFET-Anordnungen können die geforderte Leistungsfähigkeit für zukünftige Technologieknoten von 45 nm oder darunter nicht erzielen. Das klassische Bulkanordnungskonzept basiert auf einem komplexen dreidimensionalen Dotierprofil, welches Kanalimplantation, Source- und Draingebietsimplantation, schwach dotierte Drain(LDD, lightly doped drain)-Erweiterungsimplantation und Taschen-/Haloimplantationssprozesse beinhaltet, welche wegen einer Erhöhung der Dotierstoff-Fluktuationen und stärkeren parasitären Kurzkanaleffekten aufgrund des Mangels an Potenzialkontrolle in dem Kanalgebiet und dem tiefen Substrat nicht weiter verkleinerbar sind. Deshalb hat die ITRS-Roadmap, z. B. veröffentlicht in der Ausgabe 2002 der International Technology Roadmap for Semiconductors (ITRS), zwei neue Designkonzepte vorgeschlagen: eine vollständig verarmte planare Silizium-auf-Isolator (SOI, silicon-on-insulator) MOSFET-Anordnung und eine vertikale Mehrfach-Gate finFET-(fin field effect transistor) oder Dreifach-Gateanordnung.
  • Folglich sind Transistoren mit Mehrfach-Gates eine aufkommende Transistortechnologie. Ein Doppelgate-Transistor hat zwei parallele Gates, die sich gegenüberliegen und dasselbe Kanalgebiet steuern. Ein finFET ist eine vertikale Doppelgateanordnung, wobei der Kanal eine ein Halbleitermaterial umfassende vertikale Rippe (fin) umfasst, die üblicherweise auf einem Silizium-auf-Isolator(SOI)-Substrat ausgebildet ist. Die zwei Gates eines finFETs sind auf gegenüberliegenden Seitenwänden der vertikalen Rippe ausgebildet. Ein Dreifach-Gate-Transistor hat drei Gates, die dasselbe Kanalgebiet steuern, z. B. umfasst der Kanal die vertikale Rippe, zwei der Gates sind an den Seiten der vertikalen Rippe ausgebildet und ein drittes Gate ist auf dem oberen Ende der Rippe ausgebildet. Eine finFET-Struktur ist einem Dreifach-Gate-Transistor ähnlich, wobei das dritte Gate durch ein(e) auf dem oberen Ende der Rippe angeordnetes Isoliermaterial oder Hartmaske blockiert ist. FinFETs und Dreifach-Gate-Transistoren und einige der Herstellungsherausforderungen zum Ausbilden derselben sind in einem Dokument mit dem Titel ”Turning Silicon on its Edge: Overcoming Silicon Scaling Barriers with Double-Gate and FinFET Technology” von Nowak, E. J., et al. im IEEE Circuits & Devices Magazine, Januar/Februar 2004, Seiten 20–31, IEEE, beschrieben.
  • FinFETs und Dreifach-Gate-Transistoren können zum Ausbilden von CMOS-Anordnungen verwendet werden. Ein oder mehrere finFETS können als ein PMOS- und/oder NMOS-Transistor verwendet werden: häufig werden zwei oder mehr Rippen nebeneinander zum Ausbilden eines einzelnen PMOS- oder NMOS-Transistors verwendet. FinFETs können energischer skaliert oder in der Größe reduziert werden als planare Transistorstrukturen, und zeigen einen niedrigeren Gate-induzierten Drainverlust(GIDL, gate-induced drain leakage)-Strom, wie in einem Dokument mit dem Titel ”Extremely Scaled Silicon Nano-CMOS Devices” von Chang, L., et al. in Proceeedings of the IEEE, November 2003, Bd. 91, Nr. 11, Seiten 1860–1873, IEEE, beschrieben ist. Jedoch sind Mehrfach-Gate-Transistoren, wie z. B. finFETs, schwieriger und komplizierter herzustellen als planare CMOS-Anordnungen, und sie erfordern deutlich verschiedene Materialien und führen eine Vielzahl von Prozessierungsherausforderungen ein.
  • Darüber hinaus ist es wichtig, CMOS-Anordnungen so zu entwerfen, dass eine symmetrische Schwellenspannung Vt für die NMOS- und PMOS-Transistoren der CMOS-Anordnung erzielt wird. Jedoch ist es schwierig, Materialien, Anordnungsstrukturen und Herstellungsprozesse zu finden, die eine symmetrische Schwellenspannung Vt erzielen, wenn die Anordnungen kleiner gemacht werden und insbesondere für fortgeschrittene Transistorentwürfe mit Mehrfach-Gates.
  • Folglich besteht ein Bedarf an verbesserten Strukturen und Herstellungsprozessen für Mehrfach-Gate-Transistoren.
  • Aus der US 2005/0 148 137 A1 ist ein nicht planarer Transistor mit Metallgateelektroden bekannt. In einem Ausführungsbeispiel sind die Dielektrikumschichten aus verschiedenen Materialien gebildet. Aus der US 2002/0 135 030 A1 ist eine Halbleiteranordnung bekannt mit planaren Transistoren. Für die Schwellspannungseinstellung wird ein Gatedielektrikum bereichsweise modifiziert, indem ein Element implantiert wird.
  • Zusammenfassung der Erfindung
  • Diese und andere Probleme werden allgemein durch bevorzugte Ausführungsbeispiele der vorliegenden Erfindung, welche neue Entwürfe und Verfahren zur Herstellung für Mehrfach-Gate-CMOS-Transistoren bereitstellt, gelöst oder umgangen und technische Vorteile werden allgemein erzielt. Für einen Mehrfach-Gate-PMOS-Transistor wird ein anderes Gatedielektrikummaterial verwendet als für einen Mehrfach-Gate-NMOS-Transistor. Die Mehrfach-Gate-CMOS-Anordnung umfasst eine im Wesentlichen symmetrische Schwellenspannung Vt für die PMOS- und NMOS-Transistoren.
  • In Übereinstimmung mit einem nicht erfindungsgemäßen Beispiel beinhaltet eine Halbleiteranordnung ein Werkstück, wobei das Werkstück ein erstes Gebiet und ein zweites Gebiet in der Nähe des ersten Gebiets beinhaltet. Ein erster Transistor wird in dem ersten Gebiet des Werkstücks angeordnet. Der erste Transistor beinhaltet zumindest zwei erste Gateelektroden, und ein erstes Gatedielektrikum ist in der Nähe jeder der zumindest zwei ersten Gateelektroden angeordnet, wobei das erste Gatedielektrikum ein erstes Material umfasst. Ein zweiter Transistor ist in dem zweiten Gebiet des Werkstücks angeordnet. Der zweite Transistor beinhaltet zumindest zwei zweite Gateelektroden, und ein zweites Gatedielektrikum ist in der Nähe jeder der zumindest zwei zweiten Gateelektroden angeordnet. Das zweite Gatedielektrikum umfasst ein zweites Material, wobei das zweite Material von dem ersten Material verschieden ist.
  • Kurzbeschreibung der Zeichnungen
  • Für ein besseres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die nachfolgende Beschreibung im Zusammenhang mit den begleitenden Zeichnungen Bezug genommen, in welchen:
  • 1 bis 6 Schnittansichten von nicht erfindungsgemäßen Halbleiteranordnungen zu verschiedenen Stadien der Herstellung zeigen, wobei Mehrfach-Gate-CMOS-Anordnungen einen Mehrfach-Gate-PMOS-Transistor mit einem ersten Gatedielektrikummaterial und einen Mehrfach-Gate-NMOS-Transistor mit einem zweiten Gatedielektrikummaterial umfassen, wobei das erste Gatedielektrikummaterial und das zweite Gatedielektrikummaterial verschiedene Materialien umfassen;
  • 7 bis 12 Schnittansichten von nicht erfindungsgemäßen Halbleiteranordnungen zu verschiedenen Stadien der Herstellung zeigen, wobei Mehrfach-Gate-PMOS-Transistoren ein von den Mehrfach-Gate-NMOS-Transistoren verschiedenes Gatedielektrikummaterial haben und ebenso ein davon verschiedenes Gatematerial haben können;
  • 13 bis 17 Schnittansichten von Halbleiteranordnungen zu verschiedenen Stadien der Herstellung in Übereinstimmung mit anderen nicht erfindungsgemäßen Beispielen sowie (außer 15), sofern ein Fermi-Pinning-Material implantiert wird, zu bevorzugten Ausführungsbeispielen der vorliegenden Erfindung zeigen, wobei Mehrfach-Gate-PMOS-Transistoren ein von Mehrfach-Gate-NMOS-Transistoren verschiedenes Gatedielektrikummaterial haben und ebenso ein von diesen verschiedenes Gatematerial haben können;
  • 18 – sofern ein Fermi-Pinning-Material implantiert wird – eine finFET-Anordnung in Übereinstimmung mit Ausführungsbeispielen der vorliegenden Erfindung zeigt, nach dem Ausbilden von oberen Metallisierungs- und Isolierschichten über der finFET-Anordnung;
  • 19 eine Rippenstruktur der in 18 gezeigten finFET-Anordnung in einer Ansicht senkrecht zu der in 18 gezeigten Ansicht zeigt;
  • 20 ein nicht erfindungsgemäßes Beispiel zeigt, das in einen Dreifach-Gate-FET implementiert ist; und
  • 21 ein nicht erfindungsgemäßes Beispiel zeigt, wobei eine dünne Schicht von Silizium über dem Gatedielektrikummaterial einer finFET-Anordnung nach dem Ausbilden verschiedener Gatedielektrikummaterialien über den NMOS- und PMOS-Anordnungen ausgebildet ist.
  • Übereinstimmende Ziffern und Symbole der verschiedenen Figuren beziehen sich im Allgemeinen, soweit nicht anders gekennzeichnet, auf übereinstimmende Teile. Die Figuren wurden gezeichnet, um die relevanten Aspekte der bevorzugten Ausführungsbeispiele darzustellen und sind nicht notwendigerweise maßstabsgerecht gezeichnet.
  • Detaillierte Beschreibung
  • In der Elektronik ist die ”Austrittsarbeit” die Energie, normalerweise in Elektronenvolt gemessen, die notwendig ist, um ein Elektron vom Fermi-Niveau bis zu einem eine unendliche Strecke entfernten Punkt außerhalb der Oberfläche anzuheben. Die Austrittsarbeit ist eine Materialeigenschaft von jedem Material, ob das Material ein Leiter, Halbleiter oder ein Dielektrikum ist. Die Austrittsarbeit eines Halbleitermaterials kann durch Dotieren des Halbleitermaterials verändert werden; beispielsweise hat nicht-dotiertes Polysilizium eine Austrittsarbeit von ungefähr 4,65 eV, wohingegen mit Bor dotiertes Polysilizium eine Austrittsarbeit von ungefähr 5,15 eV hat.
  • Allgemein erzielen Gatedielektriummaterialien mit hohem k, wenn sie als ein Gatedielektrikum eines Transistors verwendet werden, einen niedrigeren Gate-Leckstrom als die SiO2-Gatedielektrikummaterialien mit der gleichen effektiven Oxiddicke (EOT, effective oxide thickness). Um jedoch Gatedielektriummaterialien mit hohem k in CMOS-Anwendungen nutzbar zu machen, sollte die Schwellenspannung Vt symmetrisch sein (z. B. Vtn = 0,3 V und Vtp = –0,3 V), was durch die Verwendung einer einzelnen Art von Material mit hohem k als ein Gatedielektrikummaterial einer PMOS- und NMOS-Anordnung nicht erzielt werden kann, aufgrund des Fermi-Pinningeffekts des Materials mit hohem k. Es wurde beobachtet, dass die Materialien mit hohem k die Austrittsarbeit der PMOS- und NMOS-Transistoren bei unerwünschten Werten festheften (pin), unabhängig davon, ob ein Metall und/oder ein halbleitendes Material als ein Gateelektrodenmaterial verwendet wird.
  • Es wurde beobachtet, dass die Austrittsarbeit eines Polysiliziumgates, das HfO2, welches ein Beispiel eines dielektrischen Materials mit hohem k ist, als ein Gatedielektrikummaterial verwendet, an einem Punkt nahe des Leitungsbandes von Polysilizium festgeheftet wird, wodurch verursacht wird, dass das Polysiliziumgate wie ein n-Typ Polysilizium arbeitet, sogar für mit einem p-Typ Dotierstoff dotiertes Polysilizium. Siehe Hobbs, C., et al. in einem Dokument mit dem Titel ”Fermi Level Pinning at the PolySi/Metal Oxide Interface”, veröffentlicht in dem 2003 Symposium on VLSI Technology Digest of Technical Papers, Juni 2003.
  • Für nicht-klassische CMOS-Strukturen, wie z. B. einen finFET oder Mehrfach-Gate-MOSFET, wird der Kanal normalerweise schwach dotiert um einen Mobilitätsvorteil zu erhalten. Deshalb ist die Austrittsarbeitsanforderung an die Gateelektrode einer Mehrfach-Gate-Anordnung verschieden von der einer planaren CMOS-Struktur. Für die herkömmliche planare Struktur wird die Verwendung von dielektrischen Materialien mit hohem k als ein Gatedielektrikummaterial beispielsweise Austrittsarbeiten nahe der Bandkante für die NMOS- und PMOS-Anordnung erfordern.
  • Es besteht ein Bedarf an Verfahren zur Verwendung von dielektrischen Materialien mit hohem k in Mehrfach-Gate-Transistoren, wobei die Austrittsarbeiten zum Erzielen einer symmetrischen Vt für eine Mehrfach-Gate-CMOS-Anordnung einstellbar sind.
  • Es wird hierin anerkannt, dass für Mehrfach-Gate-CMOS-Anordnungen, wie z. B. finFETs und Dreifach-Gateanordnungen, ein NMOS-Mehrfach-Gate-FET und ein PMOS-Mehrfach-Gate-FET eine Austrittsarbeit haben müssen, die ungefähr 0,1 eV bis 1 eV von einer mid-gap-Austrittsarbeit von ungefähr 4,6 eV entfernt ist. Beispielsweise kann ein Mehrfach-Gate-nFET eine Austrittsarbeit von ungefähr 4,4 eV erfordern und eine Mehrfach-Gate-pFET-Anordnung kann eine Austrittsarbeit von ungefähr 4,8 eV erfordern (+/–0,2 von 4,6 eV), um eine symmetrische Vt für die Mehrfach-Gate-NMOS- und -PMOS-Anordnungen zu erzielen.
  • Die vorliegende Erfindung wird mit Bezug auf bevorzugte Ausführungsbeispiele in einem spezifischen Zusammenhang beschrieben, nämlich finFET CMOS-Transistoren. Ausführungsbeispiele der vorliegenden Erfindung können jedoch ebenso auf andere Halbleiteranordnungsanwendungen angewandt werden, wo zwei oder mehr Mehrfach-Gate-Transistoren, wie z. B. eine Dreifach-Gateanordnung, verwendet werden. Man beachte, dass in den gezeigten Zeichnungen nur eine PMOS-Anordnung und nur eine NMOS-Anordnung gezeigt sind; dennoch kann es dort viele Mehrfach-Gate-PMOS- und -NMOS-Anordnungen geben, die während jedem der hierin beschriebenen Herstellungsprozesse ausgebildet worden sind.
  • Ausführungsbeispiele der Erfindung betreffen ein Ausbilden einer Halbleiteranordnung mit zwei Mehrfach-Gate-Transistoren, wobei ein erster Mehrfach-Gate-Transistor ein erstes Gatedielektrikum umfasst, und wobei ein zweiter Mehrfach-Gate-Transistor ein zweites Gatedielektrikum umfasst. Das zweite Gatedielektrikum ist von dem ersten Gatedielektrikum verschieden. Das Material des ersten Gatedielektrikums und des zweiten Gatedielektrikums ist basierend auf der gewünschten Austrittsarbeit und Vt der ersten und zweiten Mehrfach-Gate-Transistoren ausgewählt.
  • Mehrere Beispiele von Verfahren zur Herstellung von Halbleiteranordnungen werden hierin beschrieben werden.
  • 1 bis 6 zeigen Schnittansichten einer nicht erfindungsgemäßen Halbleiteranordnung 100 zu verschiedenen Stadien der Herstellung, wobei eine CMOS-Anordnung einen Mehrfach-Gate-PMOS-Transistor und -NMOS-Transistor mit verschiedenen Gatedielektrikummaterialien umfasst. Nun auf 1 Bezug nehmend ist dort eine Halbleiteranordnung 100, die ein Werkstück 102 beinhaltet, in einer Schnittansicht gezeigt. Das Werkstück 102 umfasst vorzugsweise ein Silizium-auf-Isolator(SOI, silicon-on-insulator)-Substrat. Das SOI-Substrat beinhaltet beispielsweise eine erste Schicht von halbleitendem Material 101, das ein Substrat umfasst, eine über der ersten Schicht von halbleitendem Material 101 angeordnete vergrabene Isolierschicht 103 oder vergrabene Oxidschicht, und eine zweite Schicht von halbleitendem Material 105, die über der vergrabenen Isolierschicht 103 angeordnet ist. Das Werkstück 102 kann ein Halbleitersubstrat beinhalten, das beispielsweise durch eine Isolierschicht bedecktes Silizium oder andere Halbleitermaterialien umfasst. Das Werkstück 102 kann ebenso nicht gezeigte andere aktive Komponenten oder Schaltungen beinhalten. Das Werkstück 102 kann beispielsweise Siliziumoxid über einkristallinem Silizium umfassen. Das Werkstück 102 kann andere leitende Schichten oder andere Halbleiterelemente, z. B. Transistoren, Dioden, usw. beinhalten. Verbundhalbleiter, wie z. B. GaAs, InP, Si/Ge oder SiC, können anstelle von Silizium verwendet werden. Das Werkstück 102 kann mit P-Typ-Dotierstoffen und N-Typ-Dotierstoffen dotiert werden, z. B. zum Ausbilden von (nicht gezeigten) P-Wannen bzw. N-Wannen. Die zweite Schicht von Halbleitermaterial 105 kann z. B. Silizium (Si) mit einer Dicke von ungefähr 100 nm umfassen, obwohl die zweite Schicht von Halbleitermaterial 105 alternativ andere Materialien und Abmessungen umfassen kann.
  • Das Werkstück 102 beinhaltet ein erstes Gebiet 104 und ein zweites Gebiet 106. Das erste Gebiet 104 umfasst ein Gebiet, wo ein erster Transistor, der beispielsweise eine Mehrfach-Gate-PMOS-Anordnung oder PMOSFET umfasst, ausgebildet werden wird. Das zweite Gebiet 106 umfasst ein Gebiet, wo ein zweiter Transistor, der z. B. eine Mehrfach-Gate-NMOS-Anordnung oder NMOSFET umfasst, ausgebildet werden wird. Die PMOS-Anordnung und NMOS-Anordnung sind in 1 nicht gezeigt: s. 6. Das erste Gebiet 104 und das zweite Gebiet 106 können durch ein optionales flaches Grabenisolations(STI, shallow trench isolation)-Gebiet getrennt sein (in Figur nicht gezeigt; s. beispielsweise 19 bei 350). Das erste Gebiet 104 kann mit n-Typ-Dotierstoffen schwach dotiert sein, und das zweite Gebiet 106 kann mit p-Typ-Dotierstoffen schwach dotiert sein. Allgemein ist das Werkstück 102 mit n- bzw. p-Typ-Dotierstoffen dotiert, abhängig davon, ob die Übergänge des auszubildenden Transistors entsprechend p- bzw. n-Typ sein werden.
  • Eine Hartmaske 108/110/112 wird über dem Werkstück 102 ausgebildet (in 1 nicht gezeigt; s. 2, wo die Hartmaske 108/110/112 schon strukturiert worden ist). Die Hartmaske 108/110/112 umfasst eine erste Oxidschicht 108, die ungefähr 5 nm oder weniger von über dem Werkstück 102 ausgebildetem SiO2 umfasst. Eine Nitritschicht 110, die ungefähr 20 nm von SixNy umfasst, wird über der ersten Oxidschicht 108 ausgebildet. Eine zweite Oxidschicht 112, die ungefähr 20 nm oder weniger von SiO2 umfasst, wird über der Nitridschicht 110 ausgebildet. Alternativ kann die Hartmaske 108/110/112 z. B. andere Materialien und Abmessungen umfassen.
  • Die Hartmaske 108/110/112 wird beispielsweise unter Verwendung von Lithografie strukturiert, z. B. durch Abscheiden einer (nicht gezeigten) Fotoresistschicht über der Hartmaske 108/110/112, Bestrahlen der Fotoresistschicht mit einer Energie unter Verwendung einer Lithografiemaske, Entwickeln der Fotoresistschicht und Verwenden der Fotoresistschicht als eine Maske zum Strukturieren der Hartmaske 108/110/112. Die Hartmaske 108/110/112 und optional ebenso die Fotoresistschicht werden, wie in 2 gezeigt, beispielsweise als eine Maske zum Strukturieren der zweiten Schicht von halbleitendem Material 105 des Werkstücks 102 verwendet. Die vergrabene Isolierschicht 103 kann beispielsweise eine Ätzstoppschicht für den Ätzprozess der zweiten Schicht von halbleitendem Material 105 umfassen. Ein oberer Teilbereich der vergrabenen Isolierschicht 103 kann beispielsweise, wie gezeigt, während des Ätzprozesses der zweiten Schicht von halbleitendem Material 105 entfernt werden. Beispielsweise kann die vergrabene Isolierschicht 103 eine Dicke von ungefähr 150 nm haben, und kann um ungefähr 15 nm oder weniger geätzt werden.
  • Die zweite Schicht von Halbleitermaterial 105 des SOI-Substrats oder Werkstücks 102 bildet vertikale Rippen (fin) von Halbleitermaterial 105 aus, die sich in einer vertikalen Richtung weg von einer horizontalen Richtung des Werkstücks 102 erstrecken. Die Rippenstrukturen 105 werden als die Kanäle von PMOS- und NMOS-Anordnungen wirken, was nachfolgend hierin beschrieben wird. Die Rippenstrukturen 105 haben eine Dicke, die beispielsweise ungefähr 50 nm oder weniger umfassen kann, obwohl die Rippen alternativ andere Abmessungen umfassen können. Beispielsweise kann die Dicke der Rippenstrukturen 105 in einigen Anwendungen ungefähr 5 bis 60 nm oder weniger umfassen. Als ein weiteres Beispiel kann die Dicke der Rippenstrukturen 105 größer sein, wobei sie eine Dicke von beispielsweise ungefähr 100 bis 1000 nm hat. Die Dicke der Rippenstrukturen 105 kann beispielsweise als eine Funktion der Kanaldotierung und anderen Abmessungen der Rippenstrukturen 105 variieren, obwohl andere Parameter ebenso eine Wirkung auf die Bestimmung der Abmessung der Dicke der Rippenstruktur 105 haben können.
  • Die Rippenstrukturen 105 haben eine Höhe, die z. B. im Wesentlichen gleich ist mit der Dicke der zweiten Schicht des Halbleitermaterials 105. Es sind nur zwei Rippenstrukturen 105 in dem ersten Gebiet 104 und dem zweiten Gebiet 106 der Halbleiteranordnung 100 gezeigt; dennoch kann es viele Rippenstrukturen 105 geben, z. B. ungefähr 1 bis 200 Rippenstrukturen in jedem ersten Gebiet 104 und zweiten Gebiet 106, z. B. für jede PMOS- und NMOS-Anordnung, obwohl alternativ eine andere Anzahl von Rippenstrukturen 105 verwendet werden kann.
  • Das Werkstück 102 wird vorzugsweise unter Verwendung eines Vor-Gate-Reinigungsprozesses zum Entfernen irgendwelcher Verunreinigungen oder natürlicher Oxide von der oberen Oberfläche des Werkstücks 102, z. B. von den Rippenstrukturen 105 und dem vergrabenen Oxid 103 und ebenso von der Hartmaske 108/110/112, gereinigt. Die Vor-Gate-Behandlung kann beispielsweise eine HF-, HCl- oder Ozon-basierte Reinigungsbehandlung umfassen, obwohl die Vor-Gate-Behandlung alternativ andere Chemikalien umfassen kann.
  • Ein erstes Material 120 wird über den Rippenstrukturen 105 und der strukturierten Hartmaske 108/110/112, die über den Rippenstrukturen 105 angeordnet ist, wie in 2 gezeigt, abgeschieden. Das erste Material 120 umfasst in einem Ausführungsbeispiel vorzugsweise ein dielektrisches Material mit hohem k mit einer dielektrischen Konstante von ungefähr 4,0 oder größer. Das erste Material 120 umfasst vorzugsweise z. B. HfO2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5, La2O3, SiO2, TiO2, CeO2, Bi4Si2O12, WO3, Y2O3, LaAlO3, BST (Ba(a-x)SrxTiO3), PST (PbScxTa(1-a)O3), Nitride davon, SixNy, SiON, HfAlOx, HfAlOxN1-x-y, ZrAlOx, ZrAlOxNy, SiAlOx, SiAlOxN1-x-y, HfSiAlOx, HfSiAlOxNy, ZrSiAlOx, ZrSiAlOxNy, PZN (PbZnxNb(1-x)O3), PZT (PbZrxTi(1-x)O3), PMN (PbMgxNb(1-x)O3), Kombinationen davon oder mehrere Schichten davon, obwohl das erste Material 120 alternativ andere Isoliermaterialien mit hohem k oder andere dielektrische Materialien umfassen kann. Das erste Material 120 umfasst in einigen Ausführungsbeispielen vorzugsweise ein Hafnium-basiertes Dielektrikum. Das erste Material 120 kann eine einzige Schicht von Material umfassen, oder das erste Material 120 kann alternativ zwei oder mehrere Schichten umfassen. In einem Ausführungsbeispiel kann eines oder mehrere dieser Materialien in dem ersten Material 120 in verschiedenen Kombinationen oder in gestapelten Schichten beinhaltet sein.
  • Das erste Material 120 kann beispielsweise durch chemische Gasphasenabscheidung (CVD, chemical vapor deposition), Atomlagenabscheidung (ALD, atomic layer deposition), metallorganisch-chemische Gasphasenabscheidung (MOCVD, metal organic chemical vapor deposition), physikalische Gasphasenabscheidung (PVD, physical vapor deposition) oder Dampfstrahlabscheidung (JVD, jet vapor deposition) abgeschieden werden, obwohl das erste Material 120 alternativ unter Verwendung anderer geeigneter Abscheidetechniken abgeschieden werden kann. Das erste Material 120 umfasst in einem Ausführungsbeispiel vorzugsweise eine Dicke von z. B. ungefähr 1 nm (10 Å) bis ungefähr 7 nm (70 Å), obwohl das erste Material 120 alternativ andere Abmessungen umfassen kann, wie beispielsweise ungefähr 8 nm (80 Å) oder weniger. In einem Ausführungsbeispiel umfasst das erste Material 120 vorzugsweise z. B. ein Hafnium-basiertes Material. In einem anderen Ausführungsbeispiel umfasst das erste Material 120 vorzugsweise z. B. La.
  • Ein zweites Material 122 wird, wie in 2 gezeigt, über dem ersten Material 120 abgeschieden. Das zweite Material 122 umfasst in einem Ausführungsbeispiel vorzugsweise ein dielektrisches Material mit hohem k mit einer dielektrischen Konstante von ungefähr 4,0 oder größer. Das zweite Material 122 umfasst vorzugsweise z. B. HfO2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5, La2O3, SiO2, TiO2, CeO2, Bi4Si2O12, WO3, Y2O3, LaAlO3, BST (Ba(a-x)SrxTiO3), PST (PbScxTa(1-a)O3), Nitride davon, SixNy, SiON, HfAlOx, HfAlOxN1-x-y, ZrAlOx, ZrAlOxNy, SiAlOx, SiAlOxN1-x-y, HfSiAlOx, HfSiAlOxNy, ZrSiAlOx, ZrSiAlOxNy, PZN (PbZnxNb(1-x)O3), PZT (PbZrxTi(1-x)O3), PMN (PbMgxNb(1-x)O3), Kombinationen davon oder mehrere Schichten davon, obwohl das zweite Material 122 alternativ andere Isoliermaterialien mit hohem k oder andere dielektrische Materialien umfassen kann. Das zweite Material 122 umfasst in einigen Ausführungsbeispielen vorzugsweise ein Hafnium-basiertes Dielektrikum. Das zweite Material 122 kann eine einzige Schicht von Material umfassen, oder alternativ kann das zweite Material 122 zwei oder mehrere Schichten umfassen.
  • Das zweite Material 122 kann beispielsweise unter Verwendung der für das erste Material 120 beschriebenen Abscheidetechniken ausgebildet werden. Das zweite Material 122 umfasst in einem Ausführungsbeispiel vorzugsweise eine Dicke von ungefähr 0,1 nm (1 Å) bis ungefähr 5 nm (50 Å), obwohl das zweite Material 122 alternativ andere Abmessungen, wie z. B. ungefähr 8 nm (80 Å) oder weniger umfassen kann. In einem Ausführungsbeispiel umfasst das zweite Material 122 vorzugsweise z. B. ein Aluminium-basiertes Material. In einem anderen Ausführungsbeispiel umfasst das zweite Material 122 vorzugsweise z. B. ein Fermi-Pinning-Material, wie beispielsweise ein Aluminium-beinhaltendes Material, das an der oberen Oberfläche davon angeordnet ist. In einigen Ausführungsbeispielen, z. B. in den 13–17, umfasst das zweite Material 322 vorzugsweise z. B. Y.
  • Wieder auf 2 Bezug nehmend, wird das zweite Material 122 oberhalb des zweiten Gebiets 106 des Werkstücks 102 entfernt. Dies kann begleitet werden durch ein Abscheiden einer Hartmaske 124 über der gesamten Oberfläche des Werkstücks 102, über dem zweiten Material 122. Die Hartmaske 124 umfasst vorzugsweise z. B. eine Schicht von Polysilizium, Siliziumdioxid, Tetraethoxysilat (TEOS), Siliziumnitrid oder Kombinationen oder mehreren Schichten davon, obwohl die Hartmaske 124 alternativ andere Materialien umfassen kann. Die Hartmaske 124 umfasst vorzugsweise eine Dicke von z. B. ungefähr 20 bis 100 nm (200 bis 1.000 Å), obwohl die Hartmaske 124 alternativ andere Abmessungen umfassen kann. Die Hartmaske 124 kann beispielsweise durch plasmaunterstützte chemische Gasphasenabscheidung (PECVD, plasma-enhanced chemical vapor deposition) oder durch andere geeignete Abscheidetechniken abgeschieden werden.
  • Die Hartmaske 124 wird oberhalb des zweiten Gebiets 106 des Werkstücks 102 z. B. unter Verwendung von Lithografie entfernt. Beispielsweise kann eine (nicht gezeigte) Fotoresistschicht über der Hartmaske 124 abgeschieden werden, die Fotoresistschicht wird strukturiert und entwickelt und dann wird die Fotoresistschicht als eine Maske verwendet, während Teilbereiche der Hartmaske 124 in dem zweiten Gebiet 106 weggeätzt werden. Die Hartmaske 124 kann beispielsweise unter Verwendung eines Nass- und/oder Trockenätzprozesses entfernt werden. Die Fotoresistschicht wird dann abgelöst (stripped) oder entfernt.
  • Als Nächstes wird die Hartmaske 124 dann als eine Maske verwendet, während das zweite Material 122 von dem zweiten Gebiet 106 des Werkstücks, wie in 3 gezeigt, entfernt oder weggeätzt wird.
  • In einigen Beispielen wird dann ein drittes Material 120', wie in 4 gezeigt, über der Hartmaske 124 in dem ersten Gebiet 104 des Werkstücks 102 und über dem ersten Material 120 in dem zweiten Gebiet 106 des Werkstücks 102 abgeschieden. Das dritte Material 120' umfasst beispielsweise ein dielektrisches Material mit hohem k mit einer dielektrischen Konstante von ungefähr 4,0 oder größer. Das dritte Material 120' umfasst vorzugsweise z. B. HfO2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5, La2O3, SiO2, TiO2, CeO2, Bi4Si2O12, WO3, Y2O3, LaAlO3, BST (Ba(a-x)SrxTiO3), PST (PbScxTa(1-a)O3), Nitride davon, SixNy, SiON, HfAlOx, HfAlOxN1-x-y, ZrAlOx, ZrAlOxNy, SiAlOx, SiAlOxN1-x-y, HfSiAlOx, HfSiAlOxNy, ZrSiAlOx, ZrSiAlOxNy, PZN (PbZnxNb(1-x)O3), PZT (PbZrxTi(1-x)O3), PMN (PbMgxNb(1-x)O3), Kombinationen davon oder mehrere Schichten davon, obwohl das dritte Material 120' alternativ andere Isoliermaterialien mit hohem k oder andere dielektrische Materialien umfassen kann. Das dritte Material 120' kann eine einzige Schicht von Material umfassen oder das dritte Material 120' kann alternativ zwei oder mehrere Schichten umfassen. Das dritte Material 120' kann beispielsweise unter Verwendung der für das erste Material 120 beschriebenen Abscheidetechniken ausgebildet werden. Das dritte Material 120' umfasst beispielsweise eine Dicke von ungefähr 0,1 nm (1 Å) bis ungefähr 5 nm (50 Å), obwohl das dritte Material 120' alternativ andere Abmessungen, wie z. B. ungefähr 8 nm (80 Å) oder weniger umfassen kann.
  • Beispielsweise umfasst das dritte Material 120' vorzugsweise z. B. ein Hafnium-basiertes Material. In einem anderen Beispiel umfasst das dritte Material 120' vorzugsweise z. B. das gleiche Material wie das erste Material 120. Das dritte Material 120' kann als ein weiteres Beispiel ein Nachfüllen (refill) des ersten Materials 120 umfassen. In einem weiteren Beispiel umfasst das dritte Material 120' vorzugsweise z. B. Y.
  • Die Hartmaske 124 wird dann oberhalb des Werkstücks 102 in dem ersten Gebiet 104 entfernt. Das dritte Material 120' wird oberhalb der Hartmaske 124 während des Entfernens der Hartmaske 124 z. B. in einer lift-off-Technik entfernt.
  • Ein erstes Gatematerial 126 wird, wie in 5 gezeigt, über dem zweiten Material 122 in dem ersten Gebiet 104 des Werkstücks 102 und über dem dritten Material 120' in dem zweiten Gebiet 106 des Werkstücks 102 abgeschieden. Das erste Gatematerial 126 umfasst vorzugsweise ein Metall, obwohl alternativ ebenso halbleitende Materialien für das erste Gatematerial 126 verwendet werden können. Das erste Gatematerial 126 kann z. B. TiN, TiCN, HfN, TaN, W, Al, Ru, RuN, RuSiN, RuTa, TaSiN, TiSiN, TaCN, NiSix, CoSix, TiSix, Ir, Y, Pt, Ti, PtTi, Pd, Re, Rh, (Boride, Phosphide oder Antimonide von Ti), Hf, Zr, TiAlN, Mo, MoN, ZrSiN, ZrN, HfN, HfSiN, WN, Ni, Pr, VN, TiW, LaN, LaSiN, WSiN, WSi, Polysilizium, ein teilweise silizidiertes Material, ein vollständig silizidiertes Material (FUSI, fully silicided), andere Metalle und/oder Kombinationen oder mehrere Schichten davon umfassen. Das erste Gatematerial 126 kann beispielsweise unter Verwendung von CVD, PVD, ALD oder anderen Abscheidetechniken abgeschieden werden. Das erste Gatematerial 126 umfasst vorzugsweise eine Dicke von ungefähr 1 bis 100 nm (10 bis 1.000 Å), obwohl das erste Gatematerial 122 alternativ z. B. andere Abmessungen umfassen kann.
  • Wenn das erste Gatematerial 126 z. B. FUSI umfasst, kann Polysilizium über dem zweiten Material 122 und dritten Material 120' abgeschieden werden, und ein Metall, wie z. B. Nickel, kann über dem Polysilizium abgeschieden werden, obwohl andere Metalle verwendet werden können. Das Werkstück 102 kann dann auf ungefähr 600 oder 700°C zum Ausbilden einer einzelnen Schicht von Nickelsilizid 126 als einem Gatematerial erhitzt werden. Alternativ können beispielsweise verschiedene Prozessbedingungen zum Ausbilden anderer Phasen von Nickelsilizid verwendet werden. Aufgrund des Fermi-Pinningeffekts ist die Austrittsarbeit stabil, sogar wenn beispielsweise verschiedene Phasen von Nickelsilizid mit verschiedenen Austrittsarbeiten zur gleichen Zeit vorhanden sind.
  • In dem in den 1 bis 5 gezeigten Beispiel umfasst das erste Gatematerial 126 vorzugsweise ein Metall, und ein optionales zweites Gatematerial 128 wird, wie in 5 gezeigt, über dem ersten Gatematerial 126 abgeschieden. Das zweite Gatematerial 128 umfasst vorzugsweise ein halbleitendes Material wie z. B. Polysilizium. Folglich umfassen die ausgebildeten Gates der Mehrfach-Gate-Transistoren in einem Ausführungsbeispiel einen Stapel einer Metallunterschicht, z. B. das erste Gatematerial 126, mit einer Polysiliziumdeckschicht, z. B. dem zweiten Gatematerial 128, das über der Metallunterschicht 126 angeordnet ist, wodurch ein Gateelektrodenstapel 126/128 ausgebildet wird. Alternativ können die Gates der Transistoren beispielsweise eine nicht gezeigte Kombination einer Vielzahl von Metallschichten umfassen, die einen Gateelektrodenstapel ausbilden.
  • Als Nächstes wird der Herstellungsprozess für die Mehrfach-Gate-Transistoranordnung fortgesetzt. Beispielsweise werden das zweite Gatematerial 128, das erste Gatematerial 126, das dritte Material 120', das zweite Material 122 und das erste Material 120 zum Ausbilden einer Mehrfach-Gate-Transistoranordnung strukturiert. Beispielsweise können Teilbereiche des zweiten Gatematerials 128, des ersten Gatematerials 126, des zweiten Materials 122 und des ersten Materials 120 nach dem Strukturierungsprozess zum Ausbilden einer Mehrfach-Gate-PMOS-Anordnung, die ein oder mehrere der Rippenstrukturen 105 umfasst, in dem ersten Gebiet 104 verbleibend zurückgelassen werden. Eine einzelne PMOS-Anordnung in dem ersten Gebiet 104 kann eine Vielzahl von Rippenstrukturen 105 umfassen, die durch das erste Material 120, das zweite Material 122, das erste Gatematerial 126 und das zweite Gatematerial 128 bedeckt sind. Das erste Material 120 und das zweite Material 122 umfassen ein erstes Gatedielektrikum der PMOS-Anordnung in dem ersten Gebiet 104, und das erste Gatematerial 126 und das zweite Gatematerial 128 umfassen zwei erste Gatelektroden, z. B. an den Seitenwänden der Rippenstrukturen 105 der PMOS-Anordnung. Desgleichen können Teilbereiche des zweiten Gatematerials 128, des ersten Gatematerials 126, des dritten Materials 120' und des ersten Materials 120 nach dem Strukturierungsprozess zum Ausbilden einer Mehrfach-Gate-NMOS-Anordnung, die ein oder mehrere der Rippenstrukturen 105 umfasst, in dem zweiten Gebiet 106 verbleibend zurückgelassen werden. Eine einzelne NMOS-Anordnung kann eine Vielzahl von Rippenstrukturen 105 umfassen, die durch das erste Material 120, das dritte Material 120', das erste Gatematerial 126 und das zweite Gatematerial 128 bedeckt sind. Das erste Material 120 und das dritte Material 120' umfassen ein zweites Gatedielektrikum der NMOS-Anordnung in dem zweiten Gebiet 106, und das erste Gatematerial 126 und das zweite Gatematerial 128 umfassen zwei zweite Gateelektroden, z. B. an den Seitenwänden der Rippenstrukturen 105 der NMOS-Anordnung. Die PMOS-Anordnung in dem ersten Gebiet 104 und die NMOS-Anordnung in dem zweiten Gebiet 106 umfassen eine Mehrfach-Gate-CMOS-Anordnung. 18 und 19 zeigen beispielsweise eine fertig gestellte Anordnung in Übereinstimmung mit einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung, die später hierin beschrieben wird.
  • Die Rippenstrukturen 105 bilden die Kanäle der Mehrfach-Gate-Transistoren aus. Zwei Gateelektroden werden auf jeder Rippenstruktur 105 ausgebildet. Mit Bezug auf 5 ist beispielsweise eine Gateelektrode an einer linken Seite der Rippenstruktur 105 ausgebildet, eine andere Gateelektrode ist auf der rechten Seite der Rippenstruktur 105 ausgebildet. Folglich werden zwei Gateelektroden über jeder Rippenstruktur 105 ausgebildet und ein Gatedielektrikum (z. B. entweder das erste Material 120 und das zweite Material 122 im Gebiet 104 oder das erste Material 120 und das dritte Material 120' im Gebiet 106) befindet sich zwischen den Gateelektroden und den Kanälen der Rippenstruktur 105.
  • Folglich wird eine Mehrfach-Gate-CMOS-Anordnung ausgebildet, wobei der PMOS-Transistor in dem ersten Gebiet 104 ein Gatedielektrikum 120/122 umfasst, das ein von dem Gatedielektrikum 120/120' des NMOS-Transistors in dem zweiten Gebiet 106 verschiedenes Material umfasst. Vorteilhafterweise werden die Materialien des Gatedielektrikums 120/122 oder 120/120' ausgewählt, um die gewünschte Austrittsarbeit der PMOS- oder NMOS-Anordnung zu erzielen, so dass eine symmetrische Schwellenspannung Vt für die Mehrfach-Gate-CMOS-Anordnung erzielt wird. Beispielsweise umfasst das erste Material 120 und das dritte Material 120' vorzugsweise ein Hafnium-beinhaltendes Material, um die Austrittsarbeit der NMOS-Anordnung festzuheften (pin), und das zweite Material 122 umfasst vorzugsweise ein Aluminium-beinhaltendes Material zum Ausbilden einer Deckschicht für das erste Material 120 der PMOS-Anordnung, wodurch die Austrittsarbeit der PMOS-Anordnung festgeheftet wird.
  • In einem Ausführungsbeispiel umfasst beispielsweise der Transistor in dem ersten Gebiet 104 einen PMOS-Transistor, und der Transistor in dem zweiten Gebiet 106 umfasst einen NMOS-Transistor. Der PMOS-Transistor umfasst vorzugsweise eine erste Austrittsarbeit von ungefähr 4,7 bis 5,6 eV, und der NMOS-Transistor umfasst vorzugsweise eine zweite Austrittsarbeit von ungefähr 3,6 bis 4,5 eV. Die erste Austrittsarbeit und die zweite Austrittsarbeit sind in einem Ausführungsbeispiel vorzugsweise z. B. um den gleichen vorgegebenen Betrag von eV von einer mid-gap-Austrittsarbeit von ungefähr 4,6 eV entfernt. Die Gatedielektriummaterialien 120 und 122 des PMOS-Transistors in dem ersten Gebiet 104 richten eine erste Austrittsarbeit des PMOS-Transistors ein, und die Gatedielektriummaterialien 120 und 120' richten eine zweite Austrittsarbeit des NMOS-Transistors in dem zweiten Gebiet 106 ein. Die zweite Austrittsarbeit ist in einigen Ausführungsbeispielen vorzugsweise von der ersten Austrittsarbeit verschieden.
  • Man beachte, dass in den 2 und 3 die Hartmaske 124 das Gebiet der PMOS-Anordnung in dem ersten Gebiet 104 bedeckt, während das zweite Material 122 oberhalb des Gebiets der NMOS-Anordnung in dem zweiten Gebiet 106 entfernt wird. Alternativ kann die Hartmaske 124 als eine Maske in dem Gebiet der NMOS-Anordnung (zweites Gebiet 106) verwendet werden, während das zweite Material 122 oberhalb des Gebiets der PMOS-Anordnung (erstes Gebiet 104) entfernt wird. Das dritte Material 120' würde in diesem nicht gezeigten Beispiel über dem ersten Material 120 in dem ersten Gebiet 104 abgeschieden werden.
  • In einem anderen in den Figuren nicht gezeigten Beispiel wird, anstatt das dritte Material 120' abzuscheiden, nach dem Entfernen des zweiten Materials 122 von dem zweiten Gebiet 106 das Gatematerial 126 über dem zweiten Material 122 in dem ersten Gebiet 104 und über dem ersten Material 120 in dem zweiten Gebiet 106 abgeschieden. In diesem Ausführungsbeispiel beinhaltet beispielsweise das Gatedielektrikum des Transistors in dem ersten Gebiet 104 das erste Material 120 und das zweite Material 122, und das Gatedielektrikum des Transistors in dem zweiten Gebiet 106 beinhaltet nur das erste Material 120. Folglich sind die Gatedielektrikummaterialien der Transistoren in den ersten und zweiten Gebieten 104 und 106 z. B. verschieden und haben verschiedene Dicken.
  • Ein anderes Beispiel ist in 6 gezeigt. Wieder auf 3 Bezug nehmend werden in diesem Beispiel, wobei die Hartmaske 124 über dem ersten Gebiet 104 verbleibend zurückgelassen ist, das zweite Material 122 und ebenso das erste Material 120 oberhalb des Werkstücks 102 in dem zweiten Gebiet 106, wie in 6 gezeigt, entfernt. Dann wird ein drittes Material 120'' über dem Werkstück 102 abgeschieden, z. B. über der Hartmaske 124 in dem ersten Gebiet 104 und über dem frei liegenden vergrabenen Oxid 103 und den Rippenstrukturen 105 in dem zweiten Gebiet 106. Das dritte Material 120'' umfasst vorzugsweise ein ähnliches Material wie voranstehend für das dritte Material 120' beschrieben, obwohl die Dicke, wie gezeigt, beispielsweise erhöht sein kann. Die Hartmaske und das dritte Material 120'' werden dann oberhalb des Werkstücks 102 in dem ersten Gebiet 104 entfernt.
  • In den in den 1 bis 6 gezeigten Beispielen werden das Gatedielektrikum 120/122 des Mehrfach-Gate-PMOS-Transistors in dem ersten Gebiet 104 und das Gatedielektrikum 120/120' oder 120'' des Mehrfach-Gate-NMOS-Transistors in dem zweiten Gebiet 106 ausgebildet, bevor das Gatematerial über dem PMOS-Transistor und NMOS-Transistor abgeschieden wird. Der PMOS-Transistor und NMOS-Transistor umfassen in diesen Ausführungsbeispielen das gleiche Gatematerial, z. B. umfassen die Materialien 126 und optional 128 das Material für die in 5 gezeigten Gateelektroden. Dennoch können in anderen in den 7 bis 12 und den 13 bis 17 gezeigten Beispielen und Ausführungsbeispielen der PMOS-Transistor und die NMOS-Transistoren ebenso verschiedene Gateelektrodenmaterialien umfassen, was nachfolgend hierin beschrieben wird.
  • Ein weiteres nicht erfindungsgemäßes Beispiel ist in den 7 bis 12 gezeigt. Ähnliche Ziffern werden für die verschiedenen Elemente verwendet, wie sie in den 1 bis 6 beschrieben wurden. Um eine Wiederholung zu vermeiden, ist jedes in den 7 bis 12 gezeigte Bezugszeichen hierin nicht erneut im Detail beschrieben. Vielmehr werden ähnliche Materialien x02, x20, x22 usw. vorzugsweise für die verschiedenen gezeigten Materialschichten verwendet, wie sie für die 1 bis 6 beschrieben wurden, in denen x = 1 in den 1 bis 6 und x = 2 in den 7 bis 12 ist. Beispielsweise werden die bevorzugten und alternativen Materialien und Abmessungen, die für das erste Material 120, das zweite Material 122 und die dritten Materialien 120' und 120'' in der Beschreibung für die 1 bis 6 beschrieben wurden, vorzugsweise ebenso für das entsprechende erste Material 220, zweite Material 222 und dritten Materialien 220' und 220'' in den 7 bis 12 verwendet.
  • Nachdem das erste Material 220 und das zweite Material 222 über der vergrabenen Oxidschicht 203 und den Rippenstrukturen 205 abgeschieden sind, wird ein erstes Gatematerial 226, wie in 7 gezeigt, über dem zweiten Material 222 abgeschieden. Eine Hartmaske 230, die ähnliche Materialien und Abmessungen wie für die Hartmaske 124 in den 2 bis 6 beschrieben umfasst, wird über dem ersten Gatematerial 226 abgeschieden, und die Hartmaske 230 wird, wie in 8 gezeigt, oberhalb des zweiten Gebiets 206 des Werksstücks 202 entfernt. (Alternativ kann die Hartmaske 230 oberhalb des ersten Gebiets 204 entfernt werden, nicht gezeigt.) Die Hartmaske 230 wird dann als eine Maske verwendet, während das erste Gatematerial 226 und das zweite Material 222 oberhalb des zweiten Gebiets 206, ebenfalls in 8 gezeigt, entfernt wird. Dann wird, wie in 9 gezeigt, das dritte Material 220' über der Hartmaske 230 in dem ersten Gebiet 204 und über dem ersten Material 220 in dem zweiten Gebiet 206 abgeschieden. Ein zweites Gatematerial 232 wird dann, wie in 10 gezeigt, über dem dritten Material 220' abgeschieden.
  • Vorteilhafterweise kann in diesem Ausführungsbeispiel das zweite Gatematerial 232 z. B. ein von dem ersten Gatematerial 226 verschiedenes Material umfassen, welches das Einstellen der Eigenschaften der Transistoren sogar weiter zum Erzielen der gewünschten Austrittsarbeit und/oder Schwellenspannung für die Mehrfach-Gate-PMOS- und -NMOS-Transistoren erlaubt. Alternativ kann das zweite Gatematerial 232 in diesem Ausführungsbeispiel jedoch beispielsweise das gleiche Material wie das erste Gatematerial 226 umfassen.
  • Als Nächstes wird die Hartmaske 230 z. B. in einer lift-off-Technik, wie in 11 gezeigt, entfernt, wodurch ebenfalls das dritte Material 220' und das zweite Gatematerial 232 in dem ersten Gebiet 204 entfernt werden. Ein optionales zusätzliches Gatematerial 228 (z. B. ein drittes Gatematerial, das Polysilizium oder ein anderes Halbleitermaterial umfasst; dieses Gatematerial 228 umfasst vorzugsweise z. B. ähnliche Materialien und Abmessungen wie für das zweite Gatematerial 128 in 5 beschrieben) kann dann, wie in 11 gezeigt, über dem ersten Gatematerial 226 und dem zweiten Gatematerial 232 abgeschieden werden. Die Gatematerialschichten und die Gatedielektrikummaterialschichten werden dann, wie voranstehend hierin beschrieben, zum Ausbilden einer Mehrfach-Gate-CMOS-Anordnung strukturiert, die eine PMOS-Anordnung in dem ersten Gebiet 204 und eine NMOS-Anordnung in dem zweiten Gebiet 206 des Werkstücks umfasst.
  • Eine in dem ersten Gebiet 204 ausgebildete Mehrfach-Gate-PMOS-Anordnung umfasst ein Gatedielektrikum, das das erste Material 220 und das zweite Material 222 umfasst, und eine in dem zweiten Gebiet 206 ausgebildete Mehrfach-Gate-NMOS-Anordnung umfasst ein Gatedielektrium, das das erste Material 220 und das dritte Material 220' umfasst. Die PMOS-Anordnung umfasst zwei Gateelektroden, die das erste Gatematerial 226 umfassen, und die NMOS-Anordnung umfasst zwei Gateelektroden, die das zweite Gatematerial 232 umfassen.
  • In einem (in den Figuren nicht gezeigten) Beispiel wird nach dem Entfernen des ersten Gatematerials 226 und des zweiten Materials 222 oberhalb des zweiten Gebiets 206 kein drittes Material abgeschieden. Vielmehr wird das zweite Gatematerial 232 direkt über dem ersten Material 220 in dem zweiten Gebiet 206 abgeschieden. In diesem Beispiel umfasst beispielsweise eine in dem ersten Gebiet 204 ausgebildete Mehrfach-Gate-PMOS-Anordnung ein Gatedielektrikum, das das erste Material 220 und das zweite Material 222 umfasst, und eine in dem zweiten Gebiet 206 ausgebildete Mehrfach-Gate-NMOS-Anordnung umfasst ein Gatedielektrikum, das nur das erste Material 220 umfasst.
  • 12 zeigt ein alternatives Beispiel, wobei die erste Materialschicht 220, wenn die Maske 230 über dem ersten Gebiet 204 vorhanden ist, ebenfalls oberhalb des zweiten Gebiets 206 entfernt wird, ähnlich zu dem in 6 gezeigten Beispiel. Eine dritte Materialschicht 220'' wird, wie in 12 gezeigt, über der Hartmaske 230 in dem ersten Gebiet 204 und über dem frei liegenden vergrabenen Oxid 203 und den Rippenstrukturen 205 in dem zweiten Gebiet 206 abgeschieden. Das zweite Gatematerial 232 wird dann, ebenfalls in 12 gezeigt, über der dritten Materialschicht 220'' abgeschieden. Die Hartmaske 230 wird dann entfernt, wodurch ebenfalls das dritte Material 220'' und das zweite Gatematerial 232 oberhalb des ersten Gebiets 204 des Werkstücks 202 entfernt werden. Das optionale zusätzliche Gatematerial 228 (in 12 nicht gezeigt; s. 11) kann dann über der Struktur abgeschieden werden, und die Gatematerialschichten und Gatedielektriummaterialschichten werden dann, wie voranstehend hierin beschrieben, zum Ausbilden einer Mehrfach-Gate-CMOS-Anordnung strukturiert.
  • In diesem Beispiel umfasst eine in dem ersten Gebiet 204 ausgebildete Mehrfach-Gate-PMOS-Anordnung ein Gatedielektrikum, das das erste Material 220 und das zweite Material 222 umfasst, und eine in dem zweiten Gebiet 206 ausgebildete Mehrfach-Gate-NMOS-Anordnung umfasst ein Gatedielektrikum, das das dritte Material 220'' umfasst. Die PMOS-Anordnung umfasst zwei Gateelektroden, die das erste Gatematerial 226 umfassen, und die NMOS-Anordnung umfasst zwei Gateelektroden, die das zweite Gatematerial 232 umfassen. Vorteilhafterweise kann das zweite Gatematerial 232 das gleiche Material sein wie das erste Gatematerial 226 oder kann ein davon verschiedenes Material umfassen.
  • 13 bis 17 zeigen Schnittansichten einer Halbleiteranordnung zu verschiedenen Stadien der Herstellung in Übereinstimmung mit anderen Beispielen und (außer 15) zur Erläuterung eines Ausführungsbeispiels der vorliegenden Erfindung, soweit – wie später beschrieben – ein Fermi-Pinning-Material implantiert wird. Wieder werden ähnliche Ziffern für die verschiedenen Elemente verwendet, wie sie in 1 bis 6 und den 7 bis 12 beschrieben wurden, und um eine Wiederholung zu vermeiden, ist nicht jedes in den 13 bis 17 gezeigte Bezugszeichen hierin erneut im Detail beschrieben. Vielmehr werden vorzugsweise ähnliche Materialien x02, x20, x22 usw. für die verschiedenen gezeigten Materialschichten verwendet, wie sie für die 1 bis 6 und 7 bis 12 beschrieben wurden, in denen x = 1 in den 1 bis 6, x = 2 in den 7 bis 12 und x = 3 in den 13 bis 17 ist.
  • Zuerst wird, wie in 13 gezeigt, ein erstes Material 320 über frei liegenden Teilbereichen der vergrabenen Oxidschicht 303 des Werkstücks 302 und über den Rippenstrukturen 305 ausgebildet, die sowohl in dem ersten Gebiet 304 als auch dem zweiten Gebiet 306 des Werkstücks 302 ausgebildet sind. Dann wird ein erstes Gatematerial 326, wie in 14 gezeigt, über dem ersten Material 320 ausgebildet. Eine Hartmaske 334 wird über der gesamten Oberfläche des Werkstücks 302 ausgebildet und wird, wie in 14 gezeigt, oberhalb des zweiten Gebiets 306 des Werkstücks 302 entfernt. Die Hartmaske 334 umfasst beispielsweise vorzugsweise ähnliche Materialien und Abmessungen wie für die in den 2 bis 6 gezeigte Hartmaske 124 beschrieben ist.
  • Als Nächstes werden das erste Gatematerial 326 und (nicht erfindungsgemäß) das erste Material 320, wie in 15 gezeigt, von dem zweiten Gebiet 306 des Werkstücks 302 unter Verwendung eines Ätzprozesses und unter Verwendung der Hartmaske 334 als eine Maske zum Schützen des ersten Gebiets 304 entfernt. Ein zweites Material 322 wird dann, wie in 16 gezeigt, über der Hartmaske 334 in dem ersten Gebiet 304 und über der frei liegenden vergrabenen Oxidschicht 303 und den Rippenstrukturen 305 in dem zweiten Gebiet 306 abgeschieden. Ein zweites Gatematerial 332 wird dann über dem zweiten Material 322 abgeschieden. Die Hartmaske 334 wird dann oberhalb des ersten Gebiets 304 entfernt, wodurch ebenso das zweite Gatematerial 332 und das zweite Material 322 oberhalb des ersten Gebiets 304 entfernt wird, wodurch die in 17 gezeigte Struktur zurückgelassen wird. Die Gatematerialschichten 326 und 332 und die Gatedielektrikummaterialschichten 320 und 322 werden dann, wie voranstehend hierin beschrieben, zum Ausbilden einer Mehrfach-Gate-CMOS-Anordnung strukturiert.
  • Eine in dem ersten Gebiet 304 ausgebildete Mehrfach-Gate-PMOS-Anordnung umfasst ein Gatedielektrikum, das das erste Material 320 umfasst, und eine in dem zweiten Gebiet 306 ausgebildete Mehrfach-Gate-NMOS-Anordnung umfasst ein Gatedielektrikum, das das zweite Material 322 umfasst. Das zweite Material 322 ist vorzugsweise von dem ersten Material 320 verschieden. Die PMOS-Anordnung umfasst zwei Gateelektroden z. B. an den Seitenwänden der Rippenstrukturen 305, die das erste Gatematerial 326 umfassen, und die NMOS-Anordnung umfasst zwei Gateelektroden, die das zweite Gatematerial 332 umfassen, wobei das zweite Gatematerial 332 das gleiche Material sein kann wie das erste Gatematerial 326 oder ein davon verschiedenes Material umfassen kann.
  • 18 zeigt – sofern, wie später beschrieben, ein Fermi-Pinning-Material implantiert wird – eine finFET-Anordnung in Übereinstimmung mit Ausführungsbeispielen der vorliegenden Erfindung nach dem Ausbilden von oberen Metallisierungs- und Isolierschichten über der finFET-Anordnung. 19 zeigt eine Rippenstruktur der in 18 gezeigten finFET-Anordnung in einer Ansicht senkrecht zu der in 18 gezeigten Ansicht. Ein NMOS-finFET, der in Gebiet 306 z. B. von 17 ausgebildet ist, ist beispielsweise in den 18 und 19 gezeigt.
  • Die Polysilizium umfassende optionale Gatematerialschicht 328 ist in den 18 und 19 gezeigt, und eine Schicht von Silizid 340 ist oben auf der Gatematerialschicht oder der Gateelektrode 328 ausgebildet worden. In einem anderen Ausführungsbeispiel kann die Gateelektrode 328 vollständig isoliert sein, und die Schicht von Silizid 340 kann nur auf der Source 305b und dem Drain 305c und in den Kontaktlöchern (z. B. Kontakt 346a), die einen Kontakt mit der Gateelektrode 328 herstellen, ausgebildet sein. Teilbereiche der Rippenstrukturen 305 können, wie in 19 gezeigt, zum Ausbilden von Sourcegebiet 305b und Draingebiet 305c mit Dotierstoffen implantiert sein. Eine Ansicht des zwischen dem Sourcegebiet 305b und dem Draingebiet 305c angeordneten Kanals 305a kann beispielsweise ebenso in der in 19 gezeigten Ansicht gesehen werden. Die Implantationsschritte zum Ausbilden der Source- und Draingebiete 305b und 305c können in einigen Ausführungsbeispielen alternativ z. B. vor den hierin beschriebenen Herstellungsprozess-Schritten stattfinden. Abstandsstücke (spacer) 351 und 352, die ein Isoliermaterial, wie z. B. ein Oxid, Nitrid oder Kombinationen davon, umfassen, können über den Seitenwänden der Gateelektroden 332/328 und der Hartmaske 308/310/312 ausgebildet werden, ebenfalls in 19 gezeigt. Ein Isoliergebiet 350 kann, wie in 19 gezeigt, zwischen angrenzenden Anordnungen ausgebildet werden.
  • Eine Isolierschicht 342 wird über dem Silizid 340 abgeschieden, und Kontakte 346a (18), 346b und 346c (19) werden innerhalb der Isolierschicht 342 ausgebildet, um einen elektrischen Anschluss zu Gebieten der finFET-Anordnung herzustellen. Der in 18 gezeigte Kontakt 346a stellt einen elektrischen Anschluss an das Gate der Mehrfach-Gateanordnung bereit, wobei er z. B. einen Kontakt mit einem Silizidmaterial 340 herstellt, das über dem Halbleitermaterial 328 ausgebildet ist. Desgleichen stellt der Kontakt 346b in 19 einen elektrischen Anschluss zu der Source 305b über das über der Source 305b ausgebildete Silizid 340 bereit, und der Kontakt 346c stellt einen elektrischen Anschluss zu dem Drain 302c über das über dem Drain 308c ausgebildete Silizid 340 bereit.
  • Zusätzliche Metallisierungs-(z. B. 348a, 348b und 348c) und Isolierschichten (z. B. 344) können über der oberen Oberfläche des Isoliermaterials und der Kontakte ausgebildet und strukturiert werden, wie z. B. Leitbahnen 348a, 348b und 348c, die einen elektrischen Anschluss zu den Kontakten 346a, 346b und 346c herstellen. (Nicht gezeigte) Bondpads können über Kontakten ausgebildet werden, und eine Vielzahl der Halbleiteranordnungen 300 kann dann vereinzelt oder in individuelle Halbleiterplättchen getrennt werden. Die Bondpads können beispielsweise mit Zuleitungen eines (ebenfalls nicht gezeigten) integrierten Schaltungsgehäuses oder anderen Halbleiterplättchens verbunden werden, um einen elektrischen Anschluss an die Mehrfach-Gate-Transistoren der Halbleiteranordnung 300 bereitzustellen.
  • 20 zeigt eine Schnittansicht zur Erläuterung von Aspekten eines Ausführungsbeispiels, das in einer Dreifach-Gate-Transistoranordnung implementiert ist. Wieder werden ähnliche Ziffern in 20 verwendet, wie sie in den voranstehenden Figuren verwendet wurden, wobei x = 4 in 20 ist. In diesem Ausführungsbeispiel werden die Isolierschichten, z. B. die in 17 gezeigten Schichten 308/310/312, entfernt bevor die Gatedielektrikummaterialien 420 und 422 abgeschieden werden, um Mehrfach-Gateanordnungen auszubilden, die drei Gateelektroden umfassen: eine auf jeder der zwei Seitenwände der Rippenstrukturen 405 und eine dritte Gateelektrode oben auf der Rippe. Ein PMOS-Dreifach-Gate-Transistor kann beispielsweise in dem ersten Gebiet 404 ausgebildet werden und ein NMOS-Dreifach-Gate-Transistor kann in dem zweiten Gebiet 406 ausgebildet werden, wobei die PMOS- und NMOS-Dreifach-Gate-Transistoren eine CMOS-Anordnung umfassen. Eine Rippenstruktur oder zwei oder mehr Rippenstrukturen 405 können beispielsweise zum Ausbilden einer einzigen PMOS- oder NMOS-Anordnung parallel konfiguriert werden. In 20 ist das Beispiel der 13 bis 17 dargestellt, wobei die PMOS-Anordnung in dem ersten Gebiet 404 ein Gatedielektrikum umfasst, das das erste Material 420 umfasst, und wobei die NMOS-Anordnung in dem zweiten Gebiet 406 ein Gatedielektrium umfasst, das das zweite Material 422 umfasst. Desgleichen können die anderen Beispiele, die in den 1 bis 7 und 8 bis 12 gezeigt sind, beispielsweise ebenso in einer (nicht gezeigten) Dreifach-Gateanordnung implementiert werden.
  • In einem Beispiel umfasst das Gatedielektrikum der Mehrfach-Gate-PMOS-Anordnung vorzugsweise eine dünne Schicht eines Fermi-Pinning-Materials, wie z. B. Al2O3, das angrenzend und anstoßend an die Gateelektrode angeordnet ist, angeordnet über einem dielektrischen Material mit hohem k wie z. B. HfO2, und das Gatedielektrikum der Mehrfach-Gate-NMOS-Anordnung umfasst eine einzelne Schicht eines dielektrischen Materials mit hohem k. In diesem Beispiel kann beispielsweise Polysilizium oder FUSI als die Gateelektrode verwendet werden, während immer noch eine symmetrische Vtp und Vtn für die Mehrfach-Gate-CMOS-Anordnung erzielt wird. In diesem Beispiel stellt für den Mehrfach-Gate-PMOS-Transistor beispielsweise eine Polysilizium-Al2O3-Schnittstelle die Austrittsarbeit in das P-Typ-Regime und für den Mehrfach-Gate-NMOS-Transistor stellt beispielsweise eine Polysilizium-Hf-Schnittstelle die Austrittsarbeit in das N-Typ-Regime.
  • In Übereinstimmung mit einem weiteren Ausführungsbeispiel der vorliegenden Erfindung umfasst das Gatedielektrikummaterial für eine Mehrfach-Gate-PMOS-Anordnung vorzugsweise z. B. ein P-Typ-Material, wie beispielsweise Al, Y, Kombinationen davon oder andere hierin beschriebene Materialien, und das Gatedielektrikummaterial für eine Mehrfach-Gate-NMOS-Anordnung umfasst ein N-Typ-Material, wie z. B. Hf, La oder Kombinationen davon oder andere hierin beschriebene Materialien.
  • Ein anderes in 21 gezeigtes, hinsichtlich der Gatdielektrika nicht erfindungsgemäßes Beispiel umfasst ein Verwenden einer dünnen Schicht von Silizium 560 zum Festheften oder Einstellen der Austrittsarbeit der PMOS- und NMOS-Transistoren einer Mehrfach-Gate-CMOS-Anordnung. Wieder werden ähnliche Ziffern in 21 verwendet, wie sie in den voranstehenden Figuren verwendet wurden, wobei x = 5 in 21 ist. Eine dünne Schicht von Silizium 560 wird über den Gatedielektrikummaterialien ausgebildet (z. B. dem ersten Material 520 in Gebiet 504 und dem zweiten Material 522 in Gebiet 506) vor dem Ausbilden der Gatematerialien (z. B. 526 in Gebiet 504 und 532 in Gebiet 506). Die dünne Schicht von Silizium 560 kann beispielsweise durch Aussetzen der Halbleiteranordnung 500 einer Silizium-beinhaltenden Substanz, wie z. B. Silan (SiH4), ausgebildet werden, obwohl die dünne Schicht von Silizium 560 ebenso z. B. durch Aussetzen an andere Substanzen ausgebildet werden kann. In anderen Ausführungsbeispielen kann beispielsweise eine Siliziumbehandlung zum Ausbilden von Bindungen an ein Material in dem dielektrischen Material mit hohem k des Gatedielektrikums 520 oder 522 verwendet werden. Wenn das Gatedielektriummaterial 520 oder 522 Hf umfasst, dann kann die Siliziumbehandlung beispielsweise zu der Ausbildung von HfSi-Bindungen führen. Wenn das Gatedielektrikummaterial 520 oder 522 Al umfasst, dann kann die Siliziumbehandlung beispielsweise zu der Ausbildung von Al-Si-Bindungen führen.
  • Die dünne Schicht von Silizium 560 kann in einem Ausführungsbeispiel einige Monoschichten umfassen, z. B. ungefähr 1 bis 10 Monoschichten von Silizium. Die Siliziumschicht 560 kann auch eine Sub-Monoschicht umfassen, z. B. kann die Siliziumschicht 560 die obere Oberfläche des ersten Materials 520 und zweiten Materials 522 nicht vollständig bedecken. Die Siliziumschicht 560 kann eine Dicke von beispielsweise ungefähr 3 nm (30 Å) oder weniger umfassen, obwohl die Siliziumschicht 560 alternativ andere Abmessungen umfassen kann. Die Silizium beinhaltende Substanz, die zum Ausbilden der dünnen Schicht von Silizium 560 verwendet wird, kann ein Silangas, z. B. SiH4, umfassen. In anderen Ausführungsbeispielen kann die Silizium-beinhaltende Substanz beispielsweise SiCl4 oder Si[N(CH3)C2H5]4 umfassen. Alternativ kann die Silizium beinhaltende Substanz beispielsweise andere Materialien umfassen. In einem Ausführungsbeispiel wird die Siliziumschicht 560 beispielsweise durch Aussetzen des ersten Materials 520 und zweiten Materials 522 einem Silangas für ungefähr 5 Minuten oder weniger bei einer Temperatur von ungefähr 300 bis 500°C ausgebildet. Alternativ kann die Siliziumschicht 560 beispielsweise bei anderen Temperaturen und Zeitdauern ausgebildet werden.
  • In 21 ist das Ausführungsbeispiel der 13 bis 17 dargestellt, wobei die PMOS-Anordnung in dem ersten Gebiet 504 ein Gatedielektrikum umfasst, das das erste Material 520 umfasst, und wobei die NMOS-Anordnung in dem zweiten Gebiet 506 ein Gatedielektrikum umfasst, das das zweite Mateial 522 umfasst. Desgleichen kann eine (nicht gezeigte) dünne Schicht von Silizium 560 beispielsweise zwischen dem Gatedielektrikummaterial und den Gateelektrodenmaterialien in den anderen, in den 1 bis 6 und 7 bis 12 gezeigten, Beispielen ausgebildet werden. Die dünne Schicht von Silizium 560 heftet beispielsweise die Austrittsarbeit der Transistoren fest.
  • Vorteilhafterweise bindet sich die neue Siliziumschicht 560, die über dem ersten Material 520 und dem zweiten Material 522 ausgebildet wird, an das darunter liegende erste Material 520 und zweite Material 522. Wenn das Gatematerial 526 und 532 über der Siliziumschicht 560 ausgebildet wird, heftet die Siliziumschicht 560, die an das darunter liegende erste Material 520 gebunden ist, die Austrittsarbeit des Gatematerials 526 in dem ersten Gebiet 504 auf einen Wert nahe bei oder um einen vorgegebenen Betrag entfernt von einer mid-gap-Austrittsarbeit fest. In einem Ausführungsbeispiel heftet die Siliziumschicht 560 die Austrittsarbeit des Gatematerials 526 in dem ersten Gebiet 504 vorteilhafterweise auf P-Typ fest, was für einen PMOS-Transistor wünschenswert ist. Die Siliziumschicht 560 in dem ersten Gebiet 504 stellt die Oberflächen-Fermi-Niveaus der oberen Oberfläche des ersten Materials 520 beispielsweise auf P-Typ ein.
  • Die an das darunter liegende zweite Material 522 gebundene Siliziumschicht 560 heftet die Austrittsarbeit des Gatematerials 532 in dem zweiten Gebiet 506 auf einen Wert in der Nähe von oder um einen vorgegebenen Betrag entfernt von einer mid-gap-Austrittsarbeit fest. Folglich heftet die Siliziumschicht 560 vorzugsweise die Austrittsarbeit des Gatematerials 532 in dem zweiten Gebiet 506 auf N-Typ fest, was für einen NMOS-Transistor wünschenswert ist. Die Siliziumschicht 560 in dem zweiten Gebiet 506 stellt die Oberflächen-Fermi-Niveaus der oberen Oberfläche des zweiten Materials 522 vorzugsweise z. B. auf N-Typ ein.
  • Die Siliziumschicht 560 behandelt die Oberfläche des darunter liegenden ersten Materials 520 und zweiten Materials 522 chemisch um Bindungen zu erzeugen, die die Oberflächenaustrittsarbeit einstellen werden. Der Fermi-Niveau-Zustand nach der Siliziumbehandlung ist eine Funktion der Parameter der Behandlung mit der Silizium beinhaltenden Substanz, z. B. Aussetzungszeit, Druck und Flussrate. Diese und andere Parameter des Aussetzens einer Silizium beinhaltenden Substanz können beispielsweise zum Einstellen der Austrittsarbeit und zum Erzielen der gewünschten Vt-Niveaus variiert werden. Nachdem die Fermi-Niveaus der oberen Oberfläche des ersten Materials 520 und zweiten Materials 522, z. B. die Gatedielektrikummaterialien, eingestellt sind, wird die Vfb und somit die Vm/Vtp der Anordnung 500 bestimmt. Weil die Siliziumschicht 560 dünn ist, z. B. ein paar Monoschichten oder eine Sub-Monoschicht dick, wird vorteilhafterweise die effektive Oxiddicke (EOT, effective oxide thickness) der in dem ersten Gebiet 504 und dem zweiten Gebiet 506 ausgebildeten Transistoren nicht wesentlich erhöht.
  • Wieder auf 17 Bezug nehmend, umfasst das erste Material 320, das das erste Gatedielektrikummaterial einer PMOS-Anordnung in dem ersten Gebiet 304 umfasst, vorzugsweise ein erstes Element, und das zweite Material 322, das das zweite Gatedielektriummaterial einer NMOS-Anordnung in dem zweiten Gebiet 306 umfasst, umfasst vorzugsweise ein zweites Element, wobei das zweite Element von dem ersten Element verschieden ist. Das erste Material 320 ist beispielsweise vorzugsweise ein P-Typ-Material und das zweite Material 320 ist vorzugsweise ein N-Typ-Material.
  • In diesem Ausführungsbeispiel umfasst das erste Gatedielektrikummaterial 320 vorzugsweise z. B. ein erstes Element, das Al, Y, Sc, Lu, Lr, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Zr oder Yb umfasst, obwohl das erste Element alternativ andere Elemente umfassen kann. Das erste Element kann beispielsweise ein Element von Spalte IIIb des Periodensystems, ein Lanthanoid des Periodensystems, Al oder ein Al-beinhaltendes Material umfassen. In einem Ausführungsbeispiel, wenn z. B. der erste Transistor in dem ersten Gebiet 304 einen Mehrfach-Gate-PMOS-Transistor umfasst, umfasst das erste Gatedielektrikummaterial 320 vorzugsweise z. B. ein Y-beinhaltendes Isoliermaterial oder ein Al-beinhaltendes Isoliermaterial. Diese Materialien sind insbesondere nützlich zum Einstellen oder Anheben der Flachbandspannung VFB des Mehrfach-Gate-PMOS-Transistors und stellen folglich beispielswiese eine Einstellbarkeit der Vt des Mehrfach-Gate-PMOS-Transistors in dem ersten Gebiet 304 bereit. Die anderen hierin beschriebenen Arten von ersten Elementen sind vorzugsweise ebenfalls geeignet, um beispielsweise die Fähigkeit zum Einstellen der Vt des Mehrfach-Gate-PMOS-Transistors in dem ersten Gebiet 304 durch Variieren des Betrags des ersten Elements in dem ersten Gatedielektrikummaterial 320 bereitzustellen. In einem Ausführungsbeispiel umfasst das erste Gatedielektrikummaterial 320 vorzugsweise z. B. ein Al-beinhaltendes Isoliermaterial, ein Y-beinhaltendes Isoliermaterial oder eine Kombination davon.
  • In einem Ausführungsbeispiel umfasst das erste Gatedielektriummaterial 320 vorzugsweise ein viertes Material, das ein erstes Element (wie z. B. Y, Al oder die anderen voranstehend hierin beschriebenen Elemente), kombiniert mit einem fünften Material, wie z. B. Hf, Zr, Ta, Ti, Al oder Si und ebenfalls kombiniert mit entweder O, N oder sowohl O als auch N, umfasst. In einem anderen Ausführungsbeispiel umfasst das erste Gatedielektriummaterial 320 vorzugsweise ein viertes Material, das das erste Element, ein fünftes Material, das Hf, Zr, Ta, Ti, Al oder Si umfasst, und ebenso entweder O, N oder sowohl O als auch N, umfasst, und darüber hinaus ein sechstes Material, wie z. B. Ti, Sr oder Sc, umfasst. Beispielsweise kann das erste Gatedielektrikummaterial 320 YHfO, YHfTiO oder AlO umfassen, obwohl das erste Gatedielektrikummaterial 320 alternativ andere Materialien umfassen kann. Das erste Gatedielektrikummaterial 320 kann ungefähr 5 bis 95% des fünften Materials und ungefähr 95 bis 5% des vierten Materials umfassen. Man beachte, dass das vierte Material hierin ebenso als ein erstes Material bezeichnet wird, das fünfte Material hierin ebenfalls als ein zweites Material bezeichnet wird, und das sechste Material hierin ebenso als ein drittes Material (z. B. in den Ansprüchen) bezeichnet wird.
  • In diesem Ausführungsbeispiel umfasst das zweite Gatedielektrikummaterial 322 der Mehrfach-Gate-NMOS-Anordnung vorzugsweise ebenfalls ein zweites Element, das beispielsweise Hf, La, Sc, Y, Lu, Lr, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Zr oder Yb umfasst, obwohl das zweite Element alternativ andere Elemente umfassen kann. Das zweite Element kann beispielsweise ein Element von Spalte IIIb des Periodensystems, oder ein Lanthanoid des Periodensystems umfassen. In einem Ausführungsbeispiel umfasst das zweite Gatedielektrikummaterial 322 vorzugsweise z. B. ein La-beinhaltendes Isoliermaterial, ein Hf-beinhaltendes Isoliermaterial oder eine Kombination davon.
  • Wenn das zweite Gatedielektrikummaterial 322 La umfasst, dann hebt das La vorteilhafterweise für den Mehrfach-Gate-NMOS-Transistor in Gebiet 306 die Flachbandspannung VFB des Mehrach-Gate-NMOS-Transistors, was die Einstellbarkeit der Schwellenspannung Vt ermöglicht. Die hierin beschriebenen anderen Arten von zweiten Elementen des zweiten Gatedielektrikummaterials 322 sind ebenfalls vorzugsweise geeignet, um beispielsweise die Vt des Mehrfach-Gate-NMOS-Transistors in dem zweiten Gebiet 306 einzustellen.
  • In einem Ausführungsbeispiel umfasst das zweite Gatedielektrikummaterial 322 vorzugsweise ein viertes Material, wie z. B. das zweite Element, kombiniert mit einem fünften Material, wie z. B. Hf, Zr, Ta, Ti, Al oder Si und ebenfalls kombiniert entweder mit O, N oder sowohl O als auch N. In einem anderen Ausführungsbeispiel umfasst das zweite Gatedielektrikummaterial 322 vorzugsweise ein viertes Material, das das zweite Element, ein fünftes Material, das Hf, Zr, Ta, Ti, Al oder Si umfasst und ebenso entweder O, N oder sowohl O als auch N umfasst, und weiterhin ein sechstes Material, wie z. B. Ti, Sr oder Sc, umfasst. Beispielsweise kann das zweite Gatedielektrikummaterial 322 LaHfO oder LaHfTiO umfassen, obwohl das zweite Gatedielektrikummaterial 322 alternativ andere La-beinhaltende Isoliermaterialien oder zweites Element-beinhaltende Materialien umfassen kann. Das zweite Gatedielektrikummaterial 322 kann ungefähr 5 bis 95% des fünften Materials und ungefähr 95 bis 5% des vierten Materials umfassen. Man beachte, dass das vierte Material hierin ebenso als ein erstes Material bezeichnet wird, das fünfte Material hierin ebenso als ein zweites Material bezeichnet wird und das sechste Material hierin ebenso als ein drittes Material (z. B. in den Ansprüchen) bezeichnet wird.
  • In einem anderen Ausführungsbeispiel können die Konzentration des ersten Elements, wie z. B. Al oder Y, in dem Gatedielektrikummaterial 320 des Mehrfach-Gate-PMOS-Transistors und die Konzentration des zweiten Elements, wie z. B. La oder Hf, in dem Gatedielektrikum 322 des Mehrfach-Gate-NMOS-Transistors zum Einstellen der CMOS-Transistoren so variiert werden, dass die Schwellenspannungen Vt symmetrisch sind.
  • In einem anderen Ausführungsbeispiel umfasst beispielsweise das erste Element des ersten dielektrischen Materials 320 des Mehrfach-Gate-PMOS-Transistors in dem ersten Gebiet 304 nicht ein N-Typ-Material, wie z. B. La oder Hf, und das zweite Element des zweiten dielektrischen Materials 322 des Mehrfach-Gate-NMOS-Transistors in dem zweiten Gebiet 306 umfasst nicht ein P-Typ-Material, wie z. B. Al oder Y.
  • Wenn in einigen Ausführungsbeispielen das erste Gatematerial 326 ein Halbleitermaterial umfasst und das zweite Gatematerial 332 ein halbleitendes Material (s. 17) umfasst, dann kann das erste Gatematerial 326 (z. B. für die PMOS-Anordnung) beispielsweise mit einem n-Typ-Dotierstoff, wie z. B. As, P, Sb oder Bi, dotiert werden. Das zweite Gatematerial 332, z. B. für die Mehrfach-Gate-NMOS-Anordnung, kann beispielsweise mit einem p-Typ-Dotierstoff, wie z. B. B, Al, Ga, In oder Tl, oder einem n-Typ-Dotierstoff dotiert werden. Das Dotieren der Gatematerialien macht das Gatematerial z. B. leitender und reduziert oder vermeidet vorteilhafterweise auch einen Polysiliziumverarmungseffekt in den Mehrfach-Gate-Transistoren.
  • Wenn in anderen Ausführungsbeispielen das erste Gatematerial 322 und das zweite Gatematerial 326 einen Leiter oder ein Metall umfassen, können Materialien ebenso in die Gatematerialien 322 und 326 implantiert werden. Beispielsweise kann das erste Gatematerial 322 und/oder das zweite Gatematerial 326 Mo umfassen, und N kann in das Mo implantiert werden. Alternativ kann das erste Gatematerial 322 und/oder das zweite Gatematerial 326 TiN umfassen, und Si kann in das TiN implantiert werden. Das erste Gatematerial 322 und/oder das zweite Gatematerial 326 können alternativ beispielsweise andere Metalle, die mit anderen Materialien implantiert sind, umfassen. Die Implantationsschritte in die Gatematerialien in diesen Ausführungsbeispielen können beispielsweise den Widerstand der Gatematerialien 322 und 326 verringern.
  • In einigen Ausführungsbeispielen werden die Gatedielektrikummaterialien und andere Parameter vorzugsweise so ausgewählt, dass in einigen Ausführungsbeispielen ein Verschieben der Austrittsarbeit um beispielsweise zumindest 200 mV erzielt wird, obwohl alternativ andere Verschiebungen der Austrittsarbeit erzielt werden können. In anderen Ausführungsbeispielen kann z. B. ein „mid-gap-band” von beispielsweise ungefähr 4,6 eV +/– ungefähr 0,1 bis 1 V erzielt werden. Vorteilhafterweise werden in Übereinstimmung mit Ausführungsbeispielen der vorliegenden Erfindung die Materialien der Gatedielektrika der Transistoren und/oder die Verwendung der dünnen Schicht von Silizium variiert und eingestellt, um die Austrittsarbeit auf den gewünschten Wert einzustellen, so dass eine symmetrische Schwellenspannung für die PMOS- und NMOS-Transistoren einer CMOS-Anordnung erzielt wird.
  • Erfindungsgemäß wird nur eine einzige Schicht aus Gatedieletrikummaterial verwendet, so dass insbesondere eine Art von Gatedielektrikummaterial über den Rippenstrukturen 305 abgeschieden wird, und ein Gebiet, z. B. entweder das erste Gebiet 304 oder das zweite Gebiet 306, wird mit einem Dotierstoff implantiert, um das Gatedielektrikummaterial in diesem Gebiet 304 oder 306 zu verändern. Beispielsweise kann in 13, anstatt ein Gatematerial 326 wie in 14 gezeigt abzuscheiden, eine Hartmaske, wie z. B. die in 14 gezeigte 334, direkt über dem Gatedielektrikummaterial 320 (hierin ebenfalls ein erstes Material 320 bezeichnet) in dem zweiten Gebiet 306 abgeschieden werden. Das erste Material in dem ersten Gebiet 304, das unmaskiert ist, wird dann mit einem Dotierstoff implantiert, um ein zweites Material in dem ersten Gebiet 304 auszubilden (wie z. B. das in 16 in dem zweiten Gebiet 306 gezeigte Material 322 – das zweite Gatematerial wäre in diesem Ausführungsbeispiel nicht vorhanden), wodurch das erste Material 320 in dem zweiten Gebiet 306 unverändert zurückgelassen wird (in den Zeichnungen nicht gezeigt).
  • In diesem Ausführungsbeispiel ist es vorteilhafterweise erforderlich, dass beispielsweise eine einzige Schicht des Gatedielektrikummaterials 320 und eine einzige Schicht eines Gatematerials, wie z. B. Gatematerial 126 in 5, über den Rippenstrukturen 105/305 des Werkstücks abgeschieden werden, wodurch die Anzahl der Herstellungsprozessschritte verringert wird. Das Gatedielektrikummaterial wird in einem Gebiet durch Implantieren des Dotierstoffs verändert, so dass die Gatedielektrika der Transistoren verschieden sind.
  • In diesem Ausführungsbeispiel umfasst das Gatedielektrikummaterial (z. B. 320 in 14) vorzugsweise z. B. HfO2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5, La2O3, Nitride davon, SixNy, SiON, SiO2 oder Kombinationen davon, obwohl das Gatedielektrikummaterial 320 alternativ andere Materialien, wie z. B. die voranstehend hierin beschriebenen Materialien umfassen kann. Das Gatedielektrikummaterial 320 kann eine Dicke von beispielsweise ein paar zig nm (ein paar 100 Angström) oder weniger umfassen. Das Gatematerial 320 kann beispielsweise ein Halbleitermaterial oder ein Metall umfassen. Beispielsweise kann das Gatematerial (z. B. 126 in 5) Polysilizium, andere Halbleitermaterialien, TiN, TiCN, TiSiN, HfN, TaN, TaCN, W, Al, Ru, RuTa, TaSiN, NiSix, CoSix, TiSix, Ir, Y, Pt, Ti, PtTi, Pd, Re, Rh, (Boride, Phosphide oder Antimonide von Ti), Hf, Zr, TiAlN, Mo, MoN, ZrSiN, ZrN, HfN, HfSiN, WN, Ni, Pr, VN, TiW, ein vollständig silizidiertes Gatematerial (FUSI), andere Metalle und/oder Kombinationen davon, oder andere Materialien, wie z. B. die hierin voranstehend beschriebenen Materialien, umfassen.
  • In diesem Ausführungsbeispiel wird ein Fermi-Pinning-Material vorzugsweise in das erste Gebiet 304 implantiert, wo ein Mehrfach-Gate-PMOS-Transistor ausgebildet werden wird. Das Fermi-Pinning-Material wird, wie gezeigt, vorzugsweise in das erste Gebiet 304, aber nicht in das zweite Gebiet 306 implantiert. Beispielsweise können das Gatedielektrikummaterial und/oder das Gatematerial während des Implantationsprozesses mit Fotoresist oder einem Isoliermaterial bedeckt sein. Das Implantieren des Fermi-Pinning-Materials kann beispielsweise ein Implantieren von Aluminium umfassen, obwohl das implantierte Fermi-Pinning-Material alternativ andere Fermi-Pinning-Materialien umfassen kann.
  • Das Fermi-Pinning-Material kann beispielsweise implantiert werden, nachdem das Gatematerial abgeschieden ist oder bevor das Gatematerial abgeschieden wird. Wenn das Gatematerial zuerst abgeschieden wird, dann wird das Fermi-Pinning-Material vorzugsweise in zumindest das Gatematerial über dem ersten Gebiet 304 des Werkstücks 302 implantiert. Beispielsweise wird in einem anderen Ausführungsbeispiel das Fermi-Pinning-Material vorzugsweise ebenso in eine obere Oberfläche des Gatedielektrikummaterials in dem ersten Gebiet 304 implantiert.
  • Weil das Fermi-Pinning-Material in das erste Gebiet 304 und nicht das zweite Gebiet 306 des Werkstücks 402 implantiert wird, sind das Gatematerial und/oder das Gatedielektrikummaterial für das erste Gebiet 304 und das zweite Gebiet 306, wie in den 9 und 10 gezeigt, nun vorteilhafterweise verschieden, wodurch eine neue Mehrfach-Gate-CMOS-Anordnung mit verschiedenen Gatedielektrikummaterialien und einer symmetrischen Vt für einen Mehrfach-Gate-PMOS-Transistor und einen Mehrfach-Gate-NMOS-Transistor hergestellt wird. Dieses Ausführungsbeispiel ist vorteilhaft, weil die Anzahl von für die Herstellung der Halbleiteranordnung 300 erforderlichen Lithografiemasken weiter reduziert wird.
  • Ein anderes Ausführungsbeispiel der vorliegenden Erfindung beinhaltet eine Halbleiteranordnung und ein Verfahren zur Herstellung derselben, wobei ein erster Mehrfach-Gate-Transistor ein erstes Gatedielektrikummaterial umfasst und ein zweiter Mehrfach-Gate-Transistor in der Nähe des ersten Transistors ein zweites Gatedielektrikummaterial umfasst, wobei das zweite Gatedielektrikummaterial von dem ersten Gatedielektrikummaterial verschieden ist. Entweder das erste Gatedielektrikummaterial, das zweite Gatedielektrikummaterial oder sowohl das erste Gatedielektrikummaterial als auch das zweite Gatedielektrikummaterial haben eine dielektrische Kontante von ungefähr 4,0 oder größer. Entweder das erste Gatedielektriummaterial, das zweite Gatedielektrikummaterial oder sowohl das erste Gatedielektrikummaterial als auch das zweite Gatedielektrikummaterial umfassen implantiertes Fermi-Pinning-Material. Das Fermi-Pinning-Material umfasst vorzugsweise z. B. Hf, La, Al, Y, Sc, Lu, Lr, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Zr, Yb oder Kombinationen davon, obwohl das erste Gatedielektrikummaterial und/oder das zweite Gatedielektrikummaterial ebenso andere Materialien beinhalten können.
  • Das Fermi-Pinning-Material des ersten Gatedielektrikummaterials und/oder zweiten Gatedielektrikummaterials kann beispielsweise implantiert oder abgeschieden werden. In einigen Ausführungsbeispielen umfasst der erste Mehrfach-Gate-Transistor eine Vielzahl von Gateelektroden in der Nähe des ersten Gatedielektrikummaterials und das Fermi-Pinning-Material wird in zumindest die Vielzahl von Gateelektroden implantiert, insbesondere kann das Fermi-Pinning-Material so in das erste Gatedielektrikummaterial implantiert werden. In einigen Ausführungsbeispielen kann das Fermi-Pinning-Material in das zweite Gatedielektrikummaterial implantiert werden, aber nicht in das erste Gatedielektrikummaterial. Beispielsweise kann eine einzelne Art von dielektrischem Material sowohl über dem ersten Mehrfach-Gate-Transistor als auch dem zweiten Mehrfach-Gate-Transistor abgeschieden werden, und die einzelne Art von dielektrischem Material wird über dem zweiten Mehrfach-Gate-Transistor durch Implantieren des Fermi-Pinning-Materials in die einzelne Art von dielektrischem Material über dem zweiten Mehrfach-Gate-Transistor verändert, aber nicht über dem ersten Mehrfach-Gate-Transistor. In noch einem anderen Ausführungsbeispiel kann beispielsweise eine Art von Fermi-Pinning-Material in das dielektrische Material in einem Gebiet implantiert werden, und eine verschiedene Art von Fermi-Pinning-Material kann in ein anderes Gebiet implantiert werden.
  • Experimentelle Ergebnisse haben gezeigt, dass ein Mehrfach-Gate-Transistor mit einem HfO2 umfassenden Gatedielektrikum und einer Polysilizium umfassenden Gateelektrode eine effektive Austrittsarbeit von 4,2 eV hat, und folglich ist diese Materialkombination ein bevorzugtes Ausführungsbeispiel für eine Mehrfach-Gate-PMOS-Anordnung. Experimentelle Ergebnisse haben ebenso gezeigt, dass ein Mehrfach-Gate-Transistor mit einem Al2O3 umfassenden Gatedielektrikum und einer Polysilizium umfassenden Gateelektrode eine effektive Austrittsarbeit von 4,8 eV hat, und folglich ist diese Materialkombination ein bevorzugtes Ausführungsbeispiel für eine Mehrfach-Gate-NMOS-Anordnung. Als weiteres Beispiel hat sich gezeigt, dass die gleichen Gatedielektriummaterialien, verwendet mit einer TiN umfassenden Gateelektrode, eine effektive Austrittsarbeit von ungefähr 4,4 eV bzw. 4,7 eV für die jeweiligen HfO2- bzw. Al2O3-Gatedielektrikummaterialien haben, und folglich sind diese Materialkombinationen ebenfalls bevorzugte Ausführungsbeispiele für eine PMOS- bzw. NMOS-Anordnung. LaOx und YOx sind beispielsweise ebenso bevorzugte Gatedielektrikummaterialien für eine Mehrfach-Gate-PMOS- bzw. -NMOS-Anordnung. Andere Materialkombinationen können ebenfalls verwendet werden, wie voranstehend hierin beschrieben.
  • Neue Mehrfach-Gate-CMOS-Anordnungen werden unter Verwendung der hierin beschriebenen neuen Herstellungsverfahren ausgebildet. Die Mehrfach-Gate-CMOS-Anordnung hat eine symmetrische Schwellenspannung, z. B. für die PMOS- und NMOS-Transistoren. Beispielsweise kann Vtp ungefähr –0,2 bis –5 V sein, und Vtn kann im Wesentlichen der gleiche positive Wert, z. B. ungefähr +0,2 bis +5 V sein. Mehrere Verfahren zur Herstellung von Mehrfach-Gate-CMOS-Anordnungen werden offenbart, wobei das Gatedielektrikummaterial der Mehrfach-Gate-PMOS-Anordnung von dem Gatedielektrikummaterial für die Mehrfach-Gate-NMOS-Anordnung verschieden ist. Ein anderer Vorteil davon, verschiedene Gatedielektrikummaterialien für die hierin beschriebenen Mehrfach-Gate-NMOS- und -PMOS-Transistoren zu haben, ist das Bereitstellen der Fähigkeit, die Elektronen- und Lochmobilität unter Verwendung zweier verschiedener Gatedielektrikummaterialien leichter optimieren zu können.
  • Ausführungsbeispiele der vorliegenden Erfindung verwenden ein Verständnis von Materialien, wie z. B. dass Si-Al an p-Typ heftet und Si-Hf an n-Typ heftet, um einen Vorteil aus dem Fermi-Pinningeffekt zu ziehen, anstatt zu versuchen, den Effekt zu lösen oder um ihn herum zu arbeiten. Die Schwellenspannung Vt wird verringert und die Flachbandspannung ist leicht einzustellen. Ausführungsbeispiele der Erfindung können dielektrische Materialien mit hohem k als das Gatedielektrikum für Mehrfach-Gate-Transistoren unter Verwendung von Polysilizium-, Metall- oder FUSI-Gateelektroden verwenden. Die Metallgateelektroden der Mehrfach-Gate-Transistoren können entweder ein einzelnes Metall oder Metalle mit doppelter Austrittsarbeit (dual work function) umfassen, z. B. kann die Gateelektrode für die Mehrfach-Gate-PMOS- und -NMOS-Transistoren das gleiche Material oder verschiedene Materialien sein.

Claims (10)

  1. Halbleiteranordnung (100 bis 500) mit: einem Werkstück (102 bis 502), wobei das Werkstück (102 bis 502) ein erstes Gebiet (104 bis 504) und ein zweites Gebiet (106 bis 506) in der Nähe des ersten Gebiets (104 bis 504) beinhaltet; einem ersten Transistor, der in dem ersten Gebiet (104 bis 504) des Werkstücks (102 bis 502) angeordnet ist, wobei der erste Transistor zumindest zwei erste Gateelektroden (320, 420) und ein erstes Gatedielektrikum (320, 420, 520), das in der Nähe jeder der zumindest zwei ersten Gateelektroden (326, 426, 526) angeordnet ist, beinhaltet; und einem zweiten Transistor, der in dem zweiten Gebiet (106 bis 506) des Werkstücks (102 bis 502) angeordnet ist, wobei der zweite Transistor zumindest zwei zweite Gateelektroden (332, 432, 532) und ein zweites Gatedielektrikum (322, 422, 522), das in der Nähe jeder der zumindest zwei zweiten Gateelektroden (332, 432, 532) angeordnet ist, beinhaltet, wobei das zweite Gatedielektrikum (322, 422, 522) von dem ersten Gatedielektrikum (320, 420, 520) verschieden ist, wobei der erste Transistor ein erster Mehrfach-Gate-Transistor und der zweite Transistor ein zweiter Mehrfach-Gate-Transistor ist, die aus einer Vielzahl von Rippenstrukturen (105 bis 505) gebildet sind, und wobei das erste Gatedielektrikum (320 bis 520) und das zweite Gatedielektrikum (322 bis 522) aus einer einzigen Schicht von Gatedielektrikummaterial gebildet sind, die über der Vielzahl von Rippenstrukturen (105 bis 505) angeordnet ist und die ein implantiertes Fermi-Pinning-Material enthält, das im ersten Mehrfach-Gate-Transistor implantiert ist, aber nicht im zweiten Mehrfach-Gate-Transistor.
  2. Halbleiteranordnung (100 bis 500) nach Patentanspruch 1, dadurch gekennzeichnet, dass das erste Gatedielektrikum (320, 420, 520) eine erste Austrittsarbeit des ersten Transistors einrichtet, wobei das zweite Gatedielektrikum (322, 422, 522) eine zweite Austrittsarbeit des zweiten Transistors einrichtet und wobei die zweite Austrittsarbeit von der ersten Austrittsarbeit verschieden ist.
  3. Halbleiteranordnung (100 bis 500) nach Patentanspruch 1, dadurch gekennzeichnet, dass der erste Transistor zumindest eine erste Rippenstruktur umfasst, wobei die zumindest zwei ersten Gateelektroden an einer ersten Seitenwand der zumindest einen ersten Rippenstruktur und einer zweiten Seitenwand der zumindest einen ersten Rippenstruktur angeordnet sind, die der ersten Seitenwand der zumindest einen ersten Rippenstruktur gegenüberliegt, wobei die zumindest eine erste Rippenstruktur einen Kanal des ersten Transistors umfasst, wobei der zweite Transistor zumindest eine zweite Rippenstruktur umfasst, wobei die zumindest zwei zweiten Gateelektroden an einer ersten Seitenwand der zumindest einen zweiten Rippenstruktur und einer zweiten Seitenwand der zumindest einen zweiten Rippenstruktur angeordnet sind, die der ersten Seitenwand der zumindest einen zweiten Rippenstruktur gegenüberliegt, wobei die zumindest eine zweite Rippenstruktur einen Kanal des zweiten Transistors umfasst, wobei der erste Transistor drei erste Gateelektroden (426) beinhaltet, wobei eine der drei ersten Gateelektroden (426) auf einer oberen Oberfläche der zumindest einen ersten Rippenstruktur angeordnet ist, und wobei der zweite Transistor drei zweite Gateelektroden (432) beinhaltet, wobei eine der drei zweiten Gateelektroden (432) auf einer oberen Oberfläche der zumindest einen zweiten Rippenstruktur angeordnet ist.
  4. Halbleiteranordnung (100 bis 500) nach Patentanspruch 1, dadurch gekennzeichnet, dass das erste Gatedielektrikum (320, 420, 520) und das zweite Gatedielektrikum (322, 422, 522) HfO2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5, La2O3, SiO2, TiO2, CeO2, Bi4Si2O12, WO3, Y2O3, LaAlO3, BST (Ba(a-x)SrxTiO3), PST (PbScxTa(1-a)O3), Nitride davon, SixNy, SiON, HfAlOx, HfAlOxN1-x-y, ZrAlOx, ZrAlOxNy, SiAlOx, SiAlOxN1-x-y, HfSiAlOx, HfSiAlOxNy, ZrSiAlOx, ZrSiAlOxNy, PZN (PbZnxNb(1-x)O3), PZT (PbZrxTi(1-x)O3), PMN (PbMgxNb(1-x)O3) oder Kombinationen davon umfassen.
  5. Halbleiteranordnung (100 bis 500) nach Patentanspruch 1, dadurch gekennzeichnet, dass der erste Transistor ein PMOS-Transistor ist, wobei der zweite Transistor ein NMOS-Transistor ist, wobei eine erste Austrittsarbeit des ersten Transistors 4,7 bis 5,6 eV beträgt, und wobei eine zweite Austrittsarbeit des zweiten Transistors 3,6 bis 4,5 eV beträgt.
  6. Halbleiteranordnung (100 bis 500) nach Patentanspruch 5, dadurch gekennzeichnet, dass der PMOS-Transistor und der NMOS-Transistor symmetrische Schwellenspannungen haben.
  7. Halbleiteranordnung (100 bis 500) nach Patentanspruch 5, dadurch gekennzeichnet, dass das erste Gatedielektrikum (320, 420, 520) ein erstes Element des Periodensystems beinhaltet, das Al, Y, Sc, Lu, Lr, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Zr oder Yb umfasst, wobei das zweite Gatedielektrikum (322, 422, 522) ein zweites Element des Periodensystems beinhaltet, das Hf, La, Sc, Y, Lu, Lr, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Zr oder Yb umfasst, wobei das zweite Element von dem ersten Element verschieden ist.
  8. Verfahren zur Herstellung einer Halbleiteranordnung (100 bis 500) mit den Schritten: Ausbilden eines ersten Mehrfach-Gate-Transistors, der ein erstes Gatedielektrikummaterial (320, 420, 520) umfasst; und Ausbilden eines zweiten Mehrfach-Gate-Transistors in der Nähe des ersten Transistors, wobei der zweite Transistor ein zweites Gatedielektrikummaterial (322, 422, 522) umfasst, wobei das zweite Gatedielektrikummaterial (322, 422, 522) von dem ersten Gatedielektrikummaterial (320, 420, 520) verschieden ist, und wobei entweder das erste Gatedielektrikummaterial (320, 420, 520), das zweite Gatedielektrikummaterial (322, 422, 522) oder sowohl das erste Gatedielektrikummaterial (320, 420, 520) als auch das zweite Gatedielektrikummaterial (322, 422. 522) eine dielektrische Konstante von 4,0 oder größer haben, wobei das Ausbilden des ersten Mehrfach-Gate-Transistors und das Ausbilden des zweiten Mehrfach-Gate-Transistors ein Ausbilden einer Vielzahl von Rippenstrukturen (105 bis 505), ein Abscheiden einer einzigen Schicht von Gatedielektrikummaterial über der Vielzahl von Rippenstrukturen (105 bis 505) und ein Implantieren eines Fermi-Pinning-Materials in das erste Gatedielektrikummaterial der einzigen Schicht von Gatedielektrikummaterial des ersten Mehrfach-Gate-Transistors umfasst, aber nicht in das zweite Gatedielektrikummaterial der einzigen Schicht von Gatedielektrikummaterial des zweiten Mehrfach-Gate-Transistors.
  9. Verfahren nach Patentanspruch 8, wobei sowohl das erste Gatedielektrikummaterial (320, 420, 520) als auch das zweite Gatedielektrikummaterial (322, 422, 522) ein Fermi-Pinning-Material umfassen.
  10. Verfahren nach Patentanspruch 9, wobei das Fermi-Pinning-Material Hf, La, Al, Y, Sc, Lu, Lr, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Zr, Yb oder Kombinationen davon umfasst.
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