DE112007000700T5 - Trench-FET mit hoher Dichte und integrierter Schottky-Diode und Herstellungsverfahren - Google Patents

Trench-FET mit hoher Dichte und integrierter Schottky-Diode und Herstellungsverfahren Download PDF

Info

Publication number
DE112007000700T5
DE112007000700T5 DE112007000700T DE112007000700T DE112007000700T5 DE 112007000700 T5 DE112007000700 T5 DE 112007000700T5 DE 112007000700 T DE112007000700 T DE 112007000700T DE 112007000700 T DE112007000700 T DE 112007000700T DE 112007000700 T5 DE112007000700 T5 DE 112007000700T5
Authority
DE
Germany
Prior art keywords
silicon
layer
region
regions
trenches
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE112007000700T
Other languages
English (en)
Other versions
DE112007000700B4 (de
Inventor
Paul West Jordan Thorup
Ashok Sandy Challa
Bruce Douglas Murray Marchant
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Semiconductor Corp
Original Assignee
Fairchild Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Semiconductor Corp filed Critical Fairchild Semiconductor Corp
Publication of DE112007000700T5 publication Critical patent/DE112007000700T5/de
Application granted granted Critical
Publication of DE112007000700B4 publication Critical patent/DE112007000700B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates

Abstract

Struktur, die einen Trench-FET und eine Schottky-Diode umfasst, die monolithisch integriert sind, wobei der Trench-FET und die Schottky-Diode, die monolithisch integriert sind, umfassen:
ein Paar von Gräben, die in einer ersten Siliziumregion eines ersten Leitfähigkeitstyps enden;
zwei Body-Regionen eines zweiten Leitfähigkeitstyps zwischen dem Paar von Gräben, wobei die zwei Body-Regionen durch eine zweite Siliziumregion des ersten Leitfähigkeitstyps getrennt sind;
eine Source-Region des ersten Leitfähigkeitstyps über jeder Body-Region;
eine Kontaktöffnung, die sich zwischen dem Paar von Gräben bis in eine Tiefe unterhalb der Source-Regionen erstreckt; und
eine Verbindungsschicht, welche die Kontaktöffnung ausfüllt, um die Source-Regionen und die zweite Siliziumregion elektrisch zu kontaktieren, wobei die Verbindungsschicht einen Schottky-Kontakt mit der zweiten Siliziumregion bildet.

Description

  • QUERVERWEISE AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung steht in Beziehung zu der US-Anmeldung mit der Nummer 11/026,276, die am 29. Dezember 2004 eingereicht wurde und dem gleichen Rechtsinhaber gehört, und deren Offenbarung durch Bezugnahme hierin in jeder Hinsicht vollständig enthalten ist.
  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung betrifft allgemein die Technologie der Leistungshalbleitereinrichtungen, und insbesondere Strukturen und Verfahren zum Ausbilden eines Trench-Gate-Feldeffekttransistors (FET) und einer Schottky-Diode, die monolithisch integriert sind.
  • Bei aktuellen elektronischen Einrichtungen trifft man häufig die Verwendung mehrerer Stromversorgungsbereiche an. Beispielsweise sind zentrale Verarbeitungseinheiten bei einigen Anwendungen so konzipiert, dass sie in Abhängigkeit von der Rechenlast zu speziellen Zeitpunkten mit unterschiedlichen Versorgungsspannungen arbeiten. Folglich haben sich in der Elektronik DC/DC-Wandler stark vermehrt, um die weitreichenden Stromversorgungsbedürfnisse der Schaltungen zu befriedigen. Gebräuchliche DC/DC-Wandler verwenden Schalter mit einem hohen Wirkungsgrad, die typischerweise als Leistungs-MOSFETs implementiert sind. Der Leistungsschalter wird gesteuert, um geregelte Energiequanten an die Last unter Verwendung beispielsweise einer pulsbreitenmodulierten Methodik (PWM-Methodik) zu liefern.
  • 1 zeigt einen Schaltplan für einen herkömmlichen DC/DC-Wandler. Ein PWM-Controller 100 treibt die Gate-Anschlüsse eines Paars von Leistungs-MOSFETs Q1 und Q2, um die Lieferung von Ladung an die Last zu regeln. Der MOSFET-Schalter Q2 wird in der Schaltung als ein synchroner Gleichrichter verwendet. Um einen Durchschuss-Strom zu vermeiden, müssen beide Schalter gleichzeitig ausgeschaltet sein, bevor einer von ihnen eingeschaltet wird. Während dieser "Totzeit" kann die interne Diode eines jeden MOSFET-Schalters, die üblicherweise als eine "Body-Diode" bezeichnet wird, Strom leiten. Unglücklicherweise weist die Body-Diode eine relativ hohe Durchlassspannung auf, und Energie wird verschwendet. Um den Wandlungswirkungsgrad der Schaltung zu verbessern, wird oft eine Schottky-Diode 102 parallel zu der Body-Diode des MOSFETs (Q2) extern hinzugefügt. Da eine Schottky-Diode eine niedrigere Durchlassspannung als die Body-Diode aufweist, ersetzt die Schottky-Diode 102 effektiv die Body-Diode des MOSFETs. Die niedrigere Durchlassspannung der Schottky-Diode führt zu einem verbesserten Leistungsverbrauch.
  • Viele Jahre lang wurde die Schottky-Diode außerhalb des MOSFET-Schaltergehäuses implementiert. Vor kurzem haben einige Hersteller Produkte vorgestellt, bei welchen diskrete Schottky-Dioden mit diskreten Leistungs-MOSFET-Einrichtungen in einem Gehäuse eingebaut sind. Es gab auch monolithische Implementierungen von Leistungs-MOSFETs mit einer Schottky-Diode. Ein Beispiel eines herkömmlichen Trench-MOSFETs und einer Schottky-Diode, die monolithisch integriert sind, ist in 2 gezeigt. Eine Schottky-Diode 210 ist zwischen zwei Gräben 200-3 und 200-4 ausgebildet, die auf beiden Seiten von Trench-MOSFET-Zellen um geben sind. Ein Substrat vom N-Typ 202 bildet den Kathodenanschluss der Schottky-Diode 210 sowie den Drain-Anschluss des Trench-MOSFETs. Eine leitfähige Schicht 218 stellt den Anodenanschluss der Diode bereit und dient auch als die Source-Verbindungsschicht für MOSFET-Zellen. Die Gate-Elektroden in den Gräben 200-1, 200-2, 200-3, 200-4 und 200-5 sind in einer dritten Dimension miteinander verbunden und werden daher auf ähnliche Weise getrieben. Die Trench-MOSFET-Zellen umfassen ferner "Body"-Regionen 208 mit einer Source-Region 212 und Heavy-Body-Regionen 214 darin.
  • Die Schottky-Dioden in 2 sind zwischen Trench-MOSFET-Zellen eingestreut. Als Folge verbrauchen die Schottky-Dioden einen wesentlichen Teil der aktiven Fläche, was zu einer niedrigeren Strombelastbarkeit oder einer größeren Größe des Dies oder Rohchips führt. Es besteht daher ein Bedarf für eine Schottky-Diode und einen Trench-Gate-FET mit verbesserten Leistungskennlinien, die monolithisch und dicht integriert sind.
  • KURZZUSAMMENFASSUNG DER ERFINDUNG
  • Gemäß einer Ausführungsform der Erfindung umfassen ein Trench-FET und eine Schottky-Diode, die monolithisch integriert sind, ein Paar von Gräben (trenches), die in einer ersten Siliziumregion eines ersten Leitfähigkeitstyps enden. Zwei Body-Regionen eines zweiten Leitfähigkeitstyps, die durch eine zweite Siliziumregion des ersten Leitfähigkeitstyps getrennt sind, sind zwischen dem Paar von Gräben angeordnet. Eine Source-Region des ersten Leitfähigkeitstyps ist über jeder Body-Region angeordnet. Eine Kontaktöffnung erstreckt sich zwischen dem Paar von Gräben in eine Tiefe unterhalb der Source-Regionen. Eine Verbindungsschicht füllt die Kontaktöffnung aus, um die Source-Regionen und die zweite Siliziumregion elektrisch zu kontaktieren. Dort, wo die Verbindungsschicht die zweite Siliziumregion elektrisch kontaktiert, wird ein Schottky-Kontakt gebildet.
  • Bei einer Ausführungsform weist die erste Siliziumregion eine höhere Dotierkonzentration als die zweite Siliziumregion auf.
  • Bei einer weiteren Ausführungsform erstreckt sich jede Body-Region vertikal zwischen einer entsprechenden Source-Region und der ersten Siliziumregion, und die Verbindungsschicht kontaktiert elektrisch die zweite Siliziumregion in einer Tiefe entlang der unteren Hälfte der Body-Regionen.
  • Bei einer weiteren Ausführungsform weist jede der zwei Body-Regionen eine im Wesentlichen einheitliche Dotierkonzentration auf.
  • Bei einer weiteren Ausführungsform ist eine Heavy-Body-Region des zweiten Leitfähigkeitstyps zwischen dem Paar von Gräben derart ausgebildet, dass die Heavy-Body-Region jede der zwei Body-Regionen und die zweite Siliziumregion elektrisch kontaktiert.
  • Bei einer weiteren Ausführungsform sind die zwei Body-Regionen, die Source-Regionen und die Heavy-Body-Region mit dem Paar von Gräben selbstausgerichtet.
  • Bei einer weiteren Ausführungsform weisen die zwei Body-Regionen und die zweite Siliziumregion im Wesentlichen die gleiche Tiefe auf.
  • Gemäß einer weiteren Ausführungsform der Erfindung sind ein Trench-FET und eine Schottky-Diode, die monolithisch integriert sind, wie folgt ausgebildet. Es sind zwei Gräben ausgebildet, die sich durch eine obere Siliziumschicht erstrecken und in einer unteren Siliziumschicht enden. Die obere und die untere Siliziumschicht weisen einen ersten Leitfähigkeitstyp auf und die obere Siliziumschicht erstreckt sich über der unteren Siliziumschicht. Eine erste und eine zweite Siliziumregion eines zweiten Leitfähigkeitstyps werden in der oberen Siliziumschicht zwischen dem Paar von Gräben ausgebildet. Eine dritte Siliziumregion des ersten Leitfähigkeitstyps wird so ausgebildet, dass sie sich in die erste und zweite Siliziumregion zwischen dem Paar von Gräben derart erstreckt, dass verbleibende untere Abschnitte der ersten und zweiten Siliziumregion zwei Body-Regionen bilden, die durch einen Abschnitt der oberen Siliziumschicht getrennt sind. Ein Silizium-Ätzvorgang wird ausgeführt, um eine Kontaktöffnung auszubilden, die sich durch die erste Siliziumregion derart erstreckt, dass äußere Abschnitte der ersten Siliziumregion übrig bleiben. Die äußeren Abschnitte der ersten Siliziumregion bilden Source-Regionen. Eine Verbindungsschicht wird ausgebildet, welche die Kontaktöffnung ausfüllt, um die Source-Regionen und den Abschnitt der oberen Siliziumschicht elektrisch zu kontaktieren. Dort, wo die Verbindungsschicht die zweite Siliziumregion elektrisch kontaktiert, wird ein Schottky-Kontakt gebildet.
  • Bei einer Ausführungsform weist die untere Siliziumschicht eine höhere Dotierkonzentration als die obere Siliziumschicht auf.
  • Bei einer weiteren Ausführungsform wird der elektrische Kontakt zwischen der Verbindungsschicht und dem Abschnitt der oberen Siliziumschicht in einer Tiefe unterhalb der Source-Regionen hergestellt.
  • Bei einer weiteren Ausführungsform weist jede der ersten und zweiten Regionen eine im Wesentlichen einheitliche Dotierkonzentration auf.
  • Bei einer weiteren Ausführungsform wird eine Heavy-Body-Region des zweiten Leitfähigkeitstyps zwischen dem Paar von Gräben ausgebildet. Die Heavy-Body-Region erstreckt sich in die zwei Body-Regionen und in dem Abschnitt der oberen Siliziumschicht.
  • Bei noch einer weiteren Ausführungsform sind die zwei Body-Regionen, die Source-Regionen und die Heavy-Body-Region mit dem Paar von Gräben selbstausgerichtet.
  • Ein besseres Verständnis der Natur und der Vorteile der hierin offenbarten Erfindung kann durch Bezugnahme auf die verbleibenden Abschnitte der Beschreibung und die beigefügten Zeichnungen erreicht werden.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein Schaltplan für einen herkömmlichen DC/DC-Wandler, welcher Leistungs-MOSFETs mit einer Schottky-Diode verwendet;
  • 2 zeigt eine Querschnittsansicht eines herkömmlichen Trench-MOSFETs und einer Schottky-Diode, die monolithisch integriert sind;
  • 3 ist eine beispielhafte vereinfachte isometrische Ansicht eines Abschnitts eines Felds von streifenförmigen Zellen, von denen jede einen Trench-MOSFET und eine darin integrierte Schottky-Diode gemäß einer Ausführungsform der Erfindung aufweist;
  • 4 zeigt eine Querschnittsansicht entlang von Heavy-Body-Regionen 326 in 3;
  • 5 ist eine vereinfachte Querschnittsansicht, die gemäß einer Ausführungsform der Erfindung eine zu der in 3 und 4 gezeigten alternative Implementierung der Heavy-Body-Region zeigt;
  • 6A–6F sind vereinfachte Querschnittsansichten, die eine beispielhafte Prozesssequenz zur Ausbildung des Trench-MOSFETs und der Schottky-Diode, die monolithisch integriert sind und die in 3 gezeigt sind, gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulichen; und
  • 7A–7C zeigen simulierte Lawinenstromflusslinien für drei verschiedene Vertiefungstiefen in einer Struktur eines Trench-MOSFETs und einer Schottky-Diode, die monolithisch integriert sind.
  • GENAUE BESCHREIBUNG DER ERFINDUNG
  • In Übereinstimmung mit Ausführungsformen der Erfindung wird eine Schottky-Diode auf optimale Weise mit einem Trench-MOSFET in einer einzigen Zelle integriert, die in einem Feld derartiger Zellen viele Male wiederholt wird. Bei der Integration der Schottky-Diode wird nur eine minimale oder gar keine aktive Fläche geopfert, und dennoch ist die Gesamtfläche der Schottky-Diode groß genug, um 100% der Leitung der Diode in Durchlassrichtung zu handhaben. Die MOSFET-Body-Diode wird daher niemals eingeschaltet, wodurch Sperrverzögerungsverluste beseitigt wer den. Ferner werden aufgrund des niedrigeren Durchlassspannungsabfalls einer Schottky-Diode im Vergleich zu demjenigen der MOSFET-Body-Diode Leistungsverluste verringert.
  • Darüber hinaus ist die Schottky-Diode mit dem MOSFET derart integriert, dass der Schottky-Kontakt unterhalb der MOSFET-Source-Regionen gebildet wird. Dies lenkt den Lawinenstrom vorteilhafterweise von den Source-Regionen weg zu den Schottky-Regionen hin um, was verhindert, dass der parasitäre Bipolartransistor eingeschaltet wird. Dadurch wird die Robustheit der Einrichtung verbessert. Dieses Merkmal der Erfindung beseitigt auch größtenteils den Bedarf für Heavy-Body-Regionen, die typischerweise bei jeder MOSFET-Zelle mit Strukturen nach dem Stand der Technik benötigt werden, um zu verhindern, dass der parasitäre Bipolartransistor eingeschaltet wird. Stattdessen werden Inseln mit Heavy-Body-Regionen periodisch und weit voneinander entfernt eingebaut, nur um einen guten Kontakt von Source-Metall zu der Body-Region sicherzustellen. Im Wesentlichen werden die Heavy-Body-Regionen, die bei Trench-MOSFETs nach dem Stand der Technik benötigt werden, größtenteils durch die Schottky-Diode ersetzt. Entsprechend wird keine zusätzliche Siliziumfläche für die Schottky-Diode reserviert.
  • 3 ist eine beispielhafte vereinfachte isometrische Ansicht eines Abschnitts eines Felds von streifenförmigen Zellen, von denen jede gemäß einer Ausführungsform der Erfindung einen Trench-MOSFET und eine darin integrierte Schottky-Diode aufweist. Eine hochdotierte Region vom N-Typ (N+) 302 überlagert ein (nicht gezeigtes) Siliziumsubstrat vom N-Typ, welches eine noch höhere Dotierkonzentration (N++) aufweist als die (N+)-Region 302. Eine Vielzahl von Gräben 304 erstreckt sich in eine vorbestimmte Tiefe in der (N+)-Region 302. Eine Abschirmelektrode 305 und eine darüberliegende Gate-Elektrode 308 sind in jeden Graben 304 einge bettet. Bei einer Ausführungsform umfassen die Abschirmelektroden 305 und die Gate-Elektroden 308 Polysilizium. Ein Dielektrikum 310 zwischen den Elektroden isoliert die Gate- und Abschirmelektrode voneinander. Eine Abschirm-Dielektrikumsschicht 312 kleidet die unteren Seitenwände und den Boden jedes Grabens 304 aus und isoliert die Abschirmelektroden 305 von der umgebenden (N+)-Region 302. Ein Gate-Dielektrikum 316, welches dünner als das Abschirm-Dielektrikum 312 ist, kleidet die oberen Seitenwände der Gräben 304 aus. Eine dielektrische Haube 314 erstreckt sich über jeder Gate-Elektrode 308. Bei einer Ausführungsform sind die Abschirmelektroden 305 mit Source-Regionen entlang einer dritten Dimension elektrisch verbunden und sind somit im Betrieb auf das gleiche Potenzial wie die Source-Regionen vorgespannt. Bei weiteren Ausführungsformen sind die Abschirmelektroden 305 mit den Gate-Elektroden 308 entlang einer dritten Dimension elektrisch verbunden, oder sie können floaten.
  • Zwei Body-Regionen 318 vom P-Typ, die durch eine leicht dotierte Region 320 vom N-Typ (N–) getrennt sind, liegen zwischen je zwei benachbarten Gräben 304. Jede Body-Region 318 erstreckt sich entlang der Seitenwand eines Grabens. Bei den verschiedenen Ausführungsformen, die in den Figuren gezeigt und hierin beschrieben sind, weisen die Regionen 318 und die (N–)-Region 320 im Wesentlichen die gleiche Tiefe auf, jedoch können die Body-Regionen 318 ohne irgendeine wesentliche Auswirkung auf den Betrieb der Einrichtung ein wenig seichter oder tiefer als die (N–)-Region 320 und umgekehrt sein. Eine hochdotierte Source-Region 322 vom N-Typ ist direkt über jeder Body-Region 318 angeordnet. Die Source-Regionen 322 überlappen die Gate-Elektrode 308 vertikal und besitzen ein abgerundetes äußeres Profil aufgrund des Vorhandenseins von Vertiefungen 324, welche Kontaktöffnungen ausbilden. Jede Vertiefung 324 erstreckt sich unterhalb entsprechender Source-Regionen 322 zwischen je zwei be nachbarten Gräben. Wie gezeigt ist, bilden die Source-Regionen 322 und die Body-Regionen 318 zusammen die abgerundeten Seitenwände der Vertiefungen 324, und die (N–)-Regionen 320 erstrecken sich entlang des Bodens der Vertiefungen 324. Bei einer Ausführungsform ist die (N+)-Region 302 eine (N+)-Epitaxieschicht, und die (N–)-Regionen 320 sind Abschnitte einer (N–)-Epitaxieschicht, in welcher die Body-Regionen 318 und die Source-Regionen 322 ausgebildet sind. Wenn der MOSFET 300 eingeschaltet wird, wird ein vertikaler Kanal in jeder Body-Region 318 zwischen jeder Source-Region 322 und der hochdotierten Region 302 entlang der Grabenseitenwände ausgebildet.
  • Ein Schottky-Barrierenmetall 330, welches in 3 teilweise abgeschält ist, um die darunter liegenden Regionen aufzuzeigen, füllt die Vertiefungen 324 aus und erstreckt sich über die dielektrischen Hauben 314. Das Schottky-Barrierenmetall 330 kontaktiert die (N–)-Regionen 320 entlang des Bodens der Vertiefungen 324 elektrisch, wodurch ein Schottky-Kontakt gebildet wird. Das Schottky-Barrierenmetall 330 dient auch als die obere Source-Verbindung, welche die Source-Regionen 322 und die Heavy-Body-Regionen 326 elektrisch kontaktiert.
  • Im Sperrbetrieb verschmelzen die Verarmungsregionen, die bei jeder Body/(N–)-Verbindung ausgebildet werden, vorteilhafterweise in der (N–)-Region 320, wodurch die (N–)-Region 320 unterhalb des Schottky-Kontakts vollständig entleert wird. Dies beseitigt den Schottky-Leckstrom, was wiederum die Verwendung von Barrierenmetallen mit niedrigeren Austrittsarbeiten ermöglicht. Für die Schottky-Diode wird somit eine noch geringere Durchlassspannung erreicht.
  • Inseln mit Heavy-Body-Regionen 326 werden wie gezeigt periodisch entlang der Zellenstreifen ausgebildet. Die Heavy-Body-Regionen 326 erstre cken sich durch die (N–)-Regionen 320. Dies ist in 4 klarer gezeigt, welche eine Querschnittsansicht durch die Heavy-Body-Regionen 326 der Struktur in 3 ist. Die Querschnittsansicht in 4 ist größtenteils ähnlich wie die Querschnittsansicht entlang der Vorderseite der isometrischen Ansicht in 3 mit der Ausnahme, dass in 4 die zwei Source-Regionen zwischen je zwei benachbarten Gräben durch eine zusammenhängende Heavy-Body-Region 326 ersetzt sind, die sich durch die (N–)-Regionen 320 erstreckt. Die Heavy-Body-Regionen 326 stellen einen ohmschen Kontakt zwischen dem Source-Metall 330 und den Body-Regionen 318 bereit. Da sich die Heavy-Body-Regionen 326 durch die (N–)-Regionen 320 hindurch erstrecken, wird in diesen Regionen keine Schottky-Diode ausgebildet. Aufgrund des Fehlens von Source-Regionen fließt auch kein MOSFET-Strom in diesen Regionen.
  • 5 ist eine vereinfachte Querschnittsansicht, die gemäß einer weiteren Ausführungsform der Erfindung eine alternative Implementierung der Heavy-Body-Region zu der von 3 und 4 zeigt. In 5 erstrecken sich die Heavy-Body-Regionen 526 nur entlang eines Bodenabschnitts einer jeden Vertiefung 524, sodass die Source-Regionen 522 intakt gehalten werden. Somit fließt ein MOSFET-Strom in diesen Regionen, aber die Heavy-Body-Regionen 526 verhindern, dass das Schottky-Barrierenmetall 430 die (N–)-Regionen 310 kontaktiert und somit wird in diesen Regionen keine Schottky-Diode ausgebildet.
  • Zurück auf 3 Bezug nehmend, unterscheidet sich das periodische Platzieren von Heavy-Body-Regionen 326 von herkömmlichen Implementierungen, bei denen sich Heavy-Body-Regionen wie in der Struktur nach dem Stand der Technik von 2 entlang der gesamten Länge der Zellenstreifen zwischen zwei benachbarten Source-Regionen erstrecken. Kontinuierliche Heavy-Body-Regionen werden in der Struktur von 3 auf grund der Weise, in welcher die Schottky-Diode mit dem Trench-MOSFET integriert ist, nicht benötigt. Wie in 3 zu sehen ist, werden die Schottky-Kontakte durch ein Ausdehnen der Vertiefungen 324 deutlich unter die Source-Regionen 322 auf ähnliche Weise deutlich unterhalb der Source-Regionen 322 gebildet. Wie vollständiger in Verbindung mit 7A–7C weiter unten beschrieben ist, wird dadurch, dass die Schottky-Kontakte deutlich unterhalb der Source-Regionen 322 positioniert sind, der Lawinenstrom von den Source-Regionen 322 weg zu den Schottky-Regionen hin abgelenkt, wodurch verhindert wird, dass der parasitäre Bipolartransistor eingeschaltet wird. Dies beseitigt den Bedarf für kontinuierliche Heavy-Body-Regionen entlang den Zellenstreifen, die typischerweise in Strukturen nach dem Stand der Technik benötigt werden. Stattdessen werden Inseln mit Heavy-Body-Regionen 326 periodisch und weit voneinander entfernt entlang der Zellenstreifen eingebaut, um einen guten Kontakt des Source-Metalls 330 mit der Body-Region 318 sicherzustellen. Da die kontinuierlichen Heavy-Body-Regionen größtenteils durch Schottky-Regionen ersetzt werden, muss keine zusätzliche Siliziumfläche für die Schottky-Diode reserviert werden. Somit wird keine Siliziumfläche bei der Integration der Schottky-Diode geopfert.
  • Bei einigen Ausführungsformen wird die Platzierungshäufigkeit der Heavy-Body-Regionen 326 entlang der Streifen durch die Schaltanforderungen an die Einrichtung vorgegeben. Bei schneller schaltenden Einrichtungen werden Heavy-Body-Regionen häufiger entlang der Streifen platziert. Bei diesen Einrichtungen kann es sein, dass zusätzliche Siliziumfläche für die Schottky-Diode reserviert werden muss (z. B. indem der Zellenabstand erhöht wird). Bei langsamer schaltenden Einrichtungen werden weniger Heavy-Body-Regionen entlang der Streifen benötigt. Bei diesen Einrichtungen kann das Platzieren einer Heavy-Body-Region an jedem Ende eines Streifens ausreichen, wodurch die Schottky-Diodenfläche maximiert wird.
  • 6A–6F sind vereinfachte Querschnittsansichten, welche eine beispielhafte Prozesssequenz zur Ausbildung der integrierten MOSFET-Schottky-Struktur in 3 gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulichen. In 6A werden zwei Epitaxieschichten 602 und 620, die ein (nicht gezeigtes) Siliziumsubstrat überlagern, unter Verwendung herkömmlicher Techniken ausgebildet. Die Epitaxieschicht 620, welche eine leicht dotierte Schicht vom N-Typ (N–) ist, erstreckt sich über der Epitaxieschicht 620, welche eine hochdotierte Schicht vom N-Typ (N+) ist. Eine Hartmaske (die z. B. Oxid umfasst) wird ausgebildet, mit einem Muster versehen und geätzt, um Hartmaskeninseln 601 über N-Epi 620 auszubilden. Oberflächengebiete der (N–)-Epi 620 werden somit durch Öffnungen 606, die durch die Hartmaskeninseln 601 definiert sind, freigesetzt. Bei einer Ausführungsform sind die Öffnungen 606, welche die Grabenbreite definieren, jeweils etwa 0,3 μm, und die Breite jeder Hartmaskeninsel 601 liegt in dem Bereich von 0,4–0,8 μm. Diese Dimensionen definieren den Zellenabstand, in welchem der MOSFET und die Schottky-Diode ausgebildet werden. Faktoren, welche diese Dimensionen beeinflussen, umfassen die Fähigkeiten der fotolithographischen Ausrüstung und die Konzeptions- und Leistungsziele.
  • In 6B werden Gräben 603 ausgebildet, welche in der (N–)-Epi 620 enden, indem Silizium durch die Öffnungen 606 unter Verwendung herkömmlicher Siliziumätztechniken geätzt wird. Bei einer Ausführungsform weisen die Gräben 603 eine Tiefe von etwa 1 μm auf. Ein herkömmlicher selektiver epitaxischer Wachstumsprozess (SEG, SEG von selective epitaxial growth) wird dann verwendet, um hochdotierte Siliziumregionen 618A vom P-Typ (P+) in jedem Graben 603 wachsen zu lassen. Bei einer Ausführungsform weist die (P+)-Siliziumregion 618A eine Dotierkonzentration von etwa 5 × 1017 cm–3 auf. Bei einer weiteren Ausführungsform wird vor dem Ausbilden der (P+)-Regionen 618 eine dünne Schicht aus qualitativ hochwertigem Silizium ausgebildet, das die Seitenwände und den Boden der Gräben 608 auskleidet. Die dünne Siliziumschicht dient als eine unbeschädigte Siliziumoberfläche, die für das Wachstum des (P+)-Siliziums geeignet ist.
  • In 6C wird ein Diffusionsprozess ausgeführt, um die Dotierstoffe vom P-Typ in die (P+)-Region 618A in (N–)-Epi 620 zu diffundieren. Ausdiffundierte (P+)-Regionen 618B, die sich seitlich unter den Hartmaskeninseln 601 und nach unten in (N–)-Epi 620 erstrecken, werden auf diese Weise ausgebildet. Mehrere thermische Zyklen können ausgeführt werden, um die gewünschte Ausdiffundierung zu erreichen. Die gepunkteten Linien in 6C zeigen den Umriss der Gräben 603. Dieser Diffusionsprozess sowie andere thermische Zyklen in dem Prozess bewirken, dass (N+)-Epi 602 nach oben diffundiert. Diese Aufwärtsdiffusionen von (N+)-Epi 602 müssen bei der Wahl der Dicke von (N–)-Epi 620 berücksichtigt werden.
  • In 6D wird unter Verwendung der Hartmaskeninseln 601 ein Ätzprozess für tiefe Gräben ausgeführt, um Gräben 604 auszubilden, die sich durch die (P+)-Regionen 618B und (N–)-Epi 620 erstrecken und in (N+)-Epi 602 enden. Bei einer Ausführungsform weisen die Gräben 604 eine Tiefe von etwa 2 μm auf. Der Grabenätzprozess schneidet durch einen zentralen Abschnitt jeder (P+)-Siliziumregion 618B hindurch und entfernt diesen, wobei er vertikale äußere (P+)-Streifen 618C zurücklässt, die sich entlang der Grabenseitenwände erstrecken.
  • Bei einer weiteren Ausführungsform der Erfindung werden (P+)-Streifen 618C unter Verwendung einer zweistufigen gewinkelten Implantation anstelle der SEG-Technik, die in 6B–6D dargestellt ist, ausgebildet, wie als nächstes beschrieben ist. In 6B werden nach dem Ausbilden der Gräben 603 durch die Maskenöffnungen 606 Dotierstoffe vom P-Typ wie Bor in gegenüberliegende Grabenseitenwände unter Verwendung konventioneller zweistufiger gewinkelter Implantationstechniken implantiert. Die Hartmaskeninseln 604 dienen während des Implantationsprozesses als Sperrstrukturen, um zu verhindern, dass Implantations-Ionen in die Mesa-Regionen eindringen und die Stelle der implantierten Ionen auf die gewünschten Regionen in (N–)-Epi 620 zu beschränken. Um zu der in 6D gezeigten Struktur zu gelangen, wird nach der zweistufigen gewinkelten Implantation ein zweiter Grabenätzvorgang ausgeführt, um die Tiefe der Gräben 603 in (N+)-Epi 602 hinein auszudehnen. Bei einer alternativen Variation wird nur ein Grabenätzvorgang (anstelle von zwei) wie folgt ausgeführt. In 6B wird unter Verwendung der Hartmaskeninseln 601 ein Grabenätzvorgang ausgeführt, um Gräben auszubilden, die sich in (N+)-Epi 602 hinein bis zu etwa der gleichen Tiefe wie die Gräben 604 in 6D erstrecken. Eine zweistufige gewinkelte Implantation wird dann ausgeführt, um Dotierstoffe vom P-Typ in gegenüberliegende Grabenseitenwände zu implantieren. Der Implantationswinkel und die Dicke der Hartmaskeninseln 601 werden so eingestellt, dass obere Grabenseitenwandregionen definiert werden, welche die Implantations-Ionen aufnehmen sollen.
  • In 6E wird eine abgeschirmte Gate-Struktur in den Gräben 604 unter Verwendung bekannter Techniken ausgebildet. Ein Abschirm-Dielektrium 612, das die unteren Seitenwände und den Boden der Gräben 604 auskleidet, wird ausgebildet. Dann werden Abschirmelektroden 605 ausgebildet, die einen unteren Abschnitt der Gräben 604 ausfüllen. Eine Zwischenelektroden-Dielektrikumsschicht 610 wird dann über der Abschirmelektrode 605 ausgebildet. Ein Gate-Dielektrikum 616, das die oberen Grabenseitenwände auskleidet, wird dann ausgebildet. Bei einer Ausführungsform wird das Gate-Dielektrikum 616 bei einer früheren Stufe des Prozesses ausgebildet. Vertiefte Gate-Elektroden 608 werden durch Ausfüllen eines oberen Abschnitts der Gräben 604 ausgebildet. Dielektrische Haubenregionen 614 erstrecken sich über den Gate-Elektroden 608 und füllen den Rest der Gräben 604 auf.
  • Als Nächstes werden Dotierstoffe vom N-Typ in alle offenliegenden Siliziumregionen implantiert, gefolgt von einem Eintreibprozess, wodurch (N+)-Regionen 622A ausgebildet werden. Bei der aktiven Region wird keine Maske bei der Ausbildung der (N+)-Regionen 622A verwendet. Wie in 6E gezeigt ist, bewirken die verschiedenen thermischen Zyklen, die dem Ausbilden der abgeschirmten Gate-Struktur und den (N+)-Regionen 622A zugeordnet sind, dass Regionen 618C vom P-Typ ausdiffundieren, wodurch breitere und größere Body-Regionen 618D gebildet werden. Wie zuvor angezeigt bewirken diese thermischen Zyklen auch, dass (N+)-Epi 602 nach oben diffundiert, wie in 6E gezeigt ist. Es ist wichtig, sicherzustellen, dass nach Abschluss des Herstellungsprozesses die zwei Body-Regionen zwischen je zwei benachbarten Gräben voneinander beabstandet bleiben und nicht verschmelzen, da andernfalls die Schottky-Diode beseitigt wird. Ein weiteres Ziel beim Entwerfen des Prozesses liegt darin, sicherzustellen, dass (N–)-Epi 620 und die Body-Region 618D nach Abschluss des Prozesses im Wesentlichen die gleiche Tiefe aufweisen, obwohl leicht unterschiedliche Tiefen für den Betrieb der Einrichtung nicht fatal wären. Diese Ziele können erreicht werden, indem eine Anzahl der Prozessschritte und Parameter eingestellt werden, welche die thermischen Zyklen, die Tiefe der ersten Grabenausnehmung (6B) und die Dotierkonzentration verschiedener Regionen einschließlich der Body-Regionen, der (N–)-Epi-Region und der (N+)-Epi-Region umfassen.
  • In 6F wird ohne Verwendung einer Maske in der aktiven Region ein Vertiefungsätzprozess ausgeführt, um durch die (N+)-Regionen 622A zu ätzen, sodass äußere Abschnitte 622B der (N+)-Regionen 622A erhalten bleiben. Die erhalten gebliebenen äußeren Abschnitte 622A bilden die Source-Region. Eine Vertiefung 624 wird auf diese Weise zwischen je zwei benachbarten Gräben ausgebildet. Die Vertiefungen 624 bilden Kontaktöffnungen, die sich unterhalb der Source-Regionen 622B und in die (N–)-Regionen 620 erstrecken. "Vertiefungsätzen", wie es in dieser Offenbarung verwendet wird, bezieht sich auf Siliziumätztechniken, welche zur Ausbildung von Siliziumregionen mit abgeschrägten, abgerundeten äußeren Profilen führen, wie es die Source-Regionen 622B in 6F sind. Bei einer Ausführungsform erstrecken sich die Vertiefungen bis zu einer Tiefe in der unteren Hälfte der Body-Regionen 618D. Wie zuvor angezeigt, führt eine tiefere Vertiefung zur Bildung eines Schottky-Kontakts unterhalb der Source-Regionen. Dies hilft bei der Umleitung eines Lawinenstroms in Sperrrichtung von der Source weg, wodurch verhindert wird, dass der parasitäre Bipolartransistor eingeschaltet wird. Obwohl der voranstehende Vertiefungsätzvorgang keine Maske in der aktiven Region benötigt, wird bei einer alternativen Ausführungsform eine Maske verwendet, um einen zentralen Abschnitt der (N+)-Regionen 622A zu definieren, der bis zu der gewünschten Tiefe durchgeätzt wird. Äußere Abschnitte der (N+)-Regionen 622A, die sich unter einer derartigen Maske erstrecken, werden auf diese Weise beibehalten. Diese äußeren Regionen bilden die Source-Regionen.
  • Unter Verwendung einer Maskierungsschicht werden Dotierstoffe vom P-Typ in die Vertiefungsregion periodisch entlang eines jeden Streifen implantiert. Inseln mit Heavy-Body-Regionen (nicht gezeigt) werden auf diese Weise zwischen je zwei benachbarten Gräben ausgebildet. Wenn die Heavy-Body-Implementierung von 4 gewünscht wird, muss während der Heavy-Body-Implantation eine Dosierung der Dotierstoffe vom P-Typ verwendet werden, die hoch genug ist, um diese Abschnitte der Source-Regionen gegenzudotieren, in denen die Heavy-Body-Regionen ausgebildet werden sollen. Wenn die Heavy-Body-Implementierung von 5 gewünscht ist, muss während der Implantation eine niedrigere Dosierung der Dotierstoffe vom P-Typ verwendet werden, sodass die Source-Regionen nicht gegendotiert werden und damit intakt bleiben.
  • In 6F können herkömmliche Techniken verwendet werden, um ein Schottky-Barrierenmetall 630 über der Struktur auszubilden. Das Schottky-Barrierenmetall 630 füllt die Vertiefungen 624 aus, und dort, wo das Metall 630 in elektrischen Kontakt mit (N–)-Regionen 620 kommt, wird eine Schottky-Diode ausgebildet. Die Metallschicht 630 kontaktiert auch die Source-Regionen 622B und die Heavy-Body-Regionen.
  • Bei der Prozesssequenz, die durch 6A bis 6F dargestellt ist, benötigt keine der zwei verwendeten Masken eine kritische Ausrichtung. Als Folge weist die integrierte MOSFET-Schottky-Struktur viele vertikale und horizontale Selbstausrichtungsmerkmale auf. Zudem ermöglichen die voranstehend beschriebenen Prozessausführungsformen eine Verringerung der Kanallänge. Herkömmliche Prozesse verwenden eine Implantations- und Eintreibtechnik, um die Body-Regionen auszubilden. Diese Technik führt zu einem sich verjüngenden Dotierungsprofil in der Kanalregion, die eine längere Kanallänge erfordert. Im Gegensatz dazu stellen die voranstehend beschriebenen alternativen Techniken eines selektiven epitaxischen Wachstums und einer zweistufigen gewinkelten Implantation zur Ausbildung der Body-Regionen ein einheitliches Dotierungsprofil in der Kanalregion bereit, wodurch sie ermöglichen, dass eine kürzere Kanallänge verwendet wird. Der Widerstandswert im eingeschalteten Zustand der Einrichtung wird somit verbessert.
  • Darüber hinaus stellt die Verwendung einer doppelten Epi-Struktur eine Entwurfsflexibilität bereit, welche eine Optimierung der Durchbruchspan nung und des Widerstandswerts im eingeschalteten Zustand ermöglichen, während eine straffe Kontrolle über die MOSFET-Schwellenwertspannung (Vth) beibehalten wird. Die straffe Kontrolle über Vth wird erreicht, indem Body-Regionen 618 in (N–)-Epi 618 ausgebildet werden, was im Vergleich zu (N+)-Epi 602 eine weitaus konsistentere und besser vorhersagbare Dotierkonzentration zeigt. Das Ausbilden von Body-Regionen in einer Hintergrundregion mit einer vorhersagbaren Dotierkonzentration ermöglicht eine straffere Kontrolle über die Schwellenwertspannung. Andererseits ermöglichen abgeschirmte Elektroden 605, die sich in (N+)-Epi 602 hinein erstrecken, die Verwendung einer höheren Dotierkonzentration in (N+)-Epi 602 für die gleiche Durchbruchspannung. Für die gleiche Durchbruchspannung wird somit ein niedrigerer Widerstandswert im eingeschalteten Zustand erreicht, ohne die Kontrolle über die MOSFET-Schwellenwertspannung gegenteilig zu beeinflussen.
  • 7A–7C zeigen simulierte Lawinenstromflusslinien für drei verschiedene Vertiefungstiefen bei einer integrierten Trench-MOSFET-Schottky-Diodenstruktur. Bei der Struktur von 7A erstreckt sich die Vertiefung 729A bis zu einer Tiefe direkt unterhalb der Source-Region 722. Bei der Struktur von 7B erstreckt sich die Vertiefung 729B tiefer bis etwa zur Hälfte der Höhe der Body-Region 718. Bei der Struktur von 7C erstreckt sich die Vertiefung 729C noch tiefer bis direkt über den Boden der Body-Region 718. In 7A–7C erscheint ein Spalt bei der oberen Metallschicht 730. Dieser Spalt wurde nur zu Simulationszwecken eingeführt und in der Praxis ist kein solcher Spalt in der oberen Metallschicht vorhanden, wie aus den anderen Figuren in dieser Offenbarung hervorgeht.
  • Wie in 7A zu sehen ist, liegen die Lawinenstromflusslinien 732A sehr nahe bei der Source-Region 722. Wenn die Vertiefungstiefe jedoch in 7B erhöht wird und in 7C noch tiefer wird, werden die Lawinenstrom flusslinien 732B und 732C von der Source-Region 722 weiter weg zu der Schottky-Region hin verschoben. Die Umlenkung des Lawinenstroms weg von der Source-Region hilft zu verhindern, dass der parasitäre Bipolartransistor eingeschaltet wird, und verbessert somit die Robustheit der Einrichtung. Im Wesentlichen wirkt die Schottky-Region wie eine Heavy-Body-Region, indem sie den Lawinenstrom sammelt, wodurch sie den Bedarf für eine Heavy-Body-Region für diesen Zweck beseitigt. Heavy-Body-Regionen werden dennoch benötigt, um einen guten Kontakt zu der Body-Region zu erhalten, aber die Häufigkeit und Größe der Heavy-Body-Regionen kann im Vergleich zu herkömmlichen MOSFET-Strukturen wesentlich verringert werden. Dies setzt eine große Siliziumfläche frei, welche für die Schottky-Diode reserviert wird. Für die beispielhaften simulierten Strukturen in 7A–7C stellen somit Vertiefungen, welche sich bis zu einer Tiefe in der unteren Hälfte der Body-Region 718 erstrecken, optimale Ergebnisse bereit.
  • Während die Erfindung unter Verwendung von Ausführungsformen eines Trench-MOSFETs mit abgeschirmtem Gate beschrieben wurde, wäre eine Implementierung der Erfindung mit anderen MOSFET-Strukturen mit abgeschirmtem Gate und Trench-Gate-MOSFETs mit einem dicken Bodendieleketrikum sowie anderen Typen von Leistungseinrichtungen für einen Fachmann auf diesem Gebiet im Hinblick auf diese Offenbarung offensichtlich. Zum Beispiel können die voranstehend beschriebenen Techniken zum Integrieren einer Schottky-Diode in einen MOSFET auf ähnliche Weise bei den verschiedenen Leistungseinrichtungen implementiert werden, die in der voranstehend erwähnten US-Patentanmeldung Nr. 11/026,276 offenbart sind, die am 29. Dezember 2004 eingereicht wurde, speziell bei den Trench-Gate-, abgeschirmten Gate- und Ladungsausgleichs-Einrichtungen, die beispielsweise in 1, 2A, 3A, 3B, 4A, 4C, 5C, 9B, 9C, 10–12 und 24 gezeigt sind.
  • Obwohl eine Anzahl spezieller Ausführungsformen voranstehend gezeigt und beschrieben sind, sind Ausführungsformen der Erfindung nicht darauf beschränkt. Während zum Beispiel einige Ausführungsformen der Erfindung unter Verwendung der Struktur mit offenen Zellen beschrieben sind, ist ein Implementieren der Erfindung unter Verwendung geschlossener Zellenstrukturen mit verschiedenen geometrischen Gestalten, wie zum Beispiel polygonal, kreisförmig und rechtwinklig, im Hinblick auf diese Offenbarung für einen Fachmann auf diesem Gebiet offensichtlich. Ferner kann, obwohl die Ausführungsformen der Erfindung unter Verwendung von N-Kanal-Einrichtungen beschrieben sind, der Leitfähigkeitstyp der Siliziumregionen bei diesen Ausführungsformen umgekehrt werden, um P-Kanal-Einrichtungen zu erhalten. Daher soll der Schutzumfang der vorliegenden Erfindung nicht mit Bezug auf die voranstehende Beschreibung ermittelt werden, sondern soll stattdessen mit Bezug auf die beigefügten Ansprüche zusammen mit deren vollen Umfang an Äquivalenten bestimmt werden.
  • Zusammenfassung
  • Ein Trench-FET und eine Schottky-Diode, die monolithisch integriert sind, umfassen ein Paar von Gräben, die in einer ersten Siliziumregion eines ersten Leitfähigkeitstyps enden. Zwei Body-Regionen eines zweiten Leitfähigkeitstyps, die durch eine zweite Siliziumregion des ersten Leitfähigkeitstyps getrennt sind, liegen zwischen dem Paar von Gräben. Eine Source-Region des ersten Leitfähigkeitstyps liegt über jeder Body-Region. Eine Kontaktöffnung erstreckt sich zwischen dem Paar von Gräben auf eine Tiefe unterhalb der Source-Regionen. Eine Verbindungsschicht füllt die Kontaktöffnung aus, um die Source-Regionen und die zweite Siliziumregion elektrisch zu kontaktieren. Dort, wo die Verbindungsschicht die zweite Siliziumregion elektrisch kontaktiert, wird ein Schottky-Kontakt gebildet.

Claims (45)

  1. Struktur, die einen Trench-FET und eine Schottky-Diode umfasst, die monolithisch integriert sind, wobei der Trench-FET und die Schottky-Diode, die monolithisch integriert sind, umfassen: ein Paar von Gräben, die in einer ersten Siliziumregion eines ersten Leitfähigkeitstyps enden; zwei Body-Regionen eines zweiten Leitfähigkeitstyps zwischen dem Paar von Gräben, wobei die zwei Body-Regionen durch eine zweite Siliziumregion des ersten Leitfähigkeitstyps getrennt sind; eine Source-Region des ersten Leitfähigkeitstyps über jeder Body-Region; eine Kontaktöffnung, die sich zwischen dem Paar von Gräben bis in eine Tiefe unterhalb der Source-Regionen erstreckt; und eine Verbindungsschicht, welche die Kontaktöffnung ausfüllt, um die Source-Regionen und die zweite Siliziumregion elektrisch zu kontaktieren, wobei die Verbindungsschicht einen Schottky-Kontakt mit der zweiten Siliziumregion bildet.
  2. Struktur nach Anspruch 1, wobei die erste Siliziumregion eine höhere Dotierkonzentration als die zweite Siliziumregion aufweist.
  3. Struktur nach Anspruch 1, wobei sich jede Body-Region vertikal zwischen einer entsprechenden Source-Region und der ersten Siliziumregion erstreckt, und die Ver bindungsschicht die zweite Siliziumregion bei einer Tiefe entlang der unteren Hälfte der Body-Regionen elektrisch kontaktiert.
  4. Struktur nach Anspruch 1, wobei jede der zwei Body-Regionen eine im Wesentlichen einheitliche Dotierkonzentration aufweist.
  5. Struktur nach Anspruch 1, wobei die erste Siliziumregion eine erste Epitaxieschicht ist und die zweite Siliziumregion eine zweite Epitaxieschicht ist, wobei sich die erste Epitaxieschicht über ein Substrat des ersten Leitfähigkeitstyps erstreckt, wobei das Substrat eine höhere Dotierkonzentration als die erste Epitaxieschicht aufweist, und die erste Epitaxieschicht eine höhere Dotierkonzentration als die zweite Epitaxieschicht aufweist.
  6. Struktur nach Anspruch 1, wobei die zwei Body-Regionen und die entsprechenden Source-Regionen mit dem Paar von Gräben selbstausgerichtet sind.
  7. Struktur nach Anspruch 1, die ferner eine Heavy-Body-Region des zweiten Leitfähigkeitstyps umfasst, die zwischen dem Paar von Gräben derart ausgebildet ist, dass die Heavy-Body-Region jede der zwei Body-Regionen und die zweite Siliziumregion elektrisch kontaktiert, wobei die Heavy-Body-Region eine höhere Dotierkonzentration als die zwei Body-Regionen aufweist.
  8. Struktur nach Anspruch 7, wobei die zwei Body-Regionen, die Source-Regionen und die Heavy-Body-Region mit dem Paar von Gräben selbstausgerichtet sind.
  9. Struktur nach Anspruch 1, wobei die zwei Body-Regionen und die zweite Siliziumregion im Wesentlichen die gleiche Tiefe aufweisen.
  10. Struktur nach Anspruch 1, die ferner umfasst: eine vertiefte Gate-Elektrode in jedem Graben; und eine dielektrische Haube, die jede Gate-Elektrode von der Verbindungsschicht isoliert.
  11. Struktur nach Anspruch 10, die ferner umfasst: eine Abschirmelektrode in jedem Graben unterhalb der vertieften Gate-Elektrode; und ein Abschirm-Dielektrikum, das die Abschirmelektrode von der ersten Siliziumregion isoliert.
  12. Struktur nach Anspruch 10, die ferner umfasst: ein dickes Bodendielektrikum, das sich entlang eines Bodens jedes Grabens direkt unterhalb der vertieften Gate-Elektrode erstreckt.
  13. Struktur nach Anspruch 1, die ferner einen synchronen DC/DC-Abwärtswandler umfasst, bei welchem der Trench-FET und die Schottky-Diode, die monolithisch integriert sind, wie ein Low-Side-Switch mit einer Last gekoppelt sind.
  14. Struktur nach Anspruch 1, wobei die Verbindungsschicht eine Schottky-Barrierenmetallschicht ist.
  15. Struktur, die einen Trench-MOSFET und eine Schottky-Diode umfasst, die monolithisch integriert sind, wobei der Trench-MOSFET und die Schottky-Diode, die monolithisch integriert sind, umfassen: eine erste Epitaxieschicht eines ersten Leitfähigkeitstyps; eine zweite Epitaxieschicht des ersten Leitfähigkeitstyps über der ersten Epitaxieschicht, wobei die erste Epitaxieschicht eine höhere Dotierkonzentration als die zweite Epitaxieschicht aufweist; eine Vielzahl von Gräben, die sich durch die zweite Epitaxieschicht hindurch erstrecken und in der ersten Epitaxieschicht enden; zwei Body-Regionen eines zweiten Leitfähigkeitstyps zwischen je zwei benachbarten Gräben, wobei die zwei Body-Regionen durch einen Abschnitt der zweiten Epitaxieschicht getrennt sind; eine Source-Region des ersten Leitfähigkeitstyps über jeder Body-Region; eine Kontaktöffnung, die sich zwischen je zwei benachbarten Gräben in eine Tiefe unterhalb der Source-Regionen erstreckt; und eine Schottky-Barrierenmetallschicht, welche die Kontaktöffnungen ausfüllt, um die Source-Region und den Abschnitt der zweiten Epitaxieschicht elektrisch zu kontaktieren, wobei die Schottky-Barrierenmetallschicht einen Schottky-Kontakt mit dem Abschnitt der zweiten Epitaxieschicht bildet.
  16. Struktur nach Anspruch 15, wobei sich jede Body-Region vertikal zwischen einer entsprechenden Source-Region und der ersten Epitaxieschicht erstreckt, und die Schottky-Barrierenmetallschicht den Abschnitt der zweiten Epitaxieschicht bei einer Tiefe entlang der unteren Hälfte der Body-Region elektrisch kontaktiert.
  17. Struktur nach Anspruch 15, wobei jede der zwei Body-Regionen eine im Wesentlichen einheitliche Dotierkonzentration aufweist.
  18. Struktur nach Anspruch 15, wobei sich die erste Epitaxieschicht über ein Substrat des ersten Leitfähigkeitstyps erstreckt, wobei das Substrat eine höhere Dotierkonzentration als die erste Epitaxieschicht aufweist.
  19. Struktur nach Anspruch 15, wobei die zwei Body-Regionen und die entsprechenden Source-Regionen mit den zwei benachbarten Gräben, zwischen welchen sie liegen, selbstausgerichtet sind.
  20. Struktur nach Anspruch 15, die ferner eine Vielzahl von Heavy-Body-Regionen des zweiten Leitfähigkeitstyps umfasst, die zwischen je zwei benachbarten Gräben derart ausgebildet sind, dass jede Heavy-Body-Region die zwei Body-Regionen und den Abschnitt der zweiten Epitaxieschicht, der zwischen den zwei benachbarten Gräben liegt, elektrisch kontaktiert.
  21. Struktur nach Anspruch 20, wobei die zwei Body-Regionen, die entsprechenden Source-Regionen und die Vielzahl von Heavy-Body-Regionen mit den zwei benachbarten Gräben, zwischen welchen sie liegen, selbstausgerichtet sind.
  22. Struktur nach Anspruch 15, wobei die zwei Body-Regionen und die zweite Epitaxieschicht im Wesentlichen die gleiche Tiefe aufweisen.
  23. Struktur nach Anspruch 15, die ferner umfasst: eine vertiefte Gate-Elektrode in jedem Graben; und eine dielektrische Haube, die jede Gate-Elektrode von der Schottky-Barrierenmetallschicht isoliert.
  24. Struktur nach Anspruch 23, die ferner umfasst: eine Abschirmelektrode in jedem Graben unterhalb der vertieften Gate-Elektrode; und ein Abschirm-Dielektrikum, das die Abschirmelektrode von der ersten Epitaxieschicht isoliert.
  25. Struktur nach Anspruch 23, die ferner umfasst: ein dickes Bodendielektrikum, das sich entlang des Bodens jedes Grabens direkt unterhalb der vertieften Gate-Elektrode erstreckt.
  26. Struktur nach Anspruch 15, die ferner einen synchronen DC/DC-Abwärtswandler umfasst, bei welchem der Trench-MOSFET und die Schottky-Diode, die monolithisch integriert sind, wie ein Low-Side-Switch mit einer Last gekoppelt sind.
  27. Verfahren zum Ausbilden eines Trench-FETs und einer Schottky-Diode, die monolithisch integriert sind, wobei das Verfahren umfasst, dass: ein Paar von Gräben ausgebildet wird, die sich durch eine obere Siliziumschicht hindurch erstrecken und in einer unteren Siliziumschicht enden, wobei die obere und die untere Siliziumschicht einen ersten Leitfähigkeitstyp aufweisen, wobei sich die obere Siliziumschicht über der unteren Siliziumschicht erstreckt; eine erste und eine zweite Siliziumregion eines zweiten Leitfähigkeitstyps in der oberen Siliziumschicht zwischen dem Paar von Gräben ausgebildet werden; eine dritte Siliziumregion des ersten Leitfähigkeitstyps ausgebildet wird, die sich in die erste und zweite Siliziumregion zwischen dem Paar von Gräben derart erstreckt, dass übrig bleibende untere Abschnitte der ersten und zweiten Siliziumregion zwei Body-Regionen bilden, die durch einen Abschnitt der oberen Siliziumschicht getrennt sind; ein Siliziumätzvorgang ausgeführt wird, um eine Kontaktöffnung auszubilden, die sich durch die erste Siliziumregion hindurch derart erstreckt, dass äußere Abschnitte der erste Siliziumregion übrig bleiben, wobei die äußeren Abschnitte der ersten Siliziumregion Source-Regionen bilden; und eine Verbindungsschicht ausgebildet wird, welche die Kontaktöffnung ausfüllt, um die Source-Regionen und den Abschnitt der oberen Siliziumschicht elektrisch zu kontaktieren, wobei die Verbindungsschicht mit dem Abschnitt des oberen Siliziums einen Schottky-Kontakt bildet.
  28. Verfahren nach Anspruch 27, wobei die untere Siliziumschicht eine höhere Dotierkonzentration als die obere Siliziumschicht aufweist.
  29. Verfahren nach Anspruch 27, wobei der elektrische Kontakt zwischen der Verbindungsschicht und dem Abschnitt der oberen Siliziumschicht bei einer Tiefe unterhalb der Source-Regionen hergestellt wird.
  30. Verfahren nach Anspruch 27, wobei der elektrische Kontakt zwischen der Verbindungsschicht und dem Abschnitt der oberen Siliziumschicht bei einer Tiefe entlang einer unteren Hälfte der Body-Regionen hergestellt wird.
  31. Verfahren nach Anspruch 27, wobei die erste und zweite Region eine im Wesentlichen einheitliche Dotierkonzentration aufweisen.
  32. Verfahren nach Anspruch 27, wobei die untere Siliziumschicht über einem Substrat des ersten Leitfähigkeitstyps epitaxisch ausgebildet wird, und die obere Siliziumschicht über der unteren Siliziumschicht epitaxisch ausgebildet wird, wobei das Substrat eine höhere Dotierkonzentration als die untere Siliziumschicht aufweist, und die untere Siliziumschicht eine höhere Dotierkonzentration als die obere Siliziumschicht aufweist.
  33. Verfahren nach Anspruch 27, wobei die zwei Body-Regionen und die Source-Regionen mit dem Paar von Gräben selbstausgerichtet sind.
  34. Verfahren nach Anspruch 27, das ferner umfasst, dass eine Heavy-Body-Region des zweiten Leitfähigkeitstyps zwischen dem Paar von Gräben ausgebildet wird, wobei sich die Heavy-Body-Region in die zwei Body-Regionen und in den Abschnitt der oberen Siliziumschicht hinein erstreckt, wobei die Heavy-Body-Region eine höhere Dotierkonzentration als die zwei Body-Regionen aufweist.
  35. Verfahren nach Anspruch 34, wobei die zwei Body-Regionen, die Source-Regionen und die Heavy-Body-Region mit dem Paar von Gräben selbstausgerichtet sind.
  36. Verfahren nach Anspruch 27, wobei die Body-Regionen und die obere Siliziumschicht im Wesentlichen die gleiche Tiefe aufweisen.
  37. Verfahren nach Anspruch 27, das ferner umfasst, dass: eine vertiefte Gate-Elektrode in jedem Graben ausgebildet wird; und eine dielektrische Haube ausgebildet wird, die jede Gate-Elektrode von der Verbindungsschicht isoliert.
  38. Verfahren nach Anspruch 37, das ferner umfasst, dass: vor dem Ausbilden der vertieften Gate-Elektrode eine Abschirmelektrode in einem unteren Abschnitt jedes Grabens ausgebildet wird.
  39. Verfahren nach Anspruch 37, das ferner umfasst, dass: vor dem Ausbilden des vertieften Gates ein dickes Bodendielektrikum ausgebildet wird, das sich entlang eines Bodens jedes Grabens erstreckt.
  40. Verfahren nach Anspruch 27, wobei die Verbindungsschicht eine Schottky-Barrierenmetallschicht ist.
  41. Verfahren zur Ausbildung eines Trench-MOSFETs und einer Schottky-Diode, die monolithisch integriert sind, wobei das Verfahren umfasst, dass: unter Verwendung einer Maske eine erste Vielzahl von Gräben ausgebildet wird, die sich in eine obere Siliziumschicht erstrecken und dort enden, wobei sich die obere Siliziumschicht über einer unteren Siliziumschicht erstreckt, wobei die obere und die untere Siliziumschicht einen ersten Leitfähigkeitstyp aufweisen; die erste Vielzahl von Gräben mit einem Siliziummaterial eines zweiten Leitfähigkeitstyps ausgefüllt wird; ein thermischer Zyklus ausgeführt wird, um das Siliziummaterial in die obere Siliziumschicht und unter die Maske auszudiffundieren; unter Verwendung der Maske eine zweite Vielzahl von Gräben ausgebildet wird, die sich durch das Siliziummaterial und die obere Siliziumschicht erstrecken und in der unteren Siliziumschicht derart enden, dass die ausdiffundierten Abschnitte des Siliziummaterials unter der Maske an jeder Seite der entsprechenden Gräben übrig bleiben; eine erste Siliziumregion des ersten Leitfähigkeitstyps ausgebildet wird, die sich in die ausdiffundierten Abschnitte derart erstreckt, dass die verbleibenden unteren Abschnitte der ausdiffundierten Abschnitte zwischen je zwei benachbarten Gräben zwei Body-Regionen bilden, die durch einen Abschnitt der oberen Siliziumschicht getrennt sind; ein Siliziumätzvorgang ausgeführt wird, um eine Kontaktöffnung auszubilden, die sich durch die erste Siliziumregion hindurch derart erstreckt, dass äußere Abschnitte der ersten Siliziumregion übrig bleiben, wobei die äußeren Abschnitte der ersten Siliziumregion Source-Regionen bilden; und eine Verbindungsschicht ausgebildet wird, welche die Kontaktöffnung ausfüllt, um die Source-Regionen und den Abschnitt der oberen Siliziumschicht elektrisch zu kontaktieren, wobei die Verbindungsschicht mit dem Abschnitt des oberen Siliziums einen Schottky-Kontakt bildet.
  42. Verfahren zum Ausbilden eines Trench-MOSFETs und einer Schottky-Diode, die monolithisch integriert sind, wobei das Verfahren umfasst, dass: unter Verwendung einer Maske eine Vielzahl von Gräben ausgebildet wird, die sich durch eine obere Siliziumschicht hindurch erstrecken und in einer unteren Siliziumschicht enden, wobei die obere und die untere Siliziumschicht einen ersten Leitfähigkeitstyp aufweisen, wobei sich die obere Siliziumschicht über der unteren Siliziumschicht erstreckt; ein zweistufiger gewinkelter Implantationsvorgang ausgeführt wird, um erste Siliziumregionen eines zweiten Leitfähigkeitstyps in der oberen Siliziumschicht entlang oberer Seitenwände jedes Grabens auszubilden; eine zweite Siliziumregion des ersten Leitfähigkeitstyps ausgebildet wird, die sich in die ersten Siliziumregionen zwischen je zwei benachbarten Gräben derart erstreckt, dass übrig bleibende untere Abschnitte der ersten Siliziumregionen zwei Body-Regionen zwischen je zwei benachbarten Gräben bilden, wobei die zwei Body- Regionen durch einen Abschnitt der oberen Siliziumschicht getrennt sind; ein Siliziumätzvorgang ausgeführt wird, um eine Kontaktöffnung auszubilden, die sich durch die zweite Siliziumregion hindurch derart erstreckt, dass äußere Abschnitte der zweiten Siliziumregion zwischen je zwei benachbarten Gräben übrig bleiben, wobei die äußeren Abschnitte der zweiten Siliziumregion Source-Regionen bilden; und eine Verbindungsschicht ausgebildet wird, welche die Kontaktöffnung ausfüllt, um die Source-Regionen und den Abschnitt der oberen Siliziumschicht elektrisch zu kontaktieren, wobei die Verbindungsschicht mit dem Abschnitt des oberen Siliziums einen Schottky-Kontakt bildet.
  43. Verfahren nach Anspruch 42, wobei Regionen der oberen Siliziumschicht, welche während des zweistufigen gewinkelten Implantationsvorgangs Dotierstoffe empfangen, durch den Implantationswinkel und eine Dicke der Maske definiert werden.
  44. Verfahren zur Ausbildung eines Trench-MOSFETs und einer Schottky-Diode, die monolithisch integriert sind, wobei das Verfahren umfasst, dass: unter Verwendung einer Maske eine erste Vielzahl von Gräben ausgebildet wird, die sich in eine obere Siliziumschicht erstrecken und bei einer ersten Tiefe derselben enden, wobei sich die obere Siliziumschicht über einer unteren Siliziumschicht erstreckt, wobei die obere und die untere Siliziumschicht einen ersten Leitfähigkeitstyp aufweisen; ein zweistufiger gewinkelter Implantationsvorgang ausgeführt wird, um erste Siliziumregionen eines zweiten Leitfähigkeitstyps in der oberen Siliziumschicht entlang von Seitenwänden jedes Grabens auszubilden; unter Verwendung der Maske die Vielzahl von Gräben in eine zweite Tiefe in der unteren Siliziumschicht tiefer ausgedehnt wird; eine zweite Siliziumregion des ersten Leitfähigkeitstyps ausgebildet wird, die sich in die ersten Siliziumregionen zwischen je zwei benachbarten Gräben derart erstreckt, dass übrig bleibende untere Abschnitte der ersten Siliziumregionen zwei Body-Regionen zwischen je zwei benachbarten Gräben ausbilden, wobei die zwei Body-Regionen durch einen Abschnitt der oberen Siliziumschicht getrennt sind; ein Siliziumätzvorgang ausgeführt wird, um eine Kontaktöffnung auszubilden, die sich durch die zweite Siliziumregion hindurch derart erstreckt, dass äußere Abschnitte der zweiten Siliziumregion zwischen je zwei benachbarten Gräben übrig bleiben, wobei die äußeren Abschnitte der zweiten Siliziumregion Source-Regionen bilden; und eine Verbindungsschicht ausgebildet wird, welche die Kontaktöffnung ausfüllt, um die Source-Regionen und den Abschnitt der oberen Siliziumschicht elektrisch zu kontaktieren, wobei die Verbindungsschicht mit dem Abschnitt des oberen Siliziums einen Schottky-Kontakt bildet.
  45. Verfahren nach Anspruch 44, wobei Regionen der oberen Siliziumschicht, welche während des zweistufigen gewinkelten Implantationsvorgangs Dotierstoffe empfangen, durch die erste Tiefe der Vielzahl von Gräben, eine Dicke der Maske und den Implantationswinkel definiert werden.
DE112007000700.1T 2006-03-24 2007-03-08 Trench-FET mit hoher Dichte und integrierter Schottky-Diode und Herstellungsverfahren Active DE112007000700B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/388,790 2006-03-24
US11/388,790 US7446374B2 (en) 2006-03-24 2006-03-24 High density trench FET with integrated Schottky diode and method of manufacture
PCT/US2007/063612 WO2007112187A2 (en) 2006-03-24 2007-03-08 High density trench fet with integrated schottky diode and method of manufacture

Publications (2)

Publication Number Publication Date
DE112007000700T5 true DE112007000700T5 (de) 2009-01-29
DE112007000700B4 DE112007000700B4 (de) 2018-01-11

Family

ID=38532425

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112007000700.1T Active DE112007000700B4 (de) 2006-03-24 2007-03-08 Trench-FET mit hoher Dichte und integrierter Schottky-Diode und Herstellungsverfahren

Country Status (8)

Country Link
US (2) US7446374B2 (de)
JP (1) JP2009531836A (de)
KR (1) KR101361239B1 (de)
CN (1) CN101454882B (de)
AT (1) AT505583A2 (de)
DE (1) DE112007000700B4 (de)
TW (1) TWI443826B (de)
WO (1) WO2007112187A2 (de)

Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6838722B2 (en) * 2002-03-22 2005-01-04 Siliconix Incorporated Structures of and methods of fabricating trench-gated MIS devices
US7285822B2 (en) * 2005-02-11 2007-10-23 Alpha & Omega Semiconductor, Inc. Power MOS device
US8362547B2 (en) 2005-02-11 2013-01-29 Alpha & Omega Semiconductor Limited MOS device with Schottky barrier controlling layer
US7948029B2 (en) 2005-02-11 2011-05-24 Alpha And Omega Semiconductor Incorporated MOS device with varying trench depth
US8093651B2 (en) * 2005-02-11 2012-01-10 Alpha & Omega Semiconductor Limited MOS device with integrated schottky diode in active region contact trench
US8283723B2 (en) * 2005-02-11 2012-10-09 Alpha & Omega Semiconductor Limited MOS device with low injection diode
US7952139B2 (en) * 2005-02-11 2011-05-31 Alpha & Omega Semiconductor Ltd. Enhancing Schottky breakdown voltage (BV) without affecting an integrated MOSFET-Schottky device layout
US7446374B2 (en) 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
JP5222466B2 (ja) 2006-08-09 2013-06-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8008716B2 (en) * 2006-09-17 2011-08-30 Alpha & Omega Semiconductor, Ltd Inverted-trench grounded-source FET structure with trenched source body short electrode
US7544571B2 (en) * 2006-09-20 2009-06-09 Fairchild Semiconductor Corporation Trench gate FET with self-aligned features
US20080150013A1 (en) * 2006-12-22 2008-06-26 Alpha & Omega Semiconductor, Ltd Split gate formation with high density plasma (HDP) oxide layer as inter-polysilicon insulation layer
US8686493B2 (en) * 2007-10-04 2014-04-01 Fairchild Semiconductor Corporation High density FET with integrated Schottky
US7932556B2 (en) * 2007-12-14 2011-04-26 Fairchild Semiconductor Corporation Structure and method for forming power devices with high aspect ratio contact openings
US7772668B2 (en) * 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
US7965126B2 (en) * 2008-02-12 2011-06-21 Transphorm Inc. Bridge circuits and their components
US9882049B2 (en) * 2014-10-06 2018-01-30 Alpha And Omega Semiconductor Incorporated Self-aligned slotted accumulation-mode field effect transistor (AccuFET) structure and method
US7977768B2 (en) * 2008-04-01 2011-07-12 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
JP5530602B2 (ja) * 2008-04-09 2014-06-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9093521B2 (en) * 2008-06-30 2015-07-28 Alpha And Omega Semiconductor Incorporated Enhancing Schottky breakdown voltage (BV) without affecting an integrated MOSFET-Schottky device layout
US7936009B2 (en) * 2008-07-09 2011-05-03 Fairchild Semiconductor Corporation Shielded gate trench FET with an inter-electrode dielectric having a low-k dielectric therein
US8304829B2 (en) 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8362552B2 (en) * 2008-12-23 2013-01-29 Alpha And Omega Semiconductor Incorporated MOSFET device with reduced breakdown voltage
US8227855B2 (en) 2009-02-09 2012-07-24 Fairchild Semiconductor Corporation Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same
US8148749B2 (en) 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
TWI388059B (zh) * 2009-05-01 2013-03-01 Niko Semiconductor Co Ltd The structure of gold-oxygen semiconductor and its manufacturing method
US8049276B2 (en) 2009-06-12 2011-11-01 Fairchild Semiconductor Corporation Reduced process sensitivity of electrode-semiconductor rectifiers
CN101609801B (zh) * 2009-07-03 2011-05-25 英属维京群岛商节能元件股份有限公司 沟槽式肖特基二极管及其制作方法
US7952141B2 (en) 2009-07-24 2011-05-31 Fairchild Semiconductor Corporation Shield contacts in a shielded gate MOSFET
US8252647B2 (en) * 2009-08-31 2012-08-28 Alpha & Omega Semiconductor Incorporated Fabrication of trench DMOS device having thick bottom shielding oxide
TWI380448B (en) * 2009-09-16 2012-12-21 Anpec Electronics Corp Overlapping trench gate semiconductor device and manufacturing method thereof
US9425305B2 (en) 2009-10-20 2016-08-23 Vishay-Siliconix Structures of and methods of fabricating split gate MIS devices
US9419129B2 (en) * 2009-10-21 2016-08-16 Vishay-Siliconix Split gate semiconductor device with curved gate oxide profile
US20120220092A1 (en) * 2009-10-21 2012-08-30 Vishay-Siliconix Method of forming a hybrid split gate simiconductor
US8247296B2 (en) * 2009-12-09 2012-08-21 Semiconductor Components Industries, Llc Method of forming an insulated gate field effect transistor device having a shield electrode structure
JP5636254B2 (ja) * 2009-12-15 2014-12-03 株式会社東芝 半導体装置
WO2011109559A2 (en) 2010-03-02 2011-09-09 Kyle Terrill Structures and methods of fabricating dual gate devices
CN101882617B (zh) * 2010-06-12 2011-11-30 中国科学院上海微系统与信息技术研究所 肖特基二极管、半导体存储器及其制造工艺
US8252648B2 (en) * 2010-06-29 2012-08-28 Alpha & Omega Semiconductor, Inc. Power MOSFET device with self-aligned integrated Schottky and its manufacturing method
JP5740108B2 (ja) * 2010-07-16 2015-06-24 株式会社東芝 半導体装置
CN102347359B (zh) * 2010-07-29 2014-03-26 万国半导体股份有限公司 一种功率mosfet器件及其制造方法
JP5674530B2 (ja) * 2010-09-10 2015-02-25 ルネサスエレクトロニクス株式会社 半導体装置の制御装置
US8461646B2 (en) * 2011-02-04 2013-06-11 Vishay General Semiconductor Llc Trench MOS barrier schottky (TMBS) having multiple floating gates
US8587059B2 (en) * 2011-04-22 2013-11-19 Infineon Technologies Austria Ag Transistor arrangement with a MOSFET
US8502302B2 (en) * 2011-05-02 2013-08-06 Alpha And Omega Semiconductor Incorporated Integrating Schottky diode into power MOSFET
WO2012158977A2 (en) 2011-05-18 2012-11-22 Vishay-Siliconix Semiconductor device
JP6290526B2 (ja) * 2011-08-24 2018-03-07 ローム株式会社 半導体装置およびその製造方法
JP2015519744A (ja) * 2012-04-30 2015-07-09 ヴィシェイ−シリコニックス 集積回路の設計
US8921931B2 (en) * 2012-06-04 2014-12-30 Infineon Technologies Austria Ag Semiconductor device with trench structures including a recombination structure and a fill structure
KR101934893B1 (ko) * 2013-03-27 2019-01-03 삼성전자 주식회사 그루브 소스 컨택 영역을 가진 반도체 소자의 제조 방법
KR101828495B1 (ko) 2013-03-27 2018-02-12 삼성전자주식회사 평탄한 소스 전극을 가진 반도체 소자
KR20150035198A (ko) * 2013-09-27 2015-04-06 삼성전자주식회사 반도체 소자 및 그 제조방법
KR102046663B1 (ko) * 2013-11-04 2019-11-20 매그나칩 반도체 유한회사 반도체 소자 및 그 제조방법
DE112014003712T5 (de) * 2013-12-16 2016-04-28 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
KR102026543B1 (ko) 2014-08-19 2019-09-27 비쉐이-실리코닉스 전자 회로
US9755043B2 (en) * 2014-12-04 2017-09-05 Shuk-Wa FUNG Trench gate power semiconductor field effect transistor
US10008384B2 (en) 2015-06-25 2018-06-26 Varian Semiconductor Equipment Associates, Inc. Techniques to engineer nanoscale patterned features using ions
JP6217708B2 (ja) * 2015-07-30 2017-10-25 トヨタ自動車株式会社 半導体装置とその製造方法
US9780088B1 (en) 2016-03-31 2017-10-03 International Business Machines Corporation Co-fabrication of vertical diodes and fin field effect transistors on the same substrate
CN105957884A (zh) * 2016-06-24 2016-09-21 上海格瑞宝电子有限公司 一种分栅栅极沟槽结构和沟槽肖特基二极管及其制备方法
KR101836258B1 (ko) 2016-07-05 2018-03-08 현대자동차 주식회사 반도체 소자 및 그 제조 방법
US10304971B2 (en) 2016-07-16 2019-05-28 Champion Microelectronic Corp. High speed Schottky rectifier
WO2018042632A1 (ja) * 2016-09-02 2018-03-08 新電元工業株式会社 Ｍｏｓｆｅｔ及び電力変換回路
US10770599B2 (en) 2016-09-03 2020-09-08 Champion Microelectronic Corp. Deep trench MOS barrier junction all around rectifier and MOSFET
US10211333B2 (en) * 2017-04-26 2019-02-19 Alpha And Omega Semiconductor (Cayman) Ltd. Scalable SGT structure with improved FOM
JP2019046991A (ja) * 2017-09-04 2019-03-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US11081554B2 (en) * 2017-10-12 2021-08-03 Semiconductor Components Industries, Llc Insulated gate semiconductor device having trench termination structure and method
CN108231900A (zh) * 2017-12-28 2018-06-29 中山汉臣电子科技有限公司 一种功率半导体器件及其制备方法
JP6923457B2 (ja) * 2018-01-19 2021-08-18 株式会社日立製作所 炭化ケイ素半導体装置およびその製造方法、電力変換装置、自動車並びに鉄道車両
DE102018103849B4 (de) * 2018-02-21 2022-09-01 Infineon Technologies Ag Siliziumcarbid-Halbleiterbauelement mit einer in einer Grabenstruktur ausgebildeten Gateelektrode
CN108346701B (zh) * 2018-04-12 2020-05-26 电子科技大学 一种屏蔽栅功率dmos器件
US11031472B2 (en) * 2018-12-28 2021-06-08 General Electric Company Systems and methods for integrated diode field-effect transistor semiconductor devices
US11217541B2 (en) 2019-05-08 2022-01-04 Vishay-Siliconix, LLC Transistors with electrically active chip seal ring and methods of manufacture
CN110492761A (zh) * 2019-07-12 2019-11-22 西安科锐盛创新科技有限公司 一种整流电路系统、整流天线和微波无线能量传输系统
JP7237772B2 (ja) * 2019-08-20 2023-03-13 株式会社東芝 半導体装置
US11183514B2 (en) 2019-09-05 2021-11-23 Globalfoundries U.S. Inc. Vertically stacked field effect transistors
US11218144B2 (en) 2019-09-12 2022-01-04 Vishay-Siliconix, LLC Semiconductor device with multiple independent gates
US11114558B2 (en) * 2019-10-18 2021-09-07 Nami MOS CO., LTD. Shielded gate trench MOSFET integrated with super barrier rectifier
US11869967B2 (en) 2021-08-12 2024-01-09 Alpha And Omega Semiconductor International Lp Bottom source trench MOSFET with shield electrode
CN114664926A (zh) * 2022-03-30 2022-06-24 电子科技大学 一种功率半导体器件结构
DE102022110998A1 (de) 2022-05-04 2023-11-09 Infineon Technologies Ag Halbleitervorrichtung und verfahren zum herstellen einer halbleitervorrichtung

Family Cites Families (318)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3257626A (en) * 1962-12-31 1966-06-21 Ibm Semiconductor laser structures
US3404295A (en) 1964-11-30 1968-10-01 Motorola Inc High frequency and voltage transistor with added region for punch-through protection
US3412297A (en) 1965-12-16 1968-11-19 United Aircraft Corp Mos field-effect transistor with a onemicron vertical channel
US3497777A (en) 1967-06-13 1970-02-24 Stanislas Teszner Multichannel field-effect semi-conductor device
US3564356A (en) 1968-10-24 1971-02-16 Tektronix Inc High voltage integrated circuit transistor
US3660697A (en) * 1970-02-16 1972-05-02 Bell Telephone Labor Inc Monolithic semiconductor apparatus adapted for sequential charge transfer
US4003072A (en) 1972-04-20 1977-01-11 Sony Corporation Semiconductor device with high voltage breakdown resistance
US4337474A (en) 1978-08-31 1982-06-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US4638344A (en) 1979-10-09 1987-01-20 Cardwell Jr Walter T Junction field-effect transistor controlled by merged depletion regions
US4698653A (en) 1979-10-09 1987-10-06 Cardwell Jr Walter T Semiconductor devices controlled by depletion regions
US4338616A (en) 1980-02-19 1982-07-06 Xerox Corporation Self-aligned Schottky metal semi-conductor field effect transistor with buried source and drain
US4868624A (en) 1980-05-09 1989-09-19 Regents Of The University Of Minnesota Channel collector transistor
US4300150A (en) 1980-06-16 1981-11-10 North American Philips Corporation Lateral double-diffused MOS transistor device
US4326332A (en) 1980-07-28 1982-04-27 International Business Machines Corp. Method of making a high density V-MOS memory array
DE3070786D1 (en) * 1980-11-12 1985-07-25 Ibm Deutschland Electrically switchable read-only memory
US4324038A (en) * 1980-11-24 1982-04-13 Bell Telephone Laboratories, Incorporated Method of fabricating MOS field effect transistors
GB2089119A (en) 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
US4974059A (en) 1982-12-21 1990-11-27 International Rectifier Corporation Semiconductor high-power mosfet device
JPS6016420A (ja) 1983-07-08 1985-01-28 Mitsubishi Electric Corp 選択的エピタキシヤル成長方法
US4639761A (en) 1983-12-16 1987-01-27 North American Philips Corporation Combined bipolar-field effect transistor resurf devices
US4568958A (en) * 1984-01-03 1986-02-04 General Electric Company Inversion-mode insulated-gate gallium arsenide field-effect transistors
FR2566179B1 (fr) 1984-06-14 1986-08-22 Commissariat Energie Atomique Procede d'autopositionnement d'un oxyde de champ localise par rapport a une tranchee d'isolement
US5208657A (en) 1984-08-31 1993-05-04 Texas Instruments Incorporated DRAM Cell with trench capacitor and vertical channel in substrate
US4824793A (en) * 1984-09-27 1989-04-25 Texas Instruments Incorporated Method of making DRAM cell with trench capacitor
US4694313A (en) * 1985-02-19 1987-09-15 Harris Corporation Conductivity modulated semiconductor structure
US4673962A (en) * 1985-03-21 1987-06-16 Texas Instruments Incorporated Vertical DRAM cell and method
US4774556A (en) 1985-07-25 1988-09-27 Nippondenso Co., Ltd. Non-volatile semiconductor memory device
US4956308A (en) 1987-01-20 1990-09-11 Itt Corporation Method of making self-aligned field-effect transistor
US5262336A (en) 1986-03-21 1993-11-16 Advanced Power Technology, Inc. IGBT process to produce platinum lifetime control
US4767722A (en) * 1986-03-24 1988-08-30 Siliconix Incorporated Method for making planar vertical channel DMOS structures
US5034785A (en) 1986-03-24 1991-07-23 Siliconix Incorporated Planar vertical channel DMOS structure
US4716126A (en) 1986-06-05 1987-12-29 Siliconix Incorporated Fabrication of double diffused metal oxide semiconductor transistor
JPH0693512B2 (ja) 1986-06-17 1994-11-16 日産自動車株式会社 縦形ｍｏｓｆｅｔ
US5607511A (en) 1992-02-21 1997-03-04 International Business Machines Corporation Method and apparatus for low temperature, low pressure chemical vapor deposition of epitaxial silicon layers
US4746630A (en) 1986-09-17 1988-05-24 Hewlett-Packard Company Method for producing recessed field oxide with improved sidewall characteristics
US4941026A (en) 1986-12-05 1990-07-10 General Electric Company Semiconductor devices exhibiting minimum on-resistance
JP2577330B2 (ja) 1986-12-11 1997-01-29 新技術事業団 両面ゲ−ト静電誘導サイリスタの製造方法
JPS63171856A (ja) 1987-01-09 1988-07-15 Hitachi Ltd 耐熱鋼
US5105243A (en) 1987-02-26 1992-04-14 Kabushiki Kaisha Toshiba Conductivity-modulation metal oxide field effect transistor with single gate structure
US4821095A (en) 1987-03-12 1989-04-11 General Electric Company Insulated gate semiconductor device with extra short grid and method of fabrication
US4745079A (en) * 1987-03-30 1988-05-17 Motorola, Inc. Method for fabricating MOS transistors having gates with different work functions
US4801986A (en) 1987-04-03 1989-01-31 General Electric Company Vertical double diffused metal oxide semiconductor VDMOS device with increased safe operating area and method
US4823176A (en) 1987-04-03 1989-04-18 General Electric Company Vertical double diffused metal oxide semiconductor (VDMOS) device including high voltage junction exhibiting increased safe operating area
US4811065A (en) 1987-06-11 1989-03-07 Siliconix Incorporated Power DMOS transistor with high speed body diode
US5164325A (en) 1987-10-08 1992-11-17 Siliconix Incorporated Method of making a vertical current flow field effect transistor
US4893160A (en) 1987-11-13 1990-01-09 Siliconix Incorporated Method for increasing the performance of trenched devices and the resulting structure
US4914058A (en) 1987-12-29 1990-04-03 Siliconix Incorporated Grooved DMOS process with varying gate dielectric thickness
US4967245A (en) 1988-03-14 1990-10-30 Siliconix Incorporated Trench power MOSFET device
US4903189A (en) 1988-04-27 1990-02-20 General Electric Company Low noise, high frequency synchronous rectifier
US5283201A (en) * 1988-05-17 1994-02-01 Advanced Power Technology, Inc. High density power device fabrication process
KR0173111B1 (ko) 1988-06-02 1999-02-01 야마무라 가쯔미 트렌치 게이트 mos fet
JPH0216763A (ja) 1988-07-05 1990-01-19 Toshiba Corp 半導体装置の製造方法
US4853345A (en) 1988-08-22 1989-08-01 Delco Electronics Corporation Process for manufacture of a vertical DMOS transistor
US5268311A (en) 1988-09-01 1993-12-07 International Business Machines Corporation Method for forming a thin dielectric layer on a substrate
US5156989A (en) 1988-11-08 1992-10-20 Siliconix, Incorporated Complementary, isolated DMOS IC technology
US5346834A (en) * 1988-11-21 1994-09-13 Hitachi, Ltd. Method for manufacturing a semiconductor device and a semiconductor memory device
US5072266A (en) 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
US5111253A (en) 1989-05-09 1992-05-05 General Electric Company Multicellular FET having a Schottky diode merged therewith
US4992390A (en) 1989-07-06 1991-02-12 General Electric Company Trench gate structure with thick bottom oxide
WO1991003842A1 (en) 1989-08-31 1991-03-21 Nippondenso Co., Ltd. Insulated gate bipolar transistor
US4982260A (en) 1989-10-02 1991-01-01 General Electric Company Power rectifier with trenches
US5248894A (en) 1989-10-03 1993-09-28 Harris Corporation Self-aligned channel stop for trench-isolated island
KR950006483B1 (ko) 1990-06-13 1995-06-15 가부시끼가이샤 도시바 종형 mos트랜지스터와 그 제조방법
US5242845A (en) 1990-06-13 1993-09-07 Kabushiki Kaisha Toshiba Method of production of vertical MOS transistor
US5071782A (en) 1990-06-28 1991-12-10 Texas Instruments Incorporated Vertical memory cell array and method of fabrication
US5079608A (en) 1990-11-06 1992-01-07 Harris Corporation Power MOSFET transistor circuit with active clamp
US5065273A (en) 1990-12-04 1991-11-12 International Business Machines Corporation High capacity DRAM trench capacitor and methods of fabricating same
US5684320A (en) * 1991-01-09 1997-11-04 Fujitsu Limited Semiconductor device having transistor pair
CN1019720B (zh) 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
US5164802A (en) 1991-03-20 1992-11-17 Harris Corporation Power vdmosfet with schottky on lightly doped drain of lateral driver fet
US5250450A (en) 1991-04-08 1993-10-05 Micron Technology, Inc. Insulated-gate vertical field-effect transistor with high current drive and minimum overlap capacitance
JP2603886B2 (ja) 1991-05-09 1997-04-23 日本電信電話株式会社 薄層ｓｏｉ型絶縁ゲート型電界効果トランジスタの製造方法
KR940002400B1 (ko) 1991-05-15 1994-03-24 금성일렉트론 주식회사 리세스 게이트를 갖는 반도체장치의 제조방법
US5219793A (en) 1991-06-03 1993-06-15 Motorola Inc. Method for forming pitch independent contacts and a semiconductor device having the same
KR940006702B1 (ko) 1991-06-14 1994-07-25 금성일렉트론 주식회사 모스패트의 제조방법
JP2570022B2 (ja) 1991-09-20 1997-01-08 株式会社日立製作所 定電圧ダイオード及びそれを用いた電力変換装置並びに定電圧ダイオードの製造方法
JPH0613627A (ja) 1991-10-08 1994-01-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US5366914A (en) 1992-01-29 1994-11-22 Nec Corporation Vertical power MOSFET structure having reduced cell area
US5283452A (en) * 1992-02-14 1994-02-01 Hughes Aircraft Company Distributed cell monolithic mircowave integrated circuit (MMIC) field-effect transistor (FET) amplifier
US5315142A (en) 1992-03-23 1994-05-24 International Business Machines Corporation High performance trench EEPROM cell
US5554862A (en) 1992-03-31 1996-09-10 Kabushiki Kaisha Toshiba Power semiconductor device
JPH06196723A (ja) 1992-04-28 1994-07-15 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5640034A (en) 1992-05-18 1997-06-17 Texas Instruments Incorporated Top-drain trench based resurf DMOS transistor structure
US5233215A (en) 1992-06-08 1993-08-03 North Carolina State University At Raleigh Silicon carbide power MOSFET with floating field ring and floating field plate
US5430324A (en) 1992-07-23 1995-07-04 Siliconix, Incorporated High voltage transistor having edge termination utilizing trench technology
US5910669A (en) * 1992-07-24 1999-06-08 Siliconix Incorporated Field effect Trench transistor having lightly doped epitaxial region on the surface portion thereof
US5558313A (en) 1992-07-24 1996-09-24 Siliconix Inorporated Trench field effect transistor with reduced punch-through susceptibility and low RDSon
US5294824A (en) 1992-07-31 1994-03-15 Motorola, Inc. High voltage transistor having reduced on-resistance
GB9216599D0 (en) 1992-08-05 1992-09-16 Philips Electronics Uk Ltd A semiconductor device comprising a vertical insulated gate field effect device and a method of manufacturing such a device
US5300447A (en) 1992-09-29 1994-04-05 Texas Instruments Incorporated Method of manufacturing a minimum scaled transistor
JPH06163907A (ja) 1992-11-20 1994-06-10 Hitachi Ltd 電圧駆動型半導体装置
US5275965A (en) 1992-11-25 1994-01-04 Micron Semiconductor, Inc. Trench isolation using gated sidewalls
US5326711A (en) 1993-01-04 1994-07-05 Texas Instruments Incorporated High performance high voltage vertical transistor and method of fabrication
DE4300806C1 (de) 1993-01-14 1993-12-23 Siemens Ag Verfahren zur Herstellung von vertikalen MOS-Transistoren
US5418376A (en) 1993-03-02 1995-05-23 Toyo Denki Seizo Kabushiki Kaisha Static induction semiconductor device with a distributed main electrode structure and static induction semiconductor device with a static induction main electrode shorted structure
US5341011A (en) 1993-03-15 1994-08-23 Siliconix Incorporated Short channel trenched DMOS transistor
DE4309764C2 (de) 1993-03-25 1997-01-30 Siemens Ag Leistungs-MOSFET
GB9306895D0 (en) * 1993-04-01 1993-05-26 Philips Electronics Uk Ltd A method of manufacturing a semiconductor device comprising an insulated gate field effect device
KR960012585B1 (en) 1993-06-25 1996-09-23 Samsung Electronics Co Ltd Transistor structure and the method for manufacturing the same
US5349224A (en) * 1993-06-30 1994-09-20 Purdue Research Foundation Integrable MOS and IGBT devices having trench gate structure
US5371396A (en) * 1993-07-02 1994-12-06 Thunderbird Technologies, Inc. Field effect transistor having polycrystalline silicon gate junction
US5365102A (en) 1993-07-06 1994-11-15 North Carolina State University Schottky barrier rectifier with MOS trench
BE1007283A3 (nl) 1993-07-12 1995-05-09 Philips Electronics Nv Halfgeleiderinrichting met een most voorzien van een extended draingebied voor hoge spanningen.
US5420061A (en) 1993-08-13 1995-05-30 Micron Semiconductor, Inc. Method for improving latchup immunity in a dual-polysilicon gate process
JPH07122749A (ja) 1993-09-01 1995-05-12 Toshiba Corp 半導体装置及びその製造方法
JP3400846B2 (ja) 1994-01-20 2003-04-28 三菱電機株式会社 トレンチ構造を有する半導体装置およびその製造方法
US5429977A (en) 1994-03-11 1995-07-04 Industrial Technology Research Institute Method for forming a vertical transistor with a stacked capacitor DRAM cell
US5449925A (en) * 1994-05-04 1995-09-12 North Carolina State University Voltage breakdown resistant monocrystalline silicon carbide semiconductor devices
US5434435A (en) 1994-05-04 1995-07-18 North Carolina State University Trench gate lateral MOSFET
DE4417150C2 (de) 1994-05-17 1996-03-14 Siemens Ag Verfahren zur Herstellung einer Anordnung mit selbstverstärkenden dynamischen MOS-Transistorspeicherzellen
US5454435A (en) * 1994-05-25 1995-10-03 Reinhardt; Lisa Device for facilitating insertion of a beach umbrella in sand
US5405794A (en) 1994-06-14 1995-04-11 Philips Electronics North America Corporation Method of producing VDMOS device of increased power density
US5424231A (en) 1994-08-09 1995-06-13 United Microelectronics Corp. Method for manufacturing a VDMOS transistor
US5583368A (en) 1994-08-11 1996-12-10 International Business Machines Corporation Stacked devices
EP0698919B1 (de) 1994-08-15 2002-01-16 Siliconix Incorporated Verfahren zum Herstellen eines DMOS-Transistors mit Grabenstruktur unter Verwendung von sieben Masken
US5581100A (en) 1994-08-30 1996-12-03 International Rectifier Corporation Trench depletion MOSFET
US5508542A (en) * 1994-10-28 1996-04-16 International Business Machines Corporation Porous silicon trench and capacitor structures
JP3708998B2 (ja) * 1994-11-04 2005-10-19 シーメンス アクチエンゲゼルシヤフト 電界効果により制御可能の半導体デバイスの製造方法
US5583065A (en) 1994-11-23 1996-12-10 Sony Corporation Method of making a MOS semiconductor device
US6008520A (en) 1994-12-30 1999-12-28 Siliconix Incorporated Trench MOSFET with heavily doped delta layer to provide low on- resistance
US5674766A (en) * 1994-12-30 1997-10-07 Siliconix Incorporated Method of making a trench MOSFET with multi-resistivity drain to provide low on-resistance by varying dopant concentration in epitaxial layer
US5597765A (en) * 1995-01-10 1997-01-28 Siliconix Incorporated Method for making termination structure for power MOSFET
JPH08204179A (ja) 1995-01-26 1996-08-09 Fuji Electric Co Ltd 炭化ケイ素トレンチｍｏｓｆｅｔ
US5670803A (en) 1995-02-08 1997-09-23 International Business Machines Corporation Three-dimensional SRAM trench structure and fabrication method therefor
JP3325736B2 (ja) 1995-02-09 2002-09-17 三菱電機株式会社 絶縁ゲート型半導体装置
DE69602114T2 (de) 1995-02-10 1999-08-19 Siliconix Inc Graben-Feldeffekttransistor mit PN-Verarmungsschicht-Barriere
JP3291957B2 (ja) 1995-02-17 2002-06-17 富士電機株式会社 縦型トレンチｍｉｓｆｅｔおよびその製造方法
US5595927A (en) 1995-03-17 1997-01-21 Taiwan Semiconductor Manufacturing Company Ltd. Method for making self-aligned source/drain mask ROM memory cell using trench etched channel
US5592005A (en) 1995-03-31 1997-01-07 Siliconix Incorporated Punch-through field effect transistor
US5554552A (en) * 1995-04-03 1996-09-10 Taiwan Semiconductor Manufacturing Company PN junction floating gate EEPROM, flash EPROM device and method of manufacture thereof
US5744372A (en) 1995-04-12 1998-04-28 National Semiconductor Corporation Fabrication of complementary field-effect transistors each having multi-part channel
JPH08306914A (ja) 1995-04-27 1996-11-22 Nippondenso Co Ltd 半導体装置およびその製造方法
US5567634A (en) 1995-05-01 1996-10-22 National Semiconductor Corporation Method of fabricating self-aligned contact trench DMOS transistors
KR0143459B1 (ko) 1995-05-22 1998-07-01 한민구 모오스 게이트형 전력 트랜지스터
US6140678A (en) 1995-06-02 2000-10-31 Siliconix Incorporated Trench-gated power MOSFET with protective diode
US6049108A (en) 1995-06-02 2000-04-11 Siliconix Incorporated Trench-gated MOSFET with bidirectional voltage clamping
US5648670A (en) 1995-06-07 1997-07-15 Sgs-Thomson Microelectronics, Inc. Trench MOS-gated device with a minimum number of masks
GB9512089D0 (en) 1995-06-14 1995-08-09 Evans Jonathan L Semiconductor device fabrication
US5629543A (en) 1995-08-21 1997-05-13 Siliconix Incorporated Trenched DMOS transistor with buried layer for reduced on-resistance and ruggedness
US5689128A (en) * 1995-08-21 1997-11-18 Siliconix Incorporated High density trenched DMOS transistor
US5847464A (en) 1995-09-27 1998-12-08 Sgs-Thomson Microelectronics, Inc. Method for forming controlled voids in interlevel dielectric
US5705409A (en) 1995-09-28 1998-01-06 Motorola Inc. Method for forming trench transistor structure
JPH09102602A (ja) * 1995-10-05 1997-04-15 Nippon Telegr & Teleph Corp <Ntt> Ｍｏｓｆｅｔ
US5616945A (en) * 1995-10-13 1997-04-01 Siliconix Incorporated Multiple gated MOSFET for use in DC-DC converter
US5692569A (en) * 1995-10-17 1997-12-02 Mustad, Incorporated Horseshoe system
US5949124A (en) 1995-10-31 1999-09-07 Motorola, Inc. Edge termination structure
US6037632A (en) 1995-11-06 2000-03-14 Kabushiki Kaisha Toshiba Semiconductor device
US5780343A (en) 1995-12-20 1998-07-14 National Semiconductor Corporation Method of producing high quality silicon surface for selective epitaxial growth of silicon
US5637898A (en) 1995-12-22 1997-06-10 North Carolina State University Vertical field effect transistors having improved breakdown voltage capability and low on-state resistance
GB2309336B (en) 1996-01-22 2001-05-23 Fuji Electric Co Ltd Semiconductor device
EP0879481B1 (de) 1996-02-05 2002-05-02 Infineon Technologies AG Durch feldeffekt steuerbares halbleiterbauelement
US6084268A (en) 1996-03-05 2000-07-04 Semiconductor Components Industries, Llc Power MOSFET device having low on-resistance and method
US5821583A (en) 1996-03-06 1998-10-13 Siliconix Incorporated Trenched DMOS transistor with lightly doped tub
DE19611045C1 (de) 1996-03-20 1997-05-22 Siemens Ag Durch Feldeffekt steuerbares Halbleiterbauelement
EP0798785B1 (de) 1996-03-29 2003-12-03 STMicroelectronics S.r.l. Hochspannungsfester MOS-Transistor und Verfahren zur Herstellung
US5895951A (en) * 1996-04-05 1999-04-20 Megamos Corporation MOSFET structure and fabrication process implemented by forming deep and narrow doping regions through doping trenches
US5770878A (en) 1996-04-10 1998-06-23 Harris Corporation Trench MOS gate device
US5767004A (en) 1996-04-22 1998-06-16 Chartered Semiconductor Manufacturing, Ltd. Method for forming a low impurity diffusion polysilicon layer
US5818084A (en) 1996-05-15 1998-10-06 Siliconix Incorporated Pseudo-Schottky diode
DE69739206D1 (de) 1996-07-19 2009-02-26 Siliconix Inc Hochdichte-graben-dmos-transistor mit grabenbodemimplantierung
US5808340A (en) 1996-09-18 1998-09-15 Advanced Micro Devices, Inc. Short channel self aligned VMOS field effect transistor
DE19638438A1 (de) 1996-09-19 1998-04-02 Siemens Ag Durch Feldeffekt steuerbares, vertikales Halbleiterbauelement
JP2891205B2 (ja) 1996-10-21 1999-05-17 日本電気株式会社 半導体集積回路の製造方法
JP3397057B2 (ja) 1996-11-01 2003-04-14 日産自動車株式会社 半導体装置
US6207994B1 (en) 1996-11-05 2001-03-27 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region
US6168983B1 (en) 1996-11-05 2001-01-02 Power Integrations, Inc. Method of making a high-voltage transistor with multiple lateral conduction layers
KR100233832B1 (ko) 1996-12-14 1999-12-01 정선종 반도체 소자의 트랜지스터 및 그 제조방법
US6011298A (en) 1996-12-31 2000-01-04 Stmicroelectronics, Inc. High voltage termination with buried field-shaping region
JPH10256550A (ja) 1997-01-09 1998-09-25 Toshiba Corp 半導体装置
KR100218260B1 (ko) 1997-01-14 1999-09-01 김덕중 트랜치 게이트형 모스트랜지스터의 제조방법
SE9700141D0 (sv) 1997-01-20 1997-01-20 Abb Research Ltd A schottky diode of SiC and a method for production thereof
JP3938964B2 (ja) 1997-02-10 2007-06-27 三菱電機株式会社 高耐圧半導体装置およびその製造方法
US5877528A (en) 1997-03-03 1999-03-02 Megamos Corporation Structure to provide effective channel-stop in termination areas for trenched power transistors
US6057558A (en) 1997-03-05 2000-05-02 Denson Corporation Silicon carbide semiconductor device and manufacturing method thereof
US5981354A (en) 1997-03-12 1999-11-09 Advanced Micro Devices, Inc. Semiconductor fabrication employing a flowable oxide to enhance planarization in a shallow trench isolation process
KR100225409B1 (ko) 1997-03-27 1999-10-15 김덕중 트렌치 디-모오스 및 그의 제조 방법
US6163052A (en) 1997-04-04 2000-12-19 Advanced Micro Devices, Inc. Trench-gated vertical combination JFET and MOSFET devices
US6281547B1 (en) 1997-05-08 2001-08-28 Megamos Corporation Power transistor cells provided with reliable trenched source contacts connected to narrower source manufactured without a source mask
JPH113936A (ja) 1997-06-13 1999-01-06 Nec Corp 半導体装置の製造方法
US6096608A (en) 1997-06-30 2000-08-01 Siliconix Incorporated Bidirectional trench gated power mosfet with submerged body bus extending underneath gate trench
US5907776A (en) 1997-07-11 1999-05-25 Magepower Semiconductor Corp. Method of forming a semiconductor structure having reduced threshold voltage and high punch-through tolerance
TW393777B (en) 1997-09-02 2000-06-11 Nikon Corp Photoelectric conversion devices and photoelectric conversion apparatus employing the same
DE19740195C2 (de) 1997-09-12 1999-12-02 Siemens Ag Halbleiterbauelement mit Metall-Halbleiterübergang mit niedrigem Sperrstrom
DE19743342C2 (de) 1997-09-30 2002-02-28 Infineon Technologies Ag Feldeffekttransistor hoher Packungsdichte und Verfahren zu seiner Herstellung
KR100249505B1 (ko) 1997-10-28 2000-03-15 정선종 수평형 이중 확산 전력 소자의 제조 방법
US6337499B1 (en) 1997-11-03 2002-01-08 Infineon Technologies Ag Semiconductor component
US5943581A (en) 1997-11-05 1999-08-24 Vanguard International Semiconductor Corporation Method of fabricating a buried reservoir capacitor structure for high-density dynamic random access memory (DRAM) circuits
GB9723468D0 (en) 1997-11-07 1998-01-07 Zetex Plc Method of semiconductor device fabrication
US6081009A (en) 1997-11-10 2000-06-27 Intersil Corporation High voltage mosfet structure
US6429481B1 (en) 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
US6426260B1 (en) 1997-12-02 2002-07-30 Magepower Semiconductor Corp. Switching speed improvement in DMO by implanting lightly doped region under gate
US5949104A (en) 1998-02-07 1999-09-07 Xemod, Inc. Source connection structure for lateral RF MOS devices
JP3641547B2 (ja) 1998-03-25 2005-04-20 株式会社豊田中央研究所 横型ｍｏｓ素子を含む半導体装置
US5897343A (en) 1998-03-30 1999-04-27 Motorola, Inc. Method of making a power switching trench MOSFET having aligned source regions
US5945724A (en) 1998-04-09 1999-08-31 Micron Technology, Inc. Trench isolation region for semiconductor device
US6150697A (en) 1998-04-30 2000-11-21 Denso Corporation Semiconductor apparatus having high withstand voltage
US6303969B1 (en) 1998-05-01 2001-10-16 Allen Tan Schottky diode with dielectric trench
US6063678A (en) 1998-05-04 2000-05-16 Xemod, Inc. Fabrication of lateral RF MOS devices with enhanced RF properties
DE19820223C1 (de) 1998-05-06 1999-11-04 Siemens Ag Verfahren zum Herstellen einer Epitaxieschicht mit lateral veränderlicher Dotierung
US6104054A (en) 1998-05-13 2000-08-15 Texas Instruments Incorporated Space-efficient layout method to reduce the effect of substrate capacitance in dielectrically isolated process technologies
US6015727A (en) 1998-06-08 2000-01-18 Wanlass; Frank M. Damascene formation of borderless contact MOS transistors
DE19828191C1 (de) 1998-06-24 1999-07-29 Siemens Ag Lateral-Hochspannungstransistor
KR100372103B1 (ko) 1998-06-30 2003-03-31 주식회사 하이닉스반도체 반도체소자의소자분리방법
US6054365A (en) 1998-07-13 2000-04-25 International Rectifier Corp. Process for filling deep trenches with polysilicon and oxide
US6156611A (en) 1998-07-20 2000-12-05 Motorola, Inc. Method of fabricating vertical FET with sidewall gate electrode
CN1223004C (zh) 1998-07-23 2005-10-12 三菱电机株式会社 半导体装置及其制造方法
JP4253374B2 (ja) 1998-07-24 2009-04-08 千住金属工業株式会社 プリント基板のはんだ付け方法および噴流はんだ槽
JP2000056281A (ja) 1998-08-07 2000-02-25 Mitsubishi Electric Corp 光変調器とその製造方法
US6242770B1 (en) * 1998-08-31 2001-06-05 Gary Bela Bronner Diode connected to a magnetic tunnel junction and self aligned with a metallic conductor and method for forming the same
DE19839970C2 (de) 1998-09-02 2000-11-02 Siemens Ag Randstruktur und Driftbereich für ein Halbleiterbauelement sowie Verfahren zu ihrer Herstellung
US6316280B1 (en) 1998-09-07 2001-11-13 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor devices separated from a wafer
JP3382163B2 (ja) 1998-10-07 2003-03-04 株式会社東芝 電力用半導体装置
US7462910B1 (en) 1998-10-14 2008-12-09 International Rectifier Corporation P-channel trench MOSFET structure
DE19848828C2 (de) 1998-10-22 2001-09-13 Infineon Technologies Ag Halbleiterbauelement mit kleiner Durchlaßspannung und hoher Sperrfähigkeit
US5998833A (en) 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
US6194741B1 (en) 1998-11-03 2001-02-27 International Rectifier Corp. MOSgated trench type power semiconductor with silicon carbide substrate and increased gate breakdown voltage and reduced on-resistance
US6096629A (en) 1998-11-05 2000-08-01 Taiwan Semiconductor Manufacturing Company Uniform sidewall profile etch method for forming low contact leakage schottky diode contact
JP3951522B2 (ja) 1998-11-11 2007-08-01 富士電機デバイステクノロジー株式会社 超接合半導体素子
US6291856B1 (en) 1998-11-12 2001-09-18 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
JP3799888B2 (ja) 1998-11-12 2006-07-19 富士電機デバイステクノロジー株式会社 超接合半導体素子およびその製造方法
JP2000156978A (ja) 1998-11-17 2000-06-06 Fuji Electric Co Ltd ソフトスイッチング回路
US6156606A (en) 1998-11-17 2000-12-05 Siemens Aktiengesellschaft Method of forming a trench capacitor using a rutile dielectric material
US6084264A (en) 1998-11-25 2000-07-04 Siliconix Incorporated Trench MOSFET having improved breakdown and on-resistance characteristics
DE19854915C2 (de) 1998-11-27 2002-09-05 Infineon Technologies Ag MOS-Feldeffekttransistor mit Hilfselektrode
US6222229B1 (en) 1999-02-18 2001-04-24 Cree, Inc. Self-aligned shield structure for realizing high frequency power MOSFET devices with improved reliability
JP3751463B2 (ja) 1999-03-23 2006-03-01 株式会社東芝 高耐圧半導体素子
DE19913375B4 (de) 1999-03-24 2009-03-26 Infineon Technologies Ag Verfahren zur Herstellung einer MOS-Transistorstruktur
JP3417336B2 (ja) 1999-03-25 2003-06-16 関西日本電気株式会社 絶縁ゲート型半導体装置およびその製造方法
US6316806B1 (en) 1999-03-31 2001-11-13 Fairfield Semiconductor Corporation Trench transistor with a self-aligned source
US6188105B1 (en) 1999-04-01 2001-02-13 Intersil Corporation High density MOS-gated power device and process for forming same
TW425701B (en) 1999-04-27 2001-03-11 Taiwan Semiconductor Mfg Manufacturing method of stack-type capacitor
US6433385B1 (en) 1999-05-19 2002-08-13 Fairchild Semiconductor Corporation MOS-gated power device having segmented trench and extended doping zone and process for forming same
US6198127B1 (en) 1999-05-19 2001-03-06 Intersil Corporation MOS-gated power device having extended trench and doping zone and process for forming same
US6373098B1 (en) 1999-05-25 2002-04-16 Fairchild Semiconductor Corporation Trench-gated device having trench walls formed by selective epitaxial growth and process for forming device
US6291298B1 (en) 1999-05-25 2001-09-18 Advanced Analogic Technologies, Inc. Process of manufacturing Trench gate semiconductor device having gate oxide layer with multiple thicknesses
US6191447B1 (en) 1999-05-28 2001-02-20 Micro-Ohm Corporation Power semiconductor devices that utilize tapered trench-based insulating regions to improve electric field profiles in highly doped drift region mesas and methods of forming same
EP1058318B1 (de) 1999-06-03 2008-04-16 STMicroelectronics S.r.l. Leistungshalbleiteranordnung mit einer Randabschlussstruktur mit einem Spannungsteiler
EP1192640A2 (de) 1999-06-03 2002-04-03 GENERAL SEMICONDUCTOR, Inc. Leistungs-mosfet und verfahren zu dessen herstellung
JP3851744B2 (ja) 1999-06-28 2006-11-29 株式会社東芝 半導体装置の製造方法
GB9917099D0 (en) 1999-07-22 1999-09-22 Koninkl Philips Electronics Nv Cellular trench-gate field-effect transistors
JP3971062B2 (ja) 1999-07-29 2007-09-05 株式会社東芝 高耐圧半導体装置
TW411553B (en) 1999-08-04 2000-11-11 Mosel Vitelic Inc Method for forming curved oxide on bottom of trench
JP4774580B2 (ja) 1999-08-23 2011-09-14 富士電機株式会社 超接合半導体素子
US6077733A (en) 1999-09-03 2000-06-20 Taiwan Semiconductor Manufacturing Company Method of manufacturing self-aligned T-shaped gate through dual damascene
US6566804B1 (en) 1999-09-07 2003-05-20 Motorola, Inc. Field emission device and method of operation
JP3507732B2 (ja) 1999-09-30 2004-03-15 株式会社東芝 半導体装置
US6222233B1 (en) 1999-10-04 2001-04-24 Xemod, Inc. Lateral RF MOS device with improved drain structure
US6103619A (en) 1999-10-08 2000-08-15 United Microelectronics Corp. Method of forming a dual damascene structure on a semiconductor wafer
JP4450122B2 (ja) 1999-11-17 2010-04-14 株式会社デンソー 炭化珪素半導体装置
US6184092B1 (en) 1999-11-23 2001-02-06 Mosel Vitelic Inc. Self-aligned contact for trench DMOS transistors
US6461918B1 (en) 1999-12-20 2002-10-08 Fairchild Semiconductor Corporation Power MOS device with improved gate charge performance
US6285060B1 (en) 1999-12-30 2001-09-04 Siliconix Incorporated Barrier accumulation-mode MOSFET
US6346469B1 (en) 2000-01-03 2002-02-12 Motorola, Inc. Semiconductor device and a process for forming the semiconductor device
JP2001192174A (ja) 2000-01-12 2001-07-17 Occ Corp 誘導巻取り装置
JP4765012B2 (ja) 2000-02-09 2011-09-07 富士電機株式会社 半導体装置及びその製造方法
US6376878B1 (en) 2000-02-11 2002-04-23 Fairchild Semiconductor Corporation MOS-gated devices with alternating zones of conductivity
GB0003184D0 (en) 2000-02-12 2000-04-05 Koninkl Philips Electronics Nv A semiconductor device and a method of fabricating material for a semiconductor device
US6274420B1 (en) 2000-02-23 2001-08-14 Advanced Micro Devices, Inc. Sti (shallow trench isolation) structures for minimizing leakage current through drain and source silicides
US6271100B1 (en) 2000-02-24 2001-08-07 International Business Machines Corporation Chemically enhanced anneal for removing trench stress resulting in improved bipolar yield
JP2001244461A (ja) 2000-02-28 2001-09-07 Toyota Central Res & Dev Lab Inc 縦型半導体装置
GB0005650D0 (en) 2000-03-10 2000-05-03 Koninkl Philips Electronics Nv Field-effect semiconductor devices
US6246090B1 (en) 2000-03-14 2001-06-12 Intersil Corporation Power trench transistor device source region formation using silicon spacer
TW439176B (en) 2000-03-17 2001-06-07 United Microelectronics Corp Manufacturing method of capacitors
EP1269549B1 (de) 2000-03-17 2009-11-04 GENERAL SEMICONDUCTOR, Inc. DMOS-Transistorzelle mit einer Graben-Gateelektrode, sowie entsprechender DMOS-Transistor und Verfahren zu dessen Herstellung
JP3636345B2 (ja) 2000-03-17 2005-04-06 富士電機デバイステクノロジー株式会社 半導体素子および半導体素子の製造方法
US6376315B1 (en) 2000-03-31 2002-04-23 General Semiconductor, Inc. Method of forming a trench DMOS having reduced threshold voltage
US6392290B1 (en) 2000-04-07 2002-05-21 Siliconix Incorporated Vertical structure for semiconductor wafer-level chip scale packages
JP4534303B2 (ja) 2000-04-27 2010-09-01 富士電機システムズ株式会社 横型超接合半導体素子
JP4240752B2 (ja) 2000-05-01 2009-03-18 富士電機デバイステクノロジー株式会社 半導体装置
US6509240B2 (en) 2000-05-15 2003-01-21 International Rectifier Corporation Angle implant process for cellular deep trench sidewall doping
DE10026924A1 (de) 2000-05-30 2001-12-20 Infineon Technologies Ag Kompensationsbauelement
US6479352B2 (en) 2000-06-02 2002-11-12 General Semiconductor, Inc. Method of fabricating high voltage power MOSFET having low on-resistance
JP3798951B2 (ja) 2000-06-07 2006-07-19 シャープ株式会社 回路内蔵受光素子、その製造方法および該受光素子を用いた光学装置
EP1170803A3 (de) 2000-06-08 2002-10-09 Siliconix Incorporated MOSFET mit Graben-Gateelektrode und Verfahren zu dessen Herstellung
US6472678B1 (en) 2000-06-16 2002-10-29 General Semiconductor, Inc. Trench MOSFET with double-diffused body profile
JP3833903B2 (ja) 2000-07-11 2006-10-18 株式会社東芝 半導体装置の製造方法
US6555895B1 (en) 2000-07-17 2003-04-29 General Semiconductor, Inc. Devices and methods for addressing optical edge effects in connection with etched trenches
US6921939B2 (en) 2000-07-20 2005-07-26 Fairchild Semiconductor Corporation Power MOSFET and method for forming same using a self-aligned body implant
JP2002043571A (ja) 2000-07-28 2002-02-08 Nec Kansai Ltd 半導体装置
US6437386B1 (en) 2000-08-16 2002-08-20 Fairchild Semiconductor Corporation Method for creating thick oxide on the bottom surface of a trench structure in silicon
US6472708B1 (en) 2000-08-31 2002-10-29 General Semiconductor, Inc. Trench MOSFET with structure having low gate charge
US6355501B1 (en) 2000-09-21 2002-03-12 International Business Machines Corporation Three-dimensional chip stacking assembly
FR2816113A1 (fr) 2000-10-31 2002-05-03 St Microelectronics Sa Procede de realisation d'une zone dopee dans du carbure de silicium et application a une diode schottky
EP1205980A1 (de) 2000-11-07 2002-05-15 Infineon Technologies AG Verfahren zur Herstellung eines Feldeffekttransistors in einem Halbleiter-Substrat
US6362112B1 (en) 2000-11-08 2002-03-26 Fabtech, Inc. Single step etched moat
US6608350B2 (en) 2000-12-07 2003-08-19 International Rectifier Corporation High voltage vertical conduction superjunction semiconductor device
US6677641B2 (en) * 2001-10-17 2004-01-13 Fairchild Semiconductor Corporation Semiconductor structure with improved smaller forward voltage loss and higher blocking capability
US7345342B2 (en) * 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US6713813B2 (en) 2001-01-30 2004-03-30 Fairchild Semiconductor Corporation Field effect transistor having a lateral depletion structure
JP4785335B2 (ja) 2001-02-21 2011-10-05 三菱電機株式会社 半導体装置およびその製造方法
TW543146B (en) 2001-03-09 2003-07-21 Fairchild Semiconductor Ultra dense trench-gated power device with the reduced drain-source feedback capacitance and miller charge
KR100393201B1 (ko) 2001-04-16 2003-07-31 페어차일드코리아반도체 주식회사 낮은 온 저항과 높은 브레이크다운 전압을 갖는 고전압수평형 디모스 트랜지스터
DE10214160B4 (de) * 2002-03-28 2014-10-09 Infineon Technologies Ag Halbleiteranordnung mit Schottky-Kontakt
JP3312905B2 (ja) 2001-06-25 2002-08-12 株式会社リコー 画像形成装置
JP2003017701A (ja) * 2001-07-04 2003-01-17 Denso Corp 半導体装置
US20030015756A1 (en) 2001-07-23 2003-01-23 Motorola, Inc. Semiconductor structure for integrated control of an active subcircuit and process for fabrication
US6875671B2 (en) 2001-09-12 2005-04-05 Reveo, Inc. Method of fabricating vertical integrated circuits
US6465304B1 (en) 2001-10-04 2002-10-15 General Semiconductor, Inc. Method for fabricating a power semiconductor device having a floating island voltage sustaining layer
WO2003103056A2 (en) * 2002-05-31 2003-12-11 Koninklijke Philips Electronics N.V. Trench-gate semiconductor device,corresponding module and apparatus ,and method of operating the device
US6878994B2 (en) * 2002-08-22 2005-04-12 International Rectifier Corporation MOSgated device with accumulated channel region and Schottky contact
JP4158453B2 (ja) 2002-08-22 2008-10-01 株式会社デンソー 半導体装置及びその製造方法
GB0229212D0 (en) * 2002-12-14 2003-01-22 Koninkl Philips Electronics Nv Method of manufacture of a trench semiconductor device
DE10259373B4 (de) 2002-12-18 2012-03-22 Infineon Technologies Ag Überstromfeste Schottkydiode mit niedrigem Sperrstrom
JP4166102B2 (ja) * 2003-02-26 2008-10-15 トヨタ自動車株式会社 高耐圧電界効果型半導体装置
GB0312512D0 (en) * 2003-05-31 2003-07-09 Koninkl Philips Electronics Nv Termination structures for semiconductor devices and the manufacture thereof
JP4799829B2 (ja) * 2003-08-27 2011-10-26 三菱電機株式会社 絶縁ゲート型トランジスタ及びインバータ回路
JP4903055B2 (ja) * 2003-12-30 2012-03-21 フェアチャイルド・セミコンダクター・コーポレーション パワー半導体デバイスおよびその製造方法
US7405452B2 (en) 2004-02-02 2008-07-29 Hamza Yilmaz Semiconductor device containing dielectrically isolated PN junction for enhanced breakdown characteristics
US6951112B2 (en) 2004-02-10 2005-10-04 General Electric Company Methods and apparatus for assembling gas turbine engines
US20050199918A1 (en) 2004-03-15 2005-09-15 Daniel Calafut Optimized trench power MOSFET with integrated schottky diode
JP2005285913A (ja) * 2004-03-29 2005-10-13 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP4176734B2 (ja) * 2004-05-14 2008-11-05 株式会社東芝 トレンチｍｏｓｆｅｔ
US7501702B2 (en) * 2004-06-24 2009-03-10 Fairchild Semiconductor Corporation Integrated transistor module and method of fabricating same
DE102004057235B4 (de) 2004-11-26 2007-12-27 Infineon Technologies Ag Vertikaler Trenchtransistor und Verfahren zu dessen Herstellung
KR101236030B1 (ko) 2005-04-06 2013-02-21 페어차일드 세미컨덕터 코포레이션 트랜치-게이트 전계효과 트랜지스터 및 그 형성 방법
CN101542731B (zh) 2005-05-26 2012-07-11 飞兆半导体公司 沟槽栅场效应晶体管及其制造方法
US7446374B2 (en) 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
US7768075B2 (en) * 2006-04-06 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die packages using thin dies and metal substrates

Also Published As

Publication number Publication date
KR20090003306A (ko) 2009-01-09
CN101454882B (zh) 2011-08-31
WO2007112187A2 (en) 2007-10-04
JP2009531836A (ja) 2009-09-03
CN101454882A (zh) 2009-06-10
US20070221952A1 (en) 2007-09-27
US7446374B2 (en) 2008-11-04
AT505583A2 (de) 2009-02-15
WO2007112187A3 (en) 2008-04-17
US20090035900A1 (en) 2009-02-05
TW200742079A (en) 2007-11-01
TWI443826B (zh) 2014-07-01
US7713822B2 (en) 2010-05-11
KR101361239B1 (ko) 2014-02-11
DE112007000700B4 (de) 2018-01-11

Similar Documents

Publication Publication Date Title
DE112007000700B4 (de) Trench-FET mit hoher Dichte und integrierter Schottky-Diode und Herstellungsverfahren
DE60035144T2 (de) MOS-Gate-Leistungsbauelement hoher Dichte und dessen Herstellungsverfahren
DE112008002677T5 (de) FET hoher Dichte mit integriertem Schottky
DE102009047786B4 (de) Halbleiterbauelemente, Leistungshalbleiterbauelemente und Verfahren zum Ausbilden von Halbleiterbauelementen
DE102012204420B4 (de) Halbleitervorrichtung
DE112006000832B4 (de) Trenched-Gate-Feldeffekttransistoren und Verfahren zum Bilden derselben
DE102008039845B4 (de) IGBT mit einem Halbleiterkörper
DE102005041793B4 (de) Top Drain MOSgated Einrichtung und Herstellungsprozess dafür
DE69735349T2 (de) Graben-dmos-transistor mit leichtdotierter wanne
DE10196441B4 (de) Verfahren zur Herstellung eines MOSFET
DE102005041838B3 (de) Halbleiterbauelement mit platzsparendem Randabschluss und Verfahren zur Herstellung eines solchen Bauelements
DE102005008495B4 (de) Verfahren zur Herstellung eines Kanten-Begrenzungsbereichs für ein Trench-MIS-Bauteil mit einem implantierten Drain-Drift-Bereich, Verfahren zur Herstellung eines Halbleiter-Chips, umfassend dieses und entsprechender Halbleiter-Chip
DE102012206605B4 (de) Transistoranordnung mit einem mosfet und herstellungsverfahren
DE112006001516T5 (de) Feldeffekttransistor mit Ladungsgleichgewicht
DE102011079747A1 (de) Halbleitervorrichtung mit Schaltelement und Freilaufdiode, sowie Steuerverfahren hierfür
EP0888639A1 (de) Durch feldeffekt steuerbares halbleiterbauelement
DE102009025601A1 (de) Structure and method for forming a thick bottom dielectric (TBD) for trench-gate devices
DE10052149A1 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE102004035788A1 (de) Isolierschicht-Bipolar-Transistor mit eingebauter Freilaufdiode
DE112011100533T5 (de) Halbleitervorrichtung
DE102004041198B4 (de) Laterales Halbleiterbauelement mit einer Feldelektrode und einer Entladestruktur
DE102018127797A1 (de) Einen siliziumcarbid-körper enthaltende halbleitervorrichtung und herstellungsverfahren
DE102006049043B4 (de) Durch Feldeffekt steuerbares Halbleiterbauelement und Verfahren zu dessen Herstellung
DE102012108302A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung der Halbleitervorrichtung
DE112018007354T5 (de) Siliciumcarbid-halbleitereinheit und herstellungsverfahren für dieselbe

Legal Events

Date Code Title Description
R082 Change of representative

Representative=s name: MUELLER-BORE & PARTNER PATENTANWAELTE, EUROPEA, DE

Representative=s name: MUELLER-BORE & PARTNER PATENTANWAELTE PARTG MB, DE

Representative=s name: WUESTHOFF & WUESTHOFF, PATENTANWAELTE PARTG MB, DE

R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0029740000

Ipc: H01L0029780000

R012 Request for examination validly filed

Effective date: 20140307

R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0029740000

Ipc: H01L0029780000

Effective date: 20140331

R016 Response to examination communication
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0029780000

Ipc: H01L0027060000

R018 Grant decision by examination section/examining division
R082 Change of representative

Representative=s name: WUESTHOFF & WUESTHOFF, PATENTANWAELTE PARTG MB, DE

R020 Patent grant now final