DE112007001454T5 - Aufbau und Verfahren zum Ausbilden eines Trench-Fet mit abgeschirmtem Gate, wobei die Abschirm- und die Gate-Elektrode miteinander verbunden sind - Google Patents
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Abstract
Feldeffekttransistor
(FET), umfassend:
einen Graben, der sich in ein Halbleitergebiet erstreckt;
eine Abschirmelektrode in einem unteren Abschnitt des Grabens, wobei die Abschirmelektrode von dem Halbleitergebiet durch ein Abschirmdielektrikum isoliert ist;
ein Inter-Elektrodendielektrikum (IED) über der Abschirmelektrode; und
eine Gate-Elektrode in einem oberen Abschnitt des Grabens über dem IED, wobei die Gate-Elektrode von dem Halbleitergebiet durch ein Gate-Dielektrikum isoliert ist, wobei die Abschirmelektrode elektrisch mit der Gate-Elektrode verbunden ist.
einen Graben, der sich in ein Halbleitergebiet erstreckt;
eine Abschirmelektrode in einem unteren Abschnitt des Grabens, wobei die Abschirmelektrode von dem Halbleitergebiet durch ein Abschirmdielektrikum isoliert ist;
ein Inter-Elektrodendielektrikum (IED) über der Abschirmelektrode; und
eine Gate-Elektrode in einem oberen Abschnitt des Grabens über dem IED, wobei die Gate-Elektrode von dem Halbleitergebiet durch ein Gate-Dielektrikum isoliert ist, wobei die Abschirmelektrode elektrisch mit der Gate-Elektrode verbunden ist.
Description
- HINTERGRUND DER ERFINDUNG
- Die vorliegende Erfindung betrifft im Allgemeinen Halbleiter-Feldeffekt-Leistungstransistoren (Halbleiter-Leistungs-FETs) und insbesondere Trench-FETs mit abgeschirmtem Gate, wobei ihre Abschirm- und Gate-Elektroden miteinander verbunden sind.
- Trench-FETs mit abgeschirmtem Gate sind gegenüber herkömmlichen FETs darin vorteilhaft, dass die Abschirmelektrode die Gate-Drain-Kapazität (Cgd) reduziert und die Durchbruchspannung des Transistors verbessert.
1 ist eine vereinfachte Querschnittsansicht eines herkömmlichen Trench-MOSFET mit abgeschirmtem Gate. Eine n-leitende Epitaxieschicht102 erstreckt sich über einem n+-Substrat100 . N+-Source-Gebiete108 und p+-Heavy-Body-Gebiete106 sind in einem p-leitenden Body-Gebiet104 ausgebildet, das wiederum in der Epitaxieschicht102 ausgebildet ist. Ein Trench bzw. Graben110 erstreckt sich durch das Body-Gebiet104 und endet in dem Driftgebiet. Der Graben110 umfasst eine Abschirmelektrode114 unter einer Gate-Elektrode122 . Die Gate-Elektrode122 ist von ihren benachbarten Siliziumgebieten durch ein Gate-Dielektrikum120 isoliert, und die Abschirmelektrode114 ist von ihren benachbarten Siliziumgebieten durch ein Abschirmdielektrikum112 isoliert, das dicker ist als das Gate-Dielektrikum120 . - Die Gate- und die Abschirmelektrode sind voneinander durch eine Dielektrikumschicht
116 isoliert, die auch als Inter-Elektrodendielektrikum oder IED bezeichnet ist. Die IED-Schicht116 muss eine ausreichende Qualität und Dicke aufweisen, um die Potentialdifferenz zu tragen, die zwischen der Abschirmelektrode114 und der Gate-Elektrode122 vorhanden sein kann. Ferner stehen mit den Verfahren zum Ausbilden der IED-Schicht vornehmlich Grenzflächenladungsfallen und Dielektrikumladungsfallen in der IED-Schicht116 oder an der Grenzfläche zwischen der Abschirmelektrode114 und der IED-Schicht116 in Verbindung. - Das IED wird typischerweise durch verschiedene Verarbeitungsverfahren ausgebildet. Ein Sicherstellen eines hochwertigen IED, das ausreichend stabil und zuverlässig genug ist, um die erforderlichen elektrischen Eigenschaften bereitzustellen, führt jedoch zu komplizierten Prozessen zum Ausbilden des Trench-FET mit abgeschirmtem Gate. Dementsprechend besteht ein Bedarf an einem Aufbau und einem Verfahren zum Ausbilden eines Trench-FET mit abgeschirmtem Gate, die die Notwendigkeit eines hochwertigen IED beseitigen, während elektrische Eigenschaften wie beispielsweise Ein-Widerstand aufrechterhalten oder verbessert werden.
- KURZZUSAMMENFASSUNG DER ERFINDUNG
- Gemäß einer Ausführungsform der Erfindung umfasst ein Feldeffekttransistor mehrere Gräben, die sich in ein Halbleitergebiet erstrecken. Jeder Graben umfasst eine Gate-Elektrode und eine Abschirmelektrode mit einem Inter-Elektrodendielektrikum dazwischen, wobei die Abschirmelektrode und die Gate-Elektrode elektrisch miteinander verbunden sind.
- Gemäß einer Ausführungsform befindet sich die Abschirmelektrode in einem unteren Abschnitt jedes Grabens und ist sie von dem Halbleiterge biet durch ein Abschirmdielektrikum isoliert. Über jeder Abschirmelektrode erstreckt sich ein Inter-Elektrodendielektrikum. Die Gate-Elektrode befindet sich in einem oberen Abschnitt jedes Grabens über dem Inter-Elektrodendielektrikum und ist von dem Halbleitergebiet durch ein Gate-Dielektrikum isoliert.
- Gemäß einer anderen Ausführungsform umfasst das Halbleitergebiet ein Driftgebiet eines ersten Leitfähigkeitstyps, ein Body-Gebiet eines zweiten Leitfähigkeitstyps, das sich über dem Driftgebiet erstreckt, und Source-Gebiete vom ersten Leitfähigkeitstyp in dem Body-Gebiet benachbart zu dem Graben.
- Gemäß einer anderen Ausführungsform umfasst das Halbleitergebiet ferner ein Substrat vom ersten Leitfähigkeitstyp, wobei sich das Driftgebiet über dem Substrat erstreckt, wobei sich die Gräben durch das Body-Gebiet erstrecken und in dem Driftgebiet enden.
- Gemäß einer anderen Ausführungsform erstrecken sich die Gräben durch das Body-Gebiet und das Driftgebiet und enden in dem Substrat.
- Gemäß einer anderen Ausführungsform umfasst der Feldeffekttransistor ferner ein aktives Gebiet, in dem die Gräben ausgebildet sind, und ein nicht aktives Gebiet. Die Abschirmelektrode und die Gate-Elektrode erstrecken sich aus jedem Graben und in das nicht aktive Gebiet, wobei die Abschirmelektrode und die Gate-Elektrode durch eine Gate-Verbindungsschicht elektrisch miteinander verbunden sind.
- Gemäß einer anderen Ausführungsform ist die elektrische Verbindung zwischen der Abschirmelektrode und der Gate-Elektrode durch regelmäßi ge Kontaktöffnungen hergestellt, die in einem Gate-Kanal-Gebiet des nicht aktiven Gebiets ausgebildet sind.
- Gemäß noch einer anderen Ausführungsform ist die Abschirmelektrode durch eine weitere Verbindung durch die Inter-Dielektrikumschicht in jedem Graben elektrisch mit der Gate-Elektrode verbunden.
- Gemäß einer anderen Ausführungsform umfasst das nicht aktive Gebiet ein Abschlussgebiet, das sich entlang einem Umfang eines Chips erstreckt, der den FET unterbringt, wobei sich die Abschirmelektrode und die Gate-Elektrode aus jedem Graben und in das Abschlussgebiet erstrecken, wobei die Abschirmelektrode und die Gate-Elektrode durch eine Gate-Verbindungsschicht elektrisch miteinander verbunden sind.
- Gemäß einer anderen Ausführungsform der Erfindung wird ein Feldeffekttransistor wie folgt ausgebildet. Es werden mehrere Gräben ausgebildet, die sich in ein Halbleitergebiet erstrecken. Es wird eine Abschirmelektrode in einem unteren Abschnitt jedes Grabens ausgebildet. Es wird eine Gate-Elektrode in einem oberen Abschnitt jedes Grabens über der Abschirmelektrode ausgebildet. Es wird eine Gate-Verbindungsschicht ausgebildet, die die Abschirmelektrode und die Gate-Elektrode elektrisch verbindet.
- Gemäß einer Ausführungsform wird vor dem Ausbilden der Abschirmelektrode eine Abschirmdielektrikumschicht ausgebildet, die jeweils untere Seitenwände und eine Unterseite auskleidet. Vor dem Ausbilden der Gate-Elektrode wird eine Dielektrikumschicht ausgebildet, die obere Grabenseitenwände und eine Fläche der Abschirmelektrode auskleidet.
- Gemäß einer anderen Ausführungsform werden die Abschirmelektrode und die Gate-Elektrode derart ausgebildet, dass sich sowohl die Ab schirmelektrode als auch die Gate-Elektrode aus dem Graben und über einem Mesagebiet erstrecken. In dem Abschnitt der Gate-Elektrode, der sich über dem Mesagebiet erstreckt, werden mehrere Kontaktöffnungen ausgebildet, um Oberflächenbereiche der Abschirmelektrode durch die Kontaktöffnungen freizulegen. Die Verbindungsschicht wird ausgebildet, um die Kontaktöffnungen zu füllen, um auf diese Weise die Abschirm- und die Gate-Elektrode elektrisch miteinander zu verbinden.
- Gemäß einer anderen Ausführungsform befindet sich das Mesagebiet in einem nicht aktiven Gebiet eines Chips, der den FET unterbringt.
- Gemäß einer anderen Ausführungsform wird die Dielektrikumschicht durch Oxidation von Silizium ausgebildet.
- Gemäß einer anderen Ausführungsform werden vor dem Ausbilden der Gate-Elektrode eine oder mehrere Öffnungen in einem Abschnitt der Dielektrikumschicht ausgebildet, der sich über der Abschirmelektrode erstreckt, so dass die Gate-Elektrode beim Ausbilden der Gate-Elektrode in dem Graben durch die eine oder die mehreren Öffnungen elektrisch mit der Abschirmelektrode in Kontakt tritt.
- KURZBESCHREIBUNG DER ZEICHNUNGEN
-
1 ist eine Querschnittsansicht eines herkömmlichen Trench-MOSFET mit abgeschirmtem Gate; -
2A –2H sind vereinfachte Querschnittsansichten bei verschiedenen Schritten eines Prozesses zum Ausbilden eines Trench-FET mit abgeschirmtem Gate gemäß einer Ausführungsform der Erfindung; und -
3 ist eine isometrische Ansicht eines Abschnitts eines Gate-Kanals in einem Trench-FET mit abgeschirmtem Gate gemäß einer Ausführungsform der Erfindung. - DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
-
2A –2H sind vereinfachte Querschnittsansichten bei verschiedenen Schritten eines Prozesses zum Ausbilden eines Trench-FET mit abgeschirmtem Gate gemäß einer Ausführungsform der Erfindung. In2A –2H zeigen die linken Querschnittsansichten die Sequenz von Schritten, die zur Ausbildung des Trench-FET-Aufbaus mit abgeschirmtem Gate in dem aktiven Gebiet führen, und zeigen die rechten Querschnittsansichten entsprechende Ansichten eines Übergangsgebiets von einem aktiven Gebiet zu einem nicht aktiven Gebiet (von rechts nach links). Bei dieser Offenbarung stellt ein "aktives Gebiet" Bereiche eines Chips dar, die die aktiven Zellen unterbringen, und stellt ein "nicht aktives Gebiet" Bereiche des Chips dar, die keine aktiven Zellen umfassen. Das nicht aktive Gebiet umfasst das Abschlussgebiet, das sich entlang dem Umfang des Chips erstreckt, und die Gate-Kanäle, die sich entlang dem Umfang oder der Mitte des Chips oder entlang sowohl dem Umfang als auch der Mitte des Chips erstrecken. - In
2A wird unter Verwendung von herkömmlichen Techniken ein Graben210 in einem Halbleitergebiet202 ausgebildet, und dann wird ein Abschirmdielektrikum212 (das z. B. Oxid umfasst) ausgebildet, wobei es die Grabenseitenwände und eine Unterseite auskleidet und sich benachbart zu dem Graben über Mesagebiete erstreckt. Die rechte Querschnittsansicht in jeder der2A –2H verläuft durch die Mitte des Grabens in der linken Querschnittsansicht entlang einer Sicht, die zu der linken Querschnittsansicht senkrecht ist. Somit zeigt die rechte Querschnittsansicht den Graben der linken Querschnittsansicht am Rand des aktiven Gebiets endend. Die Querschnittsansichten sind auch nicht maßstabsgetreu, und insbesondere kann es den Anschein haben, dass die physikalischen Abmessungen (z. B. Dicke) der gleichen Schichten oder Gebiete in den rechten und linken Querschnittsansichten nicht gleich sind. Beispielsweise erscheint das Abschirmdielektrikum212 in2A in der rechten Querschnittsansicht dünner als in der linken. - Wie es in der rechten Querschnittsansicht von
2A gezeigt ist, erstreckt sich das Abschirmdielektrikum212 entlang der Unterseite des Grabens210 und erstreckt sich am Rand des aktiven Gebiets nach oben und aus dem Graben210 und über das Siliziumgebiet202 . Bei einer Ausführungsform umfasst das Halbleitergebiet202 eine n-leitende Epitaxieschicht (nicht gezeigt), die über einem stark dotierten n-leitenden Substrat (nicht gezeigt) ausgebildet ist, und erstreckt sich der Graben202 in die Epitaxieschicht und endet in dieser. Bei einer anderen Abwandlung erstreckt sich der Graben202 durch die Epitaxieschicht und endet in dem Substrat. - In
2B ist eine Abschirmelektrode214 entlang eines unteren Abschnitts des Grabens210 ausgebildet und wird in dem nicht aktiven Gebiet des Chips wie folgt elektrisch zugänglich gemacht. Unter Verwendung von bekannten Techniken wird zuerst ein leitendes Material (das z. B. dotiertes oder nicht dotiertes Polysilizium umfasst) ausgebildet, das den Graben füllt und sich über die Mesagebiete erstreckt, und es wird nachfolgend tief in den Graben210 vertieft, um die Abschirmelektrode214 auszubilden. - Während des Vertiefens des leitenden Materials wird eine Maske
211 verwendet, um Abschnitte des leitenden Materials zu schützen, die sich in dem nicht aktiven Gebiet des Chips erstrecken. Demzufolge ist die Abschirmelektrode214 in dem Graben210 dicker als über den Mesaflächen in dem nicht aktiven Gebiet des Chips, wie es in der rechten Querschnittsansicht in2B gezeigt ist. Ferner wird die Maske211 derart angewandt, dass sich die Abschirmelektrode am Rand des aktiven Gebiets aus dem Graben210 und über der Mesafläche des nicht aktiven Gebiets erstreckt. Die Abschirmelektrode214 in dem Graben210 wird somit für eine elektrische Konnektivität in dem nicht aktiven Gebiet des Chips verfügbar gemacht. - In
2C wird das Abschirmdielektrikum212 unter Verwendung von bekannten Verfahren entlang Grabenseitenwänden und über Mesaflächen in dem aktiven Gebiet vollständig entfernt, wie es durch die rechte Querschnittsansicht gezeigt ist. Das Abschirmdielektrikum wird somit unter die Oberfläche der Abschirmelektrode214 vertieft. Bei einer Ausführungsform wird die Abschirmelektrode214 derart vertieft, dass ihre Oberfläche mit der der Abschirmdielektrikumschicht212 koplanar ist. Dies liefert eine planare Fläche für die nachfolgende Ausbildung einer Gate/Inter-Elektrodendielektrikumschicht. - In
2D wird unter Verwendung von herkömmlichen Techniken eine Gate-Dielektrikumschicht216 ausgebildet, die sich entlang oberen Grabenseitenwänden erstreckt. Bei einer Ausführungsform wird das Gate-Dielektrikum216 unter Verwendung einer herkömmlichen Oxidation von Silizium ausgebildet. Dieser Prozess führt auch zu einer Oxidation der Abschirmelektrode214 , wodurch über der Gate-Elektrode214 eine Inter-Elektrodendielektrikumschicht (IED-Schicht) ausgebildet wird. Wie es in der rechten Querschnittsansicht gezeigt ist, erstreckt sich die Dielektrikumschicht216 entlang allen freigelegten Flächen der Abschirmelektrode214 in dem aktiven und dem nicht aktiven Gebiet. Wie es nachstehend weiter erläutert wird, werden die weiteren Prozessschritte, die typischerweise zum Ausbilden eines hochwertigen IED erforderlich sind, beseitigt. - In
2E wird eine vertiefte Gate-Elektrode222 im Graben210 ausgebildet und in dem nicht aktiven Gebiet elektrisch zugänglich gemacht wie folgt. Unter Verwendung von herkömmlichen Techniken wird eine zweite leitende Schicht (die z. B. dotiertes Polysilizium umfasst) ausgebildet, die den Graben210 füllt und sich über den Mesaflächen in dem aktiven und dem nicht aktiven Gebiet des Chips erstreckt. Dann wird die zweite leitende Schicht in den Graben210 vertieft, um die Gate-Elektrode222 auszubilden. - Während des Vertiefens der zweiten leitenden Schicht wird eine Maske
219 verwendet, um Abschnitte des zweiten leitenden Materials zu schützen, die sich in dem nicht aktiven Gebiet des Chips erstrecken. Demzufolge ist die Gate-Elektrode222 in dem Graben210 dicker als über den Mesaflächen in dem nicht aktiven Gebiet des Chips, wie es in der rechten Querschnittsansicht in2B gezeigt ist. Ferner wird die Maske219 derart angewandt, dass sich die vertiefte Gate-Elektrode222 am Rand des aktiven Gebiets aus dem Graben210 und über der Messfläche des nicht aktiven Gebiets erstreckt. Die Gate-Elektrode222 in dem Graben210 wird somit für eine elektrische Konnektivität in dem nicht aktiven Gebiet des Chips verfügbar gemacht. Es sei angemerkt, dass sich die Maske219 in dem nicht aktiven Gebiet nicht über der gesamten Abschirmelektrode214 erstreckt. Wie es zu sehen sein wird, vereinfacht dies das Kontaktieren von sowohl der Gate-Elektrode als auch der Abschirmelektrode durch die gleiche Kontaktöffnung. - In
2E werden p-leitende Body-Gebiete204 in dem Halbleitergebiet202 unter Verwendung von herkömmlichen Body-Implantations- und Eintreibetechniken ausgebildet. Dann werden unter Verwendung von herkömmlichen Source-Implantationstechniken stark dotierte n-leitende Source-Gebiete208 in den Body-Gebieten216 benachbart zu dem Graben210 ausgebildet. - In
2F wird unter Verwendung von bekannten Techniken eine Dielektrikumschicht224 , wie beispielsweise BPSG, über dem Aufbau ausgebildet. In2G wird die Dielektrikumschicht224 strukturiert und geätzt, um Source/Body-Kontaktöffnungen in dem aktiven Gebiet auszubilden, worauf ein Dielektrikumfluss folgt. Wie es in dem linken Querschnitt gezeigt ist, wird eine Dielektrikumkuppel225 ausgebildet, die sich vollständig über der Gate-Elektrode222 und teilweise über den Source-Gebieten208 erstreckt. Dann werden unter Verwendung von herkömmlichen Implantationstechniken in den freigelegten Halbleitergebieten202 p-leitende Heavy-Body-Gebiete206 ausgebildet. Der gleiche Maskierungs/Ätz-Prozess wie der zum Ausbilden von Kontaktöffnungen in dem aktiven Gebiet wird verwendet, um in der Dielektrikumschicht224 in dem nicht aktiven Gebiet eine Kontaktöffnung221 auszubilden, um ein Flächengebiet und eine Seitenwand der Gate-Elektrode222 und ein Flächengebiet der Abschirmelektrode214 freizulegen, wie es in der rechten Querschnittsansicht gezeigt ist. - In
2H wird eine Verbindungsschicht (die z. B. Metall umfasst) über dem Aufbau ausgebildet und dann strukturiert, um eine Source/Body-Verbindung226A und eine Gate-Verbindung226B auszubilden. Wie es in der linken Querschnittsansicht gezeigt ist, steht die Source/Body-Verbindung226A mit den Source-Gebieten208 und den Heavy-Body-Gebieten106 in Kontakt, ist jedoch von der Gate-Elektrode222 durch die Dielektrikumkuppel224 isoliert. Wie es in der rechten Querschnittsansicht gezeigt ist, steht das Gate-Metall226B sowohl mit der Abschirmelektrode214 als auch mit der Gate-Elektrode222 über die Kontaktöffnung221 in Kontakt, wodurch die beiden Elektroden miteinander kurzgeschlossen werden. - Somit ist, im Gegensatz zu herkömmlichen FETs mit abgeschirmtem Gate, bei denen die Abschirmelektrode entweder schwimmt (d. h. elektrisch nicht vorgespannt ist) oder mit dem Source-Potential (z. B. Massepotential) vorgespannt ist, die Abschirmelektrode bei der in
2H gezeigten FET-Ausführungsform mit dem gleichen Potential wie die Gate-Elektrode verbunden und vorgespannt. Bei herkömmlichen FETs, bei denen die Abschirmelektrode schwimmt oder mit dem Massepotential verbunden ist, ist typischerweise ein hochwertiges IED erforderlich, um die Potentialdifferenz zwischen der Abschirm- und der Gate-Elektrode zu unterstützen. Das elektrische Verbinden der Abschirm- und der Gate-Elektrode beseitigt jedoch die Notwendigkeit eines hochwertigen IED. Die Abschirmelektrode dient, obwohl sie mit dem Gate-Potential vorgespannt ist, immer noch als Ladungsausgleichsstruktur, was die Reduzierung des Ein-Widerstands bei der gleichen Durchbruchspannung ermöglicht. Somit wird ein niedriger Ein-Widerstand bei der gleichen Durchbruchspannung erhalten, während die dem Ausbilden eines hochwertigen IED zugehörigen Prozessschritte beseitigt werden. Theoretisch würde solch ein Aufbau nicht einmal ein IED benötigen, das IED wird jedoch während der Ausbildung des Gate-Dielektrikum natürlich ausgebildet. Somit wird ein Hochleistungstransistor unter Verwendung eines einfachen Herstellungsprozesses ausgebildet. - Der elektrische Kontakt zwischen den Gate- und Abschirmelektroden kann in jedem nicht aktiven Gebiet ausgebildet werden, wie beispielsweise in den Abschluss- oder Randgebieten des Chips oder in der Mitte des Chips, wo sich die Gate-Kanäle erstrecken, wie es in
3 gezeigt ist.3 ist eine isometrische Ansicht eines Abschnitts eines Gate-Kanals in einem Trench-FET mit abgeschirmtem Gate gemäß einer Ausführungsform der Erfindung. Die oberen Schichten (z. B. eine Gate-Verbindungsschicht326B und eine Dielektrikumschicht324 ) sind abgelöst, um die darunter liegenden Strukturen freizulegen. Wie es gezeigt ist, enden an jeder Seite des Gate-Kanal-Gebiets340 Gräben310 , die sich parallel in dem aktiven Gebiet341 erstrecken. - Das Gate-Kanal-Gebiet
340 ist um Linie 3-3 strukturell symmetrisch, wobei jede Hälfte der in2H gezeigten strukturell ähnlich ist. Ein Abschirmdielektrikum312 erstreckt sich aus den Reihen der Gräben310 und auf die Mesafläche in dem Gate-Kanal-Gebiet340 . Ähnlich erstrecken sich eine Abschirmelektrode314 , ein Inter-Elektrodendielektrikum316 und eine Gate-Elektrode322 jeweils aus den Reihen der Gräben310 und auf die Mesafläche in dem Gate-Kanal-Gebiet340 . Gebiete311 stellen die Mesas zwischen benachbarten Gräben in dem aktiven Gebiet341 dar. - Kontaktöffnungen
321 legen Oberflächenbereiche der Abschirmelektrode314 frei, womit die Gate-Verbindungsschicht326B (die z. B. Metall umfasst), einen elektrischen Kontakt herstellt. Ferner stellt die Gate-Verbindungsschicht326B einen elektrischen Kontakt mit Oberflächenbereichen332 der Gate-Elektroden322 her, die durch die Dielektrikumschicht324 freigelegt sind. Es ist wünschenswert, den Gate-Widerstand zu minimieren, um die Verzögerung beim Vorspannen der einzelnen Gate-Elektroden in den Gräben zu minimieren. Aus den gleichen Gründen ist es wünschenswert, die Verzögerung beim Vorspannen der einzelnen Abschirmelektroden in den Gräben zu minimieren. Dementsprechend können die Häufigkeit und Form der Kontaktöffnungen321 in dem Gate-Kanal-Gebiet340 optimiert werden, um den Widerstand und somit die Verzögerung von der Gate-Anschlussfläche zu jeder der Gate- und Abschirmelektroden zu minimieren. Die Verzögerung beim Vorspannen der Abschirm- und Gate- Elektroden kann ferner reduziert werden, indem die Kontakte zwischen Gate-Elektrode und Abschirmelektrode in sowohl den Gate-Kanal-Gebieten als auch den Abschluss- oder Randgebieten des Chips ausgebildet werden. - Die Abschirm- und Gate-Elektroden können gemäß anderen Ausführungsformen der Erfindung auf andere Arten elektrisch verbunden werden. Beispielsweise kann das IED in jedem Graben an bestimmten Stellen vor dem Ausbilden der Gate-Elektrode über dem IED geätzt werden. Bei dieser Ausführungsform wären Kontaktöffnungen wie sie in
2H und3 gezeigt sind, nicht notwendig, und ein Gate-Verbindungskontakt mit der Gate-Elektrode in jedem Graben wäre durch Kurzschlüsse in dem IED auch mit der entsprechenden Abschirmelektrode gekoppelt. Gemäß den anderen Ausführungsformen können Kontakte zwischen Gate- und Abschirmelektrode durch Öffnungen in dem IED und durch Kontaktöffnungen, die in den nicht aktiven Gebieten ausgebildet werden, wie beispielsweise den Abschluss- und Gate-Kanal-Gebieten, ausgebildet werden. Die Beseitigung der Notwendigkeit, ein hochwertiges IED auszubilden, führt zu einem vereinfachten und besser steuerbaren Prozess zum Ausbilden von Trench-MOSFETs mit abgeschirmtem Gate mit verbessertem Drain-Source-Ein-Widerstand RDSon. - Die Prinzipien der Erfindung können auf beliebige FET-Aufbauten mit abgeschirmtem Gate angewandt werden, wie beispielsweise jene, die in
3A ,3B ,4A ,4C ,6 –8 ,9A –9C ,11 ,12 ,15 ,16 ,24 und26A –26C der Patentanmeldung Nr. 11/026,276 mit dem Titel "Power Semiconductor Devices and Methods of Manufacture" gezeigt sind, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig mit einbezogen ist. - Während das Obige eine vollständige Beschreibung der bevorzugten Ausführungsformen der Erfindung liefert, sind viele Alternativen, Abwandlungen und Äquivalente möglich. Fachleute werden erkennen, dass die gleichen Techniken auf andere Typen von Super-Junction-Aufbauten sowie breiter auf andere Arten von Vorrichtungen, die laterale Vorrichtungen umfassen, zutreffen können. Beispielsweise können die Prinzipien der Erfindung, während die Ausführungsformen der Erfindung in dem Kontext von n-Kanal-MOSFETs beschrieben sind, auf p-Kanal-MOSFETs angewandt werden, indem lediglich der Leitfähigkeitstyp der verschiedenen Gebiete umgekehrt wird. Daher sollte die obige Beschreibung nicht als Einschränkung des Schutzumfangs der Erfindung betrachtet werden, der durch die beigefügten Ansprüche definiert ist.
- Zusammenfassung
- Ein Feldeffekttransistor (FET) umfasst mehrere Gräben, die sich in ein Halbleitergebiet erstrecken. Jeder Graben umfasst eine Gate-Elektrode und eine Abschirmelektrode mit einem Inter-Elektrodendielektrikum dazwischen, wobei die Abschirmelektrode und die Gate-Elektrode elektrisch miteinander verbunden sind.
Claims (30)
- Feldeffekttransistor (FET), umfassend: einen Graben, der sich in ein Halbleitergebiet erstreckt; eine Abschirmelektrode in einem unteren Abschnitt des Grabens, wobei die Abschirmelektrode von dem Halbleitergebiet durch ein Abschirmdielektrikum isoliert ist; ein Inter-Elektrodendielektrikum (IED) über der Abschirmelektrode; und eine Gate-Elektrode in einem oberen Abschnitt des Grabens über dem IED, wobei die Gate-Elektrode von dem Halbleitergebiet durch ein Gate-Dielektrikum isoliert ist, wobei die Abschirmelektrode elektrisch mit der Gate-Elektrode verbunden ist.
- FET nach Anspruch 1, wobei das Halbleitergebiet umfasst: ein Driftgebiet eines ersten Leitfähigkeitstyps; ein Body-Gebiet eines zweiten Leitfähigkeitstyps, das sich über dem Driftgebiet erstreckt; und Source-Gebiete vom ersten Leitfähigkeitstyp in dem Body-Gebiet benachbart zu dem Graben.
- FET nach Anspruch 2, wobei die Gate-Elektrode in dem Graben unter eine Oberfläche des Halbleitergebiets vertieft ist, wobei der FET ferner umfasst: eine Verbindungsschicht, die mit den Source- und Body-Gebieten in Kontakt steht; ein Dielektrikummaterial über der Gate-Elektrode zum Isolieren der Gate-Elektrode und der Verbindungsschicht voneinander.
- FET nach Anspruch 2, ferner umfassend ein Substrat vom ersten Leitfähigkeitstyp, wobei sich das Driftgebiet über dem Substrat erstreckt, wobei sich der Graben durch das Body-Gebiet erstreckt und in dem Driftgebiet endet.
- FET nach Anspruch 2, ferner umfassend ein Substrat vom ersten Leitfähigkeitstyp, wobei sich das Driftgebiet über dem Substrat erstreckt, wobei sich der Graben durch das Body-Gebiet und das Driftgebiet erstreckt und in dem Substrat endet.
- FET nach Anspruch 1, ferner umfassend ein aktives Gebiet, in dem der Graben ausgebildet ist, und ein nicht aktives Gebiet, wobei sich die Abschirmelektrode und die Gate-Elektrode aus dem Graben und in das nicht aktive Gebiet erstrecken, wobei die Abschirmelektrode und die Gate-Elektrode durch eine Gate-Verbindungsschicht elektrisch miteinander verbunden sind.
- FET nach Anspruch 6, wobei die elektrische Verbindung zwischen der Abschirm- und der Gate-Elektrode durch regelmäßige Kontaktöffnungen hergestellt ist, die in einem Gate-Kanal-Gebiet des nicht aktiven Gebiets ausgebildet sind.
- FET nach Anspruch 6, wobei die Abschirmelektrode durch eine weitere Verbindung durch das IED in dem Graben elektrisch mit der Gate-Elektrode verbunden ist.
- FET nach Anspruch 1, wobei die Gate-Elektrode durch mindestens eine Öffnung in dem IED in dem Graben elektrisch mit der Abschirmelektrode verbunden ist.
- FET nach Anspruch 1, ferner umfassend ein aktives Gebiet, in dem der Graben ausgebildet ist, und ein nicht aktives Gebiet, das ein Abschlussgebiet umfasst, das sich entlang einem Umfang eines Chips erstreckt, der den FET unterbringt, wobei sich die Abschirmelektrode und die Gate-Elektrode aus dem Graben und in das Abschlussgebiet erstrecken, wobei die Abschirmelektrode und die Gate-Elektrode durch eine Gate-Verbindungsschicht elektrisch miteinander verbunden sind.
- FET nach Anspruch 10, wobei die elektrische Verbindung zwischen der Abschirm- und der Gate-Elektrode durch eine oder mehrere Kontaktöffnungen in dem Abschlussgebiet hergestellt ist.
- Feldeffekttransistor (FET) in einem Halbleiter-Chip, umfassend: ein aktives Gebiet, das aktive Zellen unterbringt; ein nicht aktives Gebiet mit nicht aktiven Zellen darin; ein Driftgebiet eines ersten Leitfähigkeitstyps; ein Body-Gebiet eines zweiten Leitfähigkeitstyps über dem Driftgebiet; und mehrere Gräben, die sich durch das Body-Gebiet und in das Driftgebiet erstrecken, wobei jeder Graben eine Abschirmelektrode und eine Gate-Elektrode umfasst, wobei die Abschirmelektrode unter der Gate-Elektrode angeordnet ist; wobei sich die Abschirmelektrode und die Gate-Elektrode aus jedem Graben und in das nicht aktive Gebiet erstrecken, wobei die Abschirmelektrode und die Gate-Elektrode durch eine Gate-Verbindungsschicht elektrisch miteinander verbunden sind.
- FET nach Anspruch 12, wobei das Halbleitergebiet umfasst: Source-Gebiete vom ersten Leitfähigkeitstyp in dem Body-Gebiet benachbart zu dem Graben; und Heavy-Body-Gebiete vom zweiten Leitfähigkeitstyp in dem Body-Gebiet benachbart zu den Source-Gebieten.
- FET nach Anspruch 13, wobei die Gate-Elektrode in dem Graben unter eine Oberfläche der Source-Gebiete vertieft ist, wobei der FET ferner umfasst: eine Verbindungsschicht, die mit den Source-Gebieten und den Heavy-Body-Gebieten in Kontakt steht; und ein Dielektrikummaterial über der Gate-Elektrode zum Isolieren der Gate-Elektrode und der Verbindungsschicht voneinander.
- FET nach Anspruch 12, ferner umfassend ein Substrat vom ersten Leitfähigkeitstyp, wobei sich das Driftgebiet über dem Substrat erstreckt, wobei sich der Graben durch das Body-Gebiet erstreckt und in dem Driftgebiet endet.
- FET nach Anspruch 12, ferner umfassend ein Substrat vom ersten Leitfähigkeitstyp, wobei sich das Driftgebiet über dem Substrat erstreckt, wobei sich der Graben durch das Body-Gebiet und das Driftgebiet erstreckt und in dem Substrat endet.
- FET nach Anspruch 12, ferner umfassend ein Inter-Elektrodendielektrikum zwischen der Abschirmelektrode und der Gate-Elektrode in jedem Graben, wobei die Abschirmelektrode durch eine weitere Verbindung durch das Inter-Elektrodendielektrikum elektrisch mit der Gate-Elektrode verbunden ist.
- FET nach Anspruch 12, wobei das nicht aktive Gebiet ein Gate-Kanal-Gebiet umfasst, das sich durch einen mittleren Abschnitt des Chips erstreckt, wobei sich die Abschirmelektrode und die Gate-Elektrode aus dem Graben und in das Gate-Kanal-Gebiet erstrecken, wobei die Abschirmelektrode und die Gate-Elektrode durch die Gate-Verbindungsschicht elektrisch miteinander verbunden sind.
- FET nach Anspruch 12, wobei das nicht aktive Gebiet ein Abschlussgebiet umfasst, das sich entlang einem Umfang des Chips erstreckt, wobei sich die Abschirmelektrode und die Gate-Elektrode aus dem Graben und in das Abschlussgebiet erstrecken, wobei die Abschirmelektrode und die Gate-Elektrode durch die Gate-Verbindungsschicht elektrisch miteinander verbunden sind.
- Feldeffekttransistor (FET), umfassend mehrere Gräben, die sich in ein Halbleitergebiet erstrecken, wobei jeder Graben eine Gate-Elektrode und eine Abschirmelektrode mit einem Inter-Elektrodendielektrikum dazwischen aufweist, wobei die Abschirmelektrode und die Gate-Elektrode elektrisch miteinander verbunden sind.
- Verfahren zum Ausbilden eines Feldeffekttransistors (FET), das umfasst, dass ein Graben in einem Halbleitergebiet ausgebildet wird; eine Abschirmdielektrikumschicht ausgebildet wird, die untere Seitenwände und eine Unterseite des Grabens auskleidet; eine Abschirmelektrode in einem unteren Abschnitt des Grabens ausgebildet wird; eine Dielektrikumschicht entlang oberen Grabenseitenwänden und über der Abschirmelektrode ausgebildet wird; eine Gate-Elektrode in dem Graben über der Abschirmelektrode ausgebildet wird; und eine Verbindungsschicht ausgebildet wird, die die Gate-Elektrode und die Abschirmelektrode verbindet.
- Verfahren nach Anspruch 21, wobei die Abschirmelektrode und die Gate-Elektrode derart ausgebildet werden, dass sich sowohl die Abschirmelektrode als auch die Gate-Elektrode aus dem Graben und über einem Mesagebiet erstrecken, wobei das Verfahren ferner umfasst, dass mehrere Kontaktöffnungen in der Gate-Elektrode ausgebildet werden, um Oberflächenbereiche der Abschirmelektrode durch die Kontaktöffnungen freizulegen, wobei die Verbindungsschicht die Kontaktöffnungen füllt, wodurch die Abschirm- und die Gate-Elektrode elektrisch miteinander verbunden werden.
- Verfahren nach Anspruch 22, wobei sich das Mesagebiet in einem nicht aktiven Gebiet eines Chips befindet, der den FET unterbringt.
- Verfahren nach Anspruch 21, wobei die Dielektrikumschicht durch Oxidation von Silizium ausgebildet wird.
- Verfahren nach Anspruch 21, wobei das Halbleitergebiet eine Epitaxieschicht vom ersten Leitfähigkeitstyp über einem Substrat vom ersten Leitfähigkeitstyp umfasst, wobei das Verfahren ferner umfasst, dass ein Body-Gebiet eines zweiten Leitfähigkeitstyps in der Epitaxieschicht ausgebildet wird; Source-Gebiete vom ersten Leitfähigkeitstyp in dem Body-Gebiet benachbart zu dem Graben ausgebildet werden; und Heavy-Body-Gebiete vom zweiten Leitfähigkeitstyp in dem Body-Gebiet benachbart zu den Source-Gebieten ausgebildet werden.
- Verfahren nach Anspruch 21, das ferner umfasst, dass vor dem Ausbilden der Gate-Elektrode eine oder mehrere Öffnungen in einem Abschnitt der Dielektrikumschicht, der sich über der Abschirmelektrode erstreckt, ausgebildet werden, so dass die Gate-Elektrode beim Ausbilden der Gate-Elektrode in dem Graben durch die eine oder die mehreren Öffnungen elektrisch mit der Abschirmelektrode in Kontakt tritt.
- Verfahren zum Ausbilden eines Feldeffekttransistors (FET) in einem Halbleiter-Chip, der ein aktives Gebiet und ein nicht aktives Gebiet umfasst, wobei das Verfahren umfasst, dass mehrere Gräben in dem aktiven Gebiet des Chips ausgebildet werden, wobei sich die mehreren Gräben in ein Halbleitergebiet erstrecken; eine erste Polysiliziumschicht ausgebildet wird, die jeden Graben füllt und sich über einem Mesagebiet in dem nicht aktiven Gebiet des Chips erstreckt; die erste Polysiliziumschicht in jeden Graben vertieft wird, um eine Abschirmelektrode in einem unteren Abschnitt jedes Grabens auszubilden, wobei die Abschirmelektrode in jedem Graben eine Kontinuität mit jenen Abschnitten der ersten Polysiliziumschicht aufrechterhält, die sich in das Mesagebiet erstrecken; eine Dielektrikumschicht durch Oxidation von Silizium ausgebildet wird, so dass die Dielektrikumschicht folgendes auskleidet: (i) freigelegte obere Seitenwände jedes Grabens, (ii) eine obere Fläche jeder Abschirmelektrode und (iii) einen Oberflächenbereich der ersten Polysiliziumschicht in dem Mesagebiet; eine zweite Polysiliziumschicht ausgebildet wird, die jeden Graben füllt und sich über der Dielektrikumschicht in dem Mesagebiet erstreckt; die zweite Polysiliziumschicht in jeden Graben vertieft wird, um in einem oberen Abschnitt jedes Grabens eine Gate-Elektrode auszubilden, wobei die Gate-Elektrode in jedem Graben eine Kontinuität mit jenen Abschnitten der zweiten Polysiliziumschicht aufrechterhält, die sich in das Mesagebiet erstrecken; eine oder mehrere Kontaktöffnungen in jenen Abschnitten der zweiten Polysiliziumschicht und der Dielektrikumschicht ausgebildet werden, die sich in das Mesagebiet erstrecken, um einen Oberflächenbereich der ersten Polysiliziumschicht durch die Kontaktöffnungen freizulegen; und eine Gate-Verbindungsschicht ausgebildet wird, die die eine oder die mehreren Kontaktöffnungen füllt, um auf diese Weise die erste und die zweite Polysiliziumschicht elektrisch miteinander in Kontakt zu bringen.
- Verfahren nach Anspruch 27, das ferner umfasst, dass vor dem Ausbilden der ersten Polysiliziumschicht eine Abschirmdielektrikumschicht ausgebildet wird, die Seitenwände und eine Unterseite jedes Grabens auskleidet und sich über dem Mesagebiet erstreckt; und nach dem Vertiefen der ersten Polysiliziumschicht in jeden Graben die Abschirmdielektrikumschicht in jedem Graben vertieft wird, um obere Seitenwände jedes Grabens freizulegen.
- Verfahren nach Anspruch 27, wobei das Halbleitergebiet eine Epitaxieschicht eines ersten Leitfähigkeitstyps über einem Substrat vom ersten Leitfähigkeitstyp umfasst, wobei das Verfahren ferner umfasst, dass ein Body-Gebiet eines zweiten Leitfähigkeitstyps in der Epitaxieschicht ausgebildet wird; Source-Gebiete vom ersten Leitfähigkeitstyp in dem Body-Gebiet benachbart zu jedem Graben ausgebildet werden; und Heavy-Body-Gebiete vom zweiten Leitfähigkeitstyp in dem Body-Gebiet benachbart zu den Source-Gebieten ausgebildet werden.
- Verfahren zum Ausbilden eines Feldeffekttransistors (FET), das umfasst, dass mehrere Gräben ausgebildet werden, die sich in ein Halbleitergebiet erstrecken; eine Abschirmelektrode in einem unteren Abschnitt jedes Grabens ausgebildet wird; eine Gate-Elektrode in einem oberen Abschnitt jedes Grabens über der Abschirmelektrode ausgebildet wird; und eine Gate-Verbindungsschicht ausgebildet wird, die die Abschirmelektrode und die Gate-Elektrode elektrisch verbindet.
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