DE112008002337T5 - P-Kanal-Ge-Transistorstruktur mit hoher Löchermobilität auf SI-Substrat - Google Patents

P-Kanal-Ge-Transistorstruktur mit hoher Löchermobilität auf SI-Substrat Download PDF

Info

Publication number
DE112008002337T5
DE112008002337T5 DE112008002337T DE112008002337T DE112008002337T5 DE 112008002337 T5 DE112008002337 T5 DE 112008002337T5 DE 112008002337 T DE112008002337 T DE 112008002337T DE 112008002337 T DE112008002337 T DE 112008002337T DE 112008002337 T5 DE112008002337 T5 DE 112008002337T5
Authority
DE
Germany
Prior art keywords
layer
gaas
buffer layer
active
range
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE112008002337T
Other languages
English (en)
Other versions
DE112008002337B4 (de
Inventor
Mantu K. Portland Hudait
Suman Beaverton Datta
Jack T. Portland Kavalieros
Peter G. Beaverton Tolchinsky
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE112008002337T5 publication Critical patent/DE112008002337T5/de
Application granted granted Critical
Publication of DE112008002337B4 publication Critical patent/DE112008002337B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02463—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT

Abstract

Halbleitervorrichtung, umfassend:
ein Si-Substrat;
eine Pufferschicht auf dem Si-Substrat, wobei die Pufferschicht eine GaAs-Keimbildungsschicht, eine erste GaAs-Pufferschicht und eine zweite GaAs-Pufferschicht umfasst;
eine Grundsperre auf der Pufferschicht, wobei die Grundsperre einen Bandabstand von mehr als etwa 1,1 eV hat;
eine aktive Ge-Kanalschicht auf der Grundsperre, wobei eine Valenzbandversetzung zwischen der Grundsperre und der aktiven Ge-Kanalschicht größer als etwa 0,3 eV ist; und
eine obere AlAs-Sperre auf der aktiven Ge-Kanalschicht, wobei die obere AlAs-Sperre einen Bandabstand von mehr als etwa 1,1 eV hat.

Description

  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung beschreibt eine p-Kanal-Ge-Transistorstruktur mit hoher Löchermobilität auf Si-Substrat.
  • STAND DER TECHNIK
  • Die meisten modernen elektronischen Vorrichtungen, z. B. Computer und Mobiltelefone, können Halbleitervorrichtungen enthalten. Halbleitervorrichtungen können als diskrete Vorrichtungen, z. B. Transistoren, und/oder als integrierte Schaltungen hergestellt werden, zu denen viele miteinander verbundene Vorrichtungen auf einem einzigen Halbleitersubstrat gehören können. Das Verhalten von Halbleitervorrichtungen kann durch das kontrollierte Zusetzen von Verunreinigungen, z. B. Dotierungsmitteln, manipuliert werden. Entwurfsüberlegungen können die Geschwindigkeit der Vorrichtung und die Leistungsaufnahme umfassen, wenn Halbleitervorrichtungen und die elektronischen Vorrichtungen entworfen werden, die sie enthalten.
  • Silizium (”Si”) kann zum Beispiel als Substrat verwendet werden, und Germanium (”Ge”) kann als aktive Kanalschicht verwendet werden. Die verschiedenen Gitterkonstanten von Si und Ge können das Einfügen einer Übergangs- oder Pufferschicht oder von -schichten zwischen dem Si-Substrat und der aktiven Ge-Kanalschicht erfordern. Ohne diese Pufferschichten kann eine Nichtübereinstimmung in den Gittern zu Störstellen führen, die zum Ausfall einer Vorrichtung führen können oder die bewirken, dass eine Vorrichtung vorzeitig ausfällt. Um das Problem der Nichtübereinstimmung in den Gittern anzugehen, kann eine Kombination von Si und Ge, zum Beispiel Si1-xGex (x = 0,4–0,7), für diese Puffer schichten verwendet werden. Obwohl diese Pufferschichten das Problem der Nichtübereinstimmung in den Gittern angehen, stellen sie möglicherweise doch keine vollständige Lösung bereit. Eine aktive Ge-Kanalschicht kann unter der Parallelleitung zwischen dem aktiven Kanal und den Si1-x-Gex-Pufferschichten wegen des relativ geringen Bandabstandes von Si1-x-Gex leiden. Im Ergebnis der parallelen Leitung zwischen dem aktiven Kanal und der Si1-xGex-Pufferschicht kann eine relativ große Steuerspannung benötigt werden, um eine Vorrichtung abzuschalten. Die Grenzfläche S1-xGex-Ge kann auch einen relativ geringen Valenzbandversatz aufweisen, der zu einem mangelhaften Einschluss von Trägern und einer damit verbundenen Verringerung der Trägerbeweglichkeit führen kann. Im Ergebnis dessen kann eine Halbleitervorrichtung, die mit einem Si-Substrat, einer aktiven Ge-Kanalschicht und Si1-xGex-Pufferschichten aufgebaut ist, langsamer sein und mehr Leistung als eine Halbleitervorrichtung ohne diese Einschränkungen verbrauchen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Merkmale und Vorteile des beanspruchten Gegenstandes der Erfindung werden aus der folgenden detaillierten Beschreibung der Ausführungsformen, die damit vereinbar sind, ersichtlich; ihre Beschreibung sollte in Verbindung mit den begleitenden Zeichnungen betrachtet werden.
  • Die 1A und 1B illustrieren zwei als Beispiel dienende Ausführungsformen, die mit der vorliegenden Offenbarung vereinbar sind.
  • 2 zeigt für mehrere Halbleiter Banddiagramme als Funktion der Gitterparameter.
  • 3 zeigt eine als Beispiel dienende schematische Darstellung einer einzelnen Domäne GaAs auf einem Si-Substrat.
  • 4 zeigt ein als Beispiel dienendes TEM-Bild einer 0,8 μm starken GaAs-Schicht, die auf Si gezüchtet ist.
  • Die 5A und 5B zeigen Bandversetzungen für zwei als Beispiel dienende Materialgrenzflächen.
  • Obwohl die folgende Ausführliche Beschreibung unter Verweis auf erläuternde Ausführungsformen erfolgt, sind für Fachleute auf diesem Gebiet viele Alternativen, Modifizierungen und Variationen derselben ersichtlich.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Allgemein beschreibt diese Offenbarung ein Verfahren und eine Vorrichtung zum Implementieren einer p-Kanal-Germanium (”Ge”)-Transistorstruktur mit hoher Löcherbeweglichkeit auf einem Silizium (”Si”)-Substrat. Die hohe Löcherbeweglichkeit kann die Schaltgeschwindigkeit einer Vorrichtung beeinflussen. Eine höhere Löcherbeweglichkeit kann einer höheren Schaltgeschwindigkeit entsprechen und kann daher für eine größere Leistungsfähigkeit der Vorrichtung sorgen. Ge kann eine höhere Löcherbeweglichkeit als Si und Halbleiter auf der Basis von Verbindungen aus der Gruppe III und V haben. Si ist ein häufiger verwendetes Substrat als Ge, das für die Halbleiterproduktion verwendet wird. Si ist relativ preiswerter und ist in Rohlingen und Wafern von relativ großem Durchmesser (zum Beispiel 300 mm oder mehr) verfügbar. Hochmoderne 65-nm-Si-CMOS-Produktionsanlagen sind leicht verfügbar. Außerdem kann eine p-Kanal-Ge-Quantenmulde hoher Löcherbeweglichkeit gut mit einer n-Kanal-Quantenmulde auf einem Si-Substrat zusammengebracht werden. Zum Beispiel können Indium-Gallium-Arsenid (InGaAs), Indiumantimonid (InSb) oder Indiumarsenid (InAs) für die n-Kanal-Quantenmulde verwendet werden. Die integrierten p-Kanal- und n-Kanal-Vorrichtungen können für superschnelle, leistungsarme CMOS-Logikanwendungen verwendet werden.
  • In Übereinstimmung mit der vorliegenden Offenbarung kann die Vorrichtung eine Puffer- und/oder eine Sperrschicht oder Sperrschichten umfassen, die die Nichtübereinstimmung der Materialien überbrücken, welche zwischen einer aktiven Ge-Vorrichtungskanalschicht und dem Si-Substrat vorhanden sein kann. Die Puffer- und/oder Sperrschicht oder -schichten können Unterschiede zwischen den Gitterkonstanten überbrücken, die zwischen dem Si-Substrat und der aktiven Ge-Vorrichtungskanalschicht vorhanden sein können. Die Puffer- und/oder Sperrschicht oder -schichten können ferner für eine Einschließung von Löchern in der aktiven Ge-Vorrichtungskanalschicht sorgen. Das Puffer- und/oder Sperrschichtmaterial kann auch die Parallelleitung zwischen der aktiven Ge-Vorrichtungskanalschicht und der Puffer- und/oder Sperrschicht reduzieren oder eliminieren.
  • Die 1A und 1B illustrieren zwei als Beispiel dienende Ausführungsformen der vorliegenden Offenbarung. 1A zeigt eine Darstellung eines Schichtaufbaus einer Halbleitervorrichtung 100 gemäß einer als Beispiel dienenden Ausführungsform der vorliegenden Offenbarung. Es kann ein Si-Substrat 110 bereitgestellt werden. Das Si-Substrat 110 kann vom p-Typ oder n-Typ sein. Das Si-Substrat 110 kann einen spezifischen Widerstand im Bereich von etwa 1 Ω-cm bis etwa 50 kΩ-cm haben, einschließlich aller Werte und Inkremente darin. Wie hierin verwendet, kann ”etwa” mit der Bedeutung ”innerhalb von ±10% verstanden werden, zum Beispiel kann das Si-Substrat 110 einen spezifischen Widerstand im Bereich von 1 ± 0,1 Ω-cm bis 50 ± 5 kΩ-cm haben. Das Si-Substrat 110 kann ferner einen (100)-Abschnitt im Bereich von etwa 2° bis etwa 8°, einschließlich aller Werte und Inkremente darin, in [110]-Richtung haben. Mit anderen Worten, kann das Si-Substrat 110 von der Oberfläche (100) eines Rohlings, aber unter einem Winkel zur Oberfläche des Rohlings, abgeschnitten werden.
  • Eine GaAs (Galliumarsenid)-Keimbildungsschicht 120 kann dann auf dem Si-Substrat 110 gezüchtet werden. Die GaAs-Keimbildungsschicht 120 kann mit einer Dicke im Bereich von etwa 30 Å (Ångström) bis etwa 500 Å, einschließlich aller Werte und Inkremente darin, relativ dünn sein. Die GaAs-Keimbildungsschicht 120 kann auf dem Si-Substrat 110 bei relativ niedrigen Temperaturen gezüchtet werden, d. h. Temperaturen im Bereich von etwa 400°C bis etwa 500°C, einschließlich aller Werte und Inkremente darin. Die GaAs-Keimbildungsschicht 120 kann durch eine metallorganische chemische Dampfabscheidung (MOCVD) oder Molekularstrahlepitaxie (MBE) oder einen anderen derartigen Prozess gebildet werden. Die GaAs-Keimbildungsschicht 120 kann die niedrigsten Terrassen des Si-Substrats 110 mit atomaren Doppelschichten aus GaAs-Material füllen. Die GaAs-Keimbildungsschicht 120 kann ein domänenfreies ”virtuell polares” Antiphasensubstrat erzeugen.
  • Eine erste GaAs-Pufferschicht 130 kann dann auf der GaAs-Keimbildungsschicht 120 gezüchtet werden. Die erste GaAs-Pufferschicht kann eine Dicke im Bereich von etwa 0,2 um bis etwa 1,0 μm, einschließlich aller Werte und Inkremente darin, haben. Die erste GaAs-Pufferschicht kann dann bei Temperaturen im Bereich von etwa 400°C bis etwa 600°C, einschließlich aller Werte und Inkremente darin, gezüchtet werden. Das Wachstum der ersten GaAs-Pufferschicht 130 kann das Ausheilen im thermischen Zyklus umfassen. Das Ausheilen im Wärmezyklus kann Versetzungen verringern, die in der Kristallstruktur der ersten GaAs-Pufferschicht 130 und/oder der GaAs-Keimbildungsschicht 120 bei oder in der Nähe der Grenzfläche zum Si-Substrat 110 vorhanden sein können. Versetzungen können durch Nichtübereinstimmung der Gitter zwischen GaAs und Si verursacht werden.
  • Eine zweite GaAs-Pufferschicht 140 kann dann auf der ersten GaAs-Pufferschicht 130 gezüchtet werden. Die zweite GaAs-Pufferschicht 140 kann eine Dicke im Bereich von etwa 0,2 μm bis etwa 5,0 μm, einschließlich aller Werte und Inkremente darin, haben. Die zweite GaAs-Pufferschicht 140 kann bei relativ hohen Temperaturen, d. h. Temperaturen im Bereich von etwa 500°C bis etwa 650°C, einschließlich aller Werte und Inkremente darin, gezüchtet werden. Das Wachstum der zweiten GaAs-Pufferschicht 140 bei relativ höheren Temperaturen kann für eine relativ bessere Strukturqualität der Schicht 140 sorgen.
  • Dann kann eine dotierte Schicht 145 bereitgestellt werden. Die dotierte Schicht 145 kann Löcher (Ladungsträger) für eine aktive Ge-Kanalschicht bereitstellen, zum Beispiel Schicht 160. Die dotierte Schicht 145 kann auf der zweiten GaAs-Pufferschicht gezüchtet werden und kann eine relativ dünne (d. h. Dicke weniger als 50 Å) Schicht von dotiertem GaAs oder eine deltadotierte As (Arsen)-Schicht sein. Das Dotierungsmittel kann zum Beispiel Beryllium oder Kohlenstoff sein und kann Löcher, d. h. Akzeptoren, liefern. Das Wachstum einer dotierten Schicht vor der Bildung eines aktiven Vorrichtungkanals, zum Beispiel einer Quantenmulde, kann als invertierte Dotierungsstruktur betrachtet werden. In einer weiteren als Beispiel dienenden Ausführungsform kann Wachstum einer dotierten Schicht erst nach dem Wachstum eines aktiven Vorrichtungskanals, zum Beispiel auf einer oberen Sperre, auftreten. Das Wachstum einer dotierten Schicht nach dem Wachstum eines aktiven Vorrichtungskanals kann als normale Dotierungsstruktur angesehen werden. Die Dotierung kann δ-Dotierung, Modulationsdotierung, flache Dotierung oder eine andere Art von Dotierung sein. Die δ-Dotierung kann so betrachtet werden, dass sie Dotierungsatome ergibt, die in einer atomaren Schicht räumlich eingeschlossen sind, d. h. ein Dotierungsprofil, das einer Deltafunktion ähnlich ist. Die Modulationsdotierung kann so betrachtet werden, dass sie eine un gleichmäßige, quasiperiodische Verteilung von Dotierungsatomen in der dotierten Schicht ergibt. Die flache Dotierung kann so betrachtet werden, dass sie eine im Wesentlichen gleichmäßige Verteilung von Dotierungsatomen in der dotierten Schicht ergibt.
  • Fährt man mit der invertierten Dotierungsstruktur fort, kann dann eine GaAs-Grundsperre 150 gezüchtet werden. Die GaAs-Grundsperre 150 kann eine Dicke im Bereich von etwa 30 Å bis etwa 100 Å, einschließlich aller Werte und Inkremente darin, haben. Eine aktive Ge-Kanalschicht 160 kann dann auf der GaAs-Grundsperre 150 gezüchtet werden. Die aktive Ge-Kanalschicht 160 kann bis zu einer Dicke im Bereich von etwa 100 Å bis etwa 500 Å, einschließlich aller Werte und Inkremente darin, bei einer Temperatur im Bereich von etwa 350°C bis etwa 500°C, einschließlich aller Werte und Inkremente darin, gezüchtet werden. Die Dicke der GaAs-Grundsperre 150 kann die Ladungsträgerdichte in der aktiven Ge-Kanalschicht 160 beeinflussen. Eine relativ dünnere GaAs-Grundsperre 150 kann für eine größere Trägerdichte in der aktiven Ge-Kanalschicht sorgen, kann aber wegen der Streuung zwischen den Trägern und dem Dotierungsmittel die Trägerbeweglichkeit reduzieren. Eine relativ dickere GaAs-Grundsperre 150 kann die Trägerdichte reduzieren, kann aber nicht die Trägerbeweglichkeit verringern, da die relativ dickere GaAs-Grundsperre 150 die Streuung reduzieren kann.
  • Eine obere AlAs-Sperre 170 kann dann bei einer Temperatur im Bereich von etwa 400°C bis etwa 600°C, einschließlich aller Werte und Inkremente darin, auf der aktiven Ge-Kanalschicht 160 gezüchtet werden. Die obere AlAs-Sperre 170 kann bis zu einer Dicke im Bereich von etwa 100 Å bis etwa 200 Å, einschließlich aller Werte und Inkremente darin, gezüchtet werden. Die aktive Ge-Kanalschicht 160 kann eine Quantenmulde sein. Eine Quantenmulde kann als Potentialmulde angesehen werden, die Teilchen in einer Dimension einschließen kann und die daher bewirken kann, dass sie einen planaren Bereich einnehmen. Und schließlich kann eine GaAs-Kontaktschicht 180 bis zu einer Dicke im Bereich von etwa 100 Å bis etwa 500 Å, einschließlich aller Werte und Inkremente darin, auf der oberen AlAs-Sperre 170 gezüchtet werden.
  • 1B zeigt eine weitere Darstellung eines Schichtaufbaus einer Halbleitervorrichtung 100' gemäß einer weiteren als Beispiel dienenden Ausführungsform der vorliegenden Offenbarung. Die Schichten 110, 120, 130, 140, 160 und 180 und die dotierte Schicht 145 können den Schichten mit gleichen Bezeichnungen entsprechen, die in 1A dargestellt werden. In dieser Ausführungsform kann eine AlAs-Grundsperre 150' vor dem Wachstum der aktiven Ge-Kanalschicht 160 gezüchtet werden. Analog zu der Ausführungsform, die in 1A dargestellt ist, kann nach dem Wachstum der aktiven Ge-Kanalschicht eine obere AlAs-Sperre 170 gezüchtet werden. Die GaAs-Kontaktschicht 180 kann dann auf der oberen AlAs-Sperre 170 gezüchtet werden.
  • Nicht übereinstimmende Gitterkonstanten zwischen den aktiven Vorrichtungsschichten und angrenzenden Schichten können zu Störstellen (zum Beispiel Versetzungen, Stapelfehlern, Kristallzwillingen [d. h. Unterbrechungen in der periodischen Anordnungen von Atomen]) führen, welche die Funktion einer Halbleitervorrichtung verschlechtern können. 2 zeigt für mehrere Halbleitermaterialien Banddiagramme als Funktion der Gitterparameter. Das Si-Substrat 110 (2, 240) kann eine Gitterkonstante von etwa 5,431 Å (Ångström) haben. Die GaAs-Schichten 120, 130, 140, 150, 180 (2, 220) können eine Gitterkonstante von etwa 5,653 Å haben. Die AlAs-Schichten 150', 170 (2, 230) können eine Gitterkonstante von etwa 5,660 Å haben. Die aktive Ge-Kanalschicht 160 (2, 210) kann eine Gitterkonstante von etwa 5,658 Å haben. Die AlAs-Schichten 150', 170 und die aktive Ge-Kanalschicht 160 können als Schichten mit relativ dicht beieinander liegenden Gitterkonstanten mit einem Unterschied von etwa 0,04% gelten. Die AlAs-Schichten 120, 130, 140, 150, 180 und die aktive Ge-Kanalschicht 160 können als Schichten mit relativ dicht beieinander liegenden Gitterkonstanten mit einem Unterschied von etwa 0,09% gelten. Das Si-Substrat 110 und die aktive Ge-Kanalschicht 160 können als Schichten mit nicht übereinstimmenden Gitterkonstanten mit einem Unterschied von etwa 4% gelten. Die GaAs-Schichten 120, 130 und 140 und die GaAs- und AlAs-Grundsperren 150, 150' können die fehlende Gitterübereinstimmung zwischen dem Si-Substrat 110 und der aktiven Ge-Kanalschicht 160 überbrücken. Die Gitter der GaAs- und AlAs-Grundsperren 150, 150' können das Gitter der aktiven Ge-Kanalschicht 160 ausreichend anpassen, so dass zugehörige Störstellen, zum Beispiel Versetzungen, die auf Grund der Nichtübereinstimmung der Gitter in der aktiven Ge-Kanalschicht 160 vorhanden sein können, minimiert werden können und/oder sich nicht ausbreiten können.
  • 3 zeigt eine als Beispiel dienende schematische Darstellung von GaAs 320 auf einem Si-Substrat 330. GaAs kann ein polares Material sein, was bedeutet, dass GaAs kovalente und Ionenbindungen bilden kann. Si kann ein unpolares Material sein, d. h. Si kann nur kovalente Bindungen bilden. Das Wachstum einer Keimbildungsschicht zwischen einem unpolaren Substrat und einem polaren Material kann die Bindung zwischen dem polaren Material und dem Substrat verbessern und kann Antiphasendomänen reduzieren. Antiphasendomänen können zum Beispiel Bindungen von Ga-Ga oder As-As sein, die Leckverluste erhöhen können. 3 illustriert eine Eindomänen-GaAs-Schicht 320, die auf einem Si-Substrat 330 gezüchtet worden sein kann. Mit anderen Worten, die GaAs-Schicht 320 hat möglicherweise keine Antiphasen-Domänendefekte.
  • 4 zeigt ein als Beispiel dienendes TEM-Bild einer 0,8 μm starken GaAs-Schicht 420, die auf Si 430 gezüchtet ist. GaAs und Si weisen eine relativ geringe Übereinstimmung der Gitter auf, diese kann etwa 4% betragen. Wie in 4 zu sehen ist, können Störstellen 440 an der Grenzfläche 410 zwischen der Si-Schicht 430 und der GaAs-Schicht 420 vorhanden sein. Wie ferner zu sehen ist, zum Beispiel in 4, kann sich die Störstellendichte mit wachsender Schichtdicke verringern, zum Beispiel Bereich 440 im Vergleich zu Bereich 450. Die Gesamtstörstellendichte kann durch Wahl von Wachstumsbedingungen, zum Beispiel Ausheilen im Wärmezyklus, Wachstumsrate, Flussverhältnis von As (Arsen) zu Ga (Gallium) usw., verringert werden.
  • Die Größe einer Valenzbandversetzung zwischen der aktiven Ge-Kanalschicht 160 und den GaAs- und AlAs-Grundsperren 150, 150' kann die Einschließung von Löchern in der aktiven Ge-Kanalschicht 160 beeinflussen. Eine größere Valenzbandversetzung kann für eine bessere Einschließung von Löchern als eine niedrigere Valenzbandversetzung sorgen. Die bessere Einschließung von Löchern kann dann die 2DHG (zweidimensionale Lochgas)-Beweglichkeit erhöhen. Ein zweidimensionales Lochgas kann als Gas aus Löchern definiert werden, die sich in zwei Dimensionen frei bewegen können, in einer dritten Dimension aber relativ stark eingeschränkt sind. Ein 2DHG kann zum Beispiel in einer Quantenmulde vorhanden sein, zum Beispiel 165 in 1A und 1B. Wie oben diskutiert, kann die erhöhte Löcherbeweglichkeit für schnelleres Schalten sorgen.
  • Die 5A und 5B stellen zum Beispiel Valenzbandversetzungen 500, 500' für zwei als Beispiel dienende Materialgrenzflächen dar. 5A illustriert eine aktive Ge-Kanalschicht 520 zwischen einer GaAs-Grundschicht 510 und einer oberen AlAs-Schicht 530. Wie in 5A illustriert, kann die GaAs-Grundschicht 510 zuerst gezüchtet werden, gefolgt von der aktiven Ge-Kanalschicht 520 und dann der oberen AlAs-Schicht 530. Bei dieser Konfiguration kann die GaAs-Ge-Grenzfläche 540 eine Valenzbandversetzung von etwa 0,42 eV für eine Ge-Quantenmulde und etwa 0,54 eV für eine isolierte Grenzfläche haben. Die Ge-AlAs-Grenzfläche 550 kann eine Valenzbandversetzung von etwa 0,65 eV für eine Ge-Quantenmulde und etwa 0,69 eV für eine isolierte Grenzfläche haben. Im Vergleich dazu kann eine Si1-xGex-Sperrschicht mit einer aktiven Ge-Kanalschicht eine Valenzbandversetzung im Bereich von etwa 0,2 bis etwa 0,3 eV haben. Eine größere Valenzbandversetzung kann für eine bessere Einschließung von Löchern sorgen. Eine AlAs-Ge-Grenzfläche (zum Beispiel 1A, obere AlAs-Sperre 170 und aktive Ge-Kanalschicht 160) können für eine bessere Einschließung von Löchern als eine Si1-xGex-Ge-Grenzfläche sorgen.
  • 5B illustriert eine aktive Ge-Kanalschicht 520 zwischen einer AlAs-Grundschicht 510' und einer oberen AlAs-Schicht 530. Wie in 5B illustriert, kann die AlAs-Grundschicht 510' zuerst gezüchtet werden, gefolgt von der aktiven Ge-Kanalschicht 520 und dann der oberen AlAs-Schicht 530. Bei dieser Konfiguration kann die AlAs-Ge-Grenzfläche 550 eine Valenzbandversetzung von etwa 0,65 eV für eine Ge-Quantenmulde und etwa 0,69 eV für eine isolierte Grenzfläche haben. Die Ge-AlAs-Grenzfläche 540' kann eine Valenzbandversetzung von etwa 0,91 eV für eine Ge-Quantenmulde und etwa 0,94 eV für eine isolierte Grenzfläche haben. Wie oben angeführt, kann eine Si1-xGex-Sperrschicht mit einer aktiven Ge-Kanalschicht eine Valenzbandversetzung im Bereich von etwa 0,2 bis etwa 0,3 eV haben. Eine größere Valenzbandversetzung kann für eine bessere Einschließung von Löchern sorgen. Eine AlAs-Ge-Grenzfläche (zum Beispiel 1B, obere AlAs-Sperre 170 und aktive Ge-Kanalschicht 160) können für eine bessere Einschließung von Löchern als eine Si1-xGex-Ge-Grenzfläche sorgen.
  • Es ist zu erkennen, dass bei einer Ge-Quantenmulde, die zum Beispiel entweder nach 5A oder 5B aufgebaut ist, die Träger (Löcher) in die Quantenmulde eingeschlossen sind. Mit anderen Worten, kann eine solche Ge-Quantenmulde als Quantenmulde vom Typ I beschrieben werden. Eine Quantenmulde vom Typ I kann als Quantenmulde definiert werden, die solche Bandversetzungen hat, dass die Leitungsbandkante einer Sperrschicht oder von -schichten energetisch höher liegt als die Leitungsbandkante der Quantenmuldenschicht oder -schichten und die Valenzbandkante der Sperrschicht oder -schichten energetisch niedriger liegt als Leitungsbandkante der Quantenmuldenschicht oder -schichten derart, dass die Wellenfunktionen für das niedrigste Leitungsteilband und das höchste Valenzteilband in derselben Quantenmuldenschicht oder denselben -schichten liegen können. Umgekehrt kann eine Si1-xGex-Grundschicht mit einer aktiven Ge-Kanalschicht eine Quantenmulde vom Typ II bereitstellen, bei der die Wellenfunktionen für das niedrigste Leitungsteilband und das höchste Valenzteilband primär in einer anderen Quantenmuldenschicht oder -schichten liegen können.
  • Die Größen der Bandabstände der GaAs- und AlAs-Grundsperren 150, 150' und der oberen AlAs-Sperre 170 können die Parallelleitung zwischen der aktiven Ge-Kanalschicht 160 und den Puffer- und/oder GaAs-Kontaktschichten beeinflussen. Parallelleitung kann zu einem sehr kleinen Verhältnis von Iein/Iaus in Transistoren auf der Basis von Ge-Quantenmulden führen. Ferner können Transistoren auf der Basis von Ge-Quantenmulden eine höhere Steuerspannung benötigen, um sie abzuschalten, sowohl bei Langkanal- wie auch bei Kurzkanalvorrichtungen. Parallelleitung kann auch die effektive Löcherbeweglichkeit in einem aktiven Vorrichtungskanal beeinträchtigen (zum Beispiel reduzieren).
  • Mit Bezug auf 2, kann GaAs 220 einen Bandabstand von etwa 1,424 eV haben, und AlAs 230 kann einen Bandabstand von etwa 2,18 eV haben. Ge 210 kann einen Bandabstand von etwa 0,67 eV haben, und Si 240 kann einen Bandabstand von etwa 1,1 eV haben. Eine Kombination von Si und Ge (Si1-xGex) kann dann einen Bandabstand zwischen etwa 0,67 eV und etwa 1,1 eV haben, je nach dem Wert des Parameters x.
  • Es ist zu erkennen, dass GaAs und AlAs Bandabstände haben, die größer als die Bandabstände von Si, Ge und Si1-xGex sind. Größere Bandabstände können Materialien entsprechen, die isolierende Eigenschaften haben, während kleinere Bandabstände Materialien entsprechen können, die mehr als Leiter wirken. Dementsprechend können die Schichten von GaAs und AlAs, z. B. 150, 150' und 170, für eine bessere Isolierung für die aktive Ge-Kanalschicht 160 sorgen als Schichten von Si1-xGex.
  • Es sind verschiedene Merkmale, Aspekte und Ausführungsformen hierin beschrieben worden. Die Merkmale, Aspekte und Ausführungsformen können miteinander kombiniert werden und können auch variiert und modifiziert werden, wie Fachleute auf diesem Gebiet erkennen werden. Die vorliegende Offenbarung sollte daher so betrachtet werden, dass sie solche Kombinationen, Variationen und Modifizierungen einschließt.
  • ZUSAMMENFASSUNG
  • Die vorliegende Erfindung stellt eine Vorrichtung und ein Verfahren zum Implementieren einer p-Kanal-Germanium (”Ge”)-Transistorstruktur mit hoher Löcherbeweglichkeit auf einem Silizium (”Si”)-Substrat bereit. Eine als Beispiel dienende Vorrichtung kann eine Pufferschicht umfassen, die eine GaAs-Keimbildungsschicht, eine erste GaAs-Pufferschicht und eine zweite GaAs-Pufferschicht umfasst. Die als Beispiel dienende Vorrichtung kann ferner eine Grundschicht auf der zweiten GaAs-Pufferschicht umfassen und einen Bandabstand von mehr als 1,1 eV haben, eine aktive Ge-Kanalschicht umfassen und einen Valenzbandversatz gegenüber der Grundschicht haben, der größer als 0,3 eV ist, und eine obere AlAs-Sperre auf der aktiven Ge-Kanalschicht umfassen, wobei die obere AlAs-Sperre einen Bandabstand von mehr als 1,1 eV hat. Natürlich sind viele Alternativen, Variationen und Modifizierungen möglich, ohne von dieser Ausführungsform abzuweichen.

Claims (20)

  1. Halbleitervorrichtung, umfassend: ein Si-Substrat; eine Pufferschicht auf dem Si-Substrat, wobei die Pufferschicht eine GaAs-Keimbildungsschicht, eine erste GaAs-Pufferschicht und eine zweite GaAs-Pufferschicht umfasst; eine Grundsperre auf der Pufferschicht, wobei die Grundsperre einen Bandabstand von mehr als etwa 1,1 eV hat; eine aktive Ge-Kanalschicht auf der Grundsperre, wobei eine Valenzbandversetzung zwischen der Grundsperre und der aktiven Ge-Kanalschicht größer als etwa 0,3 eV ist; und eine obere AlAs-Sperre auf der aktiven Ge-Kanalschicht, wobei die obere AlAs-Sperre einen Bandabstand von mehr als etwa 1,1 eV hat.
  2. Halbleitervorrichtung nach Anspruch 1, wobei: die Grundsperre GaAs ist.
  3. Halbleitervorrichtung nach Anspruch 1, wobei: die Grundsperre AlAs ist.
  4. Halbleitervorrichtung nach Anspruch 1, wobei: das Si-Substrat einen (100)-Abschnitt im Bereich von etwa 2 bis etwa 8 Grad in der [110]-Richtung hat.
  5. Halbleitervorrichtung nach Anspruch 1, wobei: die GaAs-Keimbildungsschicht eine Dicke im Bereich von etwa 30 Å (Ångström) bis etwa 500 Å hat, die erste GaAs-Pufferschicht eine Dicke im Bereich von etwa 0,2 μm bis etwa 1,0 μm hat und die zweite GaAs-Pufferschicht eine Dicke im Bereich von etwa 0,2 μm bis etwa 5,0 μm hat.
  6. Halbleitervorrichtung nach Anspruch 1, die ferner Folgendes umfasst: eine erste dotierte Schicht auf der zweiten GaAs-Pufferschicht, wobei die Grundsperre sich auf der ersten dotierten Schicht befindet, wobei ein Dotierungsmittel Beryllium oder Kohlenstoff ist.
  7. Halbleitervorrichtung nach Anspruch 1, die ferner Folgendes umfasst: eine zweite dotierte Schicht auf der oberen AlAs-Sperre, wobei ein Dotierungsmittel Beryllium oder Kohlenstoff ist.
  8. Verfahren, umfassend: Bereitstellen eines Si-Substrats, das einen (100)-Abschnitt in der [110]-Richtung hat; Züchten einer GaAs-Keimbildungsschicht auf dem Si-Substrat; Züchten einer ersten GaAs-Pufferschicht auf der GaAs-Keimbildungsschicht, wobei das Wachstum eine Ausheilung im Wärmezyklus umfasst; Züchten einer zweiten GaAs-Pufferschicht auf der ersten GaAs-Pufferschicht; Züchten einer Grundsperre auf der zweiten GaAs-Pufferschicht, wobei die Grundsperre einen Bandabstand von mehr als 1,1 eV hat; Züchten einer aktiven Ge-Kanalschicht auf der Grundsperre, wobei eine Valenzbandversetzung zwischen der Grundsperre und der aktiven Ge-Kanalschicht größer als etwa 0,3 eV ist; Züchten einer oberen AlAs-Sperre auf der aktiven Ge-Kanalschicht, wobei die obere AlAs-Sperre einen Bandabstand von mehr als etwa 1,1 eV hat; und Züchten einer GaAs-Kontaktschicht auf der oberen AlAs-Sperre.
  9. Verfahren nach Anspruch 8, wobei: die Grundsperre GaAs oder AlAs ist.
  10. Verfahren nach Anspruch 8, ferner umfassend: Züchten einer ersten dotierten Schicht auf der zweiten GaAs-Pufferschicht, wobei die Grundsperre auf der ersten dotierten Schicht gezüchtet ist, wobei ein Dotierungsmittel Beryllium oder Kohlenstoff ist.
  11. Verfahren nach Anspruch 8, ferner umfassend: Züchten einer zweiten dotierten Schicht auf der oberen AlAs-Sperre, wobei ein Dotierungsmittel Beryllium oder Kohlenstoff ist.
  12. Verfahren nach Anspruch 8, wobei: die GaAs-Keimbildungsschicht bis zu einer Dicke im Bereich von etwa 30 Å bis etwa 500 Å gezüchtet ist, die erste GaAs-Pufferschicht bis zu einer Dicke im Bereich von etwa 0,2 μm bis etwa 1,0 μm gezüchtet ist und die zweite GaAs-Pufferschicht bis zu einer Dicke im Bereich von etwa 0,2 μm bis etwa 5,0 μm gezüchtet ist.
  13. Verfahren nach Anspruch 8, wobei: die GaAs-Keimbildungsschicht bei einer Temperatur im Bereich von etwa 300°C bis etwa 500°C gezüchtet ist, die erste GaAs-Pufferschicht bei einer Temperatur im Bereich von etwa 400°C bis etwa 600°C gezüchtet ist und die zweite GaAs-Pufferschicht bei einer Temperatur im Bereich von etwa 500°C bis etwa 650°C gezüchtet ist.
  14. Halbleitervorrichtung umfassend: ein Si-Substrat, das einen (100)-Abschnitt in der [110]-Richtung hat; eine Pufferschicht auf dem Si-Substrat, wobei die Pufferschicht eine GaAs-Keimbildungsschicht, eine erste GaAs-Pufferschicht und eine zweite GaAs-Pufferschicht umfasst; eine Grundsperre auf der Pufferschicht, wobei die Grundsperre einen Bandabstand von mehr als etwa 1,1 eV hat; eine aktive Ge-Kanalschicht auf der Grundsperre, wobei eine Valenzbandversetzung zwischen der Grundsperre und der aktiven Ge-Kanalschicht größer als etwa 0,3 eV ist; eine obere AlAs-Sperre auf der aktiven Ge-Kanalschicht, wobei die obere AlAs-Sperre einen Bandabstand von mehr als etwa 1,1 eV hat; und eine GaAs-Kontaktschicht auf der oberen AlAs-Sperre.
  15. Halbleitervorrichtung nach Anspruch 14, wobei: der Abschnitt im Bereich von etwa 2 bis etwa 8 Grad liegt.
  16. Halbleitervorrichtung nach Anspruch 14, wobei: die Grundsperre GaAs ist.
  17. Halbleitervorrichtung nach Anspruch 14, wobei: die Grundsperre AlAs ist.
  18. Halbleitervorrichtung nach Anspruch 14, wobei: die GaAs-Keimbildungsschicht eine Dicke im Bereich von etwa 30 Å bis etwa 500 Å hat, die erste GaAs-Pufferschicht eine Dicke im Bereich von etwa 0,2 μm bis etwa 1,0 μm hat und die zweite GaAs-Pufferschicht eine Dicke im Bereich von etwa 0,2 μm bis etwa 5,0 μm hat.
  19. Halbleitervorrichtung nach Anspruch 14, die ferner Folgendes umfasst: eine erste dotierte Schicht auf der zweiten GaAs-Pufferschicht, wobei die Grundsperre sich auf der ersten dotierten Schicht befindet, wobei ein Dotierungsmittel Beryllium oder Kohlenstoff ist.
  20. Halbleitervorrichtung nach Anspruch 14, die ferner Folgendes umfasst: eine zweite dotierte Schicht auf der oberen AlAs-Sperre, wobei ein Dotierungsmittel Beryllium oder Kohlenstoff ist.
DE112008002337.9T 2007-08-30 2008-08-25 P-Kanal-Ge-Transistorstruktur mit hoher Löchermobilität auf Si-Substrat Expired - Fee Related DE112008002337B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/847,780 US7791063B2 (en) 2007-08-30 2007-08-30 High hole mobility p-channel Ge transistor structure on Si substrate
US11/847,780 2007-08-30
PCT/US2008/074173 WO2009032581A2 (en) 2007-08-30 2008-08-25 High hole mobility p-channel ge transistor structure on si substrate

Publications (2)

Publication Number Publication Date
DE112008002337T5 true DE112008002337T5 (de) 2010-10-14
DE112008002337B4 DE112008002337B4 (de) 2017-06-29

Family

ID=40405963

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112008002337.9T Expired - Fee Related DE112008002337B4 (de) 2007-08-30 2008-08-25 P-Kanal-Ge-Transistorstruktur mit hoher Löchermobilität auf Si-Substrat

Country Status (4)

Country Link
US (2) US7791063B2 (de)
CN (1) CN101790790B (de)
DE (1) DE112008002337B4 (de)
WO (1) WO2009032581A2 (de)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8362460B2 (en) * 2006-08-11 2013-01-29 Cyrium Technologies Incorporated Method of fabricating semiconductor devices on a group IV substrate with controlled interface properties and diffusion tails
US7791063B2 (en) * 2007-08-30 2010-09-07 Intel Corporation High hole mobility p-channel Ge transistor structure on Si substrate
US20100327317A1 (en) * 2009-06-26 2010-12-30 Ravi Pillarisetty Germanium on insulator using compound semiconductor barrier layers
EP2270840B1 (de) * 2009-06-29 2020-06-03 IMEC vzw Verfahren zur Herstellung eines Substrats aus III-V Material und zugehöriges Substrat
US8203137B2 (en) * 2009-07-13 2012-06-19 Hewlett-Packard Development Company, L.P. Photonic structure
US8283653B2 (en) 2009-12-23 2012-10-09 Intel Corporation Non-planar germanium quantum well devices
US8368052B2 (en) 2009-12-23 2013-02-05 Intel Corporation Techniques for forming contacts to quantum well transistors
KR20120047583A (ko) * 2010-11-04 2012-05-14 삼성전자주식회사 태양 전지 및 이의 제조 방법
TWI451494B (zh) * 2012-06-06 2014-09-01 Nat Applied Res Laboratories 浮橋結構及其製造方法
US8716751B2 (en) * 2012-09-28 2014-05-06 Intel Corporation Methods of containing defects for non-silicon device engineering
US8975674B2 (en) 2012-11-09 2015-03-10 National Applied Research Laboratories Bridge structure
US8748940B1 (en) 2012-12-17 2014-06-10 Intel Corporation Semiconductor devices with germanium-rich active layers and doped transition layers
SG11201606451QA (en) * 2014-03-28 2016-09-29 Intel Corp Selective epitaxially grown iii-v materials based devices
US9331073B2 (en) 2014-09-26 2016-05-03 International Business Machines Corporation Epitaxially grown quantum well finFETs for enhanced pFET performance
KR101888585B1 (ko) * 2015-12-29 2018-08-16 (재)한국나노기술원 Iii-v족 화합물 활용층 형성용 기판 및 iii-v족 화합물 활용층 제조방법
TWI658588B (zh) * 2017-09-08 2019-05-01 世界先進積體電路股份有限公司 高電洞移動率電晶體
US10256332B1 (en) 2017-10-27 2019-04-09 Vanguard International Semiconductor Corporation High hole mobility transistor
JP2021504943A (ja) * 2017-11-22 2021-02-15 アイキューイー ピーエルシーＩＱＥ ｐｌｃ 歪み平衡半導体構造
US11387238B2 (en) 2018-03-02 2022-07-12 Intel Corporation Non-silicon N-Type and P-Type stacked transistors for integrated circuit devices

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US685888A (en) * 1897-10-21 1901-11-05 Goodyear Shoe Machinery Company Tension and take-up device for sewing-machines.
US5019882A (en) * 1989-05-15 1991-05-28 International Business Machines Corporation Germanium channel silicon MOSFET
JPH03278542A (ja) * 1990-03-28 1991-12-10 Hitachi Ltd 半導体装置
US5319657A (en) * 1991-10-08 1994-06-07 Matsushita Electric Industrial Co., Ltd. Semiconductor laser of modulation doping quantum well structure with stopper against dopant dispersion and manufacturing method thereof
US5268324A (en) * 1992-05-27 1993-12-07 International Business Machines Corporation Modified silicon CMOS process having selectively deposited Si/SiGe FETS
US5357119A (en) * 1993-02-19 1994-10-18 Board Of Regents Of The University Of California Field effect devices having short period superlattice structures using Si and Ge
US5792679A (en) * 1993-08-30 1998-08-11 Sharp Microelectronics Technology, Inc. Method for forming silicon-germanium/Si/silicon dioxide heterostructure using germanium implant
US5443685A (en) * 1993-11-01 1995-08-22 At&T Corp. Composition and method for off-axis growth sites on nonpolar substrates
JP3442889B2 (ja) * 1994-12-27 2003-09-02 株式会社東芝 半導体発光装置
JP2685030B2 (ja) * 1995-05-26 1997-12-03 日本電気株式会社 半導体装置及びその製造方法
DE19542241C2 (de) * 1995-11-13 2003-01-09 Siemens Ag Optoelektronisches Bauelement in II-VI-Halbleitermaterial
US5719895A (en) * 1996-09-25 1998-02-17 Picolight Incorporated Extended wavelength strained layer lasers having short period superlattices
US5799026A (en) * 1996-11-01 1998-08-25 The United States Of America As Represented By The Secretary Of The Navy Interband quantum well cascade laser, with a blocking quantum well for improved quantum efficiency
US5798555A (en) * 1996-11-27 1998-08-25 The Regents Of The University Of California Enhancement-depletion logic based on Ge mosfets
JP3535527B2 (ja) * 1997-06-24 2004-06-07 マサチューセッツ インスティテュート オブ テクノロジー 傾斜ＧｅＳｉ層と平坦化を用いたゲルマニウム・オン・シリコンの貫通転位の制御
US7145167B1 (en) * 2000-03-11 2006-12-05 International Business Machines Corporation High speed Ge channel heterostructures for field effect devices
US6350993B1 (en) * 1999-03-12 2002-02-26 International Business Machines Corporation High speed composite p-channel Si/SiGe heterostructure for field effect devices
US6455398B1 (en) * 1999-07-16 2002-09-24 Massachusetts Institute Of Technology Silicon on III-V semiconductor bonding for monolithic optoelectronic integration
US6563143B2 (en) * 1999-07-29 2003-05-13 Stmicroelectronics, Inc. CMOS circuit of GaAs/Ge on Si substrate
US6992319B2 (en) * 2000-07-18 2006-01-31 Epitaxial Technologies Ultra-linear multi-channel field effect transistor
EP1309989B1 (de) * 2000-08-16 2007-01-10 Massachusetts Institute Of Technology Verfahren für die herstellung eines halbleiterartikels mittels graduellem epitaktischen wachsen
US6548335B1 (en) * 2000-08-30 2003-04-15 Advanced Micro Devices, Inc. Selective epitaxy to reduce gate/gate dielectric interface roughness
US6849882B2 (en) * 2001-05-11 2005-02-01 Cree Inc. Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer
WO2003012834A1 (en) * 2001-07-31 2003-02-13 The Board Of Trustees Of The University Of Illinois Coupled quantum dot and quantum well semiconductor device and method of making the same
US6498063B1 (en) * 2001-10-12 2002-12-24 Micron Technology, Inc. Even nucleation between silicon and oxide surfaces for thin silicon nitride film growth
WO2003045837A2 (en) * 2001-11-26 2003-06-05 Wisconsin Alumni Research Foundation Stress control of semiconductor microstructures for thin film growth
US6703271B2 (en) * 2001-11-30 2004-03-09 Taiwan Semiconductor Manufacturing Company Complementary metal oxide semiconductor transistor technology using selective epitaxy of a strained silicon germanium layer
US7071407B2 (en) * 2002-10-31 2006-07-04 Emcore Corporation Method and apparatus of multiplejunction solar cell structure with high band gap heterojunction middle cell
US6909147B2 (en) 2003-05-05 2005-06-21 International Business Machines Corporation Multi-height FinFETS
US6855963B1 (en) * 2003-08-29 2005-02-15 International Business Machines Corporation Ultra high-speed Si/SiGe modulation-doped field effect transistors on ultra thin SOI/SGOI substrate
US7235497B2 (en) * 2003-10-17 2007-06-26 Micron Technology, Inc. Selective oxidation methods and transistor fabrication methods
US20050248003A1 (en) * 2004-02-17 2005-11-10 Leonid Tsybeskov One dimensional nanostructures for vertical heterointegration on a silicon platform and method for making same
US7256077B2 (en) * 2004-05-21 2007-08-14 Freescale Semiconductor, Inc. Method for removing a semiconductor layer
DE102004062290A1 (de) * 2004-12-23 2006-07-06 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiterchips
US20060148182A1 (en) * 2005-01-03 2006-07-06 Suman Datta Quantum well transistor using high dielectric constant dielectric layer
US7196380B2 (en) 2005-01-13 2007-03-27 International Business Machines Corporation High mobility plane FinFET with equal drive strength
US7282425B2 (en) * 2005-01-31 2007-10-16 International Business Machines Corporation Structure and method of integrating compound and elemental semiconductors for high-performance CMOS
EP1763069B1 (de) * 2005-09-07 2016-04-13 Soitec Herstellungsverfahren einer Heterostruktur
US8183556B2 (en) * 2005-12-15 2012-05-22 Intel Corporation Extreme high mobility CMOS logic
US8637759B2 (en) * 2005-12-16 2014-01-28 The Boeing Company Notch filter for triple junction solar cells
US20070238281A1 (en) * 2006-03-28 2007-10-11 Hudait Mantu K Depositing polar materials on non-polar semiconductor substrates
US7566898B2 (en) * 2007-03-01 2009-07-28 Intel Corporation Buffer architecture formed on a semiconductor wafer
US8124959B2 (en) * 2007-06-28 2012-02-28 Intel Corporation High hole mobility semiconductor device
US7791063B2 (en) 2007-08-30 2010-09-07 Intel Corporation High hole mobility p-channel Ge transistor structure on Si substrate
US7759142B1 (en) * 2008-12-31 2010-07-20 Intel Corporation Quantum well MOSFET channels having uni-axial strain caused by metal source/drains, and conformal regrowth source/drains
US20100327317A1 (en) * 2009-06-26 2010-12-30 Ravi Pillarisetty Germanium on insulator using compound semiconductor barrier layers
US7892902B1 (en) * 2009-12-22 2011-02-22 Intel Corporation Group III-V devices with multiple spacer layers

Also Published As

Publication number Publication date
US20090057648A1 (en) 2009-03-05
DE112008002337B4 (de) 2017-06-29
US8217383B2 (en) 2012-07-10
US7791063B2 (en) 2010-09-07
WO2009032581A3 (en) 2009-04-30
CN101790790B (zh) 2013-09-11
US20100327261A1 (en) 2010-12-30
CN101790790A (zh) 2010-07-28
WO2009032581A2 (en) 2009-03-12

Similar Documents

Publication Publication Date Title
DE112008002337B4 (de) P-Kanal-Ge-Transistorstruktur mit hoher Löchermobilität auf Si-Substrat
DE112009000917B4 (de) Verfahren zum Bilden einer Pufferschicht-Architektur auf Silizium und dadurch gebildete Strukturen
DE112007002737B4 (de) Sb-Basierte CMOS-Vorrichtungen
DE112010004330B4 (de) Verfahren mit asymmetrischer Epitaxie zur Herstellung von Feldeffekttransistoren
DE102013103207B4 (de) Halbleiterbauelement-Kanalsystem und Verfahren
DE10392313B4 (de) Auf Galliumnitrid basierende Vorrichtungen und Herstellungsverfahren
DE112013007031B4 (de) Auf selektiv epitaktisch gezüchteten III-V-Materialien basierende Vorrichtungen
DE102012207370B4 (de) Selbstsperrender HEMT und Verfahren zu dessen Herstellung
DE112011103730B4 (de) Isolationsstrukturen mit anstossendem SOI-Übergang und Einheiten sowie Verfahren zur Herstellung
DE102014103131B4 (de) Ein zweidimensionales Material enthaltende elektronische Komponenten
DE102015119345B4 (de) Halbleiterfeldplatte für verbindungshalbleiterbauelemente
DE112011103470T5 (de) Halbleiterbauelement und Verfahren zum Herstellen desselben
DE112010003140T5 (de) Siliziumwafer-basierte Struktur für Heterostruktur-Solarzellen
DE112007000662T5 (de) Epitaktische Silizium-Germanium für einen reduzierten Übergangswiderstand bei Feldeffekt-Transistoren
DE10011054A1 (de) p-Kanal-Si/SiGe-Hochgeschwindigkeitshetero- struktur für Feldeffektbauelement
DE602004011776T2 (de) Halbleiterbauelement, verfahren zur herstellung einer quantentopfstruktur und halbleiterbauelement eine solche quantentopfstruktur beinhaltend
DE112013005593T5 (de) Gitterfehlangepasster Heteroepitaxialfilm
DE102011119497B4 (de) Band zu Band Tunnel-Feldeffekttransistor mit gradierter Halbleiterheterostruktur im Tunnelübergang und Verfahren zu dessen Herstellung
DE102014118834A1 (de) Halbleiterbauelement und Verfahren
DE112020005273B4 (de) Verfahren zum Bilden eines Nanosheet-Transistors mit selbstausgerichteter dielektrischer Säule
DE102014223953A1 (de) FinFET Halbleitervorrichtungen, die vertiefte Source-Drain-Gebiete auf einer unteren Halbleiterschicht umfassen und Verfahren zur Herstellung dieser
DE102016104446B4 (de) Kontakt mit geringem Widerstand für Halbleiter-Einheiten
DE102008054927B4 (de) Halbleitergerät und Verfahren zu seiner Herstellung
DE102015100388A1 (de) Anreicherungstyp-Bauelement
DE102017103666A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Fertigung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R016 Response to examination communication
R082 Change of representative

Representative=s name: MAUCHER JENKINS, DE

Representative=s name: MAUCHER JENKINS PATENTANWAELTE & RECHTSANWAELT, DE

R018 Grant decision by examination section/examining division
R020 Patent grant now final
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee