DE112010004804B4 - Verfahren zum Herstellen von Elementen für eine integrierte Schaltung, insbesondere von FinFETs - Google Patents

Verfahren zum Herstellen von Elementen für eine integrierte Schaltung, insbesondere von FinFETs Download PDF

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Abstract

Verfahren zum Herstellen von Elementen für eine integrierte Schaltung, welches das Folgende umfasst: Erzeugen von Dornen (Mandrels) auf einer Fläche eines Halbleitersubstrats; Bilden von Abstandhaltern um einen Rand der Dorne herum; Anwenden einer ersten schrägen Ionenimplantation, um eine erste Dotierung einzubringen, so dass die Abstandhalter und Dorne eine Sperrmaske bilden, um die erste Dotierung auf einer Seite der Sperrmaske in eine darunter angeordnete Halbleiterschicht zu leiten; Anwenden einer zweiten schrägen Ionenimplantation in einer der ersten schrägen Ionenimplantation entgegengesetzten Richtung, um eine zweite Dotierung einzubringen, so dass die Sperrmaske die zweite Dotierung auf einer gegenüber liegenden Seite der Sperrmaske in die darunter angeordnete Halbleiterschicht leitet; nach dem Anwenden der ersten Implantation und nach dem Anwenden der zweiten Ionenimplantation selektives Entfernen der Dome relativ zu den Abstandhaltern; nach dem selektiven Entfernen der Dorne, Strukturieren der darunter angeordneten Halbleiterschicht unter Verwendung der Abstandhalter als Ätzmaske, um Finnen mit der ersten Dotierung und Finnen mit der zweiten Dotierung zu bilden, wobei bezüglich einer zu bildenden Finne das Strukturieren der Halbleiterschicht beidseitig bezüglich der zu bildenden Finne erfolgt; Tempern der Finnen mit der ersten Dotierung und der Finnen mit der zweiten Dotierung; und Bilden von Finnen-Feldeffekttransistoren unter Verwendung der Finnen.

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen von Elementen für eine integrierte Schaltung.
  • Finnen-Feldeffekttransistoren (FinFETs) sind als eine der Optionen für zukünftige Einheiten für die fortschreitende Maßstabsverkleinerung in der Komplementär-Metalloxid-Halbleiter(CMOS)-Technologie ausgiebig untersucht worden. Für die meisten CMOS-Anwendungen sind verschiedene Typen von Einheiten auf demselben Chip erforderlich. Zum Beispiel umfasst ein Mikroprozessorchip gewöhnlich sowohl n-leitende als auch p-leitende Einheiten (NFETs und PFETs) mit verschiedenen Schwellenspannungen (Vt), z. B. mit hoher Vt, normaler Vt und niedriger Vt. Für FinFETs mit unterschiedlicher Vt ist eine unterschiedliche Dotierung in den Finnenabschnitten erforderlich.
  • Die Ansätze des Standes der Technik zum Bilden von FinFETs mit unterschiedlicher Finnendotierung sind komplex und kostspielig, weil sie mehrere kritische Lithographieschritte zum Bilden von Finnen und Maskieren einiger Finnen, während andere Finnen dotiert werden, erforderlich machen. Im Allgemeinen ist bei diesen Verfahren das Maskieren eines Abschnitts eines Halbleiter-Wafers, das Anwenden einer Dotierungstechnik oder Durchführen eines anderen Verfahrens, das Entfernen der Maske, das Bilden einer neuen Maske auf einem anderen Abschnitt des Wafers, gefolgt vom Anwenden einer anderen Dotierungstechnik oder Durchführen eines anderen Verfahrens, und das Entfernen der neuen Maske erforderlich. Die Maskierungs- und Dotierungsverfahren müssen genau durchgeführt werden, um die richtige Funktion dieser Einheiten sicherzustellen. Dies bringt einen beträchtlichen Zeit- und Kostenaufwand mit sich.
  • US 6 492 212 B1 zeigt ein Verfahren zur Herstellung eines Doppel-Gate Transistors. Dabei erfolgt eine schräge Ionenimplantation in eine freigelegte Seitenwand einer SOI-Schicht, welche später als Finne dienen wird.
  • Beschrieben, jedoch nicht Gegenstand der Erfindung ist ein Verfahren zur Herstellung von Elementen einer integrierten Schaltung, welches das Strukturieren einer ersten Halbleiterstruktur auf einer Fläche einer Halbleitereinheit und das epitaxiale Anwachsen von Halbleitermaterial auf gegenüber liegenden Seiten der ersten Halbleiterstruktur erfasst, um Finnen zu bilden. Auf einer Seite der ersten Halbleiterstruktur wird eine erste abgewinkelte Ionenimplantation angewendet, um eine entsprechende Finne auf der einen Seite zu dotieren. Die erste Halbleiterstruktur wird selektiv entfernt, um die Finnen frei zu legen. Unter Verwendung der Finnen werden Finnen-Feldeffekttransistoren gebildet.
  • Gegenstand des Patentanspruchs 1 ist ein Verfahren zum Herstellen von Elementen für eine integrierte Schaltung, welches umfasst: Das Erzeugen von Dornen auf einer Fläche eines Halbleitersubstrats; das Bilden von Abstandhaltern um einen Rand der Dorne herum; das Anwenden einer ersten schrägen Ionenimplantation, um eine erste Dotierung einzubringen, so dass die Abstandhalter und Dorne eine Sperrmaske bilden, um die erste Dotierung auf einer Seite der Sperrmaske in eine darunter angeordnete Halbleiterschicht zu leiten; das Anwenden einer zweiten schrägen Ionenimplantation in einer der ersten schrägen Ionenimplantation entgegengesetzten Richtung, um eine zweite Dotierung einzubringen, so dass die Sperrmaske die zweite Dotierung auf einer gegenüber liegenden Seite der Sperrmaske in die darunter angeordnete Halbleiterschicht leitet; das selektive Entfernen der Dornen relativ zu den Abstandhaltern; das Strukturieren der darunter angeordneten Halbleiterschicht unter Verwendung der Abstandhalter als Ätzmaske, um Finnen mit der ersten Dotierung und Finnen mit der zweiten Dotierung zu bilden; das Tempern der Finnen mit der ersten Dotierung und der Finnen mit der zweiten Dotierung und das Bilden von Finnen-Feldeffekttransistoren unter Verwendung der Finnen. Diese und andere Merkmale und Vorteile der Erfindung werden aus der folgenden detaillierten Beschreibung von Ausführungsbeispielen ersichtlich, welche in Verbindung mit den begleitenden Zeichnungen zu lesen ist.
  • Einzelheiten werden in der folgenden Beschreibung bevorzugter Ausführungsformen unter Bezugnahme auf die 9–13 und 15 dargestellt. Nicht Gegenstand der Erfindung sind die 1–8 und 14 wobei:
  • 1 eine perspektivische Ansicht eines Halbleiter-auf-Isolator-Substrats mit darauf gebildeter Füllschicht ist;
  • 2 eine perspektivische Ansicht der Einheit in 1 ist, wobei die Füllschicht und eine Halbleiterschicht strukturiert sind;
  • 3 eine perspektivische Ansicht der Einheit in 2 ist, wobei die Halbleiterschicht durch ein Behandlungsverfahren umgewandelt ist;
  • 4 eine perspektivische Ansicht der Einheit in 3 ist, welche epitaxial angewachsene Finnen an Seitenwänden der Halbleiterschicht zeigt;
  • 5 eine perspektivische Ansicht der Einheit in 4 ist, welche eine erste abgewinkelte Ionenimplantation einer der Finnen an den Seitenwänden der Halbleiterschicht durchlaufen hat;
  • 6 eine perspektivische Ansicht der Einheit in 5 ist, welche eine zweite abgewinkelte Ionenimplantation der anderen der Finnen an den Seitenwänden der Halbleiterschicht durchlaufen hat;
  • 7 eine perspektivische Ansicht der Einheit in 6 ist, nachdem die Füllschicht und die Halbleiterschicht entfernt worden sind;
  • 8 eine perspektivische Ansicht der Einheit in 7 ist, welche einen kleinen Abschnitt eines Gate-Dielektrikums und eines Gate-Leiters zeigt, um die darunter angeordneten Finnen sichtbar zu lassen und die Bildung von FinFETs zu zeigen;
  • 14 ist ein Blockdiagramm, welches ein beispielhaftes Verfahren zum Bilden einer Halbleitereinheit mit unterschiedlichen Feldeffekttransistoren auf demselben Chip zeigt.
  • Ausführungsformen der Erfindung sind in den folgenden Figuren beschrieben:
  • 9 zeigt eine Querschnittsansicht eines Halbleiter-auf-Isolator-Substrats mit darauf gebildeter Füllschicht, darauf gebildeten Dornen und darauf gebildeten Abstandhaltern;
  • 10 zeigt eine Querschnittsansicht der Einheit in 9 ist, welche eine erste abgewinkelte Ionenimplantation durchlaufen;
  • 11 zeigt eine Querschnittsansicht der Einheit in 10 ist, welche eine zweite abgewinkelte Ionenimplantation durchlaufen;
  • 12 zeigt eine Querschnittsansicht der Einheit in 11 ist, nachdem die Dorne entfernt worden sind und eine Halbleiterschicht geätzt worden, wobei die Abstandhalter als Maske verwendet wurden;
  • 13 zeigt eine Querschnittsansicht der Einheit in 12 nach einer Temperbehandlung der Finnen zum Bilden von FinFETs;
    und
  • 15 ist ein Blockdiagramm, welches ein anderes beispielhaftes Verfahren zum Bilden einer Halbleitereinheit mit unterschiedlichen Feldeffekttransistoren auf demselben Chip zeigt.
  • Es versteht sich, dass die vorliegende Erfindung in Form einer gegebenen beispielhaften Architektur beschrieben wird; innerhalb des Umfangs der vorliegenden Erfindung können jedoch auch die Architekturen, Strukturen, Substratmaterialien und Verfahrensmerkmale und Schritte variiert werden.
  • Die Strukturen und Verfahrensschritte sind vorzugsweise ein Teil eines Entwurfs für einen IC-Chip. Der Chipentwurf kann in einer graphischen Computerprogrammiersprache erzeugt werden und auf einem Computerspeichermedium (z. B. einer Platte, einem Band, einem physischen Festplattenlaufwerk oder einem virtuellen Festplattenlaufwerk, wie z. B. in einem Speicherzugriffs-Netzwerk) gespeichert werden. Wenn der Entwickler keine Chips und keine photolithographischen Masken herstellt, die zur Herstellung von Chips verwendet werden, kann der Entwickler den resultierenden Entwurf durch physische Mittel (z. B. durch Bereitstellen einer Kopie des Speichermediums, auf welchem der Entwurf gespeichert ist) oder elektronisch (z. B. über das Internet) direkt oder indirekt an solche Einheiten übermitteln. Der gespeicherte Entwurf wird dann in das geeignete Format (z. B. GDSII) für die Herstellung von photolithographischen Masken umgewandelt, welche typischerweise mehrere Kopien des betreffenden Chipentwurfs umfassen, die auf einem Wafer zu bilden sind. Die photolithographischen Masken werden verwendet, um Bereiche des Wafers (und/oder der Schichten darauf) zu definieren, die geätzt oder auf andere Weise verarbeitet werden sollen.
  • Die hierin beschriebenen Verfahren können bei der Herstellung von IC-Chips angewendet werden. Die resultierenden IC-Chips können vom Hersteller in Roh-Wafer-Form (d. h. als einzelner Wafer, der mehrere ungekapselte Chips aufweist), als bloßer Chip oder in gekapselter Form vertrieben werden. Im letzteren Fall wird der Chip in einer Einzelchipkapselung (z. B. als Kunststoffträger mit Leitungen, die an einer Hauptplatine oder einem anderen Träger höherer Ordnung befestigt sind) oder in einer Multichipkapselung (z. B. als Keramikträger, der Oberflächenverbindungen und/oder vergrabene Verbindungen aufweist) angebracht. In jedem Fall wird der Chip anschließend als Teil (a) eines Zwischenprodukts, z. B. einer Hauptplatine, oder (b) eines Endprodukts mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungseinheiten integriert. Bei dem Endprodukt kann es sich um ein beliebiges Produkt handeln, welches IC-Chips umfasst, was von Spielzeugen und anderen einfachen Anwendungen bis zu hoch entwickelten Computerprodukten reicht, welche eine Anzeigevorrichtung, eine Tastatur oder andere Eingabeeinheit und einen Zentralprozessor aufweist.
  • Im Folgenden wird nun auf die Zeichnungen Bezug genommen, in welchen gleiche Bezugszahlen für dieselben oder ähnliche Elemente stehen. In 1 ist ein Halbleiter-auf-Isolator(Semiconductor-on-Insulator, SOI)-Substrat 10 dargestellt, auf welchem eine Deck- oder Füllschicht oder dielektrische Decklage 18 ausgebildet ist. Das SOI-Substrat 10 kann eine Silicium-Basisschicht 12 mit einer isolierenden Schicht (z. B. einer vergrabenen Oxidschicht (Buried Oxide, BOX)) 14 und einer Silicium-auf-Oxid-Schicht 16 umfassen. Es versteht sich, dass das Substrat 10 ein beliebiges geeignetes Material umfassen kann und nicht auf SOI beschränkt ist. Zum Beispiel kann es sich bei dem Substrat 10 um ein SOI-Substrat oder ein massives Substrat handeln, welches Galliumarsenid, monokristallines Silicium, Germanium oder ein beliebiges anderes Material oder eine beliebige andere Materialkombination umfassen kann. Z. B. umfasst das Substrat 10 ferner andere Elemente oder Strukturen, die in vorhergehenden Verfahrensschritten auf oder in dem Halbleitersubstrat gebildet werden.
  • Die dielektrische Decklage 18 kann ein dielektrisches Material umfassen, welches das selektive Ätzen darunter angeordneter Materialien (z. B. der Schicht 16) ermöglicht. Z. B. handelt es sich bei der Schicht 16 um monokristallines Silicium, und die Decklage 18 kann Siliciumnitrid (Nitrid) oder Siliciumoxid (Oxid) umfassen. Die Decklage wird auf der Schicht 16 abgeschieden oder wächst dort thermisch an.
  • Bezug nehmend auf 2, wird die Decklage 18 z. B. über ein lithographisches Strukturierungsverfahren strukturiert. Sobald die Decklage 18 strukturiert ist, kann ein Ätzverfahren, z. B. ein Verfahren des reaktiven Ionenätzens, angewendet werden, um einen Abschnitt der Schicht 16 zu entfernen. Die Decklage 18 kann als Ätzmaske fungieren, um die Schicht 16 zu öffnen. Das Strukturieren der Decklage 18 kann das gleichzeitige Strukturieren einer darunter angeordneten Schicht, z. B. der Schicht 16, umfassen. Alternativ kann die Decklage 18 strukturiert werden und anschließend als Maske zum Ätzen von Material der Schicht 16 verwendet werden. Die Schicht 16 umfasst in diesem Beispiel Silicium. Die Schicht 16 bildet einen Dorn 20.
  • Bezug nehmend auf 3, wird der Dorn 20 in ein Keimmaterial 22 umgewandelt, um das epitaxiale Anwachsen an Seitenwänden des Dorns 20 zu unterstützen, zum Beispiel wird der Dorn 20 über ein bekanntes Verfahren (z. B. Dotierung und anschließende Anodisierung) in poröses Silicium umgewandelt. Es versteht sich, dass der Dorn 20 auch über andere Verfahren gebildet werden kann. Zum Beispiel kann ein Polysiliciumdorn auf einer beliebigen Oberfläche gebildet werden. In einer Ausführungsform umfasst der Dorn 20 Siliciumgermanium, und der Umwandlungsschritt in 3 kann weggelassen werden.
  • Bezug nehmend auf 4, lässt man die Finnen 24 und 26 an Seitenwänden des Materials 22 anwachsen. Z. B. lässt man Siliciumfinnen 24 und 26 epitaxial an Seitenwänden von porösem Silicium 22 anwachsen. Die epitaxialen Siliciumfinnen 24 und 26 können undotiert sein oder während des epitaxialen Anwachsens vor Ort dotiert werden oder nach dem epitaxialen Anwachsen dotiert werden. Zur Vereinfachung ist das epitaxiale Silicium für die Finnen 24 und 26 undotiert. Z. B. umfasst das Material 22 Siliciumgermanium, und man lässt Siliciumfinnen 24 und 26 epitaxial an Seitenwänden des Siliciumgermaniums 22 anwachsen.
  • Bezug nehmend auf 5, wird eine erste abgewinkelte Ionenimplantation 28 durchgeführt, um die Finne 24 auf einer Seite des Materials 22 (z. B. poröses Silicium) zu dotieren. Eine abgewinkelte Ionenimplantation 28 umfasst das Beschießen der Finne 24 mit Dotierstoffen wie z. B. Phosphor (P), Arsen (As) usw. für nFETs oder Bor (B), Indium (In), Antimon (Sb) usw. für pFETs. Die Dichte, Zeit und Energien können variiert werden, um für unterschiedliche Schwellenspannungen für die resultierenden Einheiten zu sorgen. Die Implantationswinkel können ungefähr 5 Grad bis ungefähr 75 Grad, bezogen auf eine vertikale Normale zu einer Hauptfläche der Einheit, betragen. Es können auch andere Ionentypen, z. B., ohne darauf beschränkt zu sein, Germanium (Ge), Stickstoff (N), Fluor (F), Kohlenstoff (C), Schwefel (S), Silicium (Si) usw., eingesetzt und andere Angriffswinkel benutzt werden. In Abhängigkeit von der Finnendicke und der Implantationsspezies kann die Implantationsdosis von 1 × 1012/cm2 bis 5 × 1015/cm2 und die Implantationsenergie von 0,5 keV bis 100 keV reichen. Es sollte angemerkt werden, dass eine abgewinkelte Implantation durchgeführt wird, damit man auswählen kann, welche Abschnitte der Finne 24 (oder Finne 26) beschossen werden. Es können andere Flächen frei gelegt werden oder vor dem Beschuss geschützt werden, um sicherzustellen, dass die Dichte und der Typ des Dotierstoffs geeignet sind, um für eine richtige Funktion der resultierenden Einheiten zu sorgen.
  • Es versteht sich, dass die Finnen 24 und 26 eine beliebige Breite aufweisen können. Z. B. weisen die Finnen 24 und 26 eine Breite auf, welche unterhalb der minimalen Elementgröße liegt. Das epitaxiale Anwachsen kann so gesteuert werden, dass für eine Breite beliebiger Größe gesorgt ist, insbesondere aber für eine geringere Größe als die minimale Elementgröße, die durch lithographische Verfahren erreichbar ist.
  • Bezug nehmend auf 6, wird eine zweite abgewinkelte Ionenimplantation 30 durchgeführt, um die Finne 26 auf der anderen Seite des Materials 22 (z. B. poröses Silicium) zu dotieren. Die zweite abgewinkelte Ionenimplantation kann ausgelassen werden, wenn in der Finne 26 keine zusätzlichen Dotierstoffe erwünscht sind. Wie erwähnt, können während des Bildens der Finnen 24 und/oder 26 Dotierstoffe eingebracht werden.
  • Die abgewinkelte Ionenimplantation 30 umfasst das Beschießen der Finne 26 mit Dotierstoffen wie P, As usw. für Dotierstoffe des n-Typs oder B usw. für Dotierstoffe des p-Typs. Die Dichte, Zeit und Energien können variiert werden, um für unterschiedliche Schwellenspannungen für die resultierenden Einheiten zu sorgen. Die Implantationswinkel können ungefähr 5 Grad bis ungefähr 75 Grad, bezogen auf eine vertikale Normale zu einer Hauptfläche der Einheit, betragen. Es können auch andere Ionentypen, z. B., ohne darauf beschränkt zu sein, Germanium (Ge), Stickstoff (N), Fluor (F), Kohlenstoff (C), Schwefel (S), Silicium (Si) usw., eingesetzt und andere Angriffswinkel benutzt werden. In Abhängigkeit von der Finnendicke und der Implantationsspezies kann die Implantationsdosis von 1 × 1012/cm2 bis 5 × 1015/cm2 und die Implantationsenergie von 0,5 keV bis 100 keV reichen, Es sollte angemerkt werden, dass eine abgewinkelte Implantation durchgeführt wird, damit man auswählen kann, welche Abschnitte der Finne 26 (oder Finne 24) beschossen werden. Es können andere Flächen frei gelegt werden oder vor dem Beschuss geschützt werden, um sicherzustellen, dass die Dichte und der Typ des Dotierstoffs geeignet sind, um für eine richtige Funktion der resultierenden Einheiten zu sorgen.
  • Es versteht sich, dass das erste und/oder zweite Ionenimplantationsverfahren vorteilhaft ohne die Bildung von Sperrmasken oder -schichten durchgeführt wird. Auf diese Weise entfallen aus dem Verfahren viele Verfahrensschritte, obwohl zwei oder mehr unterschiedliche Dotierungsschritte ausgeführt werden.
  • Bezug nehmend auf 7, werden die Füllschicht 18 und das Material 22 (z. B. poröses Silicium oder Siliciumgermanium) entfernt. Dies kann einen oder mehrere Ätzschritte umfassen, welche für die darunter angeordnete Schicht (z. B. BOX-Schicht 14) und die Finnen 24 und 26 selektiv sind. Die resultierenden Finnen 24 und 26 können weiter verarbeitet werden, um FETs zu bilden. In diesem Beispiel werden die Finne 24 und die Finne 26 unterschiedlich dotiert und können die folgenden beispielhaften Kombinationen umfassen, welche in Tabelle 1 angeführt sind. TABELLE 1:
    Finne 24 Finne 26
    n-Typ p-Typ
    Dotiert Uridotiert
    Stark dotiert (n oder p) Schwach dotiert (n oder p)
    p-Typ n-Typ
    Undotiert Dotiert
    Schwach dotiert (n oder p) Stark dotiert (n oder p)
  • Bezug nehmend auf 8, werden mit unterschiedlicher Dotierung in zwei Finnen 24 und 26 unterschiedliche elektrische Eigenschaften erreicht. Da die Finnen 24 und 26 zusammen auf derselben Schicht 14 gebildet werden und bereits dotiert worden sind, wird die weitere Verarbeitung der FinFETs erleichtert. Eine einzige Abscheidung eines Gate-Dielektrikums 32, gefolgt von einer einzigen Abscheidung eines Gate-Leiters 34, werden über unterschiedlichen Finnentypen durchgeführt und gleichzeitig zusammen mit anderen Gate-Schichten und Seitenabstandhaltern strukturiert, um Transistoren oder andere Komponenten zu bilden. In der folgenden Verarbeitung können die Finnen vorteilhafter Weise behandelt werden, als wenn sie die gleichen wären. Mit anderen Worten, da die Materialien und Dotierungsunterschiede der Finnen 24 und 26 bei einer maskenlosen schrägen Ionenimplantation im Voraus beachtet und berücksichtigt werden, können diese Strukturen gleichzeitig weiter verarbeitet werden. Die FinFETs 40 und 42 können als CMOS-Einheit eingesetzt werden oder können Einheiten einer einzigen Polarität (NFETs oder PFETs) umfassen, die unterschiedliche Schwellenspannungen aufweisen, usw.
  • Es können andere Verfahren angewendet werden, um ein ähnliches Ergebnis gemäß den Prinzipien der vorliegenden Erfindung zu erhalten. Zum Beispiel zeigen 9 bis 13 einen solchen alternativen Ansatz.
  • Bezug nehmend auf 9, ist dort ein Halbleiter-auf-Isolator(SOI)-Substrat 10 dargestellt, auf welchem eine Deckschicht 18 (z. B. Oxid oder Nitrid) und Dorne 46 ausgebildet sind. Das SOI-Substrat 10 kann eine Silicium-Basisschicht 12 mit einer vergrabenen Oxidschicht (BOX-Schicht) 14 und einer Silicium-auf-Oxid-Schicht 16 umfassen. Es versteht sich, dass das Substrat 10 ein beliebiges geeignetes Material umfassen kann und nicht auf SOI beschränkt ist. Zum Beispiel kann das Substrat 10 Galliumarsenid, monokristallines Silicium, Germanium, massive Materialien oder ein beliebiges anderes Material oder eine beliebige andere Materialkombination umfassen. In einigen Ausführungsformen umfasst das Substrat 10 ferner andere Elemente oder Strukturen, die in vorhergehenden Verfahrensschritten auf oder in dem Halbleitersubstrat gebildet werden. Auf der Schicht 18 werden Dorne 46 gebildet und strukturiert, vorzugsweise unter Anwendung eines lithographischen Verfahrens, welches eine (nicht dargestellte) Resistschicht und das lithographische Strukturieren umfassen kann. Die Schicht 18 kann durch ein Abscheidungsverfahren gebildet werden und vorzugsweise ein Oxid, wie z. B. Siliciumdioxid, oder eine Form desselben umfassen. Die Dorne 46 können aus amorphem Silicium oder polykristallinem Siliciummaterial (Polysilicium) gebildet werden. Um Seitenwände der Dorne 46 herum werden Abstandhalter 48 hinzugefügt. Die Abstandhalter 48 können ein Siliciumnitrid-Material umfassen. Das Abstandhaltermaterial kann formangepasst abgeschieden werden, gefolgt von einer Ätzbehandlung, um Abstandhaltermaterial von einer Fläche der Schicht 18 und Oberseiten der Dorne 46 zu entfernen. Es können auch andere Materialien eingesetzt und Verfahrensschritte durchgeführt werden, um zu der Struktur zu gelangen, die in 9 dargestellt ist.
  • Bezug nehmend auf 10, umfasst eine erste abgewinkelte Ionenimplantation 50 das Beschießen der Dorne 46 und Abstandhalter 48 mit Dotierstoffen, wie z. B. P, As usw. für Dotierstoffe des n-Typs oder B usw. für Dotierstoffe des p-Typs. Die Dotierstoffe weisen eine Energie auf, die ausreicht, um in die Schicht 16, welche ein Halbleitermaterial wie z. B. Silicium umfasst, einzudringen und dort zu bleiben. Die Dichte, Zeit und Energien der Dotierstoffe können variiert werden, um für unterschiedliche Schwellenspannungen für die resultierenden Einheiten zu sorgen. Die Implantationswinkel können ungefähr 5 Grad bis ungefähr 75 Grad, bezogen auf eine vertikale Normale zu einer Hauptfläche der Einheit, betragen. Es können auch andere Ionentypen, z. B., ohne darauf beschränkt zu sein, Germanium (Ge), Stickstoff (N), Fluor (F), Kohlenstoff (C), Schwefel (S), Silicium (Si) usw., eingesetzt und andere Angriffswinkel benutzt werden. In Abhängigkeit von der Finnendicke und der Implantationsspezies kann die Implantationsdosis von 1 × 1012/cm2 bis 5 × 1015/cm2 und die Implantationsenergie von. 0,5 keV bis 100 keV reichen. Es sollte angemerkt werden, dass eine abgewinkelte Implantation durchgeführt wird, damit man auswählen kann, welche Abschnitte der Schicht 16 zwischen den Abstandhalter/Dorn-Strukturen (48, 46) beschossen werden. Es können andere Flächen frei gelegt werden oder vor dem Beschuss geschützt werden, um sicherzustellen, dass die Dichte und der Typ des Dotierstoffs geeignet sind, um für eine richtige Funktion der resultierenden Einheiten zu sorgen. In dieser Darstellung werden die dotierten Bereiche 60 unter Verwendung eines Dotierstoffs des n-Typs gebildet. Es versteht sich, dass stattdessen auch Dotierstoffe des p-Typs eingesetzt werden könnten.
  • Bezug nehmend auf 11, umfasst eine zweite abgewinkelte Ionenimplantation 52 das Beschießen der Dorne 46 und Abstandhalter 48 mit Dotierstoffen entgegengesetzter Polarität gegenüber den Bereichen 60 oder mit einer anderen Dotierstoffdichte, um Einheiten mit anderer Schwellenspannung zu erzeugen. Bei den Ionen kann es sich z. B. um P, As usw. für Dotierstoffe des n-Typs oder B usw. für Dotierstoffe des p-Typs handeln. In dieser Darstellung umfasst, wenn die erste Implantation Dotierstoffe des n-Typs umfasst, die zweite Implantation Dotierstoffe des p-Typs (oder umgekehrt). Die Dotierstoffe weisen eine Energie auf, die ausreicht, um in die Schicht 16, welche ein Halbleitermaterial wie z. B. Silicium umfasst, einzudringen und dort zu bleiben. Die Dichte, Zeit und Energien der Dotierstoffe können variiert werden, um z. B. für unterschiedliche Schwellenspannungen für die resultierenden Einheiten zu sorgen. Die Implantationswinkel können ungefähr 5 Grad bis ungefähr 75 Grad, bezogen auf eine vertikale Normale zu einer Hauptfläche der Einheit, betragen. Es können auch andere Ionentypen, z. B., ohne darauf beschränkt zu sein, Germanium (Ge), Stickstoff (N), Fluor (F), Kohlenstoff (C), Schwefel (S), Silicium (Si) usw., eingesetzt und andere Angriffswinkel benutzt werden. In Abhängigkeit von der Dicke der Schicht 18, der gewünschten Tiefe in der Schicht 16 und der Implantationsspezies kann die Implantationsdosis von 1 × 1012/cm2 bis 5 × 1015/cm2 und die Implantationsenergie von 0,5 keV bis 100 keV reichen. Es sollte angemerkt werden, dass eine abgewinkelte Implantation durchgeführt wird, damit man auswählen kann, welche Abschnitte der Schicht 16 verwendet werden, um Bereiche 62 zwischen den Abstandhaltern 48 und den Dornstrukturen 46 zu bilden.
  • Bezug nehmend auf 12, werden die Dorne 46 durch ein Ätzverfahren entfernt, gefolgt vom Strukturieren und Ätzen der Füllschicht 18 und in diesem Beispiel der Siliciumschicht 16. Das Strukturieren und Ätzen kann unter Verwendung der Abstandhalter 48 als Sperrmaske erfolgen, um bis zur Schicht 14 herunter zu ätzen. Die Abstandhalter 48 umfassen vorzugsweise eine Größe unterhalb der minimalen Elementgröße (z. B. eine Breite, die geringer ist als durch Lithographie erreichbar). Nach dem Ätzen der Schichten 18 und 16 werden die Finnen 64 und 66 gebildet. Die Finnen 64 und 66 umfassen verbleibende Abschnitte der dotierten Bereiche 60 bzw. 62. Aufgrund der schrägen Implantationen kann es sein, dass die dotierten Bereiche der Finnen 64 und 66 keine einheitliche Dotierstoffkonzentration autweisen. In 13 kann ein Temperverfahren angewendet werden, um Dotierstoffe innerhalb der Finnen 64 und 66 diffundieren zu lassen, um für eine gleichmäßigere Verteilung der Dotierstoffe zu sorgen und die Größe der aktiven Bereiche in den Finnen 64 und 66 zu erhöhen. Die Verarbeitung kann wie zuvor fortgesetzt werden, um die Herstellung von FinFETs und restlicher Abschnitte eines Chips oder Wafers zum Ende zu bringen.
  • Bezug nehmend auf 14, umfasst ein nicht zur Erfindung gehörendes Verfahren zur Herstellung von Elementen für eine integrierte Schaltung im Block 102 das Strukturieren einer ersten Halbleiterstruktur auf einer Fläche eines Halbleitersubstrats. Die erste Halbleiterstruktur umfasst vorzugsweise ein Halbleitermaterial (Silicium). Im Block 103 wird die erste Struktur behandelt, um an Seitenwänden der ersten Halbleiterstruktur ein epitaxiales Anwachsen zu ermöglichen. Die Behandlung umfasst das Bilden von porösem Silicium durch Dotieren und Anodisieren im Block 105. Die erste Struktur kann ein Material umfassen, das zum epitaxialen Anwachsen geeignet ist (z. B. SiGe), so dass eine Behandlung vermieden werden kann.
  • Man lässt das Halbleitermaterial im Block 106 zum Bilden von Finnen auf gegenüber liegenden Seiten der ersten Halbleiterstruktur epitaxial anwachsen. Dies kann das epitaxiale Anwachsen von Silicium auf dem porösen Silicium (oder SiGe) der ersten Halbleiterstruktur umfassen. Dotierstoffe können während des epitaxialen Anwachsens des Halbleitermaterials eingebracht werden. Das epitaxiale Anwachsen des Halbleitermaterials kann im Block 107 so gesteuert werden, dass für eine Breite gesorgt wird, die geringer ist als eine minimale Elementgröße, die durch ein lithographisches Verfahren erreichbar ist.
  • Im Block 108 wird auf einer Seite der ersten Halbleiterstruktur eine erste abgewinkelte Ionenimplantation angewendet, um eine entsprechende Finne auf der einen Seite zu dotieren. Die andere Seite bleibt im Schatten und wird deswegen nicht dotiert. Im Block 110 wird gegebenenfalls auf einer gegenüber liegenden Seite der ersten Halbleiterstruktur eine zweite abgewinkelte Ionenimplantation angewendet, um eine entsprechende Finne auf der gegenüber liegenden Seite zu dotieren. Die erste abgewinkelte Ionenimplantation kann das Dotieren der einen Seite mit einem Dotierstoff einer ersten Polarität umfassen, und die zweite abgewinkelte Ionenimplantation umfasst das Dotieren der gegenüber liegenden Seite mit einem Dotierstoff einer zweiten Polarität. Außerdem kann die erste abgewinkelte Ionenimplantation das Dotieren der einen Seite mit einer ersten Dotierstoffdichte umfassen, und die zweite abgewinkelte Ionenimplantation das Dotieren der gegenüber liegenden Seite mit einer zweiten Dotierstoffdichte umfassen. Es kann auch für jedes Implantationsverfahren eine Kombination der Dichte und der Dotierstofftypen eingesetzt werden.
  • Im Block 112 wird die erste Halbleiterstruktur selektiv entfernt, um die Finnen frei zu legen. Im Block 114 werden unter Verwendung der Finnen die Finnen-Feldeffekttransistoren gebildet.
  • Bezug nehmend auf 15, wird erfindungsgemäß ein anderes Verfahren zur Herstellung von Elementen einer integrierten Schaltung dargestellt. Im Block 202 werden auf einer Fläche eines Halbleitersubstrats Dorne strukturiert. Im Block 204 werden um einen Rand der Dorne herum Abstandhalter gebildet. Die Abstandhalter umfassen vorzugsweise eine geringere Elementgröße als eine minimale Elementgröße, die durch ein lithographisches Verfahren zu erreichen ist.
  • Im Block 206 wird eine erste abgewinkelte Ionenimplantation angewendet, um eine erste Dotierung einzubringen, so dass die Abstandhalter und Dorne eine Sperrmaske bilden, um die erste Dotierung auf einer Seite der Sperrmaske in eine darunter angeordnete Halbleiterschicht zu leiten. Im Block 208 wird in einer entgegengesetzten Richtung zu der ersten schrägen Ionenimplantation eine zweite abgewinkelte Ionenimplantation angewendet, um eine zweite Dotierung einzubringen, so dass die Sperrmaske die zweite Dotierung auf einer gegenüber liegenden Seite der Sperrmaske in die darunter angeordnete Halbleiterschicht leitet. Die erste Dotierung kann einen Dotierstoff einer ersten Polarität umfassen, und die zweite Dotierung kann einen Dotierstoff einer zweiten Polarität umfassen, und/oder die erste Dotierung kann eine erste Dotierstoffdichte umfassen, und die zweite Dotierung kann eine zweite Dotierstoffdichte umfassen.
  • Im Block 210 werden die Dorne relativ zu den Abstandhaltern selektiv entfernt. Im Block 212 wird die darunter angeordnete Halbleiterschicht unter Verwendung der Abstandhalter als Ätzmaske strukturiert, um Finnen mit der ersten Dotierung und Finnen mit der zweiten Dotierung zu bilden. Im Block 214 werden die Finnen mit der ersten Dotierung und die Finnen mit der zweiten Dotierung getempert, um die Dotierstoffe in den Finnen diffundieren zu lassen und zu verteilen. Im Block 216 werden unter Verwendung der Finnen Finnen-Feldeffekttransistoren gebildet. Die Finnen umfassen vorzugsweise eine geringere Elementgröße als eine minimale Elementgröße, die durch ein lithographisches Verfahren zu erreichen ist.
  • Nach der Beschreibung bevorzugter Ausführungsformen des Verfahrens zum Bilden von FinFETs mit mehreren Dotierungsbereichen auf demselben Chip sei angemerkt, dass der Fachmann im Lichte der obigen Lehren Modifikationen und Variationen vornehmen kann. Es versteht sich daher, dass an den speziellen offenbarten o. g. erfindungsgemäßen Ausführungsformen Veränderungen vorgenommen werden können, weiche unter den Umfang der Erfindung fallen, wie er durch die anhängenden Patentansprüche umrissen ist.

Claims (1)

  1. Verfahren zum Herstellen von Elementen für eine integrierte Schaltung, welches das Folgende umfasst: Erzeugen von Dornen (Mandrels) auf einer Fläche eines Halbleitersubstrats; Bilden von Abstandhaltern um einen Rand der Dorne herum; Anwenden einer ersten schrägen Ionenimplantation, um eine erste Dotierung einzubringen, so dass die Abstandhalter und Dorne eine Sperrmaske bilden, um die erste Dotierung auf einer Seite der Sperrmaske in eine darunter angeordnete Halbleiterschicht zu leiten; Anwenden einer zweiten schrägen Ionenimplantation in einer der ersten schrägen Ionenimplantation entgegengesetzten Richtung, um eine zweite Dotierung einzubringen, so dass die Sperrmaske die zweite Dotierung auf einer gegenüber liegenden Seite der Sperrmaske in die darunter angeordnete Halbleiterschicht leitet; nach dem Anwenden der ersten Implantation und nach dem Anwenden der zweiten Ionenimplantation selektives Entfernen der Dome relativ zu den Abstandhaltern; nach dem selektiven Entfernen der Dorne, Strukturieren der darunter angeordneten Halbleiterschicht unter Verwendung der Abstandhalter als Ätzmaske, um Finnen mit der ersten Dotierung und Finnen mit der zweiten Dotierung zu bilden, wobei bezüglich einer zu bildenden Finne das Strukturieren der Halbleiterschicht beidseitig bezüglich der zu bildenden Finne erfolgt; Tempern der Finnen mit der ersten Dotierung und der Finnen mit der zweiten Dotierung; und Bilden von Finnen-Feldeffekttransistoren unter Verwendung der Finnen.
DE112010004804.5T 2009-12-01 2010-10-28 Verfahren zum Herstellen von Elementen für eine integrierte Schaltung, insbesondere von FinFETs Active DE112010004804B4 (de)

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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US9385050B2 (en) * 2011-01-06 2016-07-05 Globalfoundries Inc. Structure and method to fabricate resistor on finFET processes
JP5713837B2 (ja) * 2011-08-10 2015-05-07 株式会社東芝 半導体装置の製造方法
CN103681326A (zh) * 2012-09-05 2014-03-26 中芯国际集成电路制造(上海)有限公司 具有不同阈值电压的鳍式场效应管基体的形成方法
US9184233B2 (en) * 2013-02-27 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for defect passivation to reduce junction leakage for finFET device
US9117842B2 (en) 2013-03-13 2015-08-25 Globalfoundries Inc. Methods of forming contacts to source/drain regions of FinFET devices
US8841178B1 (en) * 2013-03-13 2014-09-23 International Business Machines Corporation Strained silicon nFET and silicon germanium pFET on same wafer
US20140273365A1 (en) * 2013-03-13 2014-09-18 Globalfoundries Inc. Methods of forming contacts to source/drain regions of finfet devices by forming a region that includes a schottky barrier lowering material
CN104835738B (zh) * 2014-02-08 2018-08-21 中芯国际集成电路制造(北京)有限公司 一种形成FinFET器件的鳍片的方法
US9391077B2 (en) 2014-02-10 2016-07-12 International Business Machines Corporation SiGe and Si FinFET structures and methods for making the same
US9379185B2 (en) 2014-04-24 2016-06-28 International Business Machines Corporation Method of forming channel region dopant control in fin field effect transistor
US9209279B1 (en) 2014-09-12 2015-12-08 Applied Materials, Inc. Self aligned replacement fin formation
US9564312B2 (en) 2014-11-24 2017-02-07 Lam Research Corporation Selective inhibition in atomic layer deposition of silicon-containing films
US9620407B2 (en) 2014-12-08 2017-04-11 Applied Materials, Inc. 3D material modification for advanced processing
CN105826372B (zh) * 2015-01-06 2018-12-21 中芯国际集成电路制造(上海)有限公司 FinFET器件及其形成方法
KR102392695B1 (ko) 2015-05-26 2022-05-02 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10833175B2 (en) * 2015-06-04 2020-11-10 International Business Machines Corporation Formation of dislocation-free SiGe finFET using porous silicon
US9646832B2 (en) 2015-07-29 2017-05-09 International Business Machines Corporation Porous fin as compliant medium to form dislocation-free heteroepitaxial films
US9601693B1 (en) 2015-09-24 2017-03-21 Lam Research Corporation Method for encapsulating a chalcogenide material
WO2017113266A1 (zh) * 2015-12-31 2017-07-06 上海凯世通半导体有限公司 FinFET的掺杂方法
CN107492496B (zh) * 2016-06-12 2019-12-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
US10629435B2 (en) * 2016-07-29 2020-04-21 Lam Research Corporation Doped ALD films for semiconductor patterning applications
US10074543B2 (en) 2016-08-31 2018-09-11 Lam Research Corporation High dry etch rate materials for semiconductor patterning applications
US10832908B2 (en) 2016-11-11 2020-11-10 Lam Research Corporation Self-aligned multi-patterning process flow with ALD gapfill spacer mask
US10454029B2 (en) 2016-11-11 2019-10-22 Lam Research Corporation Method for reducing the wet etch rate of a sin film without damaging the underlying substrate
US10134579B2 (en) 2016-11-14 2018-11-20 Lam Research Corporation Method for high modulus ALD SiO2 spacer
US10103147B1 (en) 2017-05-01 2018-10-16 International Business Machines Corporation Vertical transport transistors with equal gate stack thicknesses
CN108987274B (zh) * 2017-06-05 2021-07-30 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US10269559B2 (en) 2017-09-13 2019-04-23 Lam Research Corporation Dielectric gapfill of high aspect ratio features utilizing a sacrificial etch cap layer
WO2019169335A1 (en) 2018-03-02 2019-09-06 Lam Research Corporation Selective deposition using hydrolysis
CN110752153B (zh) * 2018-07-23 2023-04-18 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113361222B (zh) * 2021-05-11 2023-08-29 常州奥施特信息科技有限公司 一种集成电路制造工艺虚拟仿真方法和装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6492212B1 (en) * 2001-10-05 2002-12-10 International Business Machines Corporation Variable threshold voltage double gated transistors and method of fabrication
US20050048727A1 (en) * 2003-09-03 2005-03-03 Advanced Micro Devices, Inc. Formation of finfet using a sidewall epitaxial layer
US7575962B2 (en) * 2006-08-11 2009-08-18 Samsung Electronics Co., Ltd. Fin structure and method of manufacturing fin transistor adopting the fin structure
US20090261425A1 (en) * 2008-04-21 2009-10-22 Anderson Brent A FINFETs SINGLE-SIDED IMPLANT FORMATION

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5354695A (en) * 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
KR100274555B1 (ko) * 1991-06-26 2000-12-15 윌리엄 비. 켐플러 절연 게이트 전계 효과 트랜지스터 구조물 및 이의 제조 방법
US6030871A (en) * 1998-05-05 2000-02-29 Saifun Semiconductors Ltd. Process for producing two bit ROM cell utilizing angled implant
US6350656B1 (en) * 2000-01-31 2002-02-26 United Microelectronics Corp. SEG combined with tilt side implant process
US6399450B1 (en) 2000-07-05 2002-06-04 Advanced Micro Devices, Inc. Low thermal budget process for manufacturing MOS transistors having elevated source and drain regions
US6521502B1 (en) 2000-08-07 2003-02-18 Advanced Micro Devices, Inc. Solid phase epitaxy activation process for source/drain junction extensions and halo regions
US6472282B1 (en) 2000-08-15 2002-10-29 Advanced Micro Devices, Inc. Self-amorphized regions for transistors
US7163864B1 (en) * 2000-10-18 2007-01-16 International Business Machines Corporation Method of fabricating semiconductor side wall fin
US7101772B2 (en) * 2000-12-30 2006-09-05 Texas Instruments Incorporated Means for forming SOI
US6756277B1 (en) * 2001-02-09 2004-06-29 Advanced Micro Devices, Inc. Replacement gate process for transistors having elevated source and drain regions
US6524920B1 (en) 2001-02-09 2003-02-25 Advanced Micro Devices, Inc. Low temperature process for a transistor with elevated source and drain
US6403434B1 (en) 2001-02-09 2002-06-11 Advanced Micro Devices, Inc. Process for manufacturing MOS transistors having elevated source and drain regions and a high-k gate dielectric
US7205604B2 (en) * 2001-03-13 2007-04-17 International Business Machines Corporation Ultra scalable high speed heterojunction vertical n-channel MISFETs and methods thereof
US6458662B1 (en) * 2001-04-04 2002-10-01 Advanced Micro Devices, Inc. Method of fabricating a semiconductor device having an asymmetrical dual-gate silicon-germanium (SiGe) channel MOSFET and a device thereby formed
DE10131237B8 (de) 2001-06-28 2006-08-10 Infineon Technologies Ag Feldeffekttransistor und Verfahren zu seiner Herstellung
US6800905B2 (en) * 2001-12-14 2004-10-05 International Business Machines Corporation Implanted asymmetric doped polysilicon gate FinFET
US20030151077A1 (en) * 2002-02-13 2003-08-14 Leo Mathew Method of forming a vertical double gate semiconductor device and structure thereof
US7074623B2 (en) 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US6960510B2 (en) * 2002-07-01 2005-11-01 International Business Machines Corporation Method of making sub-lithographic features
US7176483B2 (en) 2002-08-12 2007-02-13 Acorn Technologies, Inc. Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions
US6853020B1 (en) * 2002-11-08 2005-02-08 Advanced Micro Devices, Inc. Double-gate semiconductor device
US6885055B2 (en) * 2003-02-04 2005-04-26 Lee Jong-Ho Double-gate FinFET device and fabricating method thereof
US6800885B1 (en) * 2003-03-12 2004-10-05 Advance Micro Devices, Inc. Asymmetrical double gate or all-around gate MOSFET devices and methods for making same
US6716690B1 (en) * 2003-03-12 2004-04-06 Advanced Micro Devices, Inc. Uniformly doped source/drain junction in a double-gate MOSFET
US6762448B1 (en) * 2003-04-03 2004-07-13 Advanced Micro Devices, Inc. FinFET device with multiple fin structures
US7074656B2 (en) * 2003-04-29 2006-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Doping of semiconductor fin devices
US6909147B2 (en) * 2003-05-05 2005-06-21 International Business Machines Corporation Multi-height FinFETS
US6903967B2 (en) * 2003-05-22 2005-06-07 Freescale Semiconductor, Inc. Memory with charge storage locations and adjacent gate structures
TWI242232B (en) * 2003-06-09 2005-10-21 Canon Kk Semiconductor substrate, semiconductor device, and method of manufacturing the same
US7087506B2 (en) * 2003-06-26 2006-08-08 International Business Machines Corporation Method of forming freestanding semiconductor layer
KR100517559B1 (ko) * 2003-06-27 2005-09-28 삼성전자주식회사 핀 전계효과 트랜지스터 및 그의 핀 형성방법
US6943405B2 (en) * 2003-07-01 2005-09-13 International Business Machines Corporation Integrated circuit having pairs of parallel complementary FinFETs
US6919647B2 (en) 2003-07-03 2005-07-19 American Semiconductor, Inc. SRAM cell
US7019342B2 (en) 2003-07-03 2006-03-28 American Semiconductor, Inc. Double-gated transistor circuit
US7015547B2 (en) 2003-07-03 2006-03-21 American Semiconductor, Inc. Multi-configurable independently multi-gated MOSFET
JP2005086024A (ja) * 2003-09-09 2005-03-31 Toshiba Corp 半導体装置及びその製造方法
KR100585111B1 (ko) * 2003-11-24 2006-06-01 삼성전자주식회사 게르마늄 채널 영역을 가지는 비평면 트랜지스터 및 그제조 방법
US6924561B1 (en) * 2003-12-08 2005-08-02 Advanced Micro Devices, Inc. SRAM formation using shadow implantation
US7064022B1 (en) * 2003-12-08 2006-06-20 Advanced Micro Devices, Inc. Method of forming merged FET inverter/logic gate
US7247912B2 (en) * 2004-01-05 2007-07-24 International Business Machines Corporation Structures and methods for making strained MOSFETs
US7262084B2 (en) * 2004-04-15 2007-08-28 International Business Machines Corporation Methods for manufacturing a finFET using a conventional wafer and apparatus manufactured therefrom
US7112455B2 (en) * 2004-06-10 2006-09-26 Freescale Semiconductor, Inc Semiconductor optical devices and method for forming
US7193279B2 (en) * 2005-01-18 2007-03-20 Intel Corporation Non-planar MOS structure with a strained channel region
JP4504214B2 (ja) * 2005-02-04 2010-07-14 株式会社東芝 Ｍｏｓ型半導体装置及びその製造方法
US20060231919A1 (en) * 2005-04-15 2006-10-19 Blacka Robert J Passive microwave device and method for producing the same
US7348225B2 (en) * 2005-10-27 2008-03-25 International Business Machines Corporation Structure and method of fabricating FINFET with buried channel
US7791140B2 (en) * 2006-02-13 2010-09-07 Nxp B.V. Double-gate semiconductor devices having gates with different work functions and methods of manufacture thereof
US7629220B2 (en) * 2006-06-30 2009-12-08 Freescale Semiconductor, Inc. Method for forming a semiconductor device and structure thereof
US7932551B2 (en) * 2006-12-28 2011-04-26 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of fabricating the same comprising a dual fin structure
US7772048B2 (en) * 2007-02-23 2010-08-10 Freescale Semiconductor, Inc. Forming semiconductor fins using a sacrificial fin
US7719057B2 (en) * 2007-07-30 2010-05-18 Intel Corporation Multiple oxide thickness for a semiconductor device
JP4518180B2 (ja) * 2008-04-16 2010-08-04 ソニー株式会社 半導体装置、および、その製造方法
US7902000B2 (en) * 2008-06-04 2011-03-08 International Business Machines Corporation MugFET with stub source and drain regions

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6492212B1 (en) * 2001-10-05 2002-12-10 International Business Machines Corporation Variable threshold voltage double gated transistors and method of fabrication
US20050048727A1 (en) * 2003-09-03 2005-03-03 Advanced Micro Devices, Inc. Formation of finfet using a sidewall epitaxial layer
US7575962B2 (en) * 2006-08-11 2009-08-18 Samsung Electronics Co., Ltd. Fin structure and method of manufacturing fin transistor adopting the fin structure
US20090261425A1 (en) * 2008-04-21 2009-10-22 Anderson Brent A FINFETs SINGLE-SIDED IMPLANT FORMATION

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