DE19521637C2 - Nichtflüchtiges Registersystem unter Verwendung von amorphen Dünnschichttransistoren mit isoliertem Gate - Google Patents

Description

TECHNISCHE GRUNDLAGEN DER ERFINDUNG Technisches Gebiet der Erfindung

Diese Erfindung betrifft das Gebiet der Datenverarbeitung und insbesondere ein verbessertes nichtflüchtiges Schieberegister mit amorphen Silizium-Dünnschichttransistoren mit isoliertem Gate, die Daten im Falle einer Stromabschaltung oder eines Stromausfalls nichtflüchtig speichern.

Beschreibung des betreffenden Fachgebietes

Amorphe Dünnschichttransistoren stellen eine Technik zur Verfü­ gung, die vorteilhaft für großflächige, kostengünstige inte­ grierte Schaltkreise ist. Ein Typ von solchen Transistoren weist ein isoliertes Gate auf, das zur Bereitstellung einer nicht­ flüchtigen Speicherung von Daten verwendet werden kann. Es gibt viele verschiedene Bauelemente, die in digitalen Schaltungen, die Daten vorübergehend speichern und in denen die Daten im Fal­ le einer Stromabschaltung oder eines Stromausfalls verloren ge­ hen, allgemein verwendet werden. Standardregister sind Beispiele solcher Bauelemente. Die Erfindung betrifft allgemein ein ver­ bessertes Register, in dem amorphe Silizium-Dünnschichttransi­ storen mit isoliertem Gate verwendet werden, um Daten zu puffern oder vorübergehend zu speichern, während der Strom eingeschaltet ist, und um Daten im Falle eines Stromausfalls oder einer Stromabschaltung nichtflüchtig zu speichern. Die Erfindung be­ trifft außerdem im besonderen ein verbessertes Schieberegister, das eine serielle Eingabe und eine serielle Ausgabe von Daten bereitstellt, wobei amorphe Silizium-Dünnschichttransistoren mit isoliertem Gate verwendet werden, um die Daten zu puffern oder vorübergehend zu speichern, während der Strom eingeschaltet ist, und um Daten im Falle eines Stromausfalls oder einer Stromabschaltung nichtflüchtig zu speichern. Eine solche Erhaltung der Daten kann für Diagnose-, Start- und Wiederaufnahmevorgänge vorteilhaft verwendet werden.

Es ist bekannt, daß Transistoren mit isoliertem Gate unter Verwendung von kristallinem Halbleitermaterial realisiert wurden. Solche Transistoren werden betrieben, indem mittels eines Lawinendurchbruchs des das isolierte Gate umgebenden Isolators eine Ladung auf das isolierte Gate injiziert wird. Solche Transistoren werden in löschbaren programmierbaren Nur- Lese-Speichern (EPROM) verwendet, wobei die injizierte Ladung über lange Zeiträume ohne Stromversorgung nichtflüchtig gespeichert werden kann. Kristalline Transistorelemente mit isoliertem Gate können ansonsten jedoch nur begrenzt verwendet werden, da ein relativ langer Zeitraum zum Löschen der Ladung und zum erneuten Programmieren des Bauelementes benötigt wird und der Isolator aufgrund der schädlichen Wirkung des Lawinendurchbruchs eine begrenzte Lebensdauer hat.

Aus US 3 831 155 ist ein zweistufiges Register (Schieberegister) bekannt, das ein Speicherelement und einen Analogschalter enthält, wobei die zweistufigen Register in Reihe geschaltet werden können.

US 5 274 602 offenbart einen elektrisch betriebenen Multiplexer, der enthält: einen Taktgeber zum Erzeugen einer Folge von Taktimpulsen; eine Datenquelle zur Lieferung einer Folge von Datenbitsignalen synchron zu den Taktimpulsen; eine Datensenke zum Empfangen von Daten; ein Register mit einer Eingangsleitung, die zum Empfangen der Datenbitsignale mit der Datenquelle verbunden ist, und einer Ausgangsleitung, die mit der Datensenke verbunden ist, wobei das Register an die Stromversorgung angeschlossen ist und eine Vielzahl von Registerzellen und einen Taktgenerator enthält; wobei jede der Registerzellen folgendes umfaßt: einen amorphen Silizium-(A- Si-)Dünnschichttransistor mit isoliertem Gate, der ein Steuer-Gate, einen Drain, eine Source, einen N-Kanal, der sich zwischen dem Drain und der Source erstreckt, einen Isolator zwischen dem Steuer-Gate und dem N-Kanal und ein in den Isolator eingebettetes isoliertes Gate umfaßt, wobei der Kanal leitend ist, wenn ein positives Spannungssignal zwischen dem Steuer-Gate und der Source angelegt wird, und nichtleitend, wenn ein negatives Spannungssignal zwischen dem Steuer-Gate und der Source angelegt wird.

ZUSAMMENFASSUNG DER ERFINDUNG

Eines der Ziele der Erfindung ist die Bereitstellung eines verbesserten Registers, in dem amorphe Silizium- Dünnschichttransistoren mit isoliertem Gate verwendet werden, um Daten zu puffern oder vorübergehend zu speichern, während das Register betrieben wird, und um Daten im Falle eines Stromausfalls oder einer Stromabschaltung nichtflüchtig zu speichern.

Ein weiteres Ziel der Erfindung ist die Bereitstellung eines verbesserten Schieberegisters, in dem amorphe Silizium-Dünn­ schichttransistoren mit isoliertem Gate verwendet werden, um Daten zu puffern oder vorübergehend zu speichern, wenn die Daten durch das Register geschoben werden, und um Daten im Falle eines Stromausfalls oder einer Stromabschaltung nichtflüchtig zu speichern.

Ein anderes Ziel der Erfindung ist die Bereitstellung eines verbesserten Schieberegisters in einem integrierten Schaltkreis, wobei im gesamten Register amorphe Silizium-Dünnschichttransi­ storen verwendet werden.

In kurzen Worten umfaßt ein Register gemäß der Erfindung eine Vielzahl von amorphen Silizium-Dünnschichttransistoren, die in einer Vielzahl von Registerzellen konfiguriert sind, in denen Daten zwischen amorphen Dünnschichttransistoren mit isoliertem Gate verschoben werden. Im Falle einer Stromabschaltung oder eines Stromausfalls speichern die Transistoren mit isoliertem Gate die Daten nichtflüchtig, so daß Daten wiederhergestellt oder erneut gespeichert werden können, wenn der Strom anschließend eingeschaltet wird.

Die Aufgabe der vorliegenden Erfindung wird gelöst durch das elektronisch betriebene Registersystem gemäß Anspruch 1.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Vorteile der Erfindung gehen aus der folgenden Beschreibung in Verbindung mit den begleitenden Zeichnungen hervor. Für die Zeichnungen gilt:

Fig. 1 ist eine schematische Darstellung eines in der Erfindung verwendeten amorphen Silizium-Dünnschichttransistors nach dem Stand der Technik;

Fig. 2 ist eine schematische Darstellung eines in der Erfindung verwendeten amorphen Silizium-Dünnschichttransistors mit isoliertem Gate;

Fig. 3 ist ein Blockschaltbild eines Teils eines die Erfindung enthaltenen Datenverarbeitungssystems;

Fig. 4 ist ein Zeitdiagramm von verschiedenen, im Verlauf des Betriebs der Erfindung erzeugten Signalen; und

die Fig. 5A und 5B ergeben einen Schaltplan des in Fig. 4 ge­ zeigten Schieberegisters, wenn sie entlang der Bezugslinien A- A verbunden werden, und in Fig. 5C sind verschiedene Symbole abgebildet, die in den Fig. 5A und 5B zur Darstellung verschiedener Transistoren verwendet werden.

BESCHREIBUNG EINER VERANSCHAULICHENDEN AUSFÜHRUNGSFORM

Mit Bezugnahme auf die Zeichnungen zeigt Fig. 1 schematisch ei­ nen Grundtransistor 10, der ein dreipoliger, amorpher Silizium- (A-Si-)Dünnschicht-Feldeffekttransistor 10 mit einem Gate 12, einer Source 14 und einem Drain 16 ist. Das Gate 12 besteht aus Aluminium, das auf einem nichtleitenden Träger 18 angeordnet ist. Eine Schicht 22 von isolierendem Material bedeckt das Gate 12, und ein Dünnschicht-A-Si-N-Kanal 24 ist auf der Schicht 22 angeordnet. Ein N-Kanal ist ein Kanal durch das A-Si, in dem die Mehrheit der Träger Elektronen sind. Die oberen Teile der Source 14 und des Drain 16 bestehen aus Aluminium und bilden Kontakte . oder Anschlüsse, an die die anderen Metalleitungen angeschlossen werden können, wodurch es ermöglicht wird, daß der Transistor in eine Schaltung integriert werden kann, wobei die oberen Teile auf ohmschen Kontakten 26 und 28 angeordnet werden. Diese ohm­ schen Kontakte sind ihrerseits in bestimmten Abständen an Posi­ tionen im Kanal 24 angeordnet. Die Kontakte 26 und 28 bestehen bevorzugterweise aus Halbleitermaterial vom N-Typ. Das Gate 12 enthält außerdem einen Anschlußteil 20, der sich durch die iso­ lierende Schicht 22 erstreckt. Während des Betriebs erzeugt das Vorhandensein einer positiven (bezüglich der Quelle) Spannung auf dem Gate ein elektrisches Feld, das bewirkt, daß der Kanal 24 leitend ist, wodurch ein Stromfluß zwischen der Source und dem Drain ermöglicht wird. Der Grundtransistor 10 wird für viel­ fältige Konfigurationen und Funktionen einschließlich strombe­ grenzender Elemente, Inverter, Source-Folger, elektronischer Schalter und Analogschalter verwendet, wie unten ausführlicher beschrieben wird. A-Si-Dünnschichttransistoren können auf viel­ fältigen Substratmaterialien, wie Glas, Quarz oder Kunststoff, angeordnet werden. Das Substratmaterial kann entweder starr oder flexibel sein und kann vergleichsweise groß sein (zum Beispiel 20 cm mal 20 cm). Der Aufbau von Dünnschichttransistoren gehört zum Stand der Technik. (Siehe zum Beispiel Nick Hall Jr., Pren­ tice Hall Series In Solid State Physical Electronics, Seiten 437 bis 446, Prentice Hall, 1990).

Mit Bezugnahme auf Fig. 2 wird ein amorpher Silizium-(A-Si-) Dünnschicht-Feldeffekttransistor 30 mit isoliertem Gate gezeigt, der in der Beschreibung und in den Ansprüchen einfach als ein Transistor "mit isoliertem Gate" bezeichnet wird, um ihn von einem "Grund"-Transistor zu unterscheiden. Der Transistor 30 hat eine ähnliche Struktur wie der Transistor 10, mit Ausnahme des hinzugefügten isolierten Gates 32, das vollständig im Isolator 22 zwischen einem Steuer-Gate 31 und einem Kanal 24 eingeschlos­ sen oder eingebettet ist. Das isolierte Gate 32 befindet sich näher am Steuer-Gate 31 als am Drain oder der Source und ist zur Bildung von drei parallelen Plattenkondensatoren mit dem Steuer- Gate, dem Gate und der Source kapazitiv gekoppelt. Der Transi­ stor 30 wird als Datenspeicher verwendet, wobei das kapazitive Laden dieser Kondensatoren die Leitung des Kanals steuert und auf die hier im folgenden beschriebene Weise ein Informationsbit darstellt. Der Isolator 22 hat einen hohen spezifischen Wider­ stand gegenüber Ableitstrom, so daß die Kondensatoren eine La­ dung über einen langen Zeitraum halten können, wenn die Strom­ versorgung abgeschaltet ist. Ein aus Siliziumnitrid oder Poly­ styrol gefertigter Isolator hält eine Ladung über einen Zeitraum von mindestens sechs Monaten. Der Transistor 30 wird außerdem unter Verwendung des oben beschriebenen Dünnschichtverfahrens hergestellt. Wird eine positive Spannung mit dem Pegel +Vdd an das Steuer-Gate 31 angelegt, wird der Kanal 24 leitend, und wird eine negative Spannung mit dem Pegel -Vss an das Gate 12 ange­ legt, wird der Kanal 24 nichtleitend.

Mit Bezugnahme auf Fig. 3 ist ein nichtflüchtiges Schieberegi­ ster 34 ein Teil eines Datenverarbeitungssystems, das außerdem zwei serielle Datenanschlüsse 36 und 40, eine Stromquelle 50, einen EIN-AUS-Schalter 52, eine Stromversorgung 48 und einen Taktgeber 44 umfaßt. Der Anschluß 36 ist eine Quelle von seriel­ len Daten, die als DATENEINGABE-Signale auf der Eingangsleitung 38 geliefert werden. Der Anschluß 40 ist durch die Leitung 42 mit dem Ausgang des Registers 34 verbunden und empfängt DATEN- AUSGABE-Signale. Der Taktgeber 44 kann wahlweise fortwährend oder intermittierend betrieben werden, so daß die Daten mit ei­ ner Verzögerung zwischen dem Empfangen der Daten und dem Hinaus­ schieben der Daten durch das Register laufen. Synchron zu den seriellen Datensignalen erzeugt der Taktgeber 44 TAKT-EIN-Signa­ le, die über die Leitung 46 in das Register 34 übertragen wer­ den, um auf die unten ausführlich beschriebene Weise das Schie­ ben der Daten in das, durch das und aus dem Register 34 zu steu­ ern. Die Stromquelle 50 kann entweder eine Wechselstromquelle oder eine Gleichstromquelle oder beides sein, zum Beispiel eine Batterie oder ein Stromgleichrichter. Der Schalter 52 wird wahlweise betätigt und verbindet, wenn er geschlossen ist, die Stromquelle 50 mit der Stromversorgung 48, die daraufhin über die Spannungsversorgungsleitungen 54 und 56 +Vdd- und -Vss-Span­ nungen zum Register 34 liefert. Die Daten im Register 34 werden während der Zeitabschnitte, in denen die Stromquelle 50 abge­ schaltet ist, getrennt ist oder ausfällt, auf eine nicht­ flüchtige Weise gespeichert. Die so gespeicherten Daten können durch die Auslösung des Taktgebers 44 zum Hinausschieben der Daten aus dem Register wiederhergestellt werden, wenn der Strom eingeschaltet wird.

Wie in Fig. 4 gezeigt wird, ist das TAKT-EIN-Signal eine Serie von periodischen, gleich breiten Impulsen mit einem Taktinter­ vall (CP) von 1 Millisekunde. Die Größe der in Fig. 4 gezeigten Signale variiert zwischen den Spannungen +Vdd- und -Vss, die die H- und L-Pegel der Signale darstellen. Das DATENEINGABE-Signal wird synchron zum TAKT-EIN-Signal angesteuert, so daß die Daten stabil sind, wenn das TAKT-EIN-Signal positiv wird. Das DATEN- EINGABE-Signal verwendet die Spannung -Vss zur Darstellung eines "0"-Bits und +Vdd zur Darstellung eines "1"-Bits. Die restlichen Signale werden unten mit Bezugnahme auf Einzelheiten des in Fig. 5 gezeigten Schaltungsdiagramms beschrieben. Exemplarische Span­ nungspegel für +Vdd und -Vss sind +/-30 Volt, wobei die Pegel leicht zu einem Standard-Logikpegel von fünf Volt zur Verwendung in Schaltungen, die einen solchen Standard-Logikpegel erforder­ lich machen, umgesetzt werden können.

Fig. 5C bildet verschiedene Transistorsymbole, die in den Fig. 5A und 5B zur Darstellung eines Grundtransistors T, eines Ana­ logschalters AS und eines Transistors FGT mit isoliertem Gate verwendet werden. Die Gates, Steuer-Gates, Drains und Sources werden in Fig. 5C durch die Buchstaben "G", "CG", "D" und "S" gekennzeichnet, solche Buchstaben wurden in den Fig. 5A und 5B jedoch der Übersichtlichkeit halber weggelassen.

Mit Bezugnahme auf die Fig. 5A und 5B wird das Schieberegister 34 bevorzugterweise als ein integrierter Schaltkreis gestaltet, in dem die verschiedenen amorphen Transistoren auf einem gemein­ samen Träger erzeugt werden, wobei die Transistoren durch die die Signale übertragenden Metallisierungsleitungen untereinander verbunden oder gekoppelt werden. Das Register 34 enthält "n" zweistufige Registerzellen 60-1 bis 60-n und einen Taktgenerator 62. Die Anzahl "n" von Zellen ist wählbar in Abhängigkeit vom besonderen Zweck oder der besonderen Anwendung. Im typischen Fall hat ein Register acht, sechzehn oder zweiunddreißig Zellen zur Speicherung einer gleichen Anzahl von Bits. Die erste Regi­ sterzelle 60-1 ist eine Eingaberegisterzelle, in die die seriel­ len Daten geschrieben werden, und die letzte Registerzelle 60-n ist eine Ausgaberegisterzelle, aus der die seriellen Daten gele­ sen werden können. Der Taktgenerator 62 stellt allen Register­ zellen 60 gleichzeitig Datenverschiebungs- oder Zeitsteuerungs­ signale bereit.

Der Taktgenerator 62 empfängt ein TAKT-EIN-Signal auf der Lei­ tung 46 und erzeugt als Antwort darauf ein TAKT-A-Signal und ein TAKT-B-Signal. Wie unten ausführlicher beschrieben wird, werden TAKT-A-Signale verwendet, um Daten in die und zwischen den Zel­ len zu verschieben, und TAKT-B-Signale werden verwendet, um Da­ ten zwischen Stufen der Zellen zu verschieben. Der Generator 62 enthält vier Transistoren T11, T12, T13 und T14, die Schalter bilden, die zwischen den Spannungsleitungen 54 und 56 parallel­ geschaltet sind. Die Transistoren T11 bis T14 sind leitend, wenn die Gatespannungen positiv oder auf dem H-Pegel sind, und nicht­ leitend, wenn die Gatespannungen negativ oder auf dem L-Pegel sind. Vier Transistoren T7 bis T10 sind jeweils mit den Transi­ storen T11 bis T14 in Serie geschaltet und zwischen den Span­ nungsleitungen 54 und 56 miteinander parallelgeschaltet. Die Gates und Drains der Transistoren T7 bis T10 sind miteinander verbunden, um dadurch als Lastelemente zur Begrenzung des Stromflusses durch die Transistorschalter zu wirken. Mit einer sol­ chen Konfiguration wirken die Schalter T11 bis T14 als Inverter, die mit vorbestimmten Schaltungsverzögerungen arbeiten. Wenn beispielsweise das Gate von T11 auf dem H-Pegel ist, leitet T11, so daß dessen Quelle und die Leitung 64 mit einem vernachlässig­ baren Spannungsabfall durch T11 auf -Vss gezogen werden. Das Si­ gnal auf der Leitung 64 wird nach einer kurzen Schaltungsverzö­ gerung bezüglich des Gate-Signals invertiert.

Eine Leitung 64 verbindet den Drain von T11, die Source von T7, das Gate von T12 und das Gate von AS1 untereinander und über­ trägt zwischen diesen ein TAKT-A-Signal. Die Leitung 64 über­ trägt das TAKT-A-Signal außerdem zu entsprechenden AS5 von allen anderen Registerzellen. Der Schaltvorgang von T11 bewirkt, daß TAKT-A am Ende einer vorbestimmten Schaltungsverzögerungszeit nach der Änderung des TAKT-EIN-Signals invertiert wird. In bezug auf die Zeitsignale in Fig. 4 wird das TAKT-A-Signal folgender­ maßen erzeugt. Wenn TAKT-EIN kurz vor dem Zeitpunkt t0 auf dem H-Pegel ist, ist T11 leitend oder eingeschaltet, und die Leitung 64 wird mit dem L-Pegel-Signal (invertiert bezüglich des H-Pe­ gel-Eingangs des Gates auf Leitung 56) gekoppelt. Wenn TAKT-EIN zum Zeitpunkt t0 auf den L-Pegel geht, wird der Schalter T11 nichtleitend und trennt dabei die Leitung 64 von der Leitung 56, wodurch bewirkt wird, daß die Leitung 64 nach einer kurzen Schaltungsverzögerung zum Zeitpunkt t1 auf den H-Pegel geht. Wenn TAKT-EIN bei t2 positiv wird, geht TAKT-A anschließend bei t3 auf den L-Pegel.

Das positiv werdende Signal von TAKT-A wird bei t1 zum Gate des Schalters T12 geführt, wodurch T12 von einem nichtleitenden Sta­ tus zu einem leitenden Status geschaltet wird und bewirkt wird, daß die Spannung auf der Leitung 66 negativ wird. Die Leitung 66 ist zwischen den Drain von T12, die Source von T8 und das Gate von T13 geschaltet. Wenn die Leitung 66 negativ wird, wird der Schalter T13 nichtleitend, wodurch bewirkt wird, daß die Span­ nung auf der Leitung 68 positiv wird. Die Leitung 68 ist zwi­ schen den Drain von T13, die Source von T9 und das Gate von T14 geschaltet. Wenn die Leitung 68 positiv wird, wird der Schalter T14 ausgeschaltet, wodurch bewirkt wird, daß die Spannung auf der Leitung 70 negativ wird. Die Spannung auf der Leitung 70 ist das TAKT-B-Signal, das zu den Gates von AS2 und entsprechenden AS5 in jeder der Registerzellen übertragen wird. Die Schaltvor­ gänge der Schalter T12 bis T14 führen drei kurze Schaltungsver­ zögerungen ein, bevor sich TAKT-B in bezug auf TAKT-A ändert. Das Umschalten von TAKT-B erfolgt vier Schaltungsverzögerungen nach der Änderung von TAKT-EIN. Die Schaltungsverzögerungen sind kurz genug, daß sie innerhalb einer Hälfte eines Taktintervalls stattfinden können, so daß TAKT-B zum Zeitpunkt t4 fällt und bevor TAKT-EIN zum Zeitpunkt t2 steigt. Wenn TAKT-EIN bei t2 steigt, ist die Betätigung der Transistorschalter bezüglich des gerade beschriebenen Vorgangs umgekehrt. Folglich wird der Schalter T1 als Antwort auf das bei t2 positiv werdende TAKT-EIN eingeschaltet, und TAKT-A wird bei t3 negativ. Dies bewirkt, daß T12 ausgeschaltet wird, T13 eingeschaltet wird und T14 ausge­ schaltet wird, wodurch bewirkt wird, daß TAKT-B zum Zeitpunkt t5 positiv wird. Auf diese Weise sollte deutlich werden, daß TAKT-A TAKT-EIN mit einer Verzögerungszeit umgekehrt folgt und TAKT-B TAKT-A mit drei Verzögerungszeiten umgekehrt folgt, während es TAKT-EIN mit vier Verzögerungszeiten direkt folgt.

Jede der Registerzellen 60 ist ähnlich aufgebaut, so daß nur eine (60-1) in bezug auf ihre eigene Struktur und Funktionsweise und auf ihren Zusammenhang mit der nächsten Zelle (Registerzelle 60-2) ausführlich beschrieben werden muß. Die Registerzelle 60-1 enthält zwei Stufen 61 und 63, die jeweils unter der Steuerung von TAKT-A- und TAKT-B-Signalen arbeiten. Die Stufe 61 ist die erste Stufe oder Eingangsstufe der Zelle 60-1 und umfaßt AS1, FGT1, T1, T2 und T3. Der Drain und die Source des Schalters AS1 sind mit der Dateneingabeleitung 38 und mit dem Gate von FGT1 verbunden. Wenn das Gate von AS1 positiv wird, wird AS1 leitend, und das zum Steuer-Gate von FGT1 geführte Spannungssignal folgt dem Dateneingabesignal und wird in Übereinstimmung zu diesem positiv oder negativ. Wenn AS1 anschließend ausgeschaltet wird, hält das isolierte Gate von FGT1 eine Ladung, die bezüglich der Source und des Drain gemäß dem Pegel des DATENEINGABE-Signals zu dem Zeitpunkt, zu dem AS1 ausgeschaltet wird, entweder positiv oder negativ ist. Der hohe spezifische Widerstand des Isolators von FGT1 verhindert einen internen Ableitstrom innerhalb des FGT. Wenn AS1 nichtleitend (ausgeschaltet) ist, hat er ebenfalls einen hohen spezifischen Widerstand und isoliert das Steuer-Gate von FGT1, so daß es keine externe Ableitung der gespeicherten Ladung durch die Schaltungen außerhalb des FGT gibt.

Die Source von FGT1 ist mit einer Masseleitung 72 gekoppelt, während der Drain von FGT1 durch die Leitung 74 mit der Source des Transistors T1 und mit dem Gate des Transistors T2 gekoppelt ist. Die Masseleitung 72 stellt einen zentralen Bezugspunkt be­ reit. Das Gate und der Drain des Transistors T1 sind gemeinsam mit der Spannungsversorgungsleitung 54 verbunden und empfangen die Spannung +Vdd. Der Transistor T1 ist folglich als ein Last­ element zur Begrenzung des Stromflusses durch den Drain, den Kanal und die Source von FGT1 konfiguriert. Wenn FGT1 leitend ist, wird die Leitung 74 auf Masse gezogen, sie wird jedoch auf +Vdd gezogen, wenn FGT1 nichtleitend ist. Der Transistor T2 ist als ein Source-Folger zum Verschieben der Spannungspegel zwi­ schen den Leitungen 74 und 76 angeschlossen. Der Drain des Tran­ sistors T2 ist mit der Leitung 54 verbunden und liegt bei +Vdd, während seine Source durch die Leitung 76 mit dem Drain von AS2 und mit dem Drain und dem Gate des Transistors T3 verbunden ist. Die Source von T3 ist mit der Leitung 56 verbunden und liegt bei -Vss. T3 ist folglich als ein Lastelement mit der Source von T2 verbunden. Die Spannung auf der Leitung 74 liegt um einen ver­ hältnismäßig konstanten Betrag über der Spannung auf der Leitung 76, wodurch eine Spannungspegelverschiebung erzeugt wird, die es gestattet, daß die an AS2 angelegte Spannung je nachdem, ob FGT1 ein- oder ausgeschaltet ist, entweder positiv oder negativ ist. Falls FGT1 ausgeschaltet ist, ist die an AS2 anliegende Spannung positiv, und falls FGT1 eingeschaltet ist, ist die an AS2 anlie­ gende Spannung negativ.

Die Stufe 63 ist die zweite oder Ausgangsstufe der Zelle 60-1 und umfaßt AS2, FGT2, T4, T5 und T6, die identisch mit AS1, FGT1, T1, T2 und T3 sind, wobei die Leitung 76 die Dateneingabe­ leitung in die Stufe bildet und wobei AS2 durch das TAKT-B-Signal auf der Leitung 70 gesteuert wird. Die Leitung 80 bildet die Datenausgabeleitung aus der Stufe 63 und der Registerzelle 1. Die Leitung 80 ist außerdem die Dateneingabeleitung für die nächste Registerzelle 60-2, und das von der Leitung 80 übertra­ gene Signal wird als ein DATENAUSGABE/-EINGABE-Signal bezeich­ net.

Es wird nun die weitere Funktionsweise der Registerzelle 1 mit Bezug auf Fig. 4 erläutert, indem ein Beispiel einer Verschie­ bung von zwei Datenbits in das Register verwendet wird, wobei das erste Bit eine durch ein negatives DATENEINGABE-Signal defi­ nierte "0" ist und das zweite Bit eine durch ein positives DA­ TENEINGABE-Signal definierte "1" ist. Für eine solche Eingabe wird das DATENEINGABE-Signal durch den Anschluß 36 für ein er­ stes Taktintervall CP1 negativ und für ein zweites Taktintervall CR2 positiv angesteuert, so daß das Datensignal stabil ist, wenn das TAKT-EIN-Signal während jedes Intervalls positiv wird. Jedes Taktintervall hat eine Dauer von einer Millsekunde und definiert einen Schreibzyklus, in dem Daten geschrieben und verschoben werden.

Als Antwort auf das zum Zeitpunkt t0 negativ werdende TAKT-EIN- Signal invertiert der Transistor T11 das Signal und steuert TAKT-A zum Zeitpunkt t1 positiv an (wie durch den Pfeil 100 an­ gezeigt wird). Als Antwort auf das zum Zeitpunkt t1 positiv wer­ dende TAKT-A wird der Schalter AS1 leitend (Pfeil 101), wodurch bewirkt wird, daß das erste Bit in die erste Stufe 61 der Zelle 60-1 eingegeben wird, so daß die Ausgabeleitung 76 dieser Stufe bei t2 ein Spannungssignal, das ein solches Bit anzeigt, erzeugt (wie durch den Pfeil 102 angezeigt wird). Während eines solchen Vorgangs empfängt das Steuer-Gate von FGT1 ein das "0"-Bit dar­ stellendes negatives DATENEINGABE-Signal, das bewirkt, daß FGT1 nichtleitend wird, und die Leitung 74 wird auf den H-Pegel gezo­ gen, wäs zur Folge hat, daß die Leitung 76 zum Zeitpunkt t2 po­ sitiv wird. Mit anderen Worten, das DATENEINGABE-Signal wird von der Dateneingabeleitung zur Leitung 76 übertragen und inver­ tiert. Bei t3 geht TAKT-EIN auf den H-Pegel, wodurch bewirkt wird (Pfeil 103), daß TAKT-A bei t4 auf den L-Pegel geht, wodurch AS1 geöffnet und das Steuer-Gate von FGT1 vom DATENEINGA­ BE-Signal entkoppelt oder getrennt wird. Das "0"-Datenbit wird folglich für den Rest des Intervalls CP1 iri FGT1 geschrieben oder gespeichert, und das Signal auf der Leitung 76 stellt das Ausgangssignal von der Stufe 61, die auf dem H-Pegel ist und das "0"-Bit darstellt, bereit.

An dieser Stelle kann eine nähere Erläuterung der Theorie der Funktionsweise von amorphen A-Si-FGTs für ein besseres Verständ­ nis der Erfindung sorgen. Wie zuvor oben mit Bezug auf Fig. 2 angezeigt wurde, hat FGT 30 drei Kondensatoren, die durch die kapazitive Kopplung zwischen dem Steuer-Gate 31 und dem isolier­ ten Gate 32, zwischen der Source 14 und dem isolierten Gate 32 und zwischen dem Drain 16 und dem isolierten Gate 32 gebildet werden. Das isolierte Gate ist Bestandteil von allen drei Kon­ densatoren. Der Feldeffekt aufgrund der Spannung zwischen dem isolierten Gate 32 und der Source 14 bestimmt, ob der Kanal 24 leitend ist oder nicht. Die beiden Kondensatoren (Steuer-Gate/­ isoliertes Gate und isoliertes Gate/Source) sind in Serie ge­ schaltet und wirken als Spannungsteiler. Da sich das isolierte Gate näher am Steuer-Gate als an der Source befindet, besteht eine größere Kapazität und folglich ein geringerer Spannungsab­ fall über dem Kondensator Steuer-Gate/isoliertes Gate. Zum Auf­ bau der zwischen dem isolierten Gate und der Source benötigten Spannung zur Steuerung der Leitfähigkeit ist es folglich notwen­ dig, eine relativ hohe Spannung (+/-30 Volt) anzulegen, da der Spannungsabfall, der zwischen dem Steuer-Gate und dem isolierten Gate stattfindet, verlorengeht oder zur direkten Steuerung der Leitfähigkeit nicht verfügbar ist. Das zum Steuer-Gate 31 ge­ führte Datensignal bewirkt das Fließen von Strom und das Aufla­ den der Kondensatoren. Die Kondensatoren bleiben aufgeladen, wenn sich AS1 aufgrund des hohen spezifischen Widerstands in alle Richtungen und aufgrund der Tatsache, daß es keinen nieder­ ohmigen Streupfad gibt, öffnet. Im Gegensatz zu Transistoren mit isoliertem Gate, die aus kristallinem Halbleitermaterial gebil­ det werden, operieren die in der Erfindung verwendeten A-Si-FGTs unter Verwendung eines kapazitiven Ladungstransports und verwen­ den keine Durchbruchsspannungen und Lawinenentladungen des das isolierte Gate umgebenden Isolators.

Wenn AS1 auf diese Weise bei t4 au geschaltet wird, ist AS2 aus­ geschaltet. Als Antwort auf das bei t4 auf den L-Pegel gehende TAKT-A geht. TAKT-B anschließend bei t5 auf den H-Pegel (Pfeil 104), und ein solches Signal schaltet AS2 ein (Pfeil 105), wo­ durch das erste Bit von der Eingangsstufe 61 in die Ausgangsstu­ fe 63 der Zelle 60-1 übertragen wird (Pfeil 106). Während der Übertragung steuert das, positive Signal auf der Leitung 76 das Steuer-Gate von FGT2 positiv an, wobei FGT2 eingeschaltet wird, wodurch die Leitung 78 auf den L-Pegel gesetzt wird und die Lei­ tung 80 negativ ansteuert. Dieses negative Signal stellt das "0"-Bit am Ausgang der Stufe 63 und der Zelle 60-1 dar.

Zu Beginn des Intervalls CP2 geht TAKT-EIN bei t6 auf den L-Pe­ gel, wodurch (Pfeil 107) TAKT-A bei t7 auf den H-Pegelgesetzt wird. Es sei daran erinnert, daß die TAKT-A- und TAKT-B-Signale zu jeder der Zellen des Registers übertragen werden, so daß das TAKT-A-Signal AS3 in der Zelle 60-2 einschaltet, wie durch den Pfeil 108 angezeigt wird. AS3 koppelt PGT3 mit dem Dateneingabe­ signal von der Leitung 80, das invertiert und dessen Pegel durch T22 und T23 umgesetzt wird, um die Leitung 84 bei t9 auf den H- Pegel zu setzen. Ein solches H-Pegel-Signal stellt das erste Bit "0" dar, wie es am Ausgang der Stufe 77 und am Eingang zur Stufe 79 auftritt. Dieses erste Bit wird anschließend auf dieselbe Weise wie bei der Stufe 63 verschoben und durch die Stufe 79 und durch die restlichen Zellen des Registers 34 übertragen. Am Ende der "n" Taktintervalle wird das erste Bit von der Datenausgabe­ leitung 42 des Registers gesendet.

Gleichzeitig mit der Eingabe des ersten Bits in die Zelle 60-2 schließt der positive TAKT-A-Impuls bei t7 außerdem AS1 (Pfeil 110), wodurch das positive DATENEINGABE-Signal mit FGT1 verbun­ den wird, wodurch die Leitung 76 zur Darstellung des zweiten Bits negativ angesteuert wird. Anschließend wird das zweite Bit auf dieselbe Weise wie das erste Bit durch das restliche Regi­ ster geschoben. Es sollte deutlich werden, daß ein Strom von Datenbits auf ähnliche Weise durch das Register geschoben wird.

Sollte die Stromversorgung zu irgendeinem Zeitpunkt ausfallen, bleiben die in den FGTs gespeicherten Datenbits über einen Zeit­ raum von vielen Monaten erhalten, falls der Strom nicht wieder­ eingeschaltet wird. Wird der Strom wiedereingeschaltet, können die Daten im Register 34 einfach wiederhergestellt werden, indem der Taktgeber 44 für "n" Taktintervalle betrieben wird, um die Daten durch den Anschluß 40 aus dem Register zu schieben.

Die Registerzelle 60-2 umfaßt zwei Stufen 77 und 79, die iden­ tisch mit den Stufen 61 und 63 sind. Die Stufe 77 umfaßt AS3, FGT3, T21, T22 und T23, in dem die Ausgangsleitung 84 der Stufe 77 mit dem Eingang (Drain von AS4) der Stufe 79 verbunden wird. Die Stufe 79 umfaßt AS4, FGT4, T24, T25 und T26 und die Aus­ gangsleitung 88. Die restlichen Zellen 60-3 bis 60-n haben den gleichen Aufbau und operieren auf dieselbe Weise wie die Zellen 60-1 und 60-2.

Es sollte deutlich werden, daß für "n" Registerzellen 60 "n" Taktimpulse benötigt werden, um "n" serielle Bits in das Regi­ ster zu schreiben, und weitere "n" Taktimpulse werden benötigt, um diese Bits aus dem Register zu lesen. Als Antwort auf die TAKT-A-Impulse werden die Datenbits auf der Dateneingabeleitung 38 in die erste Stufe der Zelle 60-1 geschrieben, während die Datenbits auf den Datenausgabeleitungen der zweiten Stufen der Zellen 60-1 bis 60-(n-1) in die ersten Stufen der nächsten Zel­ len 60-2 bis 60-n geschrieben werden. Falls der Strom ausge­ schaltet wurde oder ausgefallen war und später wiedereingeschal­ tet wurde, können die im Register gespeicherten "n" Datenbits als Antwort auf "n" Taktimpulse gelesen werden.

Claims (6)

1. Ein elektronisch betriebenes Registersystem, das zum Emp­ fangen von Strom aus einer Stromquelle geeignet ist, wobei das Registersystem folgendes umfaßt:
eine Datenquelle zur Lieferung von Datenbitsignalen;
ein Register (34), das mit der Datenquelle verbunden ist, um Daten von dieser zu empfangen;
eine Datensenke, die mit dem Register (34) verbunden ist, um Daten von diesem zu empfangen;
eine selektiv betriebene Stromversorgung (48), die zum Anschluß an die Stromquelle (50) geeignet ist, um das Register (34) mit Strom zu versorgen, wenn die Stromversorgung (48) eingeschaltet wird;
wobei das Register (34) eine Vielzahl von Zellen (60-1 bis 60-n) enthält, wobei jede der Zellen erste und zweite Stufen (61, 77; 63, 79) umfaßt, wobei jede Stufe folgendes aufweist:
einen amorphen Dünnschichttransistor mit isoliertem Gate (FGT1 bis FGT4), der ein Steuer-Gate (31), einen Draft (26), eine Source (14), einen Kanal (24), der sich zwischen dem Drain (16) und der Source (14) erstreckt, einen Isolator (22) zwischen dem Steuer-Gate (31) und dem Kanal (24) und ein in den Isolator (22) eingebettetes isoliertes Gate umfaßt, wobei der Kanal (24) leitend ist, wenn ein Spannungssignal mit einer ersten Polarität zwischen dem Steuer-Gate (31) und der Source (14) angelegt wird, und nichtleitend ist, wenn ein Spannungssignal mit einer zur ersten Polarität entgegengesetzten Polarität zwischen dem Steuer-Gate (31) und der Source (14) angelegt wird,
eine Dateneingabeleitung (38),
eine Datenausgabeleitung (42),
einen Analogschalter (AS1, AS2, AS3, AS4) mit einen amorphen Dünnschichttransistor, welcher ein Gate zum Drain und Ausschalten des Analogschalters AS1, AS2, AS3, AS4), als Antwort auf zugeführte Schaltsignale und einen und eine Source, die zwischen die Dateneingabeleitung und das Steuer-Gate des Dünnfilmtransistors mit isoliertem Gate (FGT1 bis FGT4) geschaltet sind, um ein Datenbitsignal auf der Dateneingabeleitung mit dem Steuer-Gate zu verbinden, wenn der Analogschalter (AS1, AS2, AS3, AS4) eingeschaltet wird, um dadurch das isolierte Gate zur Darstellung eines solchen Datenbits kapazitiv zu laden, umfaßt,
wobei die Datenausgabeleitung der ersten Stufe (61, 77) von jeder Zelle mit der Dateneingabeleitung ihrer zweiten Stufe (63, 79) verbunden ist;
einen Schaltimpulsgenerator (62), der mit dem Analogschalter (AS1, AS2, AS3, AS4) jeder Zelle (60-1 bis 60-n) verbunden ist, um einen ersten Schaltimpuls zum Analogschalter (AS1, AS3) von allen ersten Stufen (61, 77) zu liefern, um Datenbits in die ersten Stufen (61, 77) zu schreiben, und um einen zweiten Schaltimpuls zum Analogschalter (AS2, AS4) von allen zweiten Stufen (63, 79) zu liefern, um die Datenbits in jeder der ersten Stufen (61, 77) in jede der zweiten Stufen (63, 79)zu übertragen; und
wobei die Dünnschichttransistoren mit isoliertem Gate (FGT1 bis FGT4) der Zellen (60-1 bis 60-n) betrieben werden können, um Datenbits nichtflüchtig zu speichern, wenn die Stromversorgung (48) die Stromlieferung an das Register (34) einstellt.

2. Registersystem gemäß Anspruch 1, wobei die Zellen (60-1 bis 60-n) in Serie geschaltet sind, wobei jede Datenausgabeleitung aus der zweiten Stufe (63, 79) einer vorhergehenden Zelle mit der Dateneingabeleitung der ersten Stufe (61, 77) der nächsten Zelle (60-1 bis 60-n) verbunden ist, wobei der erste Zeitsteuerungsimpuls Datenbits zwischen den Zellen (60-1 bis 60-n) verschiebt.

3. Registersystem gemäß Anspruch 2, folgendes umfassend:
einen Taktgeber (44) zum Erzeugen einer Folge von Taktimpulsen;
wobei die Datenquelle betrieben werden kann, um eine Folge von Datenbitsignalen synchron zu den Taktimpulsen zu lie­ fern; und
wobei ein Schaltimpulsgenerator (62) betrieben werden kann, um die ersten und zweiten Schaltsignale synchron zu den Datenbitsignalen zu erzeugen, wobei das Register (34) als ein Schieberegister für serielle Eingabe und serielle Ausgabe betrieben wird.

4. Registersystem nach Anspruch 2, folgendes umfassend:
erste und zweite Spannungsversorgungsleitungen (54, 56), die zur Bereitstellung von ersten und zweiten Spannungen (+Vdd, -Vss) mit entgegengesetzter Polarität mit der Stromversorgung (48) verbunden sind;
wobei jede Stufe (61, 63, 77, 79) desweiteren folgendes aufweist:
ein erstes Lastelement (T1, T4, T21, T24), das zwischen die erste Spannungsversorgungsleitung (54) und den Drain des Dünnfilmtransistors mit isoliertem Gate (FGT1 bis FGT4) in einer solchen Stufe geschaltet ist, um den Strom im Dünnfilmtransistor mit isoliertem Gate (FGT1 bis FGT4) zu begrenzen, wenn ein solcher Dünnfilmtransistor mit isoliertem Gate (FGT1 bis FGT4) leitend ist,
einen Source-Folger mit einem Gate, das mit dem Drain des Dünnfilmtransistors mit isoliertem Gate (FGT1 bis FGT4) verbunden ist, einem Drain, der mit der ersten Spannungsversorgungsleitung (54) verbunden ist, und einer Source, die mit der Datenausgabeleitung verbunden ist, und
ein zweites Lastelement (T3, T6, T23, T26), das zur Begrenzung des Stroms durch den Source-Folger (T2, T5, T22, T25) zwischen die Source des Source-Folgers (T2, T5, T22, T25) und die zweite Spannungsversorgungsleitung (56) geschaltet ist; und
wobei der Source-Folger (T2, T5, T22, T25) betrieben werden kann, um ein Datensignal auf der Datenausgabeleitung zu erzeugen, dessen Polarität der Polarität eines Datenbitsignals auf der Dateneingabeleitung der Stufe (61, 63, 77, 79) entgegengesetzt ist.

5. Registersystem nach einem der Ansprüche 1 bis 4, bei dem die Dünnschichttransistoren einen N-Kanal aufweisen.

6. Registersystem nach einem der Ansprüche 1 bis 5, wobei:
das Register (34) "n" Zellen (60-1 bis 60-n) aufweist; und
wobei der Taktgeber (44) "n" Taktimpulse zum Schreiben oder Lesen von "n" Datenbits in das Register (34) erzeugt.