DE19526007C2

DE19526007C2 - Horizontal partitionierter Befehls-Cache-Speicher

Info

Publication number: DE19526007C2
Application number: DE19526007A
Authority: DE
Inventors: Rajendra Kumar; Paul Gene Emerson
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1994-08-31
Filing date: 1995-07-17
Publication date: 1998-08-20
Anticipated expiration: 2015-07-18
Also published as: DE19526007A1; JPH08328958A; US5737750A; GB9513272D0; GB2292822A

Description

Die vorliegende Erfindung bezieht sich auf einen Befehls- Cache-Speicher, der in zwei oder mehr Abschnitte logisch horizontal partitioniert ist.

Die meisten Mikroprozessoren haben Befehls-Cache-Speicher auf dem Chip, um einen schnelleren Zugriff auf die Daten, die im Speicher enthalten sind, zu ermöglichen. Typischer weise sind diese Cache-Speicher aufgrund ihrer Platzanfor derungen und ebenfalls aufgrund der Zykluszeitbeschränkungen relativ klein. Folglich ist es wichtig, daß diese Cache- Speicher effizient und effektiv verwendet werden; ansonsten leidet das Verhalten des Mikroprozessors.

Neben dem Verarbeitungssystem weist ein moderner Mikropro zessor typischerweise einen Daten-Cache-Speicher und einen Befehls-Cache-Speicher auf. Der Daten-Cache-Speicher spei chert Daten, von denen es wahrscheinlich ist, daß sie durch das Verarbeitungssystem (zum Beispiel Funktionaleinheiten oder eine zentrale Verarbeitungseinheit) als nächstes benö tigt werden. Der Befehls-Cache-Speicher speichert Befehle, die vor ihrer wahrscheinlichen Ausführung geholt wurden. Befehls-Cache-Speicher werden verwendet, um zwei unter schiedliche Typen von Befehlen, nämlich sequentielle Befehle und Verzweigungszielbefehle, zu speichern. Sequentielle Be fehle bilden den Hauptteil der Befehle bei den meisten Pro grammen. Verzweigungszielbefehle treten ebenfalls bei den meisten Programmen zum Beispiel aufgrund des Vorhandenseins von Schleifen innerhalb der Programme auf.

Bekannte Techniken zur Ausführung von Befehls-Cache-Spei chern weisen normalerweise zwei getrennte und unterschied liche Cache-Speicher auf, einen Befehls-Cache-Speicher, der die sequentiellen Befehle speichert, und einen weiteren Be fehls-Cache-Speicher, der die Verzweigungszielbefehle spei chert. Dieser herkömmliche Ansatz ist jedoch teuer in der Ausführung, weil zusätzliche Chipfläche sowie zusätzliche Busse zwischen den zwei Cache-Speichern erforderlich sind. Ferner kann dieser Ansatz auch zusätzliche Verzögerungen einführen. Ein weiterer bekannter Ansatz plaziert sowohl die sequentiellen als auch die Verzweigungszielbefehle in dem selben Befehls-Cache-Speicher. Dieser herkömmliche Ansatz hat ein erhebliches Verunreinigungsproblem derart, daß eine Befehlsart den anderen Typ ersetzen kann, wodurch möglicher weise erhebliche Verzögerungen eingeführt werden.

Die WO 93/09497 betrifft ein Cache-Speichersystem, das einen Cache-Speicher umfaßt, der in vier direkt abgebildete Cache-Speicherseiten partitioniert ist. Eine Partitionie rungsschaltung ist vorgesehen, die die Partitionierung des Cache-Speichers in die vier seiten bewirkt. Während einer Schreiboperation wirken die erste und die zweite Speicher region (die die vier Cache-Seiten umfassen), als getrennte Cache-Speicher. Während eines Lesezyklusses wird ein einzel ner Leseadreßewert an alle Cache-Speicherpartitionierungen angelegt und der Zieldatenwert wird dann aus den Werten aus gewählt, die durch die verschiedenen Partitionierungen be reitgestellt werden. Jeder Cache-Speicherseite ist ein Adreß-Array zugeordnet, das eine Übersetzung der absoluten Adresse, mit der die die Daten im Hauptspeicher gespeichert sind, in eine lokale Adresse in dem Cache-Speicher durch führt.

Die DE 43 30 751 A1 betrifft ein Cache-Speichersystem, bei dem die Daten, die nur einige wenige Male verwendet werden, nicht durch den Cache-Speicher durchtreten müssen.

Ausgehend von diesem Stand der Technik liegt der vorliegen den Erfindung die Aufgabe zugrunde, einen Cache-Speicher zu schaffen, der fähig ist, zwei Befehlstypen auf eine flexible und effektive Art zu speichern.

Diese Aufgabe wird durch einen Cache-Speicher nach Anspruch 1 gelöst.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend anhand der beiliegenden Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein Blockdiagramm einer Befehlseinheit gemäß einem ersten Ausführungsbeispiel der Erfindung;

Fig. 2 ein Blockdiagramm, das das erste Ausführungsbei spiel der Erfindung während einer Schreiboperation darstellt;

Fig. 3 ein Blockdiagramm eines Ausführungsbeispiels einer Adresschaltung gemäß der Erfindung; und

Fig. 4 ein Blockdiagramm, das das erste Ausführungsbei spiel der Erfindung während einer Leseoperation darstellt.

Fig. 1 ist ein Blockdiagramm einer Befehlseinheit 2 gemäß einem ersten Ausführungsbeispiel der Erfindung. Die Gesamt aufgabe der Befehlseinheit 2 (während einer Schreibopera tion) besteht darin, einen Befehl zusammen mit seinem zuge ordneten Tag (Adress-Tag; Tag = Markierung) zu empfangen und den Befehl und den Tag in einem Befehls-Cache-Speicher zu speichern. Bei Hochleistungscomputern würde der Befehl und das Tag typischerweise von einem Hauptspeicher oder einem Cache-Speicher der zweiten Stufe in einer vorgeholten Art erhalten. Die Befehlseinheit 2 führt nachfolgend (während einer Leseoperation) die geeigneten Befehle einer oder meh reren Funktionaleinheiten eines Verarbeitungssystems zu. Die Funktionaleinheiten führen dann die Befehle durch Ausführen verschiedener Operationen aus.

Die Befehlseinheit 2 schließt einen Tag-Puffer 4 und einen Vorhol-Puffer 6 ein. Der Vorhol-Puffer 6 empfängt Befehle von einem Befehlsstrom innerhalb eines Programms, das aus geführt wird (oder kurz davor steht, ausgeführt zu werden) und speichert die Befehle in dem Vorhol-Puffer 6. Die Be fehle können abhängig vom Entwurf des Verarbeitungssystems decodiert oder nicht decodiert sein. Der Tag-Puffer 4 spei chert die Tags, die den Befehlen, die in dem Vorhol-Puffer 6 gespeichert sind, entsprechen. Wie es oben beschrieben wur de, kann der Befehl und das Tag, die durch die Befehlsein heit 2 empfangen werden, von einem Cache-Speicher einer nie drigeren Stufe (zum Beispiel der Stufe Zwei) oder von einem Hauptspeicher kommen.

Die Befehlseinheit 2 schließt ebenfalls einen Cache-Speicher 10 ein. Der Cache-Speicher 10 ist ein einzelner Cache-Spei cher, das heißt, daß er ein einzelnes Speicherarray enthält. Der Cache-Speicher 10 ist horizontal in eine erste Speicher region 12 und in eine zweite Speicherregion 14 partitio niert. Während einer Schreiboperation in den Cache-Speicher 10 würde ein sequentieller Befehl und sein zugeordneter Tag in der ersten Speicherregion 12 über den Vorhol-Puffer 6 bzw. den Tag-Puffer 4 gespeichert. Alternativ würde, wenn der in den Cache-Speicher 10 zu schreibende Befehl ein Ver zweigungszielbefehl ist, der Befehl und sein zugeordneter Tag dann von dem Vorhol-Puffer 6 bzw. dem Tag-Puffer 4 in der zweiten Speicherregion 14 des Cache-Speichers 10 ge speichert werden.

Die Partitionierung des Cache-Speichers 10 wird durch wirk sames Anordnen eines Teilers innerhalb des Befehls-Cache- Speichers 10 erreicht, um eine Teilungslinie 16 der Parti tionierung zu bezeichnen. Die Teilungslinie ist jedoch nicht physikalisch vorhanden, wie es nachfolgend erklärt wird, sondern wird durch Adressierungsschemata erreicht.

Während einer Leseoperation wird ein Befehl entweder aus der ersten Speicherregion 12 oder aus der zweiten Speicherregion 14 gelesen, unabhängig von der Partitionierung bei der Tei lungslinie 16. Das heißt, welcher Befehl innerhalb des Cache-Speichers 10 auch immer ein Tag aufweist, das mit dem Tag übereinstimmt, das dem zu lesenden Befehl zugeordnet ist, wird an einen Befehlspuffer 18 zugeführt. Danach führt der Befehlspuffer 18 den Befehl der entsprechenden Funk tionaleinheit des Verarbeitungssystems zu.

Fig. 2 ist ein Blockdiagramm das das erste Ausführungsbei spiel der Erfindung während einer Schreiboperation dar stellt. Im allgemeinen sind während einer Schreiboperation die Tag-Daten 20 und die Befehls-Daten 22 (die über die Puf fer 4 und 6 bereitgestellt sind) auf Schreibbitleitungen (WBL) 24 angeordnet. Der Cache-Speicher 10 verwendet während der Schreiboperation ebenfalls Schreibwortleitungen (WWL) 26. Eine Speicherzelle ist an jedem Schnittpunkt einer WBL und einer WWL innerhalb des Cache-Speichers 10 vorhanden. Ein Decodierer 28 empfängt eine Adresse 30, die eine von mehreren Schreibwortleitungen (WWL) 26 auswählt. Die ausge wählte WWL wird dann aktiviert, um die Tag-Daten 20 und die Befehls-Daten 22 in dem Cache-Speicher 10 bei der Speicher zelle, die der ausgewählten WWL zugeordnet ist, zu spei chern.

Um die Erfindung auszuführen, ist die Teilungslinie 16 wirk sam, um den Cache-Speicher 10 in die erste Speicherregion 12 und in die zweite Speicherregion 14 zu partitionieren. Dem entsprechend ist der Decoder 28 derart wirksam, daß er eine der Schreibwortleitungen WWL1-WWLn als die ausgewählte WWL auswählt, wenn der in den Cache-Speicher 10 zu schreibende Befehl ein sequentieller Befehl ist. Dies bewirkt, daß der sequentielle Befehl in der ersten Speicherregion 12 des Cache-Speichers 10 gespeichert wird. Der Decoder 28 wird an dererseits wirksam sein, um eine der Schreibwortleitungen WWLn + 1 bis WWLn + m als ausgewählte WWL auszuwählen, wenn der in das Cache-Speicher 10 zu schreibende Befehl ein Verzwei gungszielbefehl ist.

Bei diesem Ausführungsbeispiel wird die Adresse 30, die dem Decodierer 28 zugeführt wird, auf eine neuartige Art gesteu ert, so daß der Decodierer 28 die geeignete Schreibwortlei tung (WWL) 26 auf der Grundlage des Befehlstyps, der in dem Cache-Speicher 10 zu speichern ist, auswählt.

Fig. 3 ist ein Blockdiagramm eines Ausführungsbeispiels einer Adresschaltung 32 gemäß der Erfindung. Die Adresschal tung 32 schließt eine sequentielle Adresserzeugungsschaltung 34 ein, die eine sequentielle Adresse erzeugt, und eine Zieladresserzeugungsschaltung 36 ein, die eine Zieladresse erzeugt. Beide Adresserzeugungsschaltungen 34, 36 empfangen eine Basisnummer von einem programmierbaren Basisregister 38, eine Cache-Speicher-Größe von einem Cache-Speicher- Größenregister 40, und ein Rücksetzsignal 42. Der Basiswert, der in dem programmierbaren Basisregister 38 gespeichert ist, ist ein Wert, der anzeigt, wo der Cache-Speicher 10 zu partitionieren ist. Wenn der Cache-Speicher 10 in mehr als zwei Regionen zu partitionieren ist, wird das programmier bare Basisregister unterschiedliche Werte enthalten, die an zeigen, wo die Partitionierungen auftreten. Der (die) Basis wert(e) können in dem programmierbaren Basisregister 38 beim Einschalten oder alternativ durch Softwaretechniken gespei chert sein. Der Vorteil der Softwaretechniken besteht darin, daß das programmierbare Basisregister 38 dynamisch verändert werden kann. Beispielsweise könnte das programmierbare Ba sisregister 38 adressierbar sein, und ein spezieller Lade befehl könnte ausgeführt werden, um einen Basiswert in das programmierbare Basisregister 38 zu schreiben.

Die Adresschaltung 32 schließt ebenfalls einen Auswähler 44 ein, der auf der Grundlage eines Auswahlsignals 46 die se quentielle Adresse oder die Zieladresse aussucht. Das Aus wahlsignal 46 kann durch Hardware (nicht dargestellt) in der Befehlseinheit 2 bereitgestellt sein, die ohne weiteres be stimmen kann, ob der vorgeholte Befehl zum Beispiel ein se quentieller Befehl oder ein Verzweigungszielbefehl ist. Beim Vorholen eines Befehls weiß die Befehlseinheit 2 zum Bei spiel, ob sie einen sequentiellen Befehl oder einen Verzwei gungszielbefehl holt, da eine Art von Vorhersageschema ty pischerweise verwendet wird, um zu entscheiden, ob eine Ver zweigung wahrscheinlich durchgeführt wird oder nicht. Wäh rend des Vorholens eines Befehls kann daher ein Ziel/Sequen tiell-Bit gesetzt werden und danach verwendet werden, um das Auswahlsignal 46 zu erzeugen.

Tatsächlich entspricht der Basiswert, der in dem program mierbaren Basisregister 38 gespeichert ist, dem Wert n, der in Fig. 2 gezeigt ist, und die Cache-Speicher-Größe, die in dem Cache-Speicher-Größenregister 40 gehalten ist, ent spricht dem Wert n + m, der in Fig. 2 gezeigt ist. Bei dem oben beschriebenen Ausführungsbeispiel, bei dem der Cache- Speicher 10 lediglich in zwei Regionen partitioniert ist, würde die Schreibwortleitung WWLn + m die letzte Wortleitung für die zweite Speicherregion 14 anzeigen. Der Wert, der in dem programmierbaren Basisregister 38 gespeichert ist, würde den Wert n anzeigen, was die letzte Schreibwortleitung (WWLn) in der ersten Speicherregion 12 ist.

Die Adresserzeugungsschaltungen 34 und 36 können durch di gitale Zähler ausgeführt sein. Ferner können die Techniken, die verwendet werden, um die bestimmte Schreibwortleitung zu bestimmen, die innerhalb der Region, die die zu schreibenden Daten speichert, aktiviert werden soll, durch zahlreiche be kannte Algorithmen bestimmt werden. Ein bekannter Algorith mus ist ein zufälliger Ersetzungsalgorithmus. Bei der Ver wendung der zufälligen Ersetzung würde die Adresserzeugungs schaltungen 34 und 36 einfach zufällig eine Adresse inner halb der fraglichen Region erzeugen. Ein weiterer bekannter Algorithmus würde darin bestehen, die Region innerhalb des Cache-Speichers zu durchsuchen, bis eine verfügbare Schreib wortleitung gefunden ist. Die erste Schreibwortleitung, von der bestimmt wurde, daß sie verfügbar ist, würde dann ver wendet, um die zu schreibenden Daten zu speichern. Mittels dieses Ansatzes wird die Verfügbarkeit einer bestimmten Schreibwortleitung typischerweise durch ein Extra-Bit ange zeigt, das jedem in dem Cache-Speicher gespeicherten Wort zugeordnet ist. Dieses Extra-Bit wird bevorzugterweise in einem Hintergrundmodus des Verarbeitungssystems gesetzt oder zurückgesetzt. In diesem Fall könnte das Verarbeitungssystem jede Region innerhalb des Cache-Speichers durchsuchen, bis es eine Schreibwortleitung findet, die verfügbar ist, und dann die zu speichernden Daten als nächstes an diesem Ort speichern. Wenn keine verfügbare Schreibwortleitung inner halb einer vorbestimmten Zeitdauer gefunden wird, dann könn te eine Schreibwortleitung willkürlich ausgewählt werden.

Fig. 4 ist ein Blockdiagramm eines Cache-Speichers während einer Leseoperation. Der Cache-Speicher 10 schließt Lesebit leitungen (RBL) 48 und 49, Übereinstimmungsleitungen 50 und Schreibleitungen 52 ein. Während einer Leseoperation sind die Tag-Daten 54 auf einer bestimmten der Lesebitleitungen (RBL) 48 angeordnet. Die Tag-Daten 54 werden dann mit dem Tag, das an den Speicherzellen, die jeder der Übereinstim mungsleitungen (ML) 50 zugeordnet sind, gespeichert ist, verglichen. Im besten Fall würde eine der Übereinstimmungs leitungen ML 50 beim Finden einer Übereinstimmung zwischen dem gespeicherten Tag und dem zugeführten Tag aktiviert. Die aktivierte Übereinstimmungsleitung wird in einen hohen Zu stand getrieben und im Latch 56 zwischengespeichert. Der Latch 56 treibt dann seinerseits getrennt seine zugeordnete Wortleitung (WL) 52 über einen Puffer 58. Obwohl lediglich ein Latch 56 und ein Puffer 58 in Fig. 4 gezeigt sind, ist es offensichtlich, daß jeder Übereinstimmungsleitung ein Latch 56 und ein Puffer 58 zugeordnet ist. Die bestimmte Wortleitung (WL) 52, die getrieben ist, bewirkt, daß die Daten, die dem Befehl zugeordnet sind, der in den Speicher zellen, die dieser Wortleitung zugeordnet sind, gespeichert ist, auf den Lesebitleitungen 49 angeordnet werden, die den gespeicherten Befehlen zugeordnet sind. Die gespeicherten Befehle werden dadurch dem Befehlspuffer über die Lesebit leitungen 49 zugeführt.

Das Verarbeitungssystem führt Operationen oder Befehle in Übereinstimmung mit einem Zeitverlaufstakt (CLK), der eine Periode P hat, aus. Als ein Beispiel sei die Periode P ge nannt, die derzeitig bei Hochleistungscomputern, wie zum Beispiel Workstations, etwa vier Nanosekunden beträgt. Um solche Geschwindigkeiten zu erreichen, wird das Vergleichen des Daten-Tags 54 mit dem bei den Speicherzellen gespei chertem Tag bevorzugterweise durch Verwendung eines Inhalts adressierbaren Speichers (CAM = Content-Addressable Memory) für die Speicherzellen, die den Tag enthalten, erreicht. Die Speicherzellen, die den Befehl enthalten, sind bevorzugter weise durch Speicher mit wahlfreiem Zugriff (RAM) ausge führt. Während einer ersten Hälfte des Zeitverlaufstaktzy klus erfolgt eine Adressbeurteilung in dem CAM, und die RAM-Speicherung wird vorgeladen. Während der zweiten Hälfte des Zeitverlaufstaktzyklus wird das RAM gelesen, und der CAM wird vorgeladen.

Obwohl sich die oben beschriebenen Ausführungsbeispiele alle auf ein Cache-Speicher beziehen, das in zwei Regionen parti tioniert ist, kann die Erfindung ebenfalls verwendet werden, um das Cache-Speicher in mehr als zwei Partitionierungen zu partitionieren. Ein Cache-Speicher könnte zum Beispiel in drei Regionen partitioniert sein, die eine sequentielle Be fehlsregion, eine Verzweigungszielbefehlregion und eine Op fer-Cache-Speicher-Region einschließen. In diesem Fall kann, wenn Fehlgriffe (Miss) in einem Cache-Speicher der zweiten Ebene auftritt, die Leitung in dem Cache-Speicher der zwei ten Ebene, die ersetzt wird, in dem Opfer-Cache-Speicher ge speichert werden. Hierbei könnten die Schreibbitleitungen verwendet werden, um die Cache-Speicher-Leitung, die ersetzt wird, zurück in den Opfer-Cache-Speicher zu schreiben. Wenn die sequentielle Befehlsregion, die Verzweigungszielbefehl region und eine Opfer-Cache-Speicher-Region alle dieselben Tags (zum Beispiel alle physikalischen oder alle virtuellen Tags) verwenden, dann kann auf die drei Regionen während einer Ein-Zyklus-Leseoperation gleichzeitig Bezug genommen werden. Wenn alle Regionen nicht dieselben Tags verwenden, dann sind zwei Zyklen erforderlich. Im ersten Zyklus kann das virtuelle Tag verglichen werden, und eine Adressüberset zung wird durchgeführt, um ein physikalisches Tag zu erhal ten. Wenn ein Fehlgriff in dem ersten Zyklus auftritt, dann werden in dem zweiten Zyklus die Region(en), die ein physi kalisches Tag verwenden, auf einen Treffer hin überprüft. Wenn ein Treffer in dem zweiten Zyklus auftritt, dann wird die Cache-Leitung gelesen und möglicherweise in eine andere Region des Cache-Speichers bewegt, um den Ein-Zyklus-Nach teil bei zukünftigen Zugriffen auf dieselbe Cache-Speicher- Leitung zu vermeiden.

Eine dynamische oder adaptive Anwendung der Erfindung wäh rend des Ausführens eines Softwareprogramms ist vorteilhaft, wenn die Software Schleifen innerhalb des Programmcodes ent hält. Ein Compiler würde zum Beispiel Abschnitte in dem Pro grammcode identifizieren, in denen eine Schleife ausgeführt wird, und dann in dem Code einen Befehl anzeigen, der (wenn ausgeführt) die Größe der Region in dem Cache-Speicher, die den Verzweigungszielbefehlen vor solchen Schleifenabschnit ten zugeordnet sind, erhöhen würde. Dann würde, wenn der Programmcode den Schleifenabschnitt verläßt, der Compiler einen weiteren Befehl einfügen, der bewirkt, daß sich die Größe der Verzweigungszielbefehlregion innerhalb des Cache- Speichers erniedrigt. Eine solche Technik würde die Verwen dung des Cache-Speichers in Übereinstimmung mit der Natur des ausgeführten Programms optimieren. Das programmierbare Basisregister 38 könnte verwendet werden, um die Partitio nierungsinformationen dynamisch zu speichern.

Die Erfindung arbeitet sowohl für direkt-abgebildete als auch für vollständig assoziative Cache-Speicher gut. Über dies kann, obwohl die Erfindung oben primär anhand von Be fehls-Cache-Speicher-Ausführungsbeispielen beschrieben wur de, die Erfindung ebenfalls als Daten-Cache-Speicher ausge führt sein, wo es sinnvoll wäre, aus Verhaltensgründen un terschiedliche Datenstücke zu partitionieren. Die Erfindung kann verwendet werden, um einen Cache-Speicher in eine Be fehls-Cache-Speicher-Region und in eine Daten-Cache-Spei cher-Region zu partitionieren.

Claims

1. Cache-Speicher, mit:
einem einzigen Array von Speicherzellen zum Speichern von Daten mit zugeordneter Adresse; und
einer Partitionierungsschaltung, die das Array während einer Schreiboperation in eine erste Speicherregion (12) und in eine zweite Speicherregion (14) partitio niert;
wobei während einer Schreiboperation in das Array die erste und die zweite Speicherregion (12, 14) als ge trennte Cache-Speicher wirksam sind;
wobei während einer Leseoperation das Array als ein einziger Cache-Speicher unabhängig von der ersten und der zweiten Speicherregion (12, 14) wirksam ist;
dadurch gekennzeichnet,
daß die Partitionierungsschaltung aufweist:

1. - ein Basisregister (38), das einen Basiswert enthält, der anzeigt, an welcher Stelle das Array partitio niert ist;
2. - eine Adresserzeugungseinrichtung (34, 44), die den Basiswert und Informationen bezüglich der Art der in dem Array zu speichernden Daten empfängt, und auf der Grundlage des Basiswertes und der Informationen eine Adresse in der ersten Speicherregion (12) oder in der zweiten Speicherregion (14) des Arrays bestimmt, an der die Daten mit ihrer zugeordneten Adresse gespei chert werden.

2. Cache-Speicher nach Anspruch 1, bei dem die Partitio nierungsschaltung das Array dynamisch partitioniert.

3. Cache-Speicher nach Anspruch 2, bei dem die Partitio nierungsschaltung die Partitionierung des Array dyna misch durch einen Programmbefehl, der in einem Compu terprogramm enthalten ist, das durch ein Verarbeitungs system, das den Cache-Speicher einschließt, ausgeführt wird, verändert.