DE19581689B4 - Einrichtung und Verfahren zum Erhöhen der Burst-Rate von EDO-DRAMs in einem Computersystem - Google Patents

Einrichtung und Verfahren zum Erhöhen der Burst-Rate von EDO-DRAMs in einem Computersystem Download PDF

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Abstract

Eine Speichersteuereinrichtung (105) mit einem Daten-Strobe (250), das dem Spaltenadress-Strobe-Signal in einem Computersystem mit EDO-DRAMs (230) nachgeführt wird. Das Daten-Strobe-Signal folgt mit einer vorgegebenen Verzögerung dem Spaltenzugriffs-Strobe-Signal, wodurch jeglicher Versatz in dem Spaltenadress-Strobe-Signal inhärent in dem Daten-Strobe-Signal enthalten ist. Im Ergebnis können die Daten in Abhängigkeit von dem Daten-Strobe-Signal ungefähr in der Mitte des Gültigkeitsfensters latch-gespeichert werden.

Description

  • Die Erfindung betrifft ein Verfahren zum Latch-Speichern von Daten, die von einem Erweiterte-Datenausgabe-DRAM (EDO-DRAM) in eine Datenpfadeinheit ausgegeben werden sowie eine Speichersteuereinrichtung.
  • Bei typischen Computersystemen ist eine Speichersteuereinrichtung mit dem Prozessor gekoppelt, um den Speicherzugriff auf den RAM zu steuern. Konkret gesagt, legt der Prozessor eine Adresse an, und die Speichersteuereinrichtung ist für das Zugreifen auf den RAM und das Steuern des Speicherns der Daten in einem Datenpfad verantwortlich. Die Leistungsfähigkeit vieler Mikroprozessor-Systeme kann verbessert werden, indem die Rate erhöht wird, bei welcher Daten aus ihrem Speicher mit wahlfreiem Zugriff (RAM) gelesen werden können.
  • Aus dem US-Patent Nr. 5,341,488 ist beispielsweise die Ansteuerung eines RAM mit Hilfe von Spalten- und Zeilenadreß-Strobe-Signalen und das Einschreiben bzw. Ausgeben gültiger Daten mit Hilfe von Pufferschaltungen, die von entsprechenden Freigabesignalen getriggert werden, bekannt.
  • Herkömmliche Low-cost-RAM-Bauelemente umfassen dynamische RAM (DRAM), wie beispielsweise Seitenmodus-DRAMs. Um die Speicherzugriffszeit bei Verwendung von Low-cost-Seitenmodus-DRAMs zu verbessern, werden Konstruktionen mit verschachtelten Bänken (bank-interleaved designs) verwendet. Bei bank-verschachtelten Konstruktionen sind mehrere Bänke von Seitenmodus-DRAMs mit der Speichersteuereinrichtung und dem Datenpfad gekoppelt. Ein bank-verschachteltes Bauelement mit zwei Bänken erreicht die doppelte Burst-Rate eines Bauelements mit einer einzelnen Bank. Wenn beispielsweise die Burst-Rate vier Taktzyklen für jeweils die erste Bank und die zweite Bank einzeln beträgt, so kann eine Zwei-Takt-Rate durch einen zwischen den beiden Bänken abwechselnden Speicherzugriff erreicht werden. Die Nachteile der bank-verschachtelten Konfiguration umfassen eine höhere Pin-Anzahl und die zusätzliche Logik zum Handhaben der verschachtelten Operationen.
  • Es sind darüber hinaus teurere synchrone DRAM-basierte Konstruktionen verfügbar. Synchrone DRAM-Bauelemente können sehr schnell sein. Diese Bauelemente sind jedoch teuer und es wäre ein Vorteil, ein System zur Verfügung zu stellen, das die billigeren DRAMs verwendet, während es dennoch eine hohe Burst-Rate zur Verfügung stellt.
  • Eine neue Art von DRAM-Bauelementen, die als EDO-DRAM (Extended Data Out-DRAM) bezeichnet wird, wurde jüngst eingeführt. Solche EDO-DRAM-Bauelemente sind beispielsweise in dem Artikel von Peter Eckelmann, "Das Geheimnis von EDO" in Design und Elektronik, Nr. 20 vom 4. Oktober 1994 beschrieben. Theoretisch können EDO-DRAM Bauelemente eine bessere Burst-Leistung bei geringeren Kosten erreichen als Seitenmodus-DRAMs. Jedoch kann das Erreichen der Maximalrate schwierig sein, was zum Teil auf die Zeitgabeanforderungen dieser EDO-DRAMs in einer Systemumgebung zurückzuführen ist. EDO-DRAMs erweitern die Zeitdauer, innerhalb welcher die Daten verfügbar werden. Jedoch sind die Daten bis zu einem viel späteren Zeitpunkt in dem Zyklus zunächst nicht verfügbar, und die Verfügbarkeit setzt sich fort bis zum folgenden Zyklus. Die verzögerte Verfügbarkeit schafft Probleme beim Abtasten (strobing) der zugegriffenen Daten und beim Einfangen gültiger Daten in dem Datenpfad-Bauelement.
  • Das US-Patent Nr. 5,349,566 beschreibt ein Verfahren zum Ausgeben von Daten eines EDO-DRAMs. Ein die Latch-Speicherung der vom Array ausgegebenen Daten auslösendes Signal ER wird durch UND-Verknüpfung eines die Datenausgabe anzeigenden Signals DIO und eines gepufferten Spaltenadreß-Strobe-Signals EDO-CAS erzeugt.
  • Aufgabe der Erfindung ist es, ein EDO-DRAMs enthaltendes Speichersystem zur Verfügung zu stellen, das eine höhere Burst-Rate beim Lesen der EDO-DRAMs bei geringen Aufwand und ausreichender Zuverlässigkeit gestattet.
  • Diese Aufgabe wird erfindungsgemäß durch ein Verfahren mit den Merkmalen des Anspruchs 1 bzw. eine Speichersteuereinrichtung mit den Merkmalen des Anspruchs 3 gelöst.
  • Die vorliegende Erfindung schafft eine Speichersteuereinrichtung mit einem Führungs-Strobe-Signal, das eine hohe Burst-Rate zum Lesen von Daten aus den EDO-DRAMs gestattet. Die Erfindung schafft ein Speicher-Subsystem höherer Bandbreite bei geringeren Kosten, als es anderenfalls mit Standard-Speichersteuereinrichtungen möglich wäre. Insbesondere kann das hier beschriebene Führungs-Strobe-Signal eine 66MHz-Zwei-Takt-Burst-Rate zum Lesen von Daten aus 60ns-EDO-DRAMs zur Verfügung stellen. Die Speichersteuereinrichtung legt in Erwiderung einer Speicheranforderung von einem Prozessor zuvor gespeicherte Daten aus in einem Computersystem installierten EDO-DRAMs an. Die Daten werden aus den DRAMs in einen Datenpfad mittels eines Daten-Strobe-Signals (DSTB#) latchzwischengespeichert. Das Computersystem hat einen Master-Takt und eine Adressierschaltung zum Anlegen einer Zeilenadresse und einer Spaltenadresse. Die Speichersteuereinrichtung weist eine Spaltenadreß-Strobe-Schaltung auf, die in Abhängigkeit von dem Master-Takt und einer Speicheranforderung aus dem Prozessor ein CAS#-Signal erzeugt. Das CAS#-Signal wird angelegt, um auf die EDO-DRAM-Spalte zuzugreifen, um die DRAM-Daten verfügbar zu machen. Eine Zeitverzögerungsschaltung ist mit der CAS-Schaltung gekoppelt, um das DSTB#-Signal in Abhängigkeit von dem CAS#-Signal zu erzeugen. Eine Latch-Schaltung in einem Datenpfad speichert die Daten aus dem EDO-DRAM in Abhängigkeit von dem DSTB#-Signal in einen Latch-Speicher zwischen.
  • Das Verfahren zum Zugreifen auf Daten in einem EDO-DRAM umfaßt die Schritte des Auswählens der Zeile in Abhängigkeit von einer Zeilenadresse und einem RAS#-Signal und das Anlegen eines ersten Zyklus des CAS#-Signals in Abhängigkeit von dem Master-Takt. Der erste Zyklus hat einen ersten Übergang (erste Flanke) zum Anlegen eines Spaltenzugriffs zum Lesen der Daten und einen zweiten Übergang zum Voraufladen des DRAMs für den nächsten Zyklus. Bei einem ersten Übergang von CAS# wird auf die von der Spaltenadresse spezifizierte Spalte in dem DRAM zugegriffen. Das DSTB#-Signal wird in Abhängigkeit von dem ersten Übergang des CAS#-Signals angelegt. Die Daten aus dem DRAM werden in die Datenpfadeinheit in Abhängigkeit von dem DSTB#-Signal zwischengespeichert. Bei dem bevorzugten Ausführungsbeispiel wird das DSTB#-Signal zeitlich so abgeglichen, daß die Daten zu Beginn der zweiten Zyklus, insbesondere bei dem ersten Übergang des zweiten Zyklus hineingetaktet werden.
  • Zusammenfassend läßt sich sagen, daß das DSTB#-Signal in idealer Weise in die Mitte des Datengültigkeitsfensters abgeglichen werden kann, weil das DSTB#-Signal dem CAS#-Signal und nicht dem Master-Takt nachgeführt wird. Darüber hinaus erscheint jeder Versatz bzw. jede Verzögerung in dem CAS#-Signal auch in dem DSTB#-Signal, wodurch das Datengültigkeitsfenster effektiv ausgeweitet wird. Im Ergebnis liefert das System die Leistungsfähigkeit von bank-verschachtelten Implementierungen bei sehr geringen Kostensteigerungen gegenüber den gegenwärtigen Einzelbank-Implementierungen.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
  • Im folgenden wird die Erfindung anhand von in der Zeich nung dargestellten Ausführungsbeispielen näher erläutert.
  • 1 ist ein Blockschaltbild eines Computersystems mit einer Speichersteuereinrichtung und einem Hauptspeicher.
  • 2 ist ein Blockschaltbild eines Speichersystems mit der Speichersteuereinrichtung, einem EDO-DRAM und einer Datenpfadeinheit und veranschaulicht das CAS#-Signal und das DSTB#-Signal.
  • 3 ist ein Zeitdiagramm, das die Zeitgabe für das Fenster der gültigen Daten relativ zu dem CAS#-Signal für Seitenmodus-DRAMs und EDO-DRAMs vergleicht.
  • 4 ist ein Zeitdiagramm aus verschiedenen Perspektiven einschließlich einer durchschnittlichen (idealen) Perspektive, einer tatsächlichen Perspektive, die Variationen infolge eines unterschiedlichen zeitlichen Versatzes (skew) einschließt, und eines Beispiels, das auch ein beispielhaftes DSTB#-Signal zeigt.
  • Wie in 1 veranschaulicht ist, weist ein Computersystem 100 grundsätzlich einen Bus 101 zum Austauschen von Informationen, einen mit dem Bus 101 gekoppelten Prozessor 102 zum Verarbeiten von Instruktionen, einen mit dem Bus 101 gekoppelten Hauptspeicher 103 zum Speichern von Daten und Instruktionen für den Prozessor 102 und einen mit dem Bus 101 gekoppelten Cache-Speicher 104 zum vorübergehenden Speichern von Daten und Instruktionen für den Prozessor 101 auf. Eine Speichersteuereinrichtung 105 ist mit dem Bus 101 zum Steuern des Zugriffs auf den Hauptspeicher 103 und den Cache-Speicher 104 gekoppelt.
  • Das Computersystem 100 umfaßt eine mit dem Bus 101 gekoppelte Anzeigeeinrichtung 110 zum Anzeigen von Informationen an den Computerbenutzer, ein mit dem Bus 101 gekoppeltes alphanumerisches Eingabegerät 112 zum Übermitteln von Informationen und Befehlsauswahlen an den Prozessor 102 und eine mit dem Bus 101 gekoppelte Speichereinrichtung 114 zum Speichern von Daten für das Computersystem 100.
  • Wie in 2 veranschaulicht ist, ist der Prozessor 102 mit der Speichersteuereinrichtung 105 über einen Adreßbus 200 und einen Datenbus 205 gekoppelt. Ein Adreß-Strobe-Signal 210 (ADS#) wird von dem Prozessor 102 verwendet, um einen Lese- oder Schreibzyklus zu dem Speichersubsystem zu initiieren. Ein Master-Taktsignal 212 wird in dem Prozessor 102 erzeugt und an die Speichersteuereinrichtung 105 angelegt.
  • Die Speichersteuereinrichtung 105 ist so eingebunden, daß sie Steuer- und Adreßsignale dem Hauptspeicher 103 zur Verfügung stellt. Der Hauptspeicher 103 enthält eine Mehrzahl von Speicherbauelementen, wie beispielsweise EDO-DRAM-Bauelemente 230, welche in Spalten und Zeilen organisiert sind. Zusätzliche EDO-DRAMs, wie beispielsweise ein zweiter EDO-DRAM 232, können außerdem innerhalb des Hauptspeichers 103 vorgesehen sein. Von der Speichersteuereinrichtung 105 werden ein Zeilenadreß-Strobe-Signal 215 (RAS#) und ein Spaltenadreß-Strobe-Signal 220 (CAS#) an jedes Speicherbauelement in dem Hauptspeicher 103, einschließlich dem EDO-DRAM 230 angelegt. Die Signale ADS# 210, RAS# 215 und CAS# 220 sind mit einem "#" versehen, um anzuzeigen, daß diese Signale alle auf niedrigem Pegel sind, wenn sie angelegt werden (das heißt, aktiv-niedrig sind). Die Zeilenadresse und die Spaltenadresse werden über die Busse 224 und 226 angelegt.
  • In einem normalen Betriebsmodus legt der Prozessor 102 die Adresse an den Adreßbus 200 an und gibt das Signal ADS# 210 an die Speichersteuereinrichtung 105 aus. In Abhängigkeit von der Adresse und den Steuersignalen von dem Prozessor 102 greift die Speichersteuereinrichtung 105 mittels des CAS#-Signals 220 und des RAS#-Signals 215 auf die richtige Zeile und Spalte in den DRAMs 230 und 232 zu. Die richtige Zeile wird auf einem Zeilenadreßbus 224 angezeigt, und die richtige Spalte wird auf einem Spaltenadreßbus 226 angezeigt. Auf die richtige Zeile wird zugegriffen, indem das RAS#-Signal 215 eingetastet wird, und auf die richtige Spalte wird nachfolgend zugegriffen, indem das CAS#-Signal 220 verwendet wird.
  • Eine CAS-Erzeugungsschaltung 240 ist in der Speichersteuereinrichtung 105 enthalten, um das CAS#-Signal aus dem Master-Takt zu erzeugen. Der das CAS#-Signal erzeugende Pfad enthält herkömmliche Puffer, Flip-Flops und Logik. Es ergibt sich eine Verzögerungszeit, die das CAS#-Signal in Bezug auf den Master-Takt verzögert. Diese Verzögerung kann als "Skew" oder Versatz bezeichnet werden.
  • Der Betrag der Versatzzeit ändert sich aus vielen Gründen. Einerseits können Differenzen der Herstellungslose ein Variieren des Versatzes bewirken. Beispielsweise kann ein erstes Herstellungslos "schnelles Silizium" haben, und ein zweites Los kann langsamer sein. Darüber hinaus wird der Versatz beeinflußt von Änderungen der Betriebstemperatur. Ferner beeinflußt die Spannung VCC, welche die Versorgungsspannung der Speichersteuereinrichtung 105 ist, den Versatz. Darüber hinaus können Variationen des Versatzes von Laständerungen bewirkt werden. Wenn beispielsweise das CAS#-Signal 220 zwischen DRAM-Bauelementen aufgeteilt wird, so wird die Last für die acht Bauelemente eine größere Verzögerung bewirken als in dem Fall, wenn nur ein DRAM-Bauelement an das CAS#-Signal angeschaltet werden soll.
  • Das DSTB#-Signal 250 wird von der CAS-Erzeugungsschaltung 240 erzeugt, und folglich ist ein großer Teil des in dem CAS#-Signal erscheinenden Versatzes inhärent in dem DSTB#-Signal enthalten. Irgendeine zusätzliche Verzögerung, die das CAS#-Signal 220 zusätzlich zu dem inhärent innerhalb der CAS-Erzeugungsschaltung 240 erfährt, ist durch eine Verzögerungsbox 251 veranschaulicht. Solch eine zusätzliche Verzögerung könnte beispielsweise durch durchschnittliche Last-, Laufzeit- oder andere Faktoren verursacht werden. Eine Zeitabgleich-Verzögerung ist in dem Kasten 252 enthalten, um das Daten-Strobe-Signal 250 DSTB# in der Mitte des Fensters der gültigen Daten Idealerweise zeitlich abgleichen zu können. Insbesondere ist die zeitliche Verzögerung 252 in Bezug auf die zusätzliche Verzögerung 251 in dem CAS#-Signal 220 optimiert, um eine richtige Zeitgabe des DSTB#-Signals 250 in Bezug auf das CAS#-Signal 220 zu geben, wie detaillierter beschrieben werden wird.
  • Das DSTB#-Signal 250 wird angelegt, um einen Daten-Latch-Speicher 260 innerhalb einer Datenpfadeinheit 270 zu steuern. Das Latch 260 ist so eingekoppelt, um Daten zu empfangen, auf die in einem der EDO-DRAMs in dem Hauptspeicher zugegriffen wurde, und um sie in Abhängigkeit von dem DSTB#-Signal 250 in der Datenpfadeinheit 270 zwischenzuspeichern. Das Master-Taktsignal 212 aus dem Prozessor 102 ist außerdem mit der Datenpfadeinheit 270 verbunden. Es ist eine Schaltungsanordnung innerhalb der Datenpfadeinheit 270 enthalten, die nach dem Zwischenspeichern der Daten bewirkt, daß die Daten in dem Latch 260 mit dem Master-Takt 212 sychronisiert werden.
  • Es wird jetzt auf die 3 und 4 Bezug genommen, um die Zeitgabe des CAS#-Signals 220 in Bezug auf das DSTB#-Signal 250 zu veranschaulichen.
  • Es wird zunächst auf 3 Bezug genommen, welche ein Diagramm ist, das einen Vergleich zwischen dem Datengültigkeitsfenster, während welchem Daten in Seitenmodus-DRAMs verfügbar gemacht werden, mit dem Datengültigkeitsfenster in EDO-DRAMs veranschaulicht. Das CAS#-Signal 220, welches aktivniedrig ist, wird mit einem ersten CAS#-Übergang 300 angelegt. Im Ergebnis werden die Daten bei einem Seitenmodus-DRAM erstmals zu einem Zeitpunkt 310 verfügbar. Nachfolgend beginnt ein aufsteigender Übergang 320 des CAS#-Signals 220, um die Spalten des DRAM voraufzuladen, um den nächsten Zyklus vorzubereiten. Nachdem das Voraufladen begonnen hat, wird das Datengültigkeitsfenster am Übergang 330 geschlossen, und die Daten sind nicht länger verfügbar. Die Gesamtzeit des Datengültigkeitsfensters für den Seitenmodus ist TPM Üblicherweise werden die Daten bei Seitenmodus-DRAMs mit Hilfe des Master-Takts abgetastet.
  • Bei einem EDO-DRAM ist das Anlegen des CAS#-Signals 300 das Ereignis, das den Zugriff initiiert; allerdings sind die Daten nicht verfügbar bis zu dem Übergang 340, welcher bis zu einem Zeitpunkt nach der Voraufladungsinitiierung bei 320 nicht auftreten kann. Folglich ist zu erkennen, daß das Datengültigkeitsfenster bei EDO-DRAMs viel später in dem Zyklus beginnt, als bei Seitenmodus-DRAMs. Nachdem das CAS#-Signal bei 350 für den nächsten Zyklus angelegt worden ist, wird das Datengültigkeitsfenster für eine vorgegebene Zeit fortgesetzt. Nach der vorgegebenen Zeit wird das Datengültigkeitsfenster bei dem Übergang 360 geschlossen. Die Zeitdauer, während welcher gültige Daten bei einem EDO-DRAM verfügbar sind, ist TEDO, welche länger ist als die Zeit der gültigen Daten TPM bei dem Seitenmodus. Aus noch zu beschreibenden Gründen ist es schwierig, den Master-Takt zum Austasten der Daten zu verwenden.
  • Es wird jetzt auf 4 Bezug genommen, welche ein Zeitdiagramm ist, die verschiedene Signalverläufe des CAS#-Signals 220, des Datengültigkeitsfensters und des DSTB#-Signals 250 veranschaulicht und vergleicht. Gemittelte (ideale) Signale werden mit den tatsächlichen Signalen, die den Versatz berücksichtigen, verglichen. Bei einem Beispiel sind das CAS#-Signal 220, das Gültigkeitsfenster und das DSTB#-Signal 250 gezeigt, um zu veranschaulichen, wie das DSTB#-Signal und das Gültigkeitsfenster sich zusammen mit dem Versatz in dem CAS#-Signal 220 bewegen.
  • Ein Master-Takt 212 schafft ein Referenzsignal 400 aus dem Prozessor 102 in einer herkömmlichen Weise. Die in 4 veranschaulichten CAS#-Signale umfassen das theoretische Signal 410, das tatsächliche Signal 430 und ein bespielhaftes Signal 450. Wie oben erörtert wurde, werden sämtliche CAS#-Signale aus dem Master-Takt 212 gewonnen.
  • Eine gemittelte CAS#-Signalform ist als 410 dargestellt. Nach einer Zeit TCAC nach dem Anlagen des CAS#-Signals bei 412 beginnt das Gültigkeitsfenster bei einem Übergang 422 und setzt sich fort. Zu einem von dem EDO-DRAM-Bauelement vorgegebenen Zeitpunkt nach einem zweiten Anlegen 424 des CAS#-Signals 410 endet das Gültigkeitsfenster bei einem Übergang 426. Somit erstreckt sich das Datengültigkeitsfenster von dem Zeitpunkt 422 zu dem Zeitpunkt 426. Eine manchmal nützliche Spezifikation TCPA wird vom Vorauflade-Anlegen von CAS# bei dem Übergang 428 bis zu dem Beginn des Datengültigkeitsfensters zum Zeitpunkt 422 gemessen.
  • Es wird jetzt auf die tatsächliche CAS#-Signalform 430 und das tatsächliche Gültigkeitsfenster 440 Bezug genommen. Eine Versatzzeit TSM bewirkt zeitliche Veränderungen der idealen Signalform 410 unter normalen Betriebsbedingungen, was zu einer tatsächlichen Signalform 430 führt, bei welcher die zeitlichen Änderungen um TSM in beiden Richtungen von dem Mittelwert variieren. wie zuvor erörtert, ergeben sich die zeitlichen Änderungen aus Faktoren, wie beispielsweise Herstellungslosen, der Temperatur, VCC und Laständerungen. Jede Änderung in dem CAS#-Signal beeinflußt direkt die Zeitvorgabe für die Verfügbarkeit der Daten. Folglich beeinflußt die Zeit TSM direkt die tatsächliche Signalform 440 des Datengültigkeitsfensters. Infolge dieser unvermeidbaren Änderungen tritt der Zeitpunkt einer gesicherten Datengültigkeit in Bezug auf den Master-Takt nicht vor dem Zeitpunkt 422 auf.
  • Darüber hinaus ist das Fenster an seinen Enden infolge dieser Änderungen verkürzt. Im Ergebnis ist die Gesamtlänge des Datengültigkeitsfensters reduziert. In dem Maße, wie die Länge der Zyklen bei höheren Geschwindigkeiten verkürzt werden, wird das Datengültigkeitsfenster weiter reduziert und die zeitlichen Abweichungen werden noch kritischer. Folglich ist bei hohen Betriebsgeschwindigkeiten das Datengültigkeitsfenster schmal und seine zeitliche Lage in Bezug auf den Master-Takt ist derart, daß der Master-Takt nicht zuverlässig verwendet werden kann, um Daten zu speichern.
  • In den durch die Signalformen 450, 460 und 470 veranschaulichten Beispielen ist das CAS#-Signal 220 um die Zeit TSM verschoben (verzögert). Im Ergebnis ist das Datengültigkeitsfenster ebenfalls um die Zeit TSM verschoben. Um zu sichern, daß Daten in der Mitte dieses Datengültigkeitsfensters ausgetastet werden, wird die DSTB#-Signalform 470 der CAS#-Signalform 450 nachgeführt, und demzufolge ist die DSTB#-Signalform 470 ebenfalls um den Betrag TSM verschoben. Im Ergebnis können die Daten in der Mitte des Gültigkeitsfensters bei einer erhöhten Genauigkeit ausgetaktet werden. Vorteilhafterweise kann die Zyklusdauer reduziert werden, und dennoch eine sichere Datenzwischenspeicherung während des Gültigkeitsfensters gesichert werden.
  • Bei dem implementierten Ausführungsbeispiel wird das DSTB#-Signal 250 aus dem von der CAS-Erzeugungsschaltung 240 zur Verfügung gestellten CAS#-Signal gewonnen. Dementsprechend sind die zeitlichen Abweichungen zwischen dem CAS#-Signal und dem DSTB#-Signal in Abhängigkeit von solchen Faktoren, wie den Herstellungseinflüssen, der Temperatur und VCC, minimiert. Bei einem Ausführungsbeispiel jedoch wird das DSTB#-Signal den von Laständerungen bewirkten Versatzänderungen aufgrund von Kostenerwägungen nicht nachgeführt. Bei diesem Ausführungsbeispiel wird das CAS#-Signal aus der CAS-Erzeugungsschaltung 240 in acht Signale aufgeteilt, welche jeweils an einen separaten DRAM im Hauptspeicher angelegt werden. Die Kosten des Kombinierens jedes dieser Signale und ihrer Verwendung, um ein DSTB#-Signal zu erzeugen, rechtfer tigen bei dieser Implementierung nicht die zusätzliche Genauigkeit, die anderenfalls erreicht werden könnte. Folglich ist die vorzuziehende kosteneffiziente Lösung, den CAS#-Signalausgang aus der CAS-Erzeugungsschaltung 240 zu verfolgen (nachzuführen).

Claims (4)

  1. Verfahren zum Latch-Speichern von Daten, die von einem Erweiterte-Datenausgabe-DRAM (EDO-DRAM) in eine Datenpfadeinheit ausgegeben werden, wobei ein Spaltenadreß-Strobe-Signal (CAS#) an den EDO-DRAM angelegt wird, um den EDO-DRAM zu veranlassen, Daten während eines Intervalls gültiger Daten (TEDO) auszugeben, wobei die von dem EDO-DRAM in die Datenpfadeinheit ausgegebenen Daten bei Anlegen eines Daten-Strobe-Signals (DSTB#) an die Datenpfadeinheit in einem Latch-Speicher der Datenpfadeinheit zwischengespeichert werden, wobei das Daten-Strobe-Signal (DSTB#) aus dem Spaltenadreß-Strobe-Signal (CAS#) durch eine Verzögerung mit Hilfe einer Verzögerungsschaltung (252) abgeleitet wird, wobei die Verzögerung so eingestellt wird, daß das Daten-Strobe-Signal etwa in der Mitte des Intervalls gültiger Daten (TEDO) angelegt wird.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß Spaltenadreß-Strobe-Signal vor dem Anlegen des Daten-strobe-Signals wieder weggenommen wird.
  3. Speichersteuereinrichtung (105) mit einer Spaltenadreß-Strobe-Signal-Erzeugungsschaltung (240) zum Erzeugen eines Spaltenadreß-Strobe-Signals (CAS#), das an einen EDO-DRAM (230) angelegt wird, um den EDO-DRAM (230) zur Ausgabe von Daten während eines Intervalls gültiger Daten (TEDO) zu veranlassen, einer mit dem EDO-DRAM (230) gekoppelten Datenpfadeinheit (270), die einen Latch-Speicher (260) aufweist und ein Daten-Strobe-Signal (STB#) empfängt, wobei die aus dem EDO-DRAM ausgegebenen Daten in dem Latch-Speicher (260) bei Anlegen des Daten-Strobe-Signals (DSTB#) gespeichert werden, gekennzeichnet durch: eine mit der Spaltenadreß-Strobe-Signal-Erzeugungsschaltung (240) gekoppelte Verzögerungsschaltung (252), die das Spaltenadreß-Strobe-Signal (CAS#) empfängt und verzögert und aus dem verzögerten Spaltenadreß-Strobe-Signal das Daten-Strobe-Signal (DSTB#) derart ableitet, daß das Daten-Strobe-Signal etwa in der Mitte des Intervalls gültiger Daten (TEDO) ausgegeben und an die Datenpfadeinheit (270) angelegt wird.
  4. Speichersteuereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Spaltenadreß-Strobe-Signal-Erzeugungsschaltung (240) das Spaltenadreß-Strobe-Signal (CAS#) wieder wegnimmt, bevor das Daten-Strobe-Signal (DSTB#) an die Datenpfadeinheit (270) angelegt wird.
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