DE19613667A1 - Halbleiterspeichereinrichtung mit steuerbarer Fähigkeit zum Liefern einer internen Spannung - Google Patents
Halbleiterspeichereinrichtung mit steuerbarer Fähigkeit zum Liefern einer internen SpannungInfo
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Description
Die vorliegende Erfindung betrifft eine Halbleiterspeicher
einrichtung und insbesondere einen dynamischen Speicher mit
wahlfreiem Zugriff (DRAM) zum Erzeugen einer internen Span
nung
Im allgemeinen werden Halbleitereinrichtungen grob klassifi
ziert in durch ein RAM verkörperte flüchtige Speicher und
durch ein ROM verkörperte nichtflüchtige Speicher. Die
flüchtigen Speicher sind ferner grob klassifiziert in DRAMs
und statische Speicher mit wahlfreiem Zugriff (SRAMs). Ein
DRAM aktiviert den Betrieb innerhalb eines Chips durch Ein
geben eines Zeilenadressen-Strobesignals (nachstehend als
bezeichnet) und eines Spaltenadressen-Strobesignals
(nachstehend als bezeichnet). Bei dem und dem
ist das H (logisches Hoch) ein Bereitschaftszustand und das
L (logisches Tief) ein Aktivzustand. Durch Aktivierung des
wird eine Eingangsadresse als Zeilenadresse aufgenommen.
Durch Aktivierung des wird die Eingangsadresse als Spal
tenadresse aufgenommen.
Die Fig. 15A und 15B sind Timingdarstellungen, die er
läutern, wie in einem Normalbetriebsmodus das und das
eingegeben werden. Fig. 15A ist vorgesehen für einen
normalen Eingang des und des , wenn die Zeilenadresse
und die Spaltenadresse aufgenommen werden, wogegen Fig. 15B
vorgesehen ist für den Eingang des und des , wenn nur
die Zeilenadresse aufgenommen wird.
Wenn unter Bezugnahme auf Fig. 15A die Zeilen- und die
Spaltenadresse aufgenommen werden, dann wird zunächst das
aktiviert, um die Zeilenadresse aufzunehmen, und dann
wird das aktiviert, um die Spaltenadresse aufzunehmen.
Wenn unter Bezugnahme auf Fig. 15B nur die Zeilenadresse
aufgenommen wird, dann wird nur an dem eine Aktivierung
ausgeführt, während das in einem Bereitschaftszustand
aufrechterhalten wird, so daß nur die Zeilenadresse aufge
nommen wird.
In den beiden Fällen der Fig. 15A und 15B werden inner
halb des Chips N der aufgenommenen Zeilenadresse entspre
chende Wortleitungen im Speicherarray aktiviert. N ist eine
durch die Struktur des Chips bestimmte Konstante. Im allge
meinen ist N = 1, 2, 4, 8, 16 und so weiter.
Die DRAMs verwenden ferner eine CBR-Modus (CAS-vor-RAS-
Modus) genannte Eingabemethode, die verwendet wird, wenn sie
einen Auffrischbetrieb ausführen.
Fig. 16 ist eine Timingdarstellung zum Erläutern des Zu
standes des Eingangs während des CBR-Modus.
Unter Bezugnahme auf Fig. 16 wird in einer Reihenfolge, die
zu derjenigen in Fig. 15A entgegengesetzt ist, vor der Ak
tivierung des das aktiviert. Im CBR-Modus wird in
den Chip keine der Zeilenadresse und der Spaltenadresse ex
tern aufgenommen und werden jene M×N Wortleitungen auf dem
Speicherarray aktiviert, welche einer internen Zeilenadresse
entsprechen, die in einem Adressenzähler innerhalb des Chips
in Synchronisation mit dem erzeugt wird. Hier ist dieses
N dieselbe Zahl wie das vorstehend genannte N. Im allge
meinen ist M = 1, 2, 4, 8, 16 und so weiter, was auch durch
die Struktur des Chips bestimmt ist.
Fig. 17 zeigt ein Beispiel eines Speicherarrays 1600, das
im allgemeinen in einem herkömmlichen DRAM enthalten ist.
Unter Bezugnahme auf Fig. 17 ist das Speicherarray 1600 in
rechteckige Speicherblöcke #0-15 geteilt, von denen jeder so
vorgesehen ist, daß seine eine Seite eine Länge von 1 Wort
leitung (das heißt eine 1-WL-Länge) und seine andere Seite
eine Länge von 1 Bitleitung (das heißt eine 1-BL-Länge) auf
weist. Die Speicherblöcke #0-15 enthalten jeweils entspre
chende Wortleitungen WL0-15 (obgleich die WL1, 3, 5, 7, 9,
11, 13 und 15 nicht dargestellt sind).
Bei dem in den Fig. 15A und 15B gezeigten Normalbetriebs
modus wird beispielsweise an den vier Wortleitungen WL0, 4,
10, 14 eine Aktivierung bewirkt. Inzwischen wird im CBR-
Modus an einer Gesamtheit von acht Wortleitungen, das heißt
an den Wortleitungen WL0, 4, 10, 14 und den Wortleitungen
WL2, 6, 8, 12, eine Aktivierung bewirkt. Folglich stellt das
in Fig. 17 gezeigte Beispiel den Fall dar, in dem N = 4 und
N = 2 ist.
Die vorstehend beschriebenen Wortleitungen sind auf GND,
wenn sie im Bereitschaftszustand sind, und sie werden auf
ein Potential Vpp geladen, das größer als ein Stromversor
gungspotential Vcc ist, wenn sie im aktivierten Zustand
sind. In dem in den Fig. 15A und 15B gezeigten Normalbe
triebsmodus wird eine Ladung Q (Normal), die pro Zyklus
(d. h. in einem Zyklus, in dem das einmal aktiviert ist)
verbraucht wird, ausgedrückt durch Q (Normal) = N×Cw×
Vpp, wobei Cw die Kapazität einer Wortleitung ist.
Wie in Fig. 17 gezeigt, arbeiten außerdem die N = 4 Spei
cherblöcke #0, 4, 10, 14 in dem in den Fig. 15A und 15B
gezeigten Normalbetriebsmodus. Insbesondere werden die Bit
leitungen der vorstehend beschriebenen Speicherblöcke gela
den oder entladen und sind diesen Speicherblöcken entspre
chende Abtastverstärker im Betrieb. Inzwischen ist in dem in
Fig. 16 gezeigten CBR-Modus eine Gesamtheit von N×M = 8
Speicherblöcken, das heißt die Speicherblöcke #0, 4, 10, 14
und die Speicherblöcke #2, 6, 8, 12, im Betrieb. Die Bit
leitungen der vorstehend beschriebenen Speicherblöcke werden
geladen oder entladen, während die diesen Speicherblöcken
entsprechenden Abtastverstärker im Betrieb sind.
Doch in dem in Fig. 16 gezeigten CBR-Modus wird eine Ladung
Q (CBR), die innerhalb eines Zyklus verbraucht wird, durch Q
(CBR) = N×M×Cw×Vpp ausgedrückt und mittels der Vpp-
Stromversorgung wie im Normalbetriebsmodus geladen. Folglich
ist die Menge der im CBR-Modus verbrauchten Ladung M-mal so
groß wie die Menge der im Normalmodus verbrauchten Ladung.
Unter Bezugnahme auf Fig. 8, in welcher eine Teilstruktur
einer in einem DRAM 100 enthaltenen Speicherzelle gezeigt
ist, wird ferner eine Transfergate-Steuerleitung TG1 auch
manchmal auf ein Potential Vpp′ geladen, das größer als das
Stromversorgungspotential Vcc an der Vpp-Stromversorgung
oder an einem sich von dem Vpp unterscheidenden Knoten ist.
Hier wird die innerhalb eines Zyklus im Normalbetriebsmodus
verbrauchte Ladung Q (Normal) ausgedrückt durch Q (Normal) =
N×Ctg×Vpp (oder Q (Normal) = N×Ctg×Vpp′), wobei Ctg
die Kapazität einer Transfergate-Steuerleitung ist, wogegen
im CBR-Modus Q (CBR) = N×M×Ctg×Vpp (oder Q (CBR) = N×
M×Ctg×Vpp′) ist, so daß die Menge der aus der Vpp-Strom
versorgung (oder der Vpp′-Stromversorgung) verbrauchten La
dung M-mal so groß wie die Menge der im Normalbetriebsmodus
verbrauchten Ladung ist.
Dieses interne Stromversorgungspotential Vpp (oder Vpp′)
wird in einer Vpp-(oder Vpp′-)Erzeugungsschaltung erzeugt.
Fig. 18 ist ein Schaltbild, das eine allgemeine Verstär
kungspumpe 1800 zeigt, welche als Vpp-Erzeugungsschaltung
verwendet wird.
Wenn unter Bezugnahme auf Fig. 18 eine Kapazität Cp des in
der Verstärkungspumpe 1800 enthaltenen Pumpkondensators 1803
verwendet wird, dann wird die Ladung, die innerhalb eines
Zyklus mittels der Vpp-Erzeugungsschaltung erzeugt werden
kann, ausgedrückt durch Q = (2Vcc-vpp) x Cp. Wenn folglich
die Vpp-Erzeugungsschaltung so vorgesehen ist, daß sie dem
Normalbetriebsmodus angepaßt ist, dann würde die zum Laden
der Wortleitung erforderliche Ladung nicht ausreichend sein,
wenn der CBR-Modus eingenommen ist.
Dieses Speicherarray ist ferner auf einem P-Typ-Halbleiter
substrat gebildet, das ein Potential Vbb aufweist, das klei
ner als GND ist. Wie schon erwähnt, ist die Anzahl der im
CBR-Modus arbeitenden Speicherblöcke M-mal so groß wie die
Anzahl der im Normalbetriebsmodus arbeitenden Speicher
blöcke. Wenn folglich eine Bitleitung geladen oder entladen
wird, dann ist der Betrag des Substratstroms in das P-Typ-
Halbleitersubstrat in dem Abtastverstärkerabschnitt während
des CBR-Modus M-mal so groß wie der Betrag des im Normalbe
triebsmodus erreichten Substratstroms. Das interne Stromver
sorgungspotential Vbb wird in der Vbb-Erzeugungsschaltung
erzeugt, und die Ladung, die mittels der Vbb-Erzeugungs
schaltung innerhalb eines Zyklus erzeugt werden kann, ist
wie bei der vorstehend beschriebenen Vpp-Erzeugungsschaltung
vorbestimmt. Wenn die Vbb-Erzeugungsschaltung so vorgesehen
ist, daß sie dem Normalbetriebsmodus angepaßt ist, dann wird
der Substratstrom vergrößert, wenn der CBR-Modus eingenommen
wird, derart daß das Vbb-Potential nicht kleiner (d. h. grö
ßer) als das vorgeschriebene Potential gemacht werden kann.
Es ist eine Aufgabe der vorliegenden Erfindung, eine Halb
leiterspeichereinrichtung vorzusehen, bei welcher eine
Schwankung des Potentials der internen Spannung verhindert
werden kann, selbst wenn die Anzahl von betriebenen Spei
cherblöcken vergrößert wird.
Gemäß der vorliegenden Erfindung ist die Halbleiterspeicher
einrichtung versehen mit einer Mehrzahl von Speicherblöcken,
von denen jeder eine Mehrzahl von in einer Matrix aus Zeilen
und Spalten angeordneten Speicherzellen enthält, einer
Modussignalerzeugungseinrichtung, die in Reaktion auf ein
von außen eingegebenes externes Steuersignal ein Modussignal
erzeugt, das einen ersten Modus und einen sich von dem
ersten Modus unterscheidenden zweiten Modus selektiv an
zeigt, einer Einrichtung zum getrennten Betreiben, die in
Reaktion auf das Modussignal Speicherblöcke einer ersten An
zahl aus der Mehrzahl von Speicherblöcken betreibt, wenn das
Modussignal den ersten Modus anzeigt, und Speicherblöcke
einer im Vergleich zu der ersten Anzahl größeren zweiten An
zahl betreibt, wenn das Modussignal den zweiten Modus an
zeigt, und einer Einrichtung zum Erzeugen einer internen
Spannung, welche eine interne Spannung auf der Grundlage
einer von außen angelegten externen Stromversorgungsspannung
erzeugt, um mit der internen Spannung jene Speicherblöcke
aus der Mehrzahl von Speicherblöcken zu versorgen, welche
mittels der Einrichtung zum getrennten Betreiben betrieben
sind. Die Einrichtung zum Liefern einer internen Spannung
reagiert auf das Modussignal so, daß sie eine erste Liefer
fähigkeit hat, wenn sie in dem ersten Modus ist, und eine im
Vergleich zu der ersten Lieferfähigkeit größere zweite Lie
ferfähigkeit hat, wenn sie in dem zweiten Modus ist.
Wenn bei der vorstehend beschriebenen Halbleiterspeicherein
richtung das Modussignal den ersten Modus anzeigt, dann wird
die erste Anzahl von Speicherblöcken aus der Mehrzahl von
Speicherblöcken betrieben und wird in die Speicherblöcke,
die im Betrieb sind, aufgrund der ersten Lieferfähigkeit
eine interne Spannung geliefert. Wenn das Modussignal den
zweiten Modus anzeigt, dann werden die Speicherblöcke der
zweiten Anzahl, die größer als die vorstehend beschriebene
erste Anzahl ist, betrieben und wird in die Speicherblöcke,
die in Betrieb sind, aufgrund der zweiten Lieferfähigkeit,
die größer als die vorstehend beschriebene erste Liefer
fähigkeit ist, eine interne Spannung geliefert. Wenn das
Modussignal den zweiten Modus anzeigt, dann entspricht der
Betrag der gelieferten internen Spannung somit der vergrö
ßerten Anzahl der betriebenen Speicherblöcke.
Die vorstehenden und andere Aufgaben, Merkmale, Aspekte und
Vorteile der vorliegenden Erfindung werden aus der folgenden
detaillierten Beschreibung der vorliegenden Erfindung augen
scheinlicher werden, wenn diese in Verbindung mit den beige
fügten Zeichnungen zur Kenntnis genommen wird.
Von den Figuren zeigen:
Fig. 1 ein Blockschaltbild, das den Gesamtaufbau
eines DRAMs gemäß einer ersten Ausführungs
form der vorliegenden Erfindung zeigt;
Fig. 2 ein Blockschaltbild, das die Struktur eines
RAS-Puffers, eines CAS-Puffers und einer
Schaltung zum Erzeugen einer internen Span
nung zeigt;
Fig. 3 ein Schaltbild, das eine Vpp-Erzeugungsschal
tung (Verstärkungspumpe) als Beispiel der
WL-Pumpe in Fig. 2 zeigt;
Fig. 4 eine Timingdarstellung, welche einen Betrieb
der Vpp-Erzeugungsschaltung in Fig. 3 er
läutert;
Fig. 5 eine Timingdarstellung, welche einen anderen
Betrieb der Vpp-Erzeugungsschaltung in Fig.
3 erläutert;
Fig. 6 ein Blockschaltbild, das die Struktur eines
RAS-Puffers, eines CAS-Puffers und einer
Schaltung zum Erzeugen einer internen Span
nung gemäß einer zweiten Ausführungsform der
vorliegenden Erfindung zeigt;
Fig. 7 ein Schaltbild, das eine Vpp-Erzeugungs
schaltung als Beispiel einer TG-Pumpe in
Fig. 6 zeigt;
Fig. 8 ein Schaltbild, das eine Teilstruktur eines
Speicherzellarrays zeigt, welches in einem
DRAM gemäß den Ausführungsformen der vorlie
genden Erfindung enthalten ist;
Fig. 9 eine Timingdarstellung, die den Betrieb einer
als Beispiel der WL-Pumpe vorgesehenen Vpp-
Erzeugungsschaltung und einer als Beispiel
der TG-Pumpe vorgesehenen Vpp-Erzeugungs
schaltung gemäß der zweiten Ausführungsform
erläutert;
Fig. 10 eine Timingdarstellung, die den Betrieb einer
als Beispiel der WL-Pumpe vorgesehenen Vpp-
Erzeugungsschaltung und einer als Beispiel
der TG-Pumpe vorgesehenen Vpp-Erzeugungs
schaltung gemäß der zweiten Ausführungsform
erläutert;
Fig. 11 ein Blockschaltbild, das die Struktur eines
RAS-Puffers, eines CAS-Puffers und einer
Schaltung zum Erzeugen einer internen Span
nung eines DRAMs gemäß einer dritten Ausfüh
rungsform der vorliegenden Erfindung zeigt;
Fig. 12 ein Blockschaltbild, das die Struktur eines
RAS-Puffers, eines CAS-Puffers und einer
Schaltung zum Erzeugen einer internen Span
nung eines DRAMs gemäß einer vierten Ausfüh
rungsform der vorliegenden Erfindung zeigt;
Fig. 13 ein Schaltbild, das eine Vbb-Erzeugungsschal
tung als Beispiel der Vbb-Pumpe der Fig. 12
zeigt;
Fig. 14 ein Schaltbild, das eine Vbb-Erzeugungs
schaltung als Beispiel der Vbb-Pumpe der
Fig. 12 zeigt;
Fig. 15A und 15B Timingdarstellungen, die erläutern, wie im
Normalbetriebsmodus das RAS und das CAS ein
gegeben werden;
Fig. 16 eine Timingdarstellung, die zeigt, wie im
CBR-Modus das RAS und das CAS eingegeben
werden;
Fig. 17 eine Darstellung eines Beispiels eines Spei
cherarrays, das im allgemeinen in einem her
kömmlichen DRAM enthalten ist; und
Fig. 18 ein Schaltbild einer allgemeinen Verstär
kungspumpe, die als Vpp-Erzeugungsschaltung
verwendet wird.
Unter Bezugnahme auf Fig. 1 enthält ein DRAM 100 ein Spei
cherzellarray 101, einen Zeilendecodierer 103, einen Spal
tendecodierer 105, einen Wortleitungs-(WL-)Treiber 107, eine
Abtastverstärkerkette 109, eine Abtastverstärkerketten
steuereinrichtung 111, einen Zeilen- und Spaltenadressenpuf
fer 113, einen RAS-Puffer 115, einen CAS-Puffer 117 und eine
Schaltung zum Erzeugen einer internen Spannung 130.
In dem Speicherzellarray 101 ist längs der Richtung der Zei
len eine Mehrzahl von Wortleitungen (nicht dargestellt) und
längs der Richtung der Spalten eine Mehrzahl von Bitleitun
gen (nicht dargestellt) angeordnet. Die Speicherblöcke (sie
he Fig. 17), die durch eine Wortleitungslänge der Wortlei
tungen und eine Bitleitungslänge der Bitleitungen geteilt
sind, sind in einer Matrix längs der Richtung der Zeilen und
der Richtung der Spalten angeordnet. Außerdem ist an den
Kreuzungen der Wortleitungen und der Bitleitungspaare eine
Mehrzahl von Speicherzellen (nicht dargestellt) angeordnet.
Der Zeilen- und Spaltenadressenpuffer 113 liefert selektiv
externe Adressensignale A0-A11 in den Zeilendecodierer 103
und den Spaltendecodierer 105. Der Zeilendecodierer 103
wählt in Reaktion auf das aus dem Zeilen- und Spaltenadres
senpuffer 113 gelieferte Zeilenadressensignal eine aus der
Mehrzahl von Wortleitungen. Der Spaltendecodierer 105 wählt
in Reaktion auf das aus dem Zeilen- und Spaltenadressenpuf
fer 113 gelieferte Spaltenadressensignal eines der Mehrzahl
von Bitleitungspaaren. Der WL-Treiber 107 liefert eine in
terne Stromversorgungsspannung Vpp in die durch den Zeilen
decodierer 103 gewählte Wortleitung, um diese Wortleitung zu
treiben. Die Abtastverstärkerkette 109 enthält eine Mehrzahl
von Abtastverstärkern. Die Mehrzahl von Abtastverstärkern
ist entsprechend der Mehrzahl von Bitleitungspaaren vorge
sehen. Jeder Abtastverstärker verstärkt die Potentialdif
ferenz zwischen dem entsprechenden Bitleitungspaar.
Fig. 2 ist ein Blockschaltbild, welches die Struktur eines
RAS-Puffers 115, eines CAS-Puffers 117 und einer Schaltung
zum Erzeugen einer internen Spannung 130 in Fig. 1 zeigt.
Unter Bezugnahme auf Fig. 2 enthält die Schaltung zum Er
zeugen einer internen Spannung 130 eine Takterzeugungsschal
tung 119, eine CBR-Modusbestimmungsschaltung 121 und Wort
leitungs-(WL-)Pumpen 123, 125.
Die CBR-Modusbestimmungsschaltung 121 ist mit dem RAS-Puffer
115 und dem CAS-Puffer 117 verbunden. Die Takterzeugungs
schaltung 119 ist mit dem RAS-Puffer 115 verbunden. Die WL-
Pumpe 123 ist mit der Takterzeugungsschaltung 119 verbunden,
wogegen die WL-Pumpe 125 sowohl mit der Takterzeugungsschal
tung 119 als auch mit der CBR-Modusbestimmungsschaltung 121
verbunden ist.
In Fig. 2 wird aus dem RAS-Puffer 115 auf der Grundlage
eines extern eingegebenen ein internes Zeilenadressen-
Strobesignal (nachstehend als internes bezeichnet) er
zeugt und in die Takterzeugungsschaltung 119 und die CBR-
Modusbestimmungsschaltung 121 eingegeben. Ferner wird aus
dem CAS-Puffer 117 auf der Grundlage eines extern einge
gebenen ein internes Spaltenadressen-Strobesignal (nach
stehend als internes bezeichnet) erzeugt und in die CBR-
Modusbestimmungsschaltung 121 eingegeben.
Ein Pumptakt A wird aus der Takterzeugungsschaltung 119 auf
der Grundlage des eingegebenen internen erzeugt und in
die WL-Pumpen 123, 125 eingegeben. Wenn die CBR-Modusbestim
mungsschaltung 121 das Timing des CBR-Modus aus dem Ein
gangstiming des eingegebenen internen und demjenigen des
eingegebenen internen bestimmt, dann erzeugt sie ein
CBR-Modussignal, das in die WL-Pumpe 125 einzugeben ist.
(Eine Beschreibung des CBR-Modus ist unter Bezugnahme auf
Fig. 15 gegeben worden.)
Die WL-Pumpe 123 ist beispielsweise die in Fig. 18 gezeigte Verstärkungspumpe 1800 oder eine ähnliche Schaltung zum Er zeugen einer internen Stromversorgungsspannung (Vpp).
Die WL-Pumpe 123 ist beispielsweise die in Fig. 18 gezeigte Verstärkungspumpe 1800 oder eine ähnliche Schaltung zum Er zeugen einer internen Stromversorgungsspannung (Vpp).
Die WL-Pumpe 123 speichert die Ladung auf der Grundlage der
Stromversorgungsspannung Vcc in Synchronisation mit dem in
der Takterzeugungsschaltung 119 erzeugten Pumptakt A, um die
Ladung in die Vpp-Stromversorgung Vpp zu liefern. Somit wird
die interne Stromversorgungsspannung Vpp verstärkt.
Andere Schaltungen können auch als WL-Pumpe 123 verwendet
werden, solange sie eine Funktion haben, die derjenigen der
in Fig. 18 gezeigten Schaltung ähnlich ist.
Fig. 3 zeigt eine Vpp-Erzeugungsschaltung (d. h. eine Ver
stärkungspumpe) 125′ als Beispiel der WL-Pumpe 125 in Fig.
2.
Unter Bezugnahme auf Fig. 3 ist die Vpp-Erzeugungsschaltung
125′ eine Schaltung, die der in Fig. 18 gezeigten Schaltung
ähnlich ist und ferner ein UND-Gatter 303 enthält. Der Ein
gang des UND-Gatters 303 ist mit der Takterzeugungsschaltung
119 und der CBR-Modusbestimmungsschaltung 121 in Fig. 2
verbunden. Der Ausgang des UND-Gatters 303 ist mit einem in
der Vpp-Erzeugungsschaltung 125′ enthaltenen Kondensator
1803 verbunden.
In Fig. 3 werden der in der Takterzeugungsschaltung 119 er
zeugte Pumptakt A und das in der CBR-Modusbestimmungsschal
tung 121 erzeugte CBR-Modussignal in das UND-Gatter 303 ein
gegeben. Zu dieser Zeit wird in Synchronisation mit dem UND-
Signal aus dem Pumptakt A und dem CBR-Modussignal in die
Vpp-Stromversorgung Ladung geliefert. Folglich wird außer
der WL-Pumpe 123 die WL-Pumpe 125 betrieben, derart daß in
die Vpp-Stromversorgung nur dann ausreichend Ladung gelie
fert werden kann, wenn das CBR-Modussignal aktiv ist (d. h.
während des CBR-Modus).
Somit kann eine allmähliche Verschlechterung der internen
Stromversorgungsspannung Vpp verhindert werden, selbst wenn
die Anzahl der betriebenen Speicherblöcke größer als die
jenige der Speicherblöcke im Normalbetrieb ist.
Die Fig. 4 und 5 sind Timingdarstellungen zum Erläutern
des Betriebs der Vpp-Erzeugungsschaltung 125′ in Fig. 3.
Fig. 4 ist für den Normalbetriebsmodus vorgesehen, und
Fig. 5 ist für den CBR-Modus vorgesehen.
Der Betrieb der Vpp-Erzeugungsschaltung 125′ in Fig. 3 wird
nun unter Bezugnahme auf die Timingdarstellung der Fig. 4
detailliert beschrieben.
Zunächst erfolgt die Beschreibung eines Falles, in dem nur
die WL-Pumpe 123 im Betrieb (d. h. im Normalbetriebsmodus)
ist.
Wenn, wie in Fig. 4 gezeigt, einer Abnahme des eine Ab
nahme des vorausgeht, dann wird in Reaktion auf die Ab
nahme des in der Takterzeugungsschaltung 119 der Pump
takt A erzeugt, wenn nach der Abnahme des ein Zeitab
schnitt Δt = d₁ vergangen ist, und in die WL-Pumpe 123 ein
gegeben. Folglich wird die WL-Pumpe 123 so betrieben, daß
sie in die Vpp-Stromversorgung Ladung liefert.
Der Fall, in dem die WL-Pumpe 125 (oder die Vpp-Erzeugungs
schaltung 125′) im Betrieb (d. h. im CBR-Modus) ist, wird als
nächstes beschrieben.
Wenn, wie in Fig. 5 gezeigt, einer Abnahme des eine Ab
nahme des vorausgeht, dann bestimmt die CBR-Modusbestim
mungsschaltung 121, daß der CBR-Modus eingenommen wird. Das
CBR-Modussignal wird in Reaktion auf die Abnahme des
nach einem Zeitabschnitt Δt = d₂ (wobei d₁ < d₂) erzeugt, um
es in das UND-Gatter 303 in der WL-Pumpe 125 einzugeben.
Außerdem wird nach einem Zeitabschnitt Δt = d₁ der Pumptakt
A erzeugt und in die WL-Pumpe 123 und das UND-Gatter 303 in
der WL-Pumpe 125 eingegeben. Folglich liefert die WL-Pumpe
123 durch den eingegebenen Pumptakt A Ladung in die Vpp-
Stromversorgung. Die WL-Pumpe 125 hat ihren UND-Ausgang des
UND-Gatters 303 so vorgesehen, daß er durch den eingegebenen
Pumptakt A und das CBR-Modussignal zunimmt, um in die Vpp-
Stromversorgung Ladung zu liefern. Außerdem nehmen das CBR-
Modussignal und der Pumptakt A ab, wenn das zunimmt, und
somit nimmt der UND-Ausgang des UND-Gatters 303 ab, derart
daß mittels der WL-Pumpe 125 in die Vpp-Stromversorgung
keine Ladung mehr geliefert wird.
Fig. 6 ist ein Blockschaltbild, das die Struktur eines RAS-
Puffers 115, eines CAS-Puffers 117 und einer Schaltung zum
Erzeugen einer internen Spannung 130 gemäß einer zweiten
Ausführungsform der vorliegenden Erfindung zeigt.
Unter Bezugnahme auf Fig. 6 enthält die Schaltung zum Er
zeugen einer internen Spannung 130 Takterzeugungsschaltungen
119, 129, eine CBR-Modusbestimmungsschaltung 121, WL-Pumpen
123, 125 und Transfergate-Steuerleitungs-(TG-)Pumpen 133,
135.
Die Takterzeugungsschaltung 119, die CBR-Modusbestimmungs
schaltung 121 und die WL-Pumpen 123, 125 sind in einer Art
und Weise geschaltet, welche dem ähnlich ist, was in Fig. 2
gezeigt ist. Die Takterzeugungsschaltung 129 ist in Verbin
dung mit dem RAS-Puffer 115. Die TG-Pumpe 133 ist mit der
Takterzeugungsschaltung 129 verbunden, wogegen die TG-Pumpe
135 verbunden ist mit der Takterzeugungsschaltung 129 und
der CBR-Modusbestimmungsschaltung 121.
Mit anderen Worten, die Schaltung zum Erzeugen einer in
ternen Spannung 130 gemäß der zweiten Ausführungsform weist
einen Aufbau auf, bei dem die in Fig. 2 gezeigte Schaltung
zum Erzeugen einer internen Spannung 130 der ersten Ausfüh
rungsform zusätzlich versehen ist mit der Takterzeugungs
schaltung 129 und den TG-Pumpen 133, 135, die zum Verstärken
der internen Spannung der Transfergate-Steuerleitung verwen
det werden.
Die Takterzeugungsschaltung 129 erzeugt einen Pumptakt B,
der in die TG-Pumpen 133, 135 eingegeben wird. Die CBR-
Modusbestimmungsschaltung 121 bestimmt das Timing des Ein
gangs des internen und des internen , welche auf der
Grundlage des von außen eingegebenen und des von außen
eingegebenen entsprechend in dem RAS-Puffer 115 und dem
CAS-Puffer 117 erzeugt werden, und wenn sie im CBR-Modus
ist, dann gibt sie in die WL-Pumpe 125 und die TG-Pumpe 135
das CBR-Modussignal aus.
Die TG-Pumpe 133 ist eine Schaltung, die der in Fig. 18 ge
zeigten Vpp-Erzeugungsschaltung ähnlich ist.
Fig. 7 zeigt eine Vpp-Erzeugungsschaltung 135′ als Beispiel
der TG-Pumpe 135 in Fig. 6.
Bei der Vpp-Erzeugungsschaltung 135′ der Fig. 7 ist eine
Verzögerungsschaltung 701 verbunden mit dem Eingangsanschluß
eines UND-Gatters 303, in das das CBR-Modussignal aus der
Vpp-Erzeugungsschaltung der Fig. 3 eingegeben wird.
In Fig. 7 kann mittels der Verzögerungsschaltung 701 das
Eingangstiming des CBR-Modussignals verzögert werden.
Fig. 8 zeigt die Teilstruktur eines Speicherzellarrays, das
in einem DRAM 100 gemäß den Ausführungsformen der vorliegen
den Erfindung enthalten ist.
Unter Bezugnahme auf Fig. 8 enthält das Speicherzellarray
800 einen Abtastverstärker 801, Bitleitungen BL1, BL2, kom
plementäre Bitleitungen BL1, BL2, Transfergate-Steuerlei
tungen TG1, TG2, eine Wortleitung WL, eine Speicherzelle
803, Transistoren Q1, Q1′, Q2, Q2′ und Kondensatoren Ctg,
Cw.
Der in dem Speicherzellarray 803 enthaltene Transistor hat
seine Drainelektrode verbunden mit der Bitleitung BL1 und
seine Gateelektrode verbunden mit der Wortleitung WL. Der
Abtastverstärker 801 ist mittels der Transistoren Q1 und Q1′
entsprechend mit der Bitleitung BL1 und der komplementären
Bitleitung BL1 in Verbindung. Er ist mittels der Transi
storen Q2 und Q2′ entsprechend mit der Bitleitung BL2 und
der komplementären Bitleitung BL2 in Verbindung. Die Transi
storen Q1, Q1′ haben ihre Gateelektrode verbunden mit der
Transfergate-Steuerleitung TG1, und die Transistoren Q2, Q2′
haben ihre Gateelektrode verbunden mit der Transfergate-
Steuerleitung TG2. Die beiden Kondensatoren Ctg haben ihre
eine Elektrode entsprechend mit einer der Transfergate-
Steuerleitungen TG1 und TG2 verbunden, wogegen ihre andere
Elektrode jeweils mit Masse verbunden ist. Der Kondensator
Cw hat seine eine Elektrode verbunden mit der Wortleitung WL
und seine andere Elektrode verbunden mit Masse.
Die durch die Schaltung zum Erzeugen einer internen Spannung
130 in Fig. 6 erzeugte interne Spannung Vpp ist in dem WL-
Treiber 107 und der Abtastverstärkerkettensteuereinrichtung
111, die in Fig. 1 gezeigt sind, vorgesehen. Der WL-Treiber
107 wird durch Vorsehen der internen Spannung Vpp auf einer
durch den Zeilendecodierer 103 gewählten Wortleitung getrie
ben. Die Abtastverstärkerkettensteuereinrichtung 111 sieht
auf den Transistorsteuerleitungen TG1 und TG2 der Fig. 8 in
Reaktion auf das Zeilenadressensignal aus dem Zeilen- und
Spaltenadressenpuffer 113 die interne Spannung Vpp selektiv
vor.
Die Fig. 9 und 10 sind Timingdarstellungen zum Erläutern
des jeweiligen Betriebs der Vpp-Erzeugungsschaltungen, die
entsprechend ein Beispiel der WL-Pumpe 125 und ein Beispiel
der TG-Pumpe 135 sind. Fig. 9 zeigt den Betrieb während des
Normalbetriebsmodus, und Fig. 10 stellt den Betrieb während
des CBR-Modus dar.
Der Betrieb der WL-Pumpe 125 und der TG-Pumpe 135 gemäß der
zweiten Ausführungsform wird nun unter Bezugnahme auf die
Timingdarstellungen der Fig. 9 und 10 beschrieben.
Zunächst erfolgt eine Beschreibung des Betriebs während des
Normalbetriebsmodus.
Wenn, wie in Fig. 9 gezeigt, nach einer Abnahme des das
abnimmt, dann wird in der Takterzeugungsschaltung 119 in
Reaktion auf die Abnahme des mit einer Verzögerung von
Δt = d₁ bezüglich dieser Abnahme des der Pumptakt A er
zeugt, um ihn in die WL-Pumpe 123 einzugeben. Danach wird
anstelle des Pumptaktes A ein Pumptakt B in Reaktion auf die
Zunahme des erzeugt und in die TG-Pumpe 133 eingegeben.
Folglich werden die WL-Pumpe 123 und die TG-Pumpe 133 nach
einander betrieben und wird sowohl nach einem Zeitabschnitt
Δt = d₁ auf die Wortleitung WL als auch nach einem Zeitab
schnitt Δt = d₃ auf die Transfergate-Steuerleitung TG1 die
interne Spannung Vpp geliefert.
Der Betrieb während des CBR-Modus wird nun beschrieben.
Wenn, wie in Fig. 10 dargestellt, vor einer Abnahme des
das abnimmt, dann wird in der CBR-Modusbestimmungsschal
tung 121 in Reaktion auf die Abnahme des nach einem
Zeitabschnitt Δt = d₂ nach dieser Abnahme des das CBR-
Modussignal erzeugt, um es in die WL-Pumpe 125 und die TG-
Pumpe 135 einzugeben. Dann wird in der Takterzeugungsschal
tung 119 nach einem Zeitabschnitt Δt = d₁ (wobei d₂ < d₁) der
Pumptakt A erzeugt und in die WL-Pumpen 123 und 125 eingege
ben. Der UND-Ausgang des UND-Gatters 403 in der WL-Pumpe 125
erreicht ein H (das logische Hoch), und außer der WL-Pumpe
123 wird die WL-Pumpe 125 betrieben, so daß während des Auf
frischbetriebs auf die Wortleitung WL eine ausreichende in
terne Spannung Vpp geliefert wird. Als Reaktion auf die Zu
nahme des RAS wird inzwischen in der Takterzeugungsschaltung
129 der Pumptakt B erzeugt und in die TG-Pumpen 133 und 135
eingegeben. Durch das CBR-Modussignal, das aufgrund der Ver
zögerungsschaltung 701 mit einer Verzögerung um einen Zeit
abschnitt Δt = d₃ (wobei d₁ < d₃) in die TG-Pumpe 135 einge
geben wird, erreicht der UND-Ausgang des UND-Gatters 403 das
H und wird außer der TG-Pumpe 133 die TG-Pumpe 135 in Be
trieb gesetzt, derart daß während eines Auffrischbetriebs in
die Transfergate-Steuerleitung TG1 eine ausreichende interne
Spannung Vpp geliefert wird.
Unter erneuter Bezugnahme auf Fig. 8 wird ein Vorteil be
schrieben, der durch Vorsehen eines Unterschiedes zwischen
dem Eingangstiming des Pumptaktes A aus der Takterzeugungs
schaltung 119 in die WL-Pumpe 125 und demjenigen des Pump
taktes B aus der Takterzeugungsschaltung 129 in die TG-Pumpe
135 erreicht wird.
In Fig. 8 werden die Transfergate-Steuerleitungen TG1, TG2
auf das Potential Vpp vorgeladen und ist die Wortleitung WL
zu Beginn auf GND. In Reaktion auf eine Abnahme des externen
wird die Transfergate-Steuerleitung TG2 zunächst auf GND
geladen und werden die Transistoren Q2 und Q2′ ausgeschal
tet. Danach wird die Wortleitung WL aktiviert und auf das
Potential Vpp geladen. Die gespeicherten Daten in der Spei
cherzelle werden auf der komplementären Bitleitung aus
gelesen, und ein Auslesepotential wird mittels der Transi
storen Q1 und Q1′ in den Abtastverstärker 801 geleitet. Der
Abtastverstärker 801 wird aktiviert, so daß das Auslesepo
tential verstärkt wird und in der Speicherzelle die gespei
cherten Daten wiederhergestellt werden. Dann wird in Reak
tion auf die Zunahme des die Wortleitung WL auf GND ge
laden und die Transfergate-Steuerleitung TG2 auf das Poten
tial Vpp vorgeladen. Mit anderen Worten, aus der Vpp-Strom
versorgung wird durch den vorstehend beschriebenen Betrieb
sofort nach der Abnahme des und sofort nach der Zunahme
des Ladung abgegeben. Wenn folglich das Timing des Pump
taktes A zum Laden der WL und dasjenige des Pumptaktes B zum
Laden der TG geändert werden, derart daß sofort nach der Ab
nahme des die WL-Pumpe 125 betrieben wird und sofort
nach der Zunahme des die TG-Pumpe 135 betrieben wird,
dann kann eine Schwankung der Vpp-Stromversorgung verklei
nert werden.
Somit kann eine allmähliche Verschlechterung sowohl der
Spannung der Transfergate-Steuerleitung TG1 als auch der
Spannung der Wortleitung WL verhindert werden.
Fig. 11 ist ein Blockschaltbild, das eine Struktur eines
RAS-Puffers 115, eines CAS-Puffers 117 und einer Schaltung
zum Erzeugen einer internen Spannung 130 in einem DRAM 100
gemäß einer dritten Ausführungsform der vorliegenden Erfin
dung zeigt.
Unter Bezugnahme auf Fig. 11 ist der Aufbau der Schaltung
zum Erzeugen einer internen Spannung 130 demjenigen der in
Fig. 6 dargestellten zweiten Ausführungsform ähnlich. Doch
er unterscheidet sich von der Schaltung der zweiten Ausfüh
rungsform dadurch, daß die Ausgangsknoten der WL-Pumpen 123,
125 miteinander in Verbindung und die Ausgangsknoten der TG-
Pumpen 133, 135 miteinander in Verbindung sind.
In Fig. 11 wird in die Vpp-Stromversorgung die durch die
WL-Pumpen 123, 125 erzeugte Ladung geliefert, wogegen in die
Vpp′-Stromversorgung an einem Knoten, der sich von dem der
Vpp-Stromversorgung unterscheidet, die durch die TG-Pumpen
133, 135 erzeugte Ladung geliefert wird.
Folglich ist es nicht notwendig, einen Unterschied zwischen
dem Timing des Pumptaktes A und demjenigen des Pumptaktes B
wie bei der zweiten Ausführungsform vorzusehen, und somit
gibt es keine Notwendigkeit dafür, einen Aufbau wie bei
spielsweise eine Verzögerungsschaltung zum Einstellen der
Timings der Pumptakte A und B vorzusehen, was es möglich
macht, eine vereinfachte Einrichtung zu verwirklichen.
Fig. 12 ist ein Blockschaltbild, das eine Struktur eines
RAS-Puffers 115, eines CAS-Puffers 117 und einer Schaltung
zum Erzeugen einer internen Spannung 140 in einem DRAM 100
gemäß einer vierten Ausführungsform der vorliegenden Erfin
dung zeigt.
Unter Bezugnahme auf Fig. 12 enthält die Schaltung zum Er
zeugen einer internen Spannung 140 eine CBR-Modusbestim
mungsschaltung 121, eine Takterzeugungsschaltung 149 und
Vbb-Pumpen 143, 145.
Die CBR-Modusbestimmungsschaltung 121 ist in Verbindung mit
dem RAS-Puffer 115 und dem CAS-Puffer 117. Die Takterzeu
gungsschaltung 149 ist in Verbindung mit dem RAS-Puffer 115.
Die Vbb-Pumpe 143 ist mit der Takterzeugungsschaltung 149
verbunden, und die Vbb-Pumpe 145 ist sowohl mit der Takter
zeugungsschaltung 149 als auch mit der CBR-Modusbestimmungs
schaltung 121 verbunden.
Mit anderen Worten: Wenn die Schaltung 140 verglichen wird
mit der in Fig. 2 gezeigten Schaltung zum Erzeugen einer
internen Spannung 130 gemäß der ersten Ausführungsform, dann
sind die Takterzeugungsschaltung 149 anstelle der Takterzeu
gungsschaltung 119 und die Vbb-Pumpen 143, 145 anstelle der
WL-Pumpen 123, 125 geschaltet.
In Fig. 12 bestimmt in einer Art und Weise, die derjenigen
der ersten bis dritten Ausführungsform ähnlich ist, die CBR-
Modusbestimmungsschaltung 121 das Timing des CBR-Modus aus
den Eingangstimings des internen und des internen ,
welche in dem RAS-Puffer 115 und dem CAS-Puffer 117 auf der
Grundlage des externen und des externen erzeugt wer
den, so daß sie ein CBR-Modussignal erzeugt, das in die Vbb-
Pumpe 145 ausgegeben wird. Das interne , das auf der
Grundlage des externen erzeugt wird, sieht die Erzeugung
eines Pumptaktes C in der Takterzeugungsschaltung 149 vor.
Die Vbb-Pumpen 143, 145 ziehen aus der Vbb-Stromversorgung
Ladung zurück, wenn sie den Pumptakt C empfangen. Doch ein
Betrieb der Vbb-Pumpe 145 kommt nur dann vor, wenn das CBR-
Modussignal aktiviert ist (d. h. während des CBR-Modus).
Folglich kann aus der Vbb-Stromversorgung ausreichende
Ladung zurückgezogen werden, wenn das CBR-Modussignal akti
viert ist (d. h. während des CBR-Modus), um im CBR-Modus eine
Schwankung des Potentials Vbb infolge einer Zunahme des Sub
stratstroms zu unterdrücken.
Fig. 13 zeigt eine Vbb-Erzeugungsschaltung 143′ als Bei
spiel der Vbb-Pumpe 143 in Fig. 12.
Fig. 14 zeigt eine Vbb-Erzeugungsschaltung 145′ als Bei
spiel der Vbb-Pumpe 145 in Fig. 12.
Unter Bezugnahme auf Fig. 14 ist die Vbb-Erzeugungsschal
tung 145′ eine Schaltung, die mit der in Fig. 13 gezeigten
Vbb-Erzeugungsschaltung 143′ identisch ist, und sie führt
einen Betrieb aus, der im wesentlichen sowohl dem der WL-
Pumpe 125 der ersten Ausführungsform als auch dem der TG-
Pumpe 135 der zweiten und der dritten Ausführungsform ähn
lich ist, so daß sie aus der Vbb-Stromversorgung in Syn
chronisation mit einem UND-Ausgang aus dem Pumptakt C und
dem CBR-Modussignal Ladung zurückzieht.
Insbesondere verkleinert sie das Potential der Vbb-Stromver
sorgung durch Laden einer negativen Ladung aus GND, wenn sie
den Pumptakt C empfängt, und durch Liefern der negativen La
dung in die Vbb-Stromversorgung.
Somit ist es möglich zu verhindern, daß infolge einer Zu
nahme des während des CBR-Modus in das Substrat fließenden
Substratstroms das Potential der Vbb-Stromversorgung nicht
kleiner (d. h. größer) wird.
Obwohl die vorliegende Erfindung detailliert beschrieben und
erläutert worden ist, ist es selbstverständlich, daß die
selbe nur veranschaulichend und beispielhaft ist und keiner
Beschränkung unterliegt, wobei der Inhalt und der Bereich
der vorliegenden Erfindung nur durch die beigefügten An
sprüche beschränkt sind.
Claims (9)
1. Halbleiterspeichereinrichtung, welche umfaßt:
eine Mehrzahl von Speicherblöcken (#0-415), von denen jeder eine Mehrzahl von in einer Matrix aus Zeilen und Spalten an geordneten Speicherzellen enthält;
eine Modussignalerzeugungseinrichtung (121), die in Reaktion auf ein externes Steuersignal ein Modussignal erzeugt, das einen ersten Modus und einen sich von dem ersten Modus unterscheidenden zweiten Modus selektiv anzeigt;
eine Einrichtung zum getrennten Betreiben (163), die in Re aktion auf das Modussignal eine erste Anzahl von Speicher blöcken aus der Mehrzahl von Speicherblöcken betreibt, wenn das Modussignal den ersten Modus anzeigt, und eine zweite Anzahl von Speicherblöcken betreibt, wenn das Modussignal den zweiten Modus anzeigt, wobei die zweite Anzahl größer als die erste Anzahl ist; und
eine Einrichtung zum Erzeugen einer internen Spannung (123, 125), die eine interne Spannung auf der Grundlage einer ex ternen Stromversorgungsspannung erzeugt, um mit der internen Spannung jenen Speicherblock aus der Mehrzahl von Speicher blöcken zu versorgen, welcher auf Veranlassung der Einrich tung zum getrennten Betreiben im Betrieb ist, wobei die Ein richtung zum Erzeugen einer internen Spannung auf das Modus signal reagiert und eine erste Lieferfähigkeit hat, wenn sie in dem ersten Modus ist, und eine im Vergleich zu der ersten Lieferfähigkeit größere zweite Lieferfähigkeit hat, wenn sie in dem zweiten Modus ist.
eine Mehrzahl von Speicherblöcken (#0-415), von denen jeder eine Mehrzahl von in einer Matrix aus Zeilen und Spalten an geordneten Speicherzellen enthält;
eine Modussignalerzeugungseinrichtung (121), die in Reaktion auf ein externes Steuersignal ein Modussignal erzeugt, das einen ersten Modus und einen sich von dem ersten Modus unterscheidenden zweiten Modus selektiv anzeigt;
eine Einrichtung zum getrennten Betreiben (163), die in Re aktion auf das Modussignal eine erste Anzahl von Speicher blöcken aus der Mehrzahl von Speicherblöcken betreibt, wenn das Modussignal den ersten Modus anzeigt, und eine zweite Anzahl von Speicherblöcken betreibt, wenn das Modussignal den zweiten Modus anzeigt, wobei die zweite Anzahl größer als die erste Anzahl ist; und
eine Einrichtung zum Erzeugen einer internen Spannung (123, 125), die eine interne Spannung auf der Grundlage einer ex ternen Stromversorgungsspannung erzeugt, um mit der internen Spannung jenen Speicherblock aus der Mehrzahl von Speicher blöcken zu versorgen, welcher auf Veranlassung der Einrich tung zum getrennten Betreiben im Betrieb ist, wobei die Ein richtung zum Erzeugen einer internen Spannung auf das Modus signal reagiert und eine erste Lieferfähigkeit hat, wenn sie in dem ersten Modus ist, und eine im Vergleich zu der ersten Lieferfähigkeit größere zweite Lieferfähigkeit hat, wenn sie in dem zweiten Modus ist.
2. Halbleiterspeichereinrichtung nach Anspruch 1, bei wel
cher die Einrichtung zum Erzeugen einer internen Spannung
enthält:
eine erste Spannungserzeugungseinrichtung (123), die ohne Rücksicht auf den Zustand des Modussignals eine interne Spannung erzeugt, mit der die Speicherblöcke versorgt sind, welche auf Veranlassung der Einrichtung zum getrennten Be treiben im Betrieb sind; und
eine zweite Spannungserzeugungseinrichtung (125), die deak tiviert ist, wenn das Modussignal den ersten Modus anzeigt, und aktiviert ist, wenn das Modussignal den zweiten Modus anzeigt, welche zweite Spannungserzeugungseinrichtung zusam men mit der ersten Spannungserzeugungseinrichtung eine in terne Spannung erzeugt, mit der die zweite Anzahl jener Speicherblöcke versorgt ist, welche auf Veranlassung der Einrichtung zum getrennten Betreiben im Betrieb sind.
eine erste Spannungserzeugungseinrichtung (123), die ohne Rücksicht auf den Zustand des Modussignals eine interne Spannung erzeugt, mit der die Speicherblöcke versorgt sind, welche auf Veranlassung der Einrichtung zum getrennten Be treiben im Betrieb sind; und
eine zweite Spannungserzeugungseinrichtung (125), die deak tiviert ist, wenn das Modussignal den ersten Modus anzeigt, und aktiviert ist, wenn das Modussignal den zweiten Modus anzeigt, welche zweite Spannungserzeugungseinrichtung zusam men mit der ersten Spannungserzeugungseinrichtung eine in terne Spannung erzeugt, mit der die zweite Anzahl jener Speicherblöcke versorgt ist, welche auf Veranlassung der Einrichtung zum getrennten Betreiben im Betrieb sind.
3. Halbleiterspeichereinrichtung nach Anspruch 2, bei wel
cher die Einrichtung zum Erzeugen einer internen Spannung
ferner enthält:
eine Taktsignalerzeugungseinrichtung (119), die ein Taktsi gnal erzeugt, um in der ersten und der zweiten Spannungser zeugungseinrichtung die interne Spannung zu erzeugen.
eine Taktsignalerzeugungseinrichtung (119), die ein Taktsi gnal erzeugt, um in der ersten und der zweiten Spannungser zeugungseinrichtung die interne Spannung zu erzeugen.
4. Halbleiterspeichereinrichtung nach Anspruch 1, bei wel
cher die Einrichtung zum Erzeugen einer internen Spannung
enthält:
eine erste und eine dritte Spannungserzeugungseinrichtung (123, 133), die ohne Rücksicht auf den Zustand des Modussi gnals eine interne Spannung erzeugen, mit der die Speicher blöcke versorgt sind, welche auf Veranlassung der Einrich tung zum getrennten Betreiben im Betrieb sind; und
eine zweite und eine vierte Spannungserzeugungseinrichtung (125, 135), die deaktiviert sind, wenn das Modussignal den ersten Modus anzeigt, und aktiviert sind, wenn das Modussi gnal den zweiten Modus anzeigt, welche zweite und vierte Spannungserzeugungseinrichtung zusammen mit der ersten und der dritten Spannungserzeugungseinrichtung eine interne Spannung erzeugen, mit der die zweite Anzahl jener Speicher blöcke versorgt ist, welche auf Veranlassung der Einrichtung zum getrennten Betreiben im Betrieb sind.
eine erste und eine dritte Spannungserzeugungseinrichtung (123, 133), die ohne Rücksicht auf den Zustand des Modussi gnals eine interne Spannung erzeugen, mit der die Speicher blöcke versorgt sind, welche auf Veranlassung der Einrich tung zum getrennten Betreiben im Betrieb sind; und
eine zweite und eine vierte Spannungserzeugungseinrichtung (125, 135), die deaktiviert sind, wenn das Modussignal den ersten Modus anzeigt, und aktiviert sind, wenn das Modussi gnal den zweiten Modus anzeigt, welche zweite und vierte Spannungserzeugungseinrichtung zusammen mit der ersten und der dritten Spannungserzeugungseinrichtung eine interne Spannung erzeugen, mit der die zweite Anzahl jener Speicher blöcke versorgt ist, welche auf Veranlassung der Einrichtung zum getrennten Betreiben im Betrieb sind.
5. Halbleiterspeichereinrichtung nach Anspruch 4, bei wel
cher die Einrichtung zum Erzeugen einer internen Spannung
ferner enthält:
eine Einrichtung zum Erzeugen eines ersten Taktsignals (119) zum Erzeugen eines ersten Taktsignals, das an die erste und die zweite Spannungserzeugungseinrichtung angelegt ist; und
eine Einrichtung zum Erzeugen eines zweiten Taktsignals (129) zum Erzeugen eines zweiten Taktsignals, das an die dritte und die vierte Spannungserzeugungseinrichtung ange legt ist.
eine Einrichtung zum Erzeugen eines ersten Taktsignals (119) zum Erzeugen eines ersten Taktsignals, das an die erste und die zweite Spannungserzeugungseinrichtung angelegt ist; und
eine Einrichtung zum Erzeugen eines zweiten Taktsignals (129) zum Erzeugen eines zweiten Taktsignals, das an die dritte und die vierte Spannungserzeugungseinrichtung ange legt ist.
6. Halbleiterspeichereinrichtung nach Anspruch 1, bei wel
cher
jeder der Speicherblöcke eine erste Funktionsschaltung (107)
und eine sich von der ersten Funktionsschaltung unterschei
dende zweite Funktionsschaltung (111) enthält; und
die Einrichtung zum Erzeugen einer internen Spannung ent
hält:
eine erste Spannungserzeugungseinrichtung (123), die ohne Rücksicht auf den Zustand des Modussignals eine erste in terne Spannung erzeugt, mit der die erste Funktionsschaltung desjenigen Speicherblocks versorgt ist, welcher auf Veran lassung der Einrichtung zum getrennten Betreiben im Betrieb ist;
eine zweite Spannungserzeugungseinrichtung (125), die deak tiviert ist, wenn das Modussignal den ersten Modus anzeigt, und aktiviert ist, wenn das Modussignal den zweiten Modus anzeigt, welche zweite Spannungserzeugungseinrichtung eine im allgemeinen der ersten internen Spannung gleiche zweite interne Spannung erzeugt, mit der die erste Funktionsschal tung der zweiten Anzahl jener Speicherblöcke versorgt ist, welche auf Veranlassung der Einrichtung zum getrennten Be treiben im Betrieb sind;
eine dritte Spannungserzeugungseinrichtung (133), die ohne Rücksicht auf den Zustand des Modussignals eine dritte in terne Spannung erzeugt, mit der die zweite Funktionsschal tung desjenigen Speicherblocks versorgt ist, welcher auf Veranlassung der Einrichtung zum getrennten Betreiben im Betrieb ist; und
eine vierte Spannungserzeugungseinrichtung, die deaktiviert ist, wenn das Modussignal den ersten Modus anzeigt, und die aktiviert ist, wenn das Modussignal den zweiten Modus an zeigt, welche vierte Spannungserzeugungseinrichtung eine im allgemeinen der dritten internen Spannung gleiche vierte interne Spannung erzeugt, mit der die zweite Funktionsschal tung der zweiten Anzahl jener Speicherblöcke versorgt ist, welche auf Veranlassung der Einrichtung zum getrennten Be treiben im Betrieb sind.
eine erste Spannungserzeugungseinrichtung (123), die ohne Rücksicht auf den Zustand des Modussignals eine erste in terne Spannung erzeugt, mit der die erste Funktionsschaltung desjenigen Speicherblocks versorgt ist, welcher auf Veran lassung der Einrichtung zum getrennten Betreiben im Betrieb ist;
eine zweite Spannungserzeugungseinrichtung (125), die deak tiviert ist, wenn das Modussignal den ersten Modus anzeigt, und aktiviert ist, wenn das Modussignal den zweiten Modus anzeigt, welche zweite Spannungserzeugungseinrichtung eine im allgemeinen der ersten internen Spannung gleiche zweite interne Spannung erzeugt, mit der die erste Funktionsschal tung der zweiten Anzahl jener Speicherblöcke versorgt ist, welche auf Veranlassung der Einrichtung zum getrennten Be treiben im Betrieb sind;
eine dritte Spannungserzeugungseinrichtung (133), die ohne Rücksicht auf den Zustand des Modussignals eine dritte in terne Spannung erzeugt, mit der die zweite Funktionsschal tung desjenigen Speicherblocks versorgt ist, welcher auf Veranlassung der Einrichtung zum getrennten Betreiben im Betrieb ist; und
eine vierte Spannungserzeugungseinrichtung, die deaktiviert ist, wenn das Modussignal den ersten Modus anzeigt, und die aktiviert ist, wenn das Modussignal den zweiten Modus an zeigt, welche vierte Spannungserzeugungseinrichtung eine im allgemeinen der dritten internen Spannung gleiche vierte interne Spannung erzeugt, mit der die zweite Funktionsschal tung der zweiten Anzahl jener Speicherblöcke versorgt ist, welche auf Veranlassung der Einrichtung zum getrennten Be treiben im Betrieb sind.
7. Halbleiterspeichereinrichtung nach Anspruch 1, bei
welcher
das externe Steuersignal ein Zeilenadressen-Strobesignal
() und ein Spaltenadressen-Strobesignal () enthält;
und
das Modussignal den ersten Modus anzeigt, wenn nach einer
Eingabe des Zeilenadressen-Strobesignals das Spaltenadres
sen-Strobesignal eingegeben ist, und es den zweiten Modus
anzeigt, wenn vor einer Eingabe des Zeilenadressen-Strobe
signals das Spaltenadressen-Strobesignal eingegeben ist.
8. Halbleiterspeichereinrichtung nach Anspruch 1, bei
welcher
die interne Spannung eine verstärkte Stromversorgungsspan
nung (Vpp) ist, die größer als die externe Stromversorgungs
spannung ist.
9. Halbleiterspeichereinrichtung nach Anspruch 1, bei
welcher
die interne Spannung eine Substratspannung (Vbb) ist, die
kleiner als die Massespannung ist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7116021A JPH08315570A (ja) | 1995-05-15 | 1995-05-15 | 半導体記憶装置 |
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