DE19616857A1

DE19616857A1 - Integrated delay circuit arrangement with adjustable delay time

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Publication number: DE19616857A1
Application number: DE19616857A
Authority: DE
Inventors: Toshiyuki Okayasu; Hiroo Suzuki
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1995-04-26
Filing date: 1996-04-26
Publication date: 1996-10-31
Also published as: KR960039344A

Abstract

The integrated circuit arrangement includes a delay circuit (3), in which several logic gate elements (LGI-LGn) are connected in series. A desired delay time is achievable according to the amount of levels of gate elements. Analog switch elements (ANSI-ANSn) are joined at least with the connecting points between two adjacent levels of gate elements. Capacitive elements (Cl-Cn) are joined respectively with corresponding analog switching elements. Control devices are provided for switching on or off each of the analog switch elements so that the delay time of the gate elements is adjustable by selectively connecting corresponding joining points between two adjacent levels with the respective capacitive element or not. Each of the analog switch elements is pref. a transfer circuit, in which MOS-FETS (Q1,Qz) of different polarity are controlled in parallel.

Description

Die vorliegende Erfindung bezieht sich auf eine integrierte Schaltungsanordnung, in der eine Verzögerungsschaltung ausgebildet ist, welche eine Mehrzahl von in Reihe geschalteten logi schen Gatterelementen umfaßt und zur Anwendung beispielsweise bei einer Taktzeitsignalgene ratorschaltung oder ähnlichem nützlich ist. Insbesondere bezieht sich die Erfindung auf eine integrierte Schaltungsanordnung, die es ermöglicht, eine Ungleichheit der Verzögerungszeit einer solchen Verzögerungsschaltung zu verringern.The present invention relates to an integrated circuit arrangement in which a Delay circuit is formed which a plurality of logi connected in series includes gate elements and for use, for example, in a clock signal genes rator circuit or the like is useful. In particular, the invention relates to a integrated circuit arrangement that allows an inequality in the delay time to reduce such a delay circuit.

Bei einem Testgerät für integrierte Schaltungen (IC) zum Testen verschiedener Arten von ICs, sind beispielsweise verschieden Taktzeitsignale zur Erzeugung von an einen zu testenden IC anzulegenden Testmustern, verschiedene Steuersignale und ähnliches erforderlich. Eine her kömmliche Taktzeitsignalgeneratoreinrichtung zur Erzeugung verschiedener Taktzeitsignale ist allgemein so beschaffen, daß eine Mehrzahl von Verzögerungselementen in Reihe geschaltet ist und ein Taktzeitsignal mit einer gewünschten Verzögerungszeit von einem Verbindungspunkt zwischen zwei benachbarten Verzögerungselementen bzw. vom Ausgang der jeweiligen Verzö gerungselemente erhalten wird. Ein logisches Gatterelement wird allgemein als ein Verzöge rungselement verwendet, und logische Gatterelemente werden als IC, etwa in der Form eines ICs mit MOS Aufbau oder ähnlichem ausgebildet.In an integrated circuit (IC) tester for testing various types of ICs, are, for example, different clock time signals for generating IC to be tested test patterns to be applied, various control signals and the like are required. One ago Conventional clock signal generator device for generating various clock signals generally such that a plurality of delay elements are connected in series and a clock time signal with a desired delay time from a connection point between two adjacent delay elements or from the output of the respective delay is obtained. A logic gate element is commonly called a delay Rung element used, and logic gate elements are as IC, approximately in the form of a ICs with MOS structure or the like are formed.

Fig. 7 zeigt schematisch ein Schaltbild einer Taktzeitsignalgeneratorschaltung, die in der JP-6-143 950/1994 A beschrieben ist. Ein einem Eingangsanschluß 1 zugeführter Taktimpuls gelangt zu einer Verzögerungsschaltung 3, die mehrere in Reihe geschaltete logische Gatterelemente LG₁-LG_n umfaßt. Der Ausgang jedes Gatterelements ist außerdem mit einem Eingang einer ent sprechenden von Gatterschaltungen G₁-G_n verbunden, und eine Reihe verzögerter Impulse, deren Verzögerungszeiten sequentiell zu nehmen, werden den jeweiligen Ausgängen der Gatter elemente entnommen und den entsprechenden Gatterschaltung (UND-Glied-Schaltungen bei die sem Beispiel) G₁-G_n zugeführt. Die anderen Eingänge dieser Gatterschaltungen sind mit einem Decoder 4 verbunden, und nur eine Gatterschaltung, die von dem Decoder 4 ein Steuersignal erhält, ist freigegeben. Anders ausgedrückt, der Decoder 4 steuert den EIN/AUS-Zustand jeder der Gatterschaltungen G₁-G_n. Die Ausgänge der Gatterschaltungen G₁-G_n werden über eine logische ODER-Schaltung an einen Ausgangsanschluß 2 geliefert, und ein Taktzeitsignal TA mit einer gewünschten Verzögerung wird von dem Ausgangsanschluß 2 abgenommen. Fig. 7 schematically shows a circuit diagram of a clock signal generator circuit described in JP-6-143 950/1994 A. An input terminal 1 supplied clock pulse arrives at a delay circuit 3 , which comprises a plurality of logic gate elements LG 1-LG _n connected in series. The output of each gate element is also connected to an input of a corresponding gate circuit G₁-G _n , and a series of delayed pulses, the delay times of which take sequentially, elements are taken from the respective outputs of the gate and the corresponding gate circuit (AND gate circuits in the sem example) G₁-G _n supplied. The other inputs of these gate circuits are connected to a decoder 4 , and only one gate circuit which receives a control signal from the decoder 4 is released. In other words, the decoder 4 controls the ON / OFF state of each of the gate circuits G₁-G _n . The outputs of the gate circuits G₁-G _n are supplied via a logic OR circuit to an output terminal 2 , and a clock signal TA with a desired delay is taken from the output terminal 2 .

Die als ein MOS-IC ausgebildeten logischen Gatterelemente LG₁-LG_n unterscheiden sich von denen eines anderen MOS-ICs hauptsächlich deshalb, weil einzelne IC-Chips, auf denen jeweils eine Mehrzahl logischer Gatterelemente ausgebildet ist, abhängig von den Herstellungsbedin gungen dieser IC-Chips verschieden sind. Daher unterscheidet sich die Verzögerungszeit der Verzögerungsschaltung 3 eines ICs von der eines anderen. Aus diesem Grund sind in der vor genannten JP 6-143-950/1994 A ein Phasenkomparator 5 und eine Spannungssteuerschaltung 6 vorgesehen. Der Phasenkomparator 5 dient dem Vergleich der Phase des Ausgangssignals der Verzögerungsschaltung 3 mit der Phase des eingegebenen Taktimpulses. Die Spannungssteuer schaltung 6 dient der Steuerung der an die Gatterelemente LG₁-LG_n angelegten Speisespan nung. Die Speisespannung wirkt also zugleich als ein Verzögerungssteuersignal, das vom Ergebnis des Phasenvergleiches des Phasenkomparators 5 abhängt. Dieses Verzögerungssteuersi gnal (die Speisespannung), wird so gesteuert, daß das Ergebnis des Phasenvergleichs durch den Phasenkomparator 5 immer auf einem konstanten Wert gehalten wird, wodurch die Verzöge rungszeit des am Ausgang der jeweiligen Gatterelemente erhaltenen verzögerten Impulses stabi lisiert werden kann, um sich nicht mit einer Temperaturänderung etc. zu ändern. Die Abwei chung der Verzögerungszeit der Verzögerungsschaltung 3 von einem Sollwert kann durch diese Regelung so korrigiert werden, daß die Verzögerungszeit eines an dem Ausgangsanschluß 2 erhaltenen Taktzeitimpulses einer gewünschten Verzögerungszeit entspricht.The designed as a MOS-IC logic gate elements LG₁-LG _n differ from those of another MOS-IC mainly because individual IC chips, on which a plurality of logic gate elements are formed, depending on the conditions of manufacture of these IC chips are different. Therefore, the delay time of the delay circuit 3 of one IC differs from that of another. For this reason, a phase comparator 5 and a voltage control circuit 6 are provided in the aforementioned JP 6-143-950 / 1994 A. The phase comparator 5 is used to compare the phase of the output signal of the delay circuit 3 with the phase of the input clock pulse. The voltage control circuit 6 is used to control the supply voltage applied to the gate elements LG₁-LG _n . The supply voltage thus also acts as a delay control signal, which depends on the result of the phase comparison of the phase comparator 5 . This delay control signal (the supply voltage) is controlled so that the result of the phase comparison by the phase comparator 5 is always kept at a constant value, whereby the delay time of the delayed pulse obtained at the output of the respective gate elements can be stabilized so as not to be with a change in temperature etc. The deviation of the delay time of the delay circuit 3 from a target value can be corrected by this control so that the delay time of a clock pulse received at the output terminal 2 corresponds to a desired delay time.

Wenn das die Verzögerungszeit der Gatterelemente LG₁-LG_n steuernde Verzögerungssteuer signal, die Speisespannung ist, wie beispielsweise in Fig. 7, können Abweichungen vom Soll wert der Verzögerungszeit möglicherweise nicht korrigiert werden. Wenn nämlich die Verzöge rungszeit stark von einem zulässigen Bereich abweichen sollte, kann sie außerhalb des über die Änderung der Speisespannung möglichen Regelbereichs liegen und deshalb durch die Regel schleife nicht in den zulässigen Bereich hinein korrigiert werden. In solchem Fall könnten die Gatterelemente LG₁-LG_n bzw. der sie enthaltende IC nicht als Verzögerungsschaltung verwen det werden. Wenn die Abweichung der Verzögerungszeit irgendeiner Verzögerungsschaltung zwar noch innerhalb, aber an einem Rand des Regelbereichs liegt, muß zur Korrektur eine extreme hohe Spannung oder eine extrem niedrige Spannung an die Gatterelemente angelegt werden. Wenn eine extrem hohe Spannung an die Gatterelemente angelegt werden muß, tritt in dem die Gatterelemente LG₁-LG_n enthaltenden IC eine Abnahme der Stehspannung mit der Folge von Problemen hinsichtlich Zuverlässigkeit und Haltbarkeit auf. Wenn andererseits eine extrem niedrige Spannung an die Gatterelemente LG₁LG_n angelegt werden muß, tritt der Nach teil auf, daß der Betrieb des ICs instabil wird.If the delay time of the gate elements LG₁-LG _n controlling delay control signal, the supply voltage, as for example in Fig. 7, deviations from the target value of the delay time may not be corrected. If the delay time should deviate significantly from an allowable range, it can lie outside the control range possible by changing the supply voltage and therefore cannot be corrected by the control loop into the permissible range. In such a case, the gate elements LG₁-LG _n or the IC containing them could not be used as a delay circuit. If the delay time deviation of any delay circuit is still within, but at an edge of the control range, an extremely high voltage or an extremely low voltage must be applied to the gate elements for correction. If an extremely high voltage has to be applied to the gate elements, a decrease in the withstand voltage occurs in the IC elements containing the gate elements LG1-LG _n , with the result of problems with reliability and durability. On the other hand, if an extremely low voltage has to be applied to the gate elements LG ₁ LG _n , the after occurs that the operation of the IC becomes unstable.

Eine Aufgabe der vorliegenden Erfindung ist es, eine integrierte Schaltungsanordnung mit einer Verzögerungsschaltung zu schaffen, welche Abweichungen der Verzögerungszeiten einer Mehr zahl die Verzögerungsschaltung bildender, miteinander in Reihe geschalteter logischer Gattere lemente von Sollwerten korrigieren kann, damit eine Verzögerungszeit im wesentlichen unend lich nahe einer gewünschten Verzögerungszeit erhalten wird.An object of the present invention is to provide an integrated circuit arrangement with a Delay circuit to create what deviations in the delay times of a More number of logic gates which form the delay circuit and are connected in series with one another can correct elements of setpoints so that a delay time is essentially infinite is obtained near a desired delay time.

Diese Aufgabe wird mit einer integrierten Schaltungsanordnung gemäß Patentanspruch 1 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet.This object is achieved with an integrated circuit arrangement according to claim 1. Advantageous embodiments of the invention are characterized in the subclaims.

Gemäß der vorliegenden Erfindung wird eine integrierte Schaltungsanordnung mit einer Verzöge rungsschaltung geschaffen, in welcher miteinander in Reihe geschaltete logische Gatterelemente als die Verzögerungsschaltung bildende Verzögerungselemente verwendet werden. An jeden Verbindungspunkt zwischen zwei benachbarten logischen Gatterelementen oder den Ausgang jedes logischen Gatterelements ist über ein jeweiliges Analogschalterelement ein kapazitives Element angeschlossen. Die Analogschalterelemente können zwischen zwei Schaltzuständen, nämlich EIN und AUS, umgeschaltet werden. Im Schaltzustand EIN ist das jeweilige kapazitive Element mit dem jeweiligen Verbindungspunkt bzw. Ausgang verbunden, andernfalls ist es von ihm getrennt. Durch Einstellen eines dieser Schaltzustände kann die Abweichung der Verzöge rungszeit von einem Sollwert an jedem logischen Gatterelement justiert werden.According to the present invention, an integrated circuit arrangement with a delay tion circuit created in which logic gate elements connected in series with one another can be used as the delay elements constituting the delay circuit. To everybody Connection point between two adjacent logic gate elements or the output each logic gate element is a capacitive via a respective analog switch element Element connected. The analog switch elements can switch between two switching states, namely ON and OFF, to be switched. The respective capacitive is in the ON switching state Element connected to the respective connection point or output, otherwise it is from him separated. By setting one of these switching states, the deviation of the delays time from a setpoint on each logic gate element.

Nimmt man an, daß die Verzögerungszeiten verschiedener IC-Chips ungleich sind, die maximale Verzögerungszeit beispielsweise 150 ps (Picosekunden) beträgt und die minimale Verzöge rungszeit beispielsweise 50 ps beträgt, dann ergibt sich ein Streubereich der Verzögerungszei ten von 100 ps. Mit der Schaltungsanordnung der vorliegenden Erfindung ist es möglich, die Verzögerungszeit eines IC-Chips mit einer minimalen Verzögerungszeit von 50 ps auf beispiels weise 100 ps zu korrigieren, indem der Wert der kapazitiven Elemente, die jeweils mit den logi schen Gatterelementen in dem IC-Chip verbunden sind, geeignet eingestellt wird. Wenn ande rerseits bei IC-Chips, deren Verzögerungszeit gleich oder größer als 100 ps ist, die Analogschal terelemente ausgeschaltet bleiben, bleibt die maximale Verzögerungszeit von 150 ps unverän dert. Da so die minimale Verzögerungszeit von 50 ps auf 100 ps angehoben wird, wird der Streubereich der Verzögerungszeiten der IC-Chips auf 150-100 = 50 ps und somit im wesentlichen auf die Hälfte begrenzt.Assuming that the delay times of different IC chips are unequal, the maximum Delay time, for example, is 150 ps (picoseconds) and the minimum delays ration time is 50 ps, for example, then there is a spread of the delay time ten of 100 ps. With the circuit arrangement of the present invention it is possible to Delay time of an IC chip with a minimum delay time of 50 ps on example way to correct 100 ps by changing the value of the capacitive elements, each with the logi rule gate elements are connected in the IC chip, is set appropriately. If others on the other hand, in the case of IC chips whose delay time is equal to or greater than 100 ps, the analog scarf If the elements remain switched off, the maximum delay time of 150 ps remains unchanged different. Since this increases the minimum delay time from 50 ps to 100 ps, the Spread range of the delay times of the IC chips to 150-100 = 50 ps and thus in essentially limited to half.

Es ist vorteilhaft, als Analogschalterelement eine Übertragungsgliedschaltung einzusetzen, die parallel geschaltete MOS-Feldeffekttransistoren unterschiedlicher Leitungstypen aufweist. Der Widerstandswert einer solchen Übertragungsgliedschaltung ist unabhängig von der Stromrich tung im wesentlichen konstant. Damit ist es möglich, sowohl die Anstiegsflanke als auch die Abfallflanke eines Eingangsimpulssignal mit derselben Zeitkonstante zu verzögern.It is advantageous to use a transmission link circuit as the analog switch element has parallel connected MOS field effect transistors of different conductivity types. Of the The resistance value of such a transmission circuit is independent of the converter tion essentially constant. It is possible to use both the rising edge and the To delay the falling edge of an input pulse signal with the same time constant.

Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen unter Bezugnahme auf die beiliegenden Zeichnungen näher beschrieben. Es zeigen:The invention is explained below using exemplary embodiments with reference to the enclosed drawings described in more detail. Show it:

Fig. 1 ein schematisches Schaltbild eines ersten Ausführungsbeispiels der Erfindung, Fig. 1 is a schematic diagram of a first embodiment of the invention,

Fig. 2 ein schematisches Schaltbild zur Erläuterung des Aufbaus eines in der Schaltungsan ordnung von Fig. 1 verwendeten Analogschalterelements, Fig. 2 is a schematic diagram for explaining the structure of in the order of Schaltungsan Fig. 1 analog switch element used,

Fig. 3 ein schematisches Schaltbild eines zweiten Ausführungsbeispiels der Erfindung, Fig. 3 is a schematic diagram of a second embodiment of the invention,

Fig. 4 ein schematisches Schaltbild eines dritten Ausführungsbeispiels der Erfindung, Fig. 4 is a schematic diagram of a third embodiment of the invention,

Fig. 5 ein schematisches Schaltbild eines vierten Ausführungsbeispiels der Erfindung, Fig. 5 is a schematic diagram of a fourth embodiment of the invention,

Fig. 6 ein schematisches Schaltbild einer Modifikation der integrierten Schaltungsanordnung von Fig. 1, bei der jeweils nicht-invertierende Logikelemente als Verzögerungsele mente verwendet werden, und Fig. 6 is a schematic diagram of a modification of the integrated circuit arrangement of Fig. 1, in which non-inverting logic elements are used as delay elements, and

Fig. 7 ein schematisches Schaltbild zur Erläuterung einer bekannten Taktzeitsignalgenerator schaltung. Fig. 7 is a schematic diagram for explaining a known clock signal generator circuit.

Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die Fig. 1 bis 6 beschrieben. In ihnen sind Teile oder Elemente, die solchen in Fig. 7 entsprechen, mit denselben Bezugszeichen oder -symbolen versehen und werden nicht noch einmal beschrie ben, soweit dies nicht erforderlich ist.Embodiments of the present invention are described below with reference to FIGS. 1 to 6. In them parts or elements corresponding to those in Fig. 7 are provided with the same reference numerals or symbols and will not be described again unless this is necessary.

Fig. 1 zeigt ein erstes Ausführungsbeispiel einer integrierten Schaltung mit einer Verzögerungs schaltung gemäß der vorliegenden Erfindung. In an sich bekannter Weise werden logische Gatterelemente als Verzögerungselemente verwendet. In einem Verzögerungsschaltungsteil sind mehrere solcher logischer Gatterelemente LG₁-LG_n in Reihenschaltung zwischen dem Eingangs anschluß 1 und dem Ausgangsanschluß 2 angeordnet. Diese Gatterelemente LG₁ bis LG_n bilden einen MOS-IC. Die Verzögerungsschaltung 3 dieses Ausführungsbeispiels zeichnet sich dadurch aus, daß Kapazitäten C₁-C_n über jeweilige Analogschalterelemente ANS₁-ANS_n an die jeweili gen Ausgängen der Gatterelemente LG₁-LG_n angeschlossen sind. Bei diesem Ausführungsbei spiel wird als MOS-IC ein CMOS-IC verwendet, der eine Kombination von p-Kanal-MOS-Feldef fekttransistoren (FET) und n-Kanal-MOS-Feldeffekttransistoren enthält. Statt solch eines CMOS- ICs können aber auch andere Arten von MOS-ICs verwendet werden. Fig. 1 shows a first embodiment of an integrated circuit with a delay circuit according to the present invention. Logic gate elements are used as delay elements in a manner known per se. In a delay circuit part, several such logic gate elements LG₁-LG _{n are connected} in series between the input terminal 1 and the output terminal 2 . These gate elements LG₁ to LG _n form a MOS IC. The delay circuit 3 of this embodiment is characterized in that capacitances C₁-C _{n are} connected via respective analog switch elements ANS₁-ANS _n to the respective outputs of the gate elements LG₁-LG _n . In this embodiment, a CMOS IC is used as the MOS IC, which contains a combination of p-channel MOS field effect transistors (FET) and n-channel MOS field effect transistors. Instead of such a CMOS IC, other types of MOS ICs can also be used.

Bei diesem Ausführungsbeispiel wird für jedes der Analogschalterelemente ANS₁-ANS_n eine Übertragungsgliedschaltung aus einer Parallelschaltung von MOS-FETs unterschiedlicher Leitungstypen verwendet. Fig. 2 zeigt ein Beispiel dieser Übertragungsgliedschaltung. Wie in Fig. 2 dargestellt, handelt es sich bei dieser Übertragungsgliedschaltung um eine CMOS-Anord nung, bei der ein p-Kanal-MOS-FET Q₁ und ein n-Kanal-MOS-FET Q₂ so geschaltet sind, daß die Drain D und die Source S von Q₁ mit der Source S bzw. der Drain D von Q₂ verbunden sind. Natürlich kann auch ein MOS-Aufbau einer anderen Art verwendet werden.In this embodiment, for each of the analog switch elements ANS₁-ANS _n a transmission link circuit from a parallel connection of MOS-FETs of different line types is used. Fig. 2 shows an example of this transmission circuit. As shown in Fig. 2, it is in this transmission circuit to a CMOS arrangement in which a p-channel MOS-FET Q₁ and an n-channel MOS-FET Q₂ are connected so that the drain D and the source S of Q₁ are connected to the source S and the drain D of Q₂. A different type of MOS structure can of course also be used.

Wenn bei der Übertragungsgliedschaltung ANS, die in Fig. 2 gezeigt ist, eine negative Spannung an das Gate des FET Q₁ und eine positive Spannung an das Gate des FET Q₂ angelegt werden, werden diese FETs Q₁ und Q₂ eingeschaltet. In diesem Zustand der Verzögerungsschaltung 3 in Fig. 1 sind daher Kapazitäten C₁-C_n jeweils mit dem Ausgang der Gatterelemente LG₁-LG_n verbunden.When a negative voltage to the gate of the FET Q₁, and a positive voltage to the gate of the FET Q₂ are applied in the transmission member ANS circuit shown in Fig. 2, these FETs Q₁ and Q₂ are turned on. In this state of the delay circuit 3 in Fig. 1, capacitances C₁-C _n are therefore each connected to the output of the gate elements LG ₁ -LG _n .

Wenn andererseits eine positive Spannung an das Gate des FET Q₁ und eine negative Spannung an das Gate des FET Q₂ angelegt werden, werden diese FETs Q₁ und Q₂ in den Sperrzustand gesteuert. In diesem Zustand der Verzögerungsschaltung 3 von Fig. 1 sind die Kapazitäten C₁-C_n von den Ausgängen der Gatterelemente LG₁-LG_n getrennt, das heißt die Kapazitäten C₁-C_n sind nicht mit dem Ausgang eines jeweiligen Gatterelements LG₁-LG_n verbunden.On the other hand, when a positive voltage is applied to the gate of FET Q₁ and a negative voltage is applied to the gate of FET Q₂, these FETs Q₁ and Q₂ are controlled in the off state. In this state of the delay circuit 3 of Fig. 1, the capacitances C₁-C _{n are separated} from the outputs of the gate elements LG ₁ -LG _n , that is, the capacitances C₁-C _n are not connected to the output of a respective gate element LG ₁ -LG _n connected.

Dadurch, daß jedes der Analogschalterelemente ANS₁-ANS_n in den Leitzustand gesteuert wird, werden die Kapazitäten C₁-C_n jeweils mit den Ausgängen der Gatterelemente LG₁-LG_n verbun den. Wenn die Kapazitäten C₁-C_n in dieser Weise verbunden sind, wird die Zeitkonstante einer Zeitkonstanten-Schaltung umfassend die Innenwiderstände der Gatterelemente LG₁LG_n und die Kapazitäten C₁-C_n verlängert. Das heißt, die Verzögerungszeit der Verzögerungsschaltung 3 wird verlängert.Characterized in that each of the analog switch elements ANS₁-ANS _{n is} controlled in the leading state, the capacitances C₁-C _{n are} each connected to the outputs of the gate elements LG₁-LG _n . If the capacitances C₁-C _n are connected in this way, the time constant of a time constant circuit comprising the internal resistances of the gate elements LG ₁ LG _n and the capacitances C₁-C _{n is} extended. That is, the delay time of the delay circuit 3 is extended.

Wenn andererseits die Analogschalterelemente ANS₁-ANS_n in den Sperrzustand gesteuert werden, werden die Kapazitäten C₁-C_n von dem jeweiligen Ausgang der Gatterelemente LG₁-LG_n getrennt, und die Verzögerungszeit der Verzögerungsschaltung 3 wird die inhärente Verzö gerungszeit des Verzögerungsschaltungsteils, das heißt die Summe der Verzögerungszeiten der Gatterelemente LG₁-LG_n, bei der es sich um die normale (unbeeinflußte) Verzögerungszeit der Verzögerungsschaltung 3 handelt.On the other hand, if the analog switch elements ANS₁-ANS _n are controlled in the blocking state, the capacitances C₁-C _{n are separated} from the respective output of the gate elements LG₁-LG _n , and the delay time of the delay circuit 3 becomes the inherent delay time of the delay circuit part, i.e. the Sum of the delay times of the gate elements LG ₁ -LG _n , which is the normal (uninfluenced) delay time of the delay circuit 3 .

Falls daher die Verzögerungszeit der Verzögerungsschaltung 3 aufgrund von Einflüssen bei der Herstellung des ICs von einem Sollwert abweicht, werden die Analogschalterelemente ANS₁-ANS_n der Verzögerungsschaltung in den Leitzustand (EIN) oder den Sperrzustand (AUS) gesteu ert, um die Kapazitäten C₁-C_n mit den Ausgängen der jeweiligen Gatterelemente LG₁-LG_n zu verbinden bzw. von ihnen zu trennen. Dadurch kann die Verzögerungszeit korrigiert werden. Um dies zu erreichen, ist es bevorzugt, daß die Summe der Verzögerungszeiten der Gatterelemente anfänglich so eingestellt wird, daß die Verzögerungszeit zwischen dem Eingangsanschluß 1 und dem Ausgangsanschluß 2 kürzer als ein Sollwert ist. Die zu geringe Verzögerungszeit wird dann durch Anschließen der Kapazitäten geeigneten Wertes an den Verzögerungsschaltungsteil korri giert.Therefore, if the delay time of the delay circuit 3 is different due to influences in the manufacture of ICs from a desired value, the analog switch elements ANS₁-ANS of the delay circuit in the conducting mode (ON) or the off state (OFF) _n gesteu ert to the capacitances C₁-C _n to be connected to or separated from the outputs of the respective gate elements LG ₁ -LG _n . This allows the delay time to be corrected. To achieve this, it is preferred that the sum of the delay times of the gate elements is initially set so that the delay time between the input terminal 1 and the output terminal 2 is shorter than a target value. The delay time which is too short is then corrected by connecting the capacitances of a suitable value to the delay circuit part.

Fig. 3 zeigt ein zweites Ausführungsbeispiel einer integrierten Schaltungsanordnung mit einer Verzögerungsschaltung gemäß der vorliegenden Erfindung. Bei dieser Ausführungsform ist die Verzögerungsschaltung 3 so ausgebildet, daß eine feste Verzögerungsschaltung 3A und eine Verzögerungszeit-Korrekturschaltung 3B in Reihe geschaltet sind. Die Verzögerungszeit-Korrek turschaltung 3B umfaßt, ähnlich wie die Verzögerungsschaltung 3 des ersten Ausführungsbei spiels, mehrere logische Gatterelemente LG, die in Reihe geschaltet sind, und Kapazitäten, die über jeweilige Analogschalterelemente ANS an die jeweiligen Ausgänge der Gatterelemente angeschlossen sind. Die feste Verzögerungsschaltung 3A umfaßt mehrere logische Gatterele mente LG, die in Reihe geschaltet sind. Fig. 3 shows a second embodiment of an integrated circuit arrangement with a delay circuit according to the present invention. In this embodiment, the delay circuit 3 is designed such that a fixed delay circuit 3 A and a delay time correction circuit 3 B are connected in series. The delay time correction circuit 3 B comprises, similar to the delay circuit 3 of the first embodiment, a plurality of logic gate elements LG which are connected in series and capacitances which are connected to the respective outputs of the gate elements via respective analog switch elements ANS. The fixed delay circuit 3 A comprises several logic gate elements LG, which are connected in series.

Bei einer solchen Anordnung kann die Abweichung der Verzögerungszeit der festen Verzöge rungsschaltung 3A mittels der Verzögerungszeit-Korrekturschaltung 3B korrigiert werden. Daher ist es auch in diesem Fall bevorzugt, die Verzögerungszeit zwischen dem Eingangsanschluß 1 und dem Ausgangsanschluß 2 anfänglich kürzer als ein Verzögerungszeit-Sollwert einzustellen, und dann die zu kurze Verzögerungszeit durch Anschließen der Kapazitäten geeigneten Wertes an den Verzögerungsschaltungsteil der Verzögerungszeit-Korrekturschaltung 3B zu korrigieren.With such an arrangement, the deviation of the delay time of the fixed delay circuit 3 A can be corrected by means of the delay time correction circuit 3 B. It is therefore preferred also in this case, the delay time between the input terminal 1 and the output terminal 2 initially shorter than a delay time set value set, and then to a short delay time appropriate by connecting the capacity value to the delay circuit of the delay time correction circuit 3 B to correct.

Fig. 4 zeigt ein drittes Ausführungsbeispiel einer integrierten Schaltungsanordnung mit einer Verzögerungsschaltung gemäß der vorliegenden Erfindung. Bei diesem Ausführungsbeispiel kann die Verzögerungszeit der Verzögerungsschaltung 3 mit Hilfe von Multiplexern M1, M2 und M3 gewählt werden. Fig. 4 shows a third embodiment of an integrated circuit arrangement having a delay circuit according to the present invention. In this embodiment, the delay time of the delay circuit 3 can be selected using multiplexers M1, M2 and M3.

Ein Eingang A des ersten Multiplexers M1 ist mit dem Eingangsanschluß 1 verbunden. Der Ausgang des ersten Multiplexers M1 ist mit einem Eingang A des zweiten Multiplexers M2 verbunden. Der Ausgang des zweiten Multiplexers M2 ist mit einem Eingang A des dritten Multiplexers M3 verbunden. Der Ausgang des dritten Multiplexers M3 ist mit dem Ausgangsan schluß 2 verbunden. Bei dem in Fig. 4 gezeigten Ausführungsbeispiel sind die sieben in Reihe geschalteten logischen Gatterelemente LG durch die Multiplexer M1, M2 und M3 in drei Grup pen unterteilt, die ein Gatterelement, zwei Gatterelemente bzw. vier Gatterelemente umfassen. Das Gatterelement LG der ersten Gruppe ist zwischen den Eingangsanschluß 1 und den anderen Eingang B des ersten Multiplexers M1 geschaltet. Die Gatterelemente LG der zweiten Gruppe sind zwischen den Ausgang des ersten Multiplexers M1 und den anderen Eingang B des zwei ten Multiplexers M2 geschaltet. Die Gatterelemente LG der dritten Gruppe schließlich sind zwischen den Ausgang des zweiten Multiplexers M2 und den anderen Eingang B des dritten Multiplexers M3 geschaltet. Demgemäß kann (können) die Gruppe(n) von Gatterelementen, die tatsächlich als Verzögerungselemente der Verzögerungsschaltung dienen, durch Schalten zwischen den Eingängen A und B jedes der Multiplexer M1, M2 und M3 ausgewählt werden. Damit kann die Verzögerungszeit der Verzögerungsschaltung 3 ausgewählt werden.An input A of the first multiplexer M1 is connected to the input terminal 1 . The output of the first multiplexer M1 is connected to an input A of the second multiplexer M2. The output of the second multiplexer M2 is connected to an input A of the third multiplexer M3. The output of the third multiplexer M3 is connected to the output terminal 2 . In the exemplary embodiment shown in FIG. 4, the seven logic gate elements LG connected in series are divided into three groups by the multiplexers M1, M2 and M3, which comprise one gate element, two gate elements and four gate elements, respectively. The gate element LG of the first group is connected between the input terminal 1 and the other input B of the first multiplexer M1. The gate elements LG of the second group are connected between the output of the first multiplexer M1 and the other input B of the second multiplexer M2. Finally, the gate elements LG of the third group are connected between the output of the second multiplexer M2 and the other input B of the third multiplexer M3. Accordingly, the group (s) of gate elements which actually serve as delay elements of the delay circuit can be selected by switching between the inputs A and B of each of the multiplexers M1, M2 and M3. The delay time of the delay circuit 3 can thus be selected.

Bei diesem Ausführungsbeispiel sind ebenfalls Kapazitäten C über jeweilige Analogschalterele mente ANS an die Ausgänge der jeweiligen Gatterelemente angeschlossen. Die Kapazitäten C können mit dem Ausgang eines jeweiligen Gatterelements LG verbunden werden, indem die entsprechenden Analogschalterelemente eingeschaltet werden. Daher kann die Abweichung der Verzögerungszeit jeder mittels der Multiplexer M1, M2 und M3 ausgewählten Gattergruppe durch Einstellen der Analogschalterelemente ANS in den Einschaltzustand oder den Ausschalt zustand korrigiert werden.In this embodiment, capacitances C are also via respective analog switches elements ANS connected to the outputs of the respective gate elements. The capacities C can be connected to the output of a respective gate element LG by the corresponding analog switch elements can be switched on. Therefore, the deviation of the Delay time of each gate group selected by means of the multiplexers M1, M2 and M3 by setting the ANS analog switch elements to the on state or the off state condition to be corrected.

Bei dem oben erwähnten Aufbau kann durch Verbinden des Eingangs B des ersten Multiplexers M1 mit seinem Ausgang und Verbinden der Eingänge A der übrigen Multiplexer M2 und M3 mit ihren Ausgängen das Gatterelement der ersten Gruppe als einziges Gatterelement ausgewählt werden. Alternativ kann allein die zwei Gatterelemente umfassende zweite Gruppe dadurch ausgewählt werden, daß der Eingang B des zweiten Multiplexers M2 mit seinem Ausgang verbunden wird, und die Eingänge A der übrigen Multiplexer M1 und M3 mit ihren Ausgängen verbunden werden. Ausschließlich die vier Gatterelemente der dritten Gruppe können dadurch ausgewählt werden, daß der Eingang B des dritten Multiplexers M3 mit seinem Ausgang verbunden wird, und die Eingänge A der übrigen Multiplexer M1 und M2 mit ihren Ausgängen verbunden werden. In entsprechender Weise können fünf Gatterelemente ausgewählt werden, indem die erste und die dritte Gruppe ausgewählt werden, sechs Gatterelemente, indem die zweite und die dritte Gruppe ausgewählt werden, und sieben Gatterelemente, indem die erste, die zweite und die dritte Gruppe ausgewählt werden. Anders ausgedrückt, es ist möglich die Anzahl von Gatterelementen, die den Verzögerungsschaltungsteil bilden, in Stufen von einem Gatterelement zu erhöhen, und als Folge kann die Verzögerungszeit in kleinen Schritten erhöht werden, womit die Genauigkeit der Korrektur der Verzögerungszeit verbessert werden kann.With the above-mentioned structure, by connecting the input B of the first multiplexer M1 with its output and connecting the inputs A of the other multiplexers M2 and M3 with selected the gate element of the first group as the only gate element at its outputs will. Alternatively, the second group comprising two gate elements alone can thereby be selected that the input B of the second multiplexer M2 with its output is connected, and the inputs A of the other multiplexers M1 and M3 with their outputs get connected. Only the four gate elements of the third group can do this be selected that the input B of the third multiplexer M3 with its output is connected, and the inputs A of the other multiplexers M1 and M2 with their outputs get connected. Correspondingly, five gate elements can be selected, by selecting the first and third groups, six gate elements by the second and third groups are selected, and seven gate elements by the first, the second and third groups are selected. In other words, it is possible Number of gate elements forming the delay circuit part in steps of one Gate element increase, and as a result the delay time can be increased in small increments which can improve the accuracy of the correction of the delay time.

Wenn bei diesem Ausführungsbeispiel die Summe der Verzögerungszeiten der Gatterelemente LG in dem Verzögerungsschaltungsteil anfänglich kürzer eingestellt wird als ein Verzögerungs zeit-Sollwert, kann die Verzögerungszeit der Verzögerungsschaltung 3 ebenfalls dadurch erhöht werden, daß die Analogschalterelemente ANS eingeschaltet werden, so daß mit dem Ausgang bzw. den Ausgängen des bzw. der Gatterelemente LG der durch die Multiplexer ausgewählten Gruppe(n) eine (jeweilige) Kapazität verbunden ist. Daher kann die Verzögerungszeit der Verzö gerungsschaltung 3 so korrigiert werden, daß eine gewünschte Verzögerungszeit erhalten wird.In this embodiment, if the sum of the delay times of the gate elements LG in the delay circuit part is initially set to be shorter than a delay time setpoint, the delay time of the delay circuit 3 can also be increased by switching on the analog switch elements ANS so that the output or a (respective) capacitance is connected to the outputs of the gate element (s) LG of the group (s) selected by the multiplexers. Therefore, the delay time of the delay circuit 3 can be corrected so that a desired delay time is obtained.

Fig. 5 zeigt ein viertes Ausführungsbeispiel einer integrierten Schaltungsanordnung mit einer Verzögerungsschaltung gemäß der vorliegenden Erfindung. Diese Ausführungsform ist so ausgebildet, daß die Analogschalterelemente ANS der in Fig. 4 gezeigten Ausführungsform für jede Gruppe von logischen Gatterelementen gesondert ein- oder ausgeschaltet werden können. Dadurch können eine oder mehrere Kapazitäten C mit lediglich dem Ausgang oder den Ausgän gen des entsprechenden oder der entsprechenden Gatterelemente jeder Gruppe verbunden werden, die von einem oder mehrerer Multiplexern ausgewählt sind, so daß die Korrektur genauigkeit zum Einstellen der Verzögerungszeit nahe einem Sollwert weiter verbessert werden kann. Fig. 5 shows a fourth embodiment of an integrated circuit arrangement with a delay circuit according to the present invention. This embodiment is designed such that the analog switch elements ANS of the embodiment shown in FIG. 4 can be switched on or off separately for each group of logic gate elements. This allows one or more capacitances C to be connected to only the output or outputs of the corresponding gate element (s) of each group selected by one or more multiplexers, so that the correction accuracy for setting the delay time near a set point can be further improved can.

Bei jedem der oben beschriebenen Ausführungsbeispiele wird der Verzögerungszeitschaltungs teil beispielhaft unter Verwendung mehrerer invertierender Gatterelemente gebildet. Er kann in an sich bekannter Weise aber auch unter Verwendung mehrerer nicht-invertierender Gatterele mente gebildet werden. Da die Anordnung oder Ausgestaltung des Verzögerungsschaltungsteils kein wesentlicher Punkt der vorliegenden Erfindung ist, kann im Rahmen der Erfindung jeder bekannte Verzögerungsschaltungsteil verschiedenster Anordnungen oder Ausgestaltungen jeweils umfassend mehrere Gatterelemente, die in Reihe geschaltet sind, eingesetzt werden.In each of the above-described embodiments, the delay timing circuit partly formed using several inverting gate elements as an example. He can in in a known manner but also using a plurality of non-inverting gate elements elements are formed. Because the arrangement or configuration of the delay circuit part is not an essential point of the present invention, everyone can within the scope of the invention known delay circuit part of various arrangements or configurations each comprising a plurality of gate elements which are connected in series.

Eine Modifikation des ersten Ausführungsbeispiels von Fig. 1 ist beispielhaft in Fig. 6 darge stellt, wo mehrere nicht-invertierende Gatterelemente LG₁LG_n zur Bildung eines Verzögerungs schaltungsteils eingesetzt sind. Wie aus Fig. 6 ersichtlich, besteht hinsichtlich des die vorlie gende Erfindung betreffenden Schaltungsteiles kein Unterschied, das heißt hinsichtlich des Schaltungsaufbaus, bei dem Kapazitäten über jeweilige Analogschalterelemente an den Ausgang jeweiliger Gatterelemente angeschlossen sind. Es bedarf keiner besonderen Erwähnung, daß nicht-invertierende Gatterelemente in gleicher Weise auch bei den anderen Ausführungsbeispie len eingesetzt werden können. Darüberhinaus gibt es Fälle, bei denen die Korrektur der Verzöge rungszeit zufriedenstellend erfolgen kann, selbst wenn mit dem Ausgang des Gatterelements der letzten Stufe keine Kapazität verbunden ist. Es kann also ausreichen, daß eine Kapazität jeweils über ein Analogschalterelement an den Verbindungspunkt zwischen zwei benachbarten Gatterelementen angeschlossen ist.A modification of the first embodiment of Fig. 1 is exemplified in Fig. 6 Darge, where several non-inverting gate elements LG ₁ LG _{n are used} to form a delay circuit part. As can be seen from FIG. 6, there is no difference with respect to the circuit part relating to the present invention, that is to say with regard to the circuit structure in which capacitors are connected to the output of respective gate elements via respective analog switch elements. There is no need to mention that non-inverting gate elements can also be used in the same way in the other embodiments. Furthermore, there are cases where the correction of the delay time can be done satisfactorily even if there is no capacitance associated with the output of the gate element of the last stage. It may therefore be sufficient for a capacitance to be connected via an analog switch element to the connection point between two adjacent gate elements.

Darüber hinaus ist bei dem dritten und dem vierten Ausführungsbeispiel dargestellt, daß drei Multiplexer zur Unterteilung in Gruppen bestehend aus einem, zwei bzw. vier Gatterelementen vorgesehen sind. Dies sind jedoch lediglich beispielhafte Darstellungen, die den Fall zeigen, wo die Anzahl von Gatterelementen um eins, zwei, drei, . . . in Schritten von einem Gatterelement erhöht werden kann, wie oben erwähnt. Erforderlichenfalls kann die Anzahl von Multiplexern, die Anzahl von Gatterelementen in den jeweiligen Gruppen, die durch die Multiplexer gebildet werden, etc. beliebig geändert werden. Außerdem kann die Verzögerungszeitkorrekturschaltung 3B des zweiten Ausführungsbeispiels von Fig. 3 in ähnlicher Weise ausgebildet werden wie das dritte oder vierte Ausführungsbeispiel.In addition, the third and fourth exemplary embodiments show that three multiplexers are provided for subdivision into groups consisting of one, two and four gate elements. However, these are only exemplary representations that show the case where the number of gate elements by one, two, three,. . . can be increased in steps from a gate element, as mentioned above. If necessary, the number of multiplexers, the number of gate elements in the respective groups formed by the multiplexers, etc. can be changed as desired. In addition, the delay time correction circuit 3 B of the second embodiment of FIG. 3 can be formed in a similar manner to the third or fourth embodiment.

Ferner kann bei den Ausführungsbeispielen, die in den Fig. 1, 3 bzw. 6 gezeigt sind, die Verzö gerungsschaltung so ausgebildet werden, daß die Analogschalterelemente in mehrere Gruppen unterteilt sind und das Analogschalterelement oder die Analogschalterelemente in jeder Gruppe einzeln und unabhängig von anderen Gatterelementgruppen ein- bzw. ausgeschaltet werden, wie dies in Fig. 5 dargestellt ist. In solch einem Fall können die Analogschalterelemente in mehrere Gruppen mit jeweils von einander verschiedenem Gewicht wie 1, 2, 4, . . . unterteilt werden, so daß das Gatterelement und die Kapazität schrittweise jeweils um eins erhöht werden können, wie bei dem Ausführungsbeispiel von Fig. 5 gezeigt, oder die Analogschaltere lemente können in mehrere Gruppen unterteilt werden, von denen jede lediglich ein Analog schalterelement oder irgendeine andere beliebige Anzahl von Analogschalterelementen enthält.Furthermore, in the embodiments shown in Figs. 1, 3 and 6, the delay circuit can be designed so that the analog switch elements are divided into several groups and the analog switch element or the analog switch elements in each group individually and independently of other gate element groups be turned on or off, as shown in Fig. 5. In such a case, the analog switch elements can be divided into several groups, each with a different weight such as 1, 2, 4,. . . 5, so that the gate element and the capacitance can be incrementally increased by one, as shown in the embodiment of Fig. 5, or the analog switch elements can be divided into several groups, each of which is only an analog switch element or any other arbitrary Contains number of analog switch elements.

Wie oben beschrieben können in dem Fall, wo eine Verzögerungsschaltung unter Verwendung von Gatterelementen aufgebaut ist, welche als MOS-IC ausgebildet sind, die Verzögerungszeiten solcher Verzögerungsschaltungen infolge von Unterschieden bei den Herstellungsverfahren der ICs ungleich sein. Durch Einsetzen der vorliegenden Erfindung bei solchen Verzögerungsschal tungen kann die Streuung der Verzögerungszeiten so korrigiert werden, daß mit jeder Verzöge rungsschaltung eine gewünschte Verzögerungszeit oder eine Verzögerungszeit nahe der gewünschte Verzögerungszeit erzielbar ist. Diese Korrektur der fertigungsbedingten Abwei chung der Verzögerungszeit läßt sich vorteilhaft in einer Zeittaktsignalgeneratorschaltung einsetzen, die eine Korrekturregelschaltung zur Regelung der Verzögerungszeit einer Verzöge rungsschaltung 3 auf einen Sollwert unter Verwendung der an die Verzögerungsschaltung angelegten Speisespannung als Stellgröße gemäß Darstellung in Fig. 7 aufweist. Durch die erfindungsgemäß erfolgende Korrektur der fertigungsbedingten Abweichung der Verzögerungs zeit von einem Sollwert kann der für die Regelung noch erforderliche Regelbereich reduziert werden. Folglich besteht keine Notwendigkeit für das Anlegen einer übermäßig hohen oder nied rigen Spannung als Verzögerungszeitsteuersignal an die Gatterelemente, was zu den Vorteilen führt, daß die Stehspannung des ICs nicht verschlechtert wird und somit die Zuverlässigkeit der Verzögerungsschaltung nicht gesenkt wird. Ferner können die Gatterelemente stabil betrieben werden.As described above, in the case where a delay circuit is constructed using gate elements formed as a MOS-IC, the delay times of such delay circuits may be uneven due to differences in the manufacturing processes of the ICs. By employing the present invention in such delay circuits, the spread of the delay times can be corrected so that a desired delay time or a delay time close to the desired delay time can be obtained with each delay circuit. This correction of the manufacturing-related deviation of the delay time can advantageously be used in a clock signal generator circuit which has a correction control circuit for regulating the delay time of a delay circuit 3 to a desired value using the supply voltage applied to the delay circuit as a manipulated variable as shown in FIG. 7. By correcting the manufacturing-related deviation of the delay time from a desired value according to the invention, the control range still required for the control can be reduced. As a result, there is no need to apply an excessively high or low voltage as a delay timing signal to the gate elements, which has the advantages that the withstand voltage of the IC is not deteriorated and thus the reliability of the delay circuit is not lowered. Furthermore, the gate elements can be operated stably.

Claims

1. Integrated circuit arrangement with a delay circuit ( 3 ), in which several logic gate elements (LG ₁ -LG _n ) are connected in series and a desired delay time can be achieved in accordance with the number of stages of gate elements, characterized by :
Analog switch elements (ANS₁-ANS _n ) which are connected at least to the connection points between two adjacent stages of gate elements,
capacitive elements (C₁-C _n ), each connected to a corresponding one of the analog switch elements, and
Control means for switching on / off each of the analog switch elements such that the delay time of the gate elements is adjustable in that the respective capacitive element is or is not connected to the corresponding connection point between two adjacent stages.

2. Circuit arrangement according to claim 1, characterized in that each of the Analog switch elements (ANS) is a transmission link circuit in which MOS fields fekttransistors (Q₁, Q₂) of different conductivity types are connected in parallel.

3. Circuit arrangement according to claim 1 or 2, characterized in that the Analog switch elements (ANS) are divided into several groups and the analog switch element ment or the analog switch elements of a respective group independently of that or those another group or groups can be switched on and off.

4. Circuit arrangement according to claim 1, 2 or 3, characterized in that at least one multiplexer (M1, M2, M3) for dividing the gate elements connected in series elements (LG) is provided in several groups.

5. Circuit arrangement according to claim 4, characterized in that only that Analog switch element (ANS) or the analog switch elements that are connected to the gate element (LG) or are connected to the gate elements of a respective group, regardless of the or those of another group or other groups can be switched on or off, that the capacitive element or the capacitive elements (C) with the corresponding gate element or the corresponding gate elements of the respective group are connected or are separated from him or her.