DE19622398C2 - Synchronhalbleiterspeichereinrichtung - Google Patents

Synchronhalbleiterspeichereinrichtung

Info

Publication number
DE19622398C2
DE19622398C2 DE19622398A DE19622398A DE19622398C2 DE 19622398 C2 DE19622398 C2 DE 19622398C2 DE 19622398 A DE19622398 A DE 19622398A DE 19622398 A DE19622398 A DE 19622398A DE 19622398 C2 DE19622398 C2 DE 19622398C2
Authority
DE
Germany
Prior art keywords
signal
internal clock
internal
clock signal
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE19622398A
Other languages
English (en)
Other versions
DE19622398A1 (de
Inventor
Masaaki Tanimura
Yasuhiro Konishi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE19622398A1 publication Critical patent/DE19622398A1/de
Application granted granted Critical
Publication of DE19622398C2 publication Critical patent/DE19622398C2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093Input synchronization
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408Address circuits
    • G11C11/4082Address Buffers; level conversion circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409Read-write [R-W] circuits 
    • G11C11/4093Input/output [I/O] data interface arrangements, e.g. data buffers
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits

Description

Die vorliegende Erfindung betrifft eine Synchronhalbleiterspeichereinrichtung. Insbesondere betrifft sie den Aufbau eines ein ex­ ternes Signal empfangenden Eingangspuffers in der Taktsyn­ chrontyp-Halbleiterspeichereinrichtung.
Verschiedene einen Hochgeschwindigkeitszugriff erlaubende Speicher-LSI-Schaltungen (LSI: Large Scale Integration) sind vorgeschlagen worden, um einen Unterschied der Betriebsge­ schwindigkeit zwischen einem Mikroprozessor und einem Spei­ cher zu eliminieren. Diese Speicher-LSI-Schaltungen sind da­ durch gekennzeichnet, daß durch ein Eingeben/Ausgeben von Daten in Synchronisation mit einem externen Taktsignal die wirksame Datenübertragungsrate vergrößert wird. Einer von derartigen in Synchronisation mit einem externen Taktsignal arbeitenden Synchronspeichern ist das Synchron-DRAM (nach­ stehend als SDRAM bezeichnet). Das SDRAM enthält eine Spei­ cherzelle, die im allgemeinen durch eine Speicherzelle vom dynamischen Typ mit einem Kondensator/einem Transistor ge­ bildet ist.
Fig. 13 zeigt ein Beispiel der Anordnung äußerer Stiftan­ schlüsse bei einem herkömmlichen SDRAM. Unter Bezugnahme auf Fig. 13 sind auf den beiden Seiten längs der Richtung der längeren Seite einer rechteckigen Verkappung (TSOP: Thin Small Outline Package) die äußeren Stiftanschlüsse ange­ ordnet. An den gegenüberliegenden Enden in der Richtung der längeren Seite der Verkappung sind Stiftanschlüsse P1 und P23, die eine Stromversorgungsspannung Vdd empfangen, und Stiftanschlüsse P2 und P24, die eine Massespannung Vss emp­ fangen, vorgesehen. Neben dem Stromversorgungs-Stiftanschluß P1 und dem Masse-Stiftanschluß P2 sind Stiftanschlüsse P3, P4 ... P7 und P8 zur Dateneingabe/-ausgabe angeordnet. Zwi­ schen diesen Dateneingangs/Datenausgangs-Stiftanschlüssen P3, P4, P7 und P8 sind die von einer Pufferschaltung zur Dateneingabe/-ausgabe verwendeten entsprechenden Stiftan­ schlüsse P5, P6 und P9, P10 zum Bereitstellen einer Masse­ spannung VssQ und einer Stromversorgungsspannung VddQ ange­ ordnet.
In der Nähe des Zentralabschnitts der Verkappung sind ex­ terne Steuersignale empfangende Stiftanschlüsse P11 bis P17 angeordnet. Ein Schreibberechtigungssignal ZWE ist an den Stiftanschluß P11 angelegt. Ein Spaltenadressenstrobesignal ZCAS ist an den Stiftanschluß P13 angelegt. Ein Zeilenadres­ senstrobesignal ZRAS ist an den Stiftanschluß P15 angelegt. Ein Chipwahlsignal ZCS ist an den Stiftanschluß P17 ange­ legt. Ein Referenzpotential Vref, das als Referenz zum Be­ stimmen des Hochpegels und des Tiefpegels eines externen Si­ gnals in einem Eingangspuffer, der später beschrieben wird, dient, ist an den Stiftanschluß P12 angelegt. Das Referenz­ potential Vref kann in anderer Form in der internen Schal­ tungseinrichtung verwendet sein.
Ein ein Betriebstiming des SDRAM festlegendes externes Takt­ signal CLK ist an den Stiftanschluß P14 angelegt. Ein Takt­ berechtigungssignal CKE, das festlegt, ob das externe Takt­ signal CLK gültig oder ungültig ist, ist an den Stiftan­ schluß P16 angelegt. An einen Stiftanschluß P18 ist kein externes Signal angelegt, so daß er folglich in einem Nicht­ verbindungszustand (NC-Zustand) gehalten ist.
An die Stiftanschlüsse P19, P20, P21 und P22 in dem unteren Abschnitt auf den beiden Seiten der Verkappung sind externe Adressensignale Ad angelegt.
Im Unterschied zu einem Standard-DRAM ist bei dem SDRAM ein auszuführender interner Betrieb festgelegt durch die Zu­ stände der externen Steuersignale ZWE, ZCAS, ZRAS und ZCS bei einer Zunahme des Taktsignals CLK. Die Art und Weise des Betriebs wird im folgenden unter Bezugnahme auf Fig. 14 be­ schrieben.
Unter Bezugnahme auf (a) der Fig. 14 wird bei einer zuneh­ menden Flanke des Taktsignals CLK durch Setzen des Chip­ wahlsignals ZCS und des Zeilenadressenstrobesignals ZRAS auf den L-Pegel und Setzen des Spaltenadressenstrobesignals ZCAS und des Schreibberechtigungssignals ZWE auf den H-Pegel ein Aktivbefehl angelegt und ein interner Betrieb des SDRAM aktiviert. Insbesondere wird gemäß dem Aktivbefehl ein Adressensignal X in das SDRAM aufgenommen und ein Speicher­ zellwahlbetrieb gemäß dem Adressensignal X gestartet.
Bei einer zunehmenden Flanke des Taktsignals CLK wird, wie in (b) der Fig. 14 gezeigt, durch Setzen des Chipwahlsi­ gnals ZCS und des Spaltenadressenstrobesignals ZCAS auf den L-Pegel und durch Setzen des Zeilenadressenstrobesignals ZRAS und des Schreibberechtigungssignals ZWE auf den H-Pegel ein Lesebefehl angelegt und ein Datenlesemodus bestimmt. Wenn der Lesebefehl angelegt ist, dann wird ein Adressensi­ gnal Y aufgenommen und in dem SDRAM ein Spaltenwahlbetrieb an den Speicherzellen gemäß dem Adressensignal Y ausgeführt, so daß die Daten Q der Speicherzelle in der gewählten Zeile und der gewählten Spalte ausgegeben werden. Im allgemeinen werden nach dem Verstreichen einer Taktzyklusperiode, die als "ZCAS-Latenz" nach dem Anlegen des Lesebefehls bezeich­ net wird, die gültigen Daten Q ausgegeben. In (b) der Fig. 14 ist ein Zustand dargestellt, bei welchem die ZCAS-Latenz gleich 1 ist.
Unter Bezugnahme auf (c) der Fig. 14 wird bei zunehmender Flanke des Taktsignals CLK durch Setzen des Chipwahlsignals ZCS, des Spaltenadressenstrobesignals ZCAS und des Schreib­ berechtigungssignals ZWE auf den L-Pegel und Setzen des Zei­ lenadressenstrobesignals ZRAS auf den H-Pegel ein Schreibbe­ fehl angelegt. Wenn der Schreibbefehl angelegt ist, wird ein Datenschreibbetrieb des SDRAM bestimmt und werden in dem Taktzyklus, in dem der Schreibbefehl angelegt ist, Daten D in den SDRAM aufgenommen und dann in die durch die Adressen­ signale X und Y bestimmte interne gewählte Speicherzelle ge­ schrieben.
Bei zunehmender Flanke des Taktsignals CLK wird, wie in (d) der Fig. 14 gezeigt, durch Setzen des Chipwahlsignals ZCS, des Zeilenadressenstrobesignals ZRAS und des Schreibberech­ tigungssignals ZWE auf den L-Pegel und durch Setzen des Spaltenadressenstrobesignals ZCAS auf den H-Pegel ein Vor­ ladebefehl angelegt. Wenn der Vorladebefehl angelegt ist, werden die Innenabschnitte des SDRAM in den Vorladezustand zurückgebracht und die Specherzellen, die gewählt worden sind, alle in einen nichtgewählten Zustand gebracht. Die internen Schaltungen des SDRAM werden alle in den vorgelade­ nen Zustand (Bereitschaftszustand) zurückgebracht.
Durch das Aufnehmen der externen Signale, das heißt des ex­ ternen Steuersignals, des Adressensignals und der Schreib­ daten, in die Einrichtung in Synchronisation mit der zuneh­ menden Flanke des Taktsignals CLK kann mit großer Geschwin­ digkeit ohne die Notwendigkeit dafür, einen durch eine Ver­ zerrung der externen Signale verursachten Timingspielraum zu berücksichtigen, der interne Betrieb gestartet werden, wo­ durch ein Hochgeschwindigkeitszugriff erlaubt wird. Da fer­ ner der Dateneingang/-ausgang in Synchronisation mit dem Taktsignal CLK ausgeführt wird, können mit großer Geschwin­ digkeit Daten geschrieben/gelesen werden. Wenn hier im all­ gemeinen in einem SDRAM ein Lesebefehl oder ein Schreibbe­ fehl angelegt ist, dann kann eine Anzahl von Daten, welche Anzahl als Abbruchlänge bezeichnet wird, gemäß dem zur Zeit des Anlegens des Befehls angelegten Adressensignal (Y-Adres­ se) kontinuierlich gelesen oder geschrieben werden.
Fig. 15 ist ein Blockschaltbild, das einen internen Aufbau des SDRAM schematisch darstellt. Unter Bezugnahme auf Fig. 15 enthält das SDRAM einen Taktpuffer 1 zum Puffern eines externen Taktsignals extCLK; eine CKE-Pufferschaltung 2, die ein externes Taktberechtigungssignal extCKE in Synchronisa­ tion mit einem Ausgangssignal aus dem Taktpuffer 1 aufnimmt und verriegelt, so daß sie ein internes Taktberechtigungssi­ gnal intCKE erzeugt; und eine Schaltung zum Erzeugen eines internen Taktes 4, die aktiviert ist, wenn das interne Takt­ berechtigungssignal intCKE aktiviert ist, so daß sie ein in­ ternes Taktsignal intCLK gemäß einem Ausgangssignal aus dem Taktpuffer 1 erzeugt. Wenn das interne Taktberechtigungssi­ gnal intCKE inaktiv ist, das heißt, wenn es anzeigt, daß das externe (interne) Taktsignal ungültig ist, dann legt die Schaltung zum Erzeugen eines internen Taktes 4 das interne Taktsignal intCLK auf den L-Pegel fest.
Das SDRAM enthält ferner eine Eingangspufferschaltung für ein externes Signal 6, welche die externen Signale ZCS, ZRAS, ZCAS und ZWE in Synchronisation mit der Zunahme des internen Taktsignals intCLK aufnimmt und verriegelt, so daß sie ein internes Steuersignal erzeugt; einen Befehlsdeco­ dierer 8 zum Erzeugen eines Signals, das einen gemäß dem in­ ternen Steuersignal aus dem Eingangspuffer für ein externes Signal 6 bestimmten Betriebsmodus bestimmt; und eine Schal­ tung zum Erzeugen eines internen Steuersignals 10 zum Erzeu­ gen eines notwendigen internen Steuersignals gemäß einem in­ ternen Betriebsmodusbestimmungssignal aus dem Befehlsdeco­ dierer 8. Die Schaltung zum Erzeugen eines internen Steuer­ signals 10 arbeitet auch in Synchronisation mit dem internen Taktsignal intCLK und aktiviert/deaktiviert verschiedene in­ terne Steuersignale gemäß dem internen Taktsignal intCLK.
Das SDRAM enthält ferner ein Speicherzellarray 12, das eine Mehrzahl von in einer Matrix angeordneten Speicherzellen MC enthält; eine Adressenpufferschaltung 14, die externe Adres­ sensignalbits Ad0 bis Adn in Synchronisation mit dem in­ ternen Taktsignal intCLK aufnimmt, so daß sie ein internes Adressensignal erzeugt; eine Zeilenwahlschaltung 16, die als Reaktion auf ein internes Steuersignal aus der Schaltung zum Erzeugen eines internen Steuersignals 10 aktiviert ist, so daß sie zum Wählen einer entsprechenden Zeile der Speicher­ zellen in dem Speicherzellarray 12 ein internes Zeilenadres­ sensignal X aus der Adressenpufferschaltung 14 decodiert; eine Spaltenwahlschaltung 18, die als Reaktion auf ein in­ ternes Steuersignal aus der Schaltung zum Erzeugen eines in­ ternen Steuersignals 10 aktiviert ist, so daß sie eine Spal­ te der Speicherzellen in dem Speicherzellarray 12 gemäß einem internen Spaltenadressensignal Y aus der Adressenpuf­ ferschaltung 14 wählt; eine Dateneingangs/Datenausgangspuf­ ferschaltung 20 zum Eingeben/Ausgeben von Daten in das In­ nere/aus dem Inneren der Speichereinrichtung unter der Steu­ erung der Schaltung zum Erzeugen eines internen Steuersi­ gnals 10 und eine Lese/Schreibschaltung 22 zum Übertragen von Daten zwischen der gewählten Speicherzelle des Speicher­ zellarrays 12 und dem Dateneingangs/Datenausgangspuffer 20 unter der Steuerung der Schaltung zum Erzeugen eines in­ ternen Steuersignals 10.
In dem Speicherzellarray 12 ist entsprechend jeder Zeile der Speicherzellen eine Wortleitung WL und entsprechend jeder Spalte der Speicherzellen MC ein Bitleitungspaar BLP ange­ ordnet.
Die sich auf die Zeilenwahl beziehende Schaltung 16 enthält einen das Zeilenadressensignal X decodierenden X-Decodierer, einen Wortleitungstreiber zum Treiben einer gewählten Wort­ leitung WL in den gewählten Zustand gemäß einem Ausgangssi­ gnal aus dem X-Decodierer, einen Abtastverstärker zum Ab­ tasten, Verstärken und Verriegeln der Daten der mit der ge­ wählten Wortleitung WL verbundenen Speicherzelle MC, und eine Schaltung zum Steuern der Aktivierung/Deaktivierung des Abtastverstärkers.
Die sich auf die Spaltenwahl beziehende Schaltung 18 enthält ein entsprechend jedem Bitleitungspaar BLP vorgesehenes IO- Gatter und einen das Spaltenadressensignal Y decodierenden Y-Decodierer zum Wählen eines IO-Gatters.
Die Lese/Schreibschaltung 22 enthält eine Mehrzahl von Regi­ stern für jedes Datenschreiben und jedes Datenlesen und führt das Schreiben/Lesen von Daten in Synchronisation mit dem internen Taktsignal intCLK als Reaktion auf ein aus der Schaltung zum Erzeugen eines internen Steuersignals 10 ange­ legtes Schreib/Lesebestimmungssignal aus.
Wie vorstehend beschrieben, sind die internen Betriebs­ timings alle durch das interne Taktsignal intCLK bestimmt. Wenn durch das Taktberechtigungssignal intCKE das interne Taktsignal intCLK auf den L-Pegel festgelegt ist, dann wird ein externes Signal (werden die externen Schreibdaten, das Adressensignalbit und das externe Steuersignal) nicht aufge­ nommen und die Schaltung zum Erzeugen eines internen Steuer­ signals 10 in dem Zustand des vorhergehenden Taktzyklus ge­ halten. Es gibt keine Änderung der Zustände der internen Si­ gnale, und daher werden keine Signalleitungen geladen/entla­ den, so daß der Stromverbrauch verkleinert werden kann.
Die Fig. 16A und 16B sind Darstellungen, welche die Funk­ tion des externen Taktberechtigungssignals extCKE darstel­ len. Unter Bezugnahme auf Fig. 16A wird in einem Taktzyklus 0, wenn das externe Taktberechtigungssignal extCKE auf dem H-Pegel ist, in Synchronisation mit dem externen Taktsignal extCLK in einem darauffolgenden Taktzyklus 1 das interne Taktsignal intCLK erzeugt. Der Zustand des internen Taktsi­ gnals intCLK im Taktzyklus 0 ist durch den Zustand des Si­ gnals extCKE im vorhergehenden Taktzyklus bestimmt.
Wenn in dem Taktzyklus 1 das externe Taktberechtigungssignal extCKE bei einer zunehmenden Flanke des externen Taktsignals extCLK auf den L-Pegel gesetzt ist, dann wird in einem da­ rauffolgenden Taktzyklus 2 der interne Takt intCLK auf den L-Pegel festgelegt. Insbesondere wird im Taktzyklus 2 das Zunehmen des internen Taktsignals intCLK verhindert. Daher wird im Taktzyklus 2 das SDRAM in demselben Zustand wie im Taktzyklus 1 gehalten.
Fig. 16B ist eine Darstellung, welche darstellt, wie beim Datenschreiben/-lesen das externe Taktberechtigungssignal extCKE verwendet wird. In Fig. 16B sind die externen Steu­ ersignale ZCS, ZRAS, ZCAS und ZWE insgesamt als BEFEHL dar­ gestellt.
Wenn das externe Taktberechtigungssignal extCKE auf den H- Pegel gesetzt und in einem Taktzyklus 1 ein Schreibbefehl angelegt ist, dann werden bei einer zunehmenden Flanke des externen Taktsignals extCLK Daten D0 aufgenommen. Wenn das externe Taktberechtigungssignal extCKE auf den L-Pegel ge­ setzt ist, dann wird die Erzeugung eines internen Taktsi­ gnals in einem Taktzyklus 3 gestoppt. In diesem Zustand wer­ den, selbst wenn er im Taktzyklus 2 ist, im Taktzyklus 2 Daten D1 aufgenommen, und dann nimmt das externe Taktsignal extCLK im Taktzyklus 3 zu, wobei darauffolgende Daten D2 nicht aufgenommen werden, da das interne Taktsignal nicht erzeugt wird. Daher legt eine CPU (Zentralverarbeitungsein­ heit), die eine externe Steuereinrichtung ist, in einem da­ rauffolgenden Taktzyklus 4 dieselben Daten D2 an. Folglich wird in dem Taktzyklus 4 infolge des Zurückkehrens des Si­ gnals extCKE auf den H-Pegel ein internes Taktsignal erzeugt und werden die Daten D2 aufgenommen, und in einem Taktzyklus 5 werden Daten D3 aufgenommen. In Fig. 16B ist die Abbruch­ länge beispielsweise auf 4 festgesetzt. Hier bedeutet die Abbruchlänge die Anzahl von Daten, die kontinuierlich ge­ schrieben oder gelesen werden können, wenn ein Schreibbefehl oder ein Lesebefehl angelegt ist. Zur Zeit des Datenschrei­ bens kann daher durch Halten des externen Taktberechtigungs­ signals extCKE auf dem L-Pegel für eine Periode von 1 Takt­ zyklus der gültige Zustand der Daten D2 länger gemacht und das Schreibtiming der Daten D3 um 1 Taktzyklus verzögert werden. Selbst wenn durch die CPU die Schreibdaten D3 nicht bereitgestellt sind, kann bis zur Erzeugung der Daten D3 das Datenschreibtiming verzögert werden. Wenn bei zunehmender Flanke des externen Taktsignals extCLK die Schreibdaten kon­ tinuierlich angelegt sind und im Taktzyklus 4 die Daten D3 zu schreiben sind, während die Daten D3 noch nicht bereit­ gestellt sind, dann wird es durch Verwenden des externen Taktberechtigungssignals extCKE möglich, das Schreiben so­ lange zu verzögern, bis die Daten D3 bereitgestellt sind. Daher können gemäß dem Betriebstiming der externen CPU Daten geschrieben werden.
Wenn in einem Taktzyklus 6 ein Lesebefehl angelegt und das externe Taktberechtigungssignal extCKE auf den H-Pegel fest­ gelegt ist, dann werden in einem Taktzyklus 10 nach dem Ver­ streichen der ZCAS-Latenz gültige Daten Q0 ausgegeben und in entsprechenden Taktzyklen 11, 12 und 13 Daten Q1, Q2 und Q3 gelesen. Hier ist die ZCAS-Latenz beispielsweise gleich 3. Wenn in einem Taktzyklus 7 das externe Taktberechtigungssi­ gnal extCKE auf den L-Pegel gesetzt ist, dann wird in einem Taktzyklus 8 die Erzeugung des internen Taktsignals ge­ stoppt, wird für einen Taktzyklus der Datenlesebetrieb ge­ stoppt, wird die ZCAS-Latenz um 1 Zyklus äquivalent länger gemacht und werden daher nach dem Verstreichen von 4 Takt­ zyklen, das heißt in einem Taktzyklus 11, die gültigen Daten Q0 ausgegeben.
Wenn in dem Taktzyklus 11 das externe Taktberechtigungssi­ gnal extCKE wieder auf den L-Pegel gesetzt ist, dann wird in einem Taktzyklus 12 die Erzeugung des internen Taktsignals gestoppt und werden daher die Daten Q1, die im Taktzyklus 11 intern gelesen und im Taktzyklus 12 festgelegt worden sind, in einem Taktzyklus 13 auch gültig gehalten. Da das externe Taktberechtigungssignal extCKE danach auf dem H-Pegel gehal­ ten wird, werden in entsprechenden Taktzyklen 14 und 15 die übrigen Daten Q2 und Q3 gelesen. Daher kann auch bei diesem Datenlesebetrieb das Timing zum Datenlesen aus dem SDRAM entsprechend danach eingestellt werden, ob die CPU bereit ist, Daten zu empfangen.
Außer dem eine Verzögerung des Dateneingangs/Datenausgangs­ timings vorsehenden Aufbau wird die Erzeugung des internen Taktsignals gestoppt, und daher kann durch kontinuierliches Festlegen des externen Taktsignals extCKE auf den L-Pegel das interne Taktsignal intCLK auf dem L-Pegel konstant fest­ gelegt sein. Daher wird der interne Zustand des SDRAM nicht geändert, und der Stromverbrauch kann verkleinert werden. Insbesondere kann das Aufnehmen eines externen Signals in Synchronisation mit dem externen Taktsignal extCLK zur Zeit der Bereitschaft gestoppt werden, wobei eine Änderung des Zustandes der internen Signale verhindert und daher der Stromverbrauch im Bereitschaftszustand verkleinert werden kann.
Fig. 17A zeigt einen beispielhaften Aufbau des Taktpuffers 1 und der Schaltung zum Erzeugen eines internen Taktes 4, welche in Fig. 15 dargestellt sind. Unter Bezugnahme auf Fig. 17A enthält der Taktpuffer 1 einen Eingangspuffer 1a zum Puffern des externen Taktsignals extCLK und einen Inver­ ter 1b zum Invertieren eines Ausgangssignals aus dem Puffer 1a. Ein erstes internes Taktsignal intCLK0 wird aus dem In­ verter 1b ausgegeben. Ein internes Taktsignal intZCLK0 mit einer zu dem externen Taktsignal extCLK komplementären Logik wird aus dem Puffer 1a erzeugt.
Die Schaltung zum Erzeugen eines internen Taktes 4 enthält eine NOR-Schaltung 4a', die das interne Taktberechtigungs­ signal intCKE aus dem CKE-Puffer 2 und das interne Taktsi­ gnal intZCLK0 aus dem Puffer 1a empfängt, und einen Inverter 4b, der ein Ausgangssignal aus der NOR-Schaltung 4a' inver­ tiert. Aus der NOR-Schaltung 4a' wird ein internes Taktsi­ gnal intCLK als zweites internes Taktsignal ausgegeben, und ein komplementäres internes Taktsignal intZCLK wird aus dem Inverter 4b ausgegeben.
Fig. 17B zeigt einen beispielhaften Aufbau des in Fig. 15 dargestellten CKE-Puffers 2. Unter Bezugnahme auf Fig. 17B enthält der CKE-Puffer 2 einen Puffer 2a, der das externe Taktberechtigungssignal extCKE puffert, eine erste Verriege­ lungsschaltung 2b zum Verriegeln und Ausgeben eines Aus­ gangssignals aus dem Puffer 2a in Synchronisation mit dem internen Taktsignal intCLK0 und eine zweite Verriegelungs­ schaltung 2c zum Verriegeln und Ausgeben eines Ausgangssi­ gnals aus der ersten Verriegelungsschaltung 2b in Synchroni­ sation mit dem internen Taktsignal intZCLK0.
Die erste Verriegelungsschaltung 2b enthält einen Tri-State- Inverter 21a, der durch die internen Taktsignale intCLK0 und intZCLK0 selektiv aktiviert wird. Der Tri-State-Inverter 21a ist aktiviert, wenn das interne Taktsignal intCLK0 auf dem L-Pegel ist, und er invertiert ein aus dem Puffer 2a ange­ legtes Signal. Wenn das interne Taktsignal intCLK0 auf dem H-Pegel ist, dann ist der Tri-State-Inverter 21a deaktiviert und in einen Ausgangshochimpedanzzustand gesetzt.
Die erste Verriegelungsschaltung 2b enthält ferner einen In­ verter 21b, der ein Ausgangssignal aus dem Tri-State-Inver­ ter 21a empfängt, einen Inverter 21c zum Invertieren eines Ausgangssignals aus dem Inverter 21b und zum Übertragen des­ selben in einen Eingangsabschnitt des Inverters 21b, einen Inverter 21d, der das Ausgangssignal aus dem Inverter 21b empfängt, eine NAND-Schaltung 21e, die das interne Taktsi­ gnal intCLK0 und ein Ausgangssignal aus dem Inverter 21d empfängt, eine NAND-Schaltung 21f, die das interne Taktsi­ gnal intCLK0 und das Ausgangssignal aus dem Inverter 21b empfängt, eine NAND-Schaltung 21g, die am einen Eingang ein Ausgangssignal aus der NAND-Schaltung 21e empfängt, und eine NAND-Schaltung 21h, die ein Ausgangssignal aus der NAND- Schaltung 21f und ein Ausgangssignal CKE0 aus der NAND- Schaltung 21g empfängt. Ein Ausgangssignal aus der NAND- Schaltung 21h ist an den anderen Eingang der NAND-Schaltung 21g angelegt. Die NAND-Schaltungen 21g und 21h bilden ein Flipflop.
Die zweite Verriegelungsschaltung 2c enthält eine NAND- Schaltung 22a, die das interne Taktsignal intZCLK0 und ein Ausgangssignal CKE0 aus der NAND-Schaltung 21g empfängt, eine NAND-Schaltung 22b, die das interne Taktsignal intZCLK0 und das Ausgangssignal ZCKE0 aus der NAND-Schaltung 21h emp­ fängt, eine NAND-Schaltung 22c, die am einen Eingang ein Ausgangssignal aus der NAND-Schaltung 22a empfängt, und eine NAND-Schaltung 22d, die ein Ausgangssignal aus der NAND- Schaltung 22b und ein Ausgangssignal aus der NAND-Schaltung 22c empfängt, so daß sie ein komplementäres internes Taktbe­ rechtigungssignal intZCKE ausgibt. Das aus der NAND-Schal­ tung 22c ausgegebene interne Taktberechtigungssignal intCKE ist an den anderen Eingang der NAND-Schaltung 22d angelegt. Das interne Taktberechtigungssignal intZCKE wird aus der NAND-Schaltung 22d ausgegeben. Die NAND-Gatter 22c und 22d bilden ein Flipflop. Sowohl der Betrieb des Taktpuffers und der Schaltung zum Erzeugen eines internen Taktes, welche in Fig. 17A gezeigt sind, als auch der Betrieb des in Fig. 17B dargestellten CKE-Puffers werden mit Bezugnahme auf Fig. 18, die eine Darstellung von Wellenformen ist, beschrie­ ben.
Wenn in einem Taktzyklus 0 das externe Taktsignal extCLK auf den H-Pegel zunimmt, während das externe Taktberechtigungs­ signal extCKE auf dem H-Pegel ist, dann wird das interne Taktsignal intZCLK0 aus dem Eingangspuffer 1a des Taktpuf­ fers 1 auf den L-Pegel gesetzt und nimmt das Ausgangssignal aus dem Inverter 1b auf den H-Pegel zu. Inzwischen ist in dem CKE-Puffer 2 das Ausgangssignal aus dem Puffer 2a auf dem L-Pegel, da der Puffer 2a eine Invertierfunktion hat. In der ersten Verriegelungsschaltung 2b wird der Tri-State-In­ verter 21a als Reaktion auf die Zunahme des internen Taktsi­ gnals intCLK0 in den Ausgangshochimpedanzzustand gesetzt und mittels der Inverter 21b und 21c das vor der Zunahme des in­ ternen Taktsignals intCLK0 angelegte H-Pegel-Signal verrie­ gelt.
Jede der NAND-Schaltungen 21e und 21f funktioniert als Re­ aktion auf die Zunahme des internen Taktsignals intCLK0 als Inverter, und diese Schaltungen invertieren die aus den In­ vertern 21d und 21b angelegten Signale und legen die inver­ tierten Signale an die entsprechenden NAND-Schaltungen 21g und 21h an. In diesem Zustand erreicht das Ausgangssignal aus der NAND-Schaltung 21e den L-Pegel, und als Reaktion da­ rauf erreicht das Signal CKE0 aus der NAND-Schaltung 21g den H-Pegel. In der zweiten Verriegelungsschaltung 2c nimmt das interne Taktsignal intZCLK0 auf den L-Pegel ab. Daher errei­ chen die Ausgangssignale aus den NAND-Schaltungen 22a und 22b den H-Pegel und wird die zweite Verriegelungsschaltung 2c in einen Verriegelungszustand gesetzt, in welchem ein vor der Abnahme des internen Taktsignals intZCLK0 angelegtes Si­ gnal beibehalten wird. In diesem Zustand ist das interne Taktberechtigungssignal intCKE auf dem H-Pegel, während das komplementäre interne Taktberechtigungssignal intZCKE auf dem L-Pegel ist. In der Schaltung zum Erzeugen eines in­ ternen Taktes 4 funktioniert daher die NOR-Schaltung 4a' als Inverter, und sie invertiert das aus dem Puffer 1a des Takt­ puffers 1 angelegte Signal und erzeugt das interne Taktsi­ gnal intCLK. Diese Zustände der Signale intCKE und intZCKE werden als Reaktion auf die Zunahme des internen Taktsignals intZCLK festgelegt. Ob das interne Taktsignal intCLK erzeugt wird oder nicht, wird daher in dem Taktzyklus 0 in Abhängig­ keit von dem Zustand des externen Taktberechtigungssignals extCKE des vorhergehenden Zyklus bestimmt.
In einem Taktzyklus 1 wird bei zunehmender Flanke des ex­ ternen Taktsignals extCLK das externe Taktberechtigungssi­ gnal extCKE auf den L-Pegel gesetzt. In diesem Zustand nimmt gemäß dem externen Taktsignal extCLK das interne Taktsignal intCLK0 auf den H-Pegel zu, wobei die erste Verriegelungs­ schaltung 2b das aus dem Puffer 2a angelegte externe Taktbe­ rechtigungssignal extCKE verriegelt und dasselbe ausgibt. Daher nimmt als Reaktion auf die Zunahme des internen Takt­ signals intCLK0 das Ausgangssignal CKE0 aus der ersten Ver­ riegelungsschaltung 2b auf den L-Pegel ab. Inzwischen ist die zweite Verriegelungsschaltung 2c im Verriegelungszu­ stand, da das interne Taktsignal intZCLK0 auf dem L-Pegel ist, und daher hält sie das interne Taktberechtigungssignal intCKE auf dem H-Pegel und das komplementäre interne Taktbe­ rechtigungssignal intZCKE auf dem L-Pegel.
Daher funktioniert in dem Taktzyklus 1 die NOR-Schaltung 4a' als Inverter und wird gemäß einem Signal aus dem Puffer 1a das interne Taktsignal intCLK erzeugt. Wenn im Taktzyklus 1 das interne Taktsignal intCLK0 (das externe Taktsignal extCLK) auf den L-Pegel abnimmt, dann wird in der ersten Verriegelungsschaltung 2b der Tri-State-Inverter 21a akti­ viert, und er invertiert das H-Pegel-Signal aus dem Puffer 2a. Doch die NAND-Schaltungen 21d und 21f halten die Aus­ gangssignale aus ihm auf dem H-Pegel, da das interne Taktsi­ gnal intCLK0 auf dem L-Pegel ist, und daher werden die Aus­ gangszustände der NAND-Schaltungen 21g und 21h nicht geän­ dert. Daher wird das Ausgangssignal CKE0 aus der ersten Ver­ riegelungsschaltung 21b auf dem L-Pegel gehalten. Inzwischen wird als Reaktion auf die Zunahme des internen Taktsignals intZCLK0 die zweite Verriegelungsschaltung in einen Durch­ gangszustand gesetzt, und sie läßt das aus der ersten Ver­ riegelungsschaltung 2b angelegte Signal durch und verriegelt es. Als Reaktion darauf erreicht das interne Taktberechti­ gungssignal intCKE den L-Pegel und das komplementäre interne Taktberechtigungssignal intZCKE den H-Pegel.
Im Ergebnis ist in der Schaltung zum Erzeugen eines internen Taktes 4 das Ausgangssignal aus der NOR-Schaltung 4a' auf den L-Pegel und das interne Taktsignal intCLK auf den L-Pe­ gel festgelegt. Die zweite Verriegelungsschaltung 2c behält das interne Taktberechtigungssignal intCKE auf dem L-Pegel bei, bis das interne Taktsignal intZCLK0 wieder auf den H- Pegel zunimmt (das heißt, bis das interne Taktsignal intCLK0 auf den L-Pegel abnimmt). Selbst wenn in dem Taktzyklus 2 daher gemäß dem externen Taktsignal extCLK das interne Takt­ signal intCLK0 zunimmt, hat die NOR-Schaltung 4a' ihr Aus­ gangssignal auf den L-Pegel festgelegt und wird das Zunehmen (die Erzeugung) des internen Taktsignals intCLK verhindert.
Wenn in dem Taktzyklus 2 das externe Taktberechtigungssignal extCKE auf dem H-Pegel ist, dann wird als Reaktion auf die Zunahme des internen Taktsignals intCLK0 die erste Verriege­ lungsschaltung 2b in den Verriegelungszustand gesetzt, und gemäß dem während dieser Zeit aufgenommenen Signal mit dem H-Pegel bringt sie das Ausgangssignal CKE0 auf den H-Pegel zurück.
Wenn daher als Reaktion auf die Abnahme des internen Taktsi­ gnals intCLK0 die zweite Verriegelungsschaltung 20 in den Durchgangszustand gesetzt ist, dann wird das interne Taktbe­ rechtigungssignal intCKE auf den H-Pegel und das komplemen­ täre interne Taktsignal intZCKE auf den L-Pegel gesetzt. In einem Taktzyklus 3 nimmt daher gemäß der Zunahme des ex­ ternen Taktsignals extCLK das interne Taktsignal intCLK auf den H-Pegel zu.
Wie vorstehend beschrieben, wird in der ersten Verriege­ lungsschaltung 2b das externe Taktberechtigungssignal ver­ riegelt und gemäß dem internen Taktsignal intCLK0 verschoben und wird gemäß dem internen Taktsignal intZCLK0 in der zwei­ ten Verriegelungsschaltung 2c das Ausgangssignal aus der ersten Verriegelungsschaltung 2b verschoben. Daher ändert sich mit einer Verzögerung eines halben Zyklus des externen Taktsignals extCLK das interne Taktberechtigungssignal intCKE und wird für 1 Taktzyklus der geänderte Zustand bei­ behalten. Nach der Abnahme des internen Taktsignals intCLK kann folglich das interne Taktsignal intCLK auf dem L-Pegel während des darauffolgenden Taktzyklus sicher gehalten wer­ den. Ferner wird die zweite Verriegelungsschaltung aus dem Verriegelungszustand freigegeben und als Reaktion auf die Abnahme des internen Taktsignals intCLK0 in den Durchgangs­ zustand gesetzt. Wenn daher das externe Taktberechtigungs­ signal extCKE auf den H-Pegel gesetzt ist, dann kann das in­ terne Taktsignal intCLK in dem aktiven Zustand des H-Pegels im darauffolgenden Taktzyklus sicher gehalten werden.
Wie vorstehend beschrieben, wird gemäß dem internen Taktsi­ gnal intCLK0 das externe Taktberechtigungssignal extCKE mit­ tels der ersten und der zweiten Verriegelungsschaltung 2b und 2c aufeinanderfolgend verschoben. Wenn daher das externe Taktberechtigungssignal extCKE auf einen ungültigen Zustand des externen Taktsignals anzeigenden L-Pegel gesetzt ist, dann kann im darauffolgenden Taktzyklus das interne Taktsignal intCLK auf den L-Pegel sicher festgelegt werden.
Da die Betriebsgeschwindigkeit von verschiedenen Halbleiter­ einrichtungen als Bestandteilen eines Systems vergrößert worden ist, sind neue Standards von Schnittstellen vorge­ schlagen worden, um eine Hochgeschwindigkeitssignalausbrei­ tung in dem System zu erlauben. Derartige neue Standards ent­ halten die GTL (Gunning Transceiver Logic), die CTT (Center Tapped Terminated), die HSTL (High Speed Transceiver Logic) und die SSTL (Stub Series Terminated Logic oder Stub Series Terminated Transceiver Logic). In diesen Schnittstellen wird die Amplitude eines Eingangssignals kleiner gemacht, wobei die Zeit zum Laden/Entladen von Signalleitungen kürzer ge­ macht wird, um den Stromverbrauch zu verkleinern und die Be­ triebsgeschwindigkeit zu vergrößern. Zum Beispiel wird in der HSTL und der CTT die Amplitude eines Eingangssignals so bestimmt, daß sie in einem Bereich einer Referenzspannung Vref ± 0,2 V ist. Daher muß ein in einem Empfangsseitenele­ ment vorgesehener Eingangspuffer ein Signal mit derartig kleiner Amplitude verstärken. Bei diesen neuen Standards sind die H- und L-Pegel-Amplituden relativ zur Referenzspan­ nung festgelegt, und daher muß ein Eingangspuffer eine Dif­ ferenzverstärkungsschaltung aufweisen.
Fig. 19 zeigt den Aufbau einer ersten Stufe eines herkömm­ lichen Eingangspuffers. Hier bedeutet die erste Stufe einer Eingangspuffereinrichtung einen ein externes Signal direkt empfangenden Pufferschaltungsabschnitt, der dem Puffer 1a oder 2a entspricht.
Unter Bezugnahme auf Fig. 19 enthält der Eingangspuffer der ersten Stufe einen p-Kanal-MOS-Transistor PQ1 mit einem Lei­ tungsknoten (Source), der mit einem eine Stromversorgungs­ spannung Vdd liefernden Stromversorgungsknoten verbunden ist, und einem Gate und einem anderen Leitungsknoten (Drain), der mit einem Knoten N1 verbunden ist; einen p- Kanal-MOS-Transistor PQ2 mit einem Leitungsknoten, der mit dem Stromversorgungsknoten verbunden ist, einem Gate, das mit dem Knoten N1 verbunden ist, und einem anderen Leitungs­ knoten, der mit einem Ausgangsknoten N2 verbunden ist; einen n-Kanal-MOS-Transistor NQ1 mit einem Leitungsknoten, der mit einem eine Massespannung Vss liefernden Masseknoten verbun­ den ist, einem Gate, das so geschaltet ist, daß es eine Re­ ferenzspannung Vref empfängt, und einem anderen Leitungs­ knoten, der mit dem Knoten N1 verbunden ist; und einen n- Kanal-MOS-Transistor NQ2 mit einem Leitungsknoten, der mit dem Masseknoten verbunden ist, einem Gate, das so geschaltet ist, daß es ein externes Signal EXT empfängt, und einem anderen Leitungsknoten, der mit dem Ausgangsknoten N2 ver­ bunden ist. Bei dem Aufbau des Eingangspuffers der ersten Stufe bilden die p-Kanal-MOS-Transistoren PQ1 und PQ2 eine Stromspiegelschaltung. Das externe Signal EXT kann ein be­ liebiges aus außen angelegten Steuersignalen ZCS, ZRAS, ZCAS und ZWE, dem Adressensignal Add und den Schreibdaten D sein.
Wenn das externe Signal EXT größer als das Referenzpotential Vref ist, dann wird der Leitwert des n-Kanal-MOS-Transistors NQ2 größer als derjenige des n-Kanal-MOS-Transistors NQ1. Der MOS-Transistor NQ1 empfängt einen Strom aus dem p-Kanal- MOS-Transistor PQ1, und ein Strom mit derselben Größe wie der durch den p-Kanal-MOS-Transistor PQ1 hindurchfließende Strom fließt durch den p-Kanal-MOS-Transistor PQ2 hindurch (vorausgesetzt, daß die MOS-Transistoren PQ1 und PQ2 die­ selbe Größe haben). In diesem Zustand wird daher der durch den MOS-Transistor PQ2 hindurchfließende Strom insgesamt durch den MOS-Tranistor NQ2 hindurch in den Masseknoten ent­ laden, und der Knoten N2 erreicht den L-Pegel.
Wenn inzwischen der Potentialpegel des externen Signals EXT kleiner als die Referenzspannung Vref ist, dann wird der Leitwert des n-Kanal-MOS-Transistors NQ1 größer als der­ jenige des MOS-Transistors NQ2. In diesem Zustand wird der durch den p-Kanal-MOS-Transistor PQ2 hindurchfließende Strom größer als der durch den n-Kanal-MOS-Transistor NQ2 hin­ durchfließende Strom und der Potentialpegel in dem Knoten N2 auf den H-Pegel gesetzt.
Durch Verwenden einer derartigen Differenzverstärkungsschal­ tung, wie in Fig. 19 gezeigt, in dem Eingangspuffer der ersten Stufe wird es möglich, durch eine Hochgeschwindig­ keitsverstärkung ein internes Signal ZOUT mit großer Ampli­ tude zu erzeugen, selbst wenn das externe Signal EXT eine kleine Amplitude hat.
Die Referenzspannung Vref ist im allgemeinen auf dem Poten­ tialpegel einer Zwischenspannung (Vdd + Vss)/2 zwischen der Stromversorgungsspannung Vdd und der Massespannung Vss. Die Amplitude des externen Signals EXT ist in einem Bereich von Vref ± 0,2 V (im Falle der HSTL- und der CTT-Schnittstelle; bei der GTL ist sie Vref ± 0,05 V). Wenn jedoch der Poten­ tialpegel des externen Signals EXT auf den Pegel der Strom­ versorgungsspannung Vdd oder der Massespannung Vss festge­ legt ist, wie beispielsweise zur Zeit der Bereitschaft, dann ist die Referenzspannung Vref auf dem Zwischenpotentialpe­ gel, und daher fließt in der Differenzverstärkungsschaltung aus dem Stromversorgungsknoten in den Masseknoten immer Strom. Wenn insbesondere das externe Signal EXT auf dem Pe­ gel der Stromversorgungsspannung Vdd ist, dann fließt durch den MOS-Transistor NQ2 hindurch in den Masseknoten Strom, und wenn das externe Signal EXT auf dem Pegel der Massespan­ nung Vss ist, dann fließt durch den MOS-Transistor NQ1 hin­ durch in den Masseknoten Strom.
Wenn die Speicherkapazität des SDRAM zunimmt, dann wird die Anzahl von Adressensignalbits empfangenden Eingangspuffern vergrößert werden, und wenn Daten mit Mehrfachbits einzu­ geben/auszugeben sind, dann wird die Anzahl von Datenein­ gangspuffern ebenfalls vergrößert. Da es ferner dazu kommt, daß das SDRAM viele Funktionen hat, werden die Arten von ex­ ternen Steuersignalen vermehrt werden. Wenn daher in dieser Art und Weise die Anzahl von externen Signalen vergrößert wird, dann wird folglich die Anzahl von Eingangspuffern ver­ größert werden, und wenn in dem Eingangspuffer der ersten Stufe eine derartige Differenzverstärkerschaltung, wie in Fig. 19 gezeigt, verwendet wird, dann wird der durch die Differenzverstärkungsschaltung hindurch konstant fließende Strom groß, wodurch die Verwirklichung eines SDRAM mit klei­ nem Stromverbrauch verhindert wird.
Die US 5 469 386 beschreibt eine Synchronhalbleiterspeicherein­ richtung mit einem Signaleingabepuffer, der als ein CMOS-Inver­ ter in einem Eigen-Auffrisch-Betriebsmodus ausgebildet ist und der in eine Stromspiegelpufferschaltung in anderen Betriebsmodi umgeschaltet wird, so daß ein Stromverbrauch in dem Eigen-Auf­ frisch-Betriebsmodus reduziert wird.
Die US 5 229 966 beschreibt eine Halbleiterspeichereinrichtung mit einer Stromquellenspannungs-Umwandlungsschaltung, einer pe­ ripheren Schaltung und einem Transistor, der zwischen der Stromquellenspannungs-Umwandlungsschaltung und der peripheren Schaltung geschaltet ist, wobei der Transistor als Reaktion auf ein Steuersignal die Stromquellenspannungs-Umwandlungsschaltung und die periphere Schaltung voneinander elektrisch trennt.
Aufgabe der vorliegenden Erfindung ist es, eine Synchronhalb­ leiterspeichereinrichtung vorzusehen, die eine bedeutsame Ver­ kleinerung des Stromverbrauchs durch den Eingangspuffer er­ laubt.
Die Aufgabe wird durch die Synchronhalbleiterspeichereinrich­ tung des Anspruches 1 gelöst.
Weiterbildungen der Erfindung sind in den Unteransprüchen ange­ geben.
Die Synchronhalbleiterspeichereinrichtung kann ohne Beeinflus­ sung des Zugriffsbetriebes den Stromverbrauch im Eingangspuffer sicher verkleinern, selbst wenn das externe Taktsignal eine große Frequenz aufweist.
Das Eingangspufferberechtigungssignal wird als Reaktion auf das externe Taktberechtigungssignal gemäß dem ersten in­ ternen Taktsignal erzeugt, und der Strompfad der Eingangs­ pufferschaltung wird gemäß dem Eingangspufferberechtigungs­ signal gesperrt. Das Eingangspufferberechtigungssignal wird gemäß dem externen Taktberechtigungssignal erzeugt, und in dem Zyklus, in welchem die Erzeugung des zweiten internen Taktsignals gestoppt ist, wird das Innere der Einrichtung im Zustand des vorhergehenden Zyklus beibehalten. Daher ist es nicht notwendig, ein externes Signal aufzunehmen. Daher wird die Eingangspufferschaltung nur dann in den Betriebszustand gesetzt, wenn es notwendig ist, und wird der Strompfad der Eingangspufferschaltung gesperrt, wenn es nicht notwendig ist. Daher kann der Stromverbrauch verkleinert werden, ohne den Schaltungsbetrieb zu beeinflussen.
Ferner wird gemäß dem externen Taktberechtigungssignal in Synchronisation mit dem ersten internen Taktsignal das Ein­ gangspufferberechtigungssignal erzeugt. In einem Zyklus, in welchem das externe Taktberechtigungssignal aktiviert ist, das heißt in dem Zyklus, in welchem das interne Taktsignal aus einem ungültigen Zustand in einen gültigen Zustand zu­ rückkehrt, ändert sich daher gemäß dem externen Taktberech­ tigungssignal in dem Zyklus, in welchem das interne Taktsi­ gnal ungültig gemacht ist, das Eingangspufferberechtigungs­ signal. Folglich wird es möglich, das Eingangspufferberech­ tigungssignal vor dem Anlegen des aufzunehmenden externen Signals (vor dem Setzen) zu aktivieren und die Eingangspuf­ ferschaltung in den Betriebszustand zu setzen. Daher kann selbst bei einem Betrieb mit großer Geschwindigkeit die Setzzeit des externen Signals gesichert und gemäß dem ex­ ternen Signal ein internes Signal sicher erzeugt werden.
Da ferner die Verriegelungsschaltung und die Schaltung zum Erzeugen eines internen Signals im wesentlichen denselben Aufbau miteinander haben, ist das externe Signal schon auf­ genommen und das interne Signal festgesetzt worden, wenn der Zustand des Eingangspufferberechtigungssignals festgelegt ist. Daher kann in der Einrichtung das notwendige externe Signal sicher aufgenommen werden.
Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der folgenden Beschreibung von Ausführungsformen anhand der Figuren. Von den Figuren zeigen:
Fig. 1 den Aufbau eines Start-SDRAM gemäß einer Aus­ führungsform der vorliegenden Erfindung;
Fig. 2 eine Timingdarstellung, welche den Betrieb des in Fig. 1 gezeigten Aufbaus darstellt;
Fig. 3 eine Timingdarstellung, die ein Problem des in Fig. 1 gezeigten Aufbaus darstellt;
Fig. 4 den Aufbau eines Hauptabschnitts des SDRAM gemäß einer Ausführungsform der vorliegenden Erfindung;
Fig. 5 eine Timingdarstellung, welche einen Betrieb des in Fig. 4 gezeigten Aufbaus darstellt;
Fig. 6 einen beispielhaften Aufbau einer in Fig. 4 gezeigten Taktpufferschaltung;
Fig. 7A den Aufbau einer Modifikation der in Fig. 4 gezeigten Taktpufferschaltung;
Fig. 7B Betriebswellenformen des in Fig. 7A darge­ stellten Aufbaus der Modifikation der Takt­ pufferschaltung;
Fig. 8 einen beispielhaften Aufbau eines CKE-Puffers und eines Eingangspuffers für ein externes Signal, welche in Fig. 4 gezeigt sind;
Fig. 9 eine Timingdarstellung, welche einen Betrieb des in Fig. 8 gezeigten Aufbaus darstellt;
Fig. 10A den Aufbau einer Modifikation des in Fig. 8 gezeigten CKE-Puffers;
Fig. 10B Betriebswellenformen des in Fig. 10A darge­ stellten Aufbaus der Modifikation des CKE- Puffers;
Fig. 11 eine erste Modifikation einer Eingangspuffer­ schaltung gemäß einer Ausführungsform der vorliegenden Erfindung;
Fig. 12 den Aufbau einer zweiten Modifikation der Eingangspufferschaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
Fig. 13 eine Anordnung äußerer Stiftanschlüsse eines SDRAM;
Fig. 14 eine Timingdarstellung, welche den Betrieb des SDRAM zeigt;
Fig. 15 eine schematische Darstellung, welche einen Gesamtaufbau des SDRAM zeigt;
Fig. 16A eine Timingdarstellung, die zum Beschreiben einer Differenz des Taktberechtigungssi­ gnals verwendet wird;
Fig. 16B eine Timingdarstellung, welche eine beispiel­ hafte Verwendung des Taktberechtigungssignals darstellt;
Fig. 17A den Aufbau einer herkömmlichen Taktpuffer­ schaltung;
Fig. 17B einen beispielhaften Aufbau einer herkömm­ lichen CKE-Pufferschaltung;
Fig. 18 eine Timingdarstellung, welche den Betrieb des in den Fig. 17A und 17B gezeigten Aufbaus darstellt; und
Fig. 19 einen beispielhaften Aufbau einer ersten Stufe des Eingangspuffers in einem herkömm­ lichen SDRAM.
Die Ausführungsformen Der Ausgangspunkt der Erfindung
Fig. 1 zeigt als Ausgangspunkt der vorliegenden Erfindung den Aufbau eines Hauptabschnitts des SDRAM. Unter Bezugnahme auf Fig. 1 enthält das SDRAM eine Taktpufferschaltung 1, die ein externes Taktsignal extCLK puffert, so daß sie ein Zwischentaktsignal CLKX und erste interne Taktsignale intCLK0 und intZCLK0 erzeugt; und eine Schaltung zum Erzeu­ gen eines internen Taktes 4, die gemäß einem internen Takt­ berechtigungssignal intCKE selektiv aktiviert wird, so daß sie aus dem Zwischentaktsignal CLKX ein zweites internes Taktsignal intCLK erzeugt. Der Aufbau der Schaltungen 1 und 4 wird später detaillierter beschrieben. Die internen Takt­ signale intCLK0 und intZCLK0 werden durch Puffern des Zwi­ schentaktsignals CLKX erzeugt.
Das SDRAM enthält ferner eine Pufferschaltung 2a zum Puffern eines externen Taktberechtigungssignals extCKE; eine erste Verriegelungsschaltung 2b zum Verriegeln und Ausgeben eines Ausgangssignals aus der Pufferschaltung 2a in Synchronisa­ tion mit dem ersten internen Taktsignal intCLK0 und eine zweite Verriegelungsschaltung 2c zum Verriegeln und Ausgeben eines Ausgangssignals aus der ersten Verriegelungsschaltung 2b in Synchronisation mit dem ersten internen Taktsignal intZCLK0. Aus der zweiten Verriegelungsschaltung 2c werden die internen Taktberechtigungssignale intCKE und intZCKE ausgegeben. Der Aufbau der Pufferschaltung 2a und der Ver­ riegelungsschaltungen 2b und 2c ist derselbe wie derjenige, welcher in Fig. 17B gezeigt ist. Wenn das Taktberechti­ gungssignal intCKE auf dem H-Pegel ist, dann wird ein gültiger Zustand des externen Taktsignals (des internen Taktsignals) angewiesen, und wenn das interne Taktberechti­ gungssignal intCKE auf dem L-Pegel ist, dann wird ein un­ gültiger Zustand des externen Taktsignals (des internen Taktsignals) angewiesen.
Ein Eingangspuffer 30 verstärkt eine Referenzspannung Vref und ein externes Signal (ein beliebiges aus den Steuersi­ gnalen, den Adressensignalen und den Schreibdaten) EXT dif­ ferenzmäßig, so daß er ein Ausgangssignal ZOUT erzeugt. Ähnlich wie der in Fig. 19 gezeigte Eingangspuffer der ersten Stufe enthält die Eingangspufferschaltung 30 p-Kanal- MOS-Transistoren PQ1 und PQ2, die eine Stromspiegelschaltung bilden, und n-Kanal-MOS-Transistoren NQ1 und NQ2, die eine Vergleichsstufe zum Vergleichen der Referenzspannung Vref und des externen Signals EXT bilden.
Der Eingangspuffer 30 enthält ferner einen p-Kanal-MOS-Tran­ sistor PQ3, der zwischen einem Stromversorgungsknoten 31 und dem einen Leitungsknoten jeden der p-Kanal-MOS-Transistoren PQ1 und PQ2 geschaltet ist und an seinem Gate das interne Taktberechtigungssignal intZCKE empfängt; und einen n-Kanal- MOS-Transistor NT, der parallel zu dem MOS-Transistor NQ2 vorgesehen ist und an seinem Gate das interne Taktberechti­ gungssignal intZCKE empfängt. Der Betrieb des in Fig. 1 ge­ zeigten Aufbaus wird unter Bezugnahme auf Fig. 2 beschrie­ ben, welche eine Darstellung von Betriebswellenformen ist. In einem Taktzyklus vor einem Taktzyklus 0 wird vorausge­ setzt, daß das externe Taktberechtigungssignal extCKE auf den H-Pegel gesetzt ist.
In dem Taktzyklus 0 wird das externe Taktberechtigungssignal extCKE auf den H-Pegel gesetzt, wodurch die Gültigkeit des externen Taktsignals extCLK angezeigt wird. Da in diesem Zu­ stand das externe Taktberechtigungssignal extCKE auf dem H- Pegel in dem vorhergehenden Taktzyklus, in dem aus der Takt­ pufferschaltung 1 das interne Taktsignal intCLK erzeugt wird, gehalten worden ist, wird aus der Schaltung zum Erzeu­ gen eines internen Taktes 4 gemäß dem ersten internen Takt­ signal intCLK0 das interne Taktsignal intCLK erzeugt. Hier bedeutet der Ausdruck "erzeugt", daß das Taktsignal vom L- Pegel (einem ersten Potentialpegel) auf den H-Pegel (einen zweiten Potentialpegel) zunimmt. In diesem Zustand wird in dem Eingangspuffer 30 der p-Kanal-MOS-Transistor PQ3 leitend gehalten, da das interne Taktberechtigungssignal intZCKE auf dem L-Pegel ist, und daher vergleicht er das externe Signal EXT mit der Referenzspannung Vref und erzeugt das Ausgangs­ signal ZOUT gemäß dem Ergebnis des Vergleichs.
In einem Zyklus 1 wird das externe Taktberechtigungssignal extCKE auf den L-Pegel gesetzt, wodurch die Ungültigkeit des externen Taktsignals extCLK angezeigt wird. In diesem Zu­ stand wird aus dem Taktpuffer 1 das interne Taktsignal intCLK0 erzeugt und an die Verriegelungsschaltungen 2b und 2c angelegt. Wie schon beschrieben, übertragen die Verriege­ lungsschaltungen 2b und 2c das externe Taktberechtigungssi­ gnal extCKE mit einer Verzögerung eines halben Taktzyklus. Während das interne Taktsignal intCLK0 auf dem H-Pegel ist, wird daher die Verriegelungsschaltung 2c im vorhergehenden Zykluszustand gehalten, und das interne Taktberechtigungs­ signal intZCKE behält den L-Pegel bei. Daher wird das in­ terne Taktsignal intCLK erzeugt, wobei die Eingangspuffer­ schaltung 30 arbeitet und das externe Signal EXT und die Referenzspannung Vref verglichen werden.
Wenn im Taktzyklus 1 das erste interne Taktsignal intCLK0 auf den L-Pegel abnimmt, dann wird die Verriegelungsschal­ tung 2c in den Durchgangszustand gesetzt, und sie nimmt das aus der ersten Verriegelungsschaltung 2b angelegte Signal auf und gibt es aus. Daher erreicht in diesem Zustand das interne Taktberechtigungssignal intZCKE den H-Pegel, wobei der p-Kanal-MOS-Transistor PQ3 nichtleitend und der n-Kanal- MOS-Transistor NT leitend gemacht wird. Folglich wird ein Strompfad aus dem Stromversorgungsknoten 31 in den Masse­ knoten 32 durch die Eingangspufferschaltung 30 hindurch ge­ sperrt. Das Ausgangssignal ZOUT wird durch den MOS-Transi­ stor NT entladen und behält den L-Pegel bei. Durch den MOS- Transistor NT wird verhindert, daß das Signal ZOUT empfind­ lich gegen Rauschen ist, da der Ausgangsknoten N2 nicht in einen Hochimpedanzzustand gesetzt wird, selbst wenn das ex­ terne Signal EXT auf dem L-Pegel ist. In dem Taktzyklus 1 wird das bei zunehmender Flanke des externen Taktsignals extCLK angelegte externe Signal EXT ((a)) aufgenommen und der interne Betrieb ausgeführt.
Wenn in einem Taktzyklus 2 das externe Taktsignal extCLK auf den H-Pegel zunimmt, dann nimmt als Reaktion darauf das erste interne Taktsignal intCLK0 auf den H-Pegel zu. In diesem Zustand ist das externe Taktberechtigungssignal extCKE auf den H-Pegel zurückgebracht worden, und es zeigt den gültigen Zustand des externen Taktsignals extCLK an. Doch die Verriegelungsschaltung 2c wird mittels des internen Taktsignals intZCLK0, das auf dem L-Pegel ist, im Verriege­ lungszustand behalten, und das interne Taktberechtigungssi­ gnal intZCKE wird auf dem H-Pegel gehalten. Ähnlicherweise ist das interne Taktberechtigungssignal intCKE im inaktiven Zustand des L-Pegels und wird das interne Taktsignal intCLK aus der Schaltung zum Erzeugen eines internen Taktes 4 auf dem L-Pegel gehalten.
In diesem Zustand findet der interne Betrieb nicht statt, und daher ist es nicht notwendig, das im Taktzyklus 2 ange­ legte externe Signal EXT ((b)) aufzunehmen. Selbst wenn da­ her der p-Kanal-MOS-Transistor PQ3 in dem Eingangspuffer 30 nichtleitend gemacht und die Eingangspufferschaltung 30 in den Nichtbetriebszustand gesetzt wird, ist kein unerwünsch­ ter Einfluß auf den internen Betrieb vorhanden.
Wenn im Taktzyklus 2 das interne Taktsignal intCLK0 auf den L-Pegel abnimmt, dann wird die erste Verriegelungsschaltung 2b in den Verriegelungszustand, die zweite Verriegelungs­ schaltung 2c in den Durchgangszustand, gemäß dem externen Taktberechtigungssignal extCKE das interne Taktsignal intCKE auf den H-Pegel und das komplementäre interne Taktberechti­ gungssignal intZCKE auf den L-Pegel gesetzt. Folglich wird der p-Kanal-MOS-Transistor PQ3 leitend gemacht, der n-Kanal- MOS-Transistor NT nichtleitend gemacht und die Eingangspuf­ ferschaltung 30 in den Betriebszustand gesetzt.
Daher wird es in einem Taktzyklus 3 möglich, bei zunehmender Flanke des externen Taktsignals extCLK das externe Signal EXT aufzunehmen, um mittels der Eingangspufferschaltung 30 das aufgenommene Signal so zu verstärken, daß ein internes Signal erzeugt und der interne Betrieb ausgeführt wird.
Bezüglich der Zunahme des externen Taktsignals extCLK sind eine Setzzeit tsu und eine Haltezeit thd des externen Si­ gnals EXT festgelegt. Diese Zeiten sind so festgelegt, wie es notwendig ist, das externe Signal in dem festgelegten zu­ stand zu halten, um ein internes Signal genau zu erzeugen. Das interne Taktberechtigungssignal intZCKE ändert sich ge­ mäß der Abnahme des internen Taktsignals intCLK0. Daher ist die Haltezeit thd des externen Signals EXT ((a)) in dem Taktzyklus 1 gesichert. Daher kann das externe Signal EXT ((a)) im Taktzyklus 1 genau aufgenommen werden. Was das im Taktzyklus 2 angelegte externe Signal EXT ((b)) anbelangt, wird in Synchronisation mit dem internen Taktsignal intCLK das externe Signal aufgenommen und erzeugt. Daher kann das Aufnehmen des externen Signals EXT ((b)) sicher verhindert werden.
Wenn ferner das externe Taktsignal extCLK aus dem ungültigen Zustand in den gültigen Zustand zurückkehrt, das heißt bei einem Übergang aus dem Taktzyklus 2 in den Taktzyklus 3, entspricht der Zeitpunkt, zu dem das interne Taktberechti­ gungssignal intZCKE den L-Pegel erreicht, der Zeit des Ab­ nehmens des internen Taktsignals intCLK0, welche ein früherer Zeitpunkt als der Start des Setzens des im Takt­ zyklus 3 aufzunehmenden externen Signals EXT ist. Daher kann für das externe Signal EXT ((c)) die Setzzeit tsu gesichert werden, und daher kann das externe Signal EXT ((c)) sicher aufgenommen und ein internes Signal sicher erzeugt werden. Durch das Erzeugen der internen Taktsignale intCLK0 und intCLK mittels Puffern des Zwischentaktsignals CLKX wird es ferner möglich, das interne Taktsignal intCLK mit einem vor­ geschobenen Timing zu erzeugen, und daher kann das Timing zum Starten des internen Betriebs weiter vorgeschoben wer­ den.
Wenn das externe Taktsignal extCLK relativ langsam und eine Zeitdifferenz tr zwischen dem Timing des Übergangs des in­ ternen Taktberechtigungssignals intZCKE auf den L-Pegel und dem Zeitpunkt des Startens des Setzens des externen Signals EXT ((c)) positiv ist, dann ist es auch möglich, das externe Signal EXT aufzunehmen und das interne Signal genau zu er­ zeugen, selbst in einem derartigen Fall, in welchem der Be­ trieb der Eingangspufferschaltung 30 gestoppt wird, wenn er nicht notwendig ist, und dann die Eingangspufferschaltung danach in den Betriebszustand zurückgebracht wird.
Wenn jedoch das externe Taktsignal extCLK ein Hochgeschwin­ digkeitstaktsignal ist und die Setzzeit tsu für das externe Signal EXT in die Nähe der halben Zykluszeit des externen Signals extCLK kommt, dann kann ein genaues Aufnehmen des externen Signals EXT nicht möglich sein. Eine derartige Be­ dingung wird unter Bezugnahme auf Fig. 3 beschrieben.
Unter Bezugnahme auf Fig. 3 sind die Zustände der Signale intCKE, intZCKE und intCLK im Taktzyklus 0 bestimmt durch den Zustand des externen Taktberechtigungssignals extCLK des vorhergehenden Taktzyklus. Im Taktzyklus 1 wird das externe Taktberechtigungssignal extCKE auf den L-Pegel gesetzt und die Erzeugung des internen Taktsignals intCLK im Taktzyklus 2 gestoppt. Im Taktzyklus 3 wird das interne Taktsignal intCLK wieder erzeugt. Nach dem Verstreichen der Verzöge­ rungszeit in der zweiten Verriegelungsschaltung 2c seit der Abnahme des ersten internen Taktsignals intCLK0 auf den L- Pegel ändert sich in dem Taktzyklus 2 das interne Taktbe­ rechtigungssignal intZCKE auf den L-Pegel. Inzwischen wird in dieser Zeit das im Taktzyklus 3 aufzunehmende externe Si­ gnal EXT ((c)) gesetzt. Die Haltezeit thd und die Setzzeit tsu weisen jeweils einen gemäß der Spezifikation bestimmten konstanten Wert auf. Wenn das externe Taktsignal extCLK eine kleine Periode hat, dann ist es möglich, daß das interne Taktberechtigungssignal intZCKE auf den L-Pegel gesetzt wird, nachdem das externe Signal EXT ((c)) gesetzt worden ist. Wenn die (nachstehend als Rücksetzzeit bezeichnete) Zeitdifferenz tr zwischen der Zeit, in der das interne Takt­ berechtigungssignal intZCKE auf den L-Pegel gesetzt wird, und dem Timing, mit dem das externe Signal EXT gesetzt wird, negativ wird, dann wird die Setzzeit tsu des externen Si­ gnals EXT wirksam kürzer, und daher kann es nicht möglich sein, das externe Signal EXT ((c)) aufzunehmen und ein in­ ternes Signal genau zu erzeugen.
Im folgenden wird ein Aufbau beschrieben, welcher das Auf­ nehmen eines externen Signals selbst dann sicher erlaubt, wenn die Einrichtung in Synchronisation mit einem Hochge­ schwindigkeitstaktsignal arbeitet.
Die erste Ausführungsform
Fig. 4 zeigt den Aufbau eines Hauptabschnitts eines SDRAM gemäß einer ersten Ausführungsform der vorliegenden Erfin­ dung. In Fig. 4 sind die Abschnitte, welche denjenigen der Fig. 1 entsprechen, durch dieselben Bezugszeichen bezeich­ net, und ihre detaillierte Beschreibung wird nicht wieder­ holt. Bei dem in Fig. 4 dargestellten Aufbau ist als Ein­ gangspufferberechtigungssignal an das Gate eines p-Kanal- MOS-Transistors PQ3 zum Absperren eines Strompfades einer ein externes Signal EXT empfangenden Eingangspufferschaltung 30 ein Ausgangssignal intZCKE0 aus einer ersten Verriege­ lungsschaltung 2b angelegt. Ein internes Taktberechtigungs­ signal intZCKE aus einer zweiten Verriegelungsschaltung 2c ist an eine Schaltung zum Erzeugen eines internen Taktes 4 angelegt, um die Gültigkeit/Ungültigkeit eines internen Taktsignals intCLK zu steuern. Ein Ausgangssignal aus der Eingangspufferschaltung 30 ist an eine Verriegelungsschal­ tung 35 angelegt, die als Reaktion auf das interne Taktsi­ gnal intCLK aus der Schaltung zum Erzeugen eines internen Taktes 4 in einen Verriegelungszustand gesetzt wird. Die Verriegelungsschaltung 35 nimmt gemäß einer Zunahme des in­ ternen Taktsignals intCLK das aus der Eingangspufferschal­ tung 30 angelegte Signal auf und verriegelt das Signal, während das interne Taktsignal intCLK auf dem L-Pegel ist. Ein internes Signal intCOM aus der Verriegelungsschaltung 35 ist ein beliebiges aus einem internen Steuersignal (das den einen Befehl erzeugenden externen Steuersignalen ent­ spricht), einem Adressensignalbit oder internen Schreib­ daten, welche entsprechend an einen Befehlsdecodierer, einen Adressendecodierer oder eine Schreibschaltung angelegt sind (siehe Fig. 15).
Der Betrieb des in Fig. 4 gezeigten Aufbaus wird unter Be­ zugnahme auf Fig. 5 beschrieben, welche seine Timingdar­ stellung ist.
Die Zustände der Signale intCKE und intCLK in einem Takt­ zyklus 0 sind durch den Zustand des externen Taktberechti­ gungssignals extCKE des vorhergehenden Taktzyklus bestimmt.
In einem Taktzyklus 1 wird bei einer Zunahme des externen Taktsignals extCLK das externe Taktberechtigungssignal extCKE auf den L-Pegel gesetzt, welcher die Ungültigkeit des externen Taktsignals anzeigt. In Synchronisation mit der Zu­ nahme des externen Taktsignals extCLK nimmt das interne Taktsignal intCLK0 aus dem Taktpuffer 1 auf den H-Pegel zu. In Synchronisation mit der Zunahme des internen Taktsignals intCLK0 nimmt die Verriegelungsschaltung 2b das aus der Puf­ ferschaltung 2a angelegte Signal auf und verriegelt es, und sie wird als Reaktion auf die Abnahme des internen Taktsi­ gnals intCLK0 in den Verriegelungszustand gesetzt. Daher nimmt das Eingangspufferberechtigungssignal intZCKE0 aus der Verriegelungsschaltung 2b auf den H-Pegel zu, wenn das in­ terne Taktsignal intCLK0 zunimmt, und macht es den p-Kanal- MOS-Transistor PQ3 zum Sperren des Strompfades der Eingangs­ pufferschaltung 30 nichtleitend.
Die Verriegelungsschaltung 35 hat im wesentlichen denselben Aufbau wie die Verriegelungsschaltung 2b, und der detail­ lierte Aufbau wird später beschrieben. Die Verriegelungs­ schaltung 35 wird in den Durchgangszustand gesetzt, wenn das interne Taktsignal intCLK auf den H-Pegel zunimmt, wobei sie das aus der Eingangspufferschaltung 30 angelegte Signal auf­ nimmt und in den Verriegelungszustand gesetzt wird, wenn das interne Taktsignal intCLK auf dem L-Pegel ist. Zu dem Zeit­ punkt, zu dem das Eingangspufferberechtigungssignal intZCKE0 auf den H-Pegel zunimmt, ist das Ausgangssignal aus der Ein­ gangspufferschaltung 30 schon in der Verriegelungsschaltung 35 aufgenommen worden und das interne Signal intCOM in einem dem externen Signal EXT entsprechenden Zustand.
Wenn das interne Taktsignal intCLK0 auf den L-Pegel abnimmt, dann wird die Verriegelungsschaltung 2c in den Durchgangs­ zustand gesetzt, wobei gemäß dem Ausgangssignal aus der Ver­ riegelungsschaltung 2b das interne Taktberechtigungssignal intZCKE den H-Pegel erreicht (das interne Taktberechtigungs­ signal intCKE den L-Pegel erreicht) und die Schaltung zum Erzeugen eines internen Taktes 4 nicht betriebsberechtigt ist, um das interne Taktsignal intCLK auf den L-Pegel fest­ zulegen. Selbst wenn daher in einem Taktzyklus 2 das erste interne Taktsignal intZCLK0 sich gemäß dem externen Taktsi­ gnal extCLK ändert, wird das interne Taktsignal intCLK aus der Schaltung zum Erzeugen eines internen Taktes 4 auf dem L-Pegel gehalten. In dem Taktzyklus 2 ist das externe Takt­ berechtigungssignal extCKE auf den H-Pegel zurückgebracht worden, wobei als Reaktion auf die Zunahme des internen Taktsignals intCLK0 die Verriegelungsschaltung 2b in den Durchgangszustand gesetzt wird und sie das Eingangspuffer­ berechtigungssignal intZCKE0 auf den L-Pegel zurückbringt. Folglich wird der p-Kanal-MOS-Transistor PQ3 leitend gemacht und die Eingangspufferschaltung 30 in den Betriebszustand gesetzt. Zu dieser Zeit wird in der Verriegelungsschaltung 35 das externe Signal EXT ((b)) nicht aufgenommen (ist das interne Taktsignal intCLK auf den L-Pegel festgelegt). Daher behält das interne Signal intCOM einen Zustand (a) bei, der dem im vorhergehenden Taktzyklus 1 angelegten externen Si­ gnal EXT ((a)) entspricht.
Wenn anschließend gemäß dem externen Taktsignal extCLK das interne Taktsignal intCLK0 den L-Pegel erreicht, dann wird die Verriegelungsschaltung 2c in den Durchgangszustand ge­ setzt, wobei gemäß dem Eingangspufferberechtigungssignal intCKE0 mit dem L-Pegel das interne Taktberechtigungssignal intZCKE auf den L-Pegel (das interne Taktberechtigungssignal intCKE auf den H-Pegel) zurückkehrt und die Schaltung zum Erzeugen eines internen Taktes 4 in den Betriebszustand ge­ setzt wird.
Selbst wenn das Timing, mit dem das interne Taktberechti­ gungssignal intCKE auf den H-Pegel zunimmt, weiter zurückge­ schoben als das Setztiming des in einem darauffolgenden Taktzyklus 3 aufzunehmenden externen Signals EXT ((c)) ist, ist das Eingangspufferberechtigungssignal intZCKE0 schon auf den aktiven Pegel des L zurückgebracht worden, wobei eine Rücksetzzeit tr von etwa einer halben Taktzyklusperiode ge­ sichert wird und daher die Eingangspufferschaltung 30 das externe Signal EXT zum Anlegen an die Verriegelungsschaltung 35 sicher puffern kann. Durch Verwenden des Signals intZCKE0 aus der in Synchronisation mit dem ersten internen Taktsi­ gnal intCLK0 arbeitenden Verriegelungsschaltung 2b als Ein­ gangspufferberechtigungssignal kann daher die Rücksetzzeit tr gesichert werden, selbst wenn das externe Taktsignal extCLK ein Hochgeschwindigkeitstaktsignal ist. Selbst bei einem Hochgeschwindigkeitsbetrieb kann daher der Stromver­ brauch verkleinert und das externe Signal sicher aufgenommen werden, um das interne Signal zu erzeugen.
In dem Taktzyklus 3 nimmt in Synchronisation mit der Zunahme des internen Taktsignals intCLK0 das interne Taktsignal intCLK zu, wobei die Verriegelungsschaltung 35 das aus der Eingangspufferschaltung 30 angelegte externe Signal EXT ((c)) aufnimmt und das interne Signal intCOM ((c)) ausgibt.
Durch Verwenden des Signals intZCKE0, das sich in Synchroni­ sation mit dem ersten internen Taktsignal intZCLK0 mit einem im Vergleich zu dem internen Taktsignal intZCKE weiter vor­ geschobenen Timing ändert, als Eingangspufferberechtigungs­ signal, um den Strompfad zwischen den (sowohl den Stromver­ sorgungsknoten 31 als auch den Masseknoten 32 enthaltenden) Stromversorgungsknoten der Eingangspufferschaltung 30 zu sperren, wie vorstehend beschrieben, kann die Setzzeit des externen Signals gesichert werden, während selbst bei einem Hochgeschwindigkeitsbetrieb die Eingangspufferschaltung nur betrieben wird, wenn es notwendig ist, und wird es möglich, das externe Signal EXT genau aufzunehmen, um das interne Si­ gnal intCOM zu erzeugen. Daher kann ein SDRAM erhalten wer­ den, der mit großer Geschwindigkeit mit kleinem Stromver­ brauch arbeiten kann.
Der Aufbau der Taktpufferschaltung
Fig. 6 zeigt einen beispielhaften Aufbau der Taktpuffer­ schaltung 1 und der Schaltung zum Erzeugen eines internen Taktes 4, welche in Fig. 4 dargestellt sind. Unter Bezug­ nahme auf Fig. 6 enthält der Taktpuffer 1 eine Pufferschal­ tung 1a zum Empfangen und Puffern eines externen Taktsignals extCLK, einen Inverter 1c, der ein Ausgangssignal aus der Pufferschaltung 1a invertiert, eine NAND-Schaltung 1d, die eine Stromversorgungsspannung Vcc und ein Ausgangssignal aus dem Inverter 10 empfängt, und einen Inverter 1e zum Inver­ tieren eines Ausgangs aus der NAND-Schaltung 1d. Ein komple­ mentäres erstes internes Taktsignal intZCLK0 wird aus der NAND-Schaltung 1d ausgegeben, und ein erstes internes Takt­ signal intCLK0 wird aus dem Inverter 1e ausgegeben. Die Puf­ ferschaltung 1a hat beispielsweise den Aufbau einer Strom­ spiegeltyp-Differenzverstärkungsschaltung. Die Pufferschal­ tung 1a ist immer im Betrieb, und sie puffert und invertiert das externe Taktsignal extCLK und gibt es aus.
Wenn, wie in Fig. 5 gezeigt, mittels des Inverters 10 eine Zunahme des internen Taktsignals intCLK verzögert wird, dann wird der Setzzeit tsu des externen Signals EXT die Verzöge­ rungszeit tsu' des Inverters 1c als wirksame Setzzeit hinzu­ gefügt, da in Synchronisation mit dem internen Taktsignal intCLK das externe Signal EXT aufgenommen und verriegelt wird. Selbst wenn daher die Setzzeit tsu des externen Si­ gnals EXT bezüglich des externen Taktsignals extCLK kürzer gemacht wird, kann eine ausreichende Setzzeit (tsu + tsu') intern gesichert werden, wobei entsprechend die Zyklus­ periode verkürzt werden kann, wodurch ein Hochgeschwindig­ keitsbetrieb erlaubt wird. Die Setzzeit und die Haltezeit sind dazu notwendig, das externe Signal in einem vorge­ schriebenen Zustand ohne Rücksicht auf den internen Zu­ griffsbetrieb zu halten, um das interne Signal sicher zu erzeugen. Je kürzer daher diese Zeiten sind, desto kürzer ist die Taktzyklusperiode. Da mittels des Inverters 1c das interne Taktsignal intCLK0 verzögert wird, kann ähnlicher­ weise die Setzzeit bezüglich des externen Taktberechti­ gungssignals extCKE auch wirksam länger gemacht werden.
Die Schaltung zum Erzeugen eines internen Taktes 4 enthält eine NAND-Schaltung 4a, die ein internes Taktberechtigungs­ signal intZCKE und ein Ausgangssignal aus dem Inverter 1c empfängt, und einen Inverter 4b, der ein Ausgangssignal aus der NAND-Schaltung 4a empfängt. Ein komplementäres internes Taktsignal intZCLK wird aus der NAND-Schaltung 4a ausgege­ ben, und ein internes Taktsignal intCLK wird aus dem Inver­ ter 4b ausgegeben.
Die NAND-Schaltung 4a kann durch eine AND-Schaltung ersetzt werden, die das Ausgangssignal aus dem Inverter 1c und das interne Taktberechtigungssignal intCKE empfängt. In diesem Fall ist aus dem Inverter 1c ein Taktsignal auszugeben, wel­ ches eine Phase hat, die zu derjenigen des externen Taktsi­ gnals extCLK entgegengesetzt ist. Aufgrund der NAND-Schal­ tungen 1d und 4a kommt es dazu, daß die internen Taktsignale intZCLK0 und intZCLK dieselbe Verzögerungszeit haben, und daher wird es möglich, das interne Taktsignal intCLK mit einem vorgeschobenen Timing zu vergrößern, um das externe Signal zu verriegeln und das interne Signal intCOM festzu­ legen, so daß das Timing des Startens des internen Betriebs so gesetzt werden kann, daß es weiter vorgeschoben ist.
Die Fig. 7A und 7B zeigen entsprechend den Aufbau einer Modifikation der in Fig. 6 dargestellten Taktpufferschal­ tung 1 und ihren Betrieb. Unter Bezugnahme auf Fig. 7A ent­ hält die Taktpufferschaltung 1 eine Verzögerungsschaltung 1g zum Invertieren und Verzögern eines Ausgangssignals CLKX aus einem Inverter 1c, eine AND-Schaltung 1h, die das Ausgangs­ signal aus dem Inverter 1c und ein Ausgangssignal aus der Verzögerungsschaltung 1g empfängt, und einen Inverter 1f, der ein Ausgangssignal aus der AND-Schaltung 1h empfängt. Ein komplementäres internes Taktsignal intZCLK0 wird aus der AND-Schaltung 1h ausgegeben, und ein internes Taktsignal intCLK0 wird aus dem Inverter 1f ausgegeben.
Bei dem in Fig. 7A gezeigten Aufbau wird als Reaktion auf die Abnahme eines Eingangssignals Φ des Inverters 1c, wie in Fig. 7B gezeigt, aus dem Inverter 1f das interne Taktsignal intCLK0 ausgegeben, welches Taktsignal intCLK0 für die Ver­ zögerungszeit der Verzögerungsschaltung 1g auf dem H-Pegel gehalten wird. Nur die Zunahme der internen Taktsignale intCLK0 und intCLK ist mit dem externen Taktsignal extCLK synchronisiert, und die Abnahme dieser Signale ist mit einer Abnahme des externen Taktsignals extCLK nicht synchroni­ siert. Doch in dem SDRAM führt die Verriegelungsschaltung den Verriegelungsbetrieb in Synchronisation mit der Zunahme der internen Taktsignale intCLK0 und intCLK in der Eingangs­ stufe aus, und daher kann das externe Signal sicher aufge­ nommen werden, um das interne Signal zu erzeugen. Die Verzö­ gerungszeit der Verzögerungsschaltung 1g ist kleiner als 1 Taktzyklusperiode. Doch die Verzögerungszeit kann kleiner als ein halber Zyklus des externen Taktsignals extCLK oder größer als der halbe Zyklus sein, wie in Fig. 7B gezeigt (der Fall, in dem sie größer ist, ist durch die strichlierte Linie dargestellt). Es ist notwendig, daß eine minimale H- Pegel-Periode des internen Taktsignals intCLK gesichert ist.
Fig. 8 zeigt einen speziellen Aufbau des Abschnitts, der das interne Taktberechtigungssignal intCKE und das interne Signal intCOM erzeugt. Unter Bezugnahme auf Fig. 8 enthält ein CKE-Puffer 2 einen Puffer 2a, der ein externes Taktbe­ rechtigungssignal extCKE empfängt, eine Verzögerungsschal­ tung 2d, die ein Ausgangssignal aus dem Puffer 2a verzögert, eine Verriegelungsschaltung 2b, die ein Ausgangssignal aus der Verzögerungsschaltung 2d aufnimmt, wobei sie dasselbe verriegelt und verschiebt, so daß sie Ausgangs/Eingangspuf­ ferberechtigungssignale intCKE0 und intZCKE0 in Synchronisa­ tion mit einem ersten internen Taktsignal intCLK0 erzeugt, und eine Verriegelungsschaltung 2c zum Aufnehmen eines Aus­ gangssignals aus der Verriegelungsschaltung 2b und zum Ver­ riegeln und Ausgeben desselben in Synchronisation mit dem ersten internen Taktsignal intZCLK0.
Ähnlich wie bei dem in Fig. 17B gezeigten Aufbau enthält die Verriegelungsschaltung 2b ein Latch 2ba, das in einen Durchgangszustand gesetzt ist, wenn das interne Taktsignal intCLK0 auf dem L-Pegel ist, und in einen Verriegelungszu­ stand gesetzt ist, wenn das interne Taktsignal intCLK0 auf dem H-Pegel ist, und ein Latch 2bb, das in den Verriege­ lungszustand gesetzt ist, wenn das interne Taktsignal intCLK0 auf dem L-Pegel ist, und in den Durchgangszustand gesetzt ist, wenn das erste interne Taktsignal intCLK0 auf dem H-Pegel ist. Der Aufbau des ersten und des zweiten Latch 2ba und 2bb ist derselbe wie derjenige, welcher in Fig. 17B gezeigt ist, und die entsprechenden Abschnitte sind durch dieselben Bezugszeichen bezeichnet. Der Innenaufbau der zweiten Verriegelungsschaltung 2c ist auch derselbe wie der­ jenige, welcher in Fig. 17B dargestellt ist, und die ent­ sprechenden Abschnitte sind durch dieselben Bezugszeichen bezeichnet.
Die aus dem externen Signal EXT das interne Signal intCOM erzeugende Eingangspufferschaltung enthält einen Eingangs­ puffer 30, der in Synchronisation mit dem Eingangspufferbe­ rechtigungssignal intZCKE0 selektiv aktiviert wird, eine Verzögerungsschaltung 37, die ein Ausgangssignal aus dem Eingangspuffer 30 verzögert, und eine Verriegelungsschaltung 35, die ein Ausgangssignal aus der Verzögerungsschaltung 37 aufnimmt, wobei sie dasselbe in Synchronisation mit dem in­ ternen Taktsignal intCLK verriegelt und verschiebt, so daß sie die internen Signale intCOM und intZCOM erzeugt. Die Verriegelungsschaltung 35 enthält ein Latch 35a, das in den Durchgangszustand gesetzt ist, wenn das interne Taktsignal intCLK auf dem L-Pegel ist, und in den Verriegelungszustand gesetzt ist, wenn das interne Taktsignal intCLK auf dem H- Pegel ist, und ein Latch 35b, das in den Durchgangszustand gesetzt ist, wenn das interne Taktsignal intCLK auf dem H- Pegel ist, und in den Verriegelungszustand gesetzt ist, wenn das interne Taktsignal intCLK auf dem L-Pegel ist.
Ähnlich wie bei dem in Fig. 1 gezeigten Puffer hat der Ein­ gangspuffer 30 den Aufbau einer Stromspiegeltyp-Differenz­ verstärkungsschaltung, die in den Betriebszustand gesetzt ist, wenn das Eingangspufferberechtigungssignal intZCKE0 auf dem L-Pegel ist, und in den Nichtbetriebszustand, bei dem ihr Strompfad gesperrt ist, gesetzt ist, wenn das Eingangs­ pufferberechtigungssignal intZCKE0 auf dem H-Pegel ist.
Das Latch 35a enthält einen Tri-State-Inverter 41a, der in Synchronisation mit den internen Taktsignalen intCLK und intZCLK selektiv in den Betriebszustand gesetzt wird und ein Ausgangssignal aus der Verzögerungsschaltung 37 invertiert, einen Inverter 41b, der ein Ausgangssignal aus dem Tri- State-Inverter 41a empfängt, einen Inverter 41c zum Inver­ tieren eines Ausgangssignals aus dem Inverter 41b und zur Übertragung desselben in einen Eingangsabschnitt des Inver­ ters 41b und einen Inverter 41d zum Invertieren des Aus­ gangssignals aus dem Inverter 41b. Die Inverter 41b und 41c bilden eine Verriegelungsschaltung. Der Tri-State-Inverter 41a ist in den Betriebszustand gesetzt, wenn das interne Taktsignal intCLK auf dem L-Pegel und das komplementäre in­ terne Taktsignal intZCLK auf dem H-Pegel ist, und arbeitet als Inverter, und er ist in den Ausgangshochimpedanzzustand gesetzt, wenn das interne Taktsignal intCLK auf dem H-Pegel und das komplementäre interne Taktsignal intZCLK auf dem L- Pegel ist.
Das Latch 35b enthält eine NAND-Schaltung 41e, die das in­ terne Taktsignal intCLK und ein Ausgangssignal aus dem In­ verter 41d empfängt, eine NAIND-Schaltung 41f, welche das interne Taktsignal intCLK und das Ausgangssignal aus dem Inverter 41b empfängt, eine am einen Eingang ein Ausgangs­ signal aus der NAND-Schaltung 41e empfangende NAND-Schaltung 41g zum Ausgeben des internen Signals intCOM und eine ein Ausgangssignal aus der NAND-Schaltung 41f und das interne Signal intCOM empfangende NAND-Schaltung 41h zum Ausgeben des komplementären internen Signals intZCOM. Das aus der NAND-Schaltung 41h ausgegebene Signal intZCOM ist auch an den anderen Eingang der NAND-Schaltung 41g angelegt.
Der Innenaufbau der Verriegelungsschaltungen 2b und 35 ist im wesentlichen derselbe, außer daß das das Timing des Ver­ riegelns und Verschiebens festlegende Taktsignal verschieden ist.
Das erste interne Signal intCLK0 wird gewöhnlich durch den Inverter 1b hindurch ausgegeben, wie in Fig. 17A gezeigt, wogegen das interne Taktsignal intCLK durch die NOR-Schal­ tung 4a' hindurch ausgegeben wird. Das komplementäre erste interne Taktsignal intZCLK0 wird aus der Verzögerungs­ schaltung 1c ausgegeben, und das komplementäre interne Taktsignal intZCLK wird aus der NOR-Schaltung 4a' durch den Inverter 4b hindurch ausgegeben. Daher ist die Differenz des Timings der Änderung der internen Signale intCLK0 und intCLK etwa gleich der Differenz der Verzögerungszeit des Inverters 1b und der NOR-Schaltung 4a', welche Differenz ein unwesent­ licher Wert ist.
Wenn ähnlicherweise der Aufbau derart angepaßt ist, daß aus der Verzögerungsschaltung durch zwei Stufen von Invertern hindurch das komplementäre erste interne Taktsignal intZCLK0 ausgegeben wird, dann werden etwa mit demselben Timing die komplementären internen Taktsignale intZCLK und intZCLK0 er­ zeugt. Wenn daher gemäß dem externen Taktberechtigungssignal extCKE das Eingangspufferberechtigungssignal intZCKE0 den H- Pegel erreicht, dann kann berücksichtigt werden, daß sich das interne Signal intCOM schon in den dem Zustand des ex­ ternen Signals EXT entsprechenden Zustand geändert hat und durch das Latch 35b gehalten wird. Selbst wenn daher mit einem vorgeschobenen Timing das Eingangspufferberechtigungs­ signal intZCKE0 inaktiv gemacht wird (H-Pegel), kann berück­ sichtigt werden, daß mittels der Verriegelungsschaltung 35 das externe Signal EXT schon als internes Signal intCOM bis zu dieser Zeit verriegelt worden ist. Somit kann die Anord­ nung der Fig. 17A in Kombination mit der Anordnung der Fig. 8 dazu verwendet werden, die gewünschte Wirkung zu er­ reichen. Die Funktion der Verzögerungsschaltungen 2d und 37 wird beschrieben.
Fig. 9 ist eine Timingdarstellung zur Unterstützung des Verständnisses der Funktionen der Verzögerungsschaltungen 1c, 2d und 37, die in den entsprechenden in den Fig. 6 bis 8 gezeigten nachfolgenden Stufen der Pufferschaltungen 1a, 2a und 30 vorgesehen sind. Unter Bezugnahme auf Fig. 9 wird das externe Taktsignal extCLK in das erste interne Taktsignal intCLK0 geändert, das durch die Verzögerungs­ schaltung 1c um eine Verzögerungszeit Td0 verzögert ist. Unter Berücksichtigung der Verzögerung in dem NOR-Gatter 4a' oder dem NAND-Gatter 4a ändert sich mit einer Verzögerung um eine Zeit Td1 bezüglich des externen Taktsignals extCLK das interne Taktsignal intCLK.
Es wird vorausgesetzt, daß das externe Signal EXT ((a)) eine Setzzeit Tsu bezüglich des externen Taktsignals extCLK hat und daß die Haltezeit Th bezüglich des externen Taktsignals extCLK gleich 0 ist. In diesem Fall wird das externe Signal EXT um eine Zeit Td2 mittels der Verzögerungsschaltung 37 verzögert. Daher weist das Ausgangssignal (a) aus der Ver­ zögerungsschaltung 37 eine derartige Setzzeit tsu und eine derartige Haltezeit th auf, wie durch die folgenden Glei­ chungen bezüglich des internen Taktsignals intCLK darge­ stellt:
tsu = Tsu + Td1 - Td2,
th = Th (= 0) + Td2 - Td1.
Wenn daher die Bedingung Td2 < Td1 befriedigt ist, selbst wenn die Haltezeit des externen Signals EXT bezüglich des externen Taktsignals extCLK gleich 0 ist, dann weist die Haltezeit th bezüglich des internen Taktsignals intCLK einen positiven Wert (Td2 - Td1) auf, und selbst wenn daher mit einem vorgeschobenen Timing das interne Taktsignal intCLK0 zunimmt (wenn Td0 sehr klein ist), ist es möglich, das ex­ terne Signal EXT sicher aufzunehmen und das Ausgangssignal intCOM0 des ersten Latch 35a festzulegen.
Was das externe Signal EXT ((c)) anbelangt, wird die Setz­ zeit tsu des aus der Verzögerungsschaltung 37 ausgegebenen Signals bezüglich des internen Taktsignals intCLK kleiner als die Setzzeit Tsu des externen Signals EXT ((c)) bezüg­ lich des externen Taktsignals extCLK. Um eine minimale Setz­ zeit tsu zu sichern, ist es daher notwendig, das Setztiming des externen Signals EXT ((c)) so festzusetzen, daß es weiter vorgeschoben ist. Die Verzögerungszeit Td2 ist dazu vorgesehen, die Haltezeit des Ausgangssignals aus der Verzö­ gerungsschaltung 37 zu sichern, wobei deren Wert ausreichend kleiner als die Rücksetzzeit tr ist (die Haltezeit ist kleiner als die Setzzeit). In diesem Fall ist daher das Timing, mit dem das Eingangspufferberechtigungssignal intZCKE0 auf den L-Pegel abnimmt, im Vergleich zu dem Setz­ timing des externen Signals EXT ((c)) ausreichend vorgescho­ ben, und daher kann selbst bei einem Hochgeschwindigkeits­ betrieb das externe Signal EXT sicher gesetzt werden.
Wenn das interne Taktsignal intCLK ungültig ist, dann wird in Synchronisation mit der Zunahme des ersten internen Takt­ signals intCLK0 das Eingangspufferberechtigungssignal intZCKE0 auf den H-Pegel gesetzt. Das Eingangspufferberech­ tigungssignal intZCKE0 wird durch das in Fig. 8 gezeigte Latch 2bb hindurch erzeugt. Daher ist ab der Zunahme des in­ ternen Taktsignals intCLK0 auf den H-Pegel wenigstens eine Verzögerung mit zwei Stufen von Gattern (NAND-Schaltungen) notwendig. Inzwischen wird mittels der einen Stufe des Gat­ ters (der NAND-Schaltung 4a) gemäß dem internen Taktsignal intZCLK0 das interne Taktsignal intCLK erzeugt. Daher wird die Zunahme des Eingangspufferberechtigungssignals intZCKE0 um wenigstens die eine Stufe des Gatters bezüglich der Zu­ nahme des internen Taktsignals intCLK verzögert. Zu dieser Zeit ist es möglich, daß die Zeitdifferenz zwischen der Zu­ nahme des internen Taktsignals intCLK und derjenigen des Eingangspufferberechtigungssignals intZCKE0 klein ist und der Eingangspuffer 30 deaktiviert ist, bevor mittels des Latch 35 das externe Signal EXT aufgenommen wird. Während jedoch das interne Taktsignal intCLK auf dem L-Pegel ist, ist der Tri-State-Inverter 41a im Betriebszustand und wird das Ausgangssignal aus ihm mittels des Latch 41b und 41c verriegelt, und solange das Ausgangssignal aus der Verzöge­ rungsschaltung 37 in einem festgelegten Zustand bei dem Übergang des internen Taktsignals intCLK vom L- auf den H- Pegel ist, ist es möglich, das externe Signal EXT sicher aufzunehmen und zu verriegeln, um das interne Signal intCOM zu erzeugen.
Wenn insbesondere zu dieser Zeit die internen Taktsignale intCLK0 und intCLK etwa mit demselben Timing erzeugt werden, wie in Fig. 6 gezeigt, dann kann berücksichtigt werden, daß, wenn sich das Eingangspufferberechtigungssignal intZCKE0 vom L- auf den H-Pegel ändert, das interne Signal intCOM auch in den Zustand gemäß dem externen Signal EXT ge­ setzt wird, da die Verriegelungsschaltungen 2b und 35 im wesentlichen denselben Aufbau haben. Selbst wenn daher mit einem vorgeschobenen Timing das Eingangspufferberechtigungs­ signal intZCKE0 zunimmt, ist es möglich, das externe Signal EXT sicher aufzunehmen und das interne Signal intCOM zu er­ zeugen. Somit ist die Kombination der Anordnungen der Fig. 6 und 8 vorteilhafter.
Im vorstehenden ist ein Betrieb beschrieben worden, bei wel­ chem nur in der einen Taktzyklusperiode das externe Taktbe­ rechtigungssignal extCKE auf dem L-Pegel gehalten wird. Doch durch kontinuierliches Setzen des externen Taktberechti­ gungssignals extCKE auf den L-Pegel im Bereitschaftszustand wird das Eingangspufferberechtigungssignal intCKE0 kontinu­ ierlich auf dem H-Pegel gehalten, wobei während der Perio­ denbereitschaft der Strompfad in dem Eingangspuffer 30 ge­ sperrt gehalten wird und daher der Stromverbrauch verklei­ nert werden kann.
Fig. 10A zeigt den Aufbau einer Modifikation des CKE-Puf­ fers. Bei dem in Fig. 10A dargestellten Aufbau des CKE- Puffers ist anstelle des die internen Taktberechtigungssi­ gnale intCKE und intZCKE ausgebenden Flipflops 2c eine Ver­ zögerungsschaltung 2e zum Versehen der Eingangspufferberech­ tigungssignale intCKE0 und intZCKE0 aus der Verriegelungs­ schaltung 2d mit einer Verzögerung vorgesehen. Die Verzöge­ rungsschaltung 2e enthält eine Verzögerungsschaltung 2ea, die das Eingangspufferberechtigungssignal intCKE0 verzögert, so daß sie das interne Taktberechtigungssignal intCKE aus­ gibt, und eine Verzögerungsschaltung 2eb, die das Eingangs­ pufferberechtigungssignal intZCKE0 verzögert, so daß sie das interne Taktberechtigungssignal intzCKE ausgibt.
Wenn mit einer derartigen Verzögerungsschaltung 2a, wie in Fig. 10A gezeigt, in Synchronisation mit der Zunahme des internen Taktsignals intCLK0 das Eingangspufferberechti­ gungssignal intCXE0 abnimmt, wie in Fig. 10B dargestellt, dann nimmt nach dem Verstreichen eines vorgeschriebenen Zeitabschnitts (der Verzögerungszeit der Verzögerungsschal­ tung 2e) das interne Taktberechtigungssignal intCKE0 auf den L-Pegel ab. Das Flipflop 2c hat die Funktion, das externe Taktberechtigungssignal extCKE mit einer Verzögerung um einen halben Taktzyklus zu versehen, es zu übertragen und den Zustand für eine Taktzyklusperiode beizubehalten. Die Funktion des Beibehaltens des Zustandes in der einen Takt­ zyklusperiode wird mittels der Verriegelungsschaltung 2b verwirklicht. Selbst wenn daher die Verzögerungsschaltung 2e alternativ verwendet wird, kann die Erzeugung des internen Taktsignals intCLK in dem Zyklus, der jenem Zyklus folgt, in welchem ein aktives externes Taktberechtigungssignal extCKE angelegt wird, sicher gestoppt werden.
Wenn die Verzögerungsschaltung 2e verwendet wird, dann kann es wahrscheinlich sein, daß in Abhängigkeit von ihrer Verzö­ gerungszeit das interne Taktberechtigungssignal intCKE auf den L-Pegel gesetzt wird, während das interne Taktsignal intCLK auf dem H-Pegel ist. Um einen derartigen Zustand zu vermeiden, müssen die Verzögerungszeiten der Verzögerungs­ schaltungen 2ea und 2eb auf wenigstens einen halben Takt­ zyklus und höchstens einen Taktzyklus gesetzt sein.
Wenn die Taktfrequenz verschieden ist, dann unterscheidet sich auch die Periode des Taktes, und daher unterscheidet sich die Länge der Periode, in welcher das interne Taktsi­ gnal intCLK0 (intCLK) auf dem H-Pegel ist. In einem der­ artigen Fall kann ein Aufbau verwendet werden, bei welchem in den Verzögerungsschaltungen 2ea und 2eb eine Mehrzahl von eine Mehrzahl von Verzögerungszeiten verwirklichenden Verzö­ gerungselementen vorgesehen ist und gemäß der verwendeten Frequenz des externen Taktsignals extCLK ein Verzögerungs­ element mit geeigneter Verzögerungszeit gewählt wird. Bei­ spielsweise kann ein Aufbau verwendet werden, bei dem in einem Befehlsregister, das in einem SDRAM normalerweise vorgesehen ist, Daten zum Wählen der Verzögerungszeit ge­ speichert sind und gemäß den gespeicherten Daten die in Kaskade geschalteten Verzögerungselemente selektiv kurzge­ schlossen werden.
Die Modifikation der Eingangspufferschaltung
Fig. 11 zeigt den Aufbau einer Modifikation der in der ersten Ausführungsform der vorliegenden Erfindung verwen­ deten Eingangspufferschaltung. Unter Bezugnahme auf Fig. 11 enthält der Eingangspuffer 30 eine Differenzverstärkungs­ schaltung 30a zum differenzmäßigen Verstärken eines externen Signals EXT und einer Referenzspannung Vref und einen n- Kanal-MOS-Transistor NQ3, der zwischen einem internen Masse­ knoten der Differenzverstärkungsschaltung 30a (einem gemein­ samen Sourceknoten des Differenz-n-Kana 05544 00070 552 001000280000000200012000285910543300040 0002019622398 00004 05425l-MOS-Transistors) und einem Masseknoten 32 geschaltet ist. Der MOS-Transistor NQ3 empfängt an seinem Gate ein Eingangspufferberechtigungs­ signal intCKE0. Die Differenzverstärkungsschaltung 30a wird mit einer Stromversorgungsspannung Vdd aus einem Stromver­ sorgungsknoten 31 gespeist. Wenn bei dem in Fig. 11 gezeig­ ten Aufbau das Eingangspufferberechtigungssignal intCKE0 den L-Pegel erreicht, dann wird der n-Kanal-MOS-Transistor NQ3 nichtleitend gemacht, wobei ein Strompfad aus der Differenz­ verstärkungsschaltung 30a in den Masseknoten 32 gesperrt und die Differenzverstärkungsschaltung 30a in einen Nichtbe­ triebszustand gesetzt wird.
Die Differenzverstärkungsschaltung 30a empfängt an ihrem negativen Eingang das externe Signal EXT und an ihrem posi­ tiven Eingang die Referenzspannung Vref. Der Innenaufbau ist derselbe wie bei der durch die Transistoren PQ1, PQ2, NQ1, NT und NQ2 gebildeten Differenzverstärkungsschaltung, die in der in Fig. 1 gezeigten Eingangspufferschaltung 30 enthal­ ten ist. Die Differenzverstärkungsschaltung 30a kann einen anderen Innenaufbau aufweisen, vorausgesetzt, daß er eine Funktion zum differenzmäßigen Verstärken der Referenzspan­ nung Vref und des externen Signals EXT hat.
Wenn bei dem in Fig. 11 gezeigten Aufbau das interne Takt­ signal intCLK nicht erzeugt wird, dann ist der Strompfad zwischen dem Stromversorgungsknoten 31 der Differenzverstär­ kungsschaltung 30a und dem Masseknoten 32 gesperrt. Daher ist es möglich, die Eingangspufferschaltung 30 nur zu be­ treiben, wenn es notwendig ist, und kann der Stromverbrauch verkleinert werden.
Die zweite Modifikation der Eingangspufferschaltung
Fig. 12 zeigt den Aufbau einer zweiten Modifikation der Eingangspufferschaltung gemäß der ersten Ausführungsform der vorliegenden Erfindung. Unter Bezugnahme auf Fig. 12 wird eine einen Eingangspuffer 30 bildende Differenzverstärkungs­ schaltung 30a mittels eines p-Kanal-MOS-Transistors PQ3 mit einer Stromversorgungsspannung Vdd aus einem Stromversor­ gungsknoten 31 und mittels eines n-Kanal-MOS-Transistors NQ3 mit einer Massespannung Vss aus einem Masseknoten 32 belie­ fert. Der MOS-Transistor PQ3 empfängt an seinem Gate ein Eingangspufferberechtigungssignal intZCKE0, und der MOS- Transistor NQ3 empfängt an seinem Gate ein Eingangspufferbe­ rechtigungssignal intCKE0.
Bei dem in Fig. 12 gezeigten Aufbau werden gemäß den Ein­ gangspufferberechtigungssignalen intZCKE0 und intCKE0 die MOS-Transistoren PQ3 und NQ3 beide nichtleitend gemacht, so daß die Differenzverstärkungsschaltung 30a isoliert wird von dem Stromversorgungsknoten 31 und dem Masseknoten 32. Selbst wenn in diesem Zustand das Ausgangssignal ZOUT aufgrund des Einflusses eines Leckstroms oder eines Rauschens schwankt, wird in der Differenzverstärkungsschaltung 30a überhaupt kein Strom verbraucht (da sie vom Ausgangsknoten und den (sowohl den Stromversorgungsknoten 31 als auch den Masse­ knoten 32 enthaltenden) Stromversorgungsknoten isoliert ist), und daher kann der Stromverbrauch weiter verkleinert werden. Wenn ein MOS-Transistor wie der MOS-Transistor NT vorgesehen ist, dann ist das Signal ZOUT auf den L-Pegel festgelegt und kann ein derartiges Rauschproblem vermieden werden.
Andere Verwendungen
Im vorstehenden ist die Eingangspufferschaltung eines SDRAM beschrieben worden. Doch dieselbe Wirkung kann selbst in einem Speicher wie beispielsweise einem Synchron-SRAM (sta­ tischer Speicher mit wahlfreiem Zugriff) erreicht werden, vorausgesetzt, daß in Synchronisation mit dem Taktsignal das externe Signal aufgenommen wird.
Die Wirkungen der Erfindung
Wie vorstehend beschrieben, wird gemäß der vorliegenden Er­ findung in einer Taktsynchrontyp-Halbleiterspeichereinrich­ tung der Strompfad eines Eingangspuffers gesperrt durch Er­ zeugen eines Eingangspufferberechtigungssignals in Synchro­ nisation mit einer Leitflanke (Zunahme) eines internen Takt­ signals. Selbst wenn daher der Zustand, in dem das interne Taktsignal nicht erzeugt wird, in den Zustand, in dem das interne Taktsignal erzeugt wird, zurückgebracht wird, kann die Setzzeit des angelegten externen Signals sicher vorgese­ hen werden, und daher kann eine Taktsynchronhalbleiterspei­ chereinrichtung verwirklicht werden, die mit großer Ge­ schwindigkeit arbeitet und weniger Strom verbraucht.
Ferner wird die Eingangspufferschaltung in den Nichtbe­ triebszustand gesetzt, nachdem das externe Signal aufge­ nommen und der Zustand des internen Signals festgelegt ist. Selbst wenn daher die Haltezeit des externen Signals klein ist, kann ein dem externen Signal entsprechendes internes Signal sicher erzeugt werden.
Obwohl die vorliegende Erfindung detailliert beschrieben und dargestellt worden ist, ist es selbstverständlich, daß die­ selbe nur veranschaulichend und beispielhaft ist und keiner Beschränkung unterliegt, wobei der Inhalt und der Bereich der vorliegenden Erfindung nur durch die beigefügten An­ sprüche beschränkt sind.

Claims (12)

1. Synchronhalbleiterspeichereinrichtung, die in Synchro­ nisation mit einem von außen angelegten externen Taktsignal (extCLK) arbeitet, umfassend:
eine Taktpuffereinrichtung (1) zum Erzeugen eines ersten in­ ternen Taktsignals (intCLK0) gemäß dem externen Taktsignal; eine Verriegelungseinrichtung (2a, 2b) zum Aufnehmen eines die Gültigkeit des externen Taktsignals bestimmenden von außen angelegten externen Taktberechtigungssignals in Syn­ chronisation mit dem ersten internen Taktsignal und zum Er­ zeugen und Ausgeben eines Eingangspufferberechtigungssi­ gnals, das aktiviert ist, wenn das externe Taktberechti­ gungssignal aktiv ist;
eine Taktberechtigungseinrichtung (2c; 2e), die das Ein­ gangspufferberechtigungssignal verzögert, so daß sie ein in­ ternes Taktberechtigungssignal erzeugt;
eine Einrichtung zum Erzeugen eines internen Taktes (4), die als Reaktion auf das aktive interne Taktberechtigungssignal aktiviert ist, so daß sie ein zweites internes Taktsignal (intCLK) gemäß dem externen Taktsignal erzeugt;
eine Eingangspuffereinrichtung (30), die als Reaktion auf das aktive Eingangspufferberechtigungssignal aktiviert ist, so daß sie ein sich von dem externen Taktberechtigungssignal und dem externen Taktsignal unterscheidendes von außen ange­ legtes Signal puffert, wobei die Eingangspuffereinrichtung Spannungen an einem ersten und einem zweiten Stromversor­ gungsknoten als Betriebsstromversorgungsspannungen verwendet und eine Einrichtung (PQ3; NQ3; PQ3, NQ3) enthält, die einen Stromflußpfad zwischen dem ersten und dem zweiten Stromver­ sorgungsknoten sperrt, wenn das Eingangspufferberechtigungs­ signal inaktiv ist; und
eine Einrichtung zum Erzeugen eines internen Signals (35), die ein Ausgangssignal aus der Eingangspuffereinrichtung in Synchronisation mit dem zweiten internen Taktsignal verrie­ gelt, so daß sie ein internes Signal (intCOM) erzeugt.
2. Synchronhalbleiterspeichereinrichtung nach Anspruch 1, bei welcher
das externe Taktsignal sich zwischen einem ersten und einem zweiten Potentialpegel wiederholt ändert;
die Verriegelungseinrichtung (2a, 2b) eine Einrichtung (2b) enthält, die das externe Taktberechtigungssignal in Synchro­ nisation mit der Änderung des Potentialpegels des ersten in­ ternen Taktsignals von dem ersten Potentialpegel auf den zweiten Potentialpegel zum Ausgeben verriegelt; und
die Einrichtung zum Erzeugen eines internen Signals (35) im wesentlichen denselben gemeinsamen Aufbau wie die Verriege­ lungseinrichtung hat und zum Erzeugen des internen Signals ein Ausgangssignal aus der Eingangspuffereinrichtung (30) als Reaktion auf die Änderung des zweiten internen Taktsi­ gnals von dem ersten Potentialpegel auf den zweiten Poten­ tialpegel verriegelt.
3. Synchronhalbleiterspeichereinrichtung nach Anspruch 1, bei welcher die Verriegelungseinrichtung (2a, 2b) enthält:
eine Pufferschaltung (2a) zum Puffern des externen Taktbe­ rechtigungssignals,
ein erstes Latch (2ba), das so geschaltet ist, daß es ein Ausgangssignal aus der Pufferschaltung empfängt, wobei es als Reaktion auf das erste interne Taktsignal, das auf dem zweiten Potentialpegel ist, in einen Durchgangszustand ge­ setzt wird, der das Durchgehen eines Ausgangssignals aus der Pufferschaltung zuläßt, und als Reaktion auf das erste in­ terne Taktsignal, das auf dem ersten Potentialpegel ist, in einen Verriegelungszustand gesetzt wird, der ohne Rücksicht auf ein aus der Pufferschaltung angelegtes Signal einen Zu­ stand des Ausgangssignals beibehält, und
ein mit dem ersten Latch verbundenes zweites Latch (2bb), das als Reaktion auf das erste interne Taktsignal, das auf dem ersten Potentialpegel ist, in den Verriegelungszustand gesetzt wird und als Reaktion auf das erste interne Taktsi­ gnal, das auf dem zweiten Potentialpegel ist, in den Durch­ gangszustand gesetzt wird.
4. Synchronhalbleiterspeichereinrichtung nach Anspruch 1, bei welcher die Taktberechtigungseinrichtung (2c; 2e) eine Verriege­ lungsschaltung (2c) enthält, die komplementär zu der Ver­ riegelungseinrichtung (2a, 2b) in Synchronisation mit dem ersten internen Taktsignal in den Verriegelungszustand ge­ setzt ist.
5. Synchronhalbleiterspeichereinrichtung nach Anspruch 1, bei welcher
die Taktpuffereinrichtung (1) enthält:
eine Pufferschaltung (1a) zum Puffern des externen Taktsi­ gnals und
eine Einrichtung (1d, 1e) zum Erzeugen eines sich in Syn­ chronisation mit einer Änderung eines Ausgangssignals aus der Pufferschaltung (1a) ändernden Signals als erstes in­ ternes Taktsignal.
6. Halbleiterspeichereinrichtung nach Anspruch 5, welche ferner eine Verzögerungsschaltung (1c) umfaßt, die ein Aus­ gangssignal aus der Pufferschaltung (1a) zum Anlegen an die Einrichtung zum Erzeugen des ersten internen Taktsignals (1d, 1e) verzögert.
7. Synchronhalbleiterspeichereinrichtung nach Anspruch 3, bei welcher die Verriegelungseinrichtung (2a, 2b) eine zwischen der Puf­ ferschaltung (2a) und dem ersten Latch (2ba) vorgesehene Verzögerungsschaltung (2d) enthält.
8. Synchronhalbleiterspeichereinrichtung nach Anspruch 1, welche ferner eine zwischen der Eingangspuffereinrichtung (30) und der Einrichtung zum Erzeugen eines internen Signals (35) vorgesehene Verzögerungsschaltung (37) umfaßt.
9. Synchronhalbleiterspeichereinrichtung nach Anspruch 1, bei welcher die Taktpuffereinrichtung (1) umfaßt:
eine Pufferschaltung (1a, 1c) zum Puffern des externen Takt­ signals und
einen Impulsgenerator (1g, 1h, 1f), der so geschaltet ist, daß er ein Ausgangssignal der Pufferschaltung empfängt, so daß er als Reaktion auf das Ausgangssignal der Pufferschal­ tung ein Einzelimpulssignal als erstes internes Taktsignal erzeugt.
10. Synchronhalbleiterspeichereinrichtung nach Anspruch 1, bei welcher der Taktpuffer (1) enthält:
einen Puffer (1a, 1c) zum Puffern des externen Taktsignals und ein Gatter (1d, 1e), das einen Ausgang des Puffers gat­ termäßig verarbeitet, so daß es das erste interne Taktsignal erzeugt, und
bei welcher die Einrichtung zum Erzeugen eines internen Taktes (4) ein anderes Gatter (4a, 4b) enthält, das als Re­ aktion auf das interne Taktberechtigungssignal dazu berech­ tigt ist, das Ausgangssignal des Puffers gattermäßig zu ver­ arbeiten, so daß es das interne Taktsignal erzeugt, wobei das Gatter und das andere Gatter im wesentlichen dieselbe gemeinsame Gatterverzögerung vorsehen.
11. Synchronhalbleiterspeichereinrichtung nach Anspruch 1, bei welcher die Eingangspuffereinrichtung (30) einen Strom­ spiegeltyp-Differenzverstärker (PQ1, PQ2, NQ1, NQ2) enthält, der das von außen angelegte Signal (EXT) und ein Referenzpo­ tential (vref) zum Anlegen an die Einrichtung zum Erzeugen eines internen Signals (35) differenzmäßig verstärkt.
12. Synchronhalbleiterspeichereinrichtung nach Anspruch 11, bei welcher der Stromspiegeltyp-Differenzverstärker (PQ1, PQ2, NQ1, NQ2) ferner ein Element (NT) enthält, das als Re­ aktion auf eine Deaktivierung des internen Taktberechti­ gungssignals einen Ausgang des Stromspiegeltyp-Differenzver­ stärkers mit dem zweiten Stromversorgungsknoten verbindet.
DE19622398A 1996-01-17 1996-06-04 Synchronhalbleiterspeichereinrichtung Expired - Lifetime DE19622398C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP00578196A JP3986578B2 (ja) 1996-01-17 1996-01-17 同期型半導体記憶装置

Publications (2)

Publication Number Publication Date
DE19622398A1 DE19622398A1 (de) 1997-07-24
DE19622398C2 true DE19622398C2 (de) 1999-04-29

Family

ID=11620661

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19622398A Expired - Lifetime DE19622398C2 (de) 1996-01-17 1996-06-04 Synchronhalbleiterspeichereinrichtung

Country Status (6)

Country Link
US (1) US5880998A (de)
JP (1) JP3986578B2 (de)
KR (1) KR100240539B1 (de)
CN (1) CN1113362C (de)
DE (1) DE19622398C2 (de)
TW (1) TW353750B (de)

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0158762B1 (ko) * 1994-02-17 1998-12-01 세키자와 다다시 반도체 장치
WO1998013828A1 (fr) * 1996-09-26 1998-04-02 Mitsubishi Denki Kabushiki Kaisha Memoire a semi-conducteur du type synchrone
KR100230407B1 (ko) * 1997-02-17 1999-11-15 윤종용 반도체장치의 클럭 발생회로 및 클럭발생방법
USRE39579E1 (en) * 1997-04-04 2007-04-17 Renesas Technology Corp. Semiconductor integrated circuit device comprising RAM with command decode system and logic circuit integrated into a single chip and testing method of the RAM with command decode system
US6073223A (en) * 1997-07-21 2000-06-06 Hewlett-Packard Company Memory controller and method for intermittently activating and idling a clock signal for a synchronous memory
US6226754B1 (en) * 1997-10-10 2001-05-01 Rambus Incorporated Apparatus and method for device timing compensation
US6263448B1 (en) * 1997-10-10 2001-07-17 Rambus Inc. Power control system for synchronous memory device
JP4571959B2 (ja) * 1998-01-21 2010-10-27 富士通セミコンダクター株式会社 入力回路および該入力回路を有する半導体集積回路
US6154821A (en) * 1998-03-10 2000-11-28 Rambus Inc. Method and apparatus for initializing dynamic random access memory (DRAM) devices by levelizing a read domain
KR100306881B1 (ko) * 1998-04-02 2001-10-29 박종섭 동기 반도체 메모리를 위한 인터페이스
JPH11316617A (ja) * 1998-05-01 1999-11-16 Mitsubishi Electric Corp 半導体回路装置
JPH11328957A (ja) * 1998-05-19 1999-11-30 Oki Micro Design:Kk 半導体記憶装置
JP3125749B2 (ja) * 1998-06-11 2001-01-22 日本電気株式会社 同期型半導体メモリ
KR100304282B1 (ko) * 1998-06-30 2001-11-02 박종섭 반도체 장치의 입력 버퍼
KR100295051B1 (ko) 1998-08-20 2001-07-12 윤종용 반도체메모리장치의입력버퍼및입력버퍼링방법
JP4034886B2 (ja) * 1998-10-13 2008-01-16 富士通株式会社 半導体装置
JP3699839B2 (ja) * 1998-11-30 2005-09-28 松下電器産業株式会社 半導体記憶装置
JP2000207381A (ja) * 1999-01-20 2000-07-28 Mitsubishi Electric Corp マイクロコンピュ―タのリセット装置
US6111796A (en) * 1999-03-01 2000-08-29 Motorola, Inc. Programmable delay control for sense amplifiers in a memory
KR100358121B1 (ko) 1999-05-13 2002-10-25 주식회사 하이닉스반도체 반도체장치의 신호 입력회로
KR100390242B1 (ko) 1999-06-29 2003-07-07 주식회사 하이닉스반도체 입력 버퍼
US6791370B1 (en) * 1999-07-16 2004-09-14 Micron Technology, Inc. Apparatus and method for adjusting clock skew
JP4216415B2 (ja) 1999-08-31 2009-01-28 株式会社ルネサステクノロジ 半導体装置
JP2001084762A (ja) * 1999-09-16 2001-03-30 Matsushita Electric Ind Co Ltd 半導体メモリ装置
US6205084B1 (en) * 1999-12-20 2001-03-20 Fujitsu Limited Burst mode flash memory
JP3674833B2 (ja) * 2000-02-16 2005-07-27 シャープ株式会社 同期型半導体記憶装置
US6628142B1 (en) * 2000-08-30 2003-09-30 Micron Technology, Inc. Enhanced protection for input buffers of low-voltage flash memories
TW530207B (en) * 2000-09-05 2003-05-01 Samsung Electronics Co Ltd Semiconductor memory device having altered clock frequency for address and/or command signals, and memory module and system having the same
US6675272B2 (en) 2001-04-24 2004-01-06 Rambus Inc. Method and apparatus for coordinating memory operations among diversely-located memory components
US8391039B2 (en) * 2001-04-24 2013-03-05 Rambus Inc. Memory module with termination component
US7155630B2 (en) * 2002-06-25 2006-12-26 Micron Technology, Inc. Method and unit for selectively enabling an input buffer based on an indication of a clock transition
KR100464034B1 (ko) 2002-07-19 2005-01-03 엘지전자 주식회사 클록 동기화 방법
KR100884586B1 (ko) * 2002-07-19 2009-02-19 주식회사 하이닉스반도체 클럭버퍼
KR100495916B1 (ko) 2002-11-20 2005-06-17 주식회사 하이닉스반도체 클럭인에이블 버퍼를 구비한 반도체 장치
KR100522424B1 (ko) * 2003-04-29 2005-10-20 주식회사 하이닉스반도체 동기식 반도체 메모리 소자
JP4717373B2 (ja) * 2004-05-20 2011-07-06 富士通セミコンダクター株式会社 半導体メモリ
US7221613B2 (en) * 2004-05-26 2007-05-22 Freescale Semiconductor, Inc. Memory with serial input/output terminals for address and data and method therefor
US7301831B2 (en) 2004-09-15 2007-11-27 Rambus Inc. Memory systems with variable delays for write data signals
US20060227626A1 (en) * 2005-04-11 2006-10-12 Hynix Semiconductor Inc. Input buffer circuit of semiconductor memory device
US7616521B2 (en) 2005-09-29 2009-11-10 Hynix Semiconductor, Inc. Semiconductor memory device selectively enabling address buffer according to data output
KR100780595B1 (ko) * 2005-09-29 2007-11-29 주식회사 하이닉스반도체 반도체 메모리 소자 및 그 구동방법
KR100743633B1 (ko) * 2005-12-29 2007-07-27 주식회사 하이닉스반도체 반도체 메모리 장치의 명령어 디코딩 회로
KR100743634B1 (ko) * 2005-12-30 2007-07-27 주식회사 하이닉스반도체 반도체 메모리 장치의 명령어 디코딩 회로
KR100772689B1 (ko) * 2006-09-29 2007-11-02 주식회사 하이닉스반도체 스몰클럭버퍼를 포함하는 메모리장치.
CN101617371B (zh) 2007-02-16 2014-03-26 莫塞德技术公司 具有多个外部电源的非易失性半导体存储器
CN101039155B (zh) * 2007-03-28 2011-06-08 北京中星微电子有限公司 控制通信接口的同步时钟的方法、装置及系统
JP2009020953A (ja) * 2007-07-11 2009-01-29 Elpida Memory Inc 同期式半導体装置及びこれを有するデータ処理システム
JP5600235B2 (ja) * 2007-10-11 2014-10-01 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置、およびアドレスラッチの高速化方法
JP5228468B2 (ja) * 2007-12-17 2013-07-03 富士通セミコンダクター株式会社 システム装置およびシステム装置の動作方法
KR100911201B1 (ko) * 2008-02-14 2009-08-06 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 스트로브 클럭 버퍼 및 그제어 방법
US11508422B2 (en) * 2019-08-02 2022-11-22 Micron Technology, Inc. Methods for memory power management and memory devices and systems employing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5229966A (en) * 1990-05-18 1993-07-20 Kabushiki Kaisha Toshiba Current control circuit for dynamic memory
US5469386A (en) * 1993-08-26 1995-11-21 Nec Corporation Semiconductor integrated circuit device having low-power consumption signal input circuit responsive to high-speed small-amplitude input signal

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2605576B2 (ja) * 1993-04-02 1997-04-30 日本電気株式会社 同期型半導体メモリ
US5559752A (en) * 1995-08-14 1996-09-24 Alliance Semiconductor Corporation Timing control circuit for synchronous static random access memory

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5229966A (en) * 1990-05-18 1993-07-20 Kabushiki Kaisha Toshiba Current control circuit for dynamic memory
US5469386A (en) * 1993-08-26 1995-11-21 Nec Corporation Semiconductor integrated circuit device having low-power consumption signal input circuit responsive to high-speed small-amplitude input signal

Also Published As

Publication number Publication date
CN1113362C (zh) 2003-07-02
KR970060219A (ko) 1997-08-12
US5880998A (en) 1999-03-09
JPH09198875A (ja) 1997-07-31
TW353750B (en) 1999-03-01
DE19622398A1 (de) 1997-07-24
KR100240539B1 (ko) 2000-01-15
JP3986578B2 (ja) 2007-10-03
CN1162182A (zh) 1997-10-15

Similar Documents

Publication Publication Date Title
DE19622398C2 (de) Synchronhalbleiterspeichereinrichtung
DE4432217C2 (de) Halbleiterspeichereinrichtung
DE60034788T2 (de) Verfahren und schaltung zur zeitlichen anpassung der steuersignale in einem speicherbaustein
DE19742700C2 (de) Halbleiterspeichervorrichtung mit mehreren Bänken
DE69535672T2 (de) Synchrone NAND DRAM Architektur
DE69832455T2 (de) Halbleiterspeicheranordnung
DE19737836C2 (de) Sofort nach dem Einschalten des Stroms mit verkleinertem Stromverbrauch betreibbare Halbleiterspeichereinrichtung
DE4222273C2 (de) Zweikanalspeicher und Verfahren zur Datenübertragung in einem solchen
DE10220559A1 (de) Datenempfangs- und Dateneingabeschaltkreis, Dateneingabeverfahren und Halbleiterspeicherbauelement
DE19928454B4 (de) Speichervorrichtung mit Reihendecodierer
DE102014107661A1 (de) Kontinuierliches Einstellen einer Präambel-Freigabe-Zeitsteuerung in einer Schnittstelle einer Speichereinrichtung mit doppelter Datenrate
DE3930932A1 (de) Ausgangsrueckkopplungssteuerschaltung fuer integrierte schaltung
DE60213813T2 (de) Dram mit bitleitungsaufladung, invertiertem dateneinschreiben, verlängerter ausgabedatenhaltung und verringertem leistungsverbrauch
DE102006048972A1 (de) Gezieltes automatisches Auffrischen für einen dynamischen Direktzugriffsspeicher
DE19840237A1 (de) Taktsynchrone Halbleiterspeichervorrichtung, die die Ausgabe ungültiger Daten verhindern kann
DE19954564B4 (de) Steuerungsschaltung für die CAS-Verzögerung
DE19653114C2 (de) Synchron-Halbleiterspeichervorrichtung, bei der ein Burstzähler gemeinsam für ein Datenschreiben und für ein Datenlesen verwendet wird
DE19944727B4 (de) Integrierte Schaltung und synchrones Halbleiterspeicherbauelement mit einer Takterzeugungsschaltung
DE102006048971A1 (de) Gezieltes automatisches Auffrischen für einen dynamischen Direktzugriffsspeicher
DE102006022124A1 (de) Eingangsschaltung mit aktualisiertem Ausgangssignal, das mit Taktsignal synchronisiert ist
DE102006048970A1 (de) Gezieltes automatisches Auffrischen für einen dynamischen Direktzugriffsspeicher
DE10217359A1 (de) Halbleiterspeichervorrichtung, die sowohl für eine CAS-Latenzzeit von eins als auch für eine CAS-Latenzzeit von mehr als eins betreibbar ist
DE102007019548A1 (de) Ein Verfahren und eine Vorrichtung zur frühzeitigen Schreibbeendigung bei einem Halbleiterspeicher
DE102005030594A1 (de) Schaltung und Verfahren zum Einstellen einer Schwellendrift über eine Temperatur bei einem CMOS-Empfänger
DE4041408A1 (de) Halbleiterspeicher

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8320 Willingness to grant licences declared (paragraph 23)
R071 Expiry of right