DE19626184A1 - Vorrichtung zum Betreiben von zwei funktionsmäßig parallelgeschalteten Prozessoren - Google Patents

Vorrichtung zum Betreiben von zwei funktionsmäßig parallelgeschalteten Prozessoren

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Description

Die vorliegende Erfindung betrifft eine Vorrichtung zum Betreiben von zwei parallelgeschalteten Prozessoren nach Oberbegriff von Anspruch 1.
Parallele Anordnung zweier Prozessoren, die, über einen Funktionsbaustein verbunden, eine erhöhte Ablaufkontrolle ermöglichen, wodurch die Ablaufsicherheit gegenüber einem einzelnen Prozessor verbessert wird.
Es ist bekannt, daß Elektronik und insbesondere ein Prozessor durch äußere Störeinflüsse in der Funktion beeinträchtigt werden kann.
Diese Störungen werden durch elektrische oder magnetische Felder von außen in das Gerät eingekoppelt und bewirken die Induktion von Spannungen in leitenden Teilen des Gerätes. Diese induzierten Spannungen können dazu führen, daß Informationen, die von der Prozessoreinheit zu den Speicherbausteinen gelangen sollen, verfälscht werden. Diese Verfälschung führt bei Daten zu unerwünschten Ergebnissen. Wenn die übermittelten Daten Programmschritte darstellen, folgt oft eine Fehlfunktion durch zufällig unterbrochene oder an anderer, falscher Stelle fortgesetzte Programme. Die Auswirkungen sind unerwünschte Aktionen des Prozessors.
Es existieren bereits viele Bemühungen, die Ablaufsicherheit von prozessorgesteuerten Geräten zu erhöhen.
Gängige Lösungen, insbesondere für Anwendungen mit sehr hoher Sicherheitsanforderung aus Luft- und Raumfahrt betrachten den gesamten Rechner, bestehend aus Prozessor, Speicher und Ein- und Ausgängen als eine geschlossene Einheit, und gehen davon aus, daß diese Einheit an den Ausgängen unerwünschte Ergebnisse erzeugen kann. Deshalb wird der gesamte Rechner mehrfach, z. B. dreifach oder fünffach ausgelegt, und die Ausgänge über irgendwie geartete Abstimmglieder verbunden, so daß das falsche Ergebnis eines der Rechner von den anderen überstimmt wird.
Diese mehrfache Auslegung der Rechnerbaugruppen verursacht jedoch hohe Kosten.
Für Anwendungen mit hoher Sicherheitsanforderung
In der industriellen Steuerungstechnik, z. B. für Maschinensteuerungen und in der Antriebstechnik, können Fehlfunktionen eines steuernden Rechners hohe Materialschäden verursachen. Die Mehrfachauslegung des Rechners kommt aber oft aus Kostengründen nicht in Frage. Deshalb werden sicherheitsrelevante Funktionen wie z. B. eine Endabschaltung oft in separater Hardware installiert, z. B. über externe Sensoren, Schalter und Aktoren, auf die der Steuerrechner keinen Zugriff hat. So können wichtige Abschaltungen auch bei Ausfall des Rechner durchgeführt werden. Diese parallel installierte Technik verursacht aber oft ebenfalls hohe Kosten, die zusätzlich zu den Kosten für die eigentlich erwünschte Steuerfunktion des Rechners aufgewendet werden müssen. Weiterhin schränken die externen Zusatzeinrichtungen die Funktionalität und Flexibilität ein, deretwegen der Rechner ja gerade eingesetzt wird.
Die Erfindung hat zur Aufgabe, die bekannten Vorrichtungen so weiterzubilden, daß unter Erhalt der Sicherheitsanforderungen bei gleichzeitig gesteigerten Einsatzmöglichkeiten im industriellen Einsatz eine ablaufsichere Prozessorschaltung entsteht.
Aus der Erfindung ergibt sich der Vorteil, daß unter Vermeidung von mehrfacher Rechneranordnung trotzdem für einfache Sicherheitsanforderungen eine Möglichkeit geboten wird, die Ablaufsicherheit zu erhöhen.
Diese Aufgabe wird gelöst durch die Merkmale des Anspruches 1.
Funktionsweise
Die Abb. 1 zeigt die Anordnung der beiden Prozessoren, und des Funktionsbausteines I sowie der Peripherie. Hierin bedeuten
  • - "CPU1" den einen der beiden Prozessoren, "CPU2" den anderen der beiden Prozessoren, wobei beide Prozessoren von genau dem gleichen Typ sind.
  • - "Funktionsbaustein I" den Funktionsbaustein zur Verbindung der Bus-Signale und zur Erzeugung der Steuersignale "CPU-clock", "anti-jitter" und "time-out", im folgenden nur noch "I" genannt
  • - "Peripherie" die Bausteine, die vom Prozessor über den "bus" gesteuert werden oder Daten bevorraten, namentlich Speicher, Ein- und Ausgänge.
  • - "CGEN" den Zeittaktgenerator für das gesamte System.
  • - "bus1" die Zusammenfassung aller Leitungen, die vom Prozessor CPU1 ausgehend, zur Steuerung der Peripherie vorgesehen wären, wenn es sich um einen Einzelprozessor handelte, namentlich der Adressbus, der Datenbus und der Controlbus.
  • - "bus2" die Zusammenfassung aller Leitungen, die vom Prozessor CPU2 ausgehend, zur Steuerung der Peripherie vorgesehen wären, wenn es sich um einen Einzelprozessor handelte, namentlich der Adressbus, der Datenbus und der Controlbus.
    Die Numerierung mit den Ziffern "1" und "2" beinhaltet keinerlei Bedeutungsabstufung; die beiden Prozessoren oder die Numerierung sind ohne Veränderung der Funktion austauschbar.
  • - "bus" die Zusammenfassung aller Leitungen, die, vom Funktionsbaustein I ausgehend, die Peripherie steuern, genau so, als kämen sie von einem einzelnen Prozessor.
  • - "clock" den Zeittakt, der das gesamte System steuert. Dieser kann ein üblicher Taktsignalgeber für einen Einzelprozessor sein, aus dem die Signale "CPU-clock", "anti-jitter" und "time-out" mit Verzögerungsgliedern erzeugt werden, oder ein hochfrequenter Takt, aus dem die Signale durch Zähler und Teiler erzeugt werden. Die Abb. 4 zeigt die Version der Signalerzeugung mit Verzögerungsgliedern.
  • - "CPU-clock" den Zeittakt, den die Prozessoren CPU1 und CPU2 für ihren Betrieb benötigen, genau so, als wären sie Einzelprozessoren.
  • - "anti-jitter" ein Signal zur Steuerung des Funktionsbausteines I, speziell zur Steuerung der Vergleichsstufe nach Abb. 2.
    Dieses Signal gleicht die Unterschiede im Zeitverhalten der gleichnamigen Signale im bus1 und bus2 aus, die unvermeidbar durch Bauteiletoleranzen zwischen den beiden Prozessoren vorliegen und speist den Ausgangsspeicher.
  • - "time-out" ein Signal zur Steuerung des Funktionsbausteines I, speziell zur Steuerung der Vergleichsstufe nach Abb. 3.
    Dieses Signal gibt den Zeitpunkt an, zu dem alle gleichnamigen Signale im bus1 und bus2 synchron sein müssen, das ist gleichzeitig der Zeitpunkt, an dem das Signal "Ablauffehler" erzeugt wird, sowie der Ausgangsspeicher angewiesen wird, den Fehlerzustand zu speichern.
  • - "Ablauffehler" ein Signal zur Feststellung eines nicht synchronen Verhaltens der beiden Prozessoren. Dieses Signal kann Fehlerbehebungsmaßnahmen durch externe Baugruppen einleiten, wie z. B. einen System-Reset.
Die Bezeichnungen der Bausteine und Leitungen ist durchgängig gleich wie in den Abb. 2, 3 und 4.
Die Abb. 2 zeigt die Anordnung der Vergleichstufe innerhalb des Funktionsbausteines I, wo der bauteiltoleranzbedingte Zeitversatz der Ausgangssignale beider Prozessoren ausgeglichen wird und wo die Ausgangssignale zu einem einzigen für die Peripherie verwertbaren Ausgangssignal verknüpft werden. Die Sammelsignale bus 1 und bus2 sind hier aufgeteilt auf die einzelnen Signale, insgesamt N Stück, gezeichnet sind zur Verdeutlichung die Nummern 1, 2, und N. Die Zahl N kennzeichnet die Anzahl pro bus parallel notwendiger Signale. So beträgt sie z. B. für einen handelsüblichen 8bit-Prozessor mit 64kbyte Adressraum N=8 für den Datenbus und N=16 für den Adressbus.
Die Bezeichnung "gleichnamige Signale" bedeutet eine Gleichnamigkeit z. B. des Signales "1" vom bus1 und "1" vom bus2, also Signale normalerweise gleicher Funktion der beiden Prozessoren.
Hier werden jeweils zwei gleichnamige Signale über ein ODER-Gatter zusammengeschaltet. Die Aufgabe dieses Gatters ist die Entkoppelung der Ausgänge der CPU1 und CPU2, da die Signale nicht exakt gleichzeitig erscheinen. Ein ODER-Gatter bietet gegenüber einem UND-Gatter den besonderen Vorteil, daß der mittlere Stromverbrauch der Signalleitungen des bus sinkt, da üblicherweise Widerstände oder Stromquellen als Terminatoren von jeder Signalleitung zur positiven Versorgungsspannung gelegt werden, deren Stromfluß bei einem niedrigen Pegel (logisch 0) höher ist als bei einem hohen Pegel (logisch 1).
Bei einem ODER-Gatter nun sind die Ausgänge im statistischen Mittel länger auf logisch 1, also im Zustand geringeren Stromverbrauches, als bei einem UND-Gatter. Zu einem definierten Zeitpunkt muß die Gleichheit der gleichnamigen Signale gegeben sein. Zu diesem Zeitpunkt sind die Bussignale gültig als Steuersignale für die angeschlossene Peripherie. Dieser Zeitpunkt wird durch den Ausgangsspeicher stabil gehalten, gesteuert mit dem Signal anti-jitter.
Die Abb. 3 zeigt die Anordnung der Vergleichsstufe innerhalb des Funktionsbausteines I, wo die Ausgangssignale der beiden Prozessoren zu Zeitpunkten auf Gleichheit abgefragt werden, zu denen unter Berücksichtigung der bekannten Bauteiltoleranzen gleiche Signalpegel auf jedem Signalpaar vorliegen müssen und daß bei Signalpegelabweichung auch nur innerhalb eines Paares von Ausgangssignalen ein Ablauffehler ausgegeben wird. Die Sammelsignale bus1 und bus2 sind hier ebenfalls aufgeteilt auf die einzelnen Signale, insgesamt N Stück, gezeichnet sind zur Verdeutlichung die Nummern 1, 2, und N.
Hier werden jeweils zwei gleichnamige Signale über ein EXOR-Gatter zusammengeschaltet. Die Aufgabe dieses Gatters ist der Vergleich der Ausgänge der CPU1 und CPU2. Die Gleichheit aller so verglichenen Signale wird dann mit einem gemeinsamen ODER-Gatter geprüft, da eine einzige Ungleichheit ausreicht, um einen Ablauffehler anzuzeigen. Zu einem definierten Zeitpunkt muß die Übereinstimmung aller gleichnamigen Signale gegeben sein. Zu diesem Zeitpunkt wird über das Signal time-out der Ausgangsspeicher aktiviert. Das resultierende Ausgangssignal ist im normalerweise fehlerfreien Fall 0 oder low oder inaktiv. Ist die Übereinstimmung aller Signale zu diesem Zeitpunkt nicht erreicht worden, ist das Ausgangssignal namens Ablauffehler 1 oder high oder aktiv. Dieses Signal kann von externen Baugruppen ausgewertet werden, z. B. zur Erzeugung eines System-Reset.
Die Abb. 4 zeigt die Anordnung der Signalerzeugung innerhalb des Funktionsbausteines I, wo in einem Zeitsynchronisationsbaustein ein ankommendes Zeittaktsignal zu einem Prozessortaktsignal sowie zu einem Verknüpfungssignal "anti- jitter" sowie zu einem Abtastsignal "time-out" für das Ablauffehlerzeitsignal aufbereitet wird.
Die Bezeichnungen "D1" bis "D4" kennzeichnen vier verschiedene Verzögerungsglieder, die ein Eingangssignal unverändert, aber mit einer festen zeitlichen Verzögerung an den Ausgang weitergeben.
Die Bezeichnungen "M2" bis "M4" kennzeichnen drei verschiedene Monoflops, die ab dem Zeitpunkt der Flanke des Eingangssignales einen Ausgangsimpuls fester Länge erzeugen.
Der Baustein M2 reagiert bei steigender Flanke, der Baustein M3 bei fallender Flanke,
der Baustein M4 muß nicht ausgezeichnet sein.
  • - Das Signal "clock" muß zur Erzeugung des Signales CPU-clock nur verzögert werden, um die Laufzeiten der anderen Signalbewertungen auszugleichen.
  • - Das Signal "anti-jitter" setzt sich aus zwei kurzen Impulsen zusammen, die jeweils nach der positiven und nach der negativen Flanke des Signales clock erzeugt werden. Diese Impulse kennzeichnen die Zeitpunkte, zu denen die gleichnamigen Leitungen aus "bus 1" und "bus2" den gleichen Zustand erreicht haben müssen und diese Signale den Bausteinen "Peripherie" als Leitungen "bus" zugeführt werden müssen.
  • - Das Signal "time-out" kennzeichnet einen Zeitpunkt nach dem zweiten Impuls des Signales "anti-jitter", zu dem die Signale der gleichnamigen Leitungen auf Gleichheit abgefragt werden, um bei Ungleichheit das Signal "Ablauffehler" zu erzeugen.
Die Abb. 5 zeigt die Signale am Beispiel eines Adreßsignales auf der Leitung 1 des "bus1" und "bus2". Die wichtigen Zeitpunkte sind unten mit den Ziffern 1 bis 8 gekennzeichnet. Es geschieht zum Zeitpunkt
  • 1. Das zufällig etwas frühere Signal der CPU1 geht auf 0.
  • 2. Das zufällig etwas spätere Signal der CPU2 geht auf 0.
  • 3. Das ODER-Gatter wie in Abb. 2 zeigt an seinem Ausgang ein brauchbares Signal 0 vom Zeitpunkt 2 bis zum Zeitpunkt 5, gebildet aus zwei gleichnamigen Signalen des bus1 und bus2. Jetzt wird das Signal 0 gespeichert im Ausgangsspeicher.
    Das Ausgangssignal des Speichers stellt ein stabiles, um einige Nanosekunden verschobenes Abbild des verkoppelten Adressignales auf der Leitung 1 aus bus1 und bus2 dar und reicht vom Zeitpunkt 3 bis 6. Dieses Signal wird als Leitung 1 des "bus" verwendet zur Steuerung der Peripherie.
  • 4. Die erste Abtastung durch das Signal time-out zeigt eine Gleichheit, also keinen Ablauffehler, an.
  • 5. Das ODER-Gatter zeigt an seinem Ausgang ein brauchbares Signal 1, das etwas frühere Signal der CPU1 geht auf 1.
  • 6. Jetzt wird das Signal 1 gespeichert im Ausgangsspeicher wie in Abb. 2.
  • 7. Das etwas spätere Signal der CPU2 geht auf 1. Dieser Zeitpunkt wird direkt in keiner Weise verwertet, aber er muß vor Erscheinen des Signales time-out erfolgen, sonst liegt ein Ablauffehler vor.
  • 8. Die zweite Abtastung durch das Signal time-out zeigt wieder eine Gleichheit der Signale an. Wäre die Leitung bus2,1 noch im Zustand 0, so hätte die Ungleichheit mit dem Signal bus1,1 zu diesem Zeitpunkt ein Signal "Ablauffehler" erzeugt.
Bei dem nicht näher bezeichneten Ausgangsspeicher handelt es sich um ein handelsübliches, flankengesteuertes D-flipflip.

Claims (12)

1. Vorrichtung zum Betreiben von zwei funktionsmäßig parallelgeschalteten Prozessoren bekannter, fertigungsbedingter Bauteiletoleranzen, von denen jeder zeitgetaktet angesteuert wird und deren beide Ausgangssignale für eine einzige Steuerfunktion verwendet werden, dadurch gekennzeichnet, daß
in einem Rechner zwei Prozessoren parallel zueinander betrieben werden,
  • 1.1 beide Prozessoren über eine gemeinsame Uhr getaktet werden,
  • 1.1.1 beide Prozessoren synchron getaktet werden,
  • 1.2 die Ausgangssignale beider Prozessoren einem ebenfalls synchronen, jedoch zeitversetzt getakteten Funktionsbaustein zugeführt werden, wo
  • 1.2.1 der bauteiltoleranzbedingte Zeitversatz der Ausgangssignale beider Prozessoren ausgeglichen wird und wo
  • 1.2.2 die Ausgangssignale zu einem einzigen für die Peripherie verwertbaren Ausgangssignal verknüpft werden.
2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Funktionsbaustein zwei Bewertungen der bauteiltoleranzbedingten Zeitversätze nach den Kriterien
  • a) Zeitversatz noch zulässig und verwertbar
  • b) Zeitversatz nicht mehr zulässig durchführt.
3. Vorrichtung nach Anspruch 1 und 2, dadurch gekennzeichnet, daß für die Überwachungsfunktion des Funktionsbausteins keine zusätzliche Rechenzeit verbraucht wird, und die Prozessoren mit voller Arbeitsgeschwindigkeit betrieben werden.
4. Vorrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß der Funktionsbaustein getaktet wird mit einem Zeitversatz, der
  • 4.1 gleiche Pegel der Ausgangssignale beider Prozessoren innerhalb der Bauteiletoleranzen der Prozessoren zur Erzeugung des Ausgangssignales auswertbar macht und der
  • 4.2 ungleiche Pegel der Ausgangssignale beider Prozessoren außerhalb der Bauteiletoleranzen der Prozessoren als Fehler markiert.
5. Vorrichtung nach Anspruch 1, 2 und 4, dadurch gekennzeichnet, daß die Ausgangssignale der beiden Prozessoren elektrisch voneinander entkoppelt und zu einem Prüfsignal verknüpft werden, welches von einem Flankensignal zu den vorgegebenen zeitversetzten Takten des Funktionsbausteines abgetastet wird, wobei das jeweils abgetastete Prüfsignal bis zum nächsten Abtastzeitpunkt von einem Ausgangsspeicher stabil auf dem jeweils letzten Wert des Prüfsignales gehalten wird, welches stabil gehaltene Signal das verwertbare einzige Ausgangssignal für die Peripherie ist.
6. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Ausgangssignale der beiden Prozessoren mit ODER-Gattern entkoppelt werden.
7. Vorrichtung nach Anspruch 2 und 4, dadurch gekennzeichnet, daß die Ausgangssignale der beiden Prozessoren zu Zeitpunkten auf Gleichheit abgefragt werden, zu denen unter Berücksichtigung der bekannten Bauteiltoleranzen gleiche Signalpegel auf jedem Signalpaar vorliegen müssen und daß bei Signalpegelabweichung auch nur innerhalb eines Paares von Ausgangssignalen ein Ablauffehler ausgegeben wird.
8. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Gleichheitsabfrage in einem EXOR-Gatter erfolgt.
9. Vorrichtung nach Anspruch 7 und 8, dadurch gekennzeichnet, daß die Gleichheitsabfrage nach jedem Arbeitstakt der beiden Prozessoren erfolgt.
10. Vorrichtung nach Anspruch 1, 2, 4, 5, 6, 7, 8 und 9, dadurch gekennzeichnet, daß in einem Zeitsynchronisationsbaustein ein ankommendes Zeittaktsignal zu einem Prozessortaktsignal sowie zu einem Verknüpfungssignal sowie gegebenenfalls zu einem Ablauffehlerzeitsignal aufbereitet wird.
11. Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die Signalaufbereitung über zueinander parallele Verzögerungsglieder erfolgt.
12. Vorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die Signalaufbereitung mittels Zähler und Dekoder aus einem höherfrequenten Zeittaktsignal erfolgt.
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