DE19628376A1 - Integrierte Schaltkreisanordnung und Verfahren zu deren Herstellung - Google Patents

Integrierte Schaltkreisanordnung und Verfahren zu deren Herstellung

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Description

Die Erfindung betrifft eine integrierte Schaltkreisanordnung nach dem Oberbegriff des Anspruchs 1 und ein Verfahren nach dem Oberbe­ griff des Anspruchs 13.
Schaltkreisanordnungen mit "verringertem Maßstab" werden häu­ fig als Chipmaßstabpackungen bezeichnet (chip scale package = CSP), da die Abmessung der Packung etwa der Größe des IC-Chips entspricht, der in der Packung enthalten ist.
Derzeit ist eine große Vielzahl von integrierten Schaltkreis­ packungen erhältlich. Typischerweise können diese eine Kugelgitterma­ trix (Ball Grid Array = BGA) aufweisen, wobei ein dielektrisches Sub­ strat, ein IC-Chip, eine Matrix von Verbindungsdrähten, ein Einbet­ tungsmaterial und eine Matrix von Kontakten oder Lötkugeln vorgesehen sind.
Das Substrat besteht aus einem festen Material, das in der La­ ge ist, die anderen Komponenten der Packung während ihrer Herstellung abzustützen. Der IC-Chip enthält eine Mehrzahl von elektrisch leitenden Eingangs-/Ausgangsanschlüssen auf seiner Oberseite und das Substrat eine Mehrzahl von elektrisch leitenden Anschlüssen ebenfalls auf seiner Ober­ seite. Jeder der Verbindungsdrähte verbindet elektrisch einen zugeordne­ ten der Eingangs-/Ausgangsanschlüsse auf der Oberseite des IC-Chips mit einem zugeordneten der Anschlüsse auf der Oberseite des Substrats. Das Substrat enthält ferner eine Mehrzahl von elektrisch leitenden Kontakt­ anschlußkissen auf seiner Unterseite und eine Mehrzahl von elektrisch leitenden Spuren, von denen jede elektrisch einen entsprechenden An­ schluß auf der Oberseite des Substrats mit einem zugeordneten Kontaktan­ schlußkissen auf der Unterseite des Substrats verbindet. Einbettungsma­ terial umkapselt den IC-Chip, mindestens die Oberseite des Substrats und die Verbindungsdrähte. Kontakte oder Lötkugeln werden an den zugeordne­ ten Kontaktanschlußkissen auf der Unterseite des Substrats angebracht, wodurch ermöglicht wird, externe elektrische Elemente elektrisch mit dem IC-Chip zu verbinden.
Auf dem Gebiet der integrierten Schaltkreise werden ständig Anstrengungen unternommen, um die Größe des IC-Chip zu verringern und gleichzeitig die Anzahl von Schaltkreisen zu vergrößern, die sich auf dem Chip befinden. Fortschrittlichere und kleinere IC-Chips sind vor­ teilhaft, da sie aufgrund der geringeren Größe einfacher in Geräte ein­ fügbar sind, die in der Lage sind, wegen der fortschrittlichen Entwick­ lung der Chips kompliziertere Aufgaben zu erfüllen. Die Vorteile je­ doch, die man durch Verringern der Größe des Chips erzielt, können teil­ weise oder vollständig verlorengehen, wenn die Packung, welche die Chips enthält, exzessiv groß oder ausladend ist. Die konventionelle BGA-Packung hat beispielsweise Packungsabmessungen, d. h. die Abmessungen des Substrats und des Einbettungsmaterials, die viel größer sind als die Ab­ messungen des integrierten Schaltkreischips.
Darüber hinaus darf die Teilung zwischen den Eingangs-/Aus­ gangsanschlüssen auf der Oberseite des IC-Chips der BGA-Packung gegen­ wärtig nicht unter etwa 85 bis 90 µm wegen der räumlichen Beschränkungen fallen, die der Anwendung von Verbindungsdrähten für das elektrische Verbinden der Eingangs-/Ausgangsanschlüsse des IC-Chips mit den Sub­ stratanschlüssen inhärent sind. Demgemäß kann die Dichte der Eingangs/- Ausgangsanschlüsse einer gegebenen Oberflächengröße des IC-Chips nicht über eine bestimmte Anzahl ansteigen, um die Eingangs-/Ausgangsan­ schlußteilung bei oder oberhalb 85 bis 90 µm zu halten, wodurch das Aus­ maß der Komplexität des IC-Chips, das für eine gegebene Chipgröße er­ hältlich ist, limitiert wird.
Eine andere Art von gegenwärtig erhältlichen integrierten Schaltkreispackungen verwendet den sogenannten "Flip-Chip"-Schaltkreis. Dieser Chip ist einem Bearbeitungsprozeß auf dem Waferniveau unterworfen worden, welcher das Verbinden von metallischen Bondhügeln auf der Ober­ fläche des Chips und das Rückfließenlassen der Bondhügel umfaßt, um die Eingangs-/Ausgangsanschlüsse auf der Oberfläche des Chips "neu zu ver­ teilen". Der Chip wird dann gewendet (daher der Ausdruck Flip-Chip), so daß die Oberfläche mit den rückgeflossenen Bondhügeln nach unten weist, um direkt mit Anschlüssen auf einer gedruckten Schaltungsplatine verbun­ den zu werden. Obwohl die Flip-Chip-Schaltkreispackung die Tendenz hat, kleinere Abmessungen zu haben als die vorher beschriebene BGA-Packung, beträgt die minimale Eingangs-/Ausgangsanschlußteilung, die gegenwärtig erhältlich ist, unter Aufrechterhaltung adäquater elektrischer Verbin­ dung unter Verwendung der rückgeflossenen Pfosten des Flip-Chips, etwa 200 bis 250 µm.
Auch andere Möglichkeiten der Packung von Schaltkreischips sind im Stand der Technik bekannt.
Die FR-2586885 A1 offenbart eine Anordnung mit einem Verdrah­ tungssubstrat, das dazu dient, eine Mehrzahl von elektronischen Schalt­ kreiselementen zu montieren. Das Verdrahtungssubstrat umfaßt ein Kera­ miksubstrat, eine Mehrzahl von Verdrahtungslagen, die auf dem Keramik­ substrat ausgebildet sind,und eine Mehrzahl von isolierenden Schichten aus Polyimid. Diese bilden eine Isolierung zwischen den Lagen der Ver­ drahtung. Eine zweite isolierende Schicht wird auf der obersten Verdrah­ tungsschicht ausgebildet aus einem Polyimidmaterial, gemischt mit einem mineralischen Pulver und einer Mehrzahl von Verbindungspillen, die auf der zweiten isolierenden Schicht ausgebildet sind. Die Schaltkreisele­ mente werden durch Thermokompression angeschlossen.
US-4 954 878 beschreibt eine integrierte Schaltkreispackung mit einem Chip, der eine Matrix von exponierten Kontakten auf einer er­ sten Seite aufweist. Ein Substrat hat eine Matrix exponierter Kontakte auf einer seiner Flächen, und ein nachgiebiges Zwischenstück mit expo­ nierten Kontakten auf einander abgekehrten Seiten desselben wird zwi­ schen dem Chip und dem Substrat angeordnet, so daß die Kontakte auf den einander abgekehrten Seiten des Zwischenstücks einerseits mit den Chip­ anschlüssen, andererseits mit den Substratanschlüssen in Kontakt gelan­ gen. Das Zwischenstück wird mechanisch komprimiert. Diese Anordnung soll insbesondere für die Leistungsversorgung des Chips verwendet werden.
US 5 014 161 beschreibt ein Halbleitermontagesystem zur lösba­ ren Oberflächenmontage eines oder mehrerer Halbleiterchips auf einem Leitersubstrat, etwa einem Keramiksubstrat oder einer gedruckten Schalt­ kreisplatine. Das System verwendet ein federndes, anisotropes Leiterkis­ sen, das zwischen den Halbleiterchip und das leitende Substrat eingefügt wird. Das Leiterkissen ist in der Lage, elektrische Signale nur in einer Richtung zu leiten und isoliert in den beiden anderen dazu senkrechten Richtungen. Durch Komprimieren des Chips und des federnden Halbleiter­ kissens gegen das Leitersubstrat wird der elektrische Kontakt zwischen Kontakten auf dem Halbleiterchip und zugeordneten Kontakten auf dem Lei­ tersubstrat hergestellt.
US 5 289 346 beschreibt einen Peripher-Flächen-Adapter für ei­ nen integrierten Schaltkreischip. Der Adapter umfaßt Kissen auf einer oberen Oberfläche eines Trägers in einem Muster, entsprechend den An­ schlüssen auf der integrierten Schaltung, planare Rückführleitungen auf der oberen Oberfläche mit ersten Enden an den Kissen und vertikale Durchkontaktierungen, die sich durch den Träger erstrecken. Die Durch­ kontaktierungen sind an der oberen Oberfläche mit zweiten Enden der Rückführleitungen verbunden. Die Durchkontaktierungen sind an der unte­ ren Oberfläche des Trägers mit einer Flächenmatrix von Kopplungselemen­ ten verbunden.
US 5 291 062 beschreibt die Montage eines Halbleiterchips in einer Halbleiterausnehmung eines Substrats. Eine Mehrzahl von Verbin­ dungsdrähten verbindet den Chip mit leitenden Spuren auf einer Oberflä­ che des Substrats. Ein Deckel mit leitenden Spuren auf einer inneren Oberfläche, die elektrisch mit einer Flächenmatrix von Kontaktkissen auf einer äußeren Oberfläche mittels einer Mehrzahl von plattierten Durch­ kontaktierungen verbunden ist, wird an dem Substrat mit einem anisotro­ pen leitenden Kleber befestigt. Der Kleber verbindet elektrisch die lei­ tenden Spuren auf dem Substrat mit den leitenden Spuren auf dem Deckel.
US 5 318 651 beschreibt ein Verfahren zum Verheften von Schal­ tungsplatinen durch Verbinden von ersten Elektroden auf einer ersten Schaltungsplatine mit zweiten Elektroden auf einer zweiten Schaltungs­ platine an Positionen, die miteinander ausgefluchtet sind. Die beiden Schaltungsplatinen werden übereinander plaziert, und über den ersten Elektroden der ersten Schaltungsplatine und den zugeordneten Flächen wird eine lichtempfindliche Klebstoffschicht aufgebracht, so daß sich nach deren Trocknen eine lichtempfindliche Klebschicht ergibt. Die lichtempfindliche Schicht wird selektiv über solchen Flächenbereichen exponiert, wo die ersten Elektroden nicht vorliegen, und nur jene Teile der lichtempfindlichen Kleberschicht werden entfernt, die sich auf den ersten Elektroden befinden. Danach erfolgt eine Wärmebehandlung, um eine Bondhaftung zwischen den einander zugeordneten Elektroden durch Thermo­ kompression zu erzielen.
Aufgabe der vorliegenden Erfindung ist es, eine integrierte Schaltkreisanordnung und ein Verfahren zu deren Herstellung nach dem Oberbegriff der Ansprüche 1 und 13 zu schaffen, die es ermöglichen, den Chip in verbesserter Weise mit zugeordneten Kontakten oder Leitern ver­ binden zu können.
Diese Aufgabe wird entsprechend den kennzeichnenden Teilen der Ansprüche 1 und 13 gelöst.
Hiernach wird eine anisotrop elektrisch leitende Schicht mit der Oberfläche eines IC-Chips verbunden, der eine Mehrzahl von Ein­ gangs-/Ausgangsanschlüssen besitzt. Die anisotrop leitende Schicht ist elektrisch in Richtungen leitend, die im wesentlichen parallel zu einer Elektroleitachse verlaufen und ist im wesentlichen elektrisch isolierend in anderen Richtungen. Die anisotrop leitende Schicht bildet ein effi­ zientes Mittel für das Herstellen elektrischer Verbindungen zu den Ein­ gangs-/Ausgangsanschlüssen des Chips. Der Anschluß der anisotrop leiten­ den Schicht an den Chip ermöglicht in vorteilhafter Weise, die Teilung zwischen benachbarten Eingangs-/Ausgangsanschlüssen zu minimieren, wäh­ rend immer noch die Möglichkeit aufrechterhalten wird, den Chip an be­ liebige Typen von elektrischen Anschlüssen elektrisch anzukoppeln. Bei­ spielsweise kann die anisotrope Schicht verwendet werden, um den Chip direkt mit Anschlüssen einer gedruckten Schaltungsplatine (PCB), mit den Leitern eines Leiterrahmens, mit Spuren auf verschiedenen Substratstruk­ turen, usw. zu koppeln. Die anisotrop leitende Schicht kann die Form ei­ ner flexiblen adhäsiven Folie haben, die man an dem IC-Chip zum Haften bringt, indem man gleichzeitig Wärme und Druck einwirken läßt.
Ein dielektrisches Substrat kann mit der anisotrop leitenden Schicht derart verbunden sein, daß letztere zwischen dem dielektrischen Substrat und dem IC-Chip eingebettet ist. Das Substrat umfaßt eine Mehr­ zahl von elektrisch leitenden Spuren, und die Verbindung der anisotrop leitenden Schicht zwischen dem IC-Chip und dem dielektrischen Substrat ist derart, daß die entsprechenden Eingangs-/Ausgangsanschlüsse des IC- Chips elektrisch mit zugeordneten Spuren des Substrats über entsprechen­ de elektrisch leitende lineare Pfade der anisotropen leitenden Schicht verbunden sind.
Die Sandwichstruktur der anisotrop leitenden Schicht zwischen dem IC-Chip und dem Substrat ermöglicht in vorteilhafter Weise, die Ge­ samtabmessungen der integrierten Schaltkreisanordnung zu verringern, wäh­ rend immer noch elektrische Verbindungen zwischen den Eingangs-/Aus­ gangsanschlüssen des IC-Chips mit den Spuren des Substrats geschaffen werden. Die peripheren Abmessungen des IC-Chips, der zwischengefügten anisotrop leitenden Schicht und des Substrats können im wesentlichen identisch sein. Elektrische Kontakte können auf einer Oberfläche des Substrats gegenüber der Schicht vorgesehen sein, wodurch ermöglicht wird, externe elektrische Elemente elektrisch mit dem IC-Chip zu verbin­ den.
Weitere Ausgestaltungen der Erfindung sind den Ansprüchen und der nachfolgenden Beschreibung zu entnehmen.
Die Erfindung wird nachstehend anhand der in den beigefügten Abbildungen dargestellten Ausführungsbeispiele näher erläutert.
Fig. 1 zeigt schematisch im Querschnitt eine ersten Ausfüh­ rungsform einer integrierten Schaltkreisanordnung gemäß der vorliegenden Erfindung;
Fig. 2 bis 4 zeigen schematisch im Querschnitt weitere Aus­ führungsformen einer integrierten Schaltkreisanordnung.
Gemäß Fig. 1 umfaßt eine integrierte Schaltkreisanordnung 100 einen IC-Chip 102, eine Mehrzahl von Eingangs-/Ausgangsanschlüssen 104 und eine elektrisch leitende Schicht 106. Die Eingangs-/Ausgangsan­ schlüsse 104 sind auf einer Oberfläche 108 des IC-Chips 102 angeordnet. Die Schicht 106 ist an der Oberfläche 108 des IC-Chips 102 angeschlos­ sen.
Die Schicht 106 ist im wesentlichen längs einer einzigen Achse elektrisch leitend, während sie in den anderen Richtungen, die nicht parallel zu der elektrisch leitenden Achse sind, elektrisch isolierend ist. Demgemäß umfaßt die Schicht 106 eine Mehrzahl von Pfaden 110, durch welche elektrischer Strom fließen kann. Die elektrisch isolierende Cha­ rakteristik der Schicht 106 in Richtungen, die nicht parallel zur elek­ trisch leitenden Achse der Schicht 106 verlaufen, ist derart, daß die elektrisch leitenden Pfade 110 voneinander elektrisch isoliert sind. Demgemäß kann Strom in einem einzelnen der Pfade 110 fließen, ohne durch elektrischen Strom gestört zu werden, der in anderen der Pfade 110 fließt.
In der besonderen Ausführungsform der Fig. 1 ist die Oberflä­ che 108 im wesentlichen planar, und die Pfade 110 erstrecken sich linear und im wesentlichen senkrecht zur Oberfläche 108. Die Schicht 106 ist im wesentlichen elektrisch leitend in Richtung ihrer Dicke und elektrisch isolierend in Richtung ihrer Länge und Breite.
Die Schicht 106 kann eine anisotrope flexible Folie mit metal­ lischen Partikeln sein, die so verteilt sind, daß sie elektrische Leit­ fähigkeit in einer Dimension (typischerweise der Dicke) und elektrische Isolation in der anderen Dimension (typischerweise Breite und Länge der Folie) bewirken. Eine flexible Folie dieser Art kann von der Firma Hita­ chi Chemical Co., Ltd. in Tokyo, Japan, als anisotrop leitende Folie un­ ter der Marke Anisolm erhalten werden. Eine solche anisotrope Folie be­ sitzt adäquat isolierende bzw. elektrisch leitende Pfade 110, geeignet für Eingangs-/Ausgangsanschlüsse 104, die auf einer Oberfläche 108 eines IC-Chips 102 mit einer Distanz bis herunter zu mindestens 25 µm angeord­ net sein können. Die anisotrope Folie Anisolm ist adhäsiv, und nachdem sie angemessen positioniert und auf die Oberfläche 108 des IC-Chips 102 aufgeklebt worden ist, können Wärme und Druck im erforderlichen Maße gleichzeitig auf Kontaktflächenbereiche zwischen der Folie und der Chip­ oberfläche 108 über eine Zeit zur Einwirkung gebracht werden, die aus­ reicht, um eine gute Verbindung der Folie mit dem IC-Chip 102 sicherzu­ stellen.
Die elektrisch leitenden Pfade 110, die sich von den Ein­ gangs-/Ausgangsanschlüssen 104 durch die Schicht 106 erstrecken, bilden ein wirksames Mittel für die Herstellung elektrischer Verbindungen zu Eingangs-/Ausgangsanschlüssen 104 des IC-Chips 102 der integrierten Schaltkreisanordnung. Die elektrischen Verbindungen erfolgen an den En­ den der linearen Pfade 110 gegenüber der Oberfläche 108. Vorteilhafter­ weise kann die Teilung zwischen Eingangs-/Ausgangsanschlüssen 104, die auf der Oberfläche 108 liegen, mindestens etwa 25 µm betragen.
Die integrierte Schaltkreisanordnung 100 kann weiter nach ei­ ner Anzahl von Möglichkeiten mit anderen Komponenten verbunden werden. Beispielsweise kann ein Leiterrahmen über der Schicht 106 derart posi­ tioniert werden, daß die Leiter des Leiterrahmens selektiv mit elek­ trisch leitenden Pfaden 110 der Schicht 106 gekoppelt werden. Elektri­ sche Verbindungen würden deshalb zwischen entsprechenden Leitungen des Leiterrahmens, den elektrisch leitenden Pfaden 110 und den Eingangs-/ Ausgangsanschlüssen 104 des IC-Chips 102 gebildet werden. Der Leiterrah­ men, elektrisch verbunden mit der Schicht 106, könnte dann elektrisch den IC-Chip 102 mit anderen elektrischen Elementen koppeln.
Alternativ könnte die Schicht 106 direkt mit einer gedruckten Schaltungsplatine derart verbunden werden, daß elektrische Spuren der gedruckten Schaltkreisplatine elektrisch mit elektrisch leitenden Pfaden 110 der Schicht 106 verbunden werden. Nach anderen Ausführungsformen kann ein dielektrisches Substrat mit elektrisch leitenden Spuren an der Schicht 106 derart angebracht werden, daß die Spuren des dielektrischen Substrats elektrisch mit entsprechenden leitenden Pfaden 110 der Schicht 106 gekoppelt werden. Einige Beispiele der Anbringung dielektrischer Substrate an der Schicht 104 der integrierten Schaltkreisanordnung 100 folgen nachstehend.
Fig. 2 zeigt eine integrierte Schaltkreisanordnung 120, bei der die elektrisch leitenden Pfade 110 einer elektrisch leitenden Schicht 106 die Eingangs-/Ausgangsanschlüsse 104 eines IC-Chips 102 mit elektrisch leitenden Pfaden eines dielektrischen Substrats 122 elek­ trisch verbinden.
Die Schicht 106 ist neben ihrer Verbindung mit der Oberfläche 108 des IC-Chips 102 auch mit der Oberseite 124 des dielektischen Sub­ strats 122 verbunden. Die Schicht 106 ist demgemäß zwischen dem IC-Chip 102 und dem Substrat 122 eingebettet. Die Schicht 106 kann mit dem Sub­ strat 122 in ähnlicher Weise verbunden werden wie vorstehend für die Verbindung der Schicht 106 mit dem IC-Chip 102 beschrieben, nämlich durch zunächst Positionieren und Anheften und nachfolgend durch gleich­ zeitige Einwirkung von Wärme und Druck. Bei einem bevorzugten Verfahren der Verbindung der Schicht 106 zwischen IC-Chip 102 und Substrat 122 wird die Schicht 106 zunächst mit dem IC-Chip 102 durch gleichzeitiges Einwirkenlassen von Hitze und Druck verbunden und danach das Substrat 122 mit der Schicht 106 verbunden, die bereits mit dem Chip 102 durch gleichzeitiges Einwirkenlassen von Hitze und Druck verbunden ist. Es ist jedoch ins Auge gefaßt, daß die Reihenfolge dieser Verbindung umgekehrt werden oder alternativ ein Schritt des Einwirkens von Hitze und Druck auf eine vorgeheftete, aus drei Lagen bestehende Struktur von IC-Chip 102, Schicht 106 und Substrat 122 ausgeübt werden kann.
Das dielektrische Substrat 122 definiert eine Mehrzahl elek­ trisch leitender Spuren (nicht dargestellt), die sich in dem dielektri­ schen Substrat 122 in unterschiedlichster Weise erstrecken können. Bei­ spielsweise können die elektrisch leitenden Spuren des Substrats 122 ei­ nen ersten Abschnitt umfassen, der integral mit der Oberseite 124 des Substrats 122 ist, einen zweiten Abschnitt, der sich durch ein Durchkon­ taktierungsloch erstreckt, der sich von der Oberseite 124 zur Unterseite 126 des Substrats 122 erstreckt, und einen dritten Abschnitt, integral mit der Unterseite 126 des Substrats 122. Elektrisch leitende Spuren des Substrats 122 können einen einzelnen Abschnitt umfassen, der sich durch ein Durchkontaktierungsloch erstreckt, welches von der Oberseite 124 bis zur Unterseite 126 des Substrats 122 reicht. Fig. 2 zeigt im wesentli­ chen planare Oberflächen 124 und 126. Durchkontaktierungslöcher für die elektrisch leitenden Spuren können sich im wesentlichen senkrecht zu den ebenen Oberflächen 124 und 126 erstrecken. Die Form, Position und Er­ streckung der elektrisch leitenden Spuren können vielfältig sein.
Die Schicht 106 ist derart eingebettet und verbunden zwischen IC-Chip 102 und Substrat 122, daß entsprechende Eingangs-/Ausgangsan­ schlüsse 104 des IC-Chips 102 elektrisch mit entsprechenden Spuran­ schlußabschnitten verbunden sind, die auf der Oberseite 124 der elek­ trisch leitenden Spuren des Substrats 122 mittels der elektrisch leiten­ den Pfade 110 in der Schicht 106 angeordnet sind. Die bevorzugte Dicke der Schicht 106 reicht von etwa 16 bis 22 µm, während die bevorzugte Dicke des Substrats 122 von etwa 50 bis 100 µm reicht.
In der hier gezeigten Ausführungsform der Fig. 2 erstrecken sich die Oberflächen 108 und 124 in jeweils einer Ebene, welche Ebenen im wesentlichen zueinander planar sind, und die Mehrzahl der elektrisch leitenden Pfade 110 der Schicht 106 erstreckt sich im wesentlichen senk­ recht zu den Oberflächen 108 und 124. Deshalb sind die entsprechenden Spuranschlußabschnitte, die sich auf der oberen Oberfläche 124 des Sub­ strats 122 befinden, im wesentlichen direkt unter den entsprechenden Eingangs-/Anschlußanschlüssen 104 des IC-Chips 102 angeordnet. Die Schicht 106 ist im wesentlichen nur parallel zu einer einzigen Achse elektrisch leitend, die im wesentlichen senkrecht zu den zueinander par­ allelen, planaren Oberflächen 108 und 124 verläuft, während die Schicht 106 elektrisch in anderen Richtungen isolierend wirkt, die nicht paral­ lel zu der einzigen elektrisch leitenden Achse sind.
Die elektrisch leitenden linearen Pfade 110, die sich von den Eingangs-/Ausgangsanschlüssen 104 durch die Schicht 106 erstrecken, zu­ sammen mit den elektrisch leitenden Spuren des dielektrischen Substrats 122 bilden ein effizientes Mittel für die Herstellung elektrischer Ver­ bindungen zu den Eingangs-/Ausgangsanschlüssen 104 des IC-Chips 102. Hier können die elektrischen Anschlüsse an den Endanschlüssen der elek­ trisch leitenden Spuren vorgenommen werden (d. h. die Endanschlüsse der Spuren gegenüber den Endanschlußabschnitten, die mit den Pfaden 110 an der Oberseite 124 verbunden sind), definiert im Substrat 122. Es ist vorgesehen, daß viele Arten von elektrischen Verbindungen an den Spuran­ schlußenden des Substrats 122 vorgenommen werden können. Beispielsweise kann die Unterseite 126 direkt an einer gedruckten Schaltkreisplatine an­ gebracht werden, um die Spuranschlußenden des Substrats 122 elektrisch mit entsprechenden Anschlußenden von Spuren der gedruckten Schaltkreis­ platine zu koppeln. Alternativ kann eine Matrix von Kontakten, bei­ spielsweise eine Kugelgittermatrix von Kontakten, elektrisch mit den Spuranschlußenden des Substrats 122 gekoppelt werden, und die resultie­ rende integrierte Schaltkreisanordnung kann mit anderen Elementen ver­ bunden werden, beispielsweise einer gedruckten Schaltkreisplatine, um IC-Chip 102 mit anderen elektrischen Elementen elektrisch zu koppeln. Ferner können Leiter eines Leiterrahmens elektrisch mit den Spuran­ schlußenden des Substrats 122 gekoppelt werden. Die Leiter des Leiter­ rahmens könnten elektrisch beispielsweise direkt oder unter Zwischenfü­ gung einer Matrix von Kontakten mit den Spuranschlußenden des Substrats 122 gekoppelt werden. Einige Beispiele von Verbindungsmatrizen von Kon­ takten zu den Spuranschlußenden des Substrats 122 folgen nachstehend.
Fig. 3 zeigt eine integrierte, bei der elektrisch leitende Pfade einer elektrisch leitenden Schicht die Eingangs-/Ausgangsanschlüs­ se 104 eines IC-Chips 102 mit elektrisch leitenden Spuren eines dielek­ trischen Substrats 122 elektrisch verbinden, und bei der eine Matrix elektrisch leitender Kontakte 132 mit den elektrisch leitenden Spuren des Substrats verbunden ist. Während erste Anschlußspurabschnitte ent­ sprechender Spuren des Substrats 122 elektrisch mit Pfaden 110 an der Oberseite 124 verbunden sind, sind entsprechende Kontakte der Matrix 132 elektrisch mit zweiten Anschlußspurabschnitten der entsprechenden Spuren verbunden. Gemäß Fig. 3 ist die Matrix 132 an der Unterseite 126, und deshalb sind hier zweite Anschlußspurabschnitte vorgesehen, die eben­ falls an der Unterseite 126 angeordnet sind. Die elektrisch leitenden Spuren erstrecken sich zwischen der Oberseite 124 und der Unterseite 126 im Substrat 122.
In der Ausführungsform der Fig. 3 umfaßt die Matrix 132 Lot­ säulen (typischerweise zylindrisch), die vorzugsweise über ein konven­ tionelles Lotmaterialrückflußverfahren an der Unterseite 126 angeschlos­ sen sind. Bevorzugt wird die Matrix 132 an der Unterseite 126 ange­ schlossen, bevor das Substrat 122 und die Schicht 106 miteinander ver­ bunden werden. Die Matrix 132 kann aber auch an die Unterseite 126 nach dem Verbinden des Substrats 122 mit der Schicht 106 angeschlossen wer­ den. Die Matrix 132 kann auch aus Lotkugeln oder leitenden Stiften be­ stehen.
Die in Fig. 4 dargestellte integrierte Schaltkreisanordnung 140 besitzt eine Matrix 142 aus Lotkugeln, die an die Unterseite 126 des Substrats 11 angelötet sind, wodurch sie mit den elektrisch leitenden Spuren im Substrat 122 verbunden werden. Zusätzlich ist ein Wärmesenkee­ lement 144 (metallische Hülle) über der Oberseite 112 des IC-Chips 102 angeordnet. Ein konventionelles Einbettungsmaterial 146, beispielsweise Band oder Epoxyd, kann zwischen IC-Chip 102 und Wärmesenkeelement 144 vorzugsweise über der Oberseite 112 und den seitlichen Oberflächen des IC-Chips 102 zum Schutz gegen Kontaminierung eingefügt werden.
Es können integrierte Schaltkreiskomponenten geschaffen wer­ den, bei denen die Matrix aus Heftdrähten einer Kugelgittermatrix (BGA) einer integrierten Schaltkreispackung eliminiert ist. Zusätzlich können die peripheren Abmessungen des IC-Chips, der zwischengefügten Schicht und des dielektischen Substrats sämtlich im wesentlichen identisch sein, um so eine Verringerung der Gesamtabmessungen der integrierten Schalt­ kreisanordnung zu erzielen.
Die Verwendung der elektrisch leitenden Schicht 10 ermöglicht auch in vorteilhafter Weise, die Teilung der Eingangs-/Ausgangsanschlüs­ se des IC-Chips auf etwa 25 µm zu verringern. Das heißt, die Schicht 106, wie sie gegenwärtig beispielsweise als "Anisolm", anisotrope lei­ tende Folie, erhältlich ist, bietet eine adäquate elektrische Leitfähig­ keit in den elektrisch leitenden Pfaden 110 derselben zu und von den Eingangs-/Ausgangsanschlüssen 104, die zueinander etwa 25 µm beabstandet sind. Zukünftig entwickelte elektrisch leitende Schichten 106 des hier beschriebenen Typs könnten sogar noch eine weitere Verringerung der Ein­ gangs-/Ausgangsanschlußteilung ermöglichen. Eine anisotrop leitende Schicht 106, verbunden mit einer Oberfläche 108 eines IC-Chips 102 ein­ schließlich einer Mehrzahl von Eingangs-/Ausgangsanschlüssen ermöglicht, den IC-Chip 102 mit externen elektrischen Elementen auf irgendeine Weise zu verbinden.
Obwohl beispielsweise die Beschreibung im wesentlichen plana­ re IC-Chips 102, elektrisch leitende Schichten 106 und dielektrische Substrate 122 nennt, ist es möglich, daß andere Formen dieser Elemente verwendet werden können. Beispielsweise würde es die flexible Natur der elektrisch leitenden Folie ermöglichen, die Folie ohne weiteres mit nichtplanaren Oberflächen, wie etwa halbkugeligen Oberflächen, zu ver­ binden. Elektrisch leitende Pfade in der Folie würden sich dann radial von der halbkugeligen Oberfläche erstrecken. Zusätzlich wird zwar die Beschreibung auf elektrisch leitende Pfade der elektrisch leitenden Schicht 106 abgestellt, die im wesentlichen senkrechte Schnittwinkel mit dem IC-Chip und mit dem dielektrischen Substrat bilden, doch können die elektrisch leitenden Pfade auch hiervon abweichende Schnittwinkel bilden können. In ähnlicher Weise können nichtlineare elektrisch leitende Pfade verwendet.
Die Kombination einer anisotrop elektrisch leitenden Schicht verbunden mit einem IC-Chip kann verschiedene vorteilhafte Einsatzmög­ lichkeiten haben, beispielsweise bei Verwendung zum Anschließen der Ein­ gangs-/Ausgangsanschlüsse des IC-Chips an integrierte Schaltkreispackungs­ leiterrahmen oder für die Verbindung der Eingangs-/Ausgangsan­ schlüsse des IC-Chips direkt mit Spuren von Substraten oder gedruckten Schaltkreisplatinen oder für die Verbindung der Eingangs-/Ausgangsan­ schlüsse mit einer Matrix elektrischer Kontakte oder gegebenenfalls für die Verdrahtung von Eingangs-/Ausgangsanschlüssen von zwei oder mehr einander zugewandter IC-Chips oder sogar bei Verwendung in einer konven­ tionellen integrierten Schaltkreispackung vom Kugelgittermatrixtyp, wo­ bei elektrische Drähte mit elektrisch leitenden Pfaden der anisotrop leitenden Schicht verbunden werden.

Claims (18)

1. Integrierte Schaltkreisanordnung mit einem IC-Chip (102) mit einer Vielzahl von Eingangs-/Ausgangsanschlüssen (104) auf einer Oberfläche (108), dadurch gekennzeichnet, daß auf der Ober­ fläche (108) eine anisotrop elektrisch leitende Schicht (106) aufge­ bracht ist, die elektrisch leitend im wesentlichen in Richtungen, die denselben Schnittwinkel mit der Oberfläche (108) besitzen, in anderen Richtungen aber im wesentlichen elektrisch isolierend ist.
2. Schaltkreisanordnung nach Anspruch 1, dadurch gekennzeich­ net, daß bei einem dielektrischen Substrat (122) mit einer Vielzahl von elektrisch leitenden Pfaden die anisotropisch elektrisch leitende Schicht (106) zwischen dem Substrat (122) und dem IC-Chip (102) angeord­ net ist und die Pfade des Substrats (122) mit den Eingangs-/Ausgangsan­ schlüssen (104) elektrisch verbindet und in anderen Richtungen im we­ sentlichen elektrisch isolierend ist.
3. Schaltkreisanordnung nach Anspruch 1 oder 2, dadurch ge­ kennzeichnet, daß die Oberfläche (108) praktisch in einer Ebene liegt.
4. Schaltkreisanordnung nach einem der Ansprüche 1 bis 3, da­ durch gekennzeichnet, daß die Richtung, in der die Schicht (106) leitend ist, im wesentlichen senkrecht zur Oberfläche (108) verläuft.
5. Schaltkreisanordnung nach einem der Ansprüche 2 bis 4, da­ durch gekennzeichnet, daß die Oberfläche (108) und die Oberfläche (124) des Substrats (122) im wesentlichen in parallelen Ebenen verlaufen.
6. Schaltkreisanordnung nach einem der Ansprüche 1 bis 5, da­ durch gekennzeichnet, daß die Schicht (106) eine flexible Folie ist.
7. Schaltkreisanordnung nach einem der Ansprüche 2 bis 6, da­ durch gekennzeichnet, daß mit dem jeweiligen dem Spuranschlußabschnitt abgewandten Ende der Spuren des Substrats (122) ein Kontakt einer Kontaktanordnung (132, 142) elektrisch verbunden ist.
8. Schaltkreisanordnung nach Anspruch 7, dadurch gekennzeich­ net, daß die Kontaktanordnung eine Matrix (142) aus Lötkugeln ist.
9. Schaltkreisanordnung nach Anspruch 7, dadurch gekennzeich­ net, daß die Kontaktanordnung eine Matrix (132) aus Lötsäulen ist.
10. Schaltkreisanordnung nach Anspruch 7, dadurch gekennzeich­ net, daß die Kontaktanordnung eine Matrix aus Steckkontakten ist.
11. Schaltkreisanordnung nach einem der Ansprüche 1 bis 6, da­ durch gekennzeichnet, daß über dem IC-Chip (102) eine Wärmesenke (144) angeordnet ist.
12. Schaltkreisanordnung nach Anspruch 11, dadurch gekenn­ zeichnet, daß zwischen der Wärmesenke (144) und dem IC-Chip (102) Ein­ bettungsmaterial (146) vorgesehen ist.
13. Verfahren zum Herstellen einer integrierten Schaltkreisan­ ordnung mit einem IC-Chip (102) mit einer Vielzahl von Eingangs-/Aus­ gangsanschlüssen (104) auf einer Oberfläche (108), dadurch gekennzeich­ net, daß eine anisotrop elektrisch leitende Schicht (106), die in Rich­ tung ihrer Dicke elektrisch leitet und in Richtung ihrer Länge und Brei­ te elektrisch isoliert, auf die Oberfläche (108) aufgebracht wird.
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß die Schicht (106) durch vorzugsweise gleichzeitige Einwirkung von Druck und Wärme an dem IC-Chip (102) angeheftet wird.
15. Verfahren nach Anspruch 13 oder 14, dadurch gekennzeich­ net, daß die Schicht (106) mit einer Oberfläche (124) eines dielektri­ schen Substrats (122), die eine Vielzahl leitender Spuren aufweist, der­ art verbunden wird, daß zugeordnete Anschlüsse (104) des IC-Chips (102) elektrisch mit zugeordneten Spuren des Substrats (122) verbunden werden.
16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß die Schicht (106) zwischen den Oberflächen (108, 124) des IC-Chips (102) und des Substrats (122) angeordnet und an beiden durch vorzugsweise gleichzeitige Einwirkung von Wärme und Druck angeheftet wird.
17. Verfahren nach Anspruch 15 oder 16, dadurch gekennzeich­ net, daß eine Kontaktanordnung (132, 142) mit einer Vielzahl von Kontak­ ten auf einer der Schicht (106) abgekehrten Seite (126) des Substrats (122) elektrisch verbunden wird.
18. Verfahren nach einem der Ansprüche 13 bis 17, dadurch ge­ kennzeichnet, daß eine Wärmesenke (144) über dem IC-Chip (102) gegebe­ nenfalls unter Zwischenschaltung eines Einbettungsmaterials (146) ange­ bracht wird.
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