DE19647398B4 - Bipolarer Transistor mit isoliertem Gate - Google Patents

Bipolarer Transistor mit isoliertem Gate Download PDF

Info

Publication number
DE19647398B4
DE19647398B4 DE19647398A DE19647398A DE19647398B4 DE 19647398 B4 DE19647398 B4 DE 19647398B4 DE 19647398 A DE19647398 A DE 19647398A DE 19647398 A DE19647398 A DE 19647398A DE 19647398 B4 DE19647398 B4 DE 19647398B4
Authority
DE
Germany
Prior art keywords
region
area
diffusion
component according
regions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE19647398A
Other languages
English (en)
Other versions
DE19647398A1 (de
Inventor
Bruno C. Nadd
Niraj El Segundo Ranjan
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Americas Corp
Original Assignee
International Rectifier Corp USA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Rectifier Corp USA filed Critical International Rectifier Corp USA
Publication of DE19647398A1 publication Critical patent/DE19647398A1/de
Application granted granted Critical
Publication of DE19647398B4 publication Critical patent/DE19647398B4/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

Bipolarer Tranistor mit isoliertem Gate (IGBT) und eine Steuerschaltung hierfür, mit einem Halbleiterplättchen, das ein Siliziumsubstrat (20) aufweist, auf dessen oberer Oberfläche ein gemeinsamer Bereich (22) vom N-Leitungstyp mit niedriger Konzentration und auf dessen unterer Oberfläche ein Bereich (50) vom P+-Leitungstyp ausgebildet ist, wobei ein erstes Gebiet (19) des die niedrige Konzentration aufweisenden gemeinsamen Bereiches (22) Diffusionsgebiete aufnimmt, die die Basis-, Source- und Kanal-Bereiche (23, 24, 25, 26) eines bipolaren Transistors mit isoliertem Gate (27) bilden, dadurch gekennzeichnet, dass ein zweites Gebiet (30) des eine niedrige Konzentration aufweisenden Bereiches (22), das mit seitlichem Abstand von dem ersten Gebiet (19) angeordnet ist, ein P-Senken-Diffusionsgebiet (40) und Steuerschaltungsdiffusionsgebiete (41, 42) in der P-Senke (40) einschließt, dass Kopplungseinrichtungen (75) vorgesehen sind, die den bipolaren Transistor mit isoliertem Gate in dem ersten Gebiet (19) mit den Diffusionsgebieten der Steuerschaltung koppeln, und dass Einrichtungen (80; 95) zwischen den ersten und zweiten Gebieten (19, 30) vorgesehen...

Description

  • Die Erfindung bezieht sich auf einen bipolaren Transistor mit einem isolierten Gate der im Oberbegriff des Anspruchs genannten Art. Ein derartiger IGBT ist aus EP 0 670 601 A2 bekannt.
  • Bipolare Transistoren mit isoliertem Gate (IGBT) werden in vielen Fällen zusammen mit zugehörigen Steuerschaltungen in einer monolithischen Halbleiterplättchenstruktur ausgebildet.
  • Es ist gut bekannt, daß Steuerschaltungen in das gleiche Halbleiterplättchen integriert werden können, das auch einen diskreten Leistungs-MOSFET-Abschnitt enthält. Derartige Bauteile werden von der Firma International Rectifier Corporation unter dem Warenzeichen „SMARTFET" vertrieben. Die Struktur derartiger Bauteile ist weiterhin in DE 195 30 664 A1 und DE 44 29 903 A1 beschrieben.
  • Versuche, das vorstehende Konzept auf eine monolithisch ausgebildete Steuerschaltung mit einem Leistungs-IGBT (der ein Watt oder mehr an Leistung verarbeitet) auszudehnen, waren nicht erfolgreich. Dies ergibt sich daraus, daß die Steuerschaltungen in einer „P-Senke" oder einer Diffusion vom P-Leitungstyp in der gleichen epitaxial gebildeten (epi-) N–-Schicht enthalten sind, die auch die den IGBT bildenden Grenzschichten aufnimmt. Daher wird, wenn der IGBT in Vorwärtsrichtung leitet, das P+-Substrat in Durchlaßrichtung gegenüber dem N–-epi vorgespannt, so dass eine reichliche Anzahl von Minoritätsträgern (Löcher im Fall des beschriebenen N-Kanal-Bauteils) in die N–-epi-Schicht injiziert würde.
  • Weil die die Steuergrenzschichten enthaltende P-Senke sich nahe an den IGBT-Leistungsgrenzschichten befindet, werden auch Löcher unter die P-Senke injiziert. Dies hat mehrere Konsequenzen:
    • 1. Die P-Senke wirkt als der Kollektor eines vertikalen PNP-Transistors (mit der N–-epi-Schicht und dem P+-Substrat). als Ergebnis wird ein hoher parasitärer Strom in die P-Senke und nach Erde hin injiziert (weil die P-Senke üblicherweise geerdet ist).
    • 2. Die N+-Source- und Draindiffusionen in der P-Senke wirken als die Kathoden von vertikalen parasitäten Thyristoren. Das Triggern dieser parasitären Thyristoren kann das Halbleiterplättchen zerstören.
    • 3. Die Injektion von Minoritätsträgern in die P-Senke kann die Betriebsweise von empfindlichen, einen niedrigen Leistungspegel aufweisenden Analogschaltungen stören.
  • Daher war bisher ein "intelligenter" IGBT mit einer Grenzschicht-Isolation nicht praktisch ausführbar.
  • Ein Versuch, das durch die Minoritätsträgerinjektion hervorgerufene Problem zu überwinden, bestand darin, eine dielektrische Isolation der Steuerschaltung von dem Hauptkörper des Halbleiterplättchens zu verwenden. Diese Struktur erfordert jedoch sehr aufwendige und sehr komplizierte Verarbeitungsschritte.
    •
  • Der Erfindung liegt die Aufgabe zugrunde, einen bipolaren Transistor mit isoliertem Gate (IGBT) der eingangs genannten Art zu schaffen, der zusammen mit einer Steuerschaltung in ein einziges integriertes Halbleiterplättchen integrierbar ist.
  • Diese Aufgabe wird durch die im Patentanspruch 1 angegebene Erfindung gelöst.
  • Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
  • Erfindungsgemäß werden ein neuartiger monolithisch integrierter Leistungs-IGBT und ein Steuerabschnitt hierzu grenzschichtisoliert, doch wird die Auswirkung der Minoritätsträgerinjektion von dem IGBT-Abschnitt zu dem Bereich unter dem Steuerabschnitt beträchtlich verringert.
  • In der folgenden Beschreibung wird ein N-Kanal-IGBT mit einer lateralen N+-Pufferschicht beschrieben. Somit wird aus Bequemlichkeitsgründen auf die Durchlaßvorspannung des P+-Substrates und der N–-epi-Grenzschicht Bezug genommen. Diese Schreibweise soll die Grenzschicht zu dem N+-Puffer einschließen, wenn ein derartiger Puffer verwendet wird. Weiterhin ist die Erfindung in gleicher Weise auf P-Kanal-Bauteile und allgemein auf jedes bipolare Bauteil mit MOS-Gatesteuerung anwendbar.
  • Bei einer ersten Ausführungsform der Erfindung ist der Steuerabschnitt oder die P-Senke mit einem seitlichen Abstand von dem Umfang des aktiven IGBT-Gebietes angeordnet, der größer als ungefähr 3 Diffusionslängen der Minoritätsträger ist. Als Ergebnis wird die P+-Substrat-/N–-epi-Grenzschicht effektiv unter der P-Senke von einer Vorspannung freigehalten, so daß die Konzentration der Minoritätsträger unter der P-Senke sehr erheblich verringert wird. Es sei jedoch bemerkt, daß die Ausführung des vorstehenden Konzeptes zusätzliche Siliziumhalbleiterfläche erfordert. Weiterhin stört die einen niedrigen spezifischen Flächenwiderstand aufweisende N+-Pufferschicht, die üblicherweise zur Verringerung des β des PNP-Teils des IGBT verwendet wird, die Beseitigung der Vorspannung der P+-Substrat/N+-Puffergrenzschicht.
  • Gemäß einer zweiten Ausführungsform der Erfindung wird eine weitere P+-Diffusion unter der Steuer-P-Senke und dem aktiven Gebiet des IGBT angeordnet. Die weitere P+-Diffusion ist mit der Source- (oder Kathoden-) Elektrode des IGBT-Abschnittes verbunden. Entsprechend wird der größte Löcherstrom außerhalb des aktiven IGBT-Bereiches zu der weiteren P+-Diffusion und zu der IGBT-Source-Elektrode umgelenkt. Es sei bemerkt, daß bei dieser Lösung ein gewisser Löcherstrom immer noch unter die P-Senke fließen kann.
  • Bei einer dritten Ausführungsform der Erfindung wird der Bereich zwischen dem P+-Substrat und der N–-epi-Schicht, der das aktive Gebiet umgibt, im Ergebnis kurzgeschlossen, so daß die Vorspannung der P+-Substrat/N–-epi-Grenzschicht unter der Steuer-P-Senke vollständig beseitigt wird. Eine bevorzugte Art der Durchführung dieser Ausführungsform verwendet eine N+-Diffusion auf der oberen Oberfläche des Halbleiterplättchens, die die Steuer-P-Senke und/oder den aktiven IGBT-Bereich umgibt, sowie die Verbindung der N+-Diffusion zur Rückseite oder Unterseite des Halbleiterplättchens und zu dem P+-Substrat.
  • Entsprechend ist das P+-Substrat unter dem IGBT-Gebiet während des Vorwärts-Leitungszustandes in Vorwärtsrichtung gegenüber der N–-epi-Schicht (oder der N+-Pufferschicht, falls eine verwendet wird) vorgespannt. Elektronen fließen seitlich durch die N--epi-Schicht oder die N+-Pufferschicht und aus dem aktiven IGBT-Gebiet heraus und nach oben zu der neuartigen N+-Diffusion an der oberen Oberfläche des Halbleiterplättchens. Dies ruft einen lateralen Spannungsabfall in der N+-Pufferschicht (oder der N–-epi-Schicht) hervor, so daß die Vorspannung der P+-Substrat/N–-epi-Grenzschicht fortschreitend beseitigt wird und sich seitlich von dem aktiven Gebiet fortbewegt. Durch geeignete Auswahl des Widerstandes RS zwischen der Pufferschicht und der neuen N+-Diffusion und des seitlichen Widerstandes der Pufferschicht RB derart, daß RS wesentlich kleiner als RB ist, ist die Spannung längs der N+/P+-Grenzschicht unter der Steuer-P-Senke nahezu Null, so daß lediglich eine vernachlässigbare Löcherinjektion erfolgen kann.
  • Bei der bevorzugten Ausführungsform der Erfindung ist ein richtiger Feldabschluß an beiden Seiten der N+-Diffusion erforderlich. Es müssen jedoch Verbindungen von der Steuerschaltung zu dem IGBT, beispielsweise Sourcekontakte, Gates, Kelvin-Quellen, Strommeßleitungen und dergleichen hergestellt werden. Um diese Verbindungen ohne Überquerung des Hochspannungs-Feldabschlusses herzustellen, wird eine neuartige Topologie geschaffen, bei der der Steuerabschnitt und der IGBT-Abschnitt in einem gemeinsamen kontinuierlichen Feldabschluss eingeschlossen sind, der rückspringend um beide Seiten der N+-Diffusion gebogen ist, jedoch einen schmalen Leiterführungskanal freilässt, der mit Abstand von dem Ende der N+-Diffusion angeordnet ist. Steuerleiter aus Metall, Polysilizium oder dergleichen können über und oberhalb dieses schmalen Leiterführungskanal angeordnet werden.
  • Bei der bevorzugten Ausführungsform der Erfindung wird eine parasitäre Diode zwischen den Haupt-Drain- und Source-Elektroden als Folge der Verwendung der neuartigen N+-Diffusion zwischen den Steuer- und IGBT-Abschnitten geschaffen. Diese Diode verhindert die Verwendung des Halbleiterplättchens in Anwendungen, die eine Sperrspannungsblockierung ermöglichen und sie kann nicht bei Anwendungen verwendet werden, die eine externe Diode mit kurzer Erholzeit erfordern. Entsprechend einem weiteren Merkmal der Erfindung und zur Beseitigung der Wirkung dieser parasitären Diode wird ein neuartiger lateraler PNP-Transistor in den IGBT-Abschnitt integriert, wobei dieser PNP-Transistor mit der N+-Diffusion verbunden ist und den Betrieb der N+-Diffusion nur dann ermöglicht, wenn der IGBT in Durchlassrichtung vorgespannt ist. Daher befindet sich die parasitäre Diode in einem offenen Kreis zu den Zeiten, zu denen sie den Betrieb des Halbleiterplättchens stören könnte.
  • Weitere Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden Beschreibung der Erfindung ersichtlich, die sich auf die beigefügten Zeichnungen bezieht.
  • In den Zeichnungen zeigen:
  • 1 einen Querschnitt eines Teils einer bekannten SMARTFET-Struktur,
  • 2 einen Querschnitt eines Teils eines IGBT, in dem eine P-Senke in dem gleichen Halbleiterplättchen gebildet ist, wobei die dabei entstehenden Probleme gezeigt sind,
  • 3 einen Querschnitt eines Teils eines IGBT, bei dem eine Steuerschaltung in einer Senke ausgebildet ist, die dielektrisch von dem Halbleiterplättchen isoliert ist,
  • 4 die Topologie eines Halbleiterplättchens, das eine erste Ausführungsform der Erfindung verwendet,
  • 5 einen Querschnitt nach 4 entlang der Schnittlinie 5-5 in 4,
  • 6 eine Querschnittsansicht eines Teils eines SMART-IGBT-Halbleiterplättchen mit einem P+-Bereich, der zwischen dem aktiven Gebiet und dem Steuergebiet angeordnet ist, gemäß der Erfindung,
  • 7 eine weitere Ausführungsform der Erfindung, die eine N+-Diffusion zwischen dem aktiven IGBT-Gebiet und dem Steuergebiet verwendet und einen Querschnitt der 6 entlang der Schnittlinien 5-5 in 6 darstellt,
  • 8 eine bevorzugte Ausführungsform der Topologie der aktiven und Steuerbereiche nach 4,
  • 9 einen der 7 ähnlichen Querschnitt, jedoch in einem realistischeren Maßstab, wobei bestimmte Bauteilkomponenten gezeigt sind, die durch die Grenzschichten definiert werden,
  • 10 ein Äquivalenzschaltbild der 9,
  • 10A den Strom in der Schaltung nach 10, wenn der IGBT in Durchlaßrichtung vorgespannt ist,
  • 10B die Strompfade in der Schaltung nach 10 bei einer Sperrspannung, wobei eine parasitäre Diode gezeigt ist,
  • 11 die Hinzufügung einer PNP-Diode zu der Schaltung nach 10, um die Wirkung der parasitären Diode nach 10B bei Sperrspannung zu beseitigen,
  • 12 die Struktur nach 9 mit der zusätzlichen PNP-Diode nach 11, die hierin ausgeführt ist,
  • 13 eine bevorzugte Topologie für die Struktur nach 12.
    •
  • Zunächst wird auf 1 Bezug genommen. In dies Figur ist schematisch ein kleiner Teil eines MOSFET-Silizium-Halbleiterplättchens 20 im Querschnitt gezeigt. Das Silizium-Halbleiterplättchen 20 weist ein N+-Substrat 21 und eine Schicht 22 aus epitaxialem Silizium auf, die die Grenzschichten aufnimmt, die den aktiven MOSFET-Abschnitt 19 und dessen Steuerschaltung 30 definieren. Somit schließt der aktive Leistungs-MOSFET-Abschnitt eine Vielzahl von MOSFET-Basen vom P-Leitungstyp, wie z.B. die Basen 23 und 24 ein, die über den aktiven MOSFET-Bereich des Halbleiterplättchens 20 verteilt sind, wie dies in dem US-Patent 5 008 725 gezeigt ist. Jede dieser Basen 23 und 24 empfängt jeweilige ringförmige N+-Sourcebereiche 25 bzw. 26. Eine übliche Polysilizium-Gatestruktur 27 liegt über einer üblichen Gate-Diode, die die Kanalbereich überdeckt, die in den Basen 23 und 24 gebildet sind. Die Haupt-Leistungssourceelektrode und die Drainelektrode 29 werden in üblicher Weise ausgebildet.
  • Der Steuerabschnitt 30 ist monolithisch in das gleiche Halbleiterplättchen 20 integriert, wie der aktive Leistungs-MOSFET 19. Entsprechend ist eine P-Senke 40 in die Schicht 22 ein diffundiert und mit seitlichem Abstand von dem aktiven MOSFET-Gebiet 19 angeordnet. Die P-Senke 40 enthält irgendwelche gewünschten Steuerschaltungen zum Ein- und Ausschalten des aktiven Gebietes 19, wie z.B. Temperatursensoren, Stromsensoren, Unterspannungssensoren und dergleichen, wie dies in der US-Patentanmeldung 08/298 383 beschrieben ist, die vorstehend genannt wurde. Ein lateraler Steuertransistor ist schematisch in 1 gezeigt und umfaßt eine N+-Sourcediffusion 41, eine N+-Draindiffusion 42 und ein Gate 43, die alle in der P-Senke 40 enthalten sind und durch eine Grenzschicht von dem aktiven MOSFET-Gebiet 19 isoliert sind. Der Steuertransistor in der P-Senke 40 kann dann in geeigneter Weise mit dem Gate 27 gekoppelt sein, um eine Steuerung des aktiven MOSFET in Abhängigkeit von irgendeinem gewünschten Parameter zu bewirken. Somit ist eine Intelligenz monolithisch in das Halbleiterplättchen integriert, das ein Leistungs-MOSFET-Bauteil entält.
  • Das Konzept der einfachen Integration eines Grenzschicht-isolierten Steuerabschnittes in ein IGBT-Halbleiterplättchen hat scheinbar unüberwindbare Probleme geschaffen. Diese Probleme werden am besten aus einer Betrachtung der 2 verständlich, die die einfache Hinzufügung eines P+-Substrates 50 zu dem Halbleiterplättchen 20 nach 1 zeigt (anstelle des N+-Substrates 21 nach 1), was dazu führt, daß das Halbleiterplättchen als IGBT arbeitet. Es sei bemerkt, daß eine übliche N+-Pufferschicht 51 ebenfalls in 2 hinzugefügt werden kann, um das β des PNP-Abschnittes des IGBT zu verringern.
  • Alle anderen Bauteile, die die gleiche Bezugsziffer wie in 1 aufweisen, haben die gleiche Funktion. Es sei bemerkt, daß der Leistungsabschnitt 19 nunmehr in einer IGBT-Betriebsart arbeitet, und zwar aufgrund des Vorhandenseins des P+-Bereiches 50.
  • Das Bauteil nach 2 kann nicht in befriedigender Weise arbeiten, weil im Durchlaßbetrieb in der IGBT-Betriebsart die Grenzschicht 52 zwischen dem P+-Substrat 50 und dem N+-Puffer 51 (oder der Grenzschicht der N–-epi-Schicht 22, wenn kein Puffer verwendet wird, entlang seiner Länge in Durchlaßrichtung vorgespannt wird. Daher wird eine reichliche Anzahl von Minoritätsträgern (Löcher bei der Ausführungsform nach 2) in die epi-Schicht 22 und unter die P-Senke 40 injiziert. Diese Lochinjektion ist durch die Pfeile in 2 gezeigt und ruft mehrere Probleme hervor:
    • 1. Die P-Senke 40 bildet zusammen mit der N--epi-Schicht 22 und dem P+-Substrat 50 einen parasitären PNP-Transistor 60. Weil die P-Senke üblicherweise geerdet ist (nicht gezeigt), schalten die Minoritätsträger in der epi-Schicht 22 den PNP-Transistor 60 ein, so daß ein hoher parasitärer Strom in der P-Senke 40 nach Erde hin hervorgerufen wird.
    • 2. Die N+-Diffusionen 41 und 42 in der Senke 40 wirken als die Kathoden eines parasitären Vierschicht-Thyristors 61. Das Triggern dieses parasitären Thyristors 61 kann die Zerstörung des Bauteils hervorrufen.
    • 3. Die Injektion von Minoritätsträgern unter die P-Senke 40 stört ebenfalls die Betriebsweise der empfinglichen Niedrigpegel-Analogschaltungen, die in die Senke 40 integriert werden. Als Folge der Injektion von Minoritätsträgern unter eine Grenzschicht-isolierte Steuersenke wurde diese Technologie nicht zur Schaffung eines "SMARTIGBT" analog zu dem "SMARTFET"-Bauteil verwendet.
  • Eine bekannte Struktur, die das Minoritätsträger-Injektionsproblem vermieden hat, verwendet eine dielktrisch isolierte P-Senke 70, wie dies in 3 gezeigt ist, die von der N–-epi-Schicht durch eine Siliziumdioxyd-Auskleidung 71 isoliert ist. In 3 sind Teile, die denen nach 2 ähnlich sind, mit gleichen Bezugsziffern bezeichnet. Diese Lösung erfordert jedoch sehr aufwendige und komplizierte Herstellungsverfahren.
  • Die vorliegende Erfindung erzielt Ergebnisse ähnlich denen nach 3, verwendet jedoch eine Grenzschicht-Isolationstechnik, die kostengünstig hergestellt werden kann.
  • Bei einer ersten Ausführungsform der Erfindung ist die Begrenzung des aktiven IGBT-Bereiches nach 2 in einem Abstand von drei Diffusionslängen oder mehr von der Begrenzung der P-Senke 40 angeordnet. So zeigen die 4 und 5 eine mögliche Anordnung für diese Ausführungsform, bei der Bauteile ähnlich denen nach 2 mit gleichen Bezugsziffern bezeichnet sind. Die 4 und 5 zeigen weiterhin Feldabschlüsse 70 und 71, die das aktive IGBT-Gebiet 19 bzw. das Steuergebiet 30 umgeben. Die gestrichelten Linien 75 zeigen die Verbindung der Steuerschaltung 30 mit dem Gate 27 und der Source (und anderen hierzu in Beziehung stehenden Anschlüssen) des aktiven IGBT-Gebietes 19 an. Es sei bemerkt, dass andere Steuergebiete und andere IGBT's oder andere Leistungshalbleiterbauteile in die epi-Schicht 22 nach den 4 und 5 in Gebieten integriert werden können, die seitlich von dem Gebiet 19 entfernt sind.
  • Gemäß der Erfindung ist der Abstand zwischen dem Umfang der P-Senke 40 und dem Umfang der aktiven IGBT-Grenzschichten größer als ungefähr drei Minoritätsträgerlängen. Als Ergebnis dieses Abstandes ergibt sich eine Beseitigung der Vorspannung der Grenzschicht 52 unter dem Steuerabschnitt 41, und der Pegel der Minoritätsträgerinjektion unter den Steuerabschnitt 40 ist wesentlich niedriger. Es sei bemerkt, daß der spezifische Flächenwiderstand der N+-Pufferschicht ebenfalls vergrößert werden könnte, um die Beseitigung der Vorspannung der Grenzschicht 52 oder 51 unter dem Steuergebiet 30 zu unterstützen.
  • 6 zeigt eine zweite Ausführungsform der Erfindung, bei der Bauteile ähnlich denen nach 2 mit gleichen Bezugsziffern bezeichnet sind. Es sei bemerkt, daß die Pufferschicht 21 in 6 nicht gezeigt ist, jedoch verwendet werden kann, wenn dies erwünscht ist. In 6 ist eine P+-Diffusion 80 in der gezeigten Weise hinzugefügt und zwischen dem Steuerabschnitt 30 und dem IGBT-Abschnitt 19 angeordnet. Der P+-Bereich 80 ist weiterhin mit der Sourceelektrode 28 des IGBT verbunden.
  • Im Betrieb werden Löcher, die schematisch in 6 durch Pfeile angedeutet sind, in den Bereich 22 injiziert. Die Löcher außerhalb des Bereiches 19 werden jedoch vorzugsweise durch die Diffusion 80 gesammelt, so daß weniger Löcher von der P-Senke 40 gesammelt werden können.
  • Die 7 und 8 zeigen eine weitere Ausführungsform der Erfindung, bei der Bauteile ähnlich denen der vorhergehenden Figuren mit den gleichen Bezugsziffern bezeichnet wurden. 8 zeigt weiterhin einen neuartigen durchgehenden Feldabschluß 90, der nahezu vollständig sowohl den IGBT-Bereich 19 als auch den Steuerbereich 30 umschließt, wobei ein schmaler Hals 90 verbleibt, über den die Steuerleitung 75 hinweglaufen kann, ohne daß sie den Hochspannungs-Feldabschluß 90 überquert. Der Bereich zwischen dem IGBT-Gebiet 19 und dem mit seitlichem Abstand hierzu angeordneten Steuergebiet 30 nimmt dann eine N+-Diffusion 95 (7 und 8) auf, die zwischen den benachbarten Längenabschnitten des rückspringend gefalteten Abschlusses 90 angeordnet ist und sich über die gleiche Strecke wie diese erstreckt. Die Diffusion 95 hat einen Kontakt 96, der mit dem P+-Bereich 50 verbunden ist, wie dies durch die gestrichelte Linie 97 gezeigt ist. In der Praxis kann die Verbindung 97 eine Drahtverbindung oder dergleichen sein. Es ist möglich, daß die Verbindung automatisch einfach durch die Wirkung einer Säge während des Schneidens der Halbleiterschaltung hergestellt wird.
  • Die Betriebsweise des Bauteils nach den 7 und 8 ist wie folgt:
    Wenn der IGBT-Abschnitt 19 leitet, so ist die Grenzschicht 52 in Durchlaßrichtung vorgespannt. Ein seitlicher Elektronenstrom, der durch die Pfeile dargestellt ist, fließt in der Pufferschicht 51 (oder in der epi-Schicht 22, wenn kein Puffer verwendet wird) und zu der N+-Diffusion 95. Dies ruft einen seitlichen Spannungsabfall entlang des Widerstandes RB in der Pufferschicht hervor. Daher wird die Vorspannung der Grenzschicht 52 fortschreitend von dem Rand des IGBT-Bereiches 19 in Richtung auf den Steuerbereich 30 beseitigt. Wenn der Widerstand RS zur Diffusion 95 wesentlich kleiner als RB gemacht wird, so kann die Spannung längs der Grenzschicht 52 unter der P-Senke 40 nahezu auf Null verringert werden, so daß der Pegel der Minoritätsträgerinjektion in diesem Bereich vernachlässigbar ist. RS kann dadurch wesentlich kleiner als RB gemacht werden, daß die Breite WS der Diffusion 95 bezogen auf den spezifischen Widerstand der epi-Schicht 22 und der Pufferschicht 51 in geeigneter Weise festgelegt wird.
  • Weil die Steuerlogik in dem Steuerbereich 30 normalerweise auf die Source 28 des IGBT bezogen ist, ist ein geeigneter Feldabschluß auf beiden Seiten der N+-Diffusion 95 erforderlich, der weiter oben in Form der Abschlüsse 70 und 71 in den 4 und 5 und 90 in den 7 und 8 beschrieben wurde. Die Verbindungen dieser Bereiche durch Leiter 75 müssen über die Abschlüsse 70 und 71 geführt und von diesen isoliert werden. Bei der Ausführungsform nach 8 sind jedoch sowohl der IGBT 19 als auch der Steuerabschnitt 30 beide im wesentlichen vollständig durch den Abschluß 90 umschlossen, mit Ausnahme des schmalen Oberflächenkanals oder Halsbereiches 90a, über den die Verbindungen 75 geführt werden können, ohne den Abschluß 90 zu überqueren. Der Halsbereich 90a ist ausreichend schmal, damit eine bedeutsame P+-Trägerinjektion von dem Bereich unterhalb des IGBT-Abschnittes 19 zu dem Bereich unterhalb des Steuerabschnittes 30 verhindert wird. Wie dies weiter oben erwähnt wurde, können die Zwischenverbindungen 75 aus Metall oder aus leitenden Polisilizium-Spuren oder dergleichen über der geerdeten P-Senke 40 hergestellt werden.
  • Die Verbindung 97 der N+-Diffusion 95 mit der Rückseite der Halbleiterscheibe kann mit Hilfe einer Drahtverbindung zu dem (nicht gezeigten) Leiterrahmen hergestellt werden, der das Halbleiterplättchen 20 haltert, oder, wenn das Halbleiterplättchen in einem TO-220-Gehäuse angeordnet ist, beispielsweise zum Mittelstift des Gehäuses erfolgen. In vielen Fällen erfolgt die Verbindung durch die durch Sägen beschädigte Kante des Halbleiterplättchens 20, die während des Zerschneidens der Halbleiterscheibe entsteht.
  • 9 zeigt das Halbleiterplättchen 20 nach 7 in einem realistischeren, jedoch dennoch noch schematischen Maßstab. Teile nach 9, die denen nach 7 ähnlich sind, weisen die gleichen Bezugsziffern auf. Aufgrund der Beschränkungen des Maßstabes sind die Source- und Gate-Strukturen in der Senke 40 und in den Basen 23 und 24 in 9 nicht gezeigt. Es ist jedoch eine aktive Bereichsabschlußzelle 100 für den IGBT 19 und ein absichtlicher Isolationsabstand von ungefähr 700 μm zwischen dem aktiven IGBT-Gebiet 19 und der P-Senke 40 gezeigt.
  • 9 zeigt weiterhin vertikale PNP-Transistoren Q1 und Q2, die durch die Grenzschichten des IGBT 19 und des Steuergebietes 30 gebildet sind. Sie zeigt weiterhin den Zugriffswiderstand R1 zwischen der Pufferschicht 51 und der N+-Diffusion 95 und die Widerstände R2 und R3 der Pufferschicht zwischen der Unterseite des Widerstandes R1 zur angenäherten Position der Basen der PNP-Transistoren Q2 bzw. Q1.
  • Die Äquivalenzschaltung der 9 ist in 10 gezeigt. 10 zeigt weiterhin parasitäre NPN-Transistoren Q1' und Q2', die die parasitären NPN-Transistoren der N-Source, der P-Basis und der N–-epi-Schicht 22 für den IGBT-Abschnitt 19 bzw. den entsprechenden Transistor des Abschnittes 40 sind. Weiterhin sind in 10 die Widerstände RB1 und RB2 gezeigt, die die effektiven Widerstände zwischen der Basis und dem Emitter der NPN-Transistoren Q1' bzw. Q2' sind.
  • Unter normalen Umständen sollten die Transistoren Q1' und Q2' nicht leiten, um ein Verriegeln des entsprechenden parasitären Thyristors zu vermeiden. Dies wird bei dem Transistor Q1' dadurch vermieden, daß ein sehr niedriger Wert für den Widerstand RB1 ausgelegt wird.
  • Die Ausführung von lateralen NMOS-Transistoren in dem Steuerabschnitt führt jedoch zu einem wesentlich höheren Wert für RB2 und für die Verstärkung des Transistors Q2. Entsprechend ist der Steuerabschnitt wesentlich empfindlicher für ein Verriegeln als der IGBT-Abschnitt, und eine Löcherinjektion durch den Transistor Q2 sollte vermieden werden. Dies ist der Zweck des N+-Fingers 95.
  • 10A zeigt die Ströme in dicken Linien, wenn der IGBT in Durchlaßrichtung vorgespannt ist. Während der Vorspannung in Durchlaßrichtung ist die Basis-Emitter-Grenzschicht des Transistors Q1 in Durchlaßrichtung vorgespannt. Die Basis-Emitter-Grenzschicht des Transistors Q2 sieht lediglich Vbe(Q1)·R1/(R3+R1). Durch geeignete Wahl der Geometrie (und damit des Verhältnisses R1/R3) ist es möglich, den Strom in dem Transistor Q2 (siehe gestrichelte Linie in 10A) und die Gefahr einer Verriegelung in dem Steuerabschnitt fast vollständig zu vermeiden.
  • Diese Lösung verhindert das Verriegeln des Steuerabschnittes in der Betriebsart mit Vorspannung in Durchlaßrichtung. Wie dies jedoch in 10B gezeigt ist, ergibt sich eine parasitäre Diode 110 zwischen Drain 29 und Source 28 bei einer Vorspannung in Sperrichtung. Die Diode 110 besteht aus den Basis-Kollektor-Grenzschichten der Transistoren Q1' und Q2' in Serie mit RB1 und RB2 bzw. R2 und R3, und R1. Diese parasitäre Diode 110 weist zwei schädliche Folgen auf:
    • 1. Sie verhindert Anwendungen, bei denen eine Sperrspannungsfähigkeit erforderlich ist (wie bei der elektronischen Zündung).
    • 2. Sie kann nicht bei Anwendungen verwendet werden, bei denen eine externe Diode mit kurzer Erholzeit vorgesehen ist, weil die interne parasitäre Diode 10 einen Teil des Diodenstromes führt. Die Diode 110 ist nach außen hin extrem langsam und ihr Erholungsstrom induziert eine Verriegelung in dem Steuerabschnitt 30. Dies heißt mit anderen Worten, daß, wenn man eine positive Spannung erneut an die Drainelektrode 29 anlegt, während die Basis/Kollektor-Grenzschicht des Transistors Q2' noch voll von Minoritätsträgern ist, der Q2/Q2'-Thyristor verriegelt.
  • Als weiteres Merkmal der Erfindung wird die Wirkung der parasitären Diode 110 dadurch beseitigt, daß R1 nach den 9, 10, 10A und 10B nur dann mit der Drainelektrode 29 verbunden wird, wenn der IGBT in Durchlaßrichtung vorgespannt ist. Entsprechend wird, wie dies in den 11 und 12 gezeigt ist, ein lateraler PNP-Transistor Q3 außerhalb des Feldabschlusses 90 des IGBT-Abschnittes 19 hinzugefügt, der von Randzelle 100 zur Randzelle 120 in 12 gezeigt ist. Die P-Diffusion, die den Emitter 121 in 12 bildet, ist mit der Drainelektrode 29 beispielsweise über eine Drahtverbindung verbunden, und die P-Diffusion, die den Kollektor 122 bildet, ist mit dem Kontakt 96 der N+-Diffusion 95 verbunden.
  • Wenn im Betrieb der IGBT 19 in Durchlaßrichtung vorgespannt ist, leitet Q1, und gleiches gilt für Q3. Hierdurch wird R1 dynamisch mit der Drainelektrode 29 verbunden. Wenn der IGBT 19 in Sperrrichtung vorgespannt ist, leiten Q1 und Q3 nicht und R1 ist schwimmend. Daher fließt kein Rückwärtsstrom in der Struktur.
  • Q3 kann ein Niederspannungstransistor sein (gleich dem Rückwärts-Sperrnennwert wie der IGBT 19 selbst, üblicherweise 10 bis 50 Volt). Daher kann er mit einer schmalen Basis (beispielsweise 10 μm) hergestellt werden und eine hohe Verstärkung aufweisen, so daß er vollständig gesättigt ist, wenn der IGBT 19 in Durchlaßrichtung vorgespannt ist.
  • 13 zeigt schematisch die Ausführung des Transistors Q3 in der Halbleiterplättchen-Oberfläche. Bauteile ähnlich denen nach 8 sind mit den gleichen Bezugsziffern in 13 beezichnet. Es sei bemerkt, daß die Emitter- und Kollektorbereich 121 bzw. 122 mit einer Anzapfung 125 der Drainelektrode 29 bzw. des N+-Fingers 96 verbunden sind.

Claims (15)

  1. Bipolarer Tranistor mit isoliertem Gate (IGBT) und eine Steuerschaltung hierfür, mit einem Halbleiterplättchen, das ein Siliziumsubstrat (20) aufweist, auf dessen oberer Oberfläche ein gemeinsamer Bereich (22) vom N-Leitungstyp mit niedriger Konzentration und auf dessen unterer Oberfläche ein Bereich (50) vom P+-Leitungstyp ausgebildet ist, wobei ein erstes Gebiet (19) des die niedrige Konzentration aufweisenden gemeinsamen Bereiches (22) Diffusionsgebiete aufnimmt, die die Basis-, Source- und Kanal-Bereiche (23, 24, 25, 26) eines bipolaren Transistors mit isoliertem Gate (27) bilden, dadurch gekennzeichnet, dass ein zweites Gebiet (30) des eine niedrige Konzentration aufweisenden Bereiches (22), das mit seitlichem Abstand von dem ersten Gebiet (19) angeordnet ist, ein P-Senken-Diffusionsgebiet (40) und Steuerschaltungsdiffusionsgebiete (41, 42) in der P-Senke (40) einschließt, dass Kopplungseinrichtungen (75) vorgesehen sind, die den bipolaren Transistor mit isoliertem Gate in dem ersten Gebiet (19) mit den Diffusionsgebieten der Steuerschaltung koppeln, und dass Einrichtungen (80; 95) zwischen den ersten und zweiten Gebieten (19, 30) vorgesehen sind, um die Injektion von Löchern von dem P+-Bereich (50) in das P-Senkendiffusionsgebiet (40) während der Injektion von Löchern zur Erzeugung des Betriebs des bipolaren Transistors mit isoliertem Gate in dem ersten Gebiet (19) zu begrenzen.
  2. Bauteil nach Anspruch 1, dadurch gekennzeichnet, dass sich die Grenzschicht zwischen dem gemeinsamen Bereich (22) vom N-Leitungstyp und dem Bereich (50) vom P+-Leitungstyp sich kontinuierlich von einem Bereich unterhalb des ersten Gebietes (19) zu einem Bereich unterhalb des zweiten Gebietes (30) erstreckt, und dass die Einrichtungen (80, 95) zumindest teilweise eine Vorspannung der Grenzschicht in dem Bereich unterhalb des zweiten Gebietes (30) beseitigen, wenn sich das IGBT-Gebiet im leitenden Zustand befindet und Minoritätsträger von der Schicht vom P-Leitungstyp in den gemeinsamen Bereich (22) vom N-Leitungstyp injiziert werden.
  3. Bauteil nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die zwischen den ersten und zweiten Gebieten (19, 30) angeordneten Einrichtungen einen relativ großen seitlichen Abstand zwischen den Gebieten einschließen, der zumindest ungefähr drei Diffusionslängen von Löchern in dem eine niedrige Konzentration aufweisenden gemeinsamen Bereich (22) vom N-Leitungstyp entspricht.
  4. Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die zwischen den ersten und zweiten Gebieten (19, 30) angeordneten Einrichtungen ein zweites P+-Diffusionsgebiet (80) in der oberen Oberfläche des eine niedrige Konzentration aufweisenden gemeinsamen Bereiches (22) vom N-Leitungstyp und Einrichtungen einschließen, die das zweite P+-Diffusionsgebiet (80) mit der Source des bipolaren Transistors mit isoliertem Gate verbinden, so dass das zweite P+-Diffusionsgebiet (80) Löcher sammelt, die anderenfalls von der P-Senke (40) in dem zweiten Gebiet (30) gesammelt werden würden.
  5. Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die zwischen den ersten und zweiten Gebieten angeordneten Einrichtungen ein N+-Diffusionsgebiet (95) in der oberen Oberfläche des eine niedrige Konzentration aufweisenden gemeinsamen Bereiches (22) vom N-Leitungstyp und Einrichtungen einschließen, die das N+-Diffusionsgebiet (95) elektrisch mit dem Bereich (50) vom P+-Leitungstyp verbinden.
  6. Bauteil nach einem der Ansprüche 4 und 5, dadurch gekennzeichnet, dass die oberen Oberflächen der durch die Einrichtungen (80, 95) getrennten ersten und zweiten Gebiete (19, 30) an einem schmalen eingeschnürten Bereich miteinander verbunden sind, und dass die Kopplungseinrichtungen Leiter (75) einschließen, die oberhalb und längs des eingeschnürten Abschnittes angeordnet sind.
  7. Bauteil nach Anspruch 6, dadurch gekennzeichnet, dass weiterhin Feldabschlusseinrichtungen (90) auf der oberen Oberfläche des Bauteils angeordnet sind, und dass die Feldabschlusseinrichtungen (90) zumindest teilweise die ersten und zweiten Gebiete (19, 30) umgeben.
  8. Bauteil nach Anspruch 7, dadurch gekennzeichnet, dass die Feldabschlusseinrichtungen (90) die gegenüberliegenden Seiten des schmalen eingeschnürten Bereiches und die vollen verbleibenden Umfangsbereiche jedes der ersten und zweiten Gebiete (19, 30) umschließen.
  9. Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der eine niedrige Konzentration aufweisende Bereich vom N-Leitungstyp ein epitaxial aufgewachsener Bereich (22) ist.
  10. Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass eine Sourceelektrode (28) mit den Source- und Basisbereichen (23, 24, 25, 26) des bipolaren Transistors mit isoliertem Gate verbunden ist, dass eine Gateelektrode (27) oberhalb der Kanalbereiche angeordnet ist, und dass eine Drainelektrode (29) mit der Unterseite des P+-Bereiches (50) an der unteren Oberfläche verbunden ist.
  11. Bauteil nach 5 bis 10, dadurch gekennzeichnet, dass der N+-Bereich (95) zwischen den Feldabschlusseinrichtungen (90) und mit Abstand von diesen an Stellen angeordnet ist, an denen sich der Feldabschluss (90) entlang gleich erstreckender Teile der ersten und zweiten Gebiete (19, 30) erstreckt.
  12. Bauteil nach Anspruch 11, dadurch gekennzeichnet, dass die oberen Oberflächen der ersten und zweiten Gebiete an einem schmalen eingeschnürten Bereich miteinander verbunden sind, und dass die Kopplungseinrichtungen Leiter umfassen, die oberhalb und längs des eingeschnürten Abschnittes angeordnet sind.
  13. Bauteil nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass der Feldabschluss die gegenüberliegenden Seiten des schmalen eingeschnürten Bereiches und die vollen verbleibenden Umfänge jedes der ersten und zweiten Gebiete umschließt.
  14. Bauteil nach einem der Ansprüche 5 bis 13, dadurch gekennzeichnet, dass weiterhin ein lateraler PNP-Transistor (Q3) in das erste Gebiet (19) integriert ist und einen mit dem N+-Bereich (95) verbundenen Kollektor (122), einen durch den Bereich (22) vom N-Leitungstyp gebildeten Basisbereich und einen mit dem P+-Bereich (50) verbundenen Emitterbereich (122) derart aufweist, dass er lediglich dann leitet, wenn der bipolare Transistor mit isoliertem Gate in Durchlassrichtung vorgespannt ist, so dass der N+-Bereich (95) mit dem Bereich (50) vom P+- Leitungs-typ lediglich dann verbunden ist, wenn der IGBT in Durchlassrichtung vorgespannt ist.
  15. Bauteil nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, dass ein lateraler PNP-Transistor (Q3) in das erste Gebiet (19) integriert ist und einen Sourcebereich (122) aufweist, der mit dem N+-Bereich (95) verbunden ist, und dass der PNP-Transistor (Q3) so vorgespannt ist, dass er lediglich dann leitet, wenn der bipolare Transistor mit isoliertem Gate in Durchlassrichtung vorgespannt ist, so dass der N+-Bereich (95) mit dem Substrat vom N-Leitungstyp nur dann verbunden ist, wenn der IGBT in Durchlassrichtung vorgespannt ist.
DE19647398A 1995-11-17 1996-11-15 Bipolarer Transistor mit isoliertem Gate Expired - Lifetime DE19647398B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/560,328 US5798538A (en) 1995-11-17 1995-11-17 IGBT with integrated control
US08/560,328 1995-11-17

Publications (2)

Publication Number Publication Date
DE19647398A1 DE19647398A1 (de) 1997-06-12
DE19647398B4 true DE19647398B4 (de) 2006-03-16

Family

ID=24237327

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19647398A Expired - Lifetime DE19647398B4 (de) 1995-11-17 1996-11-15 Bipolarer Transistor mit isoliertem Gate

Country Status (9)

Country Link
US (1) US5798538A (de)
JP (1) JP3302275B2 (de)
KR (1) KR100300673B1 (de)
DE (1) DE19647398B4 (de)
FR (1) FR2741999A1 (de)
GB (1) GB2307343B (de)
IT (1) IT1298690B1 (de)
SG (1) SG69992A1 (de)
TW (1) TW308723B (de)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6184585B1 (en) * 1997-11-13 2001-02-06 International Rectifier Corp. Co-packaged MOS-gated device and control integrated circuit
US6448587B1 (en) * 1997-11-28 2002-09-10 Hitachi, Ltd. Circuit incorporated IGBT and power conversion device using the same
US6069372A (en) * 1998-01-22 2000-05-30 Mitsubishi Denki Kabushiki Kaisha Insulated gate type semiconductor device with potential detection gate for overvoltage protection
JP4431761B2 (ja) * 1998-01-27 2010-03-17 富士電機システムズ株式会社 Ｍｏｓ型半導体装置
JP3707942B2 (ja) * 1998-12-17 2005-10-19 三菱電機株式会社 半導体装置とそれを用いた半導体回路
JP4023035B2 (ja) * 1999-07-02 2007-12-19 松下電器産業株式会社 半導体装置及びその製造方法
WO2002059478A1 (fr) * 2001-01-24 2002-08-01 Hitachi, Ltd. Dispositif d'allumage de moteur a combustion interne
JP2009512994A (ja) * 2005-06-24 2009-03-26 インターナショナル レクティファイアー コーポレイション 低インダクタンスの半導体ハーフブリッジモジュール
JP5332175B2 (ja) * 2007-10-24 2013-11-06 富士電機株式会社 制御回路を備える半導体装置
JP5609087B2 (ja) * 2009-12-04 2014-10-22 富士電機株式会社 内燃機関点火装置用半導体装置
DE112013006668T5 (de) 2013-09-11 2015-12-24 Fuji Electric Co., Ltd. Halbleitervorrichtung
US10438947B2 (en) 2015-01-13 2019-10-08 Mitsubishi Electric Corporation Semiconductor device, manufacturing method therefor and semiconductor module

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5341003A (en) * 1991-06-10 1994-08-23 Fuji Electric Co., Ltd. MOS semiconductor device having a main unit element and a sense unit element for monitoring the current in the main unit element
DE4429903A1 (de) * 1993-09-14 1995-03-16 Int Rectifier Corp Leistungs-Halbleiterbauteil
EP0670601A2 (de) * 1994-03-04 1995-09-06 Fuji Electric Co. Ltd. Bipolartransistor mit isoliertem Gate
DE19530664A1 (de) * 1994-08-30 1996-03-07 Int Rectifier Corp Leistungs-MOSFET

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0618255B2 (ja) * 1984-04-04 1994-03-09 株式会社東芝 半導体装置
JPH0821678B2 (ja) * 1987-05-29 1996-03-04 日産自動車株式会社 半導体装置
US5156989A (en) * 1988-11-08 1992-10-20 Siliconix, Incorporated Complementary, isolated DMOS IC technology
JP2858404B2 (ja) * 1990-06-08 1999-02-17 株式会社デンソー 絶縁ゲート型バイポーラトランジスタおよびその製造方法
JPH05152574A (ja) * 1991-11-29 1993-06-18 Fuji Electric Co Ltd 半導体装置
JPH05283617A (ja) * 1992-03-31 1993-10-29 Nec Kansai Ltd 半導体装置およびその製造方法
US5430314A (en) * 1992-04-23 1995-07-04 Siliconix Incorporated Power device with buffered gate shield region
JP3135762B2 (ja) * 1993-10-29 2001-02-19 株式会社東芝 半導体集積回路装置
JP3183020B2 (ja) * 1994-03-17 2001-07-03 株式会社日立製作所 保護回路を内蔵した絶縁ゲート型半導体装置
GB9423423D0 (en) * 1994-11-14 1995-01-11 Fuji Electric Co Ltd Semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5341003A (en) * 1991-06-10 1994-08-23 Fuji Electric Co., Ltd. MOS semiconductor device having a main unit element and a sense unit element for monitoring the current in the main unit element
DE4429903A1 (de) * 1993-09-14 1995-03-16 Int Rectifier Corp Leistungs-Halbleiterbauteil
EP0670601A2 (de) * 1994-03-04 1995-09-06 Fuji Electric Co. Ltd. Bipolartransistor mit isoliertem Gate
DE19530664A1 (de) * 1994-08-30 1996-03-07 Int Rectifier Corp Leistungs-MOSFET

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
FEILER, W. et al.: Multistep Field Plates for High Voltage Planar p-n Junctions in: IEEE Trans.El. Dev., Vol. 39, No. 6, 1992, S. 1514-1520 *
FEILER, W. et al.: Multistep Field Plates for High Voltage Planar p-n Junctions; in: IEEE Trans. El. Dev., Vol. 39, No. 6, 1992, S. 1514-1520

Also Published As

Publication number Publication date
US5798538A (en) 1998-08-25
DE19647398A1 (de) 1997-06-12
KR970030879A (ko) 1997-06-26
SG69992A1 (en) 2000-01-25
JP3302275B2 (ja) 2002-07-15
KR100300673B1 (ko) 2001-11-22
TW308723B (de) 1997-06-21
FR2741999A1 (fr) 1997-06-06
IT1298690B1 (it) 2000-01-12
ITMI962384A0 (it) 1996-11-15
GB9623879D0 (en) 1997-01-08
GB2307343A (en) 1997-05-21
ITMI962384A1 (it) 1998-05-15
GB2307343B (en) 2000-11-15
JPH09181315A (ja) 1997-07-11

Similar Documents

Publication Publication Date Title
DE19704995B4 (de) Integrierte Hochspannungs-Leistungsschaltung
DE2554296C2 (de) Integrierte C MOS-Schaltungsanordnung
DE2858190C2 (de)
DE3942640C2 (de) MOS-Halbleitervorrichtung
DE2047166B2 (de) Integrierte Halbleiteranordnung
EP0045447B1 (de) Transistoranordnung mit hoher Kollektor-Emitter-Durchbruchsspannung
DE19647398B4 (de) Bipolarer Transistor mit isoliertem Gate
DE19526537A1 (de) Thyristor
DE3628857A1 (de) Halbleitereinrichtung
DE3806164A1 (de) Halbleiterbauelement mit hoher durchbruchspannung
EP0099897A1 (de) Darlington-transistorschaltung.
EP0052860B1 (de) Monolithisch integrierte Gleichrichter-Brückenschaltung
DE69722150T2 (de) Halbleiteranordnung mit einem Schutzmittel
DE10334780B3 (de) Halbleiteranordnung mit einer MOSFET-Struktur und einer Zenereinrichtung sowie Verfahren zur Herstellung derselben
DE1514855B2 (de) Halbleitervorrichtung
DE19534388B4 (de) IGBT-Transistorbauteil
DE19521751A1 (de) MOS-gesteuerter Thyristor
WO1994006158A1 (de) Feldeffektgesteurtes halbleiterbauelement
EP0391923B1 (de) Integrierte schaltung mit ''latch-up''-schutzschaltung in komplementärer mos-schaltungstechnik
DE69834451T2 (de) Schutzvorrichtung für einen integrierten MOS-Transistor gengen Spannungsgradienten
DE2847822A1 (de) Integrierte halbleitervorrichtung
DE3005367C2 (de)
WO2000044031A2 (de) Leistungstransistoranordnung mit hoher spannungsfestigkeit
DE3632642C2 (de) Halbleiter-Leistungs-Bauelement
DE19840031C2 (de) Halbleiteranordnung

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8364 No opposition during term of opposition
R071 Expiry of right