DE19649410C2 - Nichtflüchtige Speicherzelle und Verfahren zum Programmieren derselben - Google Patents
Nichtflüchtige Speicherzelle und Verfahren zum Programmieren derselbenInfo
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Description
Die Erfindung betrifft eine nichtflüchtige Speicherzelle und
ein Verfahren zum Programmieren derselben.
Um mit der immer weiterreichenden Anwendung nichtflüchtiger
Speicherzellen, wie Flash-EEPROMs und Flash-Speicherkarten,
Schritt zu halten, ist dauernde Forschung und Entwicklung
derartiger nichtflüchtiger Speicherzellen erforderlich.
Im allgemeinen besteht bei der Verwendung nichtflüchtiger
Halbleiterspeicher wie EEPROMs und Flash-EEPROMs als Massen
speichermedien der Nachteil, dass es höchst schwierig ist,
die hohen Kosten pro Bit bei derartigen Speichern zu über
winden. Für die Anwendung nichtflüchtiger Speicher in trag
baren Erzeugnissen sind Chips nichtflüchtiger Speicher mit
niedrigem Energieverbrauch erforderlich. Um die Kosten pro
Bit zu verringern, laufen aktive Untersuchungen hinsichtlich
Speicher mit mehreren Bits pro Zelle.
Die Packungsdichte eines herkömmlichen nichtflüchtigen Spei
chers entspricht eins zu eins der von Speicherzellen. Eine Mehr
bitzelle speichert Daten mit mehr als zwei Bits in einer
Speicherzelle, wodurch die Datendichte auf derselben Chip
fläche erhöht ist, ohne dass eine Größenänderung einer Spei
cherzelle vorliegt.
Um eine Mehrbitzelle zu realisieren, sollten mehr als zwei
Schwellenspannungspegel für jede Speicherzelle programmiert
werden. Um z. B. Daten mit zwei Bits für jede Zelle zu spei
chern, müssen die jeweiligen Zellen auf 22, d. h. vier
Schwellenpegel, programmiert werden. Hierbei entsprechen
vier Schwellenpegel den logischen Zuständen 00, 01, 10 bzw.
11.
Bei einer Programmierung für mehrere Pegel besteht das kritischste
Problem darin, dass die jeweiligen Schwellenspannungspegel
eine statistische Streuung aufweisen. Der Streuungswert be
trägt ungefähr 0,5 V.
Da sich die Streuung verringert, wenn die jeweiligen Schwel
lenpegel genau eingestellt werden, können mehr Pegel pro
grammiert werden, was seinerseits die Anzahl von Bits pro
Zelle erhöht. Um die Spannungsstreuung zu verringern, exi
stiert ein Programmierverfahren, bei dem Programmier- und
Verifiziervorgänge wiederholt werden.
Gemäß diesem Verfahren wird eine Reihe von Spannungsimpulsen
an die Zellen angelegt, um jede nichtflüchtige Speicherzelle
auf vorgesehene Schwellenpegel zu programmieren. Um zu veri
fizieren, ob eine Zelle einen vorgesehenen Schwellenpegel
erreicht hat, wird zwischen den jeweiligen programmierenden
Spannungsimpulsen ein Lesevorgang ausgeführt.
Während der Verifizierung hält die Programmierung an, wenn
der verifizierte Schwellenpegel den vorgesehenen Schwellen
pegel erreicht. Mit diesem Verfahren wiederholter Program
mierung und Verifizierung ist es schwierig, die Abweichungs
streuung des Schwellenpegels zu verringern, und zwar auf
grund der begrenzten Impulsbreite der Programmierspannung.
Außerdem ist der Algorithmus für die wiederholte Programmie
rung und Verifizierung durch eine Zusatzschaltung reali
siert, die die Fläche der Peripherieschaltungen des Chips
erhöht. Ferner verlängert das Wiederholungsverfahren die
Programmierzeit. Um diesen Nachteil zu überwinden, schlugen
R. Cernea von SunDisk Co., Ltd. im am 6. Juni 1996 erteilten
US-Patent Nr. 5,422,842 ein Verfahren zum gleichzeitigen
Programmieren und Verifizieren vor.
Fig. 1a zeigt das Symbol und Schaltbild eines nichtflüchti
gen Speichers, wie von Cernea vorgeschlagen. Wie es in Fig.
1a dargestellt ist, besteht die nichtflüchtige Speicherzelle
aus einem Steuergate 1, einem potentialungebundenen Gate 2,
einer Source 3, einem Kanalgebiet 4 und einem Drain 5.
Wenn an das Steuergate 1 und den Drain 5 Spannungen angelegt
werden, die dazu ausreichen, einen Programmiervorgang her
vorzurufen, fließt ein Strom zwischen dem Drain 5 und der
Source 3. Dieser Strom wird mit einem Bezugsstrom vergli
chen, und wenn er einen Wert erreicht, der dem Bezugsstrom
entspricht oder kleiner ist, wird ein Programmierabschluss
signal erzeugt.
Der obengenannte Ablauf ist in Fig. 1b veranschaulicht.
Die selbständige Verifizierung eines programmierten Zustands
gleichzeitig mit dem Programmieren, gemäß diesem Stand der
Technik, kann den Nachteil der Wiederholung der Programmve
rifizierung in gewissem Ausmaß kompensieren.
Jedoch schlägt R. Cernea weder die Verwendung eines geson
derten Programmiergates für den Programmiervorgang noch die
Verwendung eines Aufbaus vor, bei dem Pfade für den Program
mierstrom und den Mess(oder Verifizier-)strom völlig ge
trennt sind. Darüber hinaus wird der Schwellenpegel nicht
durch eine Spannung eingestellt, die an das Steuergate der
Speicherzelle angelegt wird. Daher ist eine gesonderte Opti
mierung des Programmier- und des Messvorgangs schwierig. Die
nicht gesonderten Ströme zum Programmierung und zum Überwa
chen verursachen eine direkte Steuerung der Schwellenspan
nung der Zelle.
Außerdem offenbart das am 27. August 1991 erteilte US-Patent
Nr. 5,043,940 ein Verfahren zum Ausführen einer Programmie
rung für mehrere Pegel, bei der Spannungen, wie sie an jeden
Anschluss der Speicherzelle gelegt werden, festliegen, wäh
rend Bezugsströme für jeweilige Pegel variiert werden. Bei
diesen Verfahren ist, wie es in Fig. 1b dargestellt ist, die
Beziehung zwischen den Bezugsströmen zur Erkennung und den
Zellenschwellenspannungen weder eindeutig noch linear.
Daher haben Programmierverfahren vom stromgesteuerten Typ,
wie die vorstehend genannten bekannten Verfahren, den Nach
teil, dass eine direkte und wirkungsvolle Steuerung auf meh
rere Pegel nicht einfach ist.
Um diese Probleme zu beseitigen, schlug der Erfinder in der
unveröffentlichten US-Patentanmeldung Nr. 8/542,651 ein Pro
granimierverfahren vom spannungsgesteuerten Typ vor, bei dem
eine genaue Steuerung der Schwellenspannung einer Zelle mit
tels einer an das Steuergate der Zelle angelegten Spannung
ermöglicht ist. Gemäß diesem Verfahren entspricht eine Ver
schiebung der Schwellenspannung einer Zelle exakt der Ver
schiebung der Steuergatespannung. Daher kann die Schwellen
spannung ideal eingestellt werden. Bei diesem Verfahren wird
jedoch ein Transistorkanal beim Programmierstart einge
schaltet (d. h. invertiert), um einen Strom durch ihn hin
durchzuleiten, und der Strom am Drain nimmt ab, wenn die
Programmierung fortschreitet, bis ein vorbestimmter Bezugs
strom erreicht ist, wenn die Programmierung beendet ist, was
bewirkt, dass beim Programmierstart der maximale Strom
fließt, der danach abnimmt, was hohen Anfangsenergiever
brauch erfordert.
Indessen können Zellenstrukturen für EEPROMS und Flash-
EEPROMS abhängig von der Position des potentialungebundenen
Gates auf dem Kanalbereich in zwei Arten eingeteilt werden.
Die erste ist die einfache Struktur mit Stapelgate, bei der
das potentialungebundene Gate den Kanalbereich völlig über
deckt, und die zweite ist die Struktur mit unterteiltem Ka
nal, bei der das potentialungebundene Gate nur einen Teil
des Kanalbereichs zwischen der Source und dem Drain bedeckt.
Der Kanalbereich ohne darauf befindliches potentialungebun
denes Gate wird als Auswähltransistor bezeichnet, wobei der
Auswähltransistor und der Transistor mit potentialungebunde
nem Gate, die in Reihe geschaltet sind, eine Speicherzelle
bilden.
Diese Zelle vom Typ mit unterteiltem Kanal wird wiederum,
abhängig von Verfahren zum Herstellen des Auswähltransis
tors, in zwei Arten unterteilt, nämlich eine verschmolzene
Zelle mit unterteiltem Gate, bei der eine Steuergateelektro
de für den Transistor mit potentialungebundenem Gate und
eine Gateelektrode für den Auswähltransistor zu einer Elek
trode integriert sind, und eine Zelle mit unterteiltem Gate,
bei der die Steuergateelektrode des Transistors mit poten
tialungebundenem Gate und die Gateelektrode des Auswähltran
sistors getrennt sind. Der Auswähltransistor wurde hinzuge
fügt, um das Problem eines übermäßigen Löschens zu verhin
dern und um die Ausbildung eines kontaktfreien virtuellen
Massearrays zu vereinfachen. Außerdem wurde die Zelle mit
unterteiltem Gate eingeführt, um die Injektion heißer Elek
troden von der Sourceseite her zu erleichtern.
Fig. 2a zeigt ein Diagramm einer herkömmlichen nichtflüchti
gen Speicherzelle vom einfachen Typ mit Stapelgate, und Fig.
2b zeigt ein Diagramm einer herkömmlichen nichtflüchtigen
Speicherzelle vom Typ mit unterteiltem Kanal. Fig. 2a und 2b
veranschaulichen Strukturen herkömmlicher nichtflüchtiger
Speicherzellen zusammen mit Löschprozessen. In Fig. 2a sind
ein Steuergate 6, ein potentialungebundenes Gate 7, eine
Source 8, ein Drain 9, ein Kanalbereich 10 und ein Gate 11
zur Verwendung bei Löschvorgängen dargestellt. In Fig. 2b
sind ein Steuergate 13, ein potentialungebundenes Gate 14,
eine Source 15, ein Drain 16, ein Kanalbereich 17 und ein
Gate 18 zur Verwendung bei Löschvorgängen dargestellt.
Gemäß den Fig. 2a und 2b wird, da die Löschgates 11 und 18
solche sind, die während des Programmierbetriebs nicht er
forderlich sind, jede der in den Fig. 2a und 2b dargestell
ten herkömmlichen Zellen tatsächlich zu einer Konstruktion,
die mit einer doppelten Mehrfachgatekonstruktion überein
stimmt.
Zusammengefasst gesagt, ist bei allen bisher bekannten Zel
len, da ein Programmiervorgang nur mit Elektroden des Steu
ergates, der Source und/oder des Drains ausgeführt wurde,
eine Unterteilung der Pfade für den Programmierstrom und für
den Verifizier(oder Mess-)strom innerhalb einer Speicherzel
le schwierig, was zum Nachteil führt, dass eine direkte und
wirkungsvolle Mehrpegelsteuerung schwierig ist.
Eine Zelle mit unterteiltem Kanal verwendet einen Injekti
onsmechanismus für heiße Elektronen als Programmierverfah
ren, wobei die Zelle mit verschmolzenem aufgeteiltem Gate
einen drainseitigen Injektionsmechanismus für heiße Elektro
nen verwendet und die Zelle mit unterteiltem Gate einen
sourceseitigen Injektionsmechanismus für heiße Elektronen
verwendet. Ähnlich wird bei anderen EEPROMs zum Löschen ein
FN-Tunnelvorgang verwendet.
Zellen mit unterteiltem Kanal, die einen Injektionsmechanis
mus für heiße Elektronen verwenden, weisen einen größeren
Energieverbrauch für den Programmiervorgang als solche mit
Tunnelvorgang auf. Außerdem besteht bei einer Zelle mit ver
schmolzenem unterteiltem Gate eine Schwierigkeit hinsicht
lich des doppelten Ausführens verschiedener Arten von Ionen
injektion in den Drainbereich für bessere Injektion heißer
Ladungsträger, und bei der Zelle mit unterteiltem Gate be
steht die Schwierigkeit der Optimierung der Dicke eines
Oxidfilms zwischen dem Auswähltransistor und dem Transistor
mit potentialungebundenem Gate für bessere Injektion heißer
Ladungsträger, wie auch eine Schwierigkeit hinsichtlich des
korrekten Einstellens eines anfänglichen Lesestroms und hin
sichtlich der Verhinderung einer Beeinträchtigung des Lese
stroms, die von einer Beeinträchtigung des Oxidfilms her
rührt.
Bei der herkömmlichen Zelle mit unterteiltem Kanal wurde die
Elektroneninjektion (Programmierung = Daten einschreiben)
durch Injektion heißer Ladungsträger durch einen Gateoxid
film benachbart zu einem Kanal ausgeführt, und ein Elektro
nenlöschvorgang (Löschen von Daten) wurde entweder durch ein
drittes Gate, das vom Auswählgate und vom Steuergate ab
weicht, oder durch einen Gateoxidfilm benachbart zum Kanal
oder durch das Steuergate ausgeführt.
Obwohl die nichtflüchtige Speicherzelle und das Verfahren zum Program
mieren derselben gemäß der US-Patentanmeldung No. 08/542 651 vom
Erfinder zum Anwenden des Programmierverfahrens vom spannungsge
steuerten Typ geeignet sind, bestand ein Nachteil hinsichtlich der zur Pro
grammierung erforderlichen Energie.
Im Fall der oben genannten Zelle mit unterteiltem Kanal kann, da die Zelle
beim Löschen einen Tunnelvorgang durch den Isolierfilm nutzt, was einen
dünnen Gateisolierfilm von ungefähr 10 nm erfordert, der dünne Isolier
film kaum zuverlässig hergestellt werden, und er beeinträchtigt aufgrund
der geringen Dicke des Oxidfilms die Steuergatekopplung. Daß heißt, daß
die Kopplung kleiner wird, was für Betrieb bei niedriger Spannung und ho
her Geschwindigkeit nicht günstig ist, was sich noch verschlechtert, wenn
die Zellengröße weiter verringert wird.
Bei einer bekannten nichtflüchtigen Speicherzelle (US 5,280,446) weist ei
ne Transistoreinheit einen zwischen Source und Drain angeordneten Ka
nalbereich in einer Oberfläche eines Substrats und ein zwischen einem
Steuergate und der Oberfläche des Substrats angeordnetes potentialun
gebundenes Gate zum Einspeichern von Ladungen zur Datenspeicherung
auf. Das potentialungebundene Gate und das Steuergate überlappen da
bei teilweise mit der Source und einem Teil des Kanalbereichs. Ein Aus
wahlgate ist über dem Steuergate ausgebildet und erstreckt sich zu einem
Teil des Kanalbereichs, der nicht vom potentialungebundenen Gate und
vom Steuergate bedeckt ist. Zum Löschen der Speicherzelle werden etwa
50 V an das Steuergate angelegt, um Elektronen aus dem potentialunge
bundenen Gate mittels des Fowler-Nordheim-Tunneleffekts durch das
Dielektrikum zwischen dem potentialungebundenen Gate und dem
Steuergate zu entfernen.
Der Erfindung liegt die Aufgabe zugrunde, eine nichtflüchtige Speicherzel
le und ein Verfahren zum Programmieren derselben bereitzustellen, die ei
ne einfache und gleichzeitige Verifizierung eines Programmierergebnisses
während eines Einfach- oder Mehrpegel-Programmiervorgangs ermögli
chen.
Diese Aufgabe wird erfindungsgemäß durch die nichtflüchtige Speicher
zelle nach Anspruch 1 bzw. das Verfahren zum Programmieren derselben
nach Anspruch 14 gelöst.
Erfindungsgemäß weist also die nichtflüchtige Speicherzelle einen Be
reich zur Programmierung und einen Bereich zur Verifizierung auf, die völ
lig voneinander getrennt sind.
Dabei wird ein Schwellenpegel mittels einer Spannung eingestellt, die
während eines Mehrpegel-Programmiervorgangs an ein Steuergate ange
legt wird, wobei jeder Schwellenpegel und die zugehörige an das Steuerga
te angelegte Spannung eine lineare Beziehung einhalten. Im Anfangsstadi
um des Programmiervorgangs befindet sich die Speicherzelle in einem ab
geschaltetem Zustand, wobei der Zustand eines Kanals der Speicherzelle
während des Programmiervorgangs überwacht wird, um dafür zu sorgen,
daß die Programmierung bei einem vorbestimmten Kanalzustand nach
dem Einschalten der Speicherzelle angehalten wird.
Die Speicherzelle mit unterteiltem Kanal verwendet zur Programmierung
einen Tunnelvorgang und zum Löschen die Injektion heißer Ladungsträ
ger oder ebenfalls einen Tunnelvorgang von Elektronen zum Programmier-/Aus
wählgate. Damit läßt sich auf einfache Weise die Zuverlässigkeit ei
nes dielektrischen Gatefilms gewährleisten und eine Kopplungskonstante
verbessern.
Besonders vorteilhaft ist es, daß mit der erfindungsgemäßen nichtflüchti
gen Speicherzelle der Energieverbrauch bei der Programmierung mini
miert werden kann, während gleichzeitig eine Überwachung des Program
miervorgangs und der Schwellenspannungszustände ermöglicht ist.
Die Erfindung wird im folgenden beispielsweise anhand von in der Zeich
nung dargestellten Ausführungsbeispielen im einzelnen näher erläutert.
Fig. 1a zeigt ein Schaltbild einer üblichsten nichtflüchtigen Speicherzelle,
Fig. 1b zeigt ein Kurvenbild zum Erläutern des Programmierprinzips der
nichtflüchtigen Speicherzelle von Fig. 1a mit automatischer Verifizie
rung,
Fig. 2a zeigt ein Schaltbild einer bekannten nichtflüchtigen Speicherzelle
mit einfacher Stapelgatestruktur,
Fig. 2b zeigt ein Schaltbild einer bekannten nichtflüchtigen Speicherzelle
vom Aufbau mit unterteiltem Kanal,
Fig. 3a zeigt ein Schaltbild einer nichtflüchtigen Speicherzelle gemäß ei
nem bevorzugten Ausführungsbeispiel der Erfin
dung;
Fig. 3b zeigt ein Schaltbild der nichtflüchtigen Speicher
zelle von Fig. 3a während ihrer Funktionen;
Fig. 3c zeigt ein Diagramm betreffend Strompfade in der in
Fig. 3a dargestellten nichtflüchtigen Speicherzelle während
eines Programmiervorgangs;
Fig. 4 zeigt ein Diagramm eines Prozesses bei einem Stromer
fassungsverfahren zum Programmieren einer nichtflüchtigen
Speicherzelle;
Fig. 5a-5h zeigen Diagramme mit Signalverläufen an ver
schiedenen Knoten in Fig. 4;
Fig. 6 ist ein Flussdiagramm für einen Einzel- oder Mehr
fachpegel-Programmierprozess gemäß der Erfindung;
Fig. 7a zeigt eine Kapazitätsersatzschaltung zur in Fig. 3a
dargestellten nichtflüchtigen Speicherzelle;
Fig. 7b zeigt die Beziehung zwischen zu programmierenden
Schwellenpegeln und entsprechend angelegten Steuergatespan
nungen, und eine Beziehung bei einem Mehrpegel-Programmier
vorgang zwischen der anfänglichen Spannung des potentialun
gebundenen Gates für jeden Pegel sowie Bezugsströmen;
Fig. 7c zeigt ein Kurvenbild mit Einschalt-/Abschaltpunkten
eines Transistors sowie eine Beziehung zwischen einem Pro
grammierendpunkt und einem Drainstrom bei einem Mehrpegel
programmiervorgang;
Fig. 8a ist ein Diagramm zum Erläutern eines Prozesses zum
Programmieren einer nichtflüchtigen Speicherzelle unter Ver
wendung des erfindungsgemäßen Spannungserfassungsverfahrens;
Fig. 8b zeigt ein Schaltbild eines anderen Ausführungsbei
spiels des in Fig. 8a dargestellten Spannungsdetektors;
Fig. 9a zeigt eine erste Form des Aufbaus einer erfindungs
gemäßen nichtflüchtigen Speicherzelle;
Fig. 9b zeigt einen Schnitt entlang der Linie I-I' in Fig.
9a;
Fig. 10a zeigt eine zweite Form des Aufbaus einer erfin
dungsgemäßen nichtflüchtigen Speicherzelle;
Fig. 10b zeigt einen Schnitt entlang der Linie II-II' in
Fig. 10a;
Fig. 11a zeigt eine dritte Form des Aufbaus einer erfin
dungsgemäßen nichtflüchtigen Speicherzelle;
Fig. 11b zeigt einen Schnitt entlang der Linie III-III' in
Fig. 11a;
Fig. 12a zeigt eine vierte Form des Aufbaus einer erfin
dungsgemäßen nichtflüchtigen Speicherzelle; und
Fig. 12b zeigt einen Schnitt entlang der Linie IV-IV' in
Fig. 12a.
Nun wird detailliert auf die bevorzugten Ausführungsformen
der Erfindung Bezug genommen, wobei Beispiele derselben in
den beigefügten Zeichnungen veranschaulicht sind.
In den Erläuterungen zur Erfindung ist ein Programmiervor
gang ein Datenschreibvorgang, während ein Löschvorgang als
Vorgang definiert ist, bei dem alle Daten innerhalb eines zu
löschenden Blocks in denselben Zustand versetzt werden. Da
her kann der Löschzustand von Daten ein Zustand sein, in dem
die Schwellenspannung einer Speicherzelle entweder niedrig
oder hoch ist. Bei den bevorzugten Ausführungsbeispielen der
Erfindung, wie sie nachfolgend beschrieben werden, ist der
Löschzustand in einem n-Kanal-FET als Zustand definiert, bei
dem die Schwellenspannung hohen Pegel aufweist.
Fig. 3a veranschaulicht symbolmäßig eine nichtflüchtige
Speicherzelle gemäß einem bevorzugten Ausführungsbeispiel
der Erfindung, die folgendes aufweist: ein Programmier-/Aus
wählgate 31, das als Anschluss zum Auswählen einer Zelle
beim Programmieren, Lesen und Löschen und zum Programmieren
im Programmierzustand dient; ein potentialungebundenes Gate
32 zum Einspeichern von Ladungen für die Datenspeicherung
sowie zum Entnehmen von Ladungen an das Programmier-/Aus
wählgate 31 beim Programmieren; ein Steuergate 33 zum Indu
zieren eines Potentials im potentialungebundenen Gate 32
mittels kapazitiver Kopplung beim Steuern der Menge von La
dungen, die vom potentialungebundenen Gate 32 an das Pro
grammier-/Auswählgate 31 abgezogen werden, und eine Transis
toreinheit mit dem Programmier-/Auswählgate 31, dem poten
tialungebundenen Gate 32, einem Kanalbereich 38, einer
Source 36 und einem Drain 37.
Fig. 3b zeigt eine Schaltung der nichtflüchtigen Speicher
zelle von Fig. 3a hinsichtlich ihrer Funktionen.
Ein Speichertransistor 34 mit dem Steuergate 33, dem poten
tialungebundenen Gate 32, dem Kanalbereich 38b unter dem po
tentialungebundenen Gate 32 und dem Drain 37 dient dazu, Daten in
das potentialungebundene Gate einzuspeichern, und ein Aus
wähltransistor 35 mit dem Programmier-/Auswählgate 31, dem
Kanalbereich 38a unter demselben und der Source 36 dient als
Schalter, der einen Strom zwischen dem Drain 37 und der
Source 36 unabhängig vom Zustand der Schwellenspannung des
Speichertransistors 34 ein- oder ausschaltet, um dadurch der
Zelle Selektivität zu verleihen. Ein Bereich 38c zwischen
dem Auswähltransistor 35 und dem Speichertransistor 34 kann
so verwendet werden, dass er als Drain für den Auswähltran
sistor 35 und als Source für den Speichertransistor 34
dient. Wie es wohlbekannt ist, werden bei einem n-Transistor
mit sourceseitiger Injektion heißer Elektronen die heiße
Elektronen im Kanalbereich 38c zwischen dem Auswähltransis
tor 35 und dem Speichertransistor 34 erzeugt und in das po
tentialungebundene Gate 32 injiziert.
Neben den baulichen und funktionellen Merkmalen des Spei
chertransistors 34 und des Auswähltransistors 35 verfügt die
erfindungsgemäße nichtflüchtige Speicherzelle, wie es aus
Fig. 3b ersichtlich ist, über das zusätzliche Merkmal, dass
das Programmier-/Auswählgate 31 und das potentialungebundene
Gate 32 eine Tunneldiode bilden. Im Fall eines n-Transistors
werden Elektronen vom potentialungebundenen Gate 32 über
diese Tunneldiode beim Ausführen eines Programmiervorgangs
an das Programmier-/Auswählgate 31 abgezogen, wobei dieses
als Anschluss zum Ausführen des Programmiervorgangs dient.
Anders gesagt, werden beim Programmieren eines n-Transistors
Elektronen vom potentialungebundenen Gate 32 an das Program
mier-/Auswählgate 31 abgezogen. Das bauliche Merkmal der
Tunneldiode sowie die Funktionen und Arbeitsvorgänge des
Zellentransistors und jedes Anschlusses unterscheiden die
erfindungsgemäße nichtflüchtige Speicherzelle von der be
kannten nichtflüchtigen Speicherzelle vom Typ mit unterteil
tem Kanal. Darüber hinaus kann beim Programmieren eines
Speicherbauteils mit einer erfindungsgemäßen nichtflüchtigen
Speicherzelle die angelegte Spannung zweckdienlich an das
Programmier-/Auswählgate 31 und das Steuergate 33 verteilt
werden, um die Selektivität beim Programmieren von Zellen zu
verbessern.
Wie es aus Fig. 3c erkennbar ist, besteht ein anderes Merk
mal der erfindungsgemäßen nichtflüchtigen Speicherzelle vom
Typ mit unterteiltem Kanal darin, dass bei einem Program
miervorgang der Programmiervorgangsbereich völlig vom Kanal
bereich getrennt werden kann. d. h., dass der Programmier
strompfad und der Kanalbereich getrennt sind. Daher kann
während eines Programmiervorgangs eine Änderung des Lei
tungszustands im Kanalbereich 38, wie dies entsprechend
einer Variation der Ladungsmenge im potentialungebundenen
Gate 32 auftritt, gleichzeitig mit und unabhängig von dem
Programmiervorgang überwacht werden. Anders gesagt, erfolgt
das Überwachen mittels des Feldeffekttransistors mit dem po
tentialungebundenen Gate 32, dem Programmier-/Auswählgate 31
und dem Kanalgate 38. Der Überwachungsvorgang verwendet da
bei einen üblichen Messverstärker (nicht dargestellt) beim
Überwachen des Stroms des Drains 37 oder der Source 36 der
Zelle. Demgemäß verfügt die erfindungsgemäße nichtflüchtige
Speicherzelle über einen Aufbau für einen Programmiervor
gang, bei dem der Programmierpfad und der Überwachungspfad
völlig getrennt sind. Anders gesagt, ist die erfindungsgemä
ße Speicherzelle ein FET mit vier Anschlüssen mit dem Steu
ergate 33, der Source 36, dem Drain 37 und dem Program
mier-/Auswählgate 31, während Programmierbetrieb vorliegt.
Dies unterscheidet die erfindungsgemäße nichtflüchtige Spei
cherzelle von der bekannten, die ein FET mit drei Anschlüs
sen ist, oder von existierenden FETs. Daher verfügt die er
findungsgemäße nichtflüchtige Speicherzelle über einen Auf
bau, bei dem Programmier- und Überwachungsvorgänge gleich
zeitig auf einfache Weise ausgeführt werden können. Dabei
kann jedoch nicht nur gleichzeitige Verifizierung ausgeführt
werden, sondern es kann auch das bekannte Wiederholen von
Programmierung und Verifizierung ausgeführt werden.
Nun wird die Funktion der erfindungsgemäßen nichtflüchtigen
Speicherzelle erläutert.
Im Fall eines n-Transistors ist ein Löschvorgang bei der er
findungsgemäßen nichtflüchtigen Speicherzelle eine Injektion
von Elektronen in das potentialungebundene Gate 32. Demgemäß
kann der Löschvorgang mittels eines Tunnelvorgangs auf der
Seite des Drains 37 oder durch Injektion heißer Elektronen
auf der Seite der Source erfolgen.
Im Fall der Verwendung der Injektion heißer Ladungsträger
für einen Löschvorgang sorgt die Tatsache, dass es überflüs
sig ist, dass ein dünner Gatedielektrikumsfilm zwischen dem
Kanalbereich 38 oder dem Drain 37 und dem potentialungebun
denen Gate 32 mit einem Ausmaß vorliegt, wie es Tunneln er
laubt, nicht nur für eine deutliche Vereinfachung des Her
stellprozesses für den Gatedielektrikumsfilm im Vergleich
zum bekannten Prozess, wobei gleichzeitig für Zuverlässig
keit gesorgt ist, sondern auch für eine stark verbesserte
Kopplungskonstante, was den Betrieb bei niedriger Spannung
und hoher Geschwindigkeit ermöglicht. Diese Vorteile haben
die wesentliche Bedeutung, dass die Schwierigkeiten bei den
meisten bekannten nichtflüchtigen Speicherzellen beseitigt
sind, und es ist möglich, zukünftige Probleme beim Verklei
nern nichtflüchtiger Speicherzellen zu vermeiden, wie das
Auslecken eines kleinen Felds und eine Beeinträchtigung des
beim Tunneln verwendeten Gateoxidfilms. Demgemäß ist die er
findungsgemäße nichtflüchtige Speicherzelle, angesichts der
obengenannten Punkte für Verkleinerungsentwicklungen güns
tig.
Aus den bisherigen Erläuterungen ist es ersichtlich, dass
die erfindungsgemäße nichtflüchtige Speicherzelle einen be
sonderen Aufbau aufweist, bei dem eine unabhängige Auswahl
jeder Zelle für entweder Programmierung oder Löschen in je
dem Fall möglich ist, ohne dass es zu irgendwelchen speziel
len Problemen hinsichtlich der Zuverlässigkeit des Zellen
arrays führt. D. h., dass, wie es erläutert wurde, während
des Programmierens Selektivität durch den Transistor mit dem
Steuergate 36 und dem Drain 37 gegeben ist. Z. B. kann im
Fall eines n-Transistors das Programmieren durch einen Tun
nelvorgang über die Diode erfolgen, und ein Löschvorgang
kann durch Injektion heißer Elektronen auf der Sourceseite
erfolgen. D. h., dass die erfindungsgemäße Speicherzelle zur
Verwendung sowohl als EEPROM als auch als Flash-EEPROM ge
eignet ist.
Nun werden Verfahren zur Doppel- oder Mehrpegelprogrammie
rung der in den Fig. 3a-3c dargestellten nichtflüchtigen
Speicherzelle erläutert. Beim Programmierverfahren für diese
nichtflüchtige Speicherzelle existieren ein Spannungserfas
sungsverfahren und ein Stromerfassungsverfahren. Zunächst
wird das Stromerfassungsverfahren erläutert.
Fig. 4 zeigt ein Diagramm zu einem Prozess gemäß dem Strom
erfassungsverfahren zum Programmieren der nichtflüchtigen
Speicherzelle. Das in Fig. 4 dargestellte Diagramm umfasst
eine erste Spannungsquelle 39, eine zweite Spannungsquelle
40, eine dritte Spannungsquelle 41, eine vierte Spannungs
quelle 42, einen Stromdetektor 43 und die in den Fig. 3a-3b
dargestellte nichtflüchtige Speicherzelle, die hier mit
100 gekennzeichnet ist. Ps repräsentiert das von außen ange
legte i-te Pegelprogrammier-Startsignal, VST repräsentiert
ein Programmierstoppsignal.
Die erste Spannungsquelle 39 liefert eine Spannung VC,i (i =
0, 1, 2, . . ., n-1) an das Steuergate 33 der nichtflüchtigen
Speicherzelle 100, um während einer Mehrpegelprogrammierung
die Programmierung für den Pegel i anzulegen. Demgemäß hat
die Spannung VC,i einen Wert, der sich bei der Mehrpegelpro
grammierung der Programmierung jedes Schwellenpegels ändert.
Die zweite Spannungsquelle 40 liefert eine Spannung VPS für
Einzel- oder Mehrpegelprogrammierung an das Programmier-/-
Auswahlgate 31. Diese Spannung VPS kann variabel sein, je
doch hat sie am Programmierende immer den Wert einer kon
stanten, positiven Spannung. Die dritte Spannungsquelle 41
induziert im Drain 37 ein Potential VD zum Überwachen eines
programmierten Zustands während eines Doppel- oder Mehrpe
gel-Programmiervorgangs, d. h. zum Überwachen eines Stroms
ID,i(t) durch das Drain 37, und die vierte Spannungsguelle
42 legt die Spannung VS an die Source 36 an. VS ist entweder
eine Massespannung oder eine Spannung unter VD. ID,i(t) ist
der durch den Drain 37 fließende Strom.
Der Stromdetektor 43 liefert während der Programmierung für
den Schwellenpegel i das Programmierstoppsignal VST, wenn
der durch den Drain 37 fließende Strom ID,i(t) eine Bezugs
stromstärke IREF erreicht (z. B. einen Schwellenstrom
Ith) Ein Zeitpunkt tpi repräsentiert den Zeitpunkt des Pro
grammierabschlusses. Der Bezugsstrom IREF für den Stromde
tektor 43 hängt von den elektrischen Eigenschaften der
nichtflüchtigen Speicherzelle ab. Dieser Bezugsstrom IREF
kann durch einen Schwellenstrom Ith definiert werden. Der
Strom ID,i(t) durch den Drain 37 kann als zeitabhängiger
Strom umdefiniert werden. Dieser Strom IC,i(t) repräsentiert
den Strom durch den Drain 37, wie er während der Programmie
rung des Pegels i durch eine Spannung VF,i(t) am potential
ungebundenen Gate 32 bestimmt wird, mit sehr kleinem Leck
strom, entsprechend dem abgeschalteten Zustand (= Zustand
unter der Schwelle) des Kanals im Anfangsstadium der Pro
grammierung, und mit Beibehaltung des abgeschalteten Zu
stands, wenn die Programmierung bis zum Einschalten des Ka
nals weiterläuft, wenn die Stromstärke stark ansteigt. Wenn
die erhöhte Stromstärke den Bezugsstrom IREF für den Strom
detektor 43 erreicht, erzeugt der Stromdetektor 43 das Pro
grammierstoppsignal VST.
Für die obengenannten Bedingungen wird nun unter Bezugnahme
auf die Fig. 4, 5a-5h und 6 ein Prozess für Doppel- oder
Mehrpegelprogrammierung unter Verwendung von Drainstromer
fassung erläutert.
Die Fig. 5a-5h zeigen Diagramme von Signalverläufen an
verschiedenen Knoten in Fig. 4, und Fig. 6 zeigt ein Fluss
diagramm für einen Einzel- oder Mehrpegelprogrammierprozess
gemäß der Erfindung. Es ist angenommen, dass die zu program
mierende Zelle vor dem Programmieren im gelöschten Zustand
vorliegt. Der Löschzustand ist dabei der höchste Pegel. Fer
ner ist angenommen, dass die Transistoren in den in den Fig.
3a, 3b und 3c sowie 4 dargestellten Transistoren n-FETs
sind, von denen jeder einen auf einem p-Substrat ausgebilde
ten n-Kanal aufweist. Es kann auch ein p-FET mit einem auf
einem n-Substrat ausgebildeten p-Kanal angenommen werden. In
diesem Fall kann derselbe Vorgang wie im obigen Fall erfol
gen, wenn die Polaritäten der angelegten Spannung umgekehrt
eingestellt werden und die Symbole am entsprechenden Knoten
und die Schwellenspannungen auf umgekehrte Weise definiert
werden.
Beim Anlegen eines externen Programmierstartsignals Ps für
Einzel- oder Mehrpegelprogrammierung, wie in Fig. 5a darge
stellt, wird eine positive, an das Steuergate 33 anzulegende
Spannung VC,i für die Programmierung des Pegels i einge
stellt. Gleichzeitig mit dem Einstellen der positiven Span
nung VC,i wird der Stromdetektor 43 zum Verifizieren einer
Änderung der Ladungsmenge am potentialungebundenen Gate 32
aktiviert. Gleichzeitig mit dem Anlegen des Programmier
startsignals Ps, wie in Fig. 5a dargestellt, werden die in
Fig. 5b dargestellte Spannung VPS und die in Fig. 5c darge
stellte negative Spannung VC,i von der ersten Spannungsquel
le 39 bzw. der zweiten Spannungsquelle 40 an das Steuergate
33 bzw. das Programmier-/Auswählgate 31 angelegt. Demgemäß
wird eine Tunnelspannung Vtun,i(t) zwischen dem Programmier-/Aus
wählgate 31 und dem potentialungebundenen Gate 32 aufge
laden, um negative Ladungen vom potentialungebundenen Gate
32 an das Programmier-/Auswählgate zu liefern, um die Pro
grammierung für den Schwellenpegel i auszuführen. D. h.,
dass damit begonnen wird, Elektronen vom potentialungebunde
nen Gate 32 durch Tunneln zum Programmier-/Auswählgate 31 zu
ziehen.
Gleichzeitig mit dem Anlegen der Spannungen VC,i und VPS an
das Steuergate 33 bzw. das Programmier-/Auswählgate 31, oder
anschließend daran, werden die Drainspannung VD und die
Sourcespannung VS von der dritten Spannungsguelle 41 bzw.
der vierten Spannungsquelle 42 an den Drain 37 bzw. die
Source 36 angelegt. Außerdem wird der Stromdetektor 43 akti
viert. Beim Anlegen der Spannungen VC,i, VPS und Vd an das
Steuergate 33, das Programmier-/Auswählgate 31 bzw. den
Drain 37 wird, wie es in Fig. 5d für die Programmierung für
den Schwellenpegel i veranschaulicht ist, eine Spannung
VF,i(t) durch Ladungsansammlung im potentialungebundenen
Gate 32 induziert. Dabei werden VC,i und VPS so angelegt,
dass eine anfängliche Spannung VF,i des potentialungebunde
nen Gates den Kanalbereich 38 des FET abschaltet, d. h.,
dass die Anfangsspannung niedriger als die Schwellenspannung
VF TH am potentialungebundenen Gate 32 ist.
Demgemäß fließt im Anfangsstadium kein Strom durch den Drain
37. Wenn der Programmvorgang fortschreitet, werden Elektro
nen vom potentialungebundenen Gate 32 abgezogen, was die
Spannung VF,i(t) am potentialungebundenen Gate erhöht. Wenn
die Spannung am potentialungebundenen Gate die in Fig. 5d
dargestellte Schwellenspannung VF TH erreicht, fließt der in
Fig. 5e dargestellte Strom ID,i(t) durch den Drain 37, der
im Anfangsstadium am kleinsten ist und ansteigt, wenn die
Spannung am potentialungebundenen Gate aufgrund der Übertra
gung von Elektronen vom potentialungebundenen Gate 32 zum
Programmier-/Auswählgate 31 ansteigt, wenn der Programmier
vorgang fortschreitet. Der Stromdetektor 43 überwacht wäh
rend der Programmierung des Schwellenpegels i diesen Drain
strom ID,i(t). Wenn der Drainstrom ID,i(t) einen vorbestimm
ten Wert IREF erreicht, wie in Fig. 5e dargestellt (z. B.
die Schwellenspannung), wird angenommen, dass die Program
mierung für den Schwellenpegel i abgeschlossen ist, und es
wird das in Fig. 5f dargestellte Programmierstoppsignal VST
erzeugt.
Es wurde hier zwar erläutert, dass der Stromdetektor 43 den
Strom ID,i(t) durch den Drain erfasst, jedoch wird während
der in Fig. 5d dargestellten Programmierung tatsächlich die
Änderung der Spannung oder der Ladungsmenge am potentialun
gebundenen Gate 32 überwacht. Die Überwachung des Stroms
ID,i(t) kann als Überwachung der Leitfähigkeit im Kanalbe
reich 38 erläutert werden.
Gemäß Fig. 4 wird das Programmierstoppsignal VST an die ers
te und zweite Spannungsquelle 39 und 40 angelegt, und auf
dieses Programmierstoppsignal VST hin liefert die erste
und/oder die zweite Spannungsquelle 39 und 49 eine negative
Spannung VC,i und eine positive Spannung VPS an das Steuer
gate 33 bzw. das Programmier-/Auswählgate 31. D. h., dass
die Programmierung für den Schwellenpegel i abgeschlossen
ist, wenn einmal erkannt wurde, dass der Strom ID,i(t) bei
t = tp,i höher als der Schwellenstrom Ith ist. Daher reprä
sentiert der Zeitpunkt tp,i den Zeitpunkt, zu dem der
Schwellenpegel i programmiert ist.
In diesem Fall erreicht, wie es in Fig. 5e dargestellt ist,
wenn der Drainstrom ID,i(t) den Schwellenstrom IREF er
reicht, die Spannung am potentialungebundenen Gate eine dem
Bezugsstrom IREF entsprechende Bezugsspannung VF REF. Daher
wird der Bezugsstrom IREF tatsächlich vorab auf einen Wert
eingestellt, wie er der Schwellenspannung VF REF am poten
tialungebundenen Gate 32 entspricht, wie sie bei der Her
stellung des nichtflüchtigen Speichers bestimmt wird. D. h.,
dass gemäß Fig. 3, da der speichernde Feldeffekttransistor
34 für den Verifiziervorgang das potentialungebundene Gate
32 und die Source 36 aufweist, diese Schwellenspannung VF REF
tatsächlich der Schwellenspannung des Kanalbereichs 38 ent
spricht. Es ist zu beachten, dass zum Programmierabschluss
zeitpunkt, der immer der Zeitpunkt ist, zu dem die Spannung
am potentialungebundenen Gate die Schwellenspannung VF REF
erreicht, für die Programmierung jedes Schwellenpegels der
selbe ist. Dies ist eines der Merkmale, das die Erfindung
vom Stand der Technik gemäß R. Cernea unterscheidet.
Fig. 5h ist ein Diagramm, das die Änderung der Schwellen
spannungen VC TH,1 und VC TH,2 am Steuergate 33 zeigt, wenn
der Schwellenpegel i den Wert Eins bzw. Zwei hat. Fig. 5h
zeigt auch, dass die Schwellenspannung VC th,i am Steuergate
33 abnimmt, wenn der Rang des Pegels während der Mehrpegel
programmierung höher wird, was während der Programmierung
durch Verringern der Spannung VC,i erfolgen kann. Hier liegt
der Grund dafür, dass die Programmierzeitpunkte tP,1 und
tP,2 für den ersten und den zweiten Pegel voneinander ver
schieden sind, darin, dass Änderungen der Steuergatespannung
VC,i und der Schwellenspannung VC TH,i für die jeweiligen Pe
gel verschieden sind.
Indessen ist Fig. 5g ein Kurvenbild, das Ladungsmengenände
rungen am potentialungebundenen Gate 32 ausgehend von einer
anfänglichen Ladungsmenge QF,o(0) zur Ladungsmenge
QF,1(tP,1) zum Zeitpunkt, zu dem die Programmierung für den
ersten Schwellenpegel abgeschlossen ist, und zur Ladungsmenge
QF,2(tP,2), zu dem die Programmierung für den zweiten
Schwellenpegel abgeschlossen ist, für den Fall zeigt, dass
der Schwellenpegel i der erste bzw. zweite Pegel ist. Es
wird darauf hingewiesen, dass dann, wenn die Spannungen
VF,1(t) und VF,2(t) am potentialungebundenen Gate 32 die Be
zugsspannung VF REF an ihm, die dem Bezugsstrom IREF(t=tP,2,
t=tP,2) entspricht, erreichen, die Ladungsmenge am poten
tialungebundenen Gate 32 ausgehend von der Ausgangsmenge
QF,0(0) auf die Menge QF,1(tP,1) bzw. die Menge QF,2(tP,2)
abnimmt. Nach dem Beenden der Programmierung bleiben die
Werte QF,1(tP,1) und QF,2(tP,2) aufrechterhalten.
Unter Bezugnahme auf Fig. 7a wird nun die Beziehung zwischen
der von der ersten Spannungsguelle 39 an das Steuergate 33
angelegten Spannung VC,i und der Schwellenspannung für den
entsprechenden Pegel, wobei es sich um ein wesentliches Er
gebnis der Erfindung handelt, erläutert. Fig. 7a veranschau
licht eine Kapazitätsersatzschaltung für den in Fig. 3 dar
gestellten nichtflüchtigen Speicher. In Fig. 7a repräsen
tiert CC die Kapazität zwischen dem Steuergate 33 und dem
potentialungebundenen Gate 32; Cps repräsentiert die Kapazi
tät zwischen dem Programmier-/Auswählgate 31 und dem poten
tialungebundenen Gate 32; CD repräsentiert die Kapazität
zwischen dem Drain 37 und dem potentialungebundenen Gate 32;
und CS repräsentiert die Kapazität zwischen der Source 36
und dem potentialungebundenen Gate 32.
Die Summe CT dieser Kapazitäten kann durch die folgende
Gleichung (1) ausgedrückt werden:
CT = CC + Cps + CD + CS + CB (1).
Die Kopplungskoeffizienten der jeweiligen Kapazitäten sind
durch die folgenden Gleichungen (2) definiert:
αC = CC/CT, αD = CD/CT, αps = Cps/CT,
αS = CS/CT und αB = CB/CT (2).
αS = CS/CT und αB = CB/CT (2).
In diesem Fall ist der Geschicklichkeit halber angenommen,
dass die Substrat- und Sourcespannung einer Massespannung
entsprechen.
Gemäß Fig. 7a kann die Spannung am potentialungebundenen
Gate 32 während eines Programmiervorgangs durch die folgende
Gleichung (3) ausgedrückt werden:
VF(t) = αCVC + αpsVps + αDVD(t) + QF(t)/CT
= αC[VC-VC TH(t)] + αpVp + αDVD(t) (3),
= αC[VC-VC TH(t)] + αpVp + αDVD(t) (3),
wobei QF(t) die Ladungsmenge auf dem potentialungebundenen
Gate 32 repräsentiert.
Beim Programmieren ist die Schwellenspannung VC TH(t) am
Steuergate 33 durch die folgende Gleichung (4) definiert:
VC TH(t) = -QF(t)/CC (4).
Anders gesagt, zeigt VC TH(t) in der Gleichung (4) eine
Schwellenspannungsverschiebung an, wie sie zum Zeitpunkt t
am Steuergate 33 gemessen wird. Die Schwellenspannungsver
schiebung betrifft eine Schwellenspannung, wie sie am Steu
ergate gemessen wird und durch auf dem potentialungebundenen
Gate angesammelte Ladungen hervorgerufen wird. Die am Steu
ergate 33 gemessene Schwellenspannung VC TH(t) ist als Span
nung am Steuergate 33 definiert, wenn der Drainstrom ID(t)
den Bezugsstrom IREF (z. B. den Schwellenstrom Ith) am
Stromdetektor 43 erreicht. Wie erläutert, kann der Schwel
lenstrom Ith wahlfrei definiert werden (z. B. Ith = 1 µA).
Die Schwellenspannung VF TH am potentialungebundenen Gate 32
ist eine dem aus dem potentialungebundenen Gate 32, der
Source 36 und dem Drain 37, wie in Fig. 3 dargestellt, be
stehenden Feldeffekt-Speichertransistor eigene Schwellen
spannung, die von den Herstellbedingungen abhängt, wie von
der Ionenimplantation im Kanal und der Dicke eines Gateiso
lators beim Herstellen der nichtflüchtigen Speicherzelle von
Fig. 3. Daher ist die Schwellenspannung VF TH des potential
ungebundenen Gates 32 immer konstant. Jedoch hängt die
Schwellenspannung VF TH am Steuergate 33 von der Ladungsmenge
QF am potentialungebundenen Gate 32 ab.
Wie erläutert wird der Programmiervorgang für jeden Pegel
zum Anhalten gebracht, wenn die Spannung VF(t) am potential
ungebundenen Gate 32 auf die Bezugsspannung VF REF an demsel
ben abgenommen hat (z. B. auf die Schwellenspannung VF TH).
Es sei angemerkt, dass dann, wenn die Drainspannung VD kon
stant ist, der Strom ID(t) von der Spannung am potentialun
gebundenen Gate 32 abhängt und eine eineindeutige Beziehung
zur Spannung VF,i am potentialungebundenen Gate 32 hat. Dem
gemäß entspricht der Programmierstoppzeitpunkt für jeden Pe
gel für jeden Zeitpunkt, zu dem der Strom ID(t) den Schwel
lenstrom Ith erreicht, und er entspricht auch dem Zeitpunkt
tp, zu dem die Programmierung abgeschlossen ist. Daher kann
bei der Programmierung für jeden Schwellenpegel die Spannung
VF(tp) am potentialungebundenen Gate 32 zum Zeitpunkt des
Programmierabschlusses durch die folgende Gleichung (5) aus
gedrückt werden:
VF(tp) = VF TH = αC[VC-VC TH(tp)] + αPSVPS
+ αdVd(tp) (5).
Ein Umordnen der Gleichung (5) hinsichtlich der von der ers
ten Spannungsquelle 39 an das Steuergate 33 gelieferten
Spannung VC ergibt die folgende Gleichung (6):
VC TH(tp) = VC + (αPSVPS + αdVd-VF REF)/αC
= VC + V1 (6),
= VC + V1 (6),
wobei V1 wie folgt definiert ist:
V1 = (αPSVPS + αdVd-VF REF)/αC (7).
Wenn die drei Parameter der Spannung VPS am Programmier-/-
Auswählgate, der Drainspannung VD und der Bezugsspannung
VF REF so eingestellt werden, dass V1 zum Zeitpunkt des Been
dens der Programmierung für jeden Pegel eine feste Konstante
ist, ist die Beziehung zwischen den Verschiebungen der Steu
ergatespannung VC und der Schwellenspannung VC TH linear.
Der einfachste Weg, V1 zu einer festen Konstante zu machen,
besteht darin, die Spannung VPS am Programmier-/Auswählgate
sowie die Drainspannung VD für die Programmierung jedes Pe
gels als feste Konstanten zu wählen und die Bezugsspannung
VF REF für die Programmierung jedes Pegels zu einer Konstan
ten zu machen. Wenn die Bezugsspannung VF REF konstant ge
macht wird, entspricht dies einem Konstantmachen des Bezugs
stroms IREF Jedoch wird, wie es aus der Gleichung (5) er
sichtlich ist, dem Zweck nur dann genügt, wenn die Werte der
Spannung VPS am Programmier-/Auswählgate und die Drainspan
nung VD zum Zeitpunkt des Beendens des Programmiervorgangs
für jeden Pegel übereinstimmen. D. h., dass zwar die Span
nung VPS am Programmier-/Auswählgate und die Drainspannung
VD zeitabhängige Variable sein können, der Zweck jedoch nur
erreicht wird, wenn ihre Werte zum Endzeitpunkt der Program
mierung für jeden Pegel übereinstimmen. Aus der Gleichung
(5) ist es auch ersichtlich, dass die Steuergatespannung VC
für jeden Pegel ebenfalls eine zeitabhängige Variable sein
kann. In diesem Fall ist VC in der Gleichung (5) der Wert
zum Endzeitpunkt der Programmierung für jeden Pegel.
Wie erläutert, kann dann, wenn V1 für die Programmierung je
des Pegels konstant gemacht wird, die zur Programmierung des
Schwellenpegels i erforderliche Steuergatespannung VC,i ge
mäß der Gleichung (6) wie folgt ausgedrückt werden:
VC TH,I = VC,i + V1(mit i = 0, 1, 2, 3, . . ., n-1) (8).
Aus dieser Gleichung ergibt sich, dass die zu programmieren
den Schwellenpegel und die entsprechend den Schwellenpegeln
anzulegenden Steuergatespannungen linear sind, mit der Stei
gung 1. Entsprechend sind auch, gemäß Gleichung (4), die La
dungsmengen auf dem potentialungebundenen Gate 32 ebenfalls
linear in bezug zu den Steuergatespannungen.
Da V1 eine Konstante ist, wie oben angegeben, kann die i-te
Verschiebung ΔVC,i der während einer Mehrpegelprogrammierung
an das Steuergate 33 angelegten Spannung unmittelbar durch
die folgende Gleichung (9) ausgedrückt werden:
ΔVC,i = ΔVC TH,i (9).
Aus den Gleichungen (8) und (9) ist es ersichtlich, dass
eine Verschiebung einer Schwellenspannung durch eine Ver
schiebung der Steuergatespannung bei Doppel- oder Mehrpegel
programmierung genau gesteuert werden kann. Es ist bekannt,
dass die Steuergatespannung genau der Schwellenspannung ent
spricht, wenn die in der Gleichung (7) angegebene Konstante
auf Null gesetzt wird.
Daher können die folgenden zwei Verfahren zum Überwachen
eines Programmiervorgangs verwendet werden, wenn die obige
Schlussfolgerung bei der Programmierung eines nichtflüchti
gen Speichers genutzt wird.
Das erste ist ein Kanal-EIN-AUF-AUS-Verfahren, bei dem der
Kanal im Anfangsstadium eines Programmiervorgangs einge
schaltet wird, um dafür zu sorgen, dass der größte Drain
strom fließt und Elektronen in das potentialungebundene Gate
injiziert werden, wenn der Programmiervorgang fortschreitet,
um dafür zu sorgen, dass die Spannung am potentialungebunde
nen Gate abnimmt, was eine Abnahme des Drainstroms zur Folge
hat, bis dieser einen vorbestimmten Bezugsstrom erreicht,
wenn der Programmiervorgang zum Ende kommt.
Das zweite ist ein Kanal-AUS-AUF-EIN-Verfahren, das entge
gengesetzt zum Kanal-EIN-AUF-AUS-Verfahren abläuft und bei
dem Spannungen an jede Elektrode angelegt werden, um nicht
nur den Kanal im Anfangszustand eines Programmiervorgangs
abzuschalten, d. h., um dafür zu sorgen, dass die Spannung
am potentialungebundenen Gate kleiner als die Schwellenspan
nung VF TH am demselben ist, sondern um auch dafür zu sorgen,
dass Elektronen bezüglich dem potentialungebundenen Gate ab
gezogen werden. Daher steigt, wenn die Programmierung fort
schreitet, die Spannung am potentialungebundenen Gate an, um
am Ende, wenn der Kanal eingeschaltet wird, einen höheren
Wert zu erreichen, als es der Schwellenspannung VF TH am po
tentialungebundenen Gate entspricht. Der Endzeitpunkt des
Programmiervorgangs kann der Moment sein, zu dem der Kanal
eingeschaltet wird, oder es kann ein beliebiger Zeitpunkt
nach dem Einschalten sein. D. h., dass der Bezugsstrom der
Schwellenstrom sein kann oder dass es ein beliebiger Wert
sein kann, der größer als der Schwellenstrom ist.
Im Fall einer Mehrpegelprogrammierung für mehr als zwei Pe
gel werden, wenn die Steuergatespannungen, wie sie jedem Pe
gel entsprechen, variiert werden, auch die anfänglichen
Spannungen am potentialungebundenen Gate bei der Programmie
rung jedes Pegels variiert. Dieser Prozess ist in Fig. 7b
deutlich dargestellt. Hierbei ist der Wert VF REF (oder IREF)
für die Programmierung jedes Pegels eine Konstante, und VC,i
nimmt ab, wenn der Rang des Pegels niederiger ist. Der
Drainstrom vor dem Einschalten ist Null, und der Einschalt
punkt und der Programmierendpunkt hängen von den Eigenschaf
ten eines Transistors ab. Dieser Prozess ist in Fig. 7c
deutlich dargestellt.
Die Erfindung betrifft das obengenannte AUS-AUF-EIN-Verfah
ren sowie eine neue nichtflüchtige Speicherzelle, ein Bau
teil und ein Speicherarray, bei denen das AUS-AUF-EIN-Ver
fahren leicht angewendet werden kann. Im Vergleich mit dem
EIN-AUF-AUS-Verfahren ist es ersichtlich, dass das AUS-AUF-
EIN-Verfahren einen sehr kleinen Energieverbrauch aufweist.
Im Fall des EIN-Moments, wie er dem Erfassen der Schwellen
spannung zum Programmierendpunkt entspricht, kann auch ein
Messverstärker auf sehr einfache Weise realisiert werden.
Aus der obigen theoretischen Schlussfolgerung, d. h. für das
Programmierung gemäß dem AUS-AUF-EIN-Verfahren, kann, wenn
eine Verschiebung ΔVC TH,i vom Löschzustand, der dem höchsten
Pegel entspricht, auf einen der entsprechenden Schwellenpe
gel erkannt wird, eine Programmierung für den Pegel dadurch
erfolgen, dass ein Wert angelegt wird, wie er durch Subtra
hieren der Verschiebung ΔVC TH,i auf einen gewünschten Pegel
vom bereits bekannten Wert des höchsten Pegels VC,0, wie
beim Programmieren als Steuergatespannung, verwendet, abge
zogen wird, und dann darauf gewartet wird, dass ein automa
tischer Abschluss der Programmierung durch eine Erfassungs
schaltung erfolgt (durch den Stromdetektor 43 bei diesem
Ausführungsbeispiel).
Wenn es beabsichtigt ist, beim Programmieren einen Tunnel
mechanismus zu verwenden, wird eine positive Spannung an das
Programmier-/Auswählgate 31 angelegt, eine negative Spannung
wird an das Steuergate 33 angelegt und eine Minimalspannung
(z. B. 1 V), die dazu ausreicht, den Strom zwischen dem
Drain 37 und der Source 36 zu überwachen (zu messen), sorgt
für ein Einschalten des Auswähltransistors 35 und für das
Errichten eines elektrischen Felds, das dazu ausreicht, für
ein Tunneln zwischen dem potentialungebundenen Gate 32 und
dem Programmier-/Auswählgate 31 zu sorgen. Der Auswähltran
sistor 34 sollte eingeschaltet werden, da das Überwachen des
Kanalzustands (dessen Leitfähigkeit), d. h. des Drainstroms,
während der Programmierung möglich sein sollte.
Nun werden Verfahren zum Bestimmen der Steuergatespannung
VC,0 und des Bezugsstroms IREF zur Verwendung bei der Pro
grammierung des höchsten Pegels erläutert.
Wenn einmal der gewünschte höchste Pegel VC TH,0, die Span
nung VPS am Programmier-/Auswählgate, die Drainspannung VD,
die Sourcespannung VS und eine Substratspannung VB einer
vorgegebenen Speicherzelle bestimmt sind, verbleiben die
zwei Parameter der Spannung VC,0 und der Bezugsspannung
VF REF aus den Gleichungen (7) und (8). Da die Spannung VPS
am Programmier-/Auswählgate, die Drainspannung VD und die
Sourcespannung VS festliegen, entspricht die VF REF in ein
eindeutiger Weise dem Strom IREF. Dann werden, nachdem die
Speicherzelle auf den gewünschten höchsten Schwellenpegel
eingestellt ist, VC TH,0, VC,0, VPS, VD, VS und VB an die
Speicherzelle angelegt, und es wird der anfängliche Drain
strom IG,0(0) gemessen. Der Wert IG,0(0) ist dabei tatsäch
lich IREF In diesem Fall wird VC,0 dadurch bestimmt, dass
die Programmierzeit berücksichtigt wird. Wenn VC,0 einmal
bestimmt ist, kann IREF durch das obengenannte Verfahren be
stimmt werden. Der Wert IREF kann durch verschiedene andere
Verfahren als das obige gemessen werden.
Bei den bisherigen Erläuterungen sind Fälle erläutert, bei
denen der durch die Gleichung (7) ausgedrückte Wert V1 als
feste Konstante eingestellt wird. Wenn die Parameter in der
Gleichung (7) so eingestellt werden, dass V1 für die Pro
grammierung jedes Pegels variiert wird, ist, wie es aus der
Gleichung (8) ersichtlich ist, die Beziehung zwischen der
Steuergatespannung VC,i und der entsprechenden Schwellen
spannung VC TH,i nichtlinear. Demgemäß weisen die Verschie
bung der Steuergatespannung und die Verschiebung der ent
sprechenden Schwellenspannung voneinander verschiedene Werte
auf. In diesem Fall können, durch Einstellen des Bezugs
stroms IREF auf zweckdienliche Weise für jeden Pegel, die
Schwellenspannungen für jeden Pegel nur dann auf gewünschte
Werte programmiert werden, wenn die nichtlineare Beziehung
zwischen der Steuergatespannung VC,i und der entsprechenden
Schwellenspannung VC TH,i experimentell ermittelt wird.
Bisher wurden Verfahren für Einzelpegel- und Mehrpegelpro
grammierung erläutert.
Nun wird ein Löschverfahren unter Verwendung des obengenann
ten Programmierverfahrens erläutert, wobei wie zuvor ein
n-Transistor als Beispiel verwendet wird.
Wie es bereits definiert wurde, ist beim erfindungsgemäßen
Programmierverfahren ein Löschvorgang eine Injektion von La
dungsträgern (oder Elektronen) in das potentialungebundene
Gate. Daher kann Löschen entweder durch Injektion heißer La
dungsträger oder durch Tunneln ausgeführt werden.
Bei der Erfindung bedeutet der gelöschte Zustand einen Fall,
bei dem die Schwellenspannung die höchste ist, d. h. VC TH,0.
Anders gesagt, sind alle nichtlinearen Speicherzellen inner
halb eines vorgegebenen Löschblocks auf den höchsten Pegel
programmiert. Demgemäß kann ein Löschprozess gemäß den fol
genden Schritten ausgeführt werden.
Als erstes werden Elektronen injiziert, damit die Schwellen
pegel aller Zellen innerhalb des ausgewählten Blocks höher
als der Pegel 0 werden, d. h. VC TH,0. Dann werden, beim Pe
gel 0, bei dem die Spannung am Steuergate 33 den Wert VC,0
hat, alle ausgewählten Zellen programmiert. Hierbei kann,
wie es erläutert wurde, der Wert VC,0 willkürlich so verwen
det werden, wie es geeignet ist.
Bei den bisherigen Ausführungsbeispielen sind n-Transistoren
verwendet, jedoch kann dann, wenn das erfindungsgemäße Pro
grammierverfahren bei einem p-Transistor angewandt wird,
dasselbe Ergebnis dadurch erhalten werden, dass nur die Po
laritäten der angelegten Spannungen geändert werden. Jedoch
bewirkt in diesem Fall eine Abnahme der Spannung am poten
tialungebundenen Gate aufgrund einer Injektion von Elektro
nen in dasselbe, dass der Transistor vom ausgeschalteten in
den eingeschalteten Zustand übergeht. Daher sollten im Fall
eines p-Transistors Spannungen so an jedes Gate und jeden
Anschluss angelegt werden, dass der Kanal im Anfangsstadium
abgeschaltet ist und Elektronen mit fortschreitender Zeit in
das potentialungebundene Gate injiziert werden.
Da das bisher erläuterte Konzept der Erfindung unabhängig
vom Programmiermechanismus ist, ist es ersichtlich, dass
dieses Konzept auf jeden Typ von Programmiermechanismus an
wendbar ist, der durch die Gleichung (3) ausgedrückt werden
kann.
Bisher wurden Programmierprozesse unter Verwendung eines
Stromerfassungsverfahrens erläutert.
Nun wird unter Bezugnahme auf die Fig. 8a und 8b ein Pro
grammierprozess gemäß einem Spannungserfassungsverfahren er
läutert. Dieser Programmierprozess ist tatsächlich beinahe
derselbe wie derjenige gemäß dem Stromerfassungsverfahren.
Fig. 8a zeigt ein Diagramm zum Erläutern des erfindungsgemä
ßen Programmierprozesses unter Verwendung eines Spannungser
fassungsverfahrens, wobei tatsächlich Übereinstimmung mit
Fig. 4 mit der Ausnahme besteht, dass anstelle des in Fig. 4
dargestellten Stromdetektors 43 ein Spannungsdetektor 44
verwendet ist.
Der Spannungsdetektor 44 kann in seiner einfachsten Form
eine Bezugsspannungsquelle 45 und einen zwischen diese und
den Drain 37 geschalteten Widerstand 46 aufweisen. Oder die
ser Spannungsdetektor 44 kann die Bezugsspannungsquelle und
eine zwischen diese und den Drain geschaltete Diode aufwei
sen. Demgemäß überwacht der Spannungsdetektor 44 während
eines Programmiervorgangs die Spannung am Drain 37. Beim Er
fassen der Drainspannung VD,TH zum Zeitpunkt, zu dem eine
Spannung VF,i am potentialungebundenen Gate 32 während der
Überwachung eine vorgegebene Schwellenspannung VF TH er
reicht, gibt der Spannungsdetektor 44 ein Programmierstopp
signal VST aus. Die Drainspannung VD,TH ist bei der Program
mierung aller Pegel eine Konstante. Ähnlich wie beim Strom
erfassungsverfahren endet die Programmierung, wenn die erste
Spannungsquelle 39 und/oder die zweite Spannungsquelle 40
die Zuführung der Steuergatespannung VC,i beenden, und auf
das Programmierstoppsignal VST hin die Programmiergatespan
nung VP nicht mehr vorliegt. Da andere Punkte ebenfalls
identisch mit solchen beim Stromerfassungsverfahren sind,
wird die zugehörige Erläuterung weggelassen.
Die Fig. 9a und 9b, 10a und 10b, 11a und 11b sowie 12a und
12b sind Layoutdiagramme und Schnittansichten, die verschie
dene Formen von Konstruktionen des in Fig. 3 dargestellten
nichtflüchtigen Speichers zeigen.
Fig. 9a veranschaulicht eine erste Form einer Konstruktion
einer nichtflüchtigen Speicherzelle gemäß der Erfindung, und
Fig. 9b zeigt einen Schnitt entlang der Linie I-I' in Fig.
9a.
Gemäß den Fig. 9a und 9b umfasst der nichtflüchtige Speicher
mit der ersten Konstruktionsform ein Halbleitersubstrat 30
von erstem Leitungstyp mit einer Source 36, einem Drain 37
und einem Kanalbereich 38 zwischen der Source 36 und dem
Drain 37 an der Oberfläche derselben, ein Programmier-/Aus
wählgate 31, das auf der Sourceseite auf der Oberfläche des
Kanalbereichs 38 ausgebildet ist, ein potentialungebundenes
Gate 32, das auf der Seite des Drains 37 auf einer Oberflä
che des Kanalbereichs 38 beabstandet vom Programmier-/Aus
wählgate 31 ausgebildet ist, ein Steuergate 33, das über dem
potentialungebundenen Gate 32 ausgebildet ist, und eine zwi
schen dem Programmier-/Auswählgate 31 und dem potentialunge
bundenen Gate 32 und dem Steuergate 33 ausgebildete dielek
trische Schicht 47, deren Dicke zwischen dem potentialunge
bundenen Gate 32 und dem Programmier-/Auswählgate 31 ausrei
chend dünn ausgebildet ist, um Tunneln zu ermöglichen.
Gemäß den Fig. 9a und 9b ist das Programmier-/Auswählgate 31
nahe der Source 36 ausgebildet, das potentialungebundene
Gate 32 ist nahe dem Drain 37 ausgebildet und eine Seite des
Programmier-/Auswählgates 31 ist benachbart zu einer Seite
des potentialungebundenen Gates 32 ausgebildet, um ein Tun
neln von Elektronen zu ermöglichen. Aus den Fig. 9a und 9b
ist es auch ersichtlich, dass Elektronen von einer Seite des
potentialungebundenen Gates 32 durch die dielektrische
Schicht 47 hindurch zu einer Seite des Programmier-/Auswähl
gates 31 abgezogen werden. Der Gateisolierfilm 48 mit einer
Filmdicke, die ausreichend dünn dafür ist, dass Tunneln von
Elektronen vom Kanalbereich 38 zum potentialungebundenen
Gate 32 während eines Löschvorgangs veranlasst wird, ist
zwischen dem Kanalbereich und dem potentialungebundenen Gate
32 ausgebildet.
Fig. 10a veranschaulicht eine zweite Konstruktionsform einer
erfindungsgemäßen nichtflüchtigen Speicherzelle, und Fig.
10b zeigt einen Schnitt entlang der Linie II-II' in Fig.
10a.
Gemäß den Fig. 10a und 10b ist die zweite Konstruktionsform
der in den Fig. 9a und 9b dargestellten ersten Konstrukti
onsform ähnlich. In den Fig. 10a und 10b ist dargestellt,
dass sich das Programmier-/Auswählgate 31 von der Seite der
Source 36 zu einem Teil über einer Fläche des potentialunge
bundenen Gates 32 erstreckt.
Ein Layout, wie es in Fig. 10a dargestellt ist, soll zur
Entnahme von Elektronen von einer Kante 32a des potentialun
gebundenen Gates 32 durch die dielektrische Schicht 47 zu
einer Kante 31a des Programmier-/Auswählgates 31 dienen. Un
ter Verwendung derartiger Kanten ist eine bessere Elektro
nentransmission möglich. Daher ist die dielektrische Schicht
47 an einer zur Seite der Source 36 zeigenden Kante 47a dün
ner ausgebildet als in anderen Bereichen.
Fig. 11a veranschaulicht eine dritte Konstruktionsform einer
erfindungsgemäßen nichtflüchtigen Speicherzelle, und Fig.
11b zeigt einen Schnitt entlang der Linie III-III' in Fig.
11a.
Gemäß den Fig. 11a und 11b ist die dritte Konstruktionsform
der in den Fig. 9a und 9b dargestellten ersten Konstrukti
onsform ähnlich. In den Fig. 11a und 11b ist dargestellt,
dass sich das Programmier-/Auswählgate 31 so erstreckt, dass
es die Gesamtflächen des potentialungebundenen Gates 32 und
des Steuergates 33 überdeckt.
Gemäß den Fig. 11a und 11b umfasst die nichtflüchtige Spei
cherzelle gemäß der dritten Konstruktionsform ein Halblei
tersubstrat 30 von erstem Leitungstyp mit einer Source 36,
einem Drain 37 und einem Kanalbereich 38 zwischen der Source
36 und dem Drain 37 an einer ersten Oberfläche derselben,
eine auf dem Halbleitersubstrat 30 ausgebildete Gateisolier
schicht 48, ein potentialungebundenes Gate 32, das auf der
Seite des Drains 37 auf einer Fläche des Kanalbereichs 38
ausgebildet ist, ein Steuergate 33, das auf dem potentialun
gebundenen Gate 32 auf der Seite des Drains 37 ausgebildet
ist, wobei die Breite kleiner als die des potentialungebun
denen Gates 32 ist, ein Programmier-/Auswählgate 31, das so
ausgebildet ist, dass es sich von einer freiliegenden Fläche
des Kanalbereichs 38 auf der Seite der Source 36 über die
Flächen des potentialungebundenen Gates 32 und des Steuer
gates 33 zur Fläche des Drains 37 erstreckt, und eine zwi
schen dem Programmier-/Auswählgate 31, dem potentialungebun
denen Gate 32 und dem Steuergate 33 ausgebildete dielektri
sche Schicht 47 mit einer Dicke zwischen einer Seite des po
tentialungebundenen Gates 32 und einer Seite des Program
mier-/Auswählgates 31 auf der Seite des Drains 37, die aus
reichend dünn ausgebildet ist, um Tunneln zu bewirken. Die
ses Layout ist für ein Tunneln von Elektronen auf der Seite
des Drains 37 durch die dielektrische Schicht 47 zwischen
der Seite des Programmier-/Auswählgates und der Seite des
potentialungebundenen Gates 32 konzipiert.
Fig. 12a veranschaulicht eine vierte Konstruktionsform einer
erfindungsgemäßen nichtflüchtigen Speicherzelle, und Fig.
12b zeigt einen Schnitt entlang der Linie IV-IV' in Fig.
12a.
Gemäß den Fig. 12a und 12b ist die vierte Konstruktionsform
der dritten Konstruktionsform mit der Ausnahme ähnlich, dass
Kanten 31b, 32b sowie 47b des Programmier-/Auswählgates 31,
des potentialungebundenen Gates 32 und der dielektrischen
Schicht 47, die jeweils auf der Seite des Drains 47 an ein
ander zugewandten Positionen ausgebildet sind, vorliegen,
die einen dort hindurchgehenden Tunnelvorgang ermöglichen.
Daher ist die Dicke der dielektrischen Schicht 47 in diesem
Teil dünner als im anderen Teil, um das Tunneln zu ermögli
chen.
Wie oben beschrieben, ist die Erfindung hinsichtlich der
folgenden Gesichtspunkte von Vorteil.
Erstens ist handliche Einzel- oder Mehrpegelprogrammierung
dadurch erleichtert, dass nur die Steuergatespannung vari
iert wird, die zum Ausführen des Programmiervorgangs für je
den Schwellenpegel erforderlich ist.
Zweitens ist, da die Beziehung zwischen jedem der Schwellen
spannungspegel und jedem der entsprechenden Steuergatespan
nungen linear ist, und da die Verschiebung der Schwellen
spannung mit der Verschiebung der Steuergatespannung über
einstimmt, eine genaue Einstellung der Verschiebung der
Schwellenspannung für jeden Pegel verfügbar.
Drittens beseitigt die Erleichterung gleichzeitiger Program
mierung und Verifizierung innerhalb der nichtflüchtigen
Speicherzelle selbst das Erfordernis einer gesonderten
Schaltung zum Verifizieren der Programmierung, was dazu bei
trägt, die Programmiergeschwindigkeit zu erhöhen.
Viertens ist der Energieverbrauch sehr klein, da der Pro
grammiervorgang endet, wenn die Zelle vom ausgeschalteten in
den eingeschalteten Zustand übergeht.
Fünftens ist keine Vorprogrammierung für einen Löschvorgang
erforderlich.
Sechstens wird bei der Erfindung die Genauigkeit einer Mehr
pegelprogrammierung, d. h. die Abweichungsstreuung program
mierter Schwellenspannungen, dadurch genau bestimmt, dass
nur Parameter bei der Herstellung des nichtflüchtigen Spei
chers fixiert werden und Vorspannungen angelegt werden. Dem
gemäß hängt die Abweichungsverteilung jeweiliger Pegel beim
erfindungsgemäßen nichtflüchtigen Speicher nicht von zahl
reichen Programmier-/Löschzyklen ab. Selbst während der Pro
grammierung hängt der Speicher nicht von Ladungsfallen in
einer Oxidschicht, von der Beweglichkeit im Kanal, vom Bit
leitungswiderstand oder von instabilen oder unvorhersagbaren
elektrischen Parametern ab.
Siebtens ermöglicht es die Spannungssteuerung mittels der
Steuergatespannung beim erfindungsgemäßen Verfahren zum Pro
grammieren eines nichtflüchtigen Speichers, eine viel einfa
chere und genauere Mehrpegelprogrammierung als beim stromge
steuerten Typ auszuführen.
Achtens können die Source und der Drain so betrieben werden,
dass sie für einen Lesevorgang nur auf eine niedrige Span
nung (z. B. ≈ 1 V) geladen werden, was hinsichtlich einer
Verkleinerung der Zellgröße sehr günstig ist.
Claims (37)
1. Nichtflüchtige Speicherzelle mit einer Transistoreinheit, die folgen
des umfaßt:
- - einen Kanalbereich (38), eine Source (36) und einen Drain (37);
- - ein potentialungebundenes Gate (32) zum Einspeichern von Ladun gen zur Datenspeicherung;
- - ein Programmier-/Auswählgate (31) zum Auswählen einer Zelle bei Programmier-, Lese- und Löschvorgängen und zum Ausführen einer Pro grammierung während eines Programmiervorgangs durch Abziehen von Ladungen vom potentialungebundenen Gate (32); und
- - ein Steuergate (33) zum Induzieren eines Potentials im potentialun gebundenen Gate (32) zum Steuern der Menge der von diesem während des Programmiervorgangs zum Programmier-/Auswählgate ab gezogenen La dungen.
2. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß zwi
schen dem Programmier-/Auswählgate (31) und dem potentialungebun
denen Gate (32) eine Tunneldiode ausgebildet ist.
3. Speicherzelle nach Anspruch 1 oder 2, dadurch gekennzeichnet,
daß das Steuergate (33) das Potential im potentialungebundenen Gate (32)
durch kapazitive Kopplung induziert.
4. Speicherzelle nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet,
daß die Transistoreinheit folgendes aufweist:
- - einen Speichertransistor (34) mit:
- - einem ersten als Source dienenden Teil (38c) des Kanalbereichs (38), zwischen dem Programmier-/Auswählgate (31) und dem potentialunge bundenen Gate (32),
- - einem zweiten als Kanalbereich dienenden Teil (38b) des Kanalbe reichs (38) unter dem potentialungebundenen Gate (32),
- - dem Steuergate (33), dem potentialungebundenen Gate (32) und dem Drain (37),
- - wobei der Speichertransistor (34) dazu dient, Daten im potentialun gebundenen Gate (32) zu speichern; und
- - einen Auswähltransistor (35) mit:
- - dem Programmier-/Auswählgate (31), einem dritten als Kanalbe reich dienenden Teil (38a) des Kanalbereichs (38) unter dem Programmier-/Aus wählgate (31), und dem ersten als Drain des Auswähltransistors (35) dienenden Teil (38c) des Kanalbereichs (38),
- - wobei der Auswähltransistor (35) dazu dient, den zwischen dem Drain und der Source zum Auswählen einer Speicherzelle fließenden Strom zu steuern.
5. Speicherzelle nach Anspruch 4, dadurch gekennzeichnet, daß der
Auswähltransistor (35) den Strom unabhängig von der Schwellenspan
nung des Speichertransistors (34) steuert.
6. Speicherzelle nach einem der Ansprüche 1 bis 5, dadurch gekenn
zeichnet, daß während eines Löschvorgangs Ladungen entweder durch
drainseitiges Tunneln oder Injektion heißer Ladungsträger an das potenti
alungebundene Gate (32) lieferbar sind.
7. Speicherzelle nach einem der Ansprüche 1 bis 5, dadurch gekenn
zeichnet, daß während des Löschvorgangs Ladungen entweder durch
sourceseitiges Tunneln oder durch Injektion heißer Ladungsträger an das
potentialungebundene Gate (32) lieferbar sind.
8. Speicherzelle nach einem der Ansprüche 1 bis 5, dadurch gekenn
zeichnet, daß während eines Löschvorgangs Ladungen entweder durch
kanalseitiges Tunneln oder durch Injektion heißer Ladungsträger an das
potentialungebundene Gate (32) lieferbar sind.
9. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß
- - die Source (36), der Drain (37) und der Kanalbereich (38) zwischen der Source und dem Drain an einer Oberfläche eines Halbleitersubstrats (30) ausgebildet sind;
- - das potentialungebundene Gate (32) auf der Oberfläche des Kanalbe reichs (38) auf der Drainseite ausgebildet ist;
- - das Steuergate (33) über dem potentialungebundenen Gate (32) aus gebildet ist;
- - das Programmier-/Auswählgate (31) auf der Sourceseite auf der Oberfläche des Kanalbereichs (38) ausgebildet ist und mit einer Seite be nachbart zu einer Seite des potentialungebundenen Gates (32) liegt; und
- - eine dielektrische Schicht (47) zwischen dem Programmier-/Aus wählgate (31), dem potentialungebundenen Gate (32) und dem Steuergate (33) ausgebildet ist, wobei die Dicke der dielektrischen Schicht (47) zwi schen dem potentialungebundenen Gate (32) und dem Programmier-/Aus wählgate (31) ausreichend dünn ist, um Tunneln zu ermöglichen.
10. Speicherzelle nach Anspruch 9, dadurch gekennzeichnet, daß
- - das Programmier-/Auswählgate (31) so ausgebildet ist, daß es sich von dem Teil auf der Oberfläche des Kanalbereichs (38) auf der Sourceseite zu einem Teil über der Oberfläche des potentialungebundenen Gates er streckt und eine Kante aufweist, die einer Kante des potentialungebunde nen Gates (32) gegenübersteht; und
- - die dielektrische Schicht zwischen der Kante des potentialungebun denen Gates (32) und der Kante des Programmier-/Auswählgates (31) aus reichend dünn ist, um Tunneln zu ermöglichen.
11. Speicherzelle nach Anspruch 9, dadurch gekennzeichnet, daß das
Programmier-/Auswählgate (31) so ausgebildet ist, daß es sich von dem
Teil auf der Oberfläche des Kanalbereichs (38) auf der Sourceseite zu ei
nem Teil auf der Oberfläche des Drains (37) auf der Drainseite so erstreckt,
daß seine eine Seite benachbart zu einer Seite des potentialungebundenen
Gates (32) dieser gegenübersteht, um Tunneln von Elektronen zu ermögli
chen.
12. Speicherzelle nach Anspruch 9, dadurch gekennzeichnet, daß
- - das Programmier-/Auswählgate (31) so ausgebildet ist, daß es sich von dem Teil auf der Oberfläche des Kanalbereichs (38) auf der Sourceseite zu einem Teil auf dem Drain (37) zum Überdecken aller freiliegenden Ober flächen des potentialungebundenen Gates (32) und des Steuergates (33) erstreckt, wobei es eine Kante aufweist, die einer Kante des potentialunge bundenen Gates (32) auf der Drainseite zugewandt ist; und
- - die dielektrische Schicht (47) zwischen der Kante des potentialunge bundenen Gates (32) und der Kante des Programmier-/Auswählgates (31) ausreichend dünn ist, um Tunneln zu ermöglichen.
13. Speicherzelle nach einem der Ansprüche 9 bis 12, dadurch gekenn
zeichnet, daß zwischen dem Kanalbereich (38) und dem potentialunge
bundenen Gate (32) sowie dem Programmier-/Auswählgate (31) eine Gate-
Isolierschicht vorgesehen ist, die ausreichend dünn ist, um Tunneln von
Elektronen zu ermöglichen.
14. Verfahren zum Programmieren einer nichtflüchtigen Speicherzelle
mit einem Steuergate (33), einem potentialungebundenen Gate (32), einem
Programmier-/Auswählgate (31), einem Drain (37), einer Source (36) und
einem Kanalbereich (38) zwischen dem Drain (37) und der Source (36), mit
folgenden Schritten:
- - Anlegen einer ersten Spannung an das Steuergate (33);
- - Anlegen einer zweiten Spannung an das Programmier-/Auswählgate (31);
- - Anlegen einer dritten Spannung an den Drain (37); und
Anlegen einer vierten Spannung an die Source (36);
um die Menge von Ladungen im potentialungebundenen Gate (32) so zu ändern, daß der Kanalbereich im Anfangsstadium eines Programmiervor gangs für einen einzelnen Pegel abgeschaltet wird und er zum Ausführen des Programmiervorgangs für den einzelnen Pegel eingeschaltet wird; so wie - - Überwachen der Leitfähigkeit des Kanalbereichs (38) während des Programmiervorgangs, um das Anlegen der ersten und/oder zweiten Spannung an das Steuergate (33) bzw. das Programmier-/Auswählgate (31) zu beenden, wenn die überwachte Leitfähigkeit einem vorbestimmten Bezugswert entspricht.
15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß der Be
zugswert eine Schwellenspannung ist.
16. Verfahren nach Anspruch 14 oder 15, dadurch gekennzeichnet,
daß
- - die an das Steuergate (33) gelieferte erste Spannung eine negative Spannung ist,
- - die an das Programmier-/Auswählgate (31) gelieferte zweite Span nung eine positive Spannung ist,
- - die dritte Spannung eine positive Spannung ist, und
- - die an die Source (36) gelieferte vierte Spannung eine positive Span nung ist, die niedriger als die dritte Spannung ist.
17. Verfahren nach Anspruch 14 bis 16, dadurch gekennzeichnet, daß
die Source (36) auf Massespannung liegt.
18, Verfahren nach Anspruch 14 bis 17, dadurch gekennzeichnet, daß
zum Überwachen der Leitfähigkeit des Kanalbereichs der durch den Drain
(37) fließende Strom erfaßt wird.
19. Verfahren nach Anspruch 18, gekennzeichnet durch
- - Erfassen des Stroms durch den Drain (37) mittels eines Stromdetek tors (43) während eines Programmiervorgangs; und
- - Erzeugen eines Programmierstoppsignals, wenn der erfaßte Strom durch den Drain (37) eine vorbestimmte Bezugsstromstärke erreicht, um das Anlegen der ersten und/oder zweiten Spannungen anzuhalten.
20. Verfahren nach Anspruch 14 bis 17, dadurch gekennzeichnet, daß
zum Überwachen der Leitfähigkeit des Kanalbereichs (38) eine Änderung
der Menge von Ladungsträgern im potentialungebundenen Gate über
wacht wird.
21. Verfahren zum Programmieren einer nichtflüchtigen Speicherzelle
mit einem Steuergate (33), einem potentialungebundenen Gate (32), einem
Programmier-/Auswählgate (31), einem Drain (37), einer Source (36) und
einem Kanalbereich (38) zwischen dem Drain (37) und der Source (36), mit
folgenden Schritten:
- - Anlegen einer ersten Spannung an das Steuergate (33);
- - Anlegen einer zweiten Spannung an das Programmier-/Auswählgate
(31) während eines Programmiervorgangs für mehrere Pegel,
um die Menge von Ladungen im potentialungebundenen Gate so zu variie
ren, daß der Kanalbereich (38) in einem Anfangsstadium der Program
mierung auf jeden Pegel ausgeschaltet wird und zum Ausführen der Pegel
programmierung eingeschaltet wird,
wobei die erste Spannung abhängig von der Programmierung für jeden Schwellenpegel variiert; und - - Überwachen der Leitfähigkeit des Kanalbereichs (38) während des Programmiervorgangs, um das Anlegen der ersten und/oder zweiten Spannung an das Steuergate (33) bzw. das Programmier-/Auswählgate (31) zu beenden, wenn die überwachte Leitfähigkeit einem vorbestimmten Bezugswert entspricht.
22. Verfahren nach Anspruch 21, dadurch gekennzeichnet, daß der Be
zugswert ein fester Wert ist, der nicht vom Programmiervorgang für jeden
Schwellenpegel abhängt.
23. Verfahren nach Anspruch 22, dadurch gekennzeichnet, daß der Be
zugswert ein Schwellenspannungswert ist.
24. Verfahren nach Anspruch 21 bis 23, dadurch gekennzeichnet, daß
- - die an das Steuergate (33) angelegte erste Spannung eine negative Spannung ist, die entsprechend der Programmierung ihres Schwellen werts bei mehr Pegelprogrammierung variiert wird; und
- - die an das Programmier-/Auswählgate (31) angelegte zweite Span nung eine konstante positive Spannung ist.
25. Verfahren nach Anspruch 24, dadurch gekennzeichnet, daß
- - die dritte Spannung eine positive Spannung ist; und
- - die vierte Spannung eine positive Spannung mit kleinerem Wert als die dritte Spannung ist.
26. Verfahren nach Anspruch 24 oder 25, dadurch gekennzeichnet,
daß die zweite Spannung im Anfangsstadium des Programmiervorgangs
einen hohen Wert annimmt und sie während des Programmiervorgangs auf
einen festen positiven Wert abnimmt.
27. Verfahren nach Anspruch 24 oder 25, dadurch gekennzeichnet,
daß die Sourcespannung die Massespannung ist.
28. Verfahren nach Anspruch 21, dadurch gekennzeichnet, daß zum
Überwachen der Leitfähigkeit des Kanalbereichs (38) der durch den
Drain (37) fließende Strom erfaßt wird.
29. Verfahren nach Anspruch 21, dadurch gekennzeichnet, daß zum
Überwachen der Leitfähigkeit des Kanalbereichs (38) eine Änderungen der
Menge von Ladungsträgern im potentialungebundenen Gate (32) über
wacht wird.
30. Verfahren nach Anspruch 21, gekennzeichnet durch
- - Überwachen der Spannung am Drain (37) mittels eines Spannungs detektors während eines Programmiervorgangs; und
- - Erzeugen eines Programmierstoppsignals, wenn die am Drain (37) überwachte Spannung einen vorbestimmten Bezugsspannungswert er reicht, um das Anlegen der ersten und/oder zweiten Spannungen zu been den.
31. Verfahren nach Anspruch 30, dadurch gekennzeichnet, daß der
Spannungsdetektor eine Bezugsspannungsquelle zum Liefern einer vor
eingestellten Bezugsspannung aufweist, die über einen Widerstand an den
Drain (37) anlegbar ist.
32. Verfahren nach Anspruch 30, dadurch gekennzeichnet, daß der
Spannungsdetektor eine Bezugsspannungsquelle zum Liefern einer vor
eingestellten Bezugsspannung aufweist, die über eine Diode an den Drain
(37) anlegbar ist.
33. Verfahren nach Anspruch 14 bis 32, dadurch gekennzeichnet, daß
- - das potentialungebundene Gate (32) zusammen mit dem Program mier-/Auswählgate (31) einen Programmierstrompfad bildet; und
- - der Transistor ein Feldeffekttransistor mit einem Überwachungspfad ist, der während der Programmierung völlig vom Programmierstrompfad getrennt ist, um den programmierten Zustand während der Programmie rung zu überwachen.
34. Verfahren nach Anspruch 33, dadurch gekennzeichnet, daß zum
Überwachen des programmierten Zustands die Leitfähigkeit des Kanals
abhängig von einer Änderung der Ladungsmenge im potentialungebunde
nen Gate (32) überwacht wird.
35. Verfahren nach Anspruch 33, dadurch gekennzeichnet, daß zum
Überwachen des programmierten Zustands der Strom durch die Source
(36) oder den Drain (37) überwacht wird.
36. Verfahren nach einem der Ansprüche 33 bis 35, dadurch gekenn
zeichnet, daß der programmierte Zustand mittels eines Meßverstarkers
überwacht wird.
37. Verfahren nach einem der Ansprüche 33 bis 36, dadurch gekenn
zeichnet, daß der programmierte Zustand mittels des Feldeffekttransis
tors dadurch überwacht wird, daß Programmierung und Überwachung ab
gewechselt werden.
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---|---|---|---|---|
KR100205309B1 (ko) * | 1996-07-23 | 1999-07-01 | 구본준 | 비휘발성 메모리셀 및 이 비휘발성 메모리셀을 프로그래밍하는 방법 |
JP3905990B2 (ja) * | 1998-12-25 | 2007-04-18 | 株式会社東芝 | 記憶装置とその記憶方法 |
US6711065B2 (en) * | 1999-09-30 | 2004-03-23 | Infineon Technologies Ag | 1 T flash memory recovery scheme for over-erasure |
EP1107317B1 (de) * | 1999-12-09 | 2007-07-25 | Hitachi Europe Limited | Speicheranordnung |
KR100387267B1 (ko) | 1999-12-22 | 2003-06-11 | 주식회사 하이닉스반도체 | 멀티 레벨 플래쉬 이이피롬 셀 및 그 제조 방법 |
JP4084922B2 (ja) | 2000-12-22 | 2008-04-30 | 株式会社ルネサステクノロジ | 不揮発性記憶装置の書込み方法 |
US6522584B1 (en) * | 2001-08-02 | 2003-02-18 | Micron Technology, Inc. | Programming methods for multi-level flash EEPROMs |
US6717847B2 (en) * | 2001-09-17 | 2004-04-06 | Sandisk Corporation | Selective operation of a multi-state non-volatile memory system in a binary mode |
DE60134870D1 (de) * | 2001-12-28 | 2008-08-28 | St Microelectronics Srl | Programmierverfahren für eine Multibitspeicherzelle |
KR100456596B1 (ko) * | 2002-05-08 | 2004-11-09 | 삼성전자주식회사 | 부유트랩형 비휘발성 기억소자의 소거 방법 |
TWI320571B (en) * | 2002-09-12 | 2010-02-11 | Qs Semiconductor Australia Pty Ltd | Dynamic nonvolatile random access memory ne transistor cell and random access memory array |
US6781881B2 (en) * | 2002-12-19 | 2004-08-24 | Taiwan Semiconductor Manufacturing Company | Two-transistor flash cell for large endurance application |
US6925011B2 (en) * | 2002-12-26 | 2005-08-02 | Micron Technology, Inc. | Programming flash memories |
US7049652B2 (en) * | 2003-12-10 | 2006-05-23 | Sandisk Corporation | Pillar cell flash memory technology |
TW200607080A (en) * | 2004-08-02 | 2006-02-16 | Powerchip Semiconductor Corp | Flash memory cell and fabricating method thereof |
JP4724564B2 (ja) * | 2005-01-28 | 2011-07-13 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
US7145809B1 (en) * | 2005-07-01 | 2006-12-05 | Macronix International Co., Ltd. | Method for programming multi-level cell |
KR100725373B1 (ko) * | 2006-01-20 | 2007-06-07 | 삼성전자주식회사 | 플래쉬 메모리 장치 |
US7515465B1 (en) * | 2006-06-07 | 2009-04-07 | Flashsilicon Incorporation | Structures and methods to store information representable by a multiple bit binary word in electrically erasable, programmable read-only memories (EEPROM) |
US20080185629A1 (en) * | 2007-02-01 | 2008-08-07 | Denso Corporation | Semiconductor device having variable operating information |
US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
US7834676B2 (en) * | 2009-01-21 | 2010-11-16 | Samsung Electronics Co., Ltd. | Method and apparatus for accounting for changes in transistor characteristics |
US8228730B2 (en) * | 2010-08-31 | 2012-07-24 | Micron Technology, Inc. | Memory cell structures and methods |
EP2759423B1 (de) | 2013-01-28 | 2015-04-22 | Gestamp Umformtechnik GmbH | Querlenker aus faserverstärktem Kunststoff für eine Radaufhängung eines Fahrzeuges |
CN105448346B (zh) * | 2014-08-22 | 2018-09-25 | 中芯国际集成电路制造(上海)有限公司 | 存储单元可靠性的测试方法 |
CN106328207B (zh) * | 2016-08-16 | 2019-09-13 | 天津大学 | 用于防止非易失性存储器数据恢复的迷惑方法和装置 |
US10242991B2 (en) * | 2017-06-30 | 2019-03-26 | International Business Machines Corporation | Highly compact floating gate analog memory |
CN108054170B (zh) * | 2017-11-27 | 2020-08-14 | 深圳市国微电子有限公司 | 一种可编程存储单元及其控制方法 |
WO2019124356A1 (ja) * | 2017-12-20 | 2019-06-27 | パナソニック・タワージャズセミコンダクター株式会社 | 半導体装置及びその動作方法 |
US20220123119A1 (en) * | 2020-10-19 | 2022-04-21 | Stmicroelectronics (Rousset) Sas | Non-volatile memory |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5280446A (en) * | 1990-09-20 | 1994-01-18 | Bright Microelectronics, Inc. | Flash eprom memory circuit having source side programming |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4099196A (en) * | 1977-06-29 | 1978-07-04 | Intel Corporation | Triple layer polysilicon cell |
DE3482847D1 (de) * | 1983-04-18 | 1990-09-06 | Toshiba Kawasaki Kk | Halbleiterspeichervorrichtung mit einem schwebenden gate. |
JPS60236195A (ja) * | 1984-05-08 | 1985-11-22 | Nec Corp | 不揮発性半導体メモリ |
IT1191566B (it) * | 1986-06-27 | 1988-03-23 | Sgs Microelettronica Spa | Dispositivo di memoria non labile a semiconduttore del tipo a porta non connessa (floating gate) alterabile elettricamente con area di tunnel ridotta e procedimento di fabbricazione |
JPS63274180A (ja) * | 1987-05-06 | 1988-11-11 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ |
US5043940A (en) | 1988-06-08 | 1991-08-27 | Eliyahou Harari | Flash EEPROM memory systems having multistate storage cells |
JP2807256B2 (ja) * | 1989-03-17 | 1998-10-08 | 株式会社東芝 | 不揮発性半導体メモリ |
JP2597719B2 (ja) * | 1989-07-31 | 1997-04-09 | 株式会社東芝 | 不揮発性半導体記憶装置およびその動作方法 |
US5583810A (en) * | 1991-01-31 | 1996-12-10 | Interuniversitair Micro-Elektronica Centrum Vzw | Method for programming a semiconductor memory device |
JP2500871B2 (ja) * | 1991-03-30 | 1996-05-29 | 株式会社東芝 | 半導体不揮発性ram |
US5338952A (en) * | 1991-06-07 | 1994-08-16 | Sharp Kabushiki Kaisha | Non-volatile memory |
US5303187A (en) * | 1992-12-28 | 1994-04-12 | Yu Shih Chiang | Non-volatile semiconductor memory cell |
US5422842A (en) * | 1993-07-08 | 1995-06-06 | Sundisk Corporation | Method and circuit for simultaneously programming and verifying the programming of selected EEPROM cells |
GB2292008A (en) * | 1994-07-28 | 1996-02-07 | Hyundai Electronics Ind | A split gate type flash eeprom cell |
KR100192430B1 (ko) * | 1995-08-21 | 1999-06-15 | 구본준 | 비휘발성 메모리 및 이 비휘발성 메모리를 프로그램하는 방법 |
KR0172831B1 (ko) * | 1995-09-18 | 1999-03-30 | 문정환 | 비휘발성 메모리를 프로그램하는 방법 |
JP3001409B2 (ja) * | 1996-02-19 | 2000-01-24 | モトローラ株式会社 | 2層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム/消去/読出方法 |
TW378321B (en) * | 1996-02-29 | 2000-01-01 | Sanyo Electric Co | Semiconductor memory device |
US5668757A (en) * | 1996-03-18 | 1997-09-16 | Jeng; Ching-Shi | Scalable flash eeprom memory cell and array |
KR100223868B1 (ko) * | 1996-07-12 | 1999-10-15 | 구본준 | 비휘발성 메모리를 프로그램하는 방법 |
KR100205309B1 (ko) * | 1996-07-23 | 1999-07-01 | 구본준 | 비휘발성 메모리셀 및 이 비휘발성 메모리셀을 프로그래밍하는 방법 |
KR100232190B1 (ko) * | 1996-10-01 | 1999-12-01 | 김영환 | 비휘발성 메모리장치 |
US6091633A (en) * | 1999-08-09 | 2000-07-18 | Sandisk Corporation | Memory array architecture utilizing global bit lines shared by multiple cells |
-
1996
- 1996-07-23 KR KR1019960029695A patent/KR100205309B1/ko not_active IP Right Cessation
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2001
- 2001-02-06 US US09/776,928 patent/US6411547B2/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5280446A (en) * | 1990-09-20 | 1994-01-18 | Bright Microelectronics, Inc. | Flash eprom memory circuit having source side programming |
Also Published As
Publication number | Publication date |
---|---|
JP2929434B2 (ja) | 1999-08-03 |
US20010004325A1 (en) | 2001-06-21 |
DE19649410A1 (de) | 1998-01-29 |
US6034892A (en) | 2000-03-07 |
KR100205309B1 (ko) | 1999-07-01 |
TW355839B (en) | 1999-04-11 |
US6411547B2 (en) | 2002-06-25 |
KR980011438A (ko) | 1998-04-30 |
US6212100B1 (en) | 2001-04-03 |
CN1171600A (zh) | 1998-01-28 |
JPH1070205A (ja) | 1998-03-10 |
CN1128450C (zh) | 2003-11-19 |
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