DE19649876A1

DE19649876A1 - Halbleiterspeichereinrichtung

Info

Publication number: DE19649876A1
Application number: DE19649876A
Authority: DE
Inventors: Fukashi Morishita; Shigeki Tomishima; Kazutani Arimoto
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-03-04
Filing date: 1996-12-02
Publication date: 1997-11-06
Anticipated expiration: 2016-12-03
Also published as: KR970067772A; JP3759648B2; US6081443A; KR100299750B1; DE19649876C2; JPH09246483A; US5877978A

Description

Die vorliegende Erfindung betrifft im allgemeinen eine Halb leiterspeichereinrichtung. Insbesondere betrifft die vorlie gende Erfindung ein DRAM (einen dynamischen Speicher mit wahlfreiem Zugriff), das auf einem SOI-(Silizium-auf-Isola tor-)Substrat gebildet ist. Ein derartiges DRAM wird SOI-DRAM genannt.

Ein Personalcomputer oder eine Workstation hat eine Spei chereinheit zum Speichern von Daten. Ein DRAM (dynamischer Speicher mit wahlfreiem Zugriff) ist eine Art von Speicher, der es erlaubt, eine große Menge von Daten aus ihm auszu lesen und in ihn zu schreiben. Ein DRAM wird als Hauptspei chereinheit in einem Personalcomputer und einer Workstation verwendet.

Außerdem hat ein Dünnfilm-SOI-MOS-Transistor Merkmale wie beispielsweise die Fähigkeit zum Ausführen von Operationen mit großen Geschwindigkeiten und kleinen Leistungen, eine verbesserte Beständigkeit gegen radioaktive Strahlen, einen verkleinerten Kurzkanaleffekt, die Fähigkeit zum Ausführen von Operationen bei hohen Temperaturen und eine Herstell barkeit mit großen Dichten. Es wird daher erwartet, daß der SOI-Transistor dazu in der Lage ist, als Einrichtungsstruk tur zu dienen, die für spätere Generationen eines 1-Gbyte-DRAM (G = 10⁹) und von DRAM geeignet ist.

Fig. 58 ist eine vereinfachte Schnittansicht eines Spei cherzellabschnitts eines herkömmlichen SOI-DRAM, das in Schriften wie beispielsweise dem von F. Morishita verfaßten "Symposium on VLSI Technology Digest of Technical Papers", Seiten 141 bis 142, im Jahre 1995 offenbart wurde. Das SOI-DRAM umfaßt eine aus einem Siliziumoxid bestehende Isolier schicht 1 und eine auf der Isolierschicht 1 gebildete Sili ziumschicht 2. Außerdem enthält das SOI-DRAM auch einen auf der Siliziumschicht 2 gebildeten Dünnfilm-SOI-MOS-Transistor 3. Der Dünnfilm-SOI-MOS-Transistor 3 umfaßt ein erstes Source/Drain 3a, das ein n⁺-Gebiet 3aa und ein n⁻-Gebiet 3ab mit einer im Vergleich zu dem n⁺-Gebiet 3aa kleineren Stör stellenkonzentration enthält, ein zweites Source/Drain 3b, das ein n⁺-Gebiet 3ba und ein n⁻-Gebiet 3bb mit einer im Vergleich zu dem n⁺-Gebiet 3ba kleineren Störstellenkonzen tration enthält, einen Körper 3c, der zwischen dem ersten Source/Drain 3a und dem zweiten Source/Drain 3b liegt, einen Gateoxidationsfilm 3d, der auf dem Körper 3c gebildet ist, und ein Gate 3e, das so vorgesehen ist, daß es dem Körper 3c mittels des Gateoxidationsfilms 3d und eines auf einer Sei tenwandung des Gates 3e gebildeten Seitenwandungsoxidations films 3f gegenüberliegt.

Ein Substrat mit einer auf einer Isolationsschicht gebilde ten Siliziumschicht, wie vorstehend beschrieben, wird SOI-Substrat genannt, wogegen ein mit einer dünnen Silizium schicht über der Isolationsschicht gebildeter MOS-Transistor SOI-MOS-Transistor genannt wird. Das SOI-DRAM enthält ferner einen Kondensator 4, der mit dem zweiten Source/Drain 3b des Dünnfilm-SOI-MOS-Transistors 3 verbunden ist. Jede Speicher zelle umfaßt den Dünnfilm-SOI-MOS-Transistor 3 und den Kon densator 4.

Im Fall eines SOI-DRAM mit der vorstehend beschriebenen Struktur sind in einem Zustand, in dem in einer Speicherzel le Daten gehalten werden, das heißt in einem Zustand, in dem der Dünnfilm-SOI-MOS-Transistor 3 nichtleitend ist und der Kondensator 4 auf ein Potential Vsn gesetzt ist, das die in ihr gehaltenen Daten darstellt, in einer Bodeneinheit 3g des Schwebekörpers 3c Majoritätsträger angesammelt, die das Po tential des Körpers 3c vergrößern. Im Ergebnis nimmt die Größe eines aus dem zweiten Source/Drain 3b in das erste Source/Drain 3a fließenden Schwellenleckstroms zu, wodurch schließlich das Problem entsteht, daß bei größer werdender Geschwindigkeit die in der Speicherzelle angesammelten Daten verloren werden. Die Zunahme des Körperpotentials ist von einem Sperrvorspannungsleckstrom der PN-Übergänge zwischen dem ersten Source/Drain 3a, dem zweiten Source/Drain 3b und dem Körper 3c des Dünnfilm-SOI-MOS-Transistors 3 stark ab hängig. Die Schwierigkeit, die Charakteristiken dieser PN-Übergänge zu verbessern, ist ein Problem, das zu lösen bleibt.

Fig. 59 ist eine vereinfachte Draufsicht eines aktiven Ge biets, in dem der Dünnfilm-SOI-MOS-Transistor gebildet ist. Das aktive Gebiet, das das erste Source/Drain 3a, das zweite Source/Drain 3b und den Körper 3c enthält, ist von einem Zwischenelementisolationsfilm 5 umschlossen, der das aktive Gebiet trennt von anderen benachbarten aktiven Gebieten, die in der Figur nicht dargestellt sind. Um zu verhindern, daß sich in dem Körper 3c Majoritätsträger ansammeln, wurde der Versuch unternommen, eine Ausführung des Körpers 3c in Be tracht zu ziehen, bei welcher das Gebiet des Körpers 3c so gekrümmt ist, daß es eine dem Buchstaben L ähnliche Form bildet, wie in der Figur gezeigt. Bei dieser Ausführung ist der Körper 3c durch ein Kontaktloch 3ca hindurch mit einem Massepotential oder einem negativen Potential versehen, um zu verhindern, daß der Körper 3c in einen Schwebezustand versetzt wird. Es wird jedoch ein Gebiet zum Vorsehen eines derartigen Potentials benötigt. Selbst wenn ein derartiges Gebiet im Vergleich zu einem Dünnfilm-SOI-MOS-Transistor klein ist, verursachen in dem ganzen DRAM, das 1G (1G = 10⁹) Stück Dünnfilm-SOI-MOS-Transistoren enthält, die Gebiete das Problem, daß die große von den Gebieten eingenommene Gesamt oberfläche eine vergrößerte Layoutfläche mit sich bringt.

Die vorliegende Erfindung richtet sich auf die vorstehend beschriebenen Probleme.

Es ist eine Aufgabe der vorliegenden Erfindung zu verhindern, daß aufgrund der Ansammlung von Majoritätsträgern in dem Körper des Dünnfilm-SOI-MOS-Transis tors der Schwellenleckstrom zunimmt.

Es ist eine andere Aufgabe der vorliegenden Erfindung zu verhindern, daß aufgrund der Ansammlung von Majoritätsträ gern in dem Körper des in einer Speicherzelle eines SOI-DRAM verwendeten Dünnfilm-SOI-MOS-Transistors die Datenhaltezeit des SOI-DRAM verkürzt wird.

Gemäß einem Aspekt der vorliegenden Erfindung umfaßt eine Halbleiterspeichereinrichtung eine Speicherzelle, die einen Kondensator mit einer ersten und einer zweiten Elektrode enthält. Die Speicherzelle enthält ferner einen MOS-Transistor mit einem ersten Source/Drain und einem zweiten Source/Drain, einem zwischen dem ersten Source/Drain und dem zweiten Source/Drain liegenden Schwebekörper und einem Gate über dem Schwebekörper. Das erste Source/Drain ist mit der zweiten Elektrode des Kondensators verbunden. Ferner ist zum Hinausleiten von Ladung, die in dem Körper des MOS-Transistors angesammelt ist, eine Ladungsableiteinrichtung vorge sehen.

In einem anderen Aspekt der vorliegenden Erfindung umfaßt eine Halbleiterspeichereinrichtung ferner eine mit dem zwei ten Source/Drain des MOS-Transistors verbundene erste Bit leitung. Die Ladungsableiteinrichtung hat eine Körperauf frischpotentialversorgungseinrichtung, die zum Ableiten der in dem Körper des MOS-Transistors angesammelten Ladung ein Körperauffrischpotential in die erste Bitleitung liefert.

Gemäß einem anderen Aspekt der vorliegenden Erfindung umfaßt eine Halbleiterspeichereinrichtung eine Mehrzahl von Spei cherzellen, von denen jede einen Kondensator mit einer ersten und einer zweiten Elektrode enthält. Jede der Spei cherzellen enthält ferner einen MOS-Transistor mit einem ersten Source/Drain, einem zweiten Source/Drain, einem zwi schen dem ersten Source/Drain und dem zweiten Source/Drain liegenden Schwebekörper und einem Gate über dem Schwebe körper. Das erste Source/Drain ist mit der zweiten Elektrode des Kondensators entsprechend verbunden.

Eine Mehrzahl von Bitleitungspaaren sind so angeordnet, daß sie eine Mehrzahl von Spalten bilden, und jedes der Bitlei tungspaare ist mit dem zweiten Source/Drain der Speicherzel len auf einer entsprechenden Spalte verbunden.

Eine Mehrzahl von Abtastverstärkern sind mit einem der Bit leitungspaare entsprechend verbunden, welche Abtastverstär ker einen in dem Bitleitungspaar entwickelten Potential unterschied verstärken und eine der Bitleitungen in dem Bitleitungspaar auf ein Körperauffrischpotential während eines Körperauffrischbetriebs setzen.

Ein I/O-Leitungspaar ist vorgesehen.

Eine Mehrzahl von Gattereinrichtungen sind zwischen einem der Bitleitungspaare und dem I/O-Leitungspaar entsprechend geschaltet. Jede der Gattereinrichtungen verbindet das ihr zugeordnete Bitleitungspaar mit dem I/O-Leitungspaar elek trisch. Beim Körperauffrischbetrieb verbindet die Gatter einrichtung eine bestimmte Anzahl der Bitleitungspaare se lektiv mit dem I/O-Leitungspaar elektrisch.

Ein anderer Aspekt der vorliegenden Erfindung folgt. Bei der Halbleiterspeichereinrichtung enthält die Körperauffrischpo tentialversorgungseinrichtung eine Bitleitungsvorladeein richtung, die die erste Bitleitung auf ein Bitleitungsvor ladepotential setzt und während eines Körperauffrischbe triebs die erste Bitleitung auf ein Körperauffrischpotential setzt.

In einem anderen Aspekt der vorliegenden Erfindung umfaßt die Halbleiterspeichereinrichtung ferner eine zweite Bit leitung, die in Verbindung mit der ersten Bitleitung ein Paar von Bitleitungen bildet. Die Körperauffrischpotential versorgungseinrichtung enthält einen Abtastverstärker, der einen zwischen der ersten und der zweiten Bitleitung ent wickelten Potentialunterschied verstärkt und während eines Körperauffrischbetriebs die eine der ersten und der zweiten Bitleitung auf ein Körperauffrischpotential setzt.

In einem anderen Aspekt der vorliegenden Erfindung enthält die Halbleiterspeichereinrichtung ein Körperauffrischpo tential, das kleiner als ein L-Pegel der Bitleitung bei einem Normalbetrieb ist.

In einem anderen Aspekt der vorliegenden Erfindung enthält die Halbleiterspeichereinrichtung einen L-Pegel der Bitlei tung bei dem Normalbetrieb, welcher größer als ein in das Gate des MOS-Transistors gelieferter L-Pegel ist. Das Kör perauffrischpotential ist der in das Gate des MOS-Transistors gelieferte L-Pegel.

In einem anderen Aspekt der vorliegenden Erfindung umfaßt die Halbleiterspeichereinrichtung ferner ein leitendes Ge biet mit einer Kapazität zwischen dem Körper des entspre chenden MOS-Transistors und sind zum Ändern des Potentials des leitenden Gebiets bei einem Körperauffrischbetrieb Po tentialsteuereinrichtungen vorgesehen.

In einem anderen Aspekt der vorliegenden Erfindung enthält die Halbleiterspeichereinrichtung das leitende Gebiet, das die erste Elektrode des Kondensators enthält.

In einem anderen Aspekt der vorliegenden Erfindung enthält die Halbleiterspeichereinrichtung den MOS-Transistor, der auf einer Halbleiterschicht eines SOI-Substrats, das ein Halbleitersubstrat, eine auf dem Halbleitersubstrat gebil dete Isolationsschicht und die auf der Isolationsschicht gebildete Halbleiterschicht umfaßt, gebildet ist. Ferner enthält das leitende Gebiet das Halbleitersubstrat.

In einem anderen Aspekt der vorliegenden Erfindung hat die Halbleiterspeichereinrichtung einen Schlafmodus zum Ausfüh ren von Selbstauffrischoperationen in vorbestimmten Abstän den. In dem Schlafmodus wird Ladung, die in dem Körper des MOS-Transistors angesammelt ist, hinausgeleitet.

Andere Merkmale und Vorteile der vorliegenden Erfindung wer den aus der folgenden Beschreibung augenscheinlicher werden, wenn diese in Verbindung mit den beigefügten Zeichnungen zur Kenntnis genommen wird.

Von den Figuren zeigen:

Fig. 1 ein Blockschaltbild eines dynamischen Spei chers mit wahlfreiem Zugriff (DRAM) gemäß einer ersten Ausführungsform der vorliegenden Erfindung;

Fig. 2 eine Draufsicht, die ein Chiplayout des dyna mischen Speichers mit wahlfreiem Zugriff ge mäß der ersten Ausführungsform der vorliegen den Erfindung darstellt;

Fig. 3 eine Auffrischsteuerschaltung 40 in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß der ersten Ausführungsform der vorlie genden Erfindung;

Fig. 4 ein Schaltbild einer CBR-Ermittlungsschaltung der Auffrischsteuerschaltung in einem dynami schen Speicher mit wahlfreiem Zugriff gemäß der ersten Ausführungsform der vorliegenden Erfindung;

Fig. 5 und 6 Timingdarstellungen des Betriebs der Auf frischsteuerschaltung im dynamischen Speicher mit wahlfreiem Zugriff gemäß der ersten Aus führungsform der vorliegenden Erfindung;

Fig. 7 ein Schaltbild eines Adressenpuffers im dyna mischen Speicher mit wahlfreiem Zugriff gemäß der ersten Ausführungsform der vorliegenden Erfindung;

Fig. 8 ein Schaltbild, das die Strukturen einer Adresseneingangsschaltung und einer Zeilen adressensignalerzeugungsschaltung in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß der ersten Ausführungsform der vorlie genden Erfindung zeigt;

Fig. 9 ein Schaltbild, das einen Zeilendecodierer in einem dynamischen Speicher mit wahlfreiem Zu griff gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt;

Fig. 10 ein Schaltbild, das eine Schaltung zum Erzeu gen einer verstärkten Spannung für die Wort leitung im dynamischen Speicher mit wahlfrei em Zugriff gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 11 ein Schaltbild, das ein Speicherarray und eine Speicherarrayperipherieschaltung in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 12 ein Schaltbild, das ein Speicherarray und eine Speicherarrayperipherieschaltung in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 13 ein Schaltbild, das eine Abtastverstärker aktivierungsschaltung in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß der ersten Ausführungsform der vorliegenden Er findung zeigt;

Fig. 14 ein Schaltbild, das eine Bitleitungsversor gungspotentialsteuerschaltung in einem dyna mischen Speicher mit wahlfreiem Zugriff gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 15 ein Schaltbild, das eine Bitleitungsisola tions/Vorladesignalerzeugungsschaltung in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 16 ein Schaltbild, das eine Abtastverstärkerbe rechtigungssignalerzeugungsschaltung in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß der ersten Ausführungsform der vorlie genden Erfindung zeigt;

Fig. 17 eine Querschnittsansicht der Struktur einer Speicherzelle in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß der ersten Aus führungsform der vorliegenden Erfindung;

Fig. 18 eine Timingdarstellung, die in einem dynami schen Speicher mit wahlfreiem Zugriff gemäß der ersten Ausführungsform der vorliegenden Erfindung ausgeführte normale Lese/Schreib operationen darstellt;

Fig. 19 eine Timingdarstellung eines CBR-Auffrischbe triebs in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß der ersten Ausfüh rungsform der vorliegenden Erfindung;

Fig. 20 eine Timingdarstellung, die einen Körperauf frischbetrieb in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß der ersten Aus führungsform der vorliegenden Erfindung zeigt;

Fig. 21 ein Blockschaltbild, das die Struktur eines dynamischen Speichers mit wahlfreiem Zugriff gemäß einer zweiten Ausführungsform der vor liegenden Erfindung zeigt;

Fig. 22 ein Schaltbild, das eine Auffrischsteuer schaltung in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß der zweiten Ausfüh rungsform der vorliegenden Erfindung zeigt;

Fig. 23 ein Schaltbild, das eine Abtastverstärkerak tivierungs/Sourcepotentialsteuerschaltung in einem dynamischen Speicher mit wahlfreiem Zu griff gemäß der zweiten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 24 ein Schaltbild, das eine Bitleitungsisola tions/Vorladesignalerzeugungsschaltung in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß der zweiten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 25 ein Schaltbild, das eine Abtastverstärkerbe rechtigungssignalerzeugungsschaltung in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß der zweiten Ausführungsform der vorlie genden Erfindung zeigt;

Fig. 26 eine Timingdarstellung, die einen Körperauf frischbetrieb in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß der zweiten Aus führungsform der vorliegenden Erfindung darstellt;

Fig. 27 ein Schaltbild, das einen Spaltendecodierer in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 28 ein Blockschaltbild, das die Struktur eines dynamischen Speichers mit wahlfreiem Zugriff gemäß einer vierten Ausführungsform der vor liegenden Erfindung darstellt;

Fig. 29 ein Schaltbild, das eine Auffrischsteuer schaltung in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß der vierten Ausfüh rungsform der vorliegenden Erfindung zeigt;

Fig. 30 ein Schaltbild, das eine Schaltung zum Er zeugen einer verstärkten Spannung in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß der vierten Ausführungsform der vorlie genden Erfindung zeigt;

Fig. 31 ein Schaltbild, das eine Abtastverstärkerak tivierungs/Sourcepotentialsteuerschaltung in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß der vierten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 32 ein Schaltbild, das eine Bitleitungsisola tions/Vorladesignalerzeugungsschaltung in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß der vierten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 33 eine Timingdarstellung, die einen Körperauf frischbetrieb in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß der vierten Aus führungsform der vorliegenden Erfindung zeigt;

Fig. 34 ein Blockschaltbild, das die Struktur eines dynamischen Speichers mit wahlfreiem Zugriff gemäß einer fünften Ausführungsform der vor liegenden Erfindung darstellt;

Fig. 35 ein Schaltbild, das eine Abtastverstärkerak tivierungsschaltung in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß der fünften Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 36 ein Schaltbild, das eine Bitleitungsversor gungspotentialsteuerschaltung in einem dyna mischen Speicher mit wahlfreiem Zugriff gemäß der fünften Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 37 ein Blockschaltbild, das die Struktur eines dynamischen Speichers mit wahlfreiem Zugriff gemäß einer sechsten Ausführungsform der vor liegenden Erfindung darstellt;

Fig. 38 ein Schaltbild, das eine Abtastverstärkerak tivierungs/Sourcepotentialsteuerschaltung in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß der sechsten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 39 ein Blockschaltbild, das die Struktur eines dynamischen Speichers mit wahlfreiem Zugriff gemäß einer neunten Ausführungsform der vor liegenden Erfindung darstellt;

Fig. 40 eine Zellplattenversorgungspotentialsteuer schaltung in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß der neunten Ausfüh rungsform der vorliegenden Erfindung;

Fig. 41 ein Schaltbild, das einen Abschnitt eines Speicherarrays in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß der neunten Aus führungsform der vorliegenden Erfindung zeigt;

Fig. 42 eine äquivalente Schaltung einer Speicherzel le im dynamischen Speicher mit wahlfreiem Zu griff gemäß der neunten Ausführungsform der vorliegenden Erfindung;

Fig. 43 eine Darstellung der Änderungen von Poten tialen, um eine Beschleunigung des Körper auffrischbetriebs in einem dynamischen Spei cher mit wahlfreiem Zugriff gemäß der neunten Ausführungsform der vorliegenden Erfindung zu erläutern;

Fig. 44 eine Darstellung der Änderungen von Poten tialen, um die Beschleunigung des Körperauf frischbetriebs in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß der neunten Aus führungsform der vorliegenden Erfindung zu erläutern;

Fig. 45 eine Timingdarstellung, die den Körperauf frischbetrieb in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß der neunten Ausführungsform der vorliegenden Erfindung darstellt;

Fig. 46 ein Schaltbild, das eine Zellplattenversor gungspotentialsteuerschaltung in einem dyna mischen Speicher mit wahlfreiem Zugriff gemäß einer zehnten Ausführungsform der vorliegen den Erfindung zeigt;

Fig. 47 ein Schaltbild, das eine Schaltung zum Er zeugen einer verstärkten Spannung in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß der zehnten Ausführungsform der vorlie genden Erfindung zeigt;

Fig. 48 eine Ansicht der Struktur einer Speicherzelle in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß einer elften Ausführungsform der vorliegenden Erfindung;

Fig. 49 eine Darstellung, die die obere Ebene eines Layouts der Speicherzellen in einem dynami schen Speicher mit wahlfreiem Zugriff gemäß der elften Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 50 eine Querschnittsansicht der Speicherzellen in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß der elften Ausführungsform der vorliegenden Erfindung;

Fig. 51 eine schematische Querschnittsansicht, die die Struktur eines dynamischen Speichers mit wahlfreiem Zugriff gemäß einer zwölften Aus führungsform der vorliegenden Erfindung zeigt;

Fig. 52 ein Schaltbild, das eine Substratpotential steuerschaltung in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß der zwölften Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 53 eine Ansicht der Struktur eines Halbleiter chips in einem dynamischen Speicher mit wahl freiem Zugriff gemäß der elften Ausführungs form der vorliegenden Erfindung;

Fig. 54 eine schematische Querschnittsansicht, die die Struktur eines dynamischen Speichers mit wahlfreiem Zugriff gemäß einer dreizehnten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 55 ein Schaltbild, das eine Substratpotential steuerschaltung in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß der dreizehnten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 56 ein Schaltbild, das eine Auffrischsteuer schaltung in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß einer vierzehnten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 57 ein Schaltbild einer Schlafmoduskörperauf frischsteuerschaltung in einem dynamischen Speicher mit wahlfreiem Zugriff gemäß der vierzehnten Ausführungsform der vorliegenden Erfindung;

Fig. 58 eine Querschnittsansicht eines Speicherzell abschnitts eines herkömmlichen SOI-DRAM und

Fig. 59 eine Draufsicht des Speicherzellabschnitts des herkömmlichen SOI-DRAM.

Diese Erfindung wird unter Bezugnahme auf die beigefügten Zeichnungen beispielhaft detaillierter beschrieben.

Die erste Ausführungsform

Eine Ausführungsform, die durch die vorliegende Erfindung dazu vorgesehen ist, ein durch das Bezugszeichen DM bezeich netes DRAM (einen dynamischen Speicher mit wahlfreiem Zu griff) zu verwirklichen, wird unter Bezugnahme auf die Fig. 1 bis 20 wie folgt erläutert. Diese Ausführungsform wird nachstehend auch als erste Ausführungsform bezeichnet. Es soll Bezug auf Fig. 1 genommen werden, wenn die erste Ausführungsform betrachtet wird. Wie in der Figur gezeigt, umfaßt das DRAM DM eine Schaltungsgruppe zum Erzeugen eines internen Potentials 10 wie beispielsweise eine Bitleitungs vorladepotentialerzeugungsschaltung, eine Zellplattenpoten tialerzeugungsschaltung, eine Schaltung zum Erzeugen eines Potentials mit verstärkter Spannung und eine Körperauf frischpotentialerzeugungsschaltung. Die Bitleitungsvorlade potentialerzeugungsschaltung wird zum Erzeugen eines Bitlei tungsvorladepotentials VBLP, eines Zwischenpotentials zwi schen einem Stromversorgungspotential VCC und einem Massepo tential VSS, welches gleich (VCC + VSS)/2 ist, verwendet. Das Stromversorgungspotential VCC ist an einen Stromversor gungspotentialknoten 10a angelegt. Das Massepotential VSS, ein anderes Stromversorgungspotential, ist an einen Massepo tentialknoten 10b angelegt. Das Stromversorgungspotential VCC und das Massepotential VSS sind auch an die Bitleitungs vorladepotentialerzeugungsschaltung angelegt. Getrieben durch das Stromversorgungspotential VCC und das Massepoten tial VSS erzeugt die Bitleitungsvorladepotentialerzeugungs schaltung das vorstehend beschriebene Bitleitungsvorladepo tential VBLP. Die Zellplattenpotentialerzeugungsschaltung wird zum Erzeugen eines Zellplattenpotentials VCP mit dem Pegel (VCC + VSS)/2 verwendet. Die Schaltung zum Erzeugen eines Potentials mit verstärkter Spannung wird zum Erzeugen eines Potentials mit verstärkter Spannung VPP durch Vergrö ßern des Stromversorgungspotentials VCC verwendet. Die Kör perauffrischpotentialerzeugungsschaltung wird zum Erzeugen eines Körperauffrischpotentials VBR, eines Potentials, das kleiner als das Massepotential VSS ist, verwendet.

Außerdem weist das DRAM DM auch einen /RAS-Puffer 20 und einen /CAS-Puffer 30 auf. Wenn der /RAS-Puffer 20 ein durch eine äußere Quelle vorgesehenes externes Zeilenadressen strobesignal ext/RAS empfängt, dann erzeugt er ein Zeilen adressenstrobesignal /RAS zur Verwendung in internen Schal tungen. Wenn ähnlicherweise der /CAS-Puffer 30 ein durch eine äußere Quelle vorgesehenes externes Spaltenadressen strobesignal ext/CAS empfängt, dann erzeugt er ein Spalten adressenstrobesignal /CAS zur Verwendung in den internen Schaltungen.

Ferner hat das DRAM DM auch eine Auffrischsteuerschaltung 40, die das Zeilenadressenstrobesignal /RAS und das Spalten adressenstrobesignal /CAS, welche entsprechend durch den /RAS-Puffer 20 und den /CAS-Puffer 30 erzeugt werden, emp fängt. Die Auffrischsteuerschaltung 40 wird zum Erzeugen eines CBR-Ermittlungssignals CBR (/CAS vor /RAS), eines Kör perauffrischsignals BRE und von Auffrischadressensignalen REFA0 bis REFA14 verwendet. Das CBR-Ermittlungssignal CBR ist ein aktives Hochsignal zum Ermitteln des CBR-Timings, mit dem das Spaltenadressenstrobesignal /CAS sich von einem H-Pegel auf einen L-Pegel ändert, bevor das Zeilenadressen strobesignal /RAS sich von einem H-Pegel auf einen L-Pegel ändert. Das Körperauffrischsignal BRE ändert sich immer dann von einem L-Pegel auf einen H-Pegel, wenn das CBR-Ermitt lungssignal CBR sich von einem L-Pegel auf einen H-Pegel 8K-mal (2 zur 13. Potenz) ändert. Die Auffrischadressensignale REFA0 bis REFA14 stellen eine Auffrischadresse dar. Die Auf frischadresse wird durch das sich vom L-Pegel auf einen H-Pegel ändernde CBR-Ermittlungssignal CBR bei der Ermittlung des CBR-Timings mit einem Inkrement versehen, außer während eines CBR-Zyklus, der dem CBR-Zyklus unmittelbar folgt, wäh rend dem das Körperauffrischsignal BRE sich vom L-Pegel auf einen H-Pegel ändert.

Außerdem weist das DRAM DM auch einen Adressenpuffer 50 auf. Wenn der Adressenpuffer 50 sowohl durch eine äußere Quelle vorgesehene Adressensignale Ai (wo i = 0, 1, . . ., 14), das durch den /RAS-Puffer 20 erzeugte Zeilenadressenstrobesignal /RAS, das durch den /CAS-Puffer 30 erzeugte Spaltenadressen strobesignal /CAS als auch die Auffrischadressensignale REFAi (wo i = 0, 1, . . ., 14), das CBR-Ermittlungssignal OBR und das Körperauffrischsignal BRE, welche durch die Auf frischsteuerschaltung 40 erzeugt werden, empfängt, dann er zeugt er Zeilenadressensignale RAi und /RAi (wo i = 0, 1, . . ., 14) und Spaltenadressensignale CAi und /CAi (wo i = 0, 1, . . ., 9) zur Verwendung in den internen Schaltungen.

Wenn das CBR-Ermittlungssignal CBR auf einen L-Pegel zurück gesetzt ist, um keine CBR-Timingermittlung anzuzeigen, dann wählt der Adressenpuffer 50 anstelle der durch die Auf frischsteuerschaltung 40 vorgesehenen Auffrischadressensig nale REFAi die Adressensignale Ai, die als Zeilenadressen signale nach der Änderung des Zeilenadressenstrobesignals /RAS von einem H-Pegel auf einen L-Pegel verriegelt werden. Die Zeilenadressensignale RAi werden mit Pegeln derselben Logik wie die gewählten Adressensignale Ai und die Zeilen adressensignale /RAi werden mit Pegeln der invertierten Logik der gewählten Adressensignale Ai ausgegeben. Wenn andererseits das CBR-Ermittlungssignal CBR auf einen H-Pegel gesetzt ist, um eine Ermittlung des CBR-Timings anzuzeigen, dann wählt der Adressenpuffer 50 die durch die Auffrisch steuerschaltung 40 vorgesehenen Auffrischadressensignale REFAi anstelle der Adressensignale Ai. Die Zeilenadressensi gnale RAi werden mit Pegeln derselben Logik wie die gewähl ten Auffrischadressensignale REFAi und die Zeilenadressensi gnale /RAi werden mit Pegeln der invertierten Logik der ge wählten Auffrischadressensignale REFAi ausgegeben.

Wenn das Zeilenadressenstrobesignal /RAS auf einen L-Pegel zurückgesetzt ist, dann verriegelt der Adressenpuffer 50 die Adressensignale Ai als Spaltenadressensignale nach der Ände rung des Spaltenadressenstrobesignals /CAS von einem H-Pegel auf einen L-Pegel, wobei er die Zeilenadressensignale CAi mit Pegeln derselben Logik wie die verriegelten Adressen signale Ai und die Zeilenadressensignale /CAi mit Pegeln der invertierten Logik der verriegelten Adressensignale Ai aus gibt. Wenn außerdem das Körperauffrischsignal BRE auf einen H-Pegel gesetzt ist, um einen Körperauffrischmodus anzuzei gen, dann gibt der Adressenpuffer 50 die Zeilenadressensi gnale RAi und /RAi und die Spaltenadressensignale CAi und /CAi mit einem H-Pegel aus, was einen nicht berechtigten Zu stand anzeigt.

Außerdem hat das DRAM DM auch einen Zeilenvordecodierer 60. Wenn der Zeilenvordecodierer 60 die durch den Adressenpuffer 50 vorgesehenen Zeilenadressensignale RAi und /RAi empfängt, dann erzeugt er Zeilenvordecodiersignale X0 bis X27 wie folgt. In Abhängigkeit von den Pegeln der Zeilenadressensi gnale RA0, /RA0, RA1 und /RA1 wird eines der Zeilenvordeco diersignale X0 bis X3 auf einen H-Pegel vergrößert. In Ab hängigkeit von den Pegeln der Zeilenadressensignale RA2, /RA2, RA3 und /RA3 wird eines der Zeilenvordecodiersignale X4 bis X7 auf einen H-Pegel vergrößert. In Abhängigkeit von den Pegeln der Zeilenadressensignale RA4, /RA4, RA5 und /RA5 wird eines der Zeilenvordecodiersignale X8 bis X11 auf einen H-Pegel vergrößert. In Abhängigkeit von den Pegeln der Zei lenadressensignale RA6, /RA6, RA7 und /RA7 wird eines der Zeilenvordecodiersignale X12 bis X15 auf einen H-Pegel ver größert. In Abhängigkeit von den Pegeln der Zeilenadressen signale RA9, /RA9, RA10 und /RA10 wird eines der Zeilenvor decodiersignale X16 bis X19 auf einen H-Pegel vergrößert. In Abhängigkeit von den Pegeln der Zeilenadressensignale RA11, /RA11, RA12 und /RA12 wird eines der Zeilenvordecodiersi gnale X20 bis X23 auf einen H-Pegel vergrößert. In Abhängig keit von den Pegeln der Zeilenadressensignale RA13, /RA13, RA14 und /RA14 wird eines der Zeilenvordecodiersignale X24 bis X27 auf einen H-Pegel vergrößert.

Ferner hat das DRAM DM auch ein Speicherarray 70, das vier Unterspeicherarrays umfaßt, von denen jedes 256M (32K × 8K) Speicherzellen umfaßt, die so angeordnet sind, daß sie eine Mehrzahl von Zeilen und eine Mehrzahl von Spalten bilden. Jedes der Unterspeicherarrays ist in 128 Speicherblöcke ge teilt, von denen jeder 2M (256 × 8K) Speicherzellen umfaßt. Jeder der Speicherblöcke umfaßt eine Mehrzahl von Zeilen, von denen jede 8K (8.192) Speicherzellen umfaßt. Die Zeilen sind jeweils mit einer der 256 Wortleitungen verbunden. Die Speicherblöcke umfassen jeweils eine Mehrzahl von Spalten, von denen jede 256 Speicherzellen enthält. Die Spalten sind jeweils mit einem der 8K (8.192) Paare von Bitleitungen ver bunden. Jeder der Speicherblöcke ist in 8 Unterspeicher blöcke geteilt, von denen jeder 1K (1.024) Paare von Bitlei tungen aufweist.

Außerdem hat das DRAM DM auch einen Zeilendecodierer 80, der in 512 Zeilendecodiererblöcke geteilt ist, von denen jeder mit einem der Speicherblöcke verbunden ist. Jeder der Zei lendecodiererblöcke empfängt die durch den Zeilenvordeco dierer 60 gelieferten Zeilenvordecodiersignale X0 bis X15 und eines der dem Zeilendecodiererblock zugewiesenen Block wahlsignale BSj (wo j = 0, 1, . . ., 511). Der gewählte Zei lendecodiererblock vergrößert die Spannung einer der 256 mit dem gewählten Zeilendecodiererblock verbundenen Wortleitun gen auf den Pegel des Potentials der verstärkten Spannung VPP, das größer als das Stromversorgungspotential VCC ist. Die Wortleitung, deren Spannung vergrößert ist, ist gemäß den Pegeln der Zeilenvordecodiersignale X0 bis X15, das heißt gemäß den Pegeln der Zeilenadressensignale RA0 und /RA0 bis RA7 und /RA7, bestimmt.

Außerdem weist das DRAM DM auch einen Spaltenvordecodierer 90 auf. Wenn der Spaltenvordecodierer 90 die durch den Adressenpuffer 50 vorgesehenen Spaltenadressensignale CAi und /CAi empfängt, dann gibt er Spaltenvordecodiersignale Y0 bis Y19 wie folgt aus. In Abhängigkeit von den Pegeln der Spaltenadressensignale CA0, /CA0, CA1 und /CA1 wird eines der Spaltenvordecodiersignale Y0 bis Y3 auf einen H-Pegel vergrößert. In Abhängigkeit von den Pegeln der Spaltenadres sensignale CA2, /CA2, CA3 und /CA3 wird eines der Spalten vordecodiersignale Y4 bis Y7 auf einen H-Pegel vergrößert. In Abhängigkeit von den Pegeln der Spaltenadressensignale CA4, /CA4, CA5 und /CA5 wird eines der Spaltenvordecodiersi gnale Y8 bis Y11 auf einen H-Pegel vergrößert. In Abhängig keit von den Pegeln der Spaltenadressensignale CA6, /CA6, CA7 und /CA7 wird eines der Spaltenvordecodiersignale Y12 bis Y15 auf einen H-Pegel vergrößert. In Abhängigkeit von den Pegeln der Spaltenadressensignale CA8, /CA8, CA9 und /CA9 wird eines der Spaltenvordecodiersignale Y16 bis Y19 auf einen H-Pegel vergrößert.

Das DRAM DM hat ferner Spaltendecodierer 100, die insgesamt 32 Spaltendecodiererblöcke umfassen, von denen jeder mit einer Zeile von Unterspeicherblöcken in demselben Unterspei cherarray verbunden ist. Jeder der Spaltendecodiererblöcke teilt sich die 128 Unterspeicherblöcke der Zeile der mit dem Spaltendecodiererblock verbundenen Unterspeicherblöcke. Wenn jeder der Spaltendecodiererblöcke die Spaltenvordecodiersi gnale Y0 bis Y19 aus dem Spaltenvordecodierer 90 empfängt, dann erzeugt er Spaltenwahlsignale CSLk (wo k = 0, 1, . . ., 255), von denen eines auf einen H-Pegel vergrößert ist. Das Spaltenwahlsignal CSLk, das auf den H-Pegel vergrößert ist, ist gemäß den Pegeln der Spaltenvordecodiersignale Y4 bis Y19 bestimmt. Auf der Grundlage der Spaltenwahlsignale CSLk werden aus jedem Unterspeicherblock von 4 gemäß den Pegeln der Blockwahlsignale BSj gewählten Speicherblöcken 4 Paare von Bitleitungen gewählt. Im Ergebnis werden aus dem Gesamt speichergebiet insgesamt 128 Paare von Bitleitungen gewählt. Der Spaltendecodierer 100 gibt auch Datenwahlsignale DSm (wo m = 0, 1, . . ., 127) zum Wählen von 32 Bits aus denen 128 Datenbits aus, die aus den 128 durch die 32 Spaltendeco diererblöcke gemäß den Pegeln der Spaltenvordecodiersignale Y0 bis Y3 gewählten Paaren von Bitleitungen gelesen werden.

Das DRAM DM hat auch eine Speicherarrayperipherieschaltungs gruppe 110, eine Gruppe von Schaltungen wie beispielsweise I/O-Schaltungen, die eine Mehrzahl von Abtastverstärkern und lokalen und globalen I/O-Leitungen enthalten. Die Abtastver stärker sind in 516 den Speicherblöcken entsprechende Ab tastverstärkerblöcke geteilt. Jeder der Abtastverstärker blöcke umfaßt 8K (8.192) Abtastverstärker. 508 aus den 516 Abtastverstärkerblöcken sind jeweils zwischen zwei benach barten Speicherblöcken vorgesehen und teilen sich die beiden Speicherblöcke, so daß sie eine sogenannte Struktur mit sich teilendem Abtastverstärker bilden. Das heißt, ein Speicher block ist zwischen zwei Abtastverstärkerblöcken vorgesehen, welche Abtastverstärkergruppe genannt werden. Der Speicher block liest aus den Speicherzellen und schreibt in sie Daten mittels der Abtastverstärkergruppe und der Bitleitungen. Die lokalen und globalen I/O-Leitungen werden von dem Speicher block dazu verwendet, die auf den Bitleitungen erscheinenden Daten der Speicherzellen aus zugeben und die in die Speicher zellen zu schreibenden Daten in die Bitleitungen zu senden.

Das DRAM DM hat ferner eine Schaltung zum Erzeugen eines blockbezogenen Signals 120, die das durch den /RAS-Puffer 20 erzeugte Zeilenadressenstrobesignal /RAS, das durch die Auf frischsteuerschaltung 40 erzeugte Körperauffrischsignal BRE, die durch den Adressenpuffer 50 erzeugten Zeilenadressensi gnale RA8 und /RA8 und die durch den Zeilenvordecodierer 60 erzeugten Zeilenvordecodiersignale X16 bis X27 empfängt. Wenn das Zeilenadressenstrobesignal /RAS von einem H-Pegel auf einen L-Pegel zurückgesetzt ist, dann gibt die Schaltung zum Erzeugen eines blockbezogenen Signals 120 die Blockwahl signale BSj (wo j = 0, 1, . . ., 511) aus, von denen vier auf einen H-Pegel gesetzt sind. Die vier Blockwahlsignale BSj, die auf den H-Pegel gesetzt sind, werden gemäß den Pegeln der Zeilenadressensignale RA8 und /RA8 und der Zeilenvor decodiersignale X16 bis X27, das heißt gemäß den Pegeln der Zeilenadressensignale RA8 und /RA8 bis RA14 und /RA14, ge wählt. Wenn das Körperauffrischsignal BRE von einem L-Pegel auf einen H-Pegel gesetzt wird, um den Körperauffrischmodus anzuzeigen, dann werden die Zeilenadressensignale RA8 und /RA8 beide auf einen L-Pegel zurückgesetzt, um einen nicht berechtigten Zustand anzuzeigen, so daß die Blockwahlsignale BSj alle sowohl auf einen L-Pegel zurückgesetzt sind als auch einen nicht gewählten Zustand anzeigen.

Außerdem erzeugt die Schaltung zum Erzeugen eines blockbe zogenen Signals 120 auch Bitleitungsisoliersignale BLIn (wo n = 0, 1, . . ., 1.023) . Die Bitleitungsisoliersignale BLIn werden verwendet zum Isolieren der Bitleitungen eines Spei cherblocks, der die Abtastverstärker sich mit einem Spei cherblock teilt, der gemäß den Pegeln der Zeilenadressensi gnale RA8 und /RA8 und der Zeilenvordecodiersignale X16 bis X27 aus den mit den Bitleitungen verbundenen Abtastverstär kern gewählt ist. Die Schaltung zum Erzeugen eines blockbe zogenen Signals 120 erzeugt auch ein p-Kanal- und ein n-Kanal-Abtastverstärkerberechtigungssignal /PSEp und NSEp (wo p = 0, 1, . . ., 515). Das p-Kanal- und das n-Kanal-Abtastver stärkerberechtigungssignal /PSEp und NSEp werden zum Berech tigen der mit einem gewählten Speicherblock verbundenen Ab tastverstärker verwendet. Die Schaltung zum Erzeugen eines blockbezogenen Signals 120 erzeugt auch Vorladesignale Pop zum Vorladen der Potentiale der Bitleitungen des gewählten Speicherzellblocks auf das Bitleitungsvorladepotential VBLP. Die Schaltung zum Erzeugen eines blockbezogenen Signals 120 erzeugt auch Wahlsignale SELp, die zum Verbinden der mit dem gewählten Speicherzellblock verbundenen lokalen I/O-Leitun gen mit den globalen I/O-Leitungen verwendet werden. Wenn das Körperauffrischsignal BRE auf einen H-Pegel gesetzt ist, um den Körperauffrischmodus anzuzeigen, dann werden die Bit leitungsisoliersignale BLI alle auf den VPP-Pegel gesetzt, werden die p-Kanal-Abtastverstärkerberechtigungssignale /PSEp alle auf einen H-Pegel gesetzt, um einen nicht berech tigten Zustand anzuzeigen, werden die n-Kanal-Abtastverstär kerberechtigungssignale NSEp alle auf einen L-Pegel zurück gesetzt, um einen nicht berechtigten Zustand anzuzeigen, und werden die Vorladesignale PRp alle auf einen H-Pegel ge setzt, um einen Vorladezustand anzuzeigen. Wenn das CBR-Er mittlungssignal CBR auf einen H-Pegel gesetzt ist, dann wer den die Wahlsignale SELp alle auf einen L-Pegel gesetzt, um einen nicht berechtigten Zustand anzuzeigen.

Wenn außerdem das Körperauffrischsignal BRE auf einen L-Pe gel zurückgesetzt ist, dann wird das mit einem gewählten Block verbundene Vorladesignal PRp auf einen L-Pegel zurück gesetzt, um eine Vorladeunterbrechung nach der Änderung des Zeilenadressenstrobesignals /RAS von einem H-Pegel auf einen L-Pegel zu verlangen, und nimmt es auf einen H-Pegel zu, um einen Vorladezustand nach der Änderung des Zeilenadressen strobesignals /RAS von einem L-Pegel auf einen H-Pegel anzu zeigen.

Das DRAM DM weist ferner eine Lese-/Schreibsteuerschaltung 130 auf. Wenn die Lese-/Schreibsteuerschaltung 130 das Zei lenadressenstrobesignal /RAS, das Spaltenadressenstrobesi gnal /CAS, ein durch eine äußere Quelle geliefertes externes Schreibsteuersignal /W und ein auch durch eine äußere Quelle geliefertes externes Ausgangsberechtigungssignal ext/OE emp fängt, dann gibt sie ein Schreibberechtigungssignal /WE und ein Ausgangsberechtigungssignal /OE zum Anzeigen der ent sprechenden Schreib- und Leseoperationen in die internen Schaltungen aus. Das Ausgangsberechtigungssignal /OE wird auf einen L-Pegel zurückgesetzt oder nimmt auf einen H-Pegel zu, wenn das externe Ausgangsberechtigungssignal ext/OE ent sprechend auf einen L-Pegel zurückgesetzt wird oder auf einen H-Pegel zunimmt. Das Schreibberechtigungssignal /WE wird auf einen L-Pegel zurückgesetzt, sobald das Spalten adressenstrobesignal /CAS auf einen L-Pegel zurückgesetzt ist, wenn das externe Schreibsteuersignal /W sich von einem H-Pegel auf einen L-Pegel ändert, nachdem das Zeilenadres senstrobesignal /RAS sich von einem H-Pegel auf einen L-Pe gel geändert hat.

Außerdem weist das DRAM DM auch einen I/O-Puffer 140 auf. Wenn der I/O-Puffer 140 das Schreibberechtigungssignal /WE und das Ausgangsberechtigungssignal /OE aus der Lese-/Schreibsteuerschaltung 130 empfängt, dann liefert er in eine I/O-Schaltung in der Speicherarrayperipherieschal tungsgruppe 110 Daten, die den durch die äußere Quelle ge lieferten 32-bit-Daten Dq (wo q = 0, 1, . . ., 31) entspre chen, wenn das Schreibberechtigungssignal /WE auf einen L-Pegel gesetzt ist, um einen Schreibbetrieb anzuzeigen, und liefert er in eine externe Einheit Daten Dq, die den durch eine I/O-Schaltung in der Speicherarrayperipherieschaltungs gruppe 110 ausgegebenen Daten entsprechen, wenn das Aus gangsberechtigungssignal /OE auf einen L-Pegel gesetzt ist, um einen Lesebetrieb anzuzeigen.

Fig. 2 zeigt ein Layout des Speicherarrays 70, des Zeilen decodierers 80, des Spaltendecodierers 100 und der Speicher arrayperipherieschaltungsgruppe 110, welche in Fig. 1 dar gestellt sind. Wie vorstehend beschrieben, umfaßt der DRAM-Chip DM 4 Unterspeicherarrays 71, von denen jedes 128 Spei cherblöcke 72 umfaßt, wobei jeder der Speicherblöcke 72 8 Unterspeicherblöcke 73 umfaßt. Außerdem hat der DRAM-Chip DM auch einen Zeilendecodierer 80, der 512 Zeilendecodierer blöcke 81 umfaßt, von denen jeder mit einem der Speicher blöcke 72 verbunden ist. Ferner weist der DRAM-Chip DM auch Spaltendecodierer 100 auf, von denen jeder Spaltendeco diererblöcke 101 umfaßt, von denen jeder mit einer Zeile der Unterspeicherblöcke 73 in demselben Unterspeicherarray 71 verbunden ist. Jeder der Spaltendecodiererblöcke 101 teilt sich die 128 Unterspeicherblöcke 73 der Zeile der mit dem Spaltendecodiererblock 101 verbundenen Unterspeicherblöcke 73. Außerdem hat der DRAM-Chip DM auch Abtastverstärker blöcke 111, die zwischen jedem der Speicherblöcke 72 liegen.

Der DRAM-Chip DM hat auch zwei Paare von globalen I/O-Lei tungen 112d, die auf jeder Seite der Zeilen der Unterspei cherblöcke 73 vorgesehen sind. Das heißt, die Paare von globalen I/O-Leitungen 112d liegen zwischen den Zeilen der Unterspeicherblöcke 73. Es soll angemerkt werden, daß in der Figur jedes der Paare von globalen I/O-Leitungen 112d als einzelne Linie dargestellt ist.

Fig. 3 zeigt die Auffrischsteuerschaltung 40, die eine CBR-Ermittlungsschaltung 41 enthält. Wenn die CBR-Ermittlungs schaltung 41 das Zeilenadressenstrobesignal /RAS und das Spaltenadressenstrobesignal /CAS empfängt, dann erzeugt sie das CBR-Ermittlungssignal CBR, das sich von einem L-Pegel auf einen H-Pegel ändert, um die Ermittlung jenes CBR-(/CAS-vor-/RAS-)Timings anzuzeigen, mit dem das Spaltenadressen strobesignal /CAS sich von einem H-Pegel auf einen L-Pegel ändert, bevor das Zeilenadressenstrobesignal /RAS sich von einem H-Pegel auf einen L-Pegel ändert. Wenn das Zeilen adressenstrobesignal /RAS sich von einem L-Pegel auf einen H-Pegel ändert, dann wird das CBR-Ermittlungssignal CBR von einem H-Pegel auf einen L-Pegel zurückgesetzt.

Außerdem enthält die Auffrischsteuerschaltung 40 auch eine Adresseninkrementsteuerschaltung 42 zum Erzeugen eines Auf frischadresseninkrementsignals AIN gemäß den Pegeln des Kör perauffrischsignals BRE und des Zeilenadressenstrobesignals /RAS, welche in die Adresseninkrementsteuerschaltung 42 ge liefert werden. Wenn, detaillierter beschrieben, das Körper auffrischsignal BRE in einem vorhergehenden CBR-Auffrisch zyklus auf einen L-Pegel zurückgesetzt ist, dann ändert das Auffrischadresseninkrementsignal AIN sich von einem L-Pegel auf einen H-Pegel, um ein Adresseninkrement zu verlangen, wenn das CBR-Ermittlungssignal CBR auf einen H-Pegel zu nimmt, um die Ermittlung des CBR-Timings anzuzeigen. Wenn andererseits das Körperauffrischsignal BRE auf einen H-Pegel gesetzt ist, um den Körperauffrischmodus im vorhergehenden CBR-Auffrischzyklus anzuzeigen, dann bleibt das Adressenin krementsignal AIN auf dem L-Pegel, selbst wenn das CBR-Er mittlungssignal CBR auf einen H-Pegel zunimmt.

Außerdem hat die Auffrischsteuerschaltung 40 auch eine Auf frischadressenerzeugungsschaltung 43 zum Erzeugen der Auf frischadressensignale REFA0, REFA1, . . ., REFA14, die eine Auffrischadresse darstellen, die mit einem Inkrement verse hen wird, wenn das Auffrischadresseninkrementsignal AIN sich von einem L-Pegel auf einen H-Pegel ändert. Es wird voraus gesetzt, daß die Auffrischadressensignale REFA0, REFA1, REFA14 anfänglich auf die eine Anfangsauffrischadresse dar stellenden Pegel (L, L, L, L, L, L, L, L, L, L, L, L, L, L, L) gesetzt sind. Wenn das Auffrischadresseninkrementsignal AIN sich von einem L-Pegel auf einen H-Pegel ändert, dann werden die Auffrischadressensignale REFA0, REFA1, REFA14 auf die Pegel (H, L, L, L, L, L, L, L, L, L, L, L, L, L, L) geändert, um eine zweite Auffrischadresse anzuzeigen, welche durch Versehen der Anfangsauffrischadresse mit einem Inkrement erhalten werden kann. Die Auffrischadressensignale REFA0, REFA1, . . ., REFA14 werden dann auf die Pegel (L, H, L, L, L, L, L, L, L, L, L, L, L, L, L) geändert, um eine dritte Auffrischadresse anzuzeigen, die durch Versehen der zweiten Auffrischadresse mit einem Inkrement erhalten werden kann. Ähnlich werden dann die Auffrischadressensignale REFA0, REFA1, . . ., REFA14 auf die Pegel (H, H, L, L, L, L, L, L, L, L, L, L, L, L, L) geändert, um eine vierte Auf frischadresse anzuzeigen, die durch Versehen der dritten Auffrischadresse mit einem Inkrement erhalten werden kann. Schließlich wird die durch die Auffrischadressensignale REFA0, REFA1, . . ., REFA14 dargestellte Auffrischadresse mit einem Inkrement versehen, so daß sie die durch die Pegel (H, H, H, H, H, H, H, H, H, H, H, H, H, H, H) dargestellte größte Auffrischadresse erreicht. Es soll angemerkt werden, daß die größte Auffrischadresse, die durch die auf die Pegel (H, H, H, H, H, H, H, H, H, H, H, H, H, H, H) gesetzten End auffrischadressensignale REFA0, REFA1, . . ., REFA14 darge stellt wird, mit einem Dekrement versehen wird, so daß sie die durch die Pegel (L, L, L, L, L, L, L, L, L, L, L, L, L, L, L) dargestellte Anfangsauffrischadresse erreicht.

Wenn die Auffrischadressensignale REFA0, REFA1, . . ., REFA14 sich von den Pegeln (L, L, L, L, L, L, L, L, L, L, L, L, L, L, L) auf die Pegel (H, H, H, H, H, H, H, H, H, H, H, H, H, H, H) ändern, dann wird eine Folge von Auffrischoperationen in einer Auffrischperiode vollendet. Im Fall dieser Ausfüh rungsform ist es notwendig, die Auffrischadresse 32K-mal (2 zur 15. Potenz) mit einem Inkrement zu versehen, um eine Folge von Auffrischoperationen zu vollenden. Daher ist die Ausführungsform bekannt als DRAM mit 32-K-Auffrischzyklen. Das heißt, bei einer gegebenen Auffrischzeit von 128 ms muß die durch die Auffrischadressensignale REFA0, REFA1, . . ., REFA14 dargestellte Auffrischadresse aller 4 µs (= 128 ms/ 32K) mit einem Inkrement versehen werden, um die Auffrisch operationen auszuführen.

Außerdem weist die Auffrischsteuerschaltung 40 eine Körper auffrischsignalerzeugungsschaltung 44 auf. Wenn die Körper auffrischsignalerzeugungsschaltung 44 das Auffrischadressen signal REFA12 empfängt, dann gibt sie das Körperauffrischsi gnal BRE aus, das sich vom L-Pegel auf einen H-Pegel ändert, um den Körperauffrischmodus bei dem Übergang des Auffrisch adressensignals REFA12 vom L-Pegel auf den H-Pegel anzuzei gen, und sich vom H-Pegel zurück auf einen L-Pegel bei einer von einem L-Pegel auf einen H-Pegel zunehmenden Flanke des Zeilenadressenstrobesignals /RAS ändert. Das Körperauf frischsignal BRE ändert sich während einer Auffrischperiode, in der durch das Ändern der Auffrischadressensignale REFA0, REFA1, . . ., REFA14 von den Pegeln (L, L, L, L, L, L, L, L, L, L, L, L, L, L, L) auf die Pegel (H, H, H, H, H, H, H, H, H, H, H, H, H, H, H) die durch die Auffrischadressensignale REFA0, REFA1, . . ., REFA14 dargestellte Auffrischadresse mit einem Inkrement versehen wird, viermal von einem L-Pegel auf einen H-Pegel.

Detaillierter beschrieben, ändert das Körperauffrischsig nal BRE sich von einem L-Pegel auf einen H-Pegel, wenn:

die Auffrischadressensignale REFA0, REFA1, . . ., REFA14 ge ändert werden von den Pegeln (H, H, H, H, H, H, H, H, H, H, H, H, L, L, L) auf die Pegel (L, L, L, L, L, L, L, L, L, L, L, L, H, L, L);

die Auffrischadressensignale REFA0, REFA1, . . ., REFA14 ge ändert werden von den Pegeln (H, H, H, H, H, H, H, H, H, H, H, H, L, H, L) auf die Pegel (L, L, L, L, L, L, L, L, L, L, L, L, H, H, L);

die Auffrischadressensignale REFA0, REFA1, . . ., REFA14 ge ändert werden von den Pegeln (H, H, H, H, H, H, H, H, H, H, H, H, L, L, H) auf die Pegel (L, L, L, L, L, L, L, L, L, L, L, L, H, L, H) und

die Auffrischadressensignale REFA0, REFA1, . . ., REFA14 ge ändert werden von den Pegeln (H, H, H, H, H, H, H, H, H, H, H, H, L, H, L) auf die Pegel (L, L, L, L, L, L, L, L, L, L, L, L, H, H, H).

Außerdem umfaßt die Adresseninkrementsteuerschaltung 42 einen Inverter 42a, eine Adresseninkrementabweisschaltung 42b und eine Adresseninkrementsignalerzeugungsschaltung 42c. Wenn die Adresseninkrementabweisschaltung 42b das Körper auffrischsignal BRE und das durch den Inverter 42a ausge gebene invertierte Signal /BRE des Körperauffrischsignals BRE empfängt, dann gibt sie ein Adresseninkrementabweissignal AIS aus, welches sich, wenn das Körperauffrischsignal BRE auf einen H-Pegel gesetzt ist, von einem L-Pegel auf einen H-Pegel ändert, wenn das CBR-Ermittlungssignal CBR sich von einem die Ermittlung des CBR-Timings anzeigenden H-Pegel auf einen L-Pegel ändert, der anzeigt, daß der CBS-Auffrischzyklus vollendet worden ist, und welches sich von einem H-Pegel auf einen L-Pegel ändert, wenn das CBR-Ermitt lungssignal CBR sich von einem H-Pegel auf einen L-Pegel ändert, um die Vollendung des nächsten CBR-Auffrischzyklus anzuzeigen. Wenn die Adresseninkrementsignalerzeugungsschal tung 42c das invertierte Signal /CBR des CBR-Ermittlungssi gnals CBR und das Adresseninkrementabweissignal AIS emp fängt, dann setzt sie das Auffrischadresseninkrementsignal AIN auf einen H-Pegel, um ein Adresseninkrement zu verlan gen, falls das Adresseninkrementabweissignal AIS auf einem L-Pegel ist und das CBR-Ermittlungssignal CBR auf einen H-Pegel gesetzt ist, um die Ermittlung des CBR-Timings anzu zeigen, aber setzt sie ohne Rücksicht auf den Pegel des CBR-Ermittlungssignals CBR das Auffrischadresseninkrementsignal AIN auf einen L-Pegel zurück, falls das Adresseninkrementab weissignal AIS auf einem H-Pegel ist.

Die Adresseninkrementabweisschaltung 42b umfaßt eine Inver sions- /Verzögerungsschaltung 42ba, eine NAND-Schaltung 42bb, eine NOR-Schaltung 42bc, einen Inverter 42bd, eine NAND-Schaltung 42be, eine NAND-Schaltung 42bf und eine NAND-Schaltung 42bg, die in Verbindung mit der NAND-Schaltung 42bf eine RS-Flipflopschaltung bildet. Wenn die Inversions-/Verzögerungsschaltung 42ba das invertierte Sig nal /CBR des CBR-Ermittlungssignals CBR empfängt, dann gibt sie ein durch Verzögern und Invertieren des invertierten Sig nals /CBR des CBR-Ermittlungssignals CBR erhaltenes Signal aus. Die Inversions-/Verzögerungsschaltung 42ba hat eine un gerade Anzahl von in Reihe geschalteten Invertern. Außerdem weist die Adresseninkrementsignalerzeugungsschaltung 42c eine NOR-Schaltung 42ca auf.

Die Auffrischadressenerzeugungsschaltung 43 hat eine Auf frischadressenzählerschaltung und 15 Inverter 43g, 43h, 43i, 43j, 43k, 43m und 43n. Die Auffrischadressenzähler schaltung umfaßt 15 Zählerzellen 43a, 43b, 43c, . . ., 43d, 43e und 43f, die dieselbe Struktur haben. Wenn die Inverter 43g, 43h, 43i, . . ., 43j, 43k, 43m und 43n Zählsignale CNT0, CNT1, CNT2, . . ., CNT11, CNT12, CNT13 und CNT14 aus den Zäh lerzellen 43a, 43b, 43c, . . ., 43d, 43e und 43f empfangen, dann erzeugen sie die entsprechenden Auffrischadressensig nale REFA0, REFA1, REFA2, . . ., REFA11, REFA12, REFA13 und REFA14, die sich ändern, wenn die aus den Zählerzellen 43a, 43b, 43c, . . ., 43d, 43e und 43f empfangenen Signale CNT0, CNT1, CNT2, . . ., CNT11, CNT12, CNT13 und CNT14 sich von einem L-Pegel auf einen H-Pegel ändern.

Außerdem umfaßt die Körperauffrischsignalerzeugungsschaltung 44 eine Inversions-/Verzögerungsschaltung 44a, eine NAND-Schaltung 44b, eine Inversions-/Verzögerungsschaltung 44c mit derselben Struktur wie die Inversions-/Verzögerungs schaltung 42ba, eine NAND-Schaltung 44d, eine in Verbindung mit der NAND-Schaltung 44d eine RS-Flipflopschaltung bil dende NAND-Schaltung 44e und einen Inverter 44f. Wenn die Inversions-/Verzögerungsschaltung 44a das Auffrischadressen signal REFA12 empfängt, dann gibt sie ein durch Verzögern und Invertieren des Auffrischadressensignals REFA12 erhal tenes Signal aus. Die Inversions-/Verzögerungsschaltung 44a hat eine ungerade Anzahl von in Reihe geschalteten Inver tern.

Die CBR-Ermittlungsschaltung 41 der Auffrischsteuerschaltung 40 wird unter Bezugnahme auf Fig. 4 erläutert. Wie in der Figur gezeigt, umfaßt die CBR-Ermittlungsschaltung 41 Inver ter 41a und 41b, eine NAND-Schaltung 41c, eine in Verbindung mit der NAND-Schaltung 41c eine RS-Flipflopschaltung bilden de NAND-Schaltung 41d, eine NAND-Schaltung 41e, eine in Ver bindung mit der NAND-Schaltung 41e eine RS-Flipflopschaltung bildende NAND-Schaltung 41f und einen Inverter 41g.

Der Betrieb der Auffrischsteuerschaltung 40 wird zunächst unter Bezugnahme auf die Fig. 5 und 6 erläutert. Der Be trieb, der von der Adresseninkrementsteuerschaltung 42 aus geführt wird, wenn das Körperauffrischsignal BRE sich von einem L-Pegel auf einen H-Pegel ändert, und die nachfolgen den Operationen werden unter Bezugnahme auf Fig. 5 erläu tert. Wenn an erster Stelle das Zeilenadressenstrobesignal /RAS sich von einem H-Pegel auf einen L-Pegel zu einer Zeit t1 wie in Fig. 5(a) gezeigt ändert, nachdem das Spalten adressenstrobesignal /CAS sich von einem H-Pegel auf einen L-Pegel zu einer Zeit t0 geändert hat, wie in Fig. 5(b) ge zeigt, dann ändert das CBR-Ermittlungssignal CBR sich von einem L-Pegel auf einen H-Pegel, um die Ermittlung des CBR-Auffrischtimings anzuzeigen, wie in Fig. 5(c) gezeigt. Im Ergebnis ändert sich das durch den Inverter 42a ausgegebene invertierte Signal /CBR von einem H-Pegel auf einen L-Pegel.

Da zu dieser Zeit das Körperauffrischsignal BRE auf einem L-Pegel ist, wie in Fig. 5(d) gezeigt, bleibt ein Signal S3, das durch die das Körperauffrischsignal BRE empfangende NAND-Schaltung 42be ausgegeben wird, auf einem H-Pegel, wie in Fig. 5(g) gezeigt. Außerdem bleibt ein Signal S1, das durch die das invertierte Signal /CBR empfangende NAND-Schaltung 42bb ausgegeben wird, auch auf einem H-Pegel, wie in Fig. 5(e) dargestellt. Die NOR-Schaltung 42bc, die das H-Pegel-Signal S1 empfängt, gibt ein auf einem L-Pegel ge haltenes Signal aus, wie in Fig. 5(e) gezeigt. Folglich bleibt ein durch den Inverter 42bd ausgegebenes Signal S2 auf einem H-Pegel, wie es in Fig. 5(f) gezeigt ist. Im Er gebnis hält die die NAND-Schaltungen 42bf und 42bg umfassen de RS-Flipflopschaltung das Adresseninkrementabweissignal AIS auf einem L-Pegel, wie es in Fig. 5(h) gezeigt ist. Dann vergrößert die NOR-Schaltung 42ca der Adresseninkre mentsignalerzeugungsschaltung 42c, welche NOR-Schaltung das invertierte Signal /CBR und das Adresseninkrementabweissi gnal AIS, die beide auf einen L-Pegel gesetzt sind, emp fängt, das Auffrischadresseninkrementsignal AIN von einem L-Pegel auf einen H-Pegel, wie in Fig. 5(i) gezeigt. Danach ändert sich zu einer Zeit t2 das Körperauffrischsignal BRE von einem L-Pegel auf einen H-Pegel, wie in Fig. 5(d) dar gestellt.

Wenn das Zeilenadressenstrobesignal /RAS und das Spalten adressenstrobesignal /CAS sich von einem L-Pegel auf einen H-Pegel zu einer Zeit t3 ändern, wie entsprechend in den Fig. 5(a) und 5(b) gezeigt, dann ändert das CBR-Ermitt lungssignal CBR sich von einem H-Pegel auf einen L-Pegel und ändert das durch den Inverter 42a ausgegebene invertierte Signal /CBR sich vom L-Pegel auf einen H-Pegel nach der Änderung des Zeilenadressenstrobesignals /RAS von einem L-Pegel auf einen H-Pegel, wie in Fig. 5(c) gezeigt. Wenn die Adresseninkrementsignalerzeugungsschaltung 42c das sich vom L-Pegel auf den H-Pegel ändernde invertierte Signal /CBR empfängt, dann ändert sie außerdem das Auffrischadressenin krementsignal AIN von einem H-Pegel auf einen L-Pegel, wie in Fig. 5(i) gezeigt. Da zu dieser Zeit das Körperauf frischsignal BRE bis zu einer Zeit t4 noch auf dem H-Pegel ist, wie in Fig. 5(d) gezeigt, behält die NAND-Schaltung 42be, die das invertierte Signal /CBR und das Körperauf frischsignal BRE, die beide auf einen H-Pegel gesetzt sind, empfängt, während eines zur Zeit t4 endenden Zeitabschnitts das Ausgangssignal S3 auf einem L-Pegel, wie in Fig. 5(g) gezeigt.

Beim Empfangen des auf einen L-Pegel gesetzten Ausgangssi gnals 53 vergrößert die NAND-Schaltung 42bf das Adressen inkrementabweissignal AIS von einem L-Pegel auf einen H-Pe gel, wie in Fig. 5(h) gezeigt. Außerdem ändert ein durch die Inversions-/Verzögerungsschaltung 42ba ausgegebenes Sig nal sich von einem H-Pegel auf einen L-Pegel, was ab der Zeit t4 beginnt, nachdem das invertierte Signal /CBR sich vom L-Pegel auf den H-Pegel geändert hat. Folglich wird das durch die NAND-Schaltung 42bb ausgegebene Signal S1 auf einen L-Pegel während eines vorbestimmten Zeitabschnitts bis zur Zeit t4 zurückgesetzt, wie in Fig. 5(e) gezeigt. Zu dieser Zeit ist das Körperauffrischsignal BRE jedoch auf einem H-Pegel. Im Ergebnis wird ein durch die NOR-Schaltung 42bc ausgegebenes Signal auf dem L-Pegel behalten, da wäh renddessen das durch den Inverter 42bd ausgegebene Signal S2 auf dem H-Pegel gehalten wird, wie es in Fig. 5(f) gezeigt ist.

Wenn ein durch die Inversions-/Verzögerungsschaltung 42ba ausgegebenes Signal sich von einem H-Pegel auf einen L-Pegel ändert, nachdem seit der Änderung des CBR-Ermittlungssignals CBR vom H-Pegel auf den L-Pegel ein vorbestimmter Zeitab schnitt verstrichen ist, kehrt zur Zeit t4 das durch die NAND-Schaltung 42bb ausgegebene Signal S1 vom L-Pegel auf den H-Pegel zurück, wie in Fig. 5(e) gezeigt. Außerdem ändert sich nach der Änderung des Zeilenadressenstrobesi gnals /RAS vom L-Pegel auf den H-Pegel das Körperauffrisch signal BRE zur Zeit t4 vom H-Pegel auf einen L-Pegel, wie in Fig. 5(d) gezeigt.

Wenn danach das Zeilenadressenstrobesignal /RAS sich vom H-Pegel auf einen L-Pegel zu einer Zeit t6 ändert, wie in Fig. 5(a) gezeigt, nachdem das Spaltenadressenstrobesignal /CAS sich vom H-Pegel auf einen L-Pegel zu einer Zeit t5 ge ändert hat, wie in Fig. 5(b) dargestellt, ändert das CBR-Ermittlungssignal CBR sich von einem L-Pegel auf einen H-Pegel, um die Ermittlung des CBR-Timings anzuzeigen, wie in Fig. 5(c) gezeigt. Im Ergebnis ändert sich das durch den Inverter 42a ausgegebene invertierte Signal /CBR vom H-Pegel auf einen L-Pegel. Während des vorhergehenden CBR-Auffrisch zyklus von der Zeit t0 bis zu der Zeit t4 war jedoch das Körperauffrischsignal BRE auf einem H-Pegel. Somit wird das Adresseninkrementabweissignal AIS auf einen H-Pegel gesetzt, wie in Fig. 5(h) gezeigt. Im Ergebnis behält die NOR-Schal tung 42ca der Adresseninkrementsignalerzeugungsschaltung 42c das Adresseninkrementsignal auf dem L-Pegel, wie es in Fig. 5(i) gezeigt ist. Das heißt, in einem CBR-Auffrischzyklus unmittelbar nach einem CBR-Auffrischzyklus, in dem das Kör perauffrischsignal BRE auf einen H-Pegel gesetzt ist, wird eine Änderung des Auffrischadresseninkrementsignals AIN von einem L-Pegel auf einen H-Pegel nach der Änderung des CBR-Ermittlungssignals CBR vom L-Pegel auf einen H-Pegel verhin dert.

Wenn das Zeilenadressenstrobesignal /RAS und das Spalten adressenstrobesignal /CAS sich zu einer Zeit t7 von einem L-Pegel auf einen H-Pegel ändern, wie entsprechend in den Fig. 5(a) und 5(b) gezeigt, dann ändert das CBR-Ermitt lungssignal CBR sich vom H-Pegel auf einen L-Pegel nach der Änderung des Zeilenadressenstrobesignals /RAS vom L-Pegel auf einen H-Pegel, wie in Fig. 5(c) gezeigt. Außerdem wird nach der Änderung des CBR-Ermittlungssignals CBR vom H-Pegel auf den L-Pegel, wie es im Zeitabschnitt zwischen den Zeiten t3 und t4 der Fall ist, das durch die NAND-Schaltung 42bb ausgegebene Signal S1 während eines vorbestimmten Zeitab schnitts bis zu einer Zeit t8 auf einen L-Pegel zurückge setzt, wie in Fig. 5(e) gezeigt. Da zu dieser Zeit das Kör perauffrischsignal BRE auf dem L-Pegel ist, wie in Fig. 5(d) gezeigt, wird ein Signal, das durch die NOR-Schaltung 42bc ausgegeben wird, welche das Körperauffrischsignal BRE und das Ausgangssignal S1, die beide auf den L-Pegel zurück gesetzt sind, empfängt, so wie es ist, auf einen H-Pegel ge setzt und das durch den Inverter 42bd ausgegebene Signal S2 auf dem L-Pegel behalten, wie in Fig. 5(f) gezeigt. Folg lich setzt die NAND-Schaltung 42bg, die das auf den L-Pegel zurückgesetzte Ausgangssignal S2 empfängt, ihren Ausgang auf einen H-Pegel. Andererseits behält die NAND-Schaltung 42be, die das auf den L-Pegel zurückgesetzte Körperauffrischsignal BRE empfängt, auch ihr Ausgangssignal S3 auf einem H-Pegel, wie in Fig. 5(g) gezeigt. Wenn die NAND-Schaltung 42bf das auf den H-Pegel gesetzte Ausgangssignal S3 empfängt, dann setzt sie im Ergebnis das Adresseninkrementabweissignal AIS vom H-Pegel auf einen L-Pegel zurück, wie in Fig. 5(h) ge zeigt.

Danach werden in Abständen von 4 µs solange CBR-Auffrisch zyklen ausgeführt, bis das Körperauffrischsignal BRE wieder vom L-Pegel auf einen H-Pegel zunimmt, wie es im Zeitab schnitt zwischen den Zeiten t5 und t8 der Fall ist. Ein ge wöhnlicher Lese- oder Schreibzyklus wird zwischen zwei auf einanderfolgenden CBR-Auffrischzyklen zum Beispiel in einem Zeitabschnitt zwischen der Zeit t8 und einer Zeit t9 ausge führt. Der Betrieb eines gewöhnlichen Lese- oder Schreib zyklus wird bei dieser Beschreibung weggelassen. Außerdem wird ein CBR-Auffrischzyklus zum Ausführen eines Körper auffrischens auch zwischen zwei aufeinanderfolgenden CBR-Auffrischzyklen, die in Abständen von 4 µs ausgeführt wer den, ausgeführt, um gewöhnliche Auffrischoperationen durch zuführen. Da auf diese Weise mit demselben CBR-Timing der Körperauffrischmodus und der gewöhnliche Auffrischmodus ver langt werden, während ein Körperauffrischbetrieb ausgeführt wird, wie durch das auf den H-Pegel gesetzte Körperauf frischsignal BRE angezeigt, wird kein gewöhnlicher Auf frischbetrieb ausgeführt. Aus diesem Grund wird in einem CBR-Auffrischzyklus, der einem in den Körperauffrischmodus gesetzten CBR-Auffrischzyklus folgt, die durch die Auffrischadressensignale REFAi dargestellte Auffrischadresse nicht mit einem Inkrement versehen, so daß für eine Spei cherzelle in der Auffrischadresse, in der der Körperauf frischbetrieb, aber kein gewöhnlicher Auffrischbetrieb aus geführt wurde, ein gewöhnlicher Auffrischbetrieb durchge führt werden kann.

Der Betrieb der Auffrischsteuerschaltung 40 wird unter Be zugnahme auf Fig. 6 erläutert. Zuerst wird vorausgesetzt, daß anfänglich die durch die Zählerzellen 43a, 43b, . . ., 43f ausgegebenen Zählsignale CNT0, CNT1, . . ., CNT14 alle auf einen L-Pegel zurückgesetzt sind. Das heißt, die Auffrisch adressensignale REFA0 bis REFA14 sind alle auf einen H-Pegel initialisiert, wie in den Fig. 6(f) bis 6(k) gezeigt. Wenn dann das Zeilenadressenstrobesignal /RAS sich von einem H-Pegel auf einen L-Pegel zu einer Zeit t1 ändert, wie in Fig. 6(a) dargestellt, nachdem das Spaltenadressenstrobe signal /CAS sich von einem H-Pegel auf einen L-Pegel zu einer Zeit t0 geändert hat, wie in Fig. 6(b) gezeigt, ändert sich das CBR-Ermittlungssignal CBR von einem L-Pegel auf einen H-Pegel, um eine Ermittlung des CBR-Auffrisch timings anzuzeigen, wie in Fig. 6(c) gezeigt. Folglich ändert das Auffrischadresseninkrementsignal AIN sich vom L-Pegel auf einen H-Pegel, wobei es dem CBR-Ermittlungssignal CBR folgt, da in dem vorhergehenden CBR-Auffrischzyklus das Körperauffrischsignal BRE sich nicht vom L-Pegel auf einen H-Pegel änderte.

Wenn das Auffrischadresseninkrementsignal AIN sich vom L-Pe gel auf einen H-Pegel ändert, dann ändert die Zählerzelle 43a das Zählersignal CNT0 von einem L-Pegel auf einen H-Pe gel. Wenn das Zählersignal CNT0 sich vom L-Pegel auf den H-Pegel ändert, dann ändert die Zählerzelle 43b das Zählersi gnal CNT1 von einem L-Pegel auf einen H-Pegel. Ähnlich ändern die Zählerzellen 43c, . . ., 43d, 43e und 43f die Si gnale CNTr+1 von einem L-Pegel auf einen H-Pegel, wenn die in sie gelieferten Zählersignale CNTr sich vom L-Pegel auf einen H-Pegel ändern. Im Ergebnis ändern sich die Auffrisch adressensignale REFA0 bis REFA14 alle vom H-Pegel auf einen L-Pegel, wie in den Fig. 6(e) bis 6(k) gezeigt. Wenn dann das Zeilenadressenstrobesignal /RAS und das Spaltenadressen strobesignal /CAS sich vom L-Pegel auf einen H-Pegel zu einer Zeit t2 ändern, wie entsprechend in den Fig. 6(a) und 6(b) dargestellt, dann ändert nach der Änderung des Zei lenadressenstrobesignals /RAS vom L-Pegel auf den H-Pegel das CBR-Ermittlungssignal CBR sich vom H-Pegel auf einen L-Pegel, wie in Fig. 6(c) gezeigt.

Wenn sich das Zeilenadressenstrobesignal /RAS wieder vom H-Pegel auf einen L-Pegel zu einer Zeit t4 ändert, wie in Fig. 6(a) gezeigt, nachdem das Spaltenadressenstrobesignal /CAS sich vom H-Pegel auf einen L-Pegel zu einer Zeit t3 geändert hat, wie in Fig. 6(b) gezeigt, ändert das CBR-Er mittlungssignal CBR sich vom L-Pegel auf einen H-Pegel, um die Ermittlung des CBR-Auffrischtimings anzuzeigen, wie in Fig. 6(c) gezeigt. Auch zu dieser Zeit ändert sich nach der Änderung des CBR-Ermittlungssignals CBR vom L-Pegel auf einen H-Pegel das Auffrischadresseninkrementsignal AIN vom L-Pegel auf einen H-Pegel, wie in Fig. 6(d) gezeigt, da während des vorhergehenden Auffrischzyklus zwischen den Zeiten t0 und t2 das Körperauffrischsignal BRE auf dem L-Pegel war.

Wenn das Auffrischadresseninkrementsignal AIN sich vom L-Pegel auf einen H-Pegel ändert, dann ändert die Zählerzelle 43a das Zählersignal CNT0 vom H-Pegel auf einen L-Pegel, wo durch verursacht wird, daß sich das durch den Inverter 43g ausgegebene Auffrischadressensignal REFA0 vom L-Pegel auf einen H-Pegel ändert, wie in Fig. 6(e) gezeigt. Wenn andererseits das Zählersignal CNT0 sich vom H-Pegel auf einen L-Pegel ändert, dann ändert die Zählerzelle 43b das Zählersignal CNT1 nicht. Folglich bleibt das durch den In verter 43h ausgegebene Auffrischadressensignal REFA1 auf dem L-Pegel, wie in Fig. 6(f) gezeigt. Außerdem behalten die Zählerzellen 43c bis 43f die Signale CNTr+1 auch auf dem H-Pegel, da die in sie gelieferten Zählersignale CNTr auf dem H-Pegel bleiben. Im Ergebnis bleiben die durch die Inverter 43i bis 43n ausgegebenen Auffrischadressensignale REFA2 bis REFA14 alle auf dem L-Pegel, wie in den Fig. 6(g) bis 6(k) gezeigt.

Wenn das Zeilenadressenstrobesignal /RAS und das Spalten adressenstrobesignal /CAS sich vom L-Pegel auf einen H-Pegel zu einer Zeit t5 ändern, wie entsprechend in den Fig. 6(a) und 6(b) gezeigt, dann ändert sich nach der Änderung des Zeilenadressenstrobesignals /RAS vom L-Pegel auf den H-Pegel das CBR-Ermittlungssignal CBR vom H-Pegel auf einen L-Pegel, wie in Fig. 6(c) dargestellt.

Wenn das Zeilenadressenstrobesignal /RAS sich wieder vom H-Pegel auf einen L-Pegel zu einer Zeit t7 ändert, wie in Fig. 6(a) gezeigt, nachdem das Spaltenadressenstrobesignal /CAS sich vom H-Pegel auf einen L-Pegel zu einer Zeit t6 geändert hat, wie in Fig. 6(b) gezeigt, ändert sich das CBR-Ermittlungssignal CBR vom L-Pegel auf einen H-Pegel, um die Ermittlung des CBR-Auffrischtimings anzuzeigen, wie in Fig. 6(c) gezeigt. Auch zu dieser Zeit ändert sich nach der Änderung des CBR-Ermittlungssignals CBR vom L-Pegel auf den H-Pegel das Auffrischadresseninkrementsignal AIN vom L-Pegel auf einen H-Pegel, wie in Fig. 6(d) gezeigt, da während des vorhergehenden Auffrischzyklus zwischen den Zeiten t3 und t5 das Körperauffrischsignal BRE auf dem L-Pegel war.

Wenn das Auffrischadresseninkrementsignal AIN sich vom L-Pe gel auf einen H-Pegel ändert, dann ändert die Zählerzelle 43a das Zählersignal CNT0 vom L-Pegel auf einen H-Pegel, wo durch verursacht wird, daß das durch den Inverter 43g ausge gebene Auffrischadressensignal REFA0 sich vom H-Pegel auf einen L-Pegel ändert, wie in Fig. 6(e) gezeigt. Wenn andererseits das Zählersignal CNT0 sich vom L-Pegel auf einen H-Pegel ändert, dann ändert die Zählerzelle 43b das Zählersignal CNT1 vom H-Pegel auf einen L-Pegel. Folglich ändert sich das durch den Inverter 43h ausgegebene Auf frischadressensignal REFA1 vom L-Pegel auf einen H-Pegel, wie in Fig. 6(f) gezeigt. Außerdem behalten die Zähler zellen 43c bis 43f die Signale CNTr+1 auf dem H-Pegel, da sich die in sie gelieferten Zählersignale CNTr nicht vom H-Pegel auf einen L-Pegel ändern. Im Ergebnis bleiben die durch die Inverter 43i bis 43n ausgegebenen Auffrischadres sensignale REFA2 bis REFA14 alle auf dem L-Pegel, wie in den Fig. 6(g) bis 6(k) gezeigt.

Wenn das Zeilenadressenstrobesignal /RAS und das Spalten adressenstrobesignal /CAS sich vom L-Pegel auf einen H-Pegel zu einer Zeit t8 ändern, wie entsprechend in den Fig. 6(a) und 6(b) gezeigt, dann ändert sich nach der Änderung des Zeilenadressenstrobesignals /RAS vom L-Pegel auf den H-Pegel das CBR-Ermittlungssignal CBR wieder vom H-Pegel auf den L-Pegel, wie in Fig. 6(c) gezeigt. Danach ändert sich immer dann, wenn ein CBR-Auffrischzyklus ausgeführt ist, nach der Änderung des CBR-Ermittlungssignals CBR vom L-Pegel auf den H-Pegel das Adresseninkrementsignal AIN vom L-Pegel auf einen H-Pegel und wird die durch die Auffrischadressen signale REFA0 bis REFA14 dargestellte Auffrischadresse mit einem Inkrement versehen.

Wenn in derselben Weise in einem Zeitabschnitt zwischen Zei ten t15 und t17 4.096 Auffrischzyklen ausgeführt sind, wobei die Zahl 4.096 gleich 2 zur 12. Potenz ist und der Auf frischzyklus zur Zeit t0 als erster Auffrischzyklus ange sehen wird, dann werden die Auffrischadressensignale REFA0 bis REFA14 auf die Pegel (H, H, H, H, H, H, H, H, H, H, H, H, L, L, L) geändert. Wenn sich dann das Zeilenadressen strobesignal /RAS wieder vom H-Pegel auf einen L-Pegel zu einer Zeit t19 ändert, wie in Fig. 6(a) gezeigt, nachdem das Spaltenadressenstrobesignal /CAS sich vom H-Pegel auf einen L-Pegel zu einer Zeit t18 geändert hat, wie in Fig. 6(b) gezeigt, ändert sich das CBR-Ermittlungssignal CBR vom L-Pegel auf einen H-Pegel, um die Ermittlung des CBR-Auf frischtimings anzuzeigen, wie in Fig. 6(c) gezeigt. Auch zu dieser Zeit ändert sich nach der Änderung des CBR-Ermitt lungssignals CBR vom L-Pegel auf den H-Pegel das Auffrisch adresseninkrementsignal AIN vom L-Pegel auf einen H-Pegel, wie in Fig. 6(d) gezeigt, da das Körperauffrischsignal BRE während des vorhergehenden Auffrischzyklus zwischen den Zei ten t15 und t17 auf dem L-Pegel war.

Wenn das Auffrischadresseninkrementsignal AIN sich vom L-Pe gel auf einen H-Pegel ändert, dann ändert die Zählerzelle 43a das Zählersignal CNT0 vom L-Pegel auf einen H-Pegel, wo durch verursacht wird, daß das durch den Inverter 43g ausge gebene Auffrischadressensignal REFA0 sich vom H-Pegel auf einen L-Pegel ändert, wie in Fig. 6(e) gezeigt. Wenn andererseits das Zählersignal CNT0 sich vom L-Pegel auf einen H-Pegel ändert, dann ändert die Zählerzelle 43b das Zählersignal CNT1 vom L-Pegel auf einen H-Pegel. Folglich ändert sich das durch den Inverter 43h ausgegebene Auf frischadressensignal REFA1 vom H-Pegel auf einen L-Pegel, wie in Fig. 6(f) gezeigt. Ebenso ändern sich die Zähler signale CNT2 bis CNT11 auch vom L-Pegel auf einen H-Pegel, wodurch verursacht wird, daß die Auffrischadressensignale REFA2 bis REFA11 sich vom H-Pegel auf einen L-Pegel ändern, wie in den Fig. 6(g) bis 6(h) gezeigt.

Nach der Änderung des Zählersignals CNT11 vom L-Pegel auf den H-Pegel ändert sich das durch die Zählerzelle 43d ausge gebene Zählersignal CNT12 vom H-Pegel auf einen L-Pegel. Doch die Änderung des Zählersignals CNT12 vom H-Pegel auf den in die Zählerzelle 43e gelieferten L-Pegel ändert das durch die Zählerzelle 43e ausgegebene Zählersignal CNT13 nicht. Im Ergebnis wird die Zählerzelle 43e auf dem H-Pegel, so wie sie ist, behalten. Da ferner das in die Zählerzelle 43f gelieferte Zählersignal CNT13 auf dem H-Pegel behalten wird, wird das durch die Zählerzelle 43f ausgegebene Zäh lersignal CNT14 auch auf dem H-Pegel, so wie es ist, behal ten. Im Ergebnis ändert sich das durch den Inverter 43k aus gegebene Auffrischadressensignal REFA12 vom L-Pegel auf einen H-Pegel, wie in Fig. 6(i) gezeigt, während die durch die Inverter 43m und 43n ausgegebenen Auffrischadressensig nale REFA13 und REFA14 sich vom H-Pegel auf einen L-Pegel ändern, wie entsprechend in den Fig. 6(j) und 6(k) ge zeigt.

Die in der Körperauffrischsignalerzeugungsschaltung 44 ver wendete Inversions-/Verzögerungsschaltung 44a behält während eines vorbestimmten Zeitabschnitts nach der Änderung des Auffrischadressensignals REFA12 vom L-Pegel auf den H-Pegel ihren Ausgang auf dem H-Pegel. Wenn folglich die NAND-Schal tung 44b das auf den H-Pegel gesetzte Auffrischadressensi gnal REFA12 empfängt, dann behält sie während des vorbe stimmten Zeitabschnitts ihren Ausgang auf dem L-Pegel und behält die NAND-Schaltung 44d ihren Ausgang auf dem H-Pegel, wenn sie das durch die NAND-Schaltung 44b ausgegebene Signal empfängt.

Andererseits ändert die Inversions-/Verzögerungsschaltung 44c ihren Ausgang vom L-Pegel auf einen H-Pegel, nachdem seit der Änderung des Zeilenadressenstrobesignals /RAS vom H-Pegel auf den L-Pegel ein vorbestimmter Zeitabschnitt ver strichen ist, und ändert nach der Änderung der sowohl durch die NAND-Schaltung 44d als auch die Inversions-/Verzöge rungsschaltung 44c ausgegebenen Signale vom L-Pegel auf den H-Pegel die NAND-Schaltung 44e ihren Ausgang vom H-Pegel auf einen L-Pegel. Wenn der Inverter 44f das durch die NAND-Schaltung 44e ausgegebene Signal empfängt, dann ändert er zu einer Zeit t20 das Körperauffrischsignal BRE vom L-Pegel auf einen H-Pegel, wie in Fig. 6(m) gezeigt. Das heißt, in diesem Auffrischzyklus wird der gewöhnliche Auffrischbetrieb nicht ausgeführt. Statt dessen wird ein Körperauffrischbe trieb durchgeführt.

Wenn das Zeilenadressenstrobesignal /RAS und das Spalten adressenstrobesignal /CAS sich von einem L-Pegel auf einen H-Pegel zu einer Zeit t21 ändern, wie entsprechend in den Fig. 6(a) und 6(b) gezeigt, dann ändert sich nach der Änderung des Zeilenadressenstrobesignals /RAS vom L-Pegel auf den H-Pegel das CBR-Ermittlungssignal CBR wieder vom H-Pegel auf den L-Pegel, wie in Fig. 6(c) gezeigt. Die in der Körperauffrischsignalerzeugungsschaltung 44 verwendete In versions-/Verzögerungsschaltung 44c ändert ihren Ausgang vom H-Pegel auf einen L-Pegel, nachdem seit der Änderung des Zeilenadressenstrobesignals /RAS vom L-Pegel auf den H-Pegel ein vorbestimmter Zeitabschnitt verstrichen ist, und wenn die NAND-Schaltung 44e das auf den L-Pegel gesetzte Signal, das durch die Inversions-/Verzögerungsschaltung 44c ausge geben wird, empfängt, ändert sie ihren Ausgang vom L-Pegel auf einen H-Pegel. Wenn der Inverter 44f das durch die NAND-Schaltung 44e ausgegebene Signal empfängt, dann ändert er zu einer Zeit t22 das Körperauffrischsignal BRE vom H-Pegel auf einen L-Pegel, wie in Fig. 6(m) gezeigt.

Wenn sich das Zeilenadressenstrobesignal /RAS wieder vom H-Pegel auf einen L-Pegel zu einer Zeit t24 ändert, wie in Fig. 6(a) gezeigt, nachdem das Spaltenadressenstrobesignal /CAS sich vom H-Pegel auf einen L-Pegel zu einer Zeit t23 geändert hat, wie in Fig. 6(b) gezeigt, ändert sich das CBR-Ermittlungssignal CBR vom L-Pegel auf einen H-Pegel, um die Ermittlung des CBR-Auffrischtimings anzuzeigen, wie in Fig. 6(c) gezeigt. Zu dieser Zeit wird ohne Rücksicht auf den Pegel des CBR-Ermittlungssignals CBR das Auffrischadres seninkrementsignal AIN auf dem L-Pegel gehalten, wie in Fig. 6(d) gezeigt, da sich während des vorhergehenden Auf frischzyklus zwischen den Zeiten t18 und t21 das Körper auffrischsignal BRE vom L-Pegel auf den H-Pegel änderte. Im Ergebnis wird in diesem Auffrischzyklus die durch die Auf frischadressensignale REFAi dargestellte Auffrischadresse mit keinem Inkrement versehen. In diesem Auffrischzyklus wird in einer durch die Auffrischadressensignale REFAi dar gestellten Auffrischadresse, die im vorhergehenden Auf frischzyklus mit einem Inkrement versehen wurde, ein ge wöhnlicher Auffrischbetrieb ausgeführt.

Wenn sich das Zeilenadressenstrobesignal /RAS wieder vom H-Pegel auf den L-Pegel zu einer Zeit t27 ändert, wie in Fig. 6(a) gezeigt, nachdem das Spaltenadressenstrobesignal /CAS sich vom H-Pegel auf einen L-Pegel zu einer Zeit t26 geän dert hat, wie in Fig. 6(b) gezeigt, ändert sich das CBR-Ermittlungssignal CBR vom L-Pegel auf einen H-Pegel, um die Ermittlung des CBR-Auffrischtimings anzuzeigen, wie in Fig. 6(c) gezeigt. Zu dieser Zeit ändert sich nach der Änderung des CBR-Ermittlungssignals CBR vom L-Pegel auf den H-Pegel das Auffrischadresseninkrementsignal AIN vom L-Pegel auf einen H-Pegel, wie in Fig. 6(d) gezeigt, da während des vorhergehenden Auffrischzyklus zwischen den Zeiten t23 und t25 das Körperauffrischsignal BRE auf dem L-Pegel war. Im Ergebnis wird in diesem Auffrischzyklus die durch die Auf frischadressensignale REFAi dargestellte Auffrischadresse wieder mit einem Inkrement versehen, wie in den Fig. 6(e) bis 6(k) gezeigt.

Der Adressenpuffer 50 wird unter Bezugnahme auf Fig. 7 er läutert. Wie in der Figur dargestellt, umfaßt der Adressen puffer 50 eine Zeilenadressenverriegelungssteuerschaltung 51, eine Zeilenadressenberechtigungssignalerzeugungsschal tung 52 und eine Spaltenadressenverriegelungssteuerschaltung 53. Die Zeilenadressenverriegelungssteuerschaltung 51 wird verwendet zum Erzeugen eines Zeilenadressenverriegelungssi gnals RAL, das mit einem durch das Zeilenadressenstrobesi gnal /RAS bestimmten Timing Adressensignale verriegelt. Die Zeilenadressenberechtigungssignalerzeugungsschaltung 52 wird verwendet zum Erzeugen eines Zeilenadressenberechtigungssi gnals RE, das auf einen H-Pegel oder einen L-Pegel gesetzt ist, um anzuzeigen, daß die Erzeugung einer Zeilenadresse entsprechend erlaubt oder nicht erlaubt ist. Wenn das Kör perauffrischsignal BRE auf einen L-Pegel zurückgesetzt ist, dann wird das Zeilenadressenberechtigungssignal RE auf einen H-Pegel gesetzt, nachdem seit einer Änderung des Zeilen adressenstrobesignals /RAS vom H-Pegel auf den L-Pegel eine vorbestimmte Zeit verstrichen ist. Wenn das Körperauffrisch signal BRE auf einen H-Pegel gesetzt ist, dann wird ohne Rücksicht auf den Pegel des Zeilenadressenstrobesignals /RAS das Zeilenadressenberechtigungssignal RE auf einen L-Pegel gesetzt. Wenn die Spaltenadressenverriegelungssteuerschal tung 53 das Zeilenadressenstrobesignal /RAS und das Spalten adressenstrobesignal /CAS empfängt, dann gibt sie ein Spal tenadressenverriegelungssignal CAL aus, das auf einen H-Pe gel gesetzt ist, um ein Verriegeln der Adressensignale zu verlangen, wenn das Spaltenadressenstrobesignal /CAS sich von einem H-Pegel auf einen L-Pegel ändert, nachdem das Zei lenadressenstrobesignal /RAS sich vom L-Pegel auf einen H-Pegel geändert hat.

Außerdem hat der Adressenpuffer 50 auch eine Mehrzahl von Adressenanschlüssen 54 zum Empfangen der Adressensignale A0, A1, . . ., A14 und eine Mehrzahl von Zeilen-/Spaltenadressen signalerzeugungsschaltungen 55, von denen jede mit einem der Adressenanschlüsse 54 verbunden ist. Die Zeilen-/Spalten adressensignalerzeugungsschaltungen 55 nehmen die Adressen signale Ai auf, wenn das Zeilenadressenstrobesignal /RAS sich von einem H-Pegel auf einen L-Pegel ändert, wobei sie die Adressensignale Ai verriegeln, wie durch das aus der Zeilenadressenverriegelungssteuerschaltung 51 empfangene Zeilenadressenverriegelungssignal RAL verlangt. Wenn das Zeilenadressenberechtigungssignal RE auf einen L-Pegel zu rückgesetzt ist, dann setzen die Zeilen-/Spaltenadressensig nalerzeugungsschaltungen 55 die Zeilenadressensignale RAi und /RAi beide auf einen L-Pegel zurück. Wenn andererseits das Zeilenadressenberechtigungssignal RE auf einen H-Pegel gesetzt ist, dann setzen die Zeilen-/Spaltenadressensignal erzeugungsschaltungen 55 in Abhängigkeit von den Pegeln der verriegelten Adressensignale Ai entweder die Zeilenadressen signale RAi oder die Zeilenadressensignale /RAi auf einen H-Pegel, falls das CBR-Ermittlungssignal CBR auf einen L-Pegel zurückgesetzt ist, oder setzen sie in Abhängigkeit von den Pegeln der Auffrischadressensignale REFAi entweder die Zei lenadressensignale RAi oder die Zeilenadressensignale /RAi auf einen H-Pegel, falls das CBR-Ermittlungssignal CBR auf einen H-Pegel gesetzt ist.

Wenn außerdem die Zeilen-/Spaltenadressensignalerzeugungs schaltungen 55 das Spaltenadressenverriegelungssignal CAL empfangen, dann verriegeln sie die Adressensignale Ai bei einer Änderung des Spaltenadressenstrobesignals /GAS vom H-Pegel auf einen L-Pegel, wenn das Spaltenadressenverriege lungssignal CAL auf einen H-Pegel gesetzt ist. Dann setzen die Zeilen-/Spaltenadressensignalerzeugungsschaltungen 55 in Abhängigkeit vom Pegel der verriegelten Adressensignale Ai entweder die Spaltenadressensignale CAi oder die Spalten adressensignale /CAi auf einen H-Pegel.

Die Strukturen einer Adresseneingangsschaltung 55a und einer Zeilenadressensignalerzeugungsschaltung 55b, die in den Zei len-/Spaltenadressensignalerzeugungsschaltungen 55 verwendet werden, sind in Fig. 7 gezeigt und werden unter Bezugnahme auf Fig. 8 erläutert. Wie in Fig. 8 dargestellt, umfaßt die Adresseneingangsschaltung 55a einen Inverter 55aa, einen getakteten Inverter 55ab mit p-Kanal-MOS-Transistoren 55aba und 55abb und n-Kanal-MOS-Transistoren 55abc und 55abd und einen Inverter 55ac. Die Zeilenadressensignalerzeugungs schaltung 55b umfaßt einen Inverter 55ba, ein Transfergatter 55bb mit einem n-Kanal-MOS-Transistor 55bba und einem p-Kanal-MOS-Transistor 55bbb, ein Transfergatter 55bc mit einem p-Kanal-MOS-Transistor 55bca und einem n-Kanal-MOS-Transistor 55bcb, einen Inverter 55bd, einen Inverter 55be, der in Verbindung mit dem Inverter 55bd eine Verriegelungs schaltung bildet, wenn das Transfergatter 55bc in einem lei tenden Zustand ist, ein Transfergatter 55bf mit einem n-Kanal-MOS-Transistor 55bfa und einem p-Kanal-MOS-Transistor 55bfb, ein Transfergatter 55bg mit einem p-Kanal-MOS-Tran sistor 55bga und einem n-Kanal-MOS-Transistor 55bgb, Inver ter 55bh, 55bi und 55bj, NAND-Schaltungen 55bk und 55bm und Inverter 55bn und 55bp.

Wenn das Zeilenadressenstrobesignal /RAS auf einen Bereit schafts-H-Pegel gesetzt ist, dann sind der p-Kanal-MOS-Tran sistor 55aba und der n-Kanal-MOS-Transistor 55abd des getak teten Inverters 55ab in einem nichtleitenden Zustand, so daß die Adresseneingangsschaltung 55a die Adressensignale Ai nicht aufnimmt. Wenn das Zeilenadressenstrobesignal /RAS sich vom H-Pegel auf einen L-Pegel ändert, werden die Adres sensignale Ai eingegeben und in die Zeilenadressensignaler zeugungsschaltung 55b geliefert. Danach ändert das Zeilen adressenverriegelungssignal RAL sich vom L-Pegel auf einen H-Pegel, wobei die Transfergatter 55bb und 55bc entsprechend in einen nichtleitenden Zustand und einen leitenden Zustand gesetzt werden. In diesen Zuständen sind die Adressensignale Ai, die aufgenommen wurden, verriegelt. Wenn das CBR-Ermitt lungssignal CBR auf einen L-Pegel gesetzt ist, dann nehmen die Transfergatter 55bf und 55bg entsprechend einen leiten den Zustand und einen nichtleitenden Zustand ein. In diesen Zuständen, in denen das Zeilenadressenberechtigungssignal RE auf einen H-Pegel gesetzt ist, sind in Abhängigkeit vom Pe gel des verriegelten Adressensignals Ai entweder die Zeilen adressensignale RAi oder /RAi auf einem H-Pegel, wenn sich das Zeilenadressenstrobesignal /RAS vom H-Pegel auf einen L-Pegel ändert. Wenn das CBR-Ermittlungssignal CBR auf einen L-Pegel gesetzt ist, dann nehmen die Transfergatter 55bf und 55bg entsprechend einen nichtleitenden Zustand und einen leitenden Zustand ein. In diesen Zuständen, in denen das Zeilenadressenberechtigungssignal RE auf den H-Pegel gesetzt ist, sind in Abhängigkeit vom Pegel des Auffrischadressensi gnals REFAi entweder die Zeilenadressensignale RAi oder /RAi auf einem H-Pegel, wenn sich das Zeilenadressenstrobesignal /RAS vom H-Pegel auf einen L-Pegel ändert.

Der Zeilendecodiererblock 81 wird unter Bezugnahme auf Fig. 9 erläutert. Wie in der Figur gezeigt, umfaßt der Zeilende 99999 00070 552 001000280000000200012000285919988800040 0002019649876 00004 99880 codiererblock 81 eine Schaltung zum Erzeugen einer verstärk ten Spannung für die Wortleitung 81a und 64 Teilzeilendeco dierer 81b. Wenn die Schaltung zum Erzeugen einer verstärk ten Spannung für die Wortleitung 81a die Zeilenvordecodier signale X0 bis X3, von denen jedes eine Amplitude (VCC-VSS) aufweist, das Körperauffrischsignal BRE und das Zeilenadressenberechtigungssignal RE empfängt, dann gibt sie lokale Signale mit verstärkter Spannung LB0 bis LB3 aus, von denen jedes eine Amplitude (VPP-VSS) hat. Der Teilzeilen decodierer 81b wird verwendet zum Wählen einer von 256 Wort leitungen 72a in dem zugeordneten Speicherblock gemäß den Pegeln der Blockwahlsignale BSj und /BSj, der Zeilenvorde codiersignale X0 bis X3 und der lokalen Signale mit ver stärkter Spannung LB0 bis LB3. Wenn das Körperauffrischsi gnal BRE auf den H-Pegel gesetzt ist, um den Körperauf frischmodus anzuzeigen, dann setzt die Schaltung zum Er zeugen einer verstärkten Spannung 81a die lokalen Signale mit verstärkter Spannung LB0 bis LB3 ohne Rücksicht auf die Pegel des Zeilenadressenberechtigungssignals RE und der Zeilenvordecodiersignale X0 bis X3 alle auf einen L-Pegel. Wenn das Körperauffrischsignal BRE auf den L-Pegel gesetzt ist, dann setzt die Schaltung zum Erzeugen einer verstärkten Spannung 81a eines der lokalen Signale mit verstärkter Span nung LB0 bis LB3 auf den im Vergleich zum Stromversorgungs potential VCC größeren Pegel der verstärkten Spannung für die Wortleitung, wenn das Zeilenadressenberechtigungssignal RE sich vom L-Pegel auf einen H-Pegel ändert, um einen be rechtigten Zustand anzuzeigen. Das eine der lokalen Signale mit verstärkter Spannung LB0 bis LB3, das auf den Pegel der verstärkten Spannung der Wortleitung gesetzt ist, wird gemäß den Pegeln der Zeilenvordecodiersignale X0 bis X3, das heißt gemäß den Pegeln der Zeilenadressensignale RA0, /RA0, RA1 und /RA1, gewählt.

Jeder der Teilzeilendecodierer 81b umfaßt einen p-Kanal-MOS-Transistor 81ba und n-Kanal-MOS-Transistoren 81bb, 81bc und 81bd. Der p-Kanal-MOS-Transistor 81ba empfängt das zuge ordnete Blockwahlsignal BSj am Gate des p-Kanal-MOS-Transi stors 81ba. Der n-Kanal-MOS-Transistor 81bb empfängt das eine der Zeilenvordecodiersignale X4 bis X7 an seinem Gate. Andererseits empfängt der n-Kanal-MOS-Transistor 81bc das eine der Zeilenvordecodiersignale X8 bis X11 an seinem Gate und empfängt der n-Kanal-MOS-Transistor 81bd das eine der Zeilenvordecodiersignale X12 bis X15 an seinem Gate.

Außerdem hat jeder der Teilzeilendecodierer 81b auch einen Inverter 81be, einen p-Kanal-MOS-Transistor 81bf, der in Verbindung mit dem Inverter 81be eine Halblatchschaltung bildet, n-Kanal-MOS-Transistoren 81bg, 81bh, 81bi und 81bj, von denen jeder das Stromversorgungspotential VCC an seinem Gate empfängt, und n-Kanal-MOS-Transistoren 81bk, 81bm, 81bn, 81bp, 81bq, 81br, 81bs und 81bt. Wenn gemäß den Pegeln der entsprechenden Blockwahlsignale BSj und /BSj, die ent sprechend auf H- und L-Pegel gesetzt sind, der mit dem Teil zeilendecodierer 81b verbundene Speicherblock gewählt ist, dann wird der p-Kanal-MOS-Transistor 81ba in einen nichtlei tenden Zustand gesetzt. Zu dieser Zeit werden in einem der 64 Teilzeilendecodierer 81b die n-Kanal-MOS-Transistoren 81bb, 81bc und 81bd alle in einen leitenden Zustand gesetzt, wobei das Potential eines Knotens 81bu auf einen L-Pegel zu rückgesetzt wird. Im Ergebnis gibt der Inverter 81be ein H-Pegel-Signal aus. Was die übrigen 63 Teilzeilendecodierer 81b anbelangt, so wird wenigstens einer der n-Kanal-MOS-Transistoren 81bb, 81bc und 81bd in einen nichtleitenden Zu stand gesetzt, wodurch verursacht wird, daß das Potential des Knotens 81bu in jedem der übrigen 63 Teilzeilendeco dierer 81b durch die den p-Kanal-MOS-Transistor 81bf und den Inverter 81be umfassende Halblatchschaltung auf einem H-Pe gel, so wie es ist, gehalten wird. In diesem Zustand setzt der Inverter 81be in jedem der übrigen 63 Teilzeilendeco dierer 81b sein Ausgangssignal auf den L-Pegel zurück.

Ferner nehmen in dem Teilzeilendecodierer 81b, in dem das Potential des Knotens 81bu auf den L-Pegel zurückgesetzt ist, die das Potential des Knotens 81bu empfangenden n-Kanal-MOS-Transistoren 81bm, 81bp, 81br und 81bt einen nichtleitenden Zustand ein. Doch die n-Kanal-MOS-Transi storen 81bk, 81bn, 81bq und 81bs empfangen an ihren Gates mittels der entsprechenden n-Kanal-MOS-Transistoren 81bg, 81bh, 81bi und 81bj ein durch den Inverter 81be ausgegebenes Signal, wodurch sie einen leitenden Zustand einnehmen. In diesem Zustand hat eine der vier Wortleitungen 72a, die ge mäß den Pegeln der lokalen Signale mit verstärkter Spannung LB0 bis LB3 gewählt sind, ihr Potential auf den im Vergleich zum Stromversorgungspotential VCC größeren Pegel der ver stärkten Spannung für die Wortleitung vergrößert. In irgend einem der Teilzeilendecodierer 81b, in dem das Potential seines Knotens 81bu auf einem H-Pegel gehalten wird, so wie es ist, nehmen die das Potential des Knotens 81bu empfangen den n-Kanal-MOS-Transistoren 81bm, 81bp, 81br und 81bt einen leitenden Zustand ein. Doch die n-Kanal-MOS-Transistoren 81bk, 81bn, 81bq und 81bs empfangen an ihren Gates mittels der entsprechenden n-Kanal-MOS-Transistoren 81bg, 81bh, 81bi und 81bj ein durch den Inverter 81be ausgegebenes Signal, wodurch sie einen nichtleitenden Zustand einnehmen. In die sem Zustand sind alle vier Wortleitungen 72a nicht gewählt, wobei sie auf einen L-Pegel gesetzt sind.

Die Schaltung zum Erzeugen einer verstärkten Spannung für die Wortleitung 81a wird unter Bezugnahme auf Fig. 10 er läutert. Wie in der Figur gezeigt, umfaßt die Schaltung zum Erzeugen einer verstärkten Spannung für die Wortleitung 81a eine Masterschaltung zum Erzeugen eines Signals mit ver stärkter Spannung 81aa und eine lokale Schaltung zum Er zeugen eines Signals mit verstärkter Spannung 81ab. Wenn die Masterschaltung zum Erzeugen eines Signals mit verstärkter Spannung 81aa das Zeilenadressenberechtigungssignal RE und das Körperauffrischsignal BRE empfängt, dann gibt sie ohne Rücksicht auf den Pegel des Zeilenadressenberechtigungssi gnals RE ein Mastersignal mit verstärkter Spannung MB mit einem H-Pegel aus, wenn das Körperauffrischsignal BRE auf den H-Pegel gesetzt ist, um den Körperauffrischmodus anzu zeigen. Wenn das Körperauffrischsignal BRE auf den L-Pegel zurückgesetzt ist, dann setzt die Masterschaltung zum Er zeugen eines Signals mit verstärkter Spannung 81aa das Mastersignal mit verstärkter Spannung MB auf den VPP-Pegel, wenn das Zeilenadressenberechtigungssignal RE sich vom L-Pegel auf einen H-Pegel ändert, um einen nicht berechtigten Zustand anzuzeigen. Wenn die lokale Schaltung zum Erzeugen eines Signals mit verstärkter Spannung 81ab das Mastersignal mit verstärkter Spannung MB und die Zeilenvordecodiersignale X0 bis X3 empfängt, dann vergrößert sie eines der lokalen Signale mit verstärkter Spannung LB0 bis LB3, die gemäß den Pegeln der Zeilenvordecodiersignale X0 bis X3 gewählt sind, auf den Pegel der verstärkten Spannung für die Wortleitung, wenn das Mastersignal mit verstärkter Spannung MB auf den VPP-Pegel vergrößert wird.

Die Masterschaltung zum Erzeugen eines Signals mit verstärk ter Spannung 81aa umfaßt ferner Pegelumwandlungsschaltungen 81aaa und 81aab, einen durch das verstärkte Potential VPP getriebenen Inverter 81aac und eine NOR-Schaltung 81aad. Die Pegelumwandlungsschaltung 81aaa ändert ihren Ausgang von dem Massepotential VSS auf das Potential mit verstärkter Span nung VPP, wenn das Zeilenadressenberechtigungssignal RE mit einer Amplitude (VCC - VSS) sich vom L-Pegel auf einen H-Pegel ändert. Ebenso ändert die Pegelumwandlungsschaltung 81aab ihren Ausgang von dem Massepotential VSS auf das Po tential mit verstärkter Spannung VPP, wenn das Körperauf frischsignal BRE mit einer Amplitude (VCC-VSS) sich vom L-Pegel auf einen H-Pegel ändert.

Außerdem umfaßt die lokale Schaltung zum Erzeugen eines Sig nals mit verstärkter Spannung 81ab ferner eine Verzöge rungsschaltung 81aba, einen n-Kanal-MOS-Transistor 81abb, einen Kondensator 81abc, einen n-Kanal-MOS-Transistor 81abd, n-Kanal-MOS-Transistoren 81abe, 81abf, 81abg und 81abh, n-Kanal-MOS-Transistoren 81abi, 81abj, 81abk und 81abm zum Selbstverstärken der Gates der entsprechenden n-Kanal-MOS-Transistoren 81abe, 81abf, 81abg und 81abh, einen Inverter 81abn und einen n-Kanal-MOS-Transistor 81abp. Die Verzöge rungsschaltung 81aba vergrößert ihren Ausgang auf das Po tential der verstärkten Spannung VPP, nachdem seit der Änderung des Mastersignals mit verstärkter Spannung MB auf den VPP-Pegel des Potentials der verstärkten Spannung eine vorbestimmte Zeit verstrichen ist.

Wenn das Körperauffrischsignal BRE auf den L-Pegel zurückge setzt ist, dann ändert eines der Zeilenvordecodiersignale X0 bis X3 sich von einem L-Pegel auf einen H-Pegel, wenn das Zeilenadressenberechtigungssignal RE sich vom L-Pegel auf einen H-Pegel ändert. Die n-Kanal-MOS-Transistoren 81abe, 81abf, 81abg und 81abh empfangen an ihren Gates die entspre chenden Zeilenvordecodiersignale X0 bis X3. Die n-Kanal-MOS-Transistoren 81abe, 81abf, 81abg oder 81abh, die die auf den H-Pegel gesetzten Zeilenvordecodiersignale X0 bis X3 emp fangen, nehmen einen leitenden Zustand ein. Wenn danach das Mastersignal mit verstärkter Spannung MB auf den VPP-Pegel des Potentials der verstärkten Spannung vergrößert wird, dann wird das Gate der einen leitenden Zustand eingenommenen n-Kanal-MOS-Transistoren 81abe, 81abf, 81abg oder 81abh ver stärkt und das mit dem verstärkten Transistor verbundene lo kale Signal mit verstärkter Spannung auf den Pegel der ver stärkten Spannung für die Wortleitung vergrößert.

Eine Beziehung zwischen dem Speicherarray 70 und der Spei cherarrayperipherieschaltungsgruppe 110 wird unter Bezug nahme auf Fig. 11 erläutert. Wie in der Figur gezeigt, hat jeder der Speicherblöcke 73 1.024 (1k) Bitleitungspaare 72b, von denen jedes Bitleitungen 72ba und 72bb umfaßt. Es sei angemerkt, daß das Bitleitungspaar 72b nachstehend auch als Paar von Bitleitungen 72b bezeichnet wird. Außerdem hat der Abtastverstärkerblock 111 eine Verstärkungs-/Vorlade-/Aus gleichsschaltung 111a zum Verstärken eines Potentialunter schieds zwischen den Bitleitungen 72ba und 72bb der Bitlei tungspaare 72b, um das Potential BLs oder /BLs der entspre chenden Bitleitung 72ba oder 72bb auf das Bitleitungsvor ladepotential VBLP, das gleich (VCC + VSS)/2 ist, vorzuladen und auszugleichen.

Die Speicherarrayperipherieschaltungsgruppe 110 umfaßt eine Isolationsgatterschaltung 112a, ein Paar von lokalen I/O-Leitungen 112b, eine lokale I/O-Gatterschaltung 112c, ein Paar von globalen I/O-Leitungen 112d und eine globale I/O-Gatterschaltung 112e. Die n-Kanal-MOS-Transistoren 112aa und 112ab umfassende Isolationsgatterschaltung 112a wird zum Isolieren des Paares von Bitleitungen 72b gegen die Verstär kungs-/Vorlade-/Ausgleichsschaltung 111a als Reaktion auf eine durch ein Bitleitungsisolationssignal BLIn gemachte Forderung verwendet. Das Paar von lokalen I/O-Leitungen 112b umfaßt lokale I/O-Leitungen 112ba und 112bb. Die n-Kanal-MOS-Transistoren 112ca und 112cb umfassende lokale I/O-Gat terschaltung 112c wird zum selektiven Verbinden des Paares von Bitleitungen 72b mit dem Paar von lokalen I/O-Leitungen 112b gemäß dem Pegel eines Spaltenwahlsignals CSLk verwen det. Das globale I/O-Leitungen 112da und 112db umfassende Paar von globalen I/O-Leitungen 112d wird verwendet als Paar von Leitungen, die den in einer Spalte angeordneten Unter speicherblöcken 73 gemeinsam sind. Die n-Kanal-MOS-Transi storen 112ea und 112eb umfassende globale I/O-Gatterschal tung 112e wird zum selektiven Verbinden des Paares von glo balen I/O-Leitungen 112d mit dem Paar von lokalen I/O-Lei tungen 112b gemäß dem Pegel eines Wahlsignals SELp verwen det. Die Isolationsgatterschaltung 112a, das Paar von lo kalen I/O-Leitungen 112b, die lokale I/O-Gatterschaltung 112c, das Paar von globalen I/O-Leitungen 112d und die glo bale I/O-Gatterschaltung 112e sind in den I/O-Schaltungen enthalten.

Der Speicherblock 72 und ein Teil der Speicherarrayperi pherieschaltungsgruppe 110 der Fig. 11 werden unter Bezug nahme auf Fig. 12 detaillierter erläutert. Wie in der Figur gezeigt, sind die Speicherblöcke 72 in derartiger Weise an geordnet, daß jeder von ihnen einem Kreuzungspunkt zwischen einer Wortleitung 72a und eines die Bitleitungen 72ba und 72bb umfassenden Paares von Bitleitungen 72b entspricht. Jeder der Speicherblöcke 72 umfaßt eine Mehrzahl von Spei cherzellen 72c, von denen jede einen Speicherkondensator 72ca und einen Speichertransistor 72cb umfaßt. Die eine der Elektroden des Speicherkondensators 72ca ist mit dem Zell plattenpotential VCP verbunden. Der Speichertransistor 72cb ist zwischen der anderen Elektrode des Speicherkondensators 72ca und der Bitleitung 72ba oder 72bb des Bitleitungspaares 72b geschaltet. Das Gate des Speichertransistors 72cb ist mit der Wortleitung 72a verbunden.

Außerdem hat die Speicherarrayperipherieschaltungsgruppe 110 auch einen Abtastverstärker 111b, der p-Kanal-MOS-Transi storen 111ba und 111bb und n-Kanal-MOS-Transistoren 111bc und 111bd umfaßt. Die p-Kanal-MOS-Transistoren 111ba und 111bb sind so miteinander verbunden, daß sie eine kreuzge koppelte Schaltung bilden, wobei sie ihre Körper verbunden haben mit einer Leitung für das gemeinsame Source für den p-Kanal 111e. Die p-Kanal-MOS-Transistoren 111ba und 111bb dienen als p-Kanal-Verstärker, der zum Verstärken des größe ren Potentials aus denjenigen der Bitleitungen 72ba und 72bb auf das Stromversorgungspotential Vcc verwendet wird. Die n-Kanal-MOS-Transistoren 111bc und 111bd sind ähnlich mit einander verbunden, so daß sie eine kreuzgekoppelte Schal tung bilden, wobei sie ihre Körper verbunden haben mit einer Leitung für das gemeinsame Source für den n-Kanal 111f. Die n-Kanal-MOS-Transistoren 111bc und 111bd dienen als n-Kanal-Verstärker, der zum Verkleinern des kleineren Potentials aus denjenigen der Bitleitungen 72ba und 72bb auf das Massepo tential VSS verwendet wird. Auf diese Weise wird ein Poten tialunterschied zwischen den das Paar von Bitleitungen 72b bildenden Bitleitungen 72ba und 72bb, die mit dem Abtast verstärker 111b mittels der Isolationsgatterschaltung 112a verbunden sind, verstärkt, wenn durch das p-Kanal- und das n-Kanal-Abtastverstärkerberechtigungssignal /PSEp und NSEp der Abtastverstärker 111b betriebsberechtigt ist, so daß der Pegel der einen der Bitleitungen 72ba und 72bb auf das Stromversorgungspotential VCC vergrößert wird, wogegen der jenige der anderen der Bitleitungen 72ba und 72bb auf das Massepotential VSS verkleinert wird, so daß sie den Ände rungen des Potentials PCSp der Leitung für das gemeinsame Source für den p-Kanal 111e und des Potentials NCSp der Lei tung für das gemeinsame Source für den n-Kanal 111f entspre chend auf das Stromversorgungspotential VCC und das Massepo tential VSS folgen.

Ferner hat die Speicherarrayperipherieschaltungsgruppe 110 auch eine Bitleitungsvorlade-/Bitleitungsausgleichsschaltung 111c. Die Bitleitungsvorlade-/Bitleitungsausgleichsschaltung 111c hat einen n-Kanal-MOS-Transistor 111ca, der die Poten tiale der Bitleitungen 72ba und 72bb aneinander angleicht, wenn es durch das Vorladesignal PRp verlangt wird. Das Po tential des Körpers des n-Kanal-MOS-Transistors 111ca ist auf das Massepotential VSS festgelegt. Die Bitleitungsvor lade-/Bitleitungsausgleichsschaltung 111c hat auch n-Kanal-MOS-Transistoren 111cb und 111cc, die ein Bitleitungsvor ladepotential VBL empfangen. Das Bitleitungsversorgungspo tential VBL ändert sich auf das Körperauffrischpotential VBR, wenn das durch eine Bitleitungsversorgungspotentiallei tung 111g gelieferte Körperauffrischsignal BRE auf einen H-Pegel gesetzt ist, um den Körperauffrischmodus anzuzeigen. Wenn das Körperauffrischsignal BRE auf einen L-Pegel gesetzt ist, dann ändert sich das Bitleitungsvorladepotential VBL auf das Bitleitungsvorladepotential VBLP. Wenn das Körper auffrischsignal BRE auf den H-Pegel gesetzt ist, um den Kör perauffrischmodus anzuzeigen, dann liefern im Ergebnis die n-Kanal-MOS-Transistoren 111cb und 111cc das Körperauf frischpotential VBR in die Bitleitungen 72ba und 72bb, wie durch das Vorladesignal PRp verlangt. Wenn das Körperauf frischsignal BRE auf den L-Pegel gesetzt ist, dann laden die n-Kanal-MOS-Transistoren 111cb und 111cc die Potentiale der Bitleitungen 72ba und 72bb auf das Bitleitungsvorladepoten tial VBLP vor.

Außerdem weist die Speicherarrayperipherieschaltungsgruppe 110 auch eine Schaltung zum Vorladen/Ausgleichen einer Lei tung für das gemeinsame Source 111d auf. Die Schaltung zum Vorladen/Ausgleichen einer Leitung für das gemeinsame Source 111d umfaßt einen n-Kanal-MOS-Transistor 111da, der die Po tentiale der Leitung für das gemeinsame Source für den p-Kanal 111e und der Leitung für das gemeinsame Source für den n-Kanal 111f aneinander angleicht, wenn es durch das Vor ladesignal PRp verlangt wird, und n-Kanal-MOS-Transistoren 111db und 111dc, die die Leitung für das gemeinsame Source für den p-Kanal 111e und die Leitung für das gemeinsame Source für den n-Kanal 111f mit dem Bitleitungsvorladepo tential VBL versehen, wenn es durch das Vorladesignal PRp verlangt wird. Das Potential des Körpers des n-Kanal-MOS-Transistors 111da ist auf das Massepotential VSS festgelegt. Ebenso sind die Potentiale der Körper der n-Kanal-MOS-Tran sistoren 111db und 111dc auch auf das Massepotential VSS festgelegt. Der Abtastverstärker 111b und die Bitleitungs vorlade-/Bitleitungsausgleichsschaltung 111c sind in der Verstärkungs-/Vorlade-/Ausgleichsschaltung 111a enthalten.

Außerdem sind die Potentiale der Körper der in der Isola tionsgatterschaltung 112a verwendeten n-Kanal-MOS-Transi storen 112aa und 112ab und die Potentiale der Körper der in der globalen I/O-Gatterschaltung 112e verwendeten n-Kanal-MOS-Transistoren 112ea und 112eb auch auf das Massepotential VSS festgelegt.

Eine in dem Abtastverstärkerblock 111 verwendete Abtastver stärkeraktivierungsschaltung 111h wird unter Bezugnahme auf Fig. 13 erläutert. Wie in der Figur gezeigt, umfaßt die Ab tastverstärkeraktivierungsschaltung 111h einen p-Kanal-MOS-Transistor 111ha und einen n-Kanal-MOS-Transistor 111hb. Wenn das Potential des Körpers des p-Kanal-MOS-Transistors 111ha auf das Stromversorgungspotential Vcc festgelegt ist, dann wird der p-Kanal-MOS-Transistor 111ha dazu verwendet, das Potential PCSp der Leitung für das gemeinsame Source für den p-Kanal 111e auf das Stromquellenpotential VCC zu setzen, um den p-Kanal-Abtastverstärker zu aktivieren, wie durch das p-Kanal-Abtastverstärkerberechtigungssignal /PSEp verlangt. Wenn andererseits das Potential des Körpers des p-Kanal-MOS-Transistors 111hb auf das Massepotential VSS fest gelegt ist, dann wird der p-Kanal-MOS-Transistor 111hb dazu verwendet, das Potential NCSp der Leitung für das gemeinsame Source für den n-Kanal 111f auf das Massepotential VSS zu setzen, um den n-Kanal-Abtastverstärker zu aktivieren, wie durch das n-Kanal-Abtastverstärkerberechtigungssignal NSEp verlangt. Das heißt, die Abtastverstärkeraktivierungsschal tung 111h aktiviert den p-Kanal- und den n-Kanal-Abtastver stärker, wie entsprechend durch das p-Kanal- und das n-Ka nal-Abtastverstärkerberechtigungssignal /PSEp und NSEp ver langt.

Eine in der Speicherarrayperipherieschaltungsgruppe 110 ver wendete Bitleitungsversorgungspotentialsteuerschaltung 113 wird unter Bezugnahme auf Fig. 14 erläutert. Wie in der Figur gezeigt, wird die Bitleitungsversorgungspotentialsteuer schaltung 113 verwendet zum Liefern des Bitleitungsversor gungspotentials VBL. Die Bitleitungsversorgungspotential steuerschaltung 113 empfängt sowohl das Körperauffrischsignal BRE als auch das Bitleitungsvorladepotential VBLP und das Körperauffrischpotential VBR, die entsprechend durch die Bitleitungsvorladepotentialerzeugungsschaltung und die Kör perauffrischpotentialerzeugungsschaltung, die beide in den Schaltungen zum Erzeugen eines internen Potentials 10 ver wendet werden, erzeugt werden. Wenn das Körperauffrischsi gnal BRE auf einen H-Pegel gesetzt ist, um den Körperauf frischmodus anzuzeigen, dann setzt die Bitleitungsversor gungspotentialsteuerschaltung 113 das Bitleitungsversor gungspotential VBL auf das Körperauffrischpotential VBR. Wenn das Körperauffrischsignal BRE auf einen L-Pegel zurück gesetzt ist, dann setzt die Bitleitungsversorgungspotential steuerschaltung 113 das Bitleitungsversorgungspotential VBL auf das Bitleitungsvorladepotential VBLP.

Die Bitleitungsversorgungspotentialsteuerschaltung 113 um faßt eine Pegelumwandlungsschaltung 113a und eine Bitlei tungsversorgungspotentialausgangspufferschaltung 113b. Wenn die Pegelumwandlungsschaltung 113a das Körperauffrischsignal BRE empfängt, dann wandelt sie mittels einer Spannungspegel umwandlung das Körperauffrischsignal BRE mit einer Amplitude (VCC-VSS) in ein Signal Φ0 und sein invertiertes Signal /Φ0 mit einer Amplitude (VCC-VBR) um. Das heißt, die Pe gelumwandlungsschaltung 113a gibt das Signal Φ0 und sein invertiertes Signal /Φ0 mit der Amplitude (VCC-VBR) aus, welche Signale dem Körperauffrischsignal BRE folgen. Die Bitleitungsversorgungspotentialausgangspufferschaltung 113b wird zum Setzen des Bitleitungsvorladepotentials VBL auf das Bitleitungsvorladepotential VBLP oder das Körperauffrischpo tential VBR gemäß dem Pegel des Signals Φ0 oder seines in vertierten Signals /Φ0 verwendet.

Die Pegelumwandlungsschaltung 113a umfaßt einen Inverter 113aa, p-Kanal-MOS-Transistoren 113ab und 113ac, einen n-Kanal-MOS-Transistor 113ad, einen n-Kanal-MOS-Transistor 113ae, der in Verbindung mit dem n-Kanal-MOS-Transistor 113ad eine kreuzgekoppelte Schaltung bildet, und Inverter 113af und 113ag, die durch das Stromversorgungspotential VCC und das Körperauffrischpotential VBR getrieben werden. Andererseits umfaßt die Bitleitungsversorgungspotentialaus gangspufferschaltung 113b n-Kanal-MOS-Transistoren 113ba und 113bb.

Eine in der Schaltung zum Erzeugen eines blockbezogenen Sig nals 120 enthaltene Bitleitungsisolations/Vorladesignaler zeugungsschaltung 121 wird unter Bezugnahme auf Fig. 15 er läutert. Wie in der Figur gezeigt, umfaßt die Vorladesignal erzeugungsschaltung 121 einen Blockdecodierer 121a, eine Bitleitungsisolationssteuerschaltung 121b und eine Vorlade steuerschaltung 121c. Wenn der Blockdecodierer 121a die Zei lenadressensignale RA8 und /RA8 und die Zeilenvordecodierer signale X16 bis X27 empfängt, dann gibt er Blockwahlsignale BS0 bis BS511, Bitisolationsforderungssignale /BID0 bis /BID1023 und Vorladeforderungssignale PD0 bis PD515 aus. Wenn die Bitleitungsisolationssteuerschaltung 121b die Bit isolationsforderungssignale /BID0 bis /BID1023 und das Kör perauffrischsignal BRE empfängt, dann vergrößert sie alle Bitleitungsisoliersignale /BLI0 bis /BLI1023 auf das ver stärkte Potential VPP, wenn das Körperauffrischsignal BRE auf den H-Pegel gesetzt ist, um den Körperauffrischmodus an zuzeigen, oder ändert sie die Bitleitungsisoliersignale /BLI0 bis /BLI1023 gemäß den Pegeln der Bitisolationsforde rungssignale /BID0 bis /BID1023, wenn das Körperauffrisch signal BRE auf den L-Pegel zurückgesetzt ist. Wenn die Vor ladesteuerschaltung 121c die Vorladeforderungssignale PD0 bis PD515 und das Körperauffrischsignal BRE empfängt, setzt sie alle Vorladesignale PR0 bis PR515 auf einen H-Pegel, wenn das Körperauffrischsignal auf den H-Pegel gesetzt ist, um den Körperauffrischmodus anzuzeigen, oder ändert sie die Vorladesignale PR0 bis PR515 gemäß den Pegeln der Vorlade forderungssignale PD0 bis PD515, wenn das Körperauffrisch signal BRE auf den L-Pegel zurückgesetzt ist.

Die Blockwahlsignale BS0 bis BS127 sind jeweils mit einem der Speicherblöcke 72 im #0-Unterspeicherarray 71 verbunden, wohingegen die Blockwahlsignale BS128 bis BS255 jeweils mit einem der Speicherblöcke 72 im #1-Unterspeicherarray 71 ver bunden sind. Andererseits sind die Blockwahlsignale BS256 bis BS383 jeweils mit einem der Speicherblöcke 72 im #2-Unterspeicherarray 71 verbunden, wogegen die Blockwahlsig nale BS384 bis BS511 jeweils mit einem der Speicherblöcke 72 im #3-Unterspeicherarray 71 verbunden sind. In Abhängig keit von den Pegeln der Zeilenadressensignale RA8 und /RA8 und der Zeilenvordecodiersignale X16 bis X27 wird eines der Blockwahlsignale BS0 bis BS127 auf einen H-Pegel gesetzt, um den zugeordneten Speicherblock 72 in einen gewählten Zustand zu setzen. Ebenso wird in Abhängigkeit von den Pegeln der Zeilenadressensignale RA8 und /RA8 und der Zeilenvordeco diersignale X16 bis X27 eines der Blockwahlsignale BS128 bis BS255 auf einen H-Pegel gesetzt, um den zugeordneten Spei cherblock 72 in einen gewählten Zustand zu setzen. Ähnlich wird in Abhängigkeit von den Pegeln der Zeilenadressensig nale RA8 und /RA8 und der Zeilenvordecodiersignale X16 bis X27 eines der Blockwahlsignale BS256 bis BS383 auf einen H-Pegel gesetzt, um den zugeordneten Speicherblock 72 in einen gewählten Zustand zu setzen. Gleichzeitig wird in Abhängig keit von den Pegeln der Zeilenadressensignale RA8 und /RA8 und der Zeilenvordecodiersignale X16 bis X27 eines der Blockwahlsignale BS384 bis BS511 auf einen H-Pegel gesetzt, um den zugeordneten Speicherblock 72 in einen gewählten Zu stand zu setzen. Wenn beispielsweise (RA8, /RA8, X16, X17, X18, X19, X20, X21, X22, X23, X24, X25, X26, X27) = (L, H, H, L, L, L, H, L, L, L, H, L, L, L), dann sind die Block wahlsignale BS0, BS128, BS256 und BS384 auf einen H-Pegel gesetzt.

Außerdem ist jedes der Blockwahlsignale BSj verbunden mit den beiden Bitleitungsisolationsforderungssignalen /BID2j und /BID2j+1. Jeder der Speicherblöcke 72 ist somit mit zwei Bitleitungsisolationsforderungssignalen /BID2j verbunden. Die Bitleitungsisolationsforderungssignale /BID0, /BID256, /BID512 und BID768, die mit den Speicherblöcken 72 an den Rändern der Unterspeicherarrays 71 verbunden sind, sind im mer auf den VPP-Pegel gesetzt, ohne Rücksicht darauf, ob die mit den Randspeicherblöcken 72 verbundenen Blockwahlsignale BS0, BS128, BS256 und BS384 auf einen L-oder einen H-Pegel gesetzt sind. Ebenso sind die Bitleitungsisolationsforde rungssignale /BID255, /BID511, /BID767 und BID1023, die mit den Speicherblöcken 72 an den Rändern der Unterspeicherar rays 71 verbunden sind, immer auf den VPP-Pegel gesetzt, ohne Rücksicht darauf, ob die mit den Randspeicherblöcken 72 verbundenen Blockwahlsignale BS127, BS255, BS383 und BS511 auf einen L-oder einen H-Pegel gesetzt sind. Das heißt, da auf einer Seite jeden der Abtastverstärkerblöcke 111 an den Rändern der Unterspeicherarrays 71 nur ein benachbarter Speicherblock 72 vorhanden ist, teilen sich zwei Speicher blöcke 72 einen derartigen Randabtastverstärkerblock 111 nicht.

Die übrigen Bitleitungsisolationsforderungssignale /BID ändern sich von einem H-Pegel auf einen L-Pegel, um eine Isolation der Bitleitungen zu verlangen, wenn die Speicher blöcke 72, die den mit den Bitleitungsisolationsforderungs signalen /BID verbundenen Speicherblöcken 72 benachbart sind, gewählt sind. Wenn beispielsweise (RA8, /RA8, X16, X17, X18, X19, X20, X21, X22, X23, X24, X25, X26, X27) = (H, L, H, L, L, L, H, L, L, L, H, L, L, L), dann ändern sich die Blockwahlsignale BS1, BS129, BS257 und BS385, die mit den zweiten Speicherblöcken 72 ab den Rändern der Unterspeicher arrays 71 verbunden sind, von einem L-Pegel auf einen H-Pe gel, um die zugeordneten Speicherblöcke 72 zu wählen. Zu dieser Zeit ändern sich sowohl die Bitleitungsisolations forderungssignale /BID1, /BID257, /BID513 und /BID769 als auch die Bitleitungsisolationsforderungssignale /BID4, /BID260, /BID516 und /BID772, die mit jenen Speicherblöcken 72 verbunden sind, welche den gewählten zweiten Speicher blöcken 72 ab den Rändern der Unterspeicherarrays 71 be nachbart sind, von einem H-Pegel auf einen L-Pegel, um eine Isolation der Bitleitungen zu verlangen. Dies geschieht, da sich die Abtastverstärkerblöcke 111, die sich von jenen an den Rändern der Unterspeicherarrays 71 unterscheiden, zwei benachbarte Speicherblöcke 72 teilen.

Außerdem sind die Vorladeforderungssignale PD0, PD129, PD258 und PD387 entsprechend mit jenen Blockwahlsignalen BS0, BS128, BS256 und BS384 verbunden, welche mit den sich an den Rändern der Unterspeicherarrays 71 befindenden Speicher blöcken 72 verbunden sind, wogegen die Vorladeforderungssi gnale PD128, PD257, PD386 und PD515 entsprechend mit jenen Blockwahlsignalen BS127, BS255, BS383 und BS511 verbunden sind, welche mit den sich auch an den Rändern der Unterspei cherarrays 71 befindenden Speicherblöcken 72 verbunden sind. Die übrigen Vorladeforderungssignale PDp sind mit den beiden Blockwahlsignalen BSp-1 und BSp im #0-Unterspeicherarray 71, den beiden Blockwahlsignalen BSp-2 und BSp-1 im #1-Unter speicherarray 71, den beiden Blockwahlsignalen BSp-3 und BSp-2 im #2-Unterspeicherarray 71 und den beiden Blockwahl signalen BSp-4 und BSp-3 im #3-Unterspeicherarray 71 verbun den.

Ein beliebiges der Vorladeforderungssignale PD0 bis PD515 ändert sich von einem H-Pegel auf einen L-Pegel, um eine Vorladeunterbrechung zu verlangen, wenn wenigstens eines der mit den Vorladeforderungssignalen PD0 bis PD515 verbundenen Blockwahlsignale BSj auf einen H-Pegel gesetzt ist, um einen gewählten Zustand für die Speicherblöcke 72 anzuzeigen. Wenn beispielsweise (RA8, /RA8, X16, X17, X18, X19, X20, X21, X22, X23, X24, X25, X26, X27) = (H, L, H, L, L, L, H, L, L, L, H, L, L, L), dann ändern sich die Blockwahlsignale BS1, BS129, BS257 und BS385, die mit den zweiten Speicherblöcken 72 ab den Rändern der Unterspeicherarrays 71 verbunden sind, von einem L-Pegel auf einen H-Pegel, um einen gewählten Zu stand der zugeordneten Speicherblöcke 72 anzuzeigen. Zu die ser Zeit ändern sich die mit dem Blockwahlsignal BS1 verbun denen Vorladeforderungssignale PD1 und PD2, die mit dem Blockwahlsignal BS129 verbundenen Vorladeforderungssignale PD130 und PD131, die mit dem Blockwahlsignal BS257 verbun denen Vorladeforderungssignale PD259 und PD260 und die mit dem Blockwahlsignal BS385 verbundenen Vorladeforderungssi gnale PD388 und PD389 von einem H-Pegel auf einen L-Pegel, um eine Vorladeunterbrechung zu verlangen.

Die Bitleitungsisolationssteuerschaltung 121b umfaßt NOR-Schaltungen 121ba und Inverter 121bb, die durch das ver stärkte Potential VPP getrieben werden. Jede der NOR-Schal tungen 121ba und jeder der Inverter 121bb sind mit einem der Bitleitungsisolationsforderungssignale /BIDn verbunden. Die Bitleitungsisolationssteuerschaltung 121b vergrößert alle Bitleitungsisoliersignale /BLIn auf das verstärkte Potential VPP, wenn das Körperauffrischsignal BRE auf den H-Pegel ge setzt ist, um den Körperauffrischmodus anzuzeigen, oder än dert die Bitleitungsisoliersignale /BLIn, die mit den Spei cherblöcken verbunden sind, die den gemäß den Pegeln der Bitleitungsisolationsforderungssignale /BIDn gewählten Spei cherblöcken benachbart sind, von einem H-Pegel auf einen L-Pegel, wenn das Körperauffrischsignal BRE auf den L-Pegel zurückgesetzt ist.

Die Vorladesteuerschaltung 121c umfaßt NOR-Schaltungen 121ca und Inverter 121cb, die durch das verstärkte Potential VPP getrieben werden. Jede der NOR-Schaltungen 121ca und jeder der Inverter 121cb sind mit einem der Vorladeforderungssi gnale PDp verbunden. Die Vorladesteuerschaltung 121c vergrö ßert alle Vorladesignale PRp auf einen H-Pegel, um einen Vorladebetrieb anzuzeigen, wenn das Körperauffrischsignal BRE auf den H-Pegel gesetzt ist, um den Körperauffrischmodus anzuzeigen, oder ändert die Vorladesignale PRp, die mit den Speicherblöcken verbunden sind, die den gemäß den Pegeln der Vorladeforderungssignale PDp gewählten Speicherblöcken be nachbart sind, von einem H-Pegel auf einen L-Pegel, wenn das Körperauffrischsignal BRE auf den L-Pegel zurückgesetzt ist.

Eine in der Schaltung zum Erzeugen eines blockbezogenen Sig nals 120 verwendete Abtastverstärkerberechtigungssignal erzeugungsschaltung 122 wird unter Bezugnahme auf Fig. 16 erläutert. Wie in der Figur gezeigt, umfaßt die Abtastver stärkerberechtigungssignalerzeugungsschaltung 122 eine Masterabtastsignalerzeugungsschaltung 122a und eine Mehrzahl von Teilabtastverstärkerberechtigungssignalerzeugungsschal tungen 122b, von denen jede mit einem der Paare von p-Kanal- und n-Kanal-Abtastverstärkerberechtigungssignalen /PSEp und NSEp verbunden ist. Die Masterabtastsignalerzeugungsschal tung 122a erzeugt ein Master-n-Kanal-Abtastsignal MNS, das sich von einem L-Pegel auf einen H-Pegel ändert, nachdem seit einer Änderung des Zeilenadressenberechtigungssignals RE vom L-Pegel auf einen H-Pegel eine vorbestimmte Zeit ver strichen ist, und ein Master-p-Kanal-Abtastsignal MPS, das sich von einem L-Pegel auf einen H-Pegel ändert, nachdem das Master-n-Kanal-Abtastsignal MNS sich vom L-Pegel auf den H-Pegel geändert hat.

Die Teilabtastverstärkerberechtigungssignalerzeugungsschal tung 122b empfängt das Vorladeforderungssignal PDp, das Master-n-Kanal-Abtastsignal MNS, das Master-p-Kanal-Abtast signal MPS und das Körperauffrischsignal BRE. Wenn das Kör perauffrischsignal BRE auf den H-Pegel gesetzt ist, um den Körperauffrischmodus anzuzeigen, dann ändert die Teilabtast verstärkerberechtigungssignalerzeugungsschaltung 122b das p-Kanal-Abtastverstärkerberechtigungssignal /PSEp und das n-Kanal-Abtastverstärkerberechtigungssignal NSEp von dem L- und dem H-Pegel entsprechend auf einen H- und einen L-Pegel, um ohne Rücksicht auf die Pegel der anderen Eingangssignale die Abtastverstärker nicht betriebsberechtigt zu machen. Wenn das Körperauffrischsignal BRE auf den L-Pegel zurück gesetzt ist und das Vorladeforderungssignal PDp auch auf einen L-Pegel zurückgesetzt ist, um eine Vorladeunterbre chung zu verlangen, dann ändert die Teilabtastverstärkerbe rechtigungssignalerzeugungsschaltung 122b das n-Kanal-Ab tastverstärkerberechtigungssignal NSEp vom L-Pegel auf einen H-Pegel, um die n-Kanal-Abtastverstärker nicht betriebsbe rechtigt zu machen, wenn das Master-n-Kanal-Abtastsignal MNS sich vom L-Pegel auf einen H-Pegel ändert, und ändert sie nachfolgend das p-Kanal-Abtastverstärkerberechtigungssignal /PSEp vom H-Pegel auf einen L-Pegel, um die p-Kanal-Abtast verstärker betriebsberechtigt zu machen, wenn das Master-p-Kanal-Abtastsignal MPS sich vom L-Pegel auf einen H-Pegel ändert.

Wenn das Körperauffrischsignal BRE auf den L-Pegel zurückge setzt ist, dann ändern sich im Ergebnis 4 der 516 mit den gewählten Speicherblöcken verbundenen p-Kanal-Abtastverstär kerberechtigungssignale /PSEp vom H-Pegel auf einen L-Pegel, um die p-Kanal-Abtastverstärker betriebsberechtigt zu machen, während 4 der 516 mit den gewählten Speicherblöcken verbundenen n-Kanal-Abtastverstärkerberechtigungssignale NSEp sich vom L-Pegel auf einen H-Pegel ändern, um die n-Kanal-Abtastverstärker betriebsberechtigt zu machen.

Wenn beispielsweise (RA8, /RA8, X16, X17, X18, X19, X20, X21, X22, X23, X24, X25, X26, X27) = (H, L, H, L, L, L, H, L, L, L, H, L, L, L), dann ändern sich die Blockwahlsignale BS1, BS129, BS257 und BS385, die mit den zweiten Speicher blöcken 72 ab den Rändern der Unterspeicherarrays 71 verbun den sind, vom L-Pegel auf einen H-Pegel, um einen gewählten Zustand der zugeordneten Speicherblöcke 72 anzuzeigen. Zu dieser Zeit ändern sich die mit dem Blockwahlsignal BS1 ver bundenen p-Kanal-Abtastverstärkerberechtigungssignale /PSE1 und /PSE2, die mit dem Blockwahlsignal BS129 verbundenen p-Kanal-Abtastverstärkerberechtigungssignale /PSE130 und /PSE131, die mit dem Blockwahlsignal BS257 verbundenen p-Kanal-Abtastverstärkerberechtigungssignale /PSE259 und /PSE260 und die mit dem Blockwahlsignal BS385 verbundenen p-Kanal-Abtastverstärkerberechtigungssignale /PSE388 und /PSE389 von einem H-Pegel auf einen L-Pegel, um die p-Kanal-Abtastverstärker betriebsberechtigt zu machen. Ähnlich än dern sich die mit dem Blockwahlsignal BS1 verbundenen n-Ka nal-Abtastverstärkerberechtigungssignale NSE1 und NSE2, die mit dem Blockwahlsignal BS129 verbundenen n-Kanal-Abtastver stärkerberechtigungssignale NSE130 und NSE131, die mit dem Blockwahlsignal BS257 verbundenen n-Kanal-Abtastverstärker berechtigungssignale NSE259 und NSE260 und die mit dem Blockwahlsignal BS385 verbundenen n-Kanal-Abtastverstärker berechtigungssignale NSE388 und NSE389 von einem L-Pegel auf einen H-Pegel, um die n-Kanal-Abtastverstärker betriebsbe rechtigt zu machen.

Jede der Teilabtastverstärkerberechtigungssignalerzeugungs schaltungen 122b hat eine lokale Abtastsignalerzeugungs schaltung 122ba, die einen Inverter 122baa und NAND-Schal tungen 122bab und 122bac umfaßt. Die lokale Abtastsignaler zeugungsschaltung 122ba empfängt das Vorladeforderungssignal PDp, das Master-n-Kanal-Abtastsignal MNS und das Master-p-Kanal-Abtastsignal MPS, wobei sie ein lokales n-Kanal-Ab tastsignal LNSp und ein lokales p-Kanal-Abtastsignal LPSp ausgibt. Wenn das Vorladeforderungssignal PDp auf einen L-Pegel gesetzt ist, um eine Vorladeunterbrechung zu ver langen, dann ändert die lokale Abtastsignalerzeugungs schaltung 122ba das lokale n-Kanal-Abtastsignal LNSp vom H-Pegel auf einen L-Pegel, wenn das Master-n-Kanal-Abtastsign nal MNS sich vom L-Pegel auf einen H-Pegel ändert, und ändert sie danach das lokale p-Kanal-Abtastsignal LPSp vom H-Pegel auf einen L-Pegel, wenn das Master-p-Kanal-Abtastsig nal MPS sich vom L-Pegel auf einen H-Pegel ändert.

Außerdem hat jede der Teilabtastverstärkerberechtigungssig nalerzeugungsschaltungen 122b auch eine Abtastverstärker berechtigungssignalsteuerschaltung 122bb, die eine NOR-Schaltung 122bba, einen Inverter 122bbb, eine NOR-Schaltung 122bbc und Inverter 122bbd und 122bbe umfaßt. Die lokale Ab tastsignalerzeugungsschaltung 122ba empfängt das Körperauf frischsignal BRE, das lokale n-Kanal-Abtastsignal LNSp und das lokale p-Kanal-Abtastsignal LPSp. Wenn das Körperauf frischsignal BRE auf den H-Pegel gesetzt ist, um den Körper auffrischmodus anzuzeigen, dann ändert die Abtastverstärker berechtigungssignalsteuerschaltung 122bb das p-Kanal-Abtast verstärkerberechtigungssignal /PSEp und das n-Kanal-Abtast verstärkerberechtigungssignal NSEp von dem L- und dem H-Pe gel entsprechend auf einen H- und einen L-Pegel, um ohne Rücksicht auf die Pegel der anderen Eingangssignale die Ab tastverstärker nicht betriebsberechtigt zu machen. Wenn das Körperauffrischsignal BRE auf den L-Pegel gesetzt ist, dann ändert die Abtastverstärkerberechtigungssignalsteuerschal tung 122bb das p-Kanal-Abtastverstärkerberechtigungssignal /PSEp und das n-Kanal-Abtastverstärkerberechtigungssignal NSEp gemäß den entsprechenden Pegeln des lokalen p-Kanal-Abtastsignals LPSp und des lokalen n-Kanal-Abtastsignals LNSp.

Die Struktur der Speicherzelle 72c wird unter Bezugnahme auf Fig. 17 erläutert. Die Figur ist eine den Querschnitt von zwei benachbarten Speicherzellen 72c zeigende Darstellung, die durch Schneiden der beiden Speicherzellen 72c in einer Bitleitungsrichtung erhalten wird. Wie in der Figur darge stellt, umfaßt ein SOI- (Silizium-auf-Isolator-)Substrat 510 ein aus Silizium bestehendes Halbleitersubstrat 511, eine aus Siliziumoxid bestehende Isolationsschicht 512, die auf dem Halbleitersubstrat 511 gebildet ist, und eine Silizium halbleiterschicht 513, die auf der Isolatorschicht 512 ge bildet ist. Ein n-Kanal-MOS-Transistor 72cb in der Speicher zelle 72c umfaßt ein erstes n-Typ-Source/Drain 72cba, ein zweites n-Typ-Source/Drain 72cbb, einen p-Typ-Körper 72cbc, eine Gateisolationsschicht 72cbd und ein Gate 72cbe. Das erste n-Typ-Source/Drain 72cba ist auf der Siliziumhalblei terschicht 513 vorgesehen. Das zweite n-Typ-Source/Drain 72cbb ist auch auf der Siliziumhalbleiterschicht 513 an einer von dem ersten n-Typ-Source/Drain 72cba getrennten Stelle vorgesehen. Der p-Typ-Körper 72cbc ist auch auf der Siliziumhalbleiterschicht 513 an einer zwischen dem ersten n-Typ-Source/Drain 72cba und dem zweiten n-Typ-Source/Drain 72cbb liegenden Stelle vorgesehen. Die aus Siliziumoxid be stehende Gateisolationsschicht 72cbd ist auf dem p-Typ-Kör per 72cbc gebildet. Das Gate 72cbe ist auf der Gateisola tionsschicht 72cbd als Teil der Wortleitung 72a vorgesehen, wobei es die Gateisolationsschicht 72cbd in Verbindung mit dem p-Typ-Körper 72cbc bedeckt. Das zweite n-Typ-Source/Drain 72cbb teilen sich zwei benachbarte n-Kanal-MOS-Transistoren 72cb.

Außerdem ist ein Gebiet auf der Siliziumhalbleiterschicht 513, auf dem die beiden n-Kanal-MOS-Transistoren 72cb gebil det sind, durch einen mittels selektiven Oxidierens der Si liziumhalbleiterschicht 513 gebildeten LOCOS-Oxidfilm 513a (LOCOS: Lokale Oxidation des Siliziums) isoliert von dem n-Kanal-MOS-Transistor 72cb einer benachbarten Speicherzelle 72c. Es sei angemerkt, daß in der Figur die benachbarte Speicherzelle 72c selbst nicht dargestellt ist. Der mit dem ersten Source/Drain 72cba der n-Kanal-MOS-Transistoren 72cb verbundene Kondensator 72ca der Speicherzelle 72c umfaßt einen Speicherknoten 72caa, einen dielektrischen Film 72cab und eine Zellplatte 72cac. Der aus n-Typ-Polysilizium be stehende Speicherknoten 72caa dient als Elektrode des Kon densators 72ca. Der auf dem Speicherknoten 72caa gebildete dielektrische Film 72cab besteht aus einem Verbundfilm, der einen Siliziumoxidfilm und einen Siliziumnitridfilm umfaßt. Die als Elektrode des Kondensators 72ca dienende Zellplatte 72cac besteht aus n-Typ-Polysilizium. Die Zellplatte 72cac ist an einer den dielektrischen Film 72cab in Verbindung mit dem Speicherknoten 72caa bedeckenden Stelle vorgesehen. Die Zellplatte 72cac ist auf das Zellplattenpotential VCP fest gesetzt.

Die Bitleitungen 72ba (und 72bb) bestehen jeweils aus Alu minium und sind mit dem zweiten Source/Drain 72cbb der n-Kanal-MOS-Transistoren 72cb mittels eines aus n-Typ-Poly silizium bestehenden Anschlusses 72baa verbunden. Das Gate 72cbe der n-Kanal-MOS-Transistoren 72cb ist von dem Spei cherknoten 72caa des Kondensators 72ca und dem Anschluß 72baa mittels jeweils aus Polysiliziumoxid bestehender Zwi schenschichtisolatorfilme 521 und 523 isoliert. Andererseits sind die Zellplatte 72cac und der Anschluß 72baa mittels eines auch aus Polysiliziumoxid bestehenden Zwischenschicht isolatorfilms 524 voneinander isoliert. Außerdem ist die Bitleitung 72ba oder 72bb mittels eines Kontaktlochs 525a, das auf einem Zwischenschichtisolatorfilm 525 gebildet ist, mit dem Anschluß 72baa verbunden. Obere Schichten 72aa der Wortleitung 72a, die aus Aluminium bestehen, sind in vorbe stimmten Abständen gebildet. Ein Abschnitt jeder der oberen Schichten 72aa ist mit einer unteren Schicht 72ab verbunden, welche aus dem Polysilizium zum Bilden des Gates 72cbe des n-Kanal-MOS-Transistors 72cb besteht. Auf diese Weise wird der Widerstand der Wortleitung 72a verkleinert. Die oberen Schichten 72aa sind durch einen auch aus Polysiliziumoxid bestehenden Zwischenschichtisolatorfilm 526 isoliert.

Die untere Schicht 72ab der Wortleitung 72a ist über einem auch aus Polysiliziumoxid bestehenden Zwischenschichtisola torfilm 522 angeordnet. Die untere Schicht 72ab dient als Gate des n-Kanal-MOS-Transistors 72cb der benachbarten Spei cherzelle 72c, die in der Figur nicht dargestellt ist.

Die im DRAM DM ausgeführten normalen Lese-/Schreibopera tionen werden unter Bezugnahme auf Fig. 18 wie folgt er läutert. Zuerst wird das Zeilenadressenberechtigungssignal RE solange auf einen L-Pegel zurückgesetzt, wie in Fig. 18(f) gezeigt, bis das externe Zeilenadressenstrobesignal ext/RAS bei einer Zeit t0 von einem einen Bereitschaftszu stand anzeigenden H-Pegel auf einen L-Pegel geändert wird, wie in Fig. 18(a) dargestellt. Folglich sind die lokalen Signale mit verstärkter Spannung LB0 bis LB3 alle auf einem L-Pegel, wie in Fig. 18(i) gezeigt, und ist das Potential WLt aller Wortleitungen 72a auf das Massepotential VSS zu rückgesetzt, wie in Fig. 18(j) gezeigt. Im Ergebnis nimmt der n-Kanal-MOS-Transistor 72cb in der Speicherzelle 72c einen nichtleitenden Zustand ein, wodurch es der Speicher zelle 72c erlaubt ist, in einem Zustand zum Behalten der in ihr gespeicherter Daten zu bleiben.

Außerdem werden die Bitleitungsisoliersignale BLIn alle auf das Potential der verstärkten Spannung VPP vergrößert, wie in Fig. 18(h) gezeigt, wodurch alle Paare von Bitleitungen 72b in einen Zustand gesetzt werden, in dem sie mit dem zu geordneten Abtastverstärker 111b und der Bitleitungsvor lade-/Bitleitungsausgleichsschaltung 111c verbunden sind. Ferner werden die Vorladesignale PRp alle auf einen H-Pegel vergrößert, wie in Fig. 18(g) gezeigt. Das Körperauffrisch signal BRE ist auf dem L-Pegel, wie in Fig. 18(e) gezeigt, und die Bitleitungsversorgungspotentialsteuerschaltung 113 setzt das Bitleitungsversorgungspotential VBL auf das Bit leitungsvorladepotential VBLP. Folglich lädt die Bitlei tungsvorlade-/Bitleitungsausgleichsschaltung 111c die Po tentiale BLs und /BLs (wo s = 0, 1, . . ., 1.023) der Bitlei tungen 72ba und 72bb auf das Bitleitungsvorladepotential VBLP, das gleich (VCC + VSS)/2 ist, vor und gleicht sie auf dasselbe aus, wie in Fig. 18(p) gezeigt, wogegen die Schal tung zum Vorladen/Ausgleichen der Leitung für das gemeinsame Source 111d die Potentiale PCSp und NCSp der entsprechenden Leitung für das gemeinsame Source für den p-Kanal und der jenigen für den p-Kanal 111e und 111f auch auf das Vorlade potential VBLP vorladen und sie auf dasselbe ausgleichen, wie in Fig. 18(n) gezeigt.

Außerdem werden das p-Kanal- und das n-Kanal-Abtastverstär kerberechtigungssignal /PSEp und NSEp entsprechend auf einen H- und einen L-Pegel gesetzt, wie in Fig. 18(m) gezeigt. Folglich werden der p-Kanal-MOS-Transistor 111ha und der n-Kanal-MOS-Transistor 111hb, die in der Abtastverstärkerakti vierungsschaltung 111h verwendet werden, beide in einen nichtleitenden Zustand gesetzt. Im Ergebnis bleiben das Po tential PCSp der Leitung für das gemeinsame Source für den p-Kanal 111e und das Potential NCSp der Leitung für das ge meinsame Source für den n-Kanal 111f auf dem Pegel des Bit leitungsvorladepotentials VBLP, wie in Fig. 18(n) gezeigt, wodurch verursacht wird, daß alle Abtastverstärker 111b einen nichtaktiven Zustand einnehmen.

Außerdem werden die Spaltenwahlsignale CSLk alle auf einen L-Pegel gesetzt, wie es in Fig. 18(q) gezeigt ist. Daher nehmen die n-Kanal-MOS-Transistoren 112ca und 112cb, die in der das Spaltenwahlsignal CSLk empfangenden lokalen I/O-Gat terschaltung 112c verwendet werden, beide einen nichtleiten den Zustand ein, wobei sie das Paar von Bitleitungen 72b und das Paar von lokalen I/O-Leitungen 112b voneinander isolie ren. Ebenso werden alle Wahlsignale SELp auch auf einen L-Pegel gesetzt, wie es in Fig. 18(k) gezeigt ist. Daher nehmen die n-Kanal-MOS-Transistoren 112ea und 112eb, die in der das Wahlsignal SELp empfangenden globalen I/O-Gatter schaltung 112e verwendet werden, beide einen nichtleitenden Zustand ein, wobei sie das Paar von globalen I/O-Leitungen 112d und das Paar von lokalen I/O-Leitungen 112b voneinander isolieren. Zu dieser Zeit wird mittels der Lese-/Schreib steuerschaltung 130 der I/O-Puffer 140 deaktiviert. Im Er gebnis nehmen die durch den I/O-Puffer 140 ausgegebenen Da ten Dq einen Hochimpedanzzustand ein, wie es in Fig. 18(r) gezeigt ist.

Wenn das externe Zeilenadressenstrobesignal ext/RAS zu einer Zeit t0 vom H-Pegel auf einen L-Pegel verkleinert wird, wie es in Fig. 18(a) gezeigt ist, dann ändert sich das durch den /RAS-Puffer 20 ausgegebene Zeilenadressenstrobesignal /RAS auch vom H-Pegel auf einen L-Pegel. Da das durch die Auffrischsteuerschaltung 40 ausgegebene CBR-Ermittlungssi gnal CBR auf dem L-Pegel bleibt, so wie es ist, wie in Fig. 18(d) gezeigt, liest der Adressenpuffer 50 die Adressensi gnale Ai ein und verriegelt sie dann, und da das Zeilen adressenberechtigungssignal RE sich zu einer Zeit t1 von einem L-Pegel auf einen H-Pegel ändert, wie es in Fig. 18(f) gezeigt ist, setzt der Adressenpuffer 50 die Zeilen adressenstrobesignale RAi auf Pegel derselben Logik wie die verriegelten Adressensignale Ai und die Zeilenadressen strobesignale /RAi auf Pegel der invertierten Logik der Adressensignale Ai.

Die Vorladesignalerzeugungsschaltung 121 ändert das Vorlade signal PRp, das gemäß den Pegeln der Zeilenadressenstrobesignale RA8 und /RA8 und der Zeilenvordecodiersignale X16 bis X27 (das heißt gemäß den Pegeln der Zeilenadressenstrobesignale RA8 und /RA8 bis RA14 und /RA14) gewählt wird, vom H-Pegel auf einen L-Pegel, wie es in Fig. 18(g) gezeigt ist. Wenn die Bitleitungsvorlade-/Bitleitungsausgleichsschaltung 111c, die mit dem gemäß den Pegeln der Zeilenadressenstrobe signale RA8 und /RA8 und der Zeilenvordecodiersignale X16 bis X27 gewählten Speicherblock 72 verbunden ist, dieses Vorladesignal PRp empfängt, dann unterbricht sie den Be trieb, um die Bitleitungen 72ba und 72bb vorzuladen und anzugleichen, während die mit dem gewählten Speicherblock 72 verbundene Schaltung zum Vorladen/Ausgleichen der Leitung für das gemeinsame Source 111d auch den Betrieb unterbricht, um sowohl die Leitung für das gemeinsame Source für den p-Kanal 111e als auch diejenige für den n-Kanal 111f vorzu laden und anzugleichen.

Außerdem hält die Bitleitungsisolations/Vorladesignalerzeu gungsschaltung 121 das Bitleitungsisoliersignal /BLIn, das mit dem gemäß den Pegeln der Zeilenadressenstrobesignale RA8 und /RA8 bis RA14 und /RA14 gewählten Speicherblock 72 ver bunden ist, zu einer Zeit t2 auf dem Potential der verstärk ten Spannung VPP, so wie es ist, wie in Fig. 18(h) gezeigt, aber verkleinert sie das Bitleitungsisoliersignal /BLIn, das mit dem dem gewählten Speicherblock 72 benachbarten Spei cherblock 72 verbunden ist, vom H-Pegel auf einen L-Pegel, wodurch sie verursacht, daß die Isolationsgatterschaltung 112a das in dem benachbarten Speicherblock 72 enthaltene Paar von Bitleitungen 72b isoliert von dem Abtastverstärker 111b und der Bitleitungsvorlade/Bitleitungsausgleichsschal tung 111c.

Ferner vergrößert die Schaltung zum Erzeugen eines blockbe zogenen Signals 120 das Wahlsignal SELp, das mit dem gemäß den Pegeln der Zeilenadressenstrobesignale RA8 und /RA8 bis RA14 und /RA14 gewählten Speicherblock 72 verbunden ist, vom L-Pegel auf einen H-Pegel, wie es in Fig. 18(k) gezeigt ist, wobei sie das mit dem gewählten Speicherblock 72 ver bundene Paar von lokalen I/O-Leitungen 112b mittels der glo balen I/O-Gatterschaltung 112e verbindet mit dem mit dem Paar von lokalen I/O-Leitungen 112b verbundenen Paar von globalen I/O-Leitungen 112d.

Wenn eines der gemäß den Pegeln der Zeilenadressenstrobesi gnale RA0, /RA0, RA1 und /RA1 gewählten lokalen Signale mit verstärkter Spannung LB0 bis LB3 auf den im Vergleich zu dem Stromversorgungspotential VCC größeren Pegel der verstärkten Spannung für die Wortleitung zu einer Zeit t3 vergrößert wird, wie in Fig. 18(i) gezeigt, dann nimmt das Potential WLt der gemäß den Pegeln der Zeilenadressenstrobesignale RAi und /RAi gewählten Wortleitungen 72a auch auf den Pegel der verstärkten Spannung für die Wortleitung zu, wie in Fig. 18(g) gezeigt. Genau genommen wird aus jedem der Speicher arrays 71 ein Speicherblock 72 und aus jedem der gewählten Speicherblöcke 72 eine Wortleitung 72a gewählt.

Der n-Kanal-MOS-Transistor 72cb, der in jeder der 8k mit jeder der gewählten Wortleitungen 72a verbundenen Speicher zellen 72c verwendet wird, nimmt einen leitenden Zustand ein, wobei er erlaubt, daß zwischen der zweiten Elektrode des Kondensators 72ca und entweder der Bitleitung 72ba oder der Bitleitung 72bb elektrische Ladung übertragen wird. Die Potentiale BLs oder /BLs der Bitleitung 72ba oder 72bb wer den in Abhängigkeit davon, ob die in dem Kondensator 72ca der Speicherzelle 72c gespeicherten Daten durch einen H- oder einen L-Pegel dargestellt werden, auf einen Pegel ver größert oder verkleinert, der entsprechend ein wenig größer oder kleiner als das Bitleitungsvorladepotential VBLP ist, wie in Fig. 18(p) gezeigt. Es sei angemerkt, daß die Figur ein Beispiel zeigt, bei dem die in dem Kondensator 72ca ge speicherten Daten durch einen L-Pegel dargestellt werden.

Wenn das mit dem gewählten Speicherblock 72 verbundene n-Ka nal-Abtastverstärkerberechtigungssignal NSEp zu einer Zeit t4 von einem L-Pegel auf einen H-Pegel vergrößert wird, wie es in Fig. 18(m) gezeigt ist, dann nimmt der n-Kanal-MOS-Transistor 111hb, der in der dieses n-Kanal-Abtastverstär kerberechtigungssignal NSEp empfangenden Abtastverstärkerak tivierungsschaltung 111h verwendet wird, einen leitenden Zu stand ein, wobei er verursacht, daß das Potential NCSp der Leitung für das gemeinsame Source für den n-Kanal 111f auf das Massepotential VSS zurückgesetzt wird, wie in Fig. 18(n) gezeigt. Im Ergebnis verkleinert ein die n-Kanal-MOS-Transistoren 111bc und 111bd des Abtastverstärkers 111b um fassender n-Kanal-Abtastverstärker das eine der Potentiale der Bitleitungen 72ba und 72bb, das heißt entweder das BLs oder das /BLs, welches zu verkleinernde Potential ein wenig kleiner als das andere ist, auf das Massepotential VSS, wie es in Fig. 18(p) gezeigt ist.

Wenn danach das mit dem gewählten Speicherblock 72 verbun dene p-Kanal-Abtastverstärkerberechtigungssignal /PSEp zu einer Zeit t5 vom H-Pegel auf einen L-Pegel verkleinert wird, wie in Fig. 18(m) gezeigt, dann nimmt der p-Kanal-MOS-Transistor 111ha, der in der dieses p-Kanal-Abtastver stärkerberechtigungssignal /PSEp empfangenden Abtastverstär keraktivierungsschaltung 111h verwendet wird, einen leiten den Zustand ein, wodurch er verursacht, daß das Potential PCSp der Leitung für das gemeinsame Source für den p-Kanal 111e auf das Stromversorgungspotential VCC zunimmt, wie es in Fig. 18(n) gezeigt ist. Im Ergebnis vergrößert ein die p-Kanal-MOS-Transistoren 111ba und 111bb des Abtastverstär kers 111b umfassender p-Kanal-Abtastverstärker das eine der Potentiale der Bitleitungen 72ba und 72bb, das heißt ent weder das BLs oder das /BLs, welches zu vergrößernde Poten tial ein wenig größer als das andere ist, auf das Stromver sorgungspotential VCC, wie es in Fig. 18(p) gezeigt ist.

Auf diese Weise wird ein kleiner Potentialunterschied, der zwischen den das Paar von Bitleitungen 72b bildenden Bit leitungen 72ba und 72bb entwickelt wird, durch den Abtast verstärker 111b verstärkt. Wenn danach das externe Spalten adressenstrobesignal ext/CAS zu einer Zeit t6 vom H-Pegel auf einen L-Pegel zurückgesetzt wird, wie in Fig. 18(b) gezeigt, dann wird das durch den /CAS-Puffer 30 ausgegebene Spaltenadressenstrobesignal /CAS auch vom H-Pegel auf einen L-Pegel ebenso zurückgesetzt. Wenn der Adressenpuffer 50 dieses Spaltenadressenstrobesignal /CAS empfängt, dann ver riegelt er die Adressensignale Ai und setzt die Spalten adressensignale CAi auf Pegel derselben Logik wie die ver riegelten Adressensignale Ai und die Spaltenadressensignale /CAi auf Pegel der invertierten Logik der verriegelten Adressensignale Ai. Das gemäß den Pegeln der Spaltenadres sensignale CAi und /CAi gewählte Spaltenwahlsignal CSLk wird zu einer Zeit t7 vom L-Pegel auf einen H-Pegel vergrößert, wie es in Fig. 19(q) gezeigt ist. Es sei angemerkt, daß für jede Zeile der Unterspeicherblöcke 73 ein Spaltenwahlsignal CSLk gewählt wird. Das Paar von Bitleitungen 72b, das mit demjenigen Spaltenwahlsignal CSLk verbunden ist, das auf den H-Pegel vergrößert ist, wird gewählt, so daß es mit dem Paar von lokalen I/O-Leitungen 112b mittels der lokalen I/O-Gat terschaltung 112c verbunden wird, wobei es erlaubt, daß der Potentialunterschied zwischen den das Paar von Bitleitungen 72b bildenden Bitleitungen 72ba und 72bb, welcher Potential unterschied mittels des Abtastverstärkers 111b verstärkt worden ist, in das Paar von globalen I/O-Leitungen 112d durch das Paar von lokalen I/O-Leitungen 112b hindurch ge schickt wird.

Wenn ferner das Schreibsteuersignal /W auf einen H-Pegel vergrößert ist, während das externe Ausgangsberechtigungs signal ext/OE auf einen L-Pegel zurückgesetzt ist, dann wird der Eingangs-/Ausgangspuffer 140 mittels der Lese-/Schreib steuerschaltung 130 in einen Leseberechtigungszustand akti viert, wobei er erlaubt, daß aus ihm Daten ausgegeben wer den. Wie vorstehend beschrieben, werden die in den Speicher zellen 72c gespeicherten Daten in das Paar von globalen I/O-Leitungen 112d übertragen. Die 32-bit-Daten Dq, die einigen der übertragenen Daten entsprechen, die gemäß den Pegeln der Datenwahlsignale DSm gewählt sind, werden zu einer Zeit t8 ausgegeben, wie es in Fig. 18(r) gezeigt ist. Wenn das Schreibsteuersignal /W auf einen L-Pegel verkleinert ist, während das externe Ausgangsberechtigungssignal ext/OE auf einen H-Pegel vergrößert ist, wird der Eingangs-/Ausgangs puffer 140 mittels der Lese-/Schreibsteuerschaltung 130 in einen Schreibberechtigungszustand aktiviert, wobei er er laubt, daß in ihn Daten eingegeben werden. Die 32 Paare von globalen I/O-Leitungen 112d, die aus den 128 Paaren von glo balen I/O-Leitungen 112d gemäß den Pegeln der Datenwahlsignale DSm gewählt sind, werden auf Potentiale gesetzt, die 32 Eingangsbits der Daten Dq darstellen, wobei jedes Paar verbunden ist mit einem der 32 Bits, wie in Fig. 18(s) ge zeigt. Auf diese Weise werden die Daten Dq in die 32 Spei cherzellen 72c mittels der Paare von lokalen I/O-Leitungen 112b, die mit den Paaren von globalen I/O-Leitungen 112d und den Paaren von Bitleitungen 72b verbunden sind, geschrieben.

Wenn danach das externe Zeilenadressenstrobesignal ext/RAS zu einer Zeit t9 vom L-Pegel auf einen H-Pegel vergrößert wird, wie es in Fig. 18(a) gezeigt ist, dann wird folglich das Zeilenadressenberechtigungssignal RE vom H-Pegel auf einen L-Pegel zurückgesetzt, wie es in Fig. 18(f) gezeigt ist. Gleichzeitig wird das Potential WLt aller Wortleitungen 72a vom H-Pegel auf einen L-Pegel zurückgesetzt, wie es in Fig. 18(j) gezeigt ist, während die Bitleitungsisoliersi gnale /BLIn alle auf den VPP-Pegel vergrößert werden, wie in Fig. 18(h) gezeigt. Die lokalen Signale mit verstärkter Spannung LB0 bis LB3 werden alle vom H-Pegel auf einen L-Pe gel verkleinert, wie in Fig. 18(i) gezeigt, und die Wahlsig nale SELp werden alle vom H-Pegel auf einen L-Pegel ver kleinert, wie in Fig. 18(k) gezeigt. Die Spaltenwahlsignale CSLk werden alle vom H-Pegel auf einen L-Pegel geändert, wie in Fig. 18(q) gezeigt, während die p-Kanal-Abtastverstär kerberechtigungssignale /PSEp alle vom L-Pegel auf einen H-Pegel vergrößert werden, wie in Fig. 18(m) gezeigt. Die n-Kanal-Abtastverstärkerberechtigungssignale NSEp werden alle vom H-Pegel auf einen L-Pegel zurückgesetzt, wie auch in Fig. 18(m) gezeigt.

Außerdem werden die Vorladesignale PRp alle vom L-Pegel auf einen H-Pegel vergrößert, wie in Fig. 18(g) gezeigt. Wenn die Bitleitungsvorlade-/Bitleitungsausgleichsschaltung 111c dieses Vorladesignal PRp empfängt, dann lädt sie die Poten tiale BLs und /BLs des Paares von Bitleitungen 72b auf das Bitleitungsvorladepotential VBLP vor und gleicht sie auf dasselbe aus, wie in Fig. 18(p) gezeigt. Wenn die Schaltung zum Vorladen/Ausgleichen der Leitung für das gemeinsame Source 111d dieses Vorladesignal PRp empfängt, dann lädt sie ebenso die Potentiale PCSp und NCSp der Leitung für das gemeinsame Source für den p-Kanal 111e und derjenigen für den n-Kanal 111f auf das Bitleitungsvorladepotential VBLP vor und gleicht sie auf dasselbe aus, wie in Fig. 18(n) gezeigt.

Der CBR-Auffrischbetrieb des DRAM DM wird unter Bezugnahme auf Fig. 19 wie folgt erläutert. Insbesondere wird ein CBR-Auffrischbetrieb erläutert, bei dem im vorhergehenden CBR-Auffrischzyklus der Körperauffrischmodus nicht festgesetzt wurde. Das heißt, es wird ein CBR-Auffrischbetrieb erläu tert, bei dem am Beginn seines CBR-Auffrischzyklus die Auf frischadresse mit einem Inkrement versehen wird. Ein CBR-Auffrischbetrieb, bei dem im vorhergehenden CBR-Auffrisch zyklus der Körperauffrischmodus festgesetzt wurde, ist der selbe wie ein CBR-Auffrischbetrieb, bei dem im vorhergehen den CBR-Auffrischzyklus der Körperauffrischmodus nicht festgesetzt wird, außer daß im Fall des ersteren die Auf frischadresse nicht mit einem Inkrement versehen wird.

Bevor das externe Zeilenadressenstrobesignal ext/RAS sich zunächst von einem H-Pegel auf einen L-Pegel ändert, ändert sich das externe Spaltendressenstrobesignal ext/CAS zu einer Zeit t0 von einem H-Pegel auf einen L-Pegel, wie es in Fig. 19(b) gezeigt ist. Wenn das externe Spaltenadressenstrobe signal ext/CAS sich zu einer Zeit t1 vom H-Pegel auf einen L-Pegel ändert, wie es in Fig. 19(a) gezeigt ist, dann wird das CBR-Ermittlungssignal CBR von einem L-Pegel auf einen H-Pegel vergrößert, wie es in Fig. 19(d) gezeigt ist. Zu dieser Zeit verriegelt der Adressenpuffer 50 die Adressen signale Ai nicht, wobei er alle Spaltenadressensignale CAi und /CAi auf einen L-Pegel setzt. Dies beruht darauf, daß das externe Zeilenadressenstrobesignal ext/RAS sich nicht von einem H-Pegel auf einen L-Pegel ändert, bevor das ex terne Spaltenadressenstrobesignal ext/CAS sich von einem H-Pegel auf einen L-Pegel ändert. Im Ergebnis wird das durch den Spaltendecodierer 100 ausgegebene Spaltenwahlsignal CSLk auf dem L-Pegel gehalten, wie es in Fig. 19(q) gezeigt ist. Wenn außerdem die Schaltung zum Erzeugen eines blockbezoge nen Signals 120 das CBR-Ermittlungssignal CBR, das auf den H-Pegel vergrößert worden ist, empfängt, dann hält sie alle Wahlsignale SELp auf dem L-Pegel, wie in Fig. 19(k) ge zeigt, welche Wahlsignale SELp verwendet werden zum Verbin den des Paares von lokalen I/O-Leitungen 112b mit dem Paar von globalen I/O-Leitungen 112d.

Wenn außerdem das CBR-Ermittlungssignal CBR sich von einem L-Pegel auf einen H-Pegel ändert, dann wird die durch die Auffrischadressensignale REFAi dargestellte Auffrischadresse mit einem Inkrement versehen, wie in Fig. 19(c) gezeigt. Da das Körperauffrischsignal BRE auf dem L-Pegel gehalten wird, so wie es ist, wie in Fig. 19(e) gezeigt, ändert sich das Zeilenadressenberechtigungssignal RE zu einer Zeit t2 von einem L-Pegel auf einen H-Pegel, wie in Fig. 19(f) gezeigt, wenn das externe Zeilenadressenstrobesignal ext/RAS sich vom H-Pegel auf einen L-Pegel ändert. Da das CBR-Ermittlungssig nal CBR auf den H-Pegel gesetzt ist, setzt der Adressenpuf fer 50 die Zeilenadressensignale RAi auf Pegel derselben Lo gik wie die durch die Auffrischsteuerschaltung 40 erzeugten Auffrischadressensignale REFAi und die Zeilenadressensignale /RAi auf Pegel der invertierten Logik der Auffrischadressen signale Ai, wenn das Zeilenadressenberechtigungssignal RE sich auf einen H-Pegel ändert.

Die Bitleitungsisolations-/Bitleitungsvorladesignalerzeu gungsschaltung 121 setzt das Vorladesignal PRp, das gemäß den Pegeln der Zeilenadressenstrobesignale RA8 und /RA8 und der Zeilenvordecodiersignale X16 bis X27 (das heißt gemäß den Pegeln der Zeilenadressenstrobesignale RA8 und /RA8 bis RA14 und /RA14) gewählt ist, auf einen L-Pegel, wie es in Fig. 19(g) gezeigt ist. Wenn die Bitleitungsvorlade-/Bit leitungsausgleichsschaltung 111c, die mit dem gemäß den Pe geln der Zeilenadressenstrobesignale RA8 und /RA8 und der Zeilenvordecodiersignale X16 bis X27 gewählten Speicherblock 72 verbunden ist, dieses Vorladesignal PRp empfängt, dann unterbricht sie den Betrieb, um die Bitleitungen 72ba und 72bb vorzuladen und auszugleichen, und die mit dem gewählten Speicherblock 72 verbundene Schaltung zum Vorladen/Ausglei chen der Leitung für das gemeinsame Source 111d unterbricht auch den Betrieb, um sowohl die Leitung für das gemeinsame Source für den p-Kanal 111e als auch diejenige für den n-Kanal 111f vorzuladen und auszugleichen.

Außerdem hält die Bitleitungsisolations/Vorladesignalerzeu gungsschaltung 121 das Bitleitungsisoliersignal /BLIn, das mit dem gemäß den Pegeln der Zeilenadressenstrobesignale RA8 und /RA8 bis RA14 und /RA14 gewählten Speicherblock 72 ver bunden ist, zu einer Zeit t3 auf dem Potential der verstärk ten Spannung VPP, so wie es ist, wie in Fig. 19(h) gezeigt, aber verkleinert sie das Bitleitungsisoliersignal /BLIn, das mit dem dem gewählten Speicherblock 72 benachbarten Spei cherblock 72 verbunden ist, vom H-Pegel auf einen L-Pegel, wodurch sie verursacht, daß die Isolationsgatterschaltung 112a das in dem benachbarten Speicherblock 72 enthaltene Paar von Bitleitungen 72b isoliert von dem Abtastverstärker 111b und der Bitleitungsvorlade/Bitleitungsausgleichsschal tung 111c.

Wenn eines der gemäß den Pegeln der Zeilenadressenstrobesi gnale RA0, /RA0, RA1 und /RA1 gewählten lokalen Signale mit verstärkter Spannung LB0 bis LB3 auf den im Vergleich zu dem Stromversorgungspotential VCC größeren Pegel der verstärkten Spannung der Wortleitung zu einer Zeit t4 vergrößert wird, wie in Fig. 19(i) gezeigt, dann nimmt das Potential WLt der gemäß den Pegeln der Zeilenadressenstrobesignale RAi und /RAi gewählten Wortleitung 72a auch auf den Pegel der ver stärkten Spannung für die Wortleitung zu, wie in Fig. 19(g) gezeigt. Genau genommen wird aus jedem der Speicherarrays 71 ein Speicherblock 72 und aus jedem der gewählten Speicher blöcke 72 eine Wortleitung 72a gewählt.

Der n-Kanal-MOS-Transistor 72cb, der in jeder der 8k mit jeder der gewählten Wortleitungen 72a verbundenen Speicher zellen 72c verwendet wird, nimmt einen leitenden Zustand ein, wobei er erlaubt, daß zwischen der zweiten Elektrode des Kondensators 72ca und entweder der Bitleitung 72ba oder der Bitleitung 72bb elektrische Ladung übertragen wird. Die Potentiale BLs oder /BLs der Bitleitung 72ba oder 72bb wer den in Abhängigkeit davon, ob die in dem Kondensator 72ca gespeicherten Daten durch einen H- oder einen L-Pegel darge stellt werden, auf einen Pegel vergrößert oder verkleinert, welcher entsprechend ein wenig größer oder kleiner als das Bitleitungsvorladepotential VBLP ist, wie in Fig. 19(p) ge zeigt. Es sei angemerkt, daß die Figur ein Beispiel zeigt, bei dem die im Kondensator 72ca gespeicherten Daten durch einen L-Pegel dargestellt werden.

Wenn das mit dem gewählten Speicherblock 72 verbundene n-Kanal-Abtastverstärkerberechtigungssignal NSEp zu einer Zeit t5 vom L-Pegel auf einen H-Pegel vergrößert wird, wie es in Fig. 19(m) gezeigt ist, dann nimmt der n-Kanal-MOS-Transi stor 111hb, der in der dieses n-Kanal-Abtastverstärkerbe rechtigungssignal NSEp empfangenden Abtastverstärkeraktivie rungsschaltung 111h verwendet wird, einen leitenden Zustand ein, wobei er verursacht, daß das Potential NCSp der Leitung für das gemeinsame Source für den n-Kanal 111f auf das Mas sepotential VSS zurückgesetzt wird, wie in Fig. 19(n) ge zeigt. Im Ergebnis verkleinert ein die n-Kanal-MOS-Transi storen 111bc und 111bd des Abtastverstärkers 111b umfassen der n-Kanal-Abtastverstärker das eine der Potentiale der Bitleitungen 72ba und 72bb, das heißt entweder das BLs oder das /BLs, welches zu verkleinernde Potential ein wenig klei ner als das andere ist, auf das Massepotential VSS, wie es in Fig. 19(p) gezeigt ist.

Wenn danach das mit dem gewählten Speicherblock 72 verbun dene p-Kanal-Abtastverstärkerberechtigungssignal /PSEp zu einer Zeit t6 vom H-Pegel auf den L-Pegel zurück verkleinert wird, wie es in Fig. 19(m) gezeigt ist, dann nimmt der p-Kanal-MOS-Transistor 111ha, der in der dieses p-Kanal-Ab tastverstärkerberechtigungssignal /PSEp empfangenden Abtast verstärkeraktivierungsschaltung 111h verwendet wird, einen leitenden Zustand ein, wodurch er verursacht, daß das Poten tial PCSp der Leitung für das gemeinsame Source für den p-Kanal 111e auf das Stromversorgungspotential VCC zunimmt, wie es in Fig. 19(n) gezeigt ist. Im Ergebnis vergrößert ein die p-Kanal-MOS-Transistoren 111ba und 111bb des Ab tastverstärkers 111b umfassender p-Kanal-Abtastverstärker das größere der Potentiale der Bitleitungen 72ba und 72bb, das heißt entweder das BLs oder das /BLs, welches zu vergrö ßernde Potential ein wenig größer als das andere ist, auf das Stromversorgungspotential VCC, wie es in Fig. 19(p) ge zeigt ist.

Auf diese Weise wird durch den Abtastverstärker 111b eine kleine Potentialdifferenz, die zwischen den das Paar von Bitleitungen 72b bildenden Bitleitungen 72ba und 72bb ent wickelt wird, verstärkt. Wenn danach das externe Zeilen adressenstrobesignal ext/RAS zu einer Zeit t7 vom L-Pegel auf einen H-Pegel gesetzt wird, wie in Fig. 19(a) gezeigt, dann wird folglich das Zeilenadressenberechtigungssignal RE vom H-Pegel auf einen L-Pegel zurückgesetzt, wie in Fig. 19(f) gezeigt, und ändert sich das Potential WLt aller Wort leitungen 72a auch vom H-Pegel auf einen L-Pegel, wie in Fig. 19(j) gezeigt. Im Ergebnis werden in der mit der gewähl ten Bitleitung 72a verbundenen Speicherzelle 72c die Daten mit dem H- oder dem L-Pegel von neuem gespeichert, wodurch die Speicherzelle 72c aufgefrischt wird. Wenn außerdem das Zeilenadressenberechtigungssignal RE sich von einem H-Pegel auf einen L-Pegel ändert, dann werden alle Bitleitungsiso liersignale /BLIn auf das verstärkte Potential VPP vergrö ßert, wie in Fig. 19(h) gezeigt. Die lokalen Signale mit verstärkter Spannung LB0 bis LB3 werden alle auf einen L-Pegel verkleinert, wie in Fig. 19(i) gezeigt, wogegen die p-Kanal- und die n-Kanal-Abtastverstärkerberechtigungssi gnale /PSEp und NSEp alle von dem L- und dem H-Pegel ent sprechend auf einen H- und einen L-Pegel gesetzt werden, wie in Fig. 19(m) gezeigt.

Außerdem werden die Vorladesignale PRp alle vom L-Pegel auf einen H-Pegel vergrößert, wie in Fig. 19(g) gezeigt. Wenn die Bitleitungsvorlade-/Bitleitungsausgleichsschaltung 111c dieses Vorladesignal PRp empfängt, dann lädt sie die Poten tiale BLs und /BLs des Paares von Bitleitungen 72b auf das Bitleitungsvorladepotential VBLP vor und gleicht sie auf dasselbe aus, wie in Fig. 19(p) gezeigt. Wenn die Schaltung zum Vorladen/Ausgleichen der Leitung für das gemeinsame Source 111d dieses Vorladesignal PRp empfängt, dann lädt sie ebenso die Potentiale PCSp und NCSp der entsprechenden Lei tung für das gemeinsame Source für den p-Kanal 111e und der jenigen für den n-Kanal 111f auf das Bitleitungsvorladepo tential VBLP vor und gleicht sie auf dasselbe aus, wie in Fig. 19(n) gezeigt. Zu diesem Zeitpunkt ist der normale CBR-Auffrischzyklus abgeschlossen.

Der Körperauffrischbetrieb des DRAM DM wird unter Bezugnahme auf Fig. 20 wie folgt erläutert. Bevor das externe Zeilen adressenstrobesignal ext/RAS sich zunächst von einem H-Pegel auf einen L-Pegel ändert, ändert sich das externe Spalten adressenstrobesignal ext/CAS zu einer Zeit t0 von einem H-Pegel auf einen L-Pegel, wie es in Fig. 20(b) gezeigt ist. Wenn das externe Spaltenadressenstrobesignal ext/CAS sich zu einer Zeit t1 vom H-Pegel auf einen L-Pegel ändert, wie es in Fig. 20(a) gezeigt ist, dann wird das CBR-Ermittlungs signal CBR von einem L-Pegel auf einen H-Pegel vergrößert, wie es in Fig. 20(d) gezeigt ist. Der Körperauffrischzyklus ist solange derselbe wie der normale CBR-Auffrischzyklus, der unter Bezugnahme auf Fig. 19 beschrieben worden ist, bis die durch die Auffrischadressensignale REFAi dargestell te Auffrischadresse mit einem Inkrement versehen wird, wie in Fig. 20(c) gezeigt.

Wenn das Körperauffrischsignal BRE sich vom L-Pegel auf einen H-Pegel zu einer Zeit t2 nach dem vorstehend beschrie benen Versehen der durch die Auffrischadressensignale REFAi dargestellten Auffrischadresse mit einem Inkrement ändert, wie in Fig. 20(c) gezeigt, dann ändert die Bitleitungsver sorgungspotentialsteuerschaltung 113 das Bitleitungsversor gungspotential VBL vom Bitleitungsvorladepotential VBLP auf das Körperauffrischpotential VBR. Wenn außerdem das Körper auffrischsignal BRE auf den H-Pegel gesetzt ist, dann wird das Zeilenadressenberechtigungssignal RE auf dem L-Pegel ge halten, wie in Fig. 20(f) gezeigt, und werden die lokalen Signale mit verstärkter Spannung LB0 bis LB3 auch alle auf dem L-Pegel gehalten, wie in Fig. 20(i) gezeigt. Wenn fer ner das Körperauffrischsignal BRE auf den H-Pegel gesetzt ist, dann werden die Vorladesignale PRp alle auf dem H-Pegel gehalten, wie in Fig. 20(g) gezeigt, und werden die Bitlei tungsisoliersignale /BLIn alle auf dem Potential der ver stärkten Spannung VPP gehalten, wie in Fig. 20(h) gezeigt. Zu dieser Zeit werden die p-Kanal- und die n-Kanal-Abtast verstärkerberechtigungssignale /PSEp und NSEp alle entspre chend auf H- und L-Pegeln gehalten, wie in Fig. 20(m) ge zeigt. Außerdem wird das Potential WLt aller Wortleitungen 72a auf dem L-Pegel gehalten, wie in Fig. 20(j) gezeigt.

Wenn folglich die Schaltung zum Vorladen/Ausgleichen der Leitung für das gemeinsame Source 111d dieses auf den H-Pegel gesetzte Vorladesignal PRp und das auf das Körperauf frischpotential VBR festgesetzte Bitleitungsversorgungspo tential VBL empfängt, dann lädt sie die entsprechenden Po tentiale PCSp und NCSp der Leitung für das gemeinsame Source für den p-Kanal 111e und derjenigen für den n-Kanal 111f auf das Körperauffrischpotential VBR vor und gleicht sie auf dasselbe aus, wie in Fig. 20(n) gezeigt. Wenn die Bitlei tungsvorlade-/Bitleitungsausgleichsschaltung 111c dieses auf den H-Pegel gesetzte Vorladesignal PRp und das auf das Kör perauffrischpotential VBR festgesetzte Bitleitungsversor gungspotential VBL empfängt, dann setzt sie die Potentiale BLs und /BLs des Paares von Bitleitungen 72b ebenso alle auf das Körperauffrischpotential VBR, wie in Fig. 20(p) ge zeigt. In diesem Zustand ist das Körperauffrischpotential VBR an das zweite Source/Drain 72cbb des in der Speicher zelle 72c verwendeten n-Kanal-MOS-Transistors 72cb angelegt, wodurch verursacht wird, daß in dem n-Kanal-MOS-Transistor 72cb Majoritätsträger angesammelt werden. Somit wird das Po tential des Körpers 72cbc vergrößert. Im Ergebnis ist zwi schen dem Körper 72cbc und dem zweiten Source/Drain 72cbb in der Vorwärtsrichtung eine Vorspannung angelegt. Die in dem Körper 72cbc angesammelten Majoritätsträger bewegen sich in die Bitleitungen 72ba und 72bb durch das zweite Source/Drain 72cbb hindurch, wobei sie das Potential des Körpers 72cbb verkleinern. Auf diese Weise wird das Körperauffrischen aus geführt.

Wenn das Körperauffrischpotential VBR kleiner als das auf den L-Pegel gesetzte Potential WLt der Wortleitung 72a und einen Unterschied größer als die Schwellenspannung Vth des n-Kanal-MOS-Transistors 72cb ist, dann nimmt der n-Kanal-MOS-Transistor 72cb einen leitenden Zustand ein, wobei er die in dem Speicherknoten 72caa des Kondensators 72ca ge speicherten Daten zerstört. Aus diesem Grund ist es daher wünschenswert, das Körperauffrischpotential VBR auf einen Pegel festzusetzen, der größer als (VSS-Vth), aber kleiner als VSS ist. Es sei angemerkt, daß die Schwellenspannung Vth des n-Kanal-MOS-Transistors 72cb einen typischen Wert von 1,0 V aufweist.

Wenn danach das externe Zeilenadressenstrobesignal ext/RAS zu einer Zeit t3 von einem L-Pegel auf einen H-Pegel ver größert wird, wie in Fig. 20(a) gezeigt, dann ändert sich das CBR-Ermittlungssignal CBR folglich von einem H-Pegel auf einen L-Pegel, wie in Fig. 20(d) gezeigt. Wenn sich das CBR-Ermittlungssignal CBR vom H-Pegel auf den L-Pegel ändert, dann ändert sich außerdem auch das Körperauffrisch signal BRE von einem H-Pegel auf einen L-Pegel, wie in Fig. 20(e) gezeigt. Wenn das Körperauffrischsignal BRE sich vom H-Pegel auf den L-Pegel ändert, dann ändert das Bitleitungs versorgungspotential VBL sich vom Körperauffrischpotential VBR auf das Bitleitungsvorladepotential VBLP. Im Ergebnis ändern sich die entsprechenden Potentiale PCSp und NCSp der Leitungen für das gemeinsame Source für den p-Kanal 111e und derjenigen für den n-Kanal 111f alle auf das Bitleitungsvor ladepotential VBLP, wie in Fig. 20(n) gezeigt. Ebenso ändern sich die Potentiale BLs und /BLs des Paares von Bit leitungen 72b alle auf das Bitleitungsvorladepotential VBLP, wie in Fig. 20(p) gezeigt. Zu diesem Zeitpunkt ist der Kör perauffrischzyklus abgeschlossen.

Wie vorstehend beschrieben, weist das durch die erste Aus führungsform verwirklichte DRAM DM einen Körperauffrisch modus auf, und da die Majoritätsträger, die in dem Körper 72cbc des in der Speicherzelle 72c enthaltenen n-Kanal-MOS-Transistors 72cb angesammelt werden, hinausgeleitet werden, wird die Datenhaltezeit der Speicherzelle 72c verlängert.

Außerdem kann durch das Verlängern der Datenhaltezeit der Speicherzelle 72c die Auffrischperiode im Vergleich zu einer Auffrischperiode eines DRAM ohne Körperauffrischmodus von 2 µs auf typischerweise 4 µs verlängert werden. Somit kann der Betrag der Leistung, die pro Einheitszeit benötigt wird, um die Auffrischoperationen auszuführen, verkleinert werden. Im Ergebnis kann ein DRAM mit kleinem Stromverbrauch erreicht werden.

Der Körperauffrischbetrieb kann in einer Mehrzahl von Spei cherzellen 72c gleichzeitig durch Verwenden der Bitlei tungsvorlade-/Bitleitungsausgleichsschaltung 111c ausgeführt werden, wodurch es erlaubt ist, die Körperauffrischopera tionen in kurzer Zeit auszuführen. Da außerdem die Funktion einer Schaltung zum Vorsehen des Körperauffrischpotentials VBR in dem Paar von Bitleitungen 72b verwirklicht ist durch die Bitleitungsvorlade-/Bitleitungsausgleichsschaltung 111c zum Vorladen und Ausgleichen des Paares von Bitleitungen 72b auf das Bitleitungsvorladepotental VBLP, kann verhindert werden, daß die Fläche der Schaltung zunimmt. Da außerdem die Leitungen zum Übertragen des Bitleitungsvorladepoten tials VBLP und des Körperauffrischpotentials VBR auch als Bitleitungsversorgungspotentialleitung 111g zum Übertragen des Bitleitungsversorgungspotentials VBL verwendet werden, kann ebenso auch eine Zunahme der Leitungsfläche verhindert werden.

Da außerdem mit demselben CBR-Timing der Körperauffrisch modus und der normale CBR-Auffrischmodus festgesetzt werden können, wird ein komplizierter Betrieb zum Setzen des Kör perauffrischmodus nicht benötigt. Außerdem ist es auch nicht notwendig, einen neuen Eingangsanschlußstift zum Setzen des Körperauffrischmodus beizufügen.

Selbst wenn außerdem mit demselben CBR-Timing der Körper auffrischmodus und der normale CBR-Auffrischmodus gesetzt werden, wird in einem CBR-Auffrischzyklus unmittelbar nach einem CBR-Auffrischzyklus, für den der Körperauffrischmodus gesetzt wurde, die durch die Auffrischadressensignale REFAi dargestellte Auffrischadresse nicht mit einem Inkrement ver sehen. Folglich kann im vorliegenden CBR-Auffrischzyklus mit derselben Auffrischadresse wie der des unmittelbar vorher gehenden CBR-Auffrischzyklus ein normaler CBR-Auffrischbe trieb ausgeführt werden. Im Ergebnis wird keine Auffrisch adresse aufgrund des Körperauffrischbetriebs ausgelassen.

Bei der ersten Ausführungsform ist das Körperauffrischpo tential VBR auf einen negativen Pegel festgesetzt. Es sei jedoch angemerkt, daß das Massepotential VSS auch anstelle des Körperauffrischpotentials VBR verwendet werden kann. Auch in diesem Fall können die in dem Körper angesammelten Majoritätsträger hinausgeleitet werden, selbst wenn das Ab leiten nicht so gut wie in dem Fall sein kann, in dem das Körperauffrischsignal VBR auf einen negativen Pegel gesetzt ist. Nichtsdestoweniger wird bei einer derartigen Anordnung in der Schaltungsgruppe zum Erzeugen eines internen Poten tials 10 eine Schaltung zum Erzeugen des Körperauffrischpo tentials VBR nicht benötigt. Statt dessen kann das Massepo tential VSS in eine Leitung zum Übertragen des Körperauf frischpotentials VBR geliefert werden. Auf diese Weise kann verhindert werden, daß die Schaltungsfläche zunimmt.

Die zweite Ausführungsform

Eine andere Ausführungsform, die ein durch die vorliegende Erfindung vorgesehenes DRAM verwirklicht, wird unter Bezug nahme auf die Fig. 21 bis 26 erläutert. Die Unterschiede zwischen dem durch die erste Ausführungsform verwirklichten DRAM und dem DRAM, das durch diese nachstehend auch als zweite Ausführungsform bezeichnete Ausführungsform verwirk licht wird, werden wie folgt erläutert. Im Fall der ersten Ausführungsform ist während des Körperauffrischbetriebs das Bitleitungsversorgungspotential VBL auf das Körperauffrisch potential VBR gesetzt, um das Körperauffrischpotential VBR in das Paar von Bitleitungen 72b mittels der Bitleitungs vorlade-/Bitleitungsausgleichsschaltung 111c zu liefern. Im Fall der zweiten Ausführungsform ist das Bitleitungsversor gungspotential VBL auf das Bitleitungsvorladepotential VBLP festgelegt und das Potential NCSp der Leitung für das ge meinsame Source für den n-Kanal 111f auf das Körperauf frischpotential VBR festgesetzt, um das Körperauffrisch potential VBR in die Bitleitung 72ba oder 72bb des Paares von Bitleitungen 72b mittels des Abtastverstärkers 111b zu liefern.

An zweiter Stelle wird der Körperauffrischmodus in ver schiedener Weise gesetzt. Insbesondere wird im Fall der ersten Ausführungsform der Körperauffrischmodus mit dem CBR-Timing gesetzt, wie vorstehend beschrieben. Im Fall der zweiten Ausführungsform nimmt das DRAM einen Körperauf frischmodus ein, wenn mittels eines Adressenanschlußstifts das Adressensignal A1 von einem L-Pegel auf einen im Ver gleich zu einem gewöhnlichen H-Pegel größeren Superhoch-Pegel gesetzt wird. Die Schaltungen der zweiten Ausfüh rungsform, die sich von denjenigen unterscheiden, welche bei der ersten Ausführungsform verwendet werden, spiegeln die vorstehend beschriebenen Unterschiede wider und werden wie folgt beschrieben.

Zunächst werden die Unterschiede der Gesamtstruktur zwischen dem DRAM DM, das durch die in Fig. 1 dargestellte erste Ausführungsform verwirklicht wird, und dem durch die zweite Ausführungsform verwirklichten DRAM DM unter Bezugnahme auf Fig. 21 erläutert. Wenn die Auffrischsteuerschaltung 40, die in dem durch die zweite Ausführungsform verwirklichten DRAM verwendet wird, die Adressensignale Ai mittels Adres senanschlußstiften und Adressenanschlußkontakten aus einer äußeren Quelle außer dem Zeilenadressenstrobesignal /RAS und dem Spaltenadressenstrobesignal /CAS empfängt, dann gibt sie das CBR-Ermittlungssignal CBR zum Ermitteln des CBR-Timings, das Körperauffrischsignal BRE und die Auffrischadressensi gnale REFA0 bis REFA14 aus. Wie vorstehend beschrieben, ändert das CBR-Ermittlungssignal CBR sich von einem L-Pegel auf einen H-Pegel bei der Ermittlung des CBR-Timings, durch das das Spaltenadressenstrobesignal /CAS sich von einem H-Pegel auf einen L-Pegel ändert, bevor das Zeilenadressen strobesignal /RAS sich von einem H-Pegel auf einen L-Pegel ändert. Das Körperauffrischsignal BRE ändert sich von einem L-Pegel auf einen H-Pegel, wenn das Adressensignal A1 vom L-Pegel auf einen im Vergleich zu dem gewöhnlichen H-Pegel größeren Superhoch-Pegel gesetzt wird. Die Auffrischadres sensignale REFA0 bis REFA14 stellen eine Auffrischadresse dar, die mit einem Inkrement versehen wird, wenn das CBR-Er mittlungssignal CBR sich vom L-Pegel auf einen H-Pegel bei der Ermittlung des CBR-Timings ändert.

Außerdem empfängt der Adressenpuffer 50 das Körperauffrisch signal BRE nicht. Selbst wenn das Körperauffrischsignal BRE auf einen H-Pegel gesetzt ist, gibt der Adressenpuffer 50 die Zeilenadressensignale RAi mit Pegeln derselben Logik wie die empfangenen Adressensignale A1 und die Zeilenadressen signale /RAi mit Pegeln der invertierten Logik der empfange nen Adressensignale Ai aus, wenn das Spaltenadressenstrobe signal /CAS sich vom H-Pegel auf einen L-Pegel ändert, bevor das Zeilenadressenstrobesignal /RAS sich vom H-Pegel auf einen L-Pegel ändert.

Wenn außerdem die Schaltung zum Erzeugen eines blockbezoge nen Signals 120 das Zeilenadressenstrobesignal /RAS aus dem /RAS-Puffer 20, die Zeilenadressensignale RA8 und /RA8 aus dem Adressenpuffer 50 und die Zeilenvordecodierersignale X17 bis X27 aus dem Zeilenvordecodierer 60 empfängt, dann ver größert sie 4 der Blockwahlsignale BSj (wo j = 0, 1, . . ., 511), die gemäß den Pegeln der Zeilenadressensignale RA8 und /RA8 und der Zeilenvordecodiersignale X16 bis X27 (das heißt gemäß den Pegeln der Zeilenadressensignale RA8 und /RA8 bis RA14 und /RA14) gewählt werden, von einem L-Pegel auf einen H-Pegel, wenn das Zeilenadressenstrobesignal /RAS sich von einem H-Pegel auf einen L-Pegel ändert. Im Unterschied zur ersten Ausführungsform hängen jedoch die Blockwahlsignale BSj der zweiten Ausführungsform von dem Körperauffrischsig nal BRE nicht ab.

Außerdem werden, sehr ähnlich wie bei der ersten Ausfüh rungsform, die durch die Schaltung zum Erzeugen eines block bezogenen Signals 120 erzeugten Bitleitungsisoliersignale BLIn (wo n = 0, 1, . . ., 1.023), die mit den Speicherblöcken verbunden sind, die sich mit den gemäß den Pegeln der Zei lenadressensignale RA8 und /RA8 und der Zeilenvordecodiersi gnale X16 bis X27 gewählten Speicherblöcken Abtastverstärker teilen, auf einen L-Pegel gesetzt, wenn das Körperauffrisch signal BRE auf einen L-Pegel gesetzt ist. Wenn das Körper auffrischsignal BRE andererseits auf einen H-Pegel vergrö ßert ist, um den Körperauffrischmodus anzuzeigen, dann wer den die Bitleitungsisoliersignale BLIn alle auf das Poten tial der verstärkten Spannung VPP ohne Rücksicht auf die Pegel der Zeilenadressensignale RA8 und /RA8 und der Zeilen vordecodiersignale X16 bis X27 vergrößert.

Außerdem hängen im Unterschied zur ersten Ausführungsform die p-Kanal- und die n-Kanal-Abtastverstärkerberechtigungs signale /PSEp und NSEp (wo p = 0, 1, . . ., 515), die durch die Schaltung zum Erzeugen eines blockbezogenen Signals 120 erzeugt werden, von dem Pegel des Körperauffrischsignals BRE nicht ab. Die p-Kanal-Abtastverstärkerberechtigungssignale /PSEp, die mit den Speicherblöcken verbunden sind, die gemäß den Pegeln der Zeilenadressensignale RA8 und /RA8 und der Zeilenvordecodiersignale X16 bis X27 gewählt sind, werden vom H-Pegel auf einen L-Pegel zurückgesetzt, um einen be rechtigten Zustand zu verlangen, während die n-Kanal-Ab tastverstärkerberechtigungssignale NSEp, die mit den Spei cherblöcken verbunden sind, die gemäß den Pegeln der Zeilen adressensignale RA8 und /RA8 und der Zeilenvordecodiersi gnale X16 bis X27 gewählt sind, vom L-Pegel auf einen H-Pe gel gesetzt werden, um auch einen berechtigten Zustand zu verlangen, wenn das Zeilenadressenstrobesignal /RAS sich vom H-Pegel auf einen L-Pegel ändert.

Außerdem hängen im Unterschied zur ersten Ausführungsform die durch die Schaltung zum Erzeugen eines blockbezogenen Signals 120 erzeugten Vorladesignale PRp auch von dem Pegel des Körperauffrischsignals BRE nicht ab. Die Vorladesignale PRp, die mit den Speicherblöcken verbunden sind, die gemäß den Pegeln der Zeilenadressensignale RA8 und /RA8 und der Zeilenvordecodiersignale X16 bis X27 gewählt sind, werden vom H-Pegel auf den L-Pegel zurückgesetzt, wenn das Zeilen adressenstrobesignal /RAS sich vom H-Pegel auf einen L-Pegel ändert. Außerdem hängen im Unterschied zur ersten Ausfüh rungsform die durch die Schaltung zum Erzeugen eines block bezogenen Signals 120 erzeugten Wahlsignale SELp auch vom Pegel des Körperauffrischsignals BRE nicht ab. Wenn das CBR-Ermittlungssignal CBR vom L-Pegel auf einen H-Pegel gesetzt wird, dann werden die Wahlsignale SELp alle auf einen L-Pe gel zurückgesetzt. Wenn andererseits das CBR-Ermittlungssig nal auf einen L-Pegel verkleinert wird, dann werden die Wahlsignale SELp, die mit den Speicherblöcken verbunden sind, die gemäß den Pegeln der Zeilenadressensignale RA8 und /RA8 und der Zeilenvordecodiersignale X16 bis X27 gewählt sind, von einem L-Pegel auf einen H-Pegel gesetzt, wenn das Zeilenadressenstrobesignal /RAS sich von einem H-Pegel auf einen L-Pegel ändert.

Die Auffrischsteuerschaltung 40 wird unter Bezugnahme auf Fig. 22 erläutert. Im Vergleich zu der in Fig. 3 gezeigten Auffrischsteuerschaltung 40 der ersten Ausführungsform ist aus der bei der zweiten Ausführungsform verwendeten Auf frischsteuerschaltung 40 die Adresseninkrementsteuerschal tung 42 eliminiert. Ein anderer Unterschied ist der, daß im Fall der zweiten Ausführungsform anstelle des Auffrisch adresseninkrementsignals AIN das CBR-Ermittlungssignal CBR in die Zählerzelle 43a in der ersten Stufe der Auffrisch adressenerzeugungsschaltung 43, die dieselbe Struktur wie die bei der ersten Ausführungsform verwendete hat, geliefert wird. Ein weiterer Unterschied ist der, daß im Fall der zweiten Ausführungsform eine Körperauffrischsignalerzeu gungsschaltung 45 mit einer Struktur, die 99999 00070 552 001000280000000200012000285919988800040 0002019649876 00004 99880sich von der jenigen der bei der ersten Ausführungsform verwendeten Kör perauffrischsignalerzeugungsschaltung 44 unterscheidet, als Ersatz für die Körperauffrischsignalerzeugungsschaltung 44 vorgesehen ist.

Wenn die Körperauffrischsignalerzeugungsschaltung 45 das Adressensignal A1 und das Zeilenadressenstrobesignal /RAS empfängt, dann setzt sie das Körperauffrischsignal BRE vom L-Pegel auf einen H-Pegel, wenn das Adressensignal A1 sich von einem L-Pegel auf einen im Vergleich zum H-Pegel größe ren Super-H-Pegel ändert, und setzt sie das Körperauffrisch signal BRE vom H-Pegel auf den L-Pegel zurück, wenn das Zei lenadressenstrobesignal /RAS sich vom L-Pegel auf einen H-Pegel ändert.

Die Körperauffrischsignalerzeugungsschaltung 45 umfaßt eine Eingangsschutzschaltung 45a, eine Hochziehschaltung 45b, eine Körperauffrischsignalrücksetzschaltung 45c, eine Herab ziehschaltung 45d, Inverter 45e und 45f, einen Knoten 45g und einen p-Kanal-MOS-Transistor 45h. Die Eingangsschutz schaltung 45a wird zum Schützen der internen Schaltungen gegen Ströme, die durch ein an die Adressenanschlußkontakte angelegtes starkes elektrostatisches Feld erzeugt werden, verwendet. Die Hochziehschaltung 45b umfaßt n-Kanal-MOS-Transistoren 45ba und 45bb, von denen jeder eine Schwellen spannung Vthn hat, und einen p-Kanal-MOS-Transistor 45bc mit einer Schwellenspannung Vthp. Der p-Kanal-MOS-Transistor 45bc empfängt an seinem Gate das Stromversorgungspotential VCC. Wenn das Zeilenadressensignal A1 (VCC + /Vthp/ + 2Vthn) überschreitet, dann nimmt die Hochziehschaltung 45b einen leitenden Zustand ein, wobei sie das Potential des Knotens 45g von einem L-Pegel auf einen H-Pegel vergrößert. Die Kör perauffrischsignalrücksetzschaltung 45c, die eine In versions-/Verzögerungsschaltung 45ca zum Erzeugen eines durch Invertieren und Verzögern des Zeilenadressenstrobesi gnals /RAS erhaltenen invertierten/verzögerten Signals, eine NAND-Schaltung 45cb, einen Inverter 45cc und einen n-Kanal-MOS-Transistor 45cd mit einem Stromtreibvermögen, das größer als dasjenige des p-Kanal-MOS-Transistors 45bc ist, umfaßt, setzt das Körperauffrischsignal BRE von einem H-Pegel auf einen L-Pegel zurück, falls durch das Zeilenadressenstrobe signal /RAS verlangt. Die n-Kanal-MOS-Transistoren 45da, 45db, 45dc und 45dd umfassende Herabziehschaltung 45d ist zwischen dem Knoten 45g und dem Massepotentialknoten 10b ge schaltet. Die n-Kanal-MOS-Transistoren 45da, 45db, 45dc und 45dd empfangen an ihren Gates das Stromversorgungspotential VCC. Die Herabziehschaltung 45d wird zum Herabziehen des Po tentials des Knotens 45g auf das Massepotential VSS verwen det. In Verbindung mit dem Inverter 45e bildet der p-Kanal-MOS-Transistor 45h eine Halblatchschaltung zum Halten des Potentials des Knotens 45g auf einem H-Pegel.

Wenn das Zeilenadressensignal A1 kleiner als (VCC + /Vthp/ + 2Vthn) ist, dann nimmt der in der Hochziehschaltung 45b ver wendete p-Kanal-MOS-Transistor 45bc einen nichtleitenden Zu stand ein. In diesem Zustand wird das Potential des Knotens 45g nicht hochgezogen. Statt dessen wird mittels der Herab ziehschaltung 45d das Potential des Knotens 45g auf das Mas sepotential VSS heruntergezogen. Im Ergebnis wird das Kör perauffrischpotentialsignal BRE vom H-Pegel auf einen L-Pe gel zurückgesetzt. Wenn das Zeilenadressensignal A1 größer als (VCC + /Vthp/ + 2Vthn) ist, dann nimmt der in der Hoch ziehschaltung 45b verwendete p-Kanal-MOS-Transistor 45bc einen leitenden Zustand ein. In diesem Zustand wird das Po tential des Knotens 45g auf einen H-Pegel hochgezogen. Dies beruht darauf, daß mittels der n-Kanal-MOS-Transistoren 45da, 45db, 45dc und 45dd die Herabziehleistung der Herab ziehschaltung 45d auf einen Wert festgesetzt ist, der klei ner als die Hochziehleistung der Hochziehschaltung 45b ist. Im Ergebnis wird das Körperauffrischpotentialsignal BRE vom L-Pegel auf einen H-Pegel gesetzt.

Wenn außerdem das Zeilenadressenstrobesignal /RAS sich vom L-Pegel auf einen H-Pegel ändert, dann verzögert die In versions-/Verzögerungsschaltung 45ca ein von ihr ausgegebe nes Signal um eine vorbestimmte Verzögerungszeit und wandelt sie das Ausgangssignal von einem H-Pegel in einen L-Pegel um. In einem Zeitabschnitt bis zum Übergang des durch die Inversions-/Verzögerungsschaltung 45ca ausgegebenen Signals vom H-Pegel auf den L-Pegel gibt die NAND-Schaltung 45cd einen Impuls mit einem L-Pegel aus, da die zwei Eingänge der NAND-Schaltung 45cb beide auf einen H-Pegel gesetzt sind. Wenn der Inverter 45cc das durch die NAND-Schaltung 45cb ausgegebene Signal empfängt, dann setzt er den n-Kanal-MOS-Transistor 45cd während eines Zeitabschnitts zwischen dem Übergang des Zeilenadressenstrobesignals /RAS vom L-Pegel auf den H-Pegel und dem Übergang des durch die In versions- /Verzögerungsschaltung 45ca ausgegebenen Signals vom H-Pegel auf den L-Pegel in einen leitenden Zustand. In diesem Zustand übertrifft die Herabziehleistung des n-Kanal-MOS-Transistors 45cd die Hochziehleistung des p-Kanal-MOS-Transistors 45h, wodurch das Potential des Knotens 45g auf das Massepotential VSS wirksam zurückgesetzt wird. Im Er gebnis wird das Körperauffrischpotentialsignal BRE vom H-Pegel auf einen L-Pegel zurückgesetzt.

Der Adressenpuffer 50 wird wie folgt erläutert. Der bei der zweiten Ausführungsform verwendete Adressenpuffer 50 hat eine Zeilenadressenberechtigungssignalerzeugungsschaltung 52, die sich von derjenigen des Adressenpuffers 50, der bei der in Fig. 7 gezeigten ersten Ausführungsform verwendet wird, unterscheidet. Insbesondere empfängt im Fall der ersten Ausführungsform die Zeilenadressenberechtigungssi gnalerzeugungsschaltung 52 das Körperauffrischsignal BRE, wie vorstehend beschrieben. Wenn das Körperauffrischsignal BRE auf den H-Pegel gesetzt ist, um den Körperauffrischmodus anzuzeigen, dann wird ohne Rücksicht auf den Pegel des Zei lenadressenstrobesignals /RAS das Zeilenadressenberechti gungssignal RE auf einen L-Pegel gesetzt. Im Fall der zwei ten Ausführungsform empfängt die in dem Adressenpuffer 50 verwendete Zeilenadressenberechtigungssignalerzeugungs schaltung 52 das Körperauffrischsignal BRE nicht. Das Zei lenadressenberechtigungssignal RE wird gemäß den Pegel schwankungen des Zeilenadressenstrobesignals /RAS unabhängig vom Pegel des Körperauffrischsignals BRE geändert. Die ande ren in dem Adressenpuffer 50 der zweiten Ausführungsform verwendeten Schaltungen sind dieselben wie diejenigen bei der ersten Ausführungsform.

Die Speicherarrayperipherieschaltungsgruppe 110 wird wie folgt erläutert. Da im Fall der zweiten Ausführungsform das Bitleitungsversorgungspotential VBL auf das Bitleitungsvor ladepotential VBLP festgelegt ist, so wie es ist, ist die in Fig. 14 dargestellte Bitleitungsversorgungspotentialsteuer schaltung 113 nicht vorgesehen. Das heißt, das Bitleitungs vorladepotential VBLP wird direkt in eine Leitung, die das Bitleitungsversorgungspotential VBL überträgt, geliefert. Statt dessen ist eine Sourcepotentialsteuerschaltung 114 zum Erzeugen eines n-Kanal-Sourcepotentials NS vorgesehen, wie in Fig. 23 gezeigt. Wenn die Sourcepotentialsteuerschaltung 114 das Körperauffrischsignal BRE empfängt, dann setzt sie das n-Kanal-Sourcepotential NS auf das Massepotential VSS zurück, wenn das Körperauffrischsignal BRE auf den L-Pegel zurückgesetzt ist, aber vergrößert sie das n-Kanal-Source potential NS auf das Körperauffrischpotential VBR, wenn das Körperauffrischsignal BRE auf den H-Pegel gesetzt ist, um den Körperauffrischmodus anzuzeigen. Außerdem ist im Fall der in Fig. 13 gezeigten ersten Ausführungsform das Source des in der Abtastverstärkeraktivierungsschaltung 111h ver wendeten n-Kanal-MOS-Transistors 111hb verbunden mit dem Massepotential VSS. Im Fall der zweiten Ausführungsform ist das Source des in der Abtastverstärkeraktivierungsschaltung 111h verwendeten n-Kanal-MOS-Transistors 111hb verbunden mit dem durch die Sourcepotentialsteuerschaltung 114 erzeugten n-Kanal-Sourcepotential NS, wie in Fig. 23 gezeigt.

Die Sourcepotentialsteuerschaltung 114 umfaßt eine Pegelum wandlungsschaltung 114a und eine n-Kanal-Sourcepotentialaus gangspufferschaltung 114b. Wenn die Pegelumwandlungsschal tung 114a das Körperauffrischsignal BRE empfängt, dann wan delt sie das Körperauffrischsignal BRE mit einer Amplitude (VCC-VSS) in ein Signal Φ1 und sein invertiertes Signal /Φ1 mit einer Amplitude (VCC-VBR) mittels Spannungspegel umwandlung um. Das heißt, die Pegelumwandlungsschaltung 114a gibt das Signal Φ1 und sein invertiertes Signal /Φ1 mit der Amplitude (VCC-VBR) aus, welche Signale dem Körperauf frischsignal BRE folgen. Die n-Kanal-Sourcepotentialaus gangspufferschaltung 114b wird zum Festsetzen des n-Kanal-Sourcepotentials NS auf das Massepotential VSS oder das Körperauffrischpotential VBR gemäß dem Pegel des Signals Φ1 oder seines invertierten Signals /Φ1 verwendet. Die Pegel umwandlungsschaltung 114a umfaßt einen Inverter 114aa, p-Kanal-MOS-Transistoren 114ab und 114ac, einen n-Kanal-MOS-Transistor 114ad, einen n-Kanal-MOS-Transistor 114ae, der in Verbindung mit dem n-Kanal-MOS-Transistor 114ad eine kreuz gekoppelte Schaltung bildet, und Inverter 114af und 114ag, die durch das Stromversorgungspotential VCC und das Körper auffrischpotential VBR getrieben werden. Andererseits umfaßt die n-Kanal-Sourcepotentialausgangspufferschaltung 114b n-Kanal-MOS-Transistoren 114ba und 114bb.

Die Schaltung zum Erzeugen eines blockbezogenen Signals 120 wird wie folgt erläutert. Im Fall der ersten Ausführungsform umfaßt die Schaltung zum Erzeugen eines blockbezogenen Si gnals 120 die Bitleitungsisolations-/Bitleitungsvorladesi gnalerzeugungsschaltung 121, wie in Fig. 15 dargestellt. Im Fall der zweiten Ausführungsform umfaßt die Schaltung zum Erzeugen eines blockbezogenen Signals 120 eine in Fig. 24 gezeigte Bitleitungsisolations-/Bitleitungsvorladesignaler zeugungsschaltung 121 anstelle der Schaltung 121 der Fig. 15. Im Vergleich zu der in Fig. 15 gezeigten Bitleitungs isolations-/Bitleitungsvorladesignalerzeugungsschaltung 121 weist die in Fig. 24 gezeigte Bitleitungsisolations-/Bit leitungsvorladesignalerzeugungsschaltung 121 jene Vorlade steuerschaltung 121c nicht auf, welche verwendet wird zum Setzen aller Vorladesignale PR0 bis PR515 auf einen H-Pegel, wenn das Körperauffrischsignal auf den H-Pegel gesetzt ist, um den Körperauffrischmodus anzuzeigen. Statt dessen werden als Vorladesignale PR0 bis PR515 ohne Änderungen die Vor ladeforderungssignale PD0 bis PD515 ausgegeben. Wenn folg lich ein beliebiges der Blockwahlsignale BS0 bis BS511 sich von einem L-Pegel auf einen H-Pegel ändert, um Speicher blöcke zu wählen, dann wird wenigstens eines der zugeordne ten Vorladesignale PR0 bis PR515 von einem H-Pegel auf einen L-Pegel zurückgesetzt, um eine Vorladeunterbrechung zu ver langen.

Außerdem gibt es auch einen Unterschied der in der Schaltung zum Erzeugen eines blockbezogenen Signals 120 verwendeten Abtastverstärkerberechtigungssignalerzeugungsschaltung 122 zwischen der ersten und der zweiten Ausführungsform. Im Fall der ersten Ausführungsform ist die in der Schaltung zum Er zeugen eines blockbezogenen Signals 120 verwendete Abtast verstärkerberechtigungssignalerzeugungsschaltung 122 in Fig. 16 dargestellt. Im Fall der zweiten Ausführungsform wird eine in Fig. 25 gezeigte Abtastverstärkerberechtigungssi gnalerzeugungsschaltung 122 dazu verwendet, die in Fig. 16 gezeigte Schaltung 122 zu ersetzen. Im Vergleich zu der in Fig. 16 gezeigten Abtastverstärkerberechtigungssignaler zeugungsschaltung 122 empfangen die Teilabtastverstärkerbe rechtigungssignalerzeugungsschaltungen 122b, die in der in Fig. 25 gezeigten Abtastverstärkerberechtigungssignaler zeugungsschaltung 122 verwendet werden, das Körperauffrisch signal BRE nicht. Außerdem empfangen die Teilabtastverstär kerberechtigungssignalerzeugungsschaltungen 122b die Vor ladesignale PRp anstelle der Vorladeforderungssignale PDp. Ohne Rücksicht auf den Pegel des Körperauffrischsignals BRE, wobei das Vorladesignal PRp auf den L-Pegel zurückgesetzt ist, um eine Vorladeunterbrechung zu verlangen, vergrößert die Teilabtastverstärkerberechtigungssignalerzeugungsschal tung 122b das n-Kanal-Abtastverstärkerberechtigungssignal NSEp von einem L-Pegel auf einen H-Pegel, um einen berech tigten Zustand zu verlangen, wenn das Master-n-Kanal-Signal MNS sich von einem L-Pegel auf einen H-Pegel ändert, und setzt sie danach das p-Kanal-Abtastverstärkerberechtigungs signal /PSEp von einem H-Pegel auf einen L-Pegel zurück, um auch einen berechtigten Zustand zu verlangen, wenn das Master-p-Kanal-Signal MPS sich von einem L-Pegel auf einen H-Pegel ändert.

Außerdem weisen im Vergleich zu der Abtastverstärkerbe rechtigungssignalerzeugungsschaltung 122 der in Fig. 16 gezeigten ersten Ausführungsform die Teilabtastverstärkerbe rechtigungssignalerzeugungsschaltungen 122b, die in der Ab tastverstärkerberechtigungssignalerzeugungsschaltung 122 der in Fig. 25 gezeigten zweiten Ausführungsform verwendet wer den, die Abtastverstärkerberechtigungssignalsteuerschaltung 122bb nicht auf. Außerdem gibt die die Inverter 122bad, 122bae und 122baf aufweisende lokale Abtastsignalerzeugungs schaltung 122ba das p-Kanal-Abtastverstärkerberechtigungssi gnal /PSEp und das n-Kanal-Abtastverstärkerberechtigungssignal NSEp aus. Wenn das Vorladesignal PRp auf einen L-Pegel zurückgesetzt ist, um eine Vorladeunterbrechung zu ver langen, dann vergrößert die lokale Abtastsignalerzeugungs schaltung 122ba das n-Kanal-Abtastverstärkerberechtigungssignal NSEp vom L-Pegel auf einen H-Pegel, um einen berech tigten Zustand zu verlangen, wenn das Master-n-Kanal-Signal MNS sich vom L-Pegel auf einen H-Pegel ändert, und setzt sie danach das p-Kanal-Abtastverstärkerberechtigungssignal /PSEp vom H-Pegel auf einen L-Pegel zurück, um auch einen berech tigten Zustand zu verlangen, wenn das Master-p-Kanal-Signal MPS sich vom L-Pegel auf einen H-Pegel ändert.

Die Operationen, die von dem durch die zweite Ausführungs form verwirklichten DRAM DM ausgeführt werden, werden wie folgt erläutert. Das durch die zweite Ausführungsform ver wirklichte DRAM DM führt dieselben normalen Lese- und Schreiboperationen aus wie die durch die erste Ausführungs form ausgeführten Operationen, wie sie unter Bezugnahme auf Fig. 18 beschrieben worden sind. Außerdem führt das durch die zweite Ausführungsform verwirklichte DRAM DM dieselben CBR-Auffrischoperationen aus wie die durch die erste Aus führungsform ausgeführten Operationen, wie sie unter Be zugnahme auf Fig. 19 beschrieben worden sind. Andererseits führt das durch die zweite Ausführungsform verwirklichte DRAM DM Körperauffrischoperationen aus, die sich von den durch die erste Ausführungsform ausgeführten Operationen, wie sie unter Bezugnahme auf Fig. 20 beschrieben worden sind, unterscheiden. Die durch die zweite Ausführungsform ausgeführten Körperauffrischoperationen werden unter Bezug nahme auf Fig. 26 erläutert.

Das Körperauffrischsignal BRE ändert sich von einem L-Pegel auf einen H-Pegel, um einen Körperauffrischmodus anzuzeigen, wie in Fig. 26(g) gezeigt, wenn zu einer Zeit t0 das Adres sensignal A1 von einem L-Pegel auf einen im Vergleich zum gewöhnlichen H-Pegel größeren Superhochpegel gesetzt wird, wie in Fig. 26(d) gezeigt. Wenn das Körperauffrischsignal BRE auf den H-Pegel gesetzt ist, dann werden die Bitlei tungsisoliersignale BLIn alle auf dem eine Verbindung der Bitleitungen fordernden VPP-Pegel gehalten, wie in Fig. 26(j) gezeigt, und werden die lokalen Signale mit verstärk ter Spannung LB0 bis LB3 alle auf einem L-Pegel gehalten, wie in Fig. 26(k) gezeigt. Wenn die lokalen Signale mit verstärkter Spannung LB0 bis LB3 auf den L-Pegel zurückge setzt sind, dann wird außerdem das Potential WLt aller Wort leitungen auf einem L-Pegel gehalten, um eine Deaktivierung anzuzeigen, wie in Fig. 26(m) gezeigt.

Die Daten für das Körperauffrischen sind als Daten Dq vorge sehen, wie in Fig. 26(t) gezeigt. Außerdem sind sowohl das Adressensignal A1 als auch die Adressensignale A0 und A2 bis A14 als Körperauffrischadresse vorgesehen, wie in den ent sprechenden Fig. 26(d) und 26(e) gezeigt. Wenn danach das externe Zeilenadressenstrobesignal ext/RAS sich zu einer Zeit t1 vom H-Pegel auf einen L-Pegel ändert, wie in Fig. 26(a) gezeigt, dann ändert das Zeilenadressenberechtigungs signal RE sich vom L-Pegel auf einen H-Pegel, um einen be rechtigten Zustand zu einer Zeit t2 anzuzeigen, wie es in Fig. 26(h) gezeigt ist. Wenn das Zeilenadressenberechti gungssignal RE vom L-Pegel auf den H-Pegel vergrößert ist, dann werden die Zeilenadressensignale RAi auf Pegel der selben Logik wie die Adressensignale Ai und die Zeilen adressensignale /RAi auf Pegel der invertierten Logik der Adressensignale Ai gesetzt. Die gemäß den Pegeln der Zeilen adressensignale RAi und /RAi gewählten Vorladesignale PRp ändern sich vom H-Pegel auf einen L-Pegel, um eine Vorlade unterbrechung zu verlangen, wie in Fig. 26(i) gezeigt. Außerdem ändern sich die gemäß den Pegeln der Zeilenadres sensignale RAi und /RAi gewählten Wahlsignale SELp von einem L-Pegel auf einen H-Pegel, um das Paar von lokalen I/O-Lei tungen 112b zu einer Zeit t3 zu wählen, wie in Fig. 26(n) gezeigt. Das gewählte Paar von lokalen I/O-Leitungen 112b wird dann mit dem Paar von globalen I/O-Leitungen 112d ver bunden.

Wenn die gemäß den Pegeln der Zeilenadressensignale RAi und /RAi gewählten n-Kanal-Abtastverstärkerberechtigungssignale NSEp sich zu einer Zeit t4 vom L-Pegel auf einen H-Pegel ändern, wie in Fig. 26(p) gezeigt, dann ändert das Poten tial NCSp der mit den gewählten n-Kanal-Abtastverstärkerbe rechtigungssignalen NSEp verbundenen Leitung für das gemein same Source für den n-Kanal 111f sich von dem Bitleitungs vorladepotential VBLP auf das Körperauffrischpotential VBR, wie in Fig. 26(q) gezeigt, wodurch der in dem zugeordneten Abtastverstärker 111b verwendete n-Kanal-Verstärker akti viert wird. Zu dieser Zeit ändert sich das eine der Poten tiale BLs und /BLs der entsprechenden Bitleitungen 72ba und 72bb des Bitleitungspaares 72b, welche beide auf dem Bitlei tungsvorladepotential VBLP waren, aufgrund eines Offsets des Abtastverstärkers 111b auf das Körperauffrischpotential VBR, wie in Fig. 26(r) gezeigt.

Wenn danach die gemäß den Pegeln der Zeilenadressensignale RAi und /RAi gewählten p-Kanal-Abtastverstärkerberechti gungssignale /PSEp sich zu einer Zeit t5 vom H-Pegel auf einen L-Pegel ändern, wie in Fig. 26(p) gezeigt, dann ändert das Potential PCSp der mit den gewählten p-Kanal-Abtastverstärkerberechtigungssignalen /PSEp verbundenen Leitung für das gemeinsame Source für den p-Kanal 111e sich von dem Bitleitungsvorladepotential VBLP auf das Stromver sorgungspotential VCC, wie in Fig. 26(q) gezeigt, wodurch der in dem zugeordneten Abtastverstärker 111b verwendete p-Kanal-Verstärker aktiviert wird. Zu dieser Zeit ändert sich das eine der Potentiale BLs und /BLs der entsprechenden Bit leitungen 72ba und 72bb des Bitleitungspaares 72b, dessen Potential einen Pegel hat, der größer als der andere ist, auf das Stromversorgungspotential VCC, wie in Fig. 26(r) gezeigt.

Nachdem sowohl das Adressensignal A1 als auch die Adressen signale A0 und A2 bis A14 als Körperauffrischspaltenadresse vorgesehen sind, wie in den entsprechenden Fig. 26(d) und 26(e) gezeigt, während das Schreibsteuersignal /W von einem H-Pegel auf einen L-Pegel zurückgesetzt ist, um einen Schreibbetrieb zu verlangen, wie in Fig. 26(c) gezeigt, ändert das externe Spaltenadressenstrobesignal ext/CAS sich zu einer Zeit t6 von einem H-Pegel auf einen L-Pegel, wie in Fig. 26(b) gezeigt. Wenn das externe Spaltenadressenstrobe signal ext/CAS sich vom H-Pegel auf einen L-Pegel ändert, dann werden die Spaltenadressensignale CAi auf Pegel der selben Logik wie die Adressensignale Ai und die Spalten adressensignale /CAi auf Pegel der invertierten Logik der Adressensignale Ai gesetzt. Das gemäß den Pegeln der Spal tenadressensignale CAi und /CAi gewählte Spaltenadressen wahlsignal CSLk ändert sich zu einer Zeit t7 von einem L-Pegel auf einen H-Pegel, um Spalten zu wählen, wie in Fig. 26(s) gezeigt. Außerdem verbindet die gemäß den Pegeln der Spaltenadressensignale CAi und /CAi gewählte lokale I/O-Gatterschaltung 112c das zugeordnete Paar von Bitleitungen 72b mit dem Paar von lokalen I/O-Leitungen 112b.

Andererseits ermittelt die Lese-/Schreibsteuerschaltung 130 eine Änderung des passenden Steuersignals /W vom H-Pegel auf einen L-Pegel während eines Zeitabschnitts zwischen der Änderung des Zeilenadressenstrobesignals /RAS vom H-Pegel auf den L-Pegel und der Änderung des Spaltenadressensignals /CAS vom H-Pegel auf den L-Pegel, wobei sie das Schreibbe rechtigungssignal /WE vom H-Pegel auf den L-Pegel zurück setzt. Wenn das Schreibberechtigungssignal /WE sich vom H-Pegel auf den L-Pegel ändert, dann liefert der I/O-Puffer 140 die die Daten Dq darstellenden Daten in eine I/O-Schal tung in der Speicherarrayperipherieschaltungsgruppe. Die die Daten darstellenden Potentialunterschiede werden in 32 der 128 Paare von globalen I/O-Leitungen 112d geliefert, welche 32 Paare gemäß den Pegeln der Datenwahlsignale DSm gewählt sind, werden dann in die Paare von lokalen I/O-Leitungen 112b mittels der gewählten globalen I/O-Gatterschaltungen 112e weitergegeben und schließlich in die Paare von Bitlei tungen 72b mittels der gewählten lokalen I/O-Gatterschaltung 112c übertragen. Der Potentialunterschied verursacht, daß der Abtastverstärker 111b das eine der Potentiale BLs und /BLs der Bitleitungen 72ba und 72bb des Bitleitungspaares 72b auf das Körperauffrischpotential VBR und das andere auf das Stromversorgungspotential VCC setzt, wie in Fig. 26(r) gezeigt.

Wenn durch das Liefern des Körperauffrischpotentials VBR in die eine der Bitleitungen 72ba und 72bb des Bitleitungs paares 72b mittels des Abtastverstärkers 111b, wie vorste hend beschrieben, das Potential WLt aller Wortleitungen 72a auf dem L-Pegel gehalten wird, dann wird das Körperauf frischpotential VBR in das zweite n-Typ-Source/Drain 72cbb desjenigen n-Kanal-MOS-Transistors 72cb weitergegeben, wel cher in jener Speicherzelle 72c verwendet wird, die mit der das Körperauffrischpotential VBR empfangenden Bitleitung 72ba oder 72bb verbunden ist, wodurch verursacht wird, daß in dem n-Kanal-MOS-Transistor 72cb Majoritätsträger ange sammelt werden. Im Ergebnis wird zwischen dem Körper 72cbc und dem zweiten Source/Drain 72cbb in der Vorwärtsrichtung eine Vorspannung angelegt. Die in dem Körper 72cbc angesam melten Majoritätsträger bewegen sich in die Bitleitung 72ba oder 72bb, die das Körperauffrischpotential VBR mittels des zweiten Sources/Drains 72cbb empfängt, wobei sich das Poten tial des Körpers 72cbc verkleinert. Auf diese Weise wird ein Körperauffrischen ausgeführt.

Wenn zu einer Zeit t9 das externe Zeilenadressenstrobesignal ext/RAS vom L-Pegel auf einen H-Pegel vergrößert wird, wie in Fig. 26(a) gezeigt, dann wird das Körperauffrischsignal BRE vom H-Pegel auf einen L-Pegel zurückgesetzt, wie in Fig. 26(g) gezeigt. Außerdem ändert sich das Zeilenadressen berechtigungssignal RE vom H-Pegel auf einen L-Pegel, um einen nicht berechtigten Zustand zu verlangen, wie es in Fig. 26(h) gezeigt ist, wobei verursacht wird, daß das p-Kanal-Abtastverstärkerberechtigungssignal /PSEp von einem L-Pegel auf einen H-Pegel zunimmt und das n-Kanal-Abtastver stärkerberechtigungssignal NSEp von einem H-Pegel auf einen L-Pegel abnimmt, wie in Fig. 26(p) gezeigt. Die Vorladesi gnale PRp werden alle vom L-Pegel auf einen H-Pegel vergrö ßert, wie in Fig. 26(i) gezeigt. In diesem Zustand werden das Potential PCSp der Leitung für das gemeinsame Source für den p-Kanal 111e und das Potential NCSp der Leitung für das gemeinsame Source für den n-Kanal 111f beide auf das Bitlei tungsvorladepotential VBLP vorgeladen und ausgeglichen, wie in Fig. 26(q) gezeigt. Ebenso werden die Potentiale BLs und /BLs der das Bitleitungspaar 72b bildenden Bitleitungen 72ba und 72bb auch beide auf das Bitleitungsvorladepotential VBLP vorgeladen und ausgeglichen, wie in Fig. 26(r) gezeigt. Ferner ändern sich die Wahlsignale SELp alle vom H-Pegel auf einen L-Pegel, wie in Fig. 26(n) gezeigt. Ähnlich ändern sich die Spaltenwahlsignale CSLk auch alle vom H-Pegel auf einen L-Pegel, wie in Fig. 26(s) gezeigt.

Der Körperauffrischbetrieb für die Speicherzelle 72c, die mit der anderen Bitleitung 72bb oder 72ba des Bitleitungs paares 72b in derselben Zeilen- und Spaltenadresse verbunden ist, wird durch Vorsehen der Zeilen- und Spaltenadressen mittels der Adressensignale Ai und der invertierten Signale der Daten Dq ausgeführt. Mit anderen Worten, während die Daten Dq invertiert werden, werden die Zeilen- und Spalten adressen nacheinander geändert, um Körperauffrischzyklen auszuführen. Auf diese Weise kann der Körperauffrischbetrieb für alle Speicherzellen 72c vollendet werden. Es sei ange merkt, daß zur Aktivierung keine Wortleitung 72a gewählt wird. Die Körperauffrischoperationen für alle Speicherzellen 72a, die mit der einen der Bitleitungen 72ba und 72bb des gemäß den Pegeln der Spaltenwahlsignale CSLk gewählten Bit leitungspaares 72b verbunden sind, in dem gewählten Spei cherblock 72, werden auf einmal ausgeführt. Es ist somit nicht notwendig, alle Zeilenadressen zu spezifizieren, um den Körperauffrischbetrieb für alle Speicherzellen 72c zu vollenden.

Da das eine der beiden Paare von Bitleitungen 72b, die in dem dem gewählten Speicherblock 72 benachbarten Speicher block 72 enthalten sind, sich den Abtastverstärker 111b mit dem Paar von Bitleitungen 72b in dem gewählten Speicherblock 72 teilt, kann außer dem gewählten Speicherblock 72 die An zahl von Zeilenadressen, die zu spezifizieren sind, um den Körperauffrischbetrieb für alle Speicherzellen 72c zu vollenden, um 50% weiter verkleinert werden. Es sei ange merkt, daß die beim Körperauffrischbetrieb geschriebenen Daten Dq entweder auf einen H- oder einen L-Pegel während der Körperauffrischperiode festgelegt sind.

Wie vorstehend beschrieben, hat das durch die zweite Ausfüh rungsform verwirklichte DRAM DM einen Körperauffrischmodus, und da die Majoritätsträger, die in dem Körper 72cbc des in der Speicherzelle 72c enthaltenen n-Kanal-MOS-Transistors 72cb angesammelt werden, hinausgeleitet werden, wird die Datenhaltezeit der Speicherzelle 72c verlängert.

Der Körperauffrischbetrieb kann außerdem in einer Mehrzahl von Speicherzellen 72c gleichzeitig durch Verwenden des Ab tastverstärkers 111b ausgeführt werden, wodurch es erlaubt ist, die Körperauffrischoperationen in kurzer Zeit auszu führen. Da außerdem die Funktion einer Schaltung zum Liefern des Körperauffrischpotentials VBR in die eine der Bitlei tungen 72ba und 72bb des Bitleitungspaares 72b verwirklicht ist durch den Abtastverstärker 111b zum Verstärken eines Potentialunterschieds zwischen den Bitleitungen 72ba und 72bb des Bitleitungspaares 72b, kann verhindert werden, daß die Fläche der Schaltung zunimmt. Da außerdem die Leitungen zum Übertragen des Körperauffrischpotentials VBR und des Massepotentials VSS in den Abtastverstärker 111b als Leitung für das gemeinsame Source für den n-Kanal 111f verwendet werden, kann ebenso auch eine Zunahme der Leitungsfläche verhindert werden.

Vor allem kann bei der sich Abtastverstärker teilenden Struktur, bei der sich benachbarte Speicherblöcke 72 den Abtastverstärker 111b teilen, in einer Speicherzelle 72c, die mit der Bitleitung 72ba (oder 72bb) eines sich den Ab tastverstärker 111b teilenden benachbarten Speicherblocks 72 verbunden ist, der Körperauffrischbetrieb gleichzeitig aus geführt werden, wodurch es erlaubt ist, die Körperauffrisch operationen in kurzer Zeit auszuführen.

Bei der zweiten Ausführungsform ist das Körperauffrischpo tential VBR auf einen negativen Pegel gesetzt, wie es im Fall der ersten Ausführungsform ist. Es sei jedoch ange merkt, daß das Massepotential VSS auch anstelle des Körper auffrischpotentials VBR verwendet werden kann. Auch in diesem Fall können die in dem Körper angesammelten Majori tätsträger hinausgeleitet werden, selbst wenn das Ableiten nicht so gut wie in dem Fall sein kann, in dem das Körper auffrischsignal VBR auf einen negativen Pegel gesetzt ist. Nichtsdestoweniger wird bei einer derartigen Anordnung in der Schaltungsgruppe zum Erzeugen eines internen Potentials 10 eine Schaltung zum Erzeugen des Körperauffrischpotentials VBR nicht benötigt. Statt dessen kann das Massepotential VSS gleich in eine Leitung zum Übertragen des Körperauffrischpo tentials VBR geliefert werden. Auf diese Weise kann verhin dert werden, daß die Schaltungsfläche zunimmt.

Die dritte Ausführungsform

Eine andere Ausführungsform, die ein durch die vorliegende Erfindung vorgesehenes DRAM verwirklicht, wird unter Bezug nahme auf Fig. 27 erläutert. Die Unterschiede zwischen dem durch die zweite Ausführungsform verwirklichten DRAM und dem DRAM, das durch diese nachstehend auch als dritte Ausfüh rungsform bezeichnete Ausführungsform verwirklicht wird, werden wie folgt erläutert. An erster Stelle verbindet im Fall der zweiten Ausführungsform das Spaltenwahlsignal CSLk das eine Paar der Paare von lokalen I/O-Leitungen 112b se lektiv mit dem einen Paar der Paare von Bitleitungen 72b, um die Daten für den Körperauffrischbetrieb vorzusehen. Im Fall der dritten Ausführungsform hängt das Spaltenwahlsignal CSLk ab von dem Körperauffrischsignal BRE. Wenn das Körperauf frischsignal BRE sich vom L-Pegel auf den H-Pegel ändert, um den Körperauffrischmodus anzuzeigen, dann werden die Spal tenwahlsignale CSLk alle auf den H-Pegel vergrößert, um eine Mehrzahl von Bitleitungspaaren 72b mit einem Paar der Paare von lokalen I/O-Leitungen 112b zu verbinden, um Daten für den Körperauffrischbetrieb vorzusehen. Durch das Verbinden der Mehrzahl von Bitleitungspaaren 72b mit dem Paar von lo kalen I/O-Leitungen 112b, um auf diese Weise die Daten für den Körperauffrischbetrieb vorzusehen, kann die Anzahl von Speicherzellen 72c, die bei einer Operation körperaufge frischt werden kann, vergrößert werden. Die Schaltungen, die bei der dritten Ausführungsform zum Verwirklichen des vor stehend beschriebenen Unterschieds zur zweiten Ausführungs form verwendet werden, werden wie folgt erläutert.

Wie in Fig. 27 gezeigt, hat der Spaltendecodiererblock 101, der in dem Spaltendecodierer 100 des durch die dritte Aus führungsform verwirklichten DRAM DM verwendet wird, 256 Teilspaltendecodierer 101a, von denen jeder mit einem der Spaltenwahlsignale CSLk verbunden ist. Jeder der Teilspal tendecodierer 101a empfängt eines der Spaltenvordecodiersi gnale Y4 bis Y7, eines der Spaltenvordecodiersignale Y8 bis Y11, eines der Spaltenvordecodiersignale Y12 bis Y19 und das Körperauffrischsignal BRE, wobei er die Spaltenwahlsignale CSLk von einem L-Pegel auf einen H-Pegel vergrößert, wenn das Körperauffrischsignal BRE sich von einem L-Pegel auf einen H-Pegel ändert, um den Körperauffrischmodus ohne Rück sicht auf die Pegel der Spaltenvordecodiersignale Y4 bis Y15 anzuzeigen. Wenn das Körperauffrischsignal BRE auf einen L-Pegel zurückgesetzt wird, dann ändert der Teilspaltendeco dierer 101a die Spaltenwahlsignale CSLk gemäß den Pegeln der in ihn gelieferten Spaltenvordecodiersignale Y.

Wenn das Körperauffrischsignal BRE auf einen H-Pegel gesetzt ist, dann werden im Ergebnis alle 256 Spaltenwahlsignale CSLk auf einen H-Pegel vergrößert und alle Paare von Bitlei tungen 72b verbunden mit den ihnen zugeordneten Paaren von lokalen I/O-Leitungen 112b. Wenn das Körperauffrischsignal BRE auf den L-Pegel zurückgesetzt ist, dann werden alle in einen der 256 Teilspaltendecodierer 101a gelieferten Spal tenvordecodiersignale auf einen H-Pegel vergrößert und ändert sich eines der 256 Spaltenwahlsignale CSLk auf einen H-Pegel. Außerdem wird ein Paar der Bitleitungen 72b verbun den mit einem Paar der lokalen I/O-Leitungen 112b.

Das durch die dritte Ausführungsform verwirklichte DRAM DM arbeitet in derselben Weise wie das durch die zweite Ausfüh rungsform verwirklichte DRAM DM, außer daß im Fall des durch die dritte Ausführungsform verwirklichten DRAM DM eine Mehr zahl von Spaltenwahlsignalen CSLk sich auf einen H-Pegel gleichzeitig im Körperauffrischmodus ändert. Bei dem Körper auffrischbetrieb wird die eine der Bitleitungen 72ba und 72bb jeden der Bitleitungspaare 72b, die mit denjenigen Paaren der lokalen I/O-Leitungen 112b verbunden sind, welche jenen Potentialunterschied empfangen, der die durch eine äußere Quelle vorgesehenen Daten Dq darstellt, mittels der Abtastverstärker 111b auf das Körperauffrischpotential VBR gesetzt und wird in den Speicherzellen 72c, die mit den Bit leitungen 72ba oder 72bb verbunden sind, deren Potentiale auf das Körperauffrischpotential VBR gesetzt sind, ein Kör perauffrischbetrieb ausgeführt. Die anderen Bitleitungen 72bb oder 72ba derselben Bitleitungspaare 72b werden auf das Körperauffrischpotential VBR gesetzt, wenn die Daten Dq in vertiert sind, um einen ähnlichen Körperauffrischbetrieb auszuführen.

Wie vorstehend beschrieben, hat das durch die dritte Ausfüh rungsform verwirklichte DRAM DM einen Körperauffrischmodus, und da die Majoritätsträger, die in dem Körper 72cbc des in der Speicherzelle 72c enthaltenen n-Kanal-MOS-Transistors 72cb angesammelt werden, hinausgeleitet werden, wird die Datenhaltezeit der Speicherzelle 72c verlängert.

Der Körperauffrischbetrieb kann außerdem in einer Mehrzahl von Speicherzellen 72c gleichzeitig durch Verwenden des Ab tastverstärkers 111b ausgeführt werden, wodurch es erlaubt ist, die Körperauffrischoperationen in kurzer Zeit auszu führen. Da außerdem die Funktion einer Schaltung zum Liefern des Körperauffrischpotentials VBR in das Paar von Bitlei tungen 72b verwirklicht ist durch den Abtastverstärker 111b zum Verstärken eines Potentialunterschieds zwischen den Bit leitungen 72ba und 72bb des Bitleitungspaares 72b, kann ver hindert werden, daß die Fläche der Schaltung zunimmt. Da außerdem die Leitungen zum Übertragen des Körperauffrischpo tentials VBR und des Massepotentials VSS in den Abtastver stärker 111b auch als Leitung für das gemeinsame Source für den n-Kanal 111f verwendet werden, kann ebenso auch eine Zu nahme der Leitungsfläche verhindert werden.

Außerdem kann bei der sich Abtastverstärker teilenden Struk tur, bei der sich benachbarte Speicherblöcke 72 den Abtast verstärker 111b teilen, in einer Speicherzelle 72c, die mit der Bitleitung 72ba (oder 72bb) eines sich den Abtastver stärker 111b teilenden benachbarten Speicherblocks 72 ver bunden ist, der Körperauffrischbetrieb gleichzeitig ausge führt werden, wodurch es erlaubt ist, die Körperauffrisch operationen in kurzer Zeit auszuführen.

Außerdem wird eine Mehrzahl von Spaltenwahlsignalen CSLk von einem L-Pegel auf einen H-Pegel gleichzeitig vergrößert, um eine Wahl anzuzeigen, wobei ein Paar der lokalen I/O-Leitun gen 112b verbunden wird mit einer Mehrzahl der zugeordneten Bitleitungspaare 72b. In diesem Zustand können die Daten für den Körperauffrischbetrieb in eine Mehrzahl von Bitleitungen gleichzeitig geliefert werden, um den Körperauffrischbetrieb in einer Mehrzahl der mit den Bitleitungen verbundenen Spei cherzellen 72c gleichzeitig auszuführen. Im Ergebnis können die Körperauffrischoperationen im Vergleich zu dem durch die zweite Ausführungsform verwirklichten DRAM DM, bei dem durch Verbinden des einen Paares von lokalen I/O-Leitungen 112b mit dem einen zugeordneten Bitleitungspaar 72b der Körper auffrischbetrieb ausgeführt wird, in kurzer Zeit ausgeführt werden.

Sehr ähnlich wie bei der zweiten Ausführungsform ist bei der dritten Ausführungsform das Körperauffrischpotential VBR auf einen negativen Pegel festgesetzt. Es soll jedoch angemerkt werden, daß das Massepotential VSS auch anstelle des Körper auffrischpotentials VBR verwendet werden kann. Auch in diesem Fall können die in dem Körper angesammelten Majori tätsträger hinausgeleitet werden, selbst wenn das Ableiten nicht so gut wie in dem Fall sein kann, in dem das Körper auffrischsignal VBR auf einen negativen Pegel gesetzt ist. Nichtsdestoweniger wird bei einer derartigen Anordnung in der Schaltungsgruppe zum Erzeugen eines internen Potentials 10 eine Schaltung zum Erzeugen des Körperauffrischpotentials VBR nicht benötigt. Statt dessen kann das Massepotential VSS gleich in eine Leitung zum Übertragen des Körperauffrischpo tentials VBR geliefert werden. Auf diese Weise kann verhin dert werden, daß die Schaltungsfläche zunimmt.

Die vierte Ausführungsform

Eine andere Ausführungsform, die ein durch die vorliegende Erfindung vorgesehenes DRAM verwirklicht, wird unter Bezug nahme auf die Fig. 28 bis 33 erläutert. Die Unterschiede zwischen dem durch die erste Ausführungsform verwirklichten DRAM und dem DRAM, das durch diese nachstehend auch als vierte Ausführungsform bezeichnete Ausführungsform verwirk licht wird, werden wie folgt erläutert. Im Fall der ersten Ausführungsform ist während des Körperauffrischbetriebs das Bitleitungsversorgungspotential VBL auf das Körperauffrisch potential VBR gesetzt, um das Körperauffrischpotential VBR in das Paar von Bitleitungen 72b mittels der Bitleitungsvorlade-/Bitleitungsausgleichsschaltung 111c zu liefern. Im Fall der vierten Ausführungsform ist das Bitlei tungsversorgungspotential VBL auf das Bitleitungsvorladepo tential VBLP festgelegt und das Potential NCSp der Leitung für das gemeinsame Source für den n-Kanal 111f auf das Kör perauffrischpotential VBR gesetzt, um das Körperauffrischpo tential VBR in die Bitleitung 72ba oder 72bb des Bitlei tungspaares 72b mittels des Abtastverstärkers 111b zu lie fern.

Ferner werden im Fall der ersten Ausführungsform die Auf frischzyklen im Körperauffrischmodus separat von den Auf frischzyklen im normalen CBR-Auffrischmodus ausgeführt. Aus diesem Grund wird in einem CBR-Auffrischzyklus unmittelbar nach einem Körperauffrischbetrieb die durch die Auffrisch adressensignale REFAi dargestellte Auffrischadresse nicht mit einem Inkrement versehen. Im Fall der vierten Ausfüh rungsform wird im Schatten eines normalen CBR-Auffrischbe triebs ein Körperauffrischbetrieb ausgeführt. Das heißt, der Körperauffrischbetrieb wird gleichzeitig mit dem normalen CBR-Auffrischbetrieb durchgeführt. Die Schaltungen, die bei der vierten Ausführungsform zum Verwirklichen der vorstehend beschriebenen Unterschiede zur ersten Ausführungsform ver wendet werden, werden wie folgt erläutert.

Zuerst werden die Unterschiede der Gesamtstruktur zwischen dem DRAM DM, das durch die in Fig. 28 gezeigte vierte Aus führungsform verwirklicht wird, und dem DRAM DM, das durch die in Fig. 1 dargestellte erste Ausführungsform verwirk licht wird, erläutert. Im Fall der vierten Ausführungsform wird ein Körperauffrischbetrieb ausgeführt, während ein normaler CBR-Auffrischbetrieb durchgeführt wird. Das CBR-Ermittlungssignal CBR zum Verlangen eines CBR-Auffrischbe triebs kann folglich auch als Signal zum Verlangen eines Körperauffrischbetriebs verwendet werden. Im Unterschied zur ersten Ausführungsform erzeugt folglich die Auffrischsteu erschaltung 40, die in dem durch die vierte Ausführungsform verwirklichten DRAM DM verwendet wird, das Körperauffrisch signal BRE nicht. Außerdem enthält im Unterschied zur ersten Ausführungsform die Auffrischsteuerschaltung 40, die in dem durch die vierte Ausführungsform verwirklichten DRAM DM ver wendet wird, keine Funktion, um zu verhindern, daß in einem CBR-Auffrischzyklus nach einem Körperauffrischbetrieb die durch die Auffrischadressensignale REFAi dargestellte Auf frischadresse mit einem Inkrement versehen wird. Die durch die Auffrischadressensignale REFA0 bis REFA14 dargestellte Auffrischadresse wird immer dann mit einem Inkrement verse hen, wenn das CBR-Ermittlungssignal CBR sich von einem L-Pe gel auf einen H-Pegel ändert, falls das CBR-Timing ermittelt ist.

Außerdem empfängt der Adressenpuffer 50 das Körperauffrisch signal BRE nicht. Wenn das CBR-Ermittlungssignal CBR sich von einem L-Pegel auf einen H-Pegel ändert, um sowohl einen Körperauffrischbetrieb als auch einen normalen CBR-Auf frischbetrieb zu verlangen, gibt der Adressenpuffer 50 die Zeilenadressensignale RAi mit Pegeln derselben Logik wie die Auffrischadressensignale REFAi und die Zeilenadressensignale /RAi mit Pegeln der invertierten Logik der Auffrischadres sensignale REFAi aus. Ebenso empfängt auch der Zeilendeco dierer 80 das Körperauffrischsignal BRE nicht. Im Körperauf frischzyklus werden die gemäß den Pegeln der Zeilenadressen signale RAi und /RAi gewählten Wortleitungen 72a aktiviert und auf das Potential der verstärkten Spannung der Wortlei tung gesetzt.

Ähnlicherweise empfängt die Schaltung zum Erzeugen eines blockbezogenen Signals 120 das Körperauffrischsignal BRE nicht. Wenn die Schaltung zum Erzeugen eines blockbezogenen Signals 120 das durch den /RAS-Puffer 20 erzeugte Zeilen adressenstrobesignal /RAS, die durch den Adressenpuffer 50 erzeugten Zeilenadressensignale RA8 und /RA8 und die durch den Zeilenvordecodierer 60 erzeugten Zeilenvordecodiersi gnale X16 bis X27 empfängt, dann setzt sie vier der Block wahlsignale BSj (wo j = 0, 1, . . ., 511) auf einen H-Pegel, welche vier Wahlsignale BSj gemäß den Pegeln der Zeilen adressensignale RA8 und /RA8 und der Zeilenvordecodiersi gnale X16 bis X27, das heißt gemäß den Pegeln der Zeilen adressensignale RA8 und /RA8 bis RA14 und /RA14, gewählt werden, wenn das Zeilenadressenstrobesignal /RAS vom H-Pegel auf einen L-Pegel zurückgesetzt wird. Im Unterschied zur ersten Ausführungsform hängen die Blockwahlsignale BSj nicht von dem Körperauffrischsignal BRE ab. Ähnlicherweise hängen im Unterschied zur ersten Ausführungsform die durch die Schaltung zum Erzeugen eines blockbezogenen Signals 120 er zeugten Bitleitungsisoliersignale BLIn (wo n = 0, 1, . . ., 1.023) auch von dem Körperauffrischsignal BRE nicht ab. Die Bitleitungsisoliersignale BLIn, die mit jenen Speicher blöcken verbunden sind, die sich die Abtastverstärker mit den gemäß den Pegeln der Zeilenadressensignale RA8 und /RA8 und der Zeilenvordecodiersignale X16 bis X27 gewählten Spei cherblöcken teilen, werden auf den L-Pegel zurückgesetzt.

Außerdem hängen im Unterschied zur ersten Ausführungsform die durch die Schaltung zum Erzeugen eines blockbezogenen Signals 120 erzeugten p-Kanal- und n-Kanal-Abtastverstärker berechtigungssignale /PSEp und NSEp (wo p = 0, 1, . . ., 515) auch von dem Körperauffrischsignal BRE nicht ab. Wenn das Zeilenadressenstrobesignal /RAS sich von einem H-Pegel auf einen L-Pegel ändert, dann werden die p-Kanal-Abtastverstär kerberechtigungssignale /PSEp, die mit den gemäß den Pegeln der Zeilenadressensignale RA8 und /RA8 und der Zeilenvorde codiersignale X16 bis X27 gewählten Speicherblöcken verbun den sind, vom H-Pegel auf einen L-Pegel zurückgesetzt, um einen berechtigten Zustand zu verlangen, während die n-Ka nal-Abtastverstärkerberechtigungssignale NSEp, die mit den gemäß den Pegeln der Zeilenadressensignale RA8 und /RA8 und der Zeilenvordecodiersignale X16 bis X27 gewählten Speicher blöcken verbunden sind, vom L-Pegel auf einen H-Pegel ge setzt, um auch einen berechtigten Zustand zu verlangen.

Außerdem hängen im Unterschied zur ersten Ausführungsform die durch die Schaltung zum Erzeugen eines blockbezogenen Signals 120 erzeugten Vorladesignale PRp auch von dem Kör perauffrischsignal BRE nicht ab. Wenn das Zeilenadressen strobesignal /RAS sich von einem H-Pegel auf einen L-Pegel ändert, dann werden die Vorladesignale PRp, die mit den gemäß den Pegeln der Zeilenadressensignale RA8 und /RA8 und der Zeilenvordecodiersignale X16 bis X27 gewählten Speicher blöcken verbunden sind, von einem H-Pegel auf einen L-Pegel zurückgesetzt. Außerdem hängen im Unterschied zur ersten Ausführungsform die durch die Schaltung zum Erzeugen eines blockbezogenen Signals 120 erzeugten Wahlsignale SELp auch von dem Körperauffrischsignal BRE nicht ab. Wenn das CBR-Ermittlungssignal CBR auf einen H-Pegel gesetzt ist, dann werden die Wahlsignale SELp alle auf einen L-Pegel zurück gesetzt. Wenn das CBR-Ermittlungssignal CBR auf einen L-Pe gel zurückgesetzt ist, dann werden die Vorladesignale PRp, die mit den gemäß den Pegeln der Zeilenadressensignale RA8 und /RA8 und der Zeilenvordecodiersignale X16 bis X27 ge wählten Speicherblöcken verbunden sind, vom L-Pegel auf einen H-Pegel gesetzt, wenn das Zeilenadressenstrobesignal /RAS sich von einem H-Pegel auf einen L-Pegel ändert.

Die Auffrischsteuerschaltung 40 wird unter Bezugnahme auf Fig. 29 erläutert. Im Vergleich zu der Auffrischsteuer schaltung 40, die bei der in Fig. 3 gezeigten ersten Aus führungsform verwendet wird, ist aus der Auffrischsteuer schaltung 40 der vierten Ausführungsform die Adresseninkre mentsteuerschaltung 42 eliminiert. Ein anderer Unterschied zwischen der bei der vierten Ausführungsform verwendeten Auffrischsteuerschaltung 40 und der Auffrischsteuerschaltung 40 der ersten Ausführungsform ist der, daß im Fall der ersteren anstelle des Auffrischadresseninkrementsignals AIN das CBR-Ermittlungssignal CBR in diejenige Zählerzelle 43a geliefert wird, welche in der ersten Stufe der Auffrisch adressenerzeugungsschaltung 43, die dieselbe Struktur wie bei der ersten Ausführungsform hat, verwendet wird. Ein wei terer Unterschied besteht darin, daß die Körperauffrischsi gnalerzeugungsschaltung 45 auch eliminiert ist.

Der Adressenpuffer 50 wird wie folgt erläutert. Der bei der vierten Ausführungsform verwendete Adressenpuffer 50 unter scheidet sich von demjenigen der ersten Ausführungsform, welcher in Fig. 7 gezeigt ist. Wenn im Fall der ersten Aus führungsform die in dem Adressenpuffer 50 verwendete Zeilen adressenberechtigungssignalerzeugungsschaltung 52 das Kör perauffrischsignal BRE empfängt, dann setzt sie ohne Rück sicht auf den Pegel des Zeilenadressenstrobesignals /RAS das Zeilenadressenberechtigungssignal RE auf den L-Pegel zurück, wenn das Körperauffrischsignal BRE auf einen H-Pegel gesetzt ist, um den Körperauffrischmodus anzuzeigen. Im Fall der vierten Ausführungsform empfängt die in dem Adressenpuffer 50 verwendete Zeilenadressenberechtigungssignalerzeugungs schaltung 52 das Körperauffrischsignal BRE nicht. Die in dem Adressenpuffer 50 verwendete Zeilenadressenberechtigungssi gnalerzeugungsschaltung 52 ändert den Pegel des Zeilenadres senberechtigungssignals RE gemäß dem Pegel des Zeilenadres senstrobesignals /RAS. Die anderen Schaltungen sind diesel ben wie diejenigen, welche bei der ersten Ausführungsform verwendet werden.

Der Zeilendecodierer 80 wird wie folgt erläutert. Der in dem Zeilendecodierer 80 der vierten Ausführungsform verwendete Zeilendecodiererblock 81 unterscheidet sich von dem Zeilen decodiererblock 81, der in dem in Fig. 9 gezeigten Zeilen decodierer 80 der ersten Ausführungsform verwendet wird. Wenn im Fall der ersten Ausführungsform die in dem Zeilende codiererblock 81 verwendete Schaltung zum Erzeugen einer verstärkten Spannung 81a das Körperauffrischsignal BRE emp fängt, dann setzt sie ohne Rücksicht auf die Pegel der anderen Eingangssignale die lokalen Signale mit verstärkter Spannung LB0 bis LB3 alle auf einen L-Pegel, wenn das Kör perauffrischsignal BRE auf den H-Pegel gesetzt ist, um den Körperauffrischmodus anzuzeigen. Im Fall der vierten Ausfüh rungsform empfängt die Schaltung zum Erzeugen einer ver stärkten Spannung 81a das Körperauffrischsignal BRE nicht. Die Schaltung zum Erzeugen einer verstärkten Spannung 81a ändert das eine der lokalen Signale mit verstärkter Spannung LB0 bis LB3, die gemäß den Pegeln der Zeilenvordecodiersi gnale X0 bis X3 (das heißt gemäß den Pegeln der Zeilenadres sensignale RA0, /RA0, RA1 und /RA1) gewählt sind, auf den im Vergleich zu dem Stromversorgungspotential VCC größeren Pe gel der verstärkten Spannung für die Wortleitung, wenn das Zeilenadressenberechtigungssignal RE sich von einem L-Pegel auf einen H-Pegel ändert, um ohne Rücksicht auf den Pegel des Körperauffrischsignals BRE einen berechtigten Zustand zu verlangen.

Die in Fig. 10 gezeigte Schaltung zum Erzeugen einer ver stärkten Spannung 81a der ersten Ausführungsform unterschei det sich von der in Fig. 30 gezeigten Schaltung zum Erzeu gen einer verstärkten Spannung 81a der vierten Ausführungs form. Im Vergleich zu der in Fig. 10 dargestellten Schal tung zum Erzeugen einer verstärkten Spannung 81a der ersten Ausführungsform empfängt die Masterschaltung zum Erzeugen eines Signals mit verstärkter Spannung 81aa, die in der Schaltung zum Erzeugen einer verstärkten Spannung 81a der vierten Ausführungsform verwendet wird, das Körperauffrisch signal BRE nicht, wie in Fig. 30 gezeigt, und enthält den Inverter 81aac und die NOR-Schaltung 81aad nicht.

Die Speicherarrayperipherieschaltungsgruppe 110 wird wie folgt erläutert. Im Fall der vierten Ausführungsform ist das Bitleitungsvorladepotential VBL auf das Bitleitungsvorlade potential VBLP festgelegt. Somit wird bei der vierten Aus führungsform die in Fig. 14 gezeigte Bitleitungsversor gungspotentialsteuerschaltung 113 nicht benötigt. Das heißt, das Bitleitungsvorladepotential VBLP ist an diejenige Lei tung angelegt, welche das Bitleitungsvorladepotential VBL überträgt. Statt dessen ist eine Sourcepotentialsteuerschal tung 114 vorgesehen, die derjenigen der in Fig. 23 gezeig ten zweiten Ausführungsform ähnlich ist. Doch die in Fig. 31 gezeigte Sourcepotentialsteuerschaltung 114 der vierten Ausführungsform unterscheidet sich von der bei der zweiten Ausführungsform verwendeten Sourcepotentialsteuerschaltung 114 darin, daß im Fall der ersteren anstelle des Körperauf frischsignals BRE das CBR-Ermittlungssignal CBR empfangen wird.

Diese Sourcepotentialsteuerschaltung 114 erzeugt das n-Ka nal-Sourcepotential NS, das auf das Massepotential VSS ge setzt wird, wenn das CBR-Ermittlungssignal CBR auf einen L-Pegel zurückgesetzt ist, oder auf das Körperauffrischpoten tial VBR gesetzt wird, wenn das CBR-Ermittlungssignal CBR auf einen H-Pegel gesetzt ist, um entsprechend den normalen CBR-Auffrischmodus und den Körperauffrischmodus anzuzeigen. Sehr ähnlich wie die in Fig. 23 gezeigte Abtastverstärker aktivierungsschaltung 111h der zweiten Ausführungsform hat außerdem die Abtastverstärkeraktivierungsschaltung 111h der vierten Ausführungsform auch einen n-Kanal-MOS-Transistor 111hb, der an seinem Source das durch die Sourcepotential steuerschaltung 114 erzeugte n-Kanal-Sourcepotential NS empfängt.

Die Schaltung zum Erzeugen eines blockbezogenen Signals 120 wird erläutert. Die bei der vierten Ausführungsform verwen dete Schaltung zum Erzeugen eines blockbezogenen Signals 120 hat eine in Fig. 32 gezeigte Bitleitungsisolations-/Bitlei tungsvorladesignalerzeugungsschaltung 121, die der in Fig. 15 gezeigten Bitleitungsisolations-/Bitleitungsvorladesi gnalerzeugungsschaltung 121, die in der Schaltung zum Er zeugen eines blockbezogenen Signals 120 der ersten Ausfüh rungsform verwendet wird, entspricht. Im Vergleich zu der in Fig. 15 gezeigten Bitleitungsisolations-/Bitleitungsvor ladesignalerzeugungsschaltung 121 weist die in Fig. 32 ge zeigte Bitleitungsisolations-/Bitleitungsvorladesignalerzeu gungsschaltung 121 jene Bitleitungsisolationssteuerschaltung 121b nicht auf, welche verwendet wird zum Vergrößern aller Bitleitungsisoliersignale /BLI0 bis /BLI1023 auf das ver stärkte Potential VPP, wenn das Körperauffrischsignal BRE auf einen H-Pegel gesetzt ist, um den Körperauffrischmodus anzuzeigen. Statt dessen werden die Bitleitungsisolations forderungssignale /BID0 bis /BID1023, so wie sie sind, als Bitleitungsisoliersignale /BLI0 bis /BLI1023 ausgegeben. So mit werden die Bitleitungsisoliersignale /BLI0 bis /BLI1023, die mit den den gewählten Speicherblöcken benachbarten Spei cherblöcken verbunden sind, auf den L-Pegel zurückgesetzt.

Außerdem weist im Vergleich zu der in Fig. 15 gezeigten Bitleitungsisolations- /Bitleitungsvorladesignalerzeugungs schaltung 121 die in Fig. 32 gezeigte Bitleitungsisola tions-/Bitleitungsvorladesignalerzeugungsschaltung 121 jene Vorladesteuerschaltung 121c nicht auf, welche verwendet wird zum Vergrößern aller Vorladesignale PR0 bis PR515 auf einen H-Pegel, wenn das Körperauffrischsignal BRE auf den H-Pegel gesetzt ist, um den Körperauffrischmodus anzuzeigen. Statt dessen werden die Vorladeforderungssignale PD0 bis PD515, so wie sie sind, als Vorladesignale PR0 bis PR515 ausgegeben. Wenn somit eines oder mehrere der Blockwahlsignale BS0 bis BS511 auf einen H-Pegel gesetzt sind, um einen gewählten Zu stand anzuzeigen, dann werden die zugeordneten Vorladesig nale PR0 bis PR515 auf einen L-Pegel zurückgesetzt, um eine Vorladeunterbrechung zu verlangen.

Die bei der vierten Ausführungsform verwendete Schaltung zum Erzeugen eines blockbezogenen Signals 120 hat eine Abtast verstärkerberechtigungssignalerzeugungsschaltung 122 anstel le der in Fig. 16 gezeigten Abtastverstärkerberechtigungs signalerzeugungsschaltung 122, die in der Schaltung zum Er zeugen eines blockbezogenen Signals 120 der ersten Ausfüh rungsform verwendet wird. Die bei der vierten Ausführungs form verwendete Abtastverstärkerberechtigungssignalerzeu gungsschaltung 122 ist dieselbe wie die in Fig. 25 darge stellte Abtastverstärkerberechtigungssignalerzeugungsschal tung 122 der zweiten Ausführungsform.

Die Operationen des durch die vierte Ausführungsform ver wirklichten DRAM DM werden wie folgt erläutert. Die normalen Lese-/Schreiboperationen des durch die vierte Ausführungs form verwirklichten DRAM DM sind dieselben wie die normalen Lese-/Schreiboperationen des durch die erste Ausführungsform verwirklichten DRAM DM, die unter Bezugnahme auf Fig. 18 erläutert worden sind. Da andererseits die CBR-Auffrisch operation und die Körperauffrischoperation des durch die vierte Ausführungsform verwirklichten DRAM DM gleichzeitig ausgeführt werden, unterscheiden sie sich von der CBR-Auf frischoperation und der Körperauffrischoperation des durch die erste Ausführungsform verwirklichten DRAM DM, welche unter Bezugnahme auf die entsprechenden Fig. 19 und 20 erläutert worden sind. Der CBR-Auffrischbetrieb und der Kör perauffrischbetrieb des durch die vierte Ausführungsform verwirklichten DRAM DM werden unter Bezugnahme auf Fig. 33 wie folgt erläutert.

Bevor das externe Zeilenadressenstrobesignal ext/RAS sich von einem H-Pegel auf einen L-Pegel ändert, ändert das ex terne Spaltenadressensignal ext/CAS sich zu einer Zeit t0 von einem H-Pegel auf einen L-Pegel, wie in Fig. 33(b) ge zeigt. Wenn dann das externe Zeilenadressenstrobesignal ext/RAS sich zu einer Zeit t1 vom H-Pegel auf einen L-Pegel ändert, wie in Fig. 33(a) gezeigt, dann ändert das CBR-Er mittlungssignal CBR sich von einem L-Pegel auf einen H-Pe gel, wie in Fig. 33(d) gezeigt. Da das Zeilenadressen strobesignal /RAS und das Spaltenadressenstrobesignal /CAS sich nicht in der /RAS-vor-/CAS-Ordnung von einem H-Pegel auf einen L-Pegel ändern, setzt der Adressenpuffer 50 alle Spaltenadressensignale CAi und /CAi ohne Verriegeln der Adressensignale Ai zurück. Im Ergebnis wird das durch den Spaltendecodierer 100 ausgegebene Spaltenwahlsignal CSLk auf einen L-Pegel festgelegt, wie in Fig. 33(p) gezeigt.

Wenn außerdem die Schaltung zum Erzeugen eines blockbezoge nen Signals 120 das CBR-Ermittlungssignal CBR empfängt, dann hält sie alle Wahlsignale SELp zum Verbinden der Paare von lokalen I/O-Leitungen 112b mit den Paaren von globalen I/O-Leitungen 112d auf dem L-Pegel, wie in Fig. 33(j) gezeigt. Wenn andererseits das CBR-Ermittlungssignal CBR sich von einem L-Pegel auf einen H-Pegel ändert, dann setzt die in der Speicherarrayperipherieschaltungsgruppe 110 verwendete Sourcepotentialsteuerschaltung 114 das n-Kanal-Sourcepo tential NS auf das Körperauffrischpotential VBR.

Wenn außerdem das CBR-Ermittlungssignal CBR sich von einem L-Pegel auf einen H-Pegel ändert, dann wird die durch die Auffrischadressensignale REFAi dargestellte Auffrischadresse mit einem Inkrement versehen, wie in Fig. 33(c) gezeigt. Wenn dann das externe Zeilenadressenstrobesignal ext/RAS sich von einem H-Pegel auf einen L-Pegel ändert, dann ändert das Zeilenadressenberechtigungssignal RE sich zu einer Zeit t2 von einem L-Pegel auf einen H-Pegel, wie in Fig. 33(e) gezeigt. Da das CBR-Ermittlungssignal CBR auf einen H-Pegel gesetzt wird, wenn das Zeilenadressenberechtigungssignal RE sich vom L-Pegel auf den H-Pegel ändert, gibt der Adressen puffer 50 die Zeilenadressensignale RAi mit Pegeln derselben Logik wie die durch die Auffrischsteuerschaltung 40 erzeug ten Auffrischadressensignale REFAi und die Zeilenadressensi gnale /RAi mit Pegeln der invertierten Logik der Auffrisch adressensignale REFAi aus.

Dann setzt die Bitleitungsisolations-/Bitleitungsvorladesi gnalerzeugungsschaltung 121 die Vorladesignale PRp, die ge mäß den Pegeln der Zeilenadressensignale RA8 und /RA8 und der Zeilenvordecodiersignale X16 bis X27, das heißt gemäß den Pegeln der Zeilenadressensignale RA8 und /RA8 bis RA14 bis /RA14, gewählt sind, von einem H-Pegel auf einen L-Pe gel, wie in Fig. 33(f) gezeigt. Die Bitleitungsvor lade-/Bitleitungsausgleichsschaltungen 111c, die mit den ge mäß den Pegeln der Zeilenadressensignale RA8 und /RA8 und der Zeilenvordecodiersignale X16 bis X27 gewählten Speicher blöcken 72 verbunden sind, unterbrechen das Vorladen und das Ausgleichen der Bitleitungen 72ba und 72bb, wenn sie die Vorladesignale PRp empfangen, und ebenso unterbrechen die mit den gewählten Speicherblöcken 72 verbundenen Schaltungen zum Vorladen/Ausgleichen der Leitung für das gemeinsame Source 111d auch das Vorladen und das Ausgleichen der Lei tungen für das gemeinsame Source für den p-Kanal 111e und derjenigen für den n-Kanal 111f.

Außerdem hält die Bitleitungsisolations-/Bitleitungsvorlade signalerzeugungsschaltung 121 die Bitleitungsisoliersignale /BLIn, die mit den gemäß den Pegeln der Zeilenadressensi gnale RA8 und /RA8 bis RA14 und /RA14 gewählten Speicher blöcken 72 verbunden sind, auf dem verstärkten Potential VPP, so wie sie sind, und setzt sie die Bitleitungsisolier signale /BLIn, die mit den den gewählten Speicherblöcken 72 benachbarten Speicherblöcken 72 verbunden sind, zu einer Zeit t3 vom H-Pegel auf den L-Pegel zurück, wie in Fig. 33(g) gezeigt. Die Paare von Bitleitungen 72b, die in den benachbarten Speicherblöcken 72 enthalten sind, werden von den Abtastverstärkern 111b und den Bitleitungsvorlade-/Bit leitungsausgleichsschaltungen 111c mittels der Isolations gatterschaltung 112a isoliert.

Wenn dann das eine der gemäß den Pegeln der Zeilenadressen signale RA0, /RA0, RA1 und /RA1 gewählten lokalen Signale mit verstärkter Spannung LB0 bis LB3 zu einer Zeit t4 von einem L-Pegel auf den im Vergleich zu dem Stromversorgungs potential VCC größeren Pegel der verstärkten Spannung für die Wortleitung vergrößert wird, wie in Fig. 33(h) gezeigt, dann nimmt das Potential WLt der gemäß den Pegeln der Zei lenadressenstrobesignale RAi und /RAi gewählten Wortlei tungen 72a auch vom L-Pegel auf das Potential der verstärk ten Spannung für die Wortleitung zu, wie in Fig. 33(i) ge zeigt. Genau genommen wird aus jedem der Speicherarrays 71 ein Speicherblock 72 und aus jedem der gewählten Speicher blöcke 72 eine Wortleitung 72a gewählt.

Dann nimmt der n-Kanal-MOS-Transistor 72cb, der in jeder der 8k mit jeder der gewählten Wortleitungen 72a verbundenen Speicherzellen 72c verwendet wird, einen leitenden Zustand ein, wobei er erlaubt, daß zwischen der zweiten Elektrode des Kondensators 72ca und entweder der Bitleitung 72ba oder der Bitleitung 72bb elektrische Ladung übertragen wird. Die Potentiale BLs oder /BLs der Bitleitung 72ba oder 72bb wer den auf einen Pegel, der ein wenig größer oder kleiner als das Bitleitungsvorladepotential VBLP ist, in Abhängigkeit davon vergrößert oder verkleinert, ob die in dem Kondensator 72ca der Speicherzelle 72c gespeicherten Daten durch einen H- oder einen L-Pegel dargestellt werden, wie es in Fig. 33(n) gezeigt ist. Es sei angemerkt, daß die Figur ein Bei spiel zeigt, in dem die in dem Kondensator 72ca gespeicher ten Daten durch einen L-Pegel dargestellt werden.

Wenn dann das mit dem gewählten Speicherblock 72 verbundene n-Kanal-Abtastverstärkerberechtigungssignal NSEp zu einer Zeit t5 von einem L-Pegel auf einen H-Pegel vergrößert wird, wie es in Fig. 33(k) gezeigt ist, dann nimmt der n-Kanal-MOS-Transistor 111hb, der in jener Abtastverstärkeraktivie rungsschaltung 111h verwendet wird, welche das n-Kanal-Ab tastverstärkerberechtigungssignal NSEp empfängt, einen lei tenden Zustand ein, wodurch er verursacht, daß das Potential NCSp der Leitung für das gemeinsame Source für den n-Kanal 111f von dem Bitleitungsvorladepotential VBLP auf das Kör perauffrischpotential VBR abnimmt, wie in Fig. 33(m) ge zeigt. Im Ergebnis verkleinert der die n-Kanal-MOS-Transi storen 111bc und 111bd des Abtastverstärkers 111b umfassende n-Kanal-Abtastverstärker das eine der Potentiale der Bitlei tungen 72ba und 72bb, das heißt entweder das BLs oder das /BLs, welches zu verkleinernde Potential ein wenig kleiner als das andere ist, vom Bitleitungsvorladepotential VBLP auf das Körperauffrischsignal VBR, wie es in Fig. 33(n) gezeigt ist.

Wenn danach das mit dem gewählten Speicherblock 72 verbun dene p-Kanal-Abtastverstärkerberechtigungssignal /PSEp zu einer Zeit t6 von einem H-Pegel auf einen L-Pegel verklei nert wird, wie es in Fig. 33(k) gezeigt ist, dann nimmt der p-Kanal-MOS-Transistor 111ha, der in jener Abtastverstärker aktivierungsschaltung 111h verwendet wird, welche dieses p-Kanal-Abtastverstärkerberechtigungssignal /PSEp empfängt, einen leitenden Zustand ein, wodurch er verursacht, daß das Potential PCSp der Leitung für das gemeinsame Source für den p-Kanal 111e vom Bitleitungsvorladepotential VBLP auf das Stromversorgungspotential VCC zunimmt, wie es in Fig. 33(m) gezeigt ist. Im Ergebnis vergrößert der die p-Kanal-MOS-Transistoren 111ba und 111bb des Abtastverstärkers 111b um fassende p-Kanal-Abtastverstärker das eine der Potentiale der Bitleitungen 72ba und 72bb, das heißt entweder das BLs oder das /BLs, welches zu vergrößernde Potential ein wenig größer als das andere ist, vom Bitleitungsvorladepotential VBLP auf das Stromversorgungspotential VCC, wie es in Fig. 33(n) gezeigt ist.

Auf diese Weise wird mittels des Abtastverstärkers 111b eine kleine Potentialdifferenz, die zwischen den das Paar von Bitleitungen 72b bildenden Bitleitungen 72ba und 72bb ent wickelt wird, verstärkt. Wenn danach das externe Zeilen adressenstrobesignal ext/RAS zu einer Zeit t7 von einem L-Pegel auf einen H-Pegel gesetzt wird, wie es in Fig. 33(a) gezeigt ist, dann ändert das Zeilenadressenberechtigungs signal RE sich von einem H-Pegel auf einen L-Pegel, wie in Fig. 33(e) gezeigt, und das Potential WLt aller Wortlei tungen 72a sich von einem H-Pegel auf einen L-Pegel, wie in Fig. 33(i) gezeigt. Im Ergebnis werden in der mit der ge wählten Wortleitung 72a verbundenen Speicherzelle 72c Daten mit einem H- oder einem L-Pegel wieder gespeichert, wodurch die Speicherzelle 72c aufgefrischt wird. Bei diesem Auf frischbetrieb wird das Körperauffrischpotential VBR entweder in die Bitleitung 72ba oder die Bitleitung 72bb des Bitlei tungspaares 72b geliefert. Eine Wortleitung 72a, die zusam men mit der das Körperauffrischpotential VBR empfangenden Bitleitung 72ba oder 72bb nicht gewählt ist, bleibt auf dem Massepotential VSS, so wie es ist. Ein Körperauffrischbe trieb wird in einer Speicherzelle 72c, die mit einer der artigen nicht gewählten Wortleitung 72a verbunden ist, aus geführt.

Wenn dann das Zeilenadressenberechtigungssignal RE vom H-Pe gel auf den L-Pegel zurückgesetzt wird, dann werden die Bit leitungsisoliersignale /BLIn alle auf den VPP-Pegel vergrö ßert, wie in Fig. 33(g) gezeigt, und die lokalen Signale mit verstärkter Spannung LB0 bis LB3 alle vom H-Pegel auf einen L-Pegel verkleinert, wie in Fig. 33(h) gezeigt. Gleichzeitig werden die p-Kanal-Abtastverstärkerberechti gungssignale /PSEp alle vom L-Pegel auf einen H-Pegel ver größert, wie in Fig. 33(k) gezeigt, und die n-Kanal-Abtast verstärkerberechtigungssignale NSEp alle vom H-Pegel auf den L-Pegel zurückgesetzt, wie auch in Fig. 33(k) gezeigt. Außerdem werden die Vorladesignale PRp alle vom L-Pegel auf einen H-Pegel vergrößert, wie in Fig. 33(f) gezeigt. Wenn die Bitleitungsvorlade-/Bitleitungsausgleichsschaltung 111c das Vorladesignal PRp empfängt, dann lädt sie die Potentiale BLs und /BLs des Paares von Bitleitungen 72b entsprechend von dem Stromversorgungspotential VCC und dem Körperauf frischpotential VBR zurück auf das Bitleitungsvorladepoten tial VBLP vor und gleicht sie auf dasselbe aus, wie in Fig. 33(n) gezeigt. Wenn die Schaltung zum Vorladen/Ausgleichen der Leitung für das gemeinsame Source 111d das Vorladesignal PRp empfängt, dann lädt sie ebenso die Potentiale PCSp und NCSp der Leitung für das gemeinsame Source für den p-Kanal 111e und derjenigen für den n-Kanal 111f entsprechend von dem Stromversorgungspotential VCC und dem Körperauffrisch potential VBR zurück auf das Bitleitungsvorladepotential VBLP vor und gleicht sie auf dasselbe aus, wie in Fig. 33(m) gezeigt. Zu diesem Zeitpunkt ist der normale CBR-Auffrischzyklus vollendet.

Auf diese Weise wird im Fall des durch die vierte Ausfüh rungsform verwirklichten DRAM DM im Schatten eines normalen CBR-Auffrischbetriebs ein Körperauffrischbetrieb ausgeführt. Da die Majoritätsträger, die in dem Körper 72cbc desjenigen n-Kanal-MOS-Transistors 72cb angesammelt werden, welcher in der einen Körperauffrischbetrieb in dem Körperauffrischmodus durchmachenden Speicherzelle 72c enthalten ist, hinausge leitet werden, wird die Datenhaltezeit der Speicherzelle 72 verlängert.

Der Körperauffrischbetrieb kann außerdem in einer Mehrzahl von Speicherzellen 72c gleichzeitig durch Verwenden des Ab tastverstärkers 111b ausgeführt werden, wodurch es erlaubt ist, die Körperauffrischoperationen in kurzer Zeit auszu führen. Da außerdem die Funktion einer Schaltung zum Liefern des Körperauffrischpotentials VBR in eine der Bitleitungen 72ba und 72bb des Bitleitungspaares 72b verwirklicht ist durch den Abtastverstärker 111b, kann verhindert werden, daß die Fläche der Schaltung zunimmt. Da außerdem die Leitungen zum Übertragen des Körperauffrischpotentials VBR und des Massepotentials VSS in den Abtastverstärker 111b auch als Leitung für das gemeinsame Source für den n-Kanal 111f ver wendet werden, kann ebenso auch eine Zunahme der Leitungs fläche verhindert werden.

Da außerdem der Körperauffrischbetrieb und der normale CBR-Auffrischbetrieb gleichzeitig ausgeführt werden, wird eine neue Operation zum Setzen des Körperauffrischmodus nicht be nötigt. Außerdem ist es nicht notwendig, einen neuen Ein gangsanschlußstift zum Setzen des Körperauffrischmodus bei zufügen. Außerdem ist ein Körperauffrischzyklus nicht spe ziell vorgesehen, so daß verhindert wird, daß die Steuerung des DRAM kompliziert wird.

Bei der vierten Ausführungsform ist das Körperauffrischpo tential VBR auf einen negativen Pegel festgesetzt, wie es im Fall der ersten Ausführungsform ist. Es sei jedoch ange merkt, daß das Massepotential VSS auch anstelle des Körper auffrischpotentials VBR verwendet werden kann. Auch in diesem Fall können die in dem Körper angesammelten Majori tätsträger hinausgeleitet werden, selbst wenn das Ableiten nicht so gut wie in dem Fall sein kann, in dem das Körper auffrischsignal VBR auf einen negativen Pegel gesetzt ist. Nichtsdestoweniger wird bei einer derartigen Anordnung in der Schaltungsgruppe zum Erzeugen eines internen Potentials 10 eine Schaltung zum Erzeugen des Körperauffrischpotentials VBR nicht benötigt. Statt dessen kann das Massepotential VSS gleich in eine Leitung zum Übertragen des Körperauffrischpo tentials VBR geliefert werden. Auf diese Weise kann verhin dert werden, daß die Schaltungsfläche zunimmt.

Außerdem wird im Fall der vierten Ausführungsform als L-Pe gel des Potentials WLt der nicht gewählten Wortleitung 72a das Massepotential VSS verwendet. Wenn das Körperauffrisch potential VBR in eine Bitleitung geliefert wird, dann wird das Körperauffrischpotential VBR in den n-Kanal-MOS-Transi stor 72cb, der in der mit der Bitleitung und der nicht ge wählten Wortleitung 72a verbundenen Speicherzelle 72c ver wendet wird, als Spannung zwischen dem Gate und dem Source des n-Kanal-MOS-Transistors 72cb weitergeleitet. Im Ergebnis nimmt der Schwellenleckstrom des n-Kanal-MOS-Transistors 72cb zeitweilig zu. Durch Annehmen einer Struktur mit einer Wortleitung mit negativer Spannung während der gleichzeiti gen CBR-Auffrisch- und Körperauffrischoperationen kann je doch verhindert werden, daß der Schwellenleckstrom zunimmt. Die Struktur mit einer Wortleitung mit negativer Spannung wurde in dem von Yamagata et al. verfaßten "ISSCC Digest of Technical Papers", Seiten 248 bis 249, im Jahre 1995 offen bart. Bei der Struktur wird ein L-Pegel der Wortleitung 72a von dem Massepotential VSS auf das Körperauffrischpotential VBR verkleinert.

Die fünfte Ausführungsform

Eine andere Ausführungsform, die ein durch die vorliegende Erfindung vorgesehenes DRAM verwirklicht, wird unter Bezug nahme auf die Fig. 34 bis 36 erläutert. Die Unterschiede zwischen dem durch die erste Ausführungsform verwirklichten DRAM und dem DRAM, das durch diese nachstehend auch als fünfte Ausführungsform bezeichnete Ausführungsform verwirk licht wird, werden wie folgt erläutert. Im Fall der ersten Ausführungsform ist während eines normalen Lese-/Schreib betriebs das Potential des L-Pegels des in der gewählten Speicherzelle 72c enthaltenen Paares von Bitleitungen 72b das Massepotential VSS. Im Fall der fünften Ausführungsform übernimmt das DRAM andererseits eine BSG-Struktur (Struktur mit verstärkter Abtastmasse), die in dem von M. Asakura et al. verfaßten "IEEE Journal of Solid-State Circuits", Band 29, Seiten 1303 bis 1309, im Jahre 1994 offenbart wurde. Bei der BSG-Struktur ist der L-Pegel des Paares von Bitleitungen 72b auf ein Massepotential zum Abtasten mit verstärkter Spannung VBSG festgesetzt, das etwas größer als das Masse potential VSS ist. Die BSG-Struktur ist insbesondere bei der Verbesserung der Auffrischcharakteristiken in jenem SOI-DRAM wirksam, bei dem das Potential der Bitleitung dynamisch schwankt, wie in der von F. Morishita et al. verfaßten Schrift mit dem Titel "Symposium on VLSI Technology Digest of Technical Papers", Seiten 141 bis 142, im Jahre 1995 of fenbart.

Ferner ist im Fall der ersten Ausführungsform das Körperauf frischpotential VBR ein negatives Potential. Im Fall der fünften Ausführungsform wird andererseits anstelle des Kör perauffrischpotentials VBR das Massepotential VSS verwendet. Die Schaltungen, die bei der fünften Ausführungsform zum Verwirklichen der vorstehend beschriebenen Unterschiede zur ersten Ausführungsform verwendet werden, werden nachstehend erläutert. Es sei angemerkt, daß die Erklärung der Schal tungen, die mit den bei der ersten Ausführungsform verwen deten Schaltungen identisch sind, weggelassen ist.

Zunächst werden die Unterschiede der Gesamtstruktur zwischen dem DRAM DM, das durch die in Fig. 34 gezeigte fünfte Aus führungsform verwirklicht wird, und dem DRAM DM, das durch die in Fig. 1 dargestellte erste Ausführungsform verwirk licht wird, erläutert. Im Fall der fünften Ausführungsform weist die Schaltungsgruppe zum Erzeugen eines internen Po tentials 10 eine Schaltung zum Erzeugen eines negativen Po tentials zur Verwendung beim Körperauffrischbetrieb nicht auf. Statt dessen ist eine Schaltung zum Erzeugen des Masse potentials zum Abtasten mit verstärkter Spannung VBSG vorge sehen. Außerdem ist im Fall der ersten Ausführungsform das durch die Schaltungsgruppe zum Erzeugen eines internen Po tentials 10 erzeugte Zellplattenpotential VCP gleich (VCC + VSS)/2. Im Fall der fünften Ausführungsform ist andererseits das durch die Schaltungsgruppe zum Erzeugen eines internen Potentials 10 erzeugte Zellplattenpotential VCP gleich (VCC + VBSG)/2. Ebenso ist im Fall der ersten Ausführungsform das Bitleitungsvorladepotential VBLP gleich (VCC + VSS)/2. Im Fall der fünften Ausführungsform ist andererseits das Bit leitungsvorladepotential VBLP gleich (VCC + VBSG)/2. Außer dem unterscheiden sich die in der Speicherarrayperipherie schaltungsgruppe 110 verwendeten Schaltungen der fünften Ausführungsform auch von denjenigen der ersten Ausführungs form.

Die in der Speicherarrayperipherieschaltungsgruppe 110 ver wendete Abtastverstärkeraktivierungsschaltung 111h wird er läutert. Die in Fig. 35 gezeigte Abtastverstärkeraktivie rungsschaltung 111h der fünften Ausführungsform unterschei det sich von der in Fig. 13 gezeigten Abtastverstärkerak tivierungsschaltung 111h der ersten Ausführungsform dadurch, daß der n-Kanal-MOS-Transistor 111hb der ersteren an seinem Source anstelle des Massepotentials VSS das Massepotential zum Abtasten mit verstärkter Spannung VBSG empfängt.

Als nächstes wird die in der Speicherarrayperipherieschal tungsgruppe 110 verwendete Bitleitungsversorgungspotential steuerschaltung 113 wie folgt erläutert. Die in Fig. 36 ge zeigte Bitleitungsversorgungspotentialsteuerschaltung 113 der fünften Ausführungsform unterscheidet sich von der in Fig. 14 dargestellten Bitleitungsversorgungspotentialsteu erschaltung 113 der ersten Ausführungsform dadurch, daß aus der ersteren die Pegelumwandlungsschaltung 113a eliminiert ist. Dies ergibt sich, da im Fall der ersteren der L-Pegel des Körperauffrischsignals BRE derselbe wie der Pegel jenes Massepotentials VSS ist, welches von dem n-Kanal-MOS-Transi stor 113bb an seinem Source empfangen wird. Somit wird der Pegel der Umwandlungsschaltung 113a nicht benötigt. Außerdem ist der Bitleitungsversorgungspotentialausgangspufferschal tung 113b ein neuer Inverter 113bc beigefügt. Das durch den Inverter 113bc erzeugte invertierte Signal des Körperauf frischsignals BRE wird in das Gate des in der Bitleitungs versorgungspotentialausgangspufferschaltung 113b verwendeten n-Kanal-MOS-Transistors 113ba geliefert, während das Körper auffrischsignal BRE in das Gate des n-Kanal-MOS-Transistors 113bb geliefert wird.

Die Operationen des DRAM DM mit der vorstehend beschriebenen Struktur werden wie folgt erläutert. Die Erläuterung beginnt mit den normalen Lese-/Schreiboperationen. Da als L-Pegel des Potentials der Wortleitung 72a das Massepotential VSS verwendet wird und die anderen Signale in der fünften Aus führungsform so verwendet werden, wie sie sind, sind die normalen Lese-/Schreiboperationen der fünften Ausführungs form dieselben wie diejenigen des in Fig. 18 gezeigten DRAM DM, das durch die erste Ausführungsform verwirklicht wird, außer daß im Fall der ersteren ein auf dem Paar von Bit leitungen 72b entwickelter Potentialunterschied mittels des Abtastverstärkers 111b auf eine Amplitude (VCC-VBSG) ver stärkt wird und der Vorladepegel VBLP sowohl des Potentials BLs als auch des Potentials /BLs des Paares von Bitleitungen 72b gleich (VCC + VBSG)/2 ist. Außerdem ist im Fall der ersteren der Vorladepegel VBLP des Potentials PCSp der Lei tung für das gemeinsame Source für den p-Kanal 111e und des Potentials NCSp der Leitung für das gemeinsame Source für den n-Kanal 111f auch gleich (VCC + VBSG)/2. Ebenso ist der CBR-Auffrischbetrieb der fünften Ausführungsform derselbe wie derjenige des in Fig. 19 gezeigten DRAM DM, das durch die erste Ausführungsform verwirklicht wird, außer daß im Fall des ersteren ein auf dem Paar von Bitleitungen 72b ent wickelter Potentialunterschied mittels des Abtastverstärkers 111b auf eine Amplitude (VCC-VBSG) verstärkt wird und der Vorladepegel VBLP sowohl des Potentials BLs als auch des Potentials /BLs des Paares von Bitleitungen 72b gleich (VCC + VBSG)/2 ist. Außerdem ist im Fall des ersteren der Vor ladepegel VBLP des Potentials PCSp der Leitung für das ge meinsame Source für den p-Kanal 111e und des Potentials NCSp der Leitung für das gemeinsame Source für den n-Kanal 111f auch gleich (VCC + VBSG)/2.

Ähnlicherweise ist der durch die fünfte Ausführungsform ver wirklichte Körperauffrischbetrieb derselbe wie derjenige des DRAM DM der in Fig. 20 gezeigten ersten Ausführungsform, außer daß im Fall des ersteren anstelle des Massepotentials VSS das Körperauffrischpotential VBR verwendet wird und der Vorladepegel VBLP sowohl des Potentials BLs als auch des Po tentials /BLs des Paares von Bitleitungen 72b gleich (VCC + VBSG)/2. Außerdem ist im Fall der ersteren der Vorladepegel VBLP des Potentials PCSp der Leitung für das gemeinsame Source für den p-Kanal 111e und des Potentials NCSp der Lei tung für das gemeinsame Source für den n-Kanal 111f auch gleich (VCC + VBSG)/2. Das heißt, da als L-Pegel der Bitlei tung das im Vergleich zum Massepotential VSS größere Masse potential zum Abtasten mit verstärkter Spannung VBSG verwen det wird, hat das Liefern des im Vergleich zum Massepoten tial zum Abtasten mit verstärkter Spannung VBSG kleineren Massepotentials VSS in die Bitleitung bei der fünften Aus führungsform dieselbe Wirkung wie das Liefern des im Ver gleich zum Massepotential VSS kleineren Körperauffrischpo tentials VBR in die Bitleitung des durch die erste Ausfüh rungsform verwirklichten DRAM.

Wie vorstehend beschrieben, weist das durch die fünfte Aus führungsform beschriebene DRAM DM, sehr ähnlich wie bei der ersten Ausführungsform, einen Körperauffrischmodus auf, und da die Majoritätsträger, die in dem Körper 72cbc des in der Speicherzelle 72c enthaltenen n-Kanal-MOS-Transistors 72cb angesammelt sind, hinausgeleitet werden, wird die Daten haltezeit der Speicherzelle 72 verlängert. Außerdem kann durch das Verlängern der Datenhaltezeit der Speicherzelle 72c die Auffrischperiode im Vergleich zu einer Auffrisch periode eines DRAM ohne Körperauffrischmodus von 2 µs auf typischerweise 4 µs verlängert werden. Somit kann der Betrag der Leistung, die pro Einheitszeit benötigt wird, um die Auffrischoperationen auszuführen, verkleinert werden. Im Ergebnis kann ein DRAM mit kleinem Stromverbrauch erreicht werden.

Außerdem kann der Körperauffrischbetrieb, sehr ähnlich wie bei der ersten Ausführungsform, in einer Mehrzahl von Spei cherzellen 72c gleichzeitig durch Verwenden der Bitleitungs vorlade-/Bitleitungsausgleichsschaltung 111c ausgeführt wer den, wodurch es erlaubt ist, die Körperauffrischoperationen in kurzer Zeit auszuführen. Da außerdem die Funktion einer Schaltung zum Liefern des Massepotentials VSS für den Kör perauffrischbetrieb in das Paar von Bitleitungen 72b ver wirklicht ist durch die Bitleitungsvorlade-/Bitleitungsaus gleichsschaltung 111c zum Vorladen und Ausgleichen des Paares von Bitleitungen 72b auf das Bitleitungsvorladepoten tial VBLP, kann verhindert werden, daß die Fläche der Schal tung zunimmt. Da außerdem die Leitungen zum Übertragen des Bitleitungsvorladepotentials VBLP und des Massepotentials VSS auch als Bitleitungsversorgungspotentialleitung 111g zum Übertragen des Bitleitungsversorgungspotentials VBL verwen det werden, kann ebenso auch eine Zunahme der Leitungsfläche verhindert werden.

Da außerdem, sehr ähnlich wie bei der ersten Ausführungs form, mit demselben CBR-Timing der Körperauffrischmodus und der normale CBR-Auffrischmodus gesetzt werden können, wird ein komplizierter Betrieb zum Setzen des Körperauffrisch modus nicht benötigt. Außerdem ist es auch nicht notwendig, einen neuen Eingangsanschlußstift zum Setzen des Körperauf frischmodus beizufügen.

Selbst wenn außerdem, sehr ähnlich wie bei der ersten Aus führungsform, mit demselben CBR-Timing der Körperauffrisch modus und der normale CBR-Auffrischmodus gesetzt werden, wird in einem CBR-Auffrischzyklus unmittelbar nach einem CBR-Auffrischzyklus, für den der Körperauffrischmodus ge setzt wurde, die durch die Auffrischadressensignale REFAi dargestellte Auffrischadresse nicht mit einem Inkrement versehen. Folglich kann im vorliegenden CBR-Auffrischzyklus mit derselben Auffrischadresse wie der des unmittelbar vor hergehenden CBR-Auffrischzyklus ein normaler CBR-Auffrisch betrieb ausgeführt werden. Im Ergebnis wird keine Auffrisch adresse aufgrund des Körperauffrischbetriebs übersprungen.

Das durch die fünfte Ausführungsform verwirklichte DRAM DM nimmt die BSG-Struktur an, bei der als L-Pegel der Bitlei tung das im Vergleich zum Massepotential VSS größere Masse potential zum Abtasten mit verstärkter Spannung VBSG verwen det wird. Mit einer derartigen Struktur wird zum Beispiel in einem Bereitschaftszustand die Wortleitung 72a auf das Mas sepotential VSS zurückgesetzt. Daher ist zwischen dem Source und dem Gate des n-Kanal-MOS-Transistors 72cb, der in der mit dieser Wortleitung 72a verbundenen Speicherzelle 72c verwendet wird, eine negative Spannung angelegt. Dies beruht darauf, daß das Potential des Source nicht auf einen Pegel unter dem Massepotential zum Abtasten mit verstärkter Span nung VBSG abnehmen kann, während das Potential des Gates auf jenem Massepotential VSS der Wortleitung 72a ist, das klei ner als das Massepotential zum Abtasten mit verstärkter Spannung VBSG ist. Folglich arbeitet das DRAM mit der BSG-Struktur so, als wäre der L-Pegel der Bitleitung auf das Massepotential VSS und der L-Pegel der Wortleitung 72a auf das negative Potential anstatt das Massepotential VSS ge setzt. Im Ergebnis wird der Schwellenleckstrom des in der Speicherzelle 72c verwendeten n-Kanal-MOS-Transistors 72cb verkleinert und die Datenhaltezeit der Speicherzelle 72c verlängert. Außerdem werden die Auffrischcharakteristiken verbessert.

Da außerdem das durch die fünfte Ausführungsform verwirk lichte DRAM DM die BSG-Struktur annimmt, kann als Körper auffrischpotential VBR das Massepotential VSS verwendet werden. Im Ergebnis ist es selbst dann, wenn der Körperauf frischmodus vorgesehen ist, nicht notwendig, eine neue Schaltung zum Erzeugen des Körperauffrischpotentials VBR vorzusehen, wodurch es erlaubt wird, eine Zunahme der Schal tungsfläche zu unterdrücken.

Die sechste Ausführungsform

Eine andere Ausführungsform, die ein durch die vorliegende Erfindung vorgesehenes DRAM verwirklicht, wird unter Bezug nahme auf die Fig. 37 und 38 erläutert. Sehr ähnlich wie in dem durch die zweite Ausführungsform verwirklichten DRAM wird in dem durch diese Ausführungsform verwirklichten DRAM durch Liefern eines Potentials für den Körperauffrischbe trieb in die Bitleitung mittels eines Abtastverstärkers ein Körperauffrischbetrieb ausgeführt. Das Potential wird durch Vorsehen von Daten für den Körperauffrischbetrieb in die Bitleitung geliefert. Die Unterschiede zwischen dem durch die zweite Ausführungsform verwirklichten DRAM und dem DRAM, das durch diese nachstehend auch als sechste Ausführungsform bezeichnete Ausführungsform verwirklicht wird, werden wie folgt erläutert. Im Fall der zweiten Ausführungsform wird bei den normalen Lese-/Schreiboperationen als L-Potential des in dem gewählten Speicherblock 72 enthaltenen Bitlei tungspaares 72b das Massepotential VSS verwendet. Im Fall der sechsten Ausführungsform nimmt andererseits, sehr ähn lich wie bei der fünften Ausführungsform, das DRAM die BSG-Struktur an, bei der als L-Potential des Paares von Bitlei tungen 72b jenes Massepotential zum Abtasten mit verstärkter Spannung VBSG verwendet wird, das ein wenig, typischerweise eine Differenz von 0,5 V, größer als das Massepotential VSS ist.

Außerdem ist im Fall der zweiten Ausführungsform das Körper auffrischpotential VBR negativ. Im Fall der sechsten Ausfüh rungsform wird andererseits anstelle des Körperauffrischpo tentials VBR das Massepotential VSS verwendet, sehr ähnlich wie bei der fünften Ausführungsform. Die Schaltungen, die bei der sechsten Ausführungsform zum Verwirklichen der vor stehend beschriebenen Unterschiede zur zweiten Ausführungs form verwendet werden, werden nachstehend erläutert. Es sei angemerkt, daß die Erläuterung der Schaltungen, die mit den bei der zweiten Ausführungsform verwendeten Schaltungen identisch sind, weggelassen ist.

Zunächst werden die Unterschiede der Gesamtstruktur zwischen dem DRAM DM, das durch die in Fig. 37 gezeigte sechste Aus führungsform verwirklicht wird, und dem DRAM DM, das durch die in Fig. 21 dargestellte zweite Ausführungsform verwirk licht wird, erläutert. Im Fall der sechsten Ausführungsform weist die Schaltungsgruppe zum Erzeugen eines internen Po tentials 10 eine Schaltung zum Erzeugen eines negativen Po tentials VBR zur Verwendung bei dem Körperauffrischbetrieb nicht auf. Statt dessen ist eine Schaltung zum Erzeugen des Massepotentials zum Abtasten mit verstärkter Spannung VBSG vorgesehen. Außerdem ist im Fall der zweiten Ausführungsform das durch die Schaltungsgruppe zum Erzeugen eines internen Potentials 10 erzeugte Zellplattenpotential VCP gleich (VCC + VSS)/2. Im Fall der sechsten Ausführungsform ist anderer seits das durch die Schaltungsgruppe zum Erzeugen eines in ternen Potentials 10 erzeugte Zellplattenpotential VCP gleich (VCC + VBSG)/2. Ebenso ist im Fall der zweiten Aus führungsform das Bitleitungsvorladepotential VBLP gleich (VCC + VSS)/2. Im Fall der sechsten Ausführungsform ist andererseits das Bitleitungsvorladepotential VBLP gleich (VCC + VBSG)/2. Außerdem unterscheiden sich die in der Spei cherarrayperipherieschaltungsgruppe 110 verwendeten Schal tungen der sechsten Ausführungsform auch von denen der zwei ten Ausführungsform.

Die Abtastverstärkeraktivierungsschaltung 111h und die Bit leitungsversorgungspotentialsteuerschaltung 114, die in der Speicherarrayperipherieschaltungsgruppe 110 verwendet sind, werden erläutert. Die in Fig. 38 gezeigte Bitleitungsver sorgungspotentialsteuerschaltung 114 der sechsten Ausfüh rungsform unterscheidet sich von der in Fig. 23 dargestell ten Bitleitungsversorgungspotentialsteuerschaltung 114 der ersten Ausführungsform dadurch, daß aus der ersteren die Pe gelumwandlungsschaltung 114a eliminiert ist. Dies beruht darauf, daß im Falle der ersteren der L-Pegel des Körperauf frischsignals BRE derselbe wie der Pegel jenes Massepoten tials VSS ist, das von dem n-Kanal-MOS-Transistor 114bb an seinem Source empfangen wird. Somit wird die Pegelumwand lungsschaltung 114a nicht benötigt. Außerdem ist der Bitlei tungsversorgungspotentialausgangspufferschaltung 114b ein neuer Inverter 114bc beigefügt. Das durch den Inverter 114bc erzeugte invertierte Signal des Körperauffrischsignals BRE wird in das Gate des in der Bitleitungsversorgungspotential ausgangspufferschaltung 114b verwendeten n-Kanal-MOS-Transi stors 114ba geliefert. Der n-Kanal-MOS-Transistor 114ba emp fängt an seinem Drain anstelle des Körperauffrischsignals BRE das Massepotential zum Abtasten mit verstärkter Spannung VBSG. Andererseits wird das Körperauffrischsignal BRE in das Gate jenes n-Kanal-MOS-Transistors 114bb geliefert, der an seinem Source anstelle des Körperauffrischpotentials VBR das Massepotential VSS empfängt.

Die Operationen des DRAM DM mit der vorstehend beschriebenen Struktur werden wie folgt erläutert. Die Erläuterung beginnt mit normalen Lese-/Schreiboperationen. Da als L-Pegel des Potentials der Wortleitung 72a das Massepotential VSS ver wendet wird und die anderen Signale in der sechsten Ausfüh rungsform so verwendet werden, wie sie sind, sind die nor malen Lese-/Schreiboperationen der sechsten Ausführungsform dieselben wie diejenigen des DRAM DM, das durch die zweite Ausführungsform verwirklicht wird, außer daß im Fall der ersteren ein auf dem Paar von Bitleitungen 72b entwickelter Potentialunterschied mittels des Abtastverstärkers 111b auf eine Amplitude (VCC-VBSG) verstärkt wird und der Vorlade pegel VBLP sowohl des Potentials BLs als auch des Potentials /BLs des Paares von Bitleitungen 72b gleich (VCC + VBSG)/2 ist. Außerdem ist im Fall der ersteren der Vorladepegel VBLP des Potentials Pcsp der Leitung für das gemeinsame Source für den p-Kanal 111e und des Potentials NCSp der Leitung für das gemeinsame Source für den n-Kanal 111f auch gleich (VCC + VBSG)/2. Das heißt, die normalen Lese-/Schreiboperationen der sechsten Ausführungsform sind dieselben wie diejenigen des DRAM DM, das durch die in Fig. 18 dargestellte erste Ausführungsform verwirklicht wird.

Ebenso ist der CBR-Auffrischbetrieb der sechsten Ausfüh rungsform derselbe wie derjenige des DRAM DM, das durch die zweite Ausführungsform verwirklicht wird, außer daß im Fall des ersteren ein auf dem Paar von Bitleitungen 72b ent wickelter Potentialunterschied mittels des Abtastverstärkers 111b auf eine Amplitude (VCC-VBSG) verstärkt wird und der Vorladepegel VBLP sowohl des Potentials BLs als auch des Po tentials /BLs des Paares von Bitleitungen 72b gleich (VCC + VBSG)/2 ist. Außerdem ist im Fall des ersteren der Vorlade pegel VBLP des Potentials PCSp der Leitung für das gemein same Source für den p-Kanal 111e und des Potentials NCSp der Leitung für das gemeinsame Source für den n-Kanal 111f auch gleich (VCC + VBSG)/2. Das heißt, der CBR-Auffrischbetrieb der sechsten Ausführungsform ist derselbe wie derjenige des DRAM D 91108 00070 552 001000280000000200012000285919099700040 0002019649876 00004 90989M, das durch die in Fig. 19 dargestellte erste Aus führungsform verwirklicht wird.

Ähnlicherweise ist der Körperauffrischbetrieb der sechsten Ausführungsform derselbe wie derjenige des DRAM DM, das durch die in Fig. 26 gezeigte zweite Ausführungsform ver wirklicht wird, außer daß im Fall des ersteren anstelle des Massepotentials VSS das Körperauffrischpotential VBR verwen det wird und der Vorladepegel VBLP sowohl des Potentials BLs als auch des Potentials /BLs des Paares von Bitleitungen 72b gleich (VCC + VBSG)/2 ist. Außerdem ist im Fall des ersteren der Vorladepegel VBLP des Potentials PCSp der Leitung für das gemeinsame Source für den p-Kanal 111e und des Poten tials NCSp der Leitung für das gemeinsame Source für den n-Kanal 111f auch gleich (VCC + VBSG)/2. Das heißt, da als L-Pegel der Bitleitung das im Vergleich zum Massepotential VSS größere Massepotential zum Abtasten mit verstärkter Spannung VBSG verwendet wird, hat das Liefern des im Vergleich zum Massepotential zum Abtasten mit verstärkter Spannung VBSG kleineren Massepotentials VSS in die Bitleitung bei der sechsten Ausführungsform dieselbe Wirkung wie das Liefern des im Vergleich zum Massepotential VSS kleineren Körperauf frischpotentials VBR in die Bitleitung des durch die zweite Ausführungsform verwirklichten DRAM.

Wie vorstehend beschrieben, weist das durch die sechste Aus führungsform beschriebene DRAM DM, sehr ähnlich wie bei der zweiten Ausführungsform, einen Körperauffrischmodus auf, und da die Majoritätsträger, die in dem Körper 72cbc des in der Speicherzelle 72c enthaltenen n-Kanal-MOS-Transistors 72cb angesammelt sind, hinausgeleitet werden, wird die Daten haltezeit der Speicherzelle 72 verlängert. Außerdem kann durch das Verlängern der Datenhaltezeit der Speicherzelle 72c die Auffrischperiode im Vergleich zu einer Auffrisch periode eines DRAM ohne Körperauffrischmodus von 2 µs auf typischerweise 4 µs verlängert werden. Somit kann der Betrag der Leistung, die pro Einheitszeit benötigt wird, um die Auffrischoperationen auszuführen, verkleinert werden. Im Ergebnis kann ein DRAM mit kleinem Stromverbrauch erreicht werden.

Außerdem kann der Körperauffrischbetrieb, sehr ähnlich wie bei der zweiten Ausführungsform, in einer Mehrzahl von Spei cherzellen 72c gleichzeitig durch Verwenden des Abtastver stärkers 111b ausgeführt werden, wodurch es erlaubt ist, die Körperauffrischoperationen in kurzer Zeit auszuführen. Da außerdem die Funktion einer Schaltung zum Liefern des Masse potentials VSS für den Körperauffrischbetrieb in die eine der Bitleitungen 72ba und 72bb des Paares von Bitleitungen 72b verwirklicht ist durch den Abtastverstärker 111b zum Verstärken eines auf dem Paar von Bitleitungen 72b auftre tenden Potentialunterschiedes, kann verhindert werden, daß die Fläche der Schaltung zunimmt. Da außerdem die Leitungen zum Übertragen des Massepotentials zum Abtasten mit vergrö ßerter Spannung VBSG und des Massepotentials VSS in den Ab tastverstärker 111b auch als Leitung für das gemeinsame Source für den n-Kanal 111f verwendet werden, kann ebenso auch eine Zunahme der Leitungsfläche verhindert werden.

Außerdem nimmt das durch die sechste Ausführungsform ver wirklichte DRAM DM, sehr ähnlich wie bei der fünften Aus führungsform, die BSG-Struktur an, bei der als L-Pegel der Bitleitung das im Vergleich zum Massepotential VSS größere Massepotential zum Abtasten mit verstärkter Spannung VBSG verwendet wird. Mit einer derartigen Struktur wird zum Bei spiel in einem Bereitschaftszustand die Wortleitung 72a auf das Massepotential VSS zurückgesetzt. Daher ist zwischen dem Source und dem Gate des n-Kanal-MOS-Transistors 72cb, der in der mit dieser Wortleitung 72a verbundenen Speicherzelle 72c verwendet wird, eine negative Spannung angelegt. Folglich arbeitet das DRAM mit der BSG-Struktur so, als wäre der L-Pegel der Bitleitung auf das Massepotential VSS und der L-Pegel der Wortleitung 72a auf das negative Potential anstatt das Massepotential VSS gesetzt. Im Ergebnis wird der Schwel lenleckstrom des in der Speicherzelle 72c verwendeten n-Ka nal-MOS-Transistors 72cb verkleinert und die Datenhaltezeit der Speicherzelle 72c verlängert. Außerdem werden die Auf frischcharakteristiken verbessert.

Da außerdem das durch die sechste Ausführungsform verwirk lichte DRAM DM die BSG-Struktur annimmt, kann als Körper auffrischpotential VBR das Massepotential VSS verwendet wer den. Im Ergebnis ist es selbst dann, wenn der Körperauf frischmodus vorgesehen ist, nicht notwendig, eine neue Schaltung zum Erzeugen des Körperauffrischpotentials VBR vorzusehen, wodurch es erlaubt wird, eine Zunahme der Schal tungsfläche zu unterdrücken.

Die siebente Ausführungsform

Eine andere Ausführungsform, die ein durch die vorliegende Erfindung vorgesehenes DRAM verwirklicht, wird erläutert. Sehr ähnlich wie in dem durch die dritte Ausführungsform verwirklichten DRAM wird in dem durch diese Ausführungsform verwirklichten DRAM durch Liefern eines Potentials für den Körperauffrischbetrieb in die eine der Bitleitungen jeden mit einem Paar von lokalen I/O-Leitungen verbundenen Paares von Bitleitungen mittels eines Abtastverstärkers ein Körper auffrischbetrieb ausgeführt. Das Potential wird durch Vor sehen von Daten für den Körperauffrischbetrieb in die Bit leitungen geliefert. Die Unterschiede zwischen dem durch die dritte Ausführungsform verwirklichten DRAM und dem DRAM, das durch diese nachstehend auch als siebente Ausführungsform bezeichnete Ausführungsform verwirklicht wird, werden wie folgt erläutert. An erster Stelle wird im Fall der dritten Ausführungsform bei den normalen Lese-/Schreiboperationen als L-Potential des in dem gewählten Speicherblock 72 ent haltenen Paares von Bitleitungen 72b das Massepotential VSS verwendet. Im Fall der siebenten Ausführungsform nimmt, sehr ähnlich wie bei der sechsten Ausführungsform, das DRAM eine BSG-Struktur an, bei der als L-Potential des Paares von Bit leitungen 72b jenes Massepotential zum Abtasten mit ver stärkter Spannung VBSG verwendet wird, das ein wenig, typischerweise um eine Differenz von 0,5 V, größer als das Massepotential VSS ist.

Außerdem ist im Fall der dritten Ausführungsform das Körper auffrischpotential VBR negativ. Im Fall der siebenten Aus führungsform wird anstelle des Körperauffrischpotentials VBR das Massepotential VSS verwendet, sehr ähnlich wie bei der sechsten Ausführungsform. Die Schaltungen, die bei der siebenten Ausführungsform zum Verwirklichen der vorstehend beschriebenen Unterschiede zur dritten Ausführungsform ver wendet werden, werden nachstehend erläutert. Es sei ange merkt, daß die Erläuterung der Schaltungen, die mit den bei der dritten Ausführungsform verwendeten Schaltungen iden tisch sind, weggelassen ist.

Im Fall der siebenten Ausführungsform weist die Schaltungs gruppe zum Erzeugen eines internen Potentials 10 eine Schal tung zum Erzeugen eines negativen Potentials zur Verwendung beim Körperauffrischbetrieb nicht auf, sehr ähnlich wie bei der in Fig. 37 gezeigten sechsten Ausführungsform. Statt dessen ist eine Schaltung zum Erzeugen des Massepotentials zum Abtasten mit verstärkter Spannung VBSG vorgesehen. Außerdem ist im Fall der dritten Ausführungsform das durch die Schaltungsgruppe zum Erzeugen eines internen Potentials 10 erzeugte Zellplattenpotential VCP gleich (VCC + VSS)/2. Im Fall der siebenten Ausführungsform ist das durch die Schaltungsgruppe zum Erzeugen eines internen Potentials 10 erzeugte Zellplattenpotential VCP gleich (VCC + VBSG)/2.

Ebenso ist im Fall der dritten Ausführungsform das Bitlei tungsvorladepotential VBLP gleich (VCC + VSS)/2. Im Fall der siebenten Ausführungsform ist das Bitleitungsvorladepoten tial VBLP gleich (VCC + VBSG)/2. Außerdem unterscheiden sich die in der Speicherarrayperipherieschaltungsgruppe 110 der siebenten Ausführungsform verwendeten Schaltungen auch von denjenigen der dritten Ausführungsform.

Die in der Speicherarrayperipherieschaltungsgruppe 110 der siebenten Ausführungsform verwendete Bitleitungsversorgungs potentialsteuerschaltung 114 wird erläutert. Die Bitlei tungsversorgungspotentialsteuerschaltung 114 der siebenten Ausführungsform hat dieselbe Struktur wie die in Fig. 38 dargestellte Bitleitungsversorgungspotentialsteuerschaltung 114 der sechsten Ausführungsform, unterscheidet sich aber von der Bitleitungsversorgungspotentialsteuerschaltung 114 der dritten Ausführungsform dadurch, daß aus der ersteren die Pegelumwandlungsschaltung 114a eliminiert ist. Dies er gibt sich, da im Fall der siebenten Ausführungsform der L-Pegel des Körperauffrischsignals BRE derselbe wie der Pegel jenes Massepotentials VSS ist, das von dem n-Kanal-MOS-Tran sistor 114bb an seinem Source empfangen wird. Somit wird die Pegelumwandlungsschaltung 114a nicht benötigt. Außerdem ist der Bitleitungsversorgungspotentialausgangspufferschaltung 114b ein neuer Inverter 114bc beigefügt. Das durch den In verter 114bc erzeugte invertierte Signal des Körperauf frischsignals BRE wird in das Gate des in der Bitleitungs versorgungspotentialausgangspufferschaltung 114b verwendeten n-Kanal-MOS-Transistors 114ba geliefert. Der n-Kanal-MOS-Transistor 114ba empfängt an seinem Drain anstelle des Kör perauffrischsignals BRE das Massepotential zum Abtasten mit verstärkter Spannung VBSG. Andererseits wird das Körperauf frischsignal BRE in das Gate jenes n-Kanal-MOS-Transistors 114bb geliefert, welcher an seinem Source anstelle des Kör perauffrischpotentials VBR das Massepotential VSS empfängt.

Die Operationen des DRAM DM mit der vorstehend beschriebenen Struktur werden wie folgt erläutert. Die Erläuterung beginnt mit normalen Lese-/Schreiboperationen. Da als L-Pegel des Potentials der Wortleitung 72a das Massepotential VSS ver wendet wird und die anderen Signale in der siebenten Ausfüh rungsform so verwendet werden, wie sie sind, sind die nor malen Lese-/Schreiboperationen der siebenten Ausführungsform dieselben wie diejenigen des DRAM DM, das durch die dritte Ausführungsform verwirklicht wird, außer daß im Fall der ersteren ein auf dem Paar von Bitleitungen 72b entwickelter Potentialunterschied mittels des Abtastverstärkers 111b auf eine Amplitude (VCC-VBSG) verstärkt wird und der Vorlade pegel VBLP sowohl des Potentials BLs als auch des Potentials /BLs des Paares von Bitleitungen 72b gleich (VCC + VBSG)/2 ist. Außerdem ist im Fall der ersteren der Vorladepegel VBLP des Potentials PCSp der Leitung für das gemeinsame Source für den p-Kanal 111e und des Potentials NCSp der Leitung für das gemeinsame Source für den n-Kanal 111f auch gleich (VCC + VBSG)/2.

Ebenso ist der CBR-Auffrischbetrieb der siebenten Ausfüh rungsform derselbe wie derjenige des DRAM DM, das durch die dritte Ausführungsform verwirklicht wird, außer daß im Fall des ersteren ein auf dem Paar von Bitleitungen 72b ent wickelter Potentialunterschied mittels des Abtastverstärkers 111b auf eine Amplitude (VCC-VBSG) verstärkt wird und der Vorladepegel VBLP sowohl des Potentials BLs als auch des Po tentials /BLs des Paares von Bitleitungen 72b gleich (VCC + VBSG)/2 ist. Außerdem ist im Fall des ersteren der Vorlade pegel VBLP des Potentials PCSp der Leitung für das gemein same Source für den p-Kanal 111e und des Potentials NCSp der Leitung für das gemeinsame Source für den n-Kanal 111f auch gleich (VCC + VBSG)/2.

Ähnlicherweise ist der Körperauffrischbetrieb der siebenten Ausführungsform derselbe wie derjenige des DRAM DM, das durch die in Fig. 26 gezeigte dritte Ausführungsform ver wirklicht wird, außer daß im Fall des ersteren anstelle des Massepotentials VSS das Körperauffrischpotential VBR ver wendet wird und der Vorladepegel VBLP sowohl des Potentials BLs als auch des Potentials /BLs des Paares von Bitleitungen 72b gleich (VCC + VBSG)/2 ist. Außerdem ist im Fall des ersteren der Vorladepegel VBLP des Potentials PCSp der Lei tung für das gemeinsame Source für den p-Kanal 111e und des Potentials NCSp der Leitung für das gemeinsame Source für den n-Kanal 111f auch gleich (VCC + VBSG)/2. Das heißt, da als L-Pegel der Bitleitung das im Vergleich zum Massepoten tial VSS größere Massepotential zum Abtasten mit verstärkter Spannung VBSG verwendet wird, hat das Liefern des im Ver gleich zum Massepotential zum Abtasten mit verstärkter Span nung VBSG kleineren Massepotentials VSS in die Bitleitung bei der siebten Ausführungsform dieselbe Wirkung wie das Liefern des im Vergleich zum Massepotential VSS kleineren Körperauffrischpotentials VBR in die Bitleitung des durch die zweite Ausführungsform verwirklichten DRAM.

Wie vorstehend beschrieben, weist das durch die siebente Ausführungsform beschriebene DRAM DM, sehr ähnlich wie bei der dritten Ausführungsform, einen Körperauffrischmodus auf, und da die Majoritätsträger, die in dem Körper 72cbc des in der Speicherzelle 72c enthaltenen n-Kanal-MOS-Transistors 72cb angesammelt sind, hinausgeleitet werden, wird die Datenhaltezeit der Speicherzelle 72 verlängert. Außerdem kann durch das Verlängern der Datenhaltezeit der Speicher zelle 72c die Auffrischperiode im Vergleich zu einer Auf frischperiode eines DRAM ohne Körperauffrischmodus von 2 µs auf typischerweise 4 µs verlängert werden. Somit kann der Betrag der Leistung, die pro Einheitszeit benötigt wird, um die Auffrischoperationen auszuführen, verkleinert werden. Im Ergebnis kann ein DRAM mit kleinem Stromverbrauch erreicht werden.

Außerdem kann der Körperauffrischbetrieb, sehr ähnlich wie bei der dritten Ausführungsform, in einer Mehrzahl von Spei cherzellen 72c gleichzeitig durch Verwenden des Abtastver stärkers 111b ausgeführt werden, wodurch es erlaubt ist, die Körperauffrischoperationen in kurzer Zeit auszuführen. Da außerdem die Funktion einer Schaltung zum Liefern des Mas sepotentials VSS für den Körperauffrischbetrieb in die eine der Bitleitungen 72ba und 72bb des Paares von Bitleitungen 72b verwirklicht ist durch den Abtastverstärker 111b zum Verstärken eines auf dem Paar von Bitleitungen 72b auftre tenden Potentialunterschiedes, kann verhindert werden, daß die Fläche der Schaltung zunimmt. Da außerdem die Leitungen zum Übertragen des Massepotentials zum Abtasten mit vergrö ßerter Spannung VBSG und des Massepotentials VSS in den Ab tastverstärker 111b auch als Leitung für das gemeinsame Source für den n-Kanal 111f verwendet werden, kann ebenso auch eine Zunahme der Leitungsfläche verhindert werden.

Außerdem kann, sehr ähnlich wie bei der dritten Ausführungs form, in der sich Abtastverstärker teilenden Struktur, bei der sich benachbarte Speicherblöcke 72 den Abtastverstärker 111b teilen, in einer Speicherzelle 72c, die mit der Bitlei tung 72ba (oder 72bb) eines sich den Abtastverstärker 111b teilenden benachbarten Speicherblocks 72 verbunden ist, der Körperauffrischbetrieb gleichzeitig ausgeführt werden, wo durch es erlaubt ist, die Körperauffrischoperationen in kurzer Zeit auszuführen.

Außerdem wird, sehr ähnlich wie bei der dritten Ausführungs form, eine Mehrzahl von Spaltenwahlsignalen CSLk von einem L-Pegel auf einen H-Pegel gleichzeitig vergrößert, um eine Wahl anzuzeigen, wobei ein Paar von lokalen I/O-Leitungen 112b verbunden wird mit einer Mehrzahl von zugeordneten Bit leitungspaaren 72b. In diesem Zustand können die Daten für den Körperauffrischbetrieb in eine Mehrzahl der Bitleitungen gleichzeitig geliefert werden, um den Körperauffrischbetrieb in einer Mehrzahl von mit den Bitleitungen verbundenen Spei cherzellen 72c gleichzeitig auszuführen. Im Ergebnis können im Vergleich zu dem durch die sechste Ausführungsform ver wirklichten DRAM DM, bei dem durch Verbinden eines Paares von lokalen I/O-Leitungen 112b mit einem zugeordneten Paar von Bitleitungen 72b der Körperauffrischbetrieb ausgeführt wird, die Körperauffrischoperationen in einer kurzen Zeit ausgeführt werden.

Außerdem übernimmt das durch die siebente Ausführungsform verwirklichte DRAM DM, sehr ähnlich wie bei der sechsten Ausführungsform, die BSG-Struktur, bei der als L-Pegel der Bitleitung das im Vergleich zum Massepotential VSS größere Massepotential zum Abtasten mit verstärkter Spannung VBSG verwendet wird. Mit einer derartigen Struktur wird zum Bei spiel in einem Bereitschaftszustand die Wortleitung 72a auf das Massepotential VSS zurückgesetzt. Daher ist zwischen dem Source und dem Gate des n-Kanal-MOS-Transistors 72cb, der in der mit dieser Wortleitung 72a verbundenen Speicherzelle 72c verwendet wird, eine negative Spannung angelegt. Folglich arbeitet das DRAM mit der BSG-Struktur so, als wäre der L-Pegel der Bitleitung auf das Massepotential VSS und der L-Pegel der Wortleitung 72a auf das negative Potential anstatt das Massepotential VSS gesetzt. Im Ergebnis wird der Schwel lenleckstrom des in der Speicherzelle 72c verwendeten n-Ka nal-MOS-Transistors 72cb verkleinert und die Datenhaltezeit der Speicherzelle 72c verlängert. Außerdem werden die Auf frischcharakteristiken verbessert.

Da außerdem das durch die siebente Ausführungsform verwirk lichte DRAM DM die BSG-Struktur annimmt, kann als Körperauf frischpotential VBR das Massepotential VSS verwendet werden. Im Ergebnis ist es selbst dann, wenn der Körperauffrisch modus vorgesehen ist, nicht notwendig, eine neue Schaltung zum Erzeugen des Körperauffrischpotentials VBR vorzusehen, wodurch es erlaubt wird, eine Zunahme der Schaltungsfläche zu unterdrücken.

Die achte Ausführungsform

Eine andere Ausführungsform, die ein durch die vorliegende Erfindung vorgesehenes DRAM verwirklicht, wird erläutert. Sehr ähnlich wie bei dem durch die vierte Ausführungsform verwirklichten DRAM wird bei dem durch diese Ausführungsform verwirklichten DRAM im Schatten eines normalen CBR-Auf frischbetriebs ein Körperauffrischbetrieb ausgeführt. Das heißt, der Körperauffrischbetrieb wird gleichzeitig mit dem normalen CBR-Auffrischbetrieb ausgeführt. Die Unterschiede zwischen dem durch die vierte Ausführungsform verwirklichten DRAM und dem DRAM, das durch diese nachstehend auch als achte Ausführungsform bezeichnete Ausführungsform verwirk licht wird, werden wie folgt erläutert. An erster Stelle wird im Fall der vierten Ausführungsform bei den normalen Lese-/Schreiboperationen als L-Potential des in dem gewähl ten Speicherblock 72 enthaltenen Paares von Bitleitungen 72b das Massepotential VSS verwendet. Im Fall der achten Ausfüh rungsform nimmt, sehr ähnlich wie bei der sechsten Ausfüh rungsform, das DRAM eine BSG-Struktur an, bei der als L-Potential des Paares von Bitleitungen 72b jenes Massepoten tial zum Abtasten mit verstärkter Spannung VBSG verwendet wird, das ein wenig, typischerweise eine Differenz von 0,5 V, größer als das Massepotential VSS ist.

Außerdem ist im Fall der vierten Ausführungsform das Kör perauffrischpotential VBR negativ. Im Fall der achten Aus führungsform wird anstelle des Körperauffrischpotentials VBR das Massepotential VSS verwendet, sehr ähnlich wie bei der sechsten Ausführungsform. Die Schaltungen, die bei der achten Ausführungsform zum Verwirklichen der vorstehend be schriebenen Unterschiede zur vierten Ausführungsform verwen det werden, werden nachstehend erläutert. Es sei angemerkt, daß die Erläuterung der Schaltungen, die mit den bei der vierten Ausführungsform verwendeten Schaltungen identisch sind, weggelassen ist.

Im Fall der achten Ausführungsform weist die Schaltungsgrup pe zum Erzeugen eines internen Potentials 10 eine Schaltung zum Erzeugen eines negativen Potentials zur Verwendung bei dem Körperauffrischbetrieb nicht auf, sehr ähnlich wie bei der in Fig. 37 gezeigten sechsten Ausführungsform. Statt dessen ist eine Schaltung zum Erzeugen des Massepotentials zum Abtasten mit verstärkter Spannung VBSG vorgesehen. Außerdem ist im Fall der vierten Ausführungsform das durch die Schaltungsgruppe zum Erzeugen eines internen Potentials 10 erzeugte Zellplattenpotential VCP gleich (VCC + VSS)/2. Im Fall der achten Ausführungsform ist das durch die Schal tungsgruppe zum Erzeugen eines internen Potentials 10 er zeugte Zellplattenpotential VCP gleich (VCC + VBSG)/2. Ebenso ist im Fall der vierten Ausführungsform das Bitlei tungsvorladepotential VBLP gleich (VCC + VSS)/2. Im Fall der achten Ausführungsform ist das Bitleitungsvorladepotential VBLP gleich (VCC + VBSG)/2. Außerdem unterscheiden sich die in der Speicherarrayperipherieschaltungsgruppe 110 der achten Ausführungsform verwendeten Schaltungen auch von denjenigen der vierten Ausführungsform.

Die in der Speicherarrayperipherieschaltungsgruppe 110 der achten Ausführungsform verwendete Bitleitungsversorgungs potentialsteuerschaltung 114 wird erläutert. Die Bitlei tungsversorgungspotentialsteuerschaltung 114 der achten Ausführungsform hat dieselbe Struktur wie die in Fig. 38 dargestellte Bitleitungsversorgungspotentialsteuerschaltung 114 der sechsten Ausführungsform, unterscheidet sich aber von der Bitleitungsversorgungspotentialsteuerschaltung 114 der vierten Ausführungsform dadurch, daß aus der ersteren die Pegelumwandlungsschaltung 114a eliminiert ist. Dies er gibt sich, da im Fall der achten Ausführungsform der L-Pegel des Körperauffrischsignals BRE derselbe wie der Pegel jenes Massepotentials VSS ist, das von dem n-Kanal-MOS-Transistor 114bb an seinem Source empfangen wird. Somit wird die Pegel umwandlungsschaltung 114a nicht benötigt. Außerdem ist der Bitleitungsversorgungspotentialausgangspufferschaltung 114b ein neuer Inverter 114bc beigefügt. Das durch den Inverter 114bc erzeugte invertierte Signal des Körperauffrischsignals BRE wird in das Gate des in der Bitleitungsversorgungspo tentialausgangspufferschaltung 114b verwendeten n-Kanal-MOS-Transistors 114ba geliefert. Der n-Kanal-MOS-Transistor 114ba empfängt an seinem Drain anstelle des Körperauffrisch signals BRE das Massepotential zum Abtasten mit verstärkter Spannung VBSG. Andererseits wird das Körperauffrischsignal BRE in das Gate jenes n-Kanal-MOS-Transistors 114bb gelie fert, der an seinem Source anstelle des Körperauffrischpo tentials VBR das Massepotential VSS empfängt.

Die Operationen des DRAM DM mit der vorstehend beschriebenen Struktur werden wie folgt erläutert. Die Erläuterung beginnt mit normalen Lese-/Schreiboperationen. Da als L-Pegel des Potentials der Wortleitung 72a das Massepotential VSS ver wendet wird und die anderen Signale in der achten Ausfüh rungsform so verwendet werden, wie sie sind, sind die nor malen Lese-/Schreiboperationen der achten Ausführungsform dieselben wie diejenigen des DRAM DM, das durch die vierte Ausführungsform verwirklicht wird, außer daß im Fall der ersteren ein auf dem Paar von Bitleitungen 72b entwickelter Potentialunterschied mittels des Abtastverstärkers 111b auf eine Amplitude (VCC - VBSG) verstärkt wird und der Vorlade pegel VBLP sowohl des Potentials BLS als auch des Potentials /BLs des Paares von Bitleitungen 72b gleich (VCC + VBSG)/2 ist. Außerdem ist im Fall der ersteren der Vorladepegel VBLP des Potentials PCSp der Leitung für das gemeinsame Source für den p-Kanal 111e und des Potentials NCSp der Leitung für das gemeinsame Source für den n-Kanal 111f auch gleich (VCC + VBSG)/2.

Ebenso sind die normale CBR-Auffrischoperation und die Kör perauffrischoperation der achten Ausführungsform dieselben wie diejenigen des DRAM DM, das durch die in Fig. 33 dar gestellte vierte Ausführungsform verwirklicht wird, außer daß im Fall der ersteren anstelle des Massepotentials VSS das Körperauffrischpotential VBR verwendet wird und der Vorladepegel VBLP sowohl des Potentials BLs als auch des Potentials /BLs des Paares von Bitleitungen 72b gleich (VCC + VBSG)/2 ist. Außerdem ist im Fall des ersteren der Vor ladepegel VBLP des Potentials PCSp der Leitung für das ge meinsame Source für den p-Kanal 111e und des Potentials NCSp der Leitung für das gemeinsame Source für den n-Kanal 111f auch gleich (VCC + VBSG)/2. Das heißt, da als L-Pegel der Bitleitung das im Vergleich zum Massepotential VSS größere Massepotential zum Abtasten mit verstärkter Spannung VBSG verwendet wird, hat das Liefern des im Vergleich zum Mas sepotential zum Abtasten mit verstärkter Spannung VBSG kleineren Massepotentials VSS in die Bitleitung bei der achten Ausführungsform dieselbe Wirkung wie das Liefern des im Vergleich zum Massepotential VSS kleineren Körperauf frischpotentials VBR in die Bitleitung des durch die zweite Ausführungsform verwirklichten DRAM.

Wie vorstehend beschrieben, weist das durch die achte Aus führungsform beschriebene DRAM DM, sehr ähnlich wie bei der vierten Ausführungsform, einen CBR-Auffrischmodus auf, bei dem im Schatten eines normalen CBR-Auffrischbetriebs ein Körperauffrischbetrieb ausgeführt wird. Das heißt, der Kör perauffrischbetrieb wird mit dem normalen CBR-Auffrischbe trieb gleichzeitig ausgeführt. Außerdem weist das durch die achte Ausführungsform verwirklichte DRAM den Körperauf frischmodus auf, und da die Majoritätsträger, die in dem Körper 72cbc des in der Speicherzelle 72c enthaltenen n-Kanal-MOS-Transistors 72cb angesammelt sind, hinausgeleitet werden, wird die Datenhaltezeit der Speicherzelle 72 ver längert. Außerdem kann durch das Verlängern der Daten haltezeit der Speicherzelle 72c die Auffrischperiode im Vergleich zu einer Auffrischperiode eines DRAM ohne Körper auffrischmodus von 2 µs auf typischerweise 4 µs verlängert werden. Somit kann der Betrag der Leistung, die pro Ein heitszeit benötigt wird, um die Auffrischoperationen aus zuführen, verkleinert werden. Im Ergebnis kann ein DRAM mit kleinem Stromverbrauch erreicht werden.

Außerdem kann der Körperauffrischbetrieb, sehr ähnlich wie bei der vierten Ausführungsform, in einer Mehrzahl von Spei cherzellen 72c gleichzeitig durch Verwenden des Abtastver stärkers 111b ausgeführt werden, wodurch es erlaubt ist, die Körperauffrischoperationen in kurzer Zeit auszuführen. Da außerdem die Funktion einer Schaltung zum Liefern des Mas sepotentials VSS für den Körperauffrischbetrieb in die eine der Bitleitungen 72ba und 72bb des Paares von Bitleitungen 72b verwirklicht ist durch den Abtastverstärker 111b zum Verstärken eines auf dem Paar von Bitleitungen 72b auftre tenden Potentialunterschiedes, kann verhindert werden, daß die Fläche der Schaltung zunimmt. Da außerdem die Leitungen zum Übertragen des Körperauffrischpotentials VBR und des Massepotentials VSS in den Abtastverstärker 111b auch als Leitung für das gemeinsame Source für den n-Kanal 111f ver wendet werden, kann ebenso auch eine Zunahme der Leitungs fläche verhindert werden.

Da außerdem der Körperauffrischbetrieb und der normale CBR-Auffrischbetrieb gleichzeitig ausgeführt werden, wie es bei der vierten Ausführungsform der Fall ist, wird eine neue Operation zum Setzen des Körperauffrischmodus nicht benö tigt. Außerdem ist es auch nicht notwendig, einen neuen Eingangsanschlußstift zum Setzen des Körperauffrischmodus beizufügen. Ferner ist ein Körperauffrischzyklus nicht speziell vorgesehen, wodurch verhindert wird, daß die Steu erung des DRAM kompliziert wird.

Außerdem übernimmt das durch die achte Ausführungsform ver wirklichte DRAM DM, sehr ähnlich wie bei der sechsten Aus führungsform, die BSG-Struktur, bei der als L-Pegel der Bit leitung das im Vergleich zu dem Massepotential VSS größere Massepotential zum Abtasten mit verstärkter Spannung VBSG verwendet wird. Mit einer derartigen Struktur wird zum Bei spiel in einem Bereitschaftszustand die Wortleitung 72a auf das Massepotential VSS zurückgesetzt. Daher ist zwischen dem Source und dem Gate des n-Kanal-MOS-Transistors 72cb, der in der mit dieser Wortleitung 72a verbundenen Speicherzelle 72c verwendet wird, eine negative Spannung angelegt. Folglich arbeitet das DRAM mit der BSG-Struktur so, als wäre der L-Pegel der Bitleitung auf das Massepotential VSS und der L-Pegel der Wortleitung 72a auf das negative Potential anstatt das Massepotential VSS gesetzt. Im Ergebnis wird der Schwel lenleckstrom des in der Speicherzelle 72c verwendeten n-Ka nal-MOS-Transistors 72cb verkleinert und die Datenhaltezeit der Speicherzelle 72c verlängert. Außerdem werden die Auf frischcharakteristiken verbessert.

Da außerdem das durch die achte Ausführungsform verwirk lichte DRAM DM die BSG-Struktur annimmt, kann als Körper auffrischpotential VBR das Massepotential VSS verwendet werden. Im Ergebnis ist es selbst dann, wenn der Körperauf frischmodus vorgesehen ist, nicht notwendig, eine neue Schaltung zum Erzeugen des Körperauffrischpotentials VBR vorzusehen, wodurch es erlaubt wird, eine Zunahme der Schal tungsfläche zu unterdrücken.

Die neunte Ausführungsform

Eine andere Ausführungsform, die ein durch die vorliegende Erfindung vorgesehenes DRAM verwirklicht, wird unter Bezug nahme auf die Fig. 39 bis 45 erläutert. Die Unterschiede zwischen dem durch die erste Ausführungsform verwirklichten DRAM und dem DRAM, das durch diese nachstehend auch als neunte Ausführungsform bezeichnete Ausführungsform verwirk licht wird, werden wie folgt erläutert. An erster Stelle ist im Fall der ersten Ausführungsform das Potential der einen der Elektroden 72cac des Kondensators 72ca in der Speicher zelle 72c auf das durch die Schaltungsgruppe zum Erzeugen eines internen Potentials 10 erzeugte Zellplattenpotential festgelegt. Im Fall der neunten Ausführungsform ändert sich das Potential der einen der Elektroden 72cac des Kondensa tors 72ca in der Speicherzelle 72c von dem Zellplattenpo tential VCP mit dem (VCC + VSS)/2-Pegel auf das Stromversor gungspotential VCC während des Körperauffrischbetriebs, wo durch der Körperauffrischbetrieb beschleunigt wird. Die Schaltungen, die bei der neunten Ausführungsform zum Ver wirklichen des vorstehend beschriebenen Unterschiedes zur ersten Ausführungsform verwendet werden, werden nachstehend erläutert.

Zuerst werden die Unterschiede der Gesamtstruktur zwischen dem in Fig. 1 dargestellten DRAM, das durch die erste Aus führungsform verwirklicht ist, und der neunten Ausführungs form unter Bezugnahme auf Fig. 39 erläutert. Das Speicher array 70 des durch die neunte Ausführungsform verwirklichten DRAM DM empfängt das durch die Schaltungsgruppe zum Erzeugen eines internen Potentials 10 erzeugte Zellplattenpotential VCP nicht direkt. Statt dessen empfängt das Speicherarray das Zellplattenpotential VCP mittels eines Zellplattenver sorgungspotentials VCPP aus der Speicherarrayperipherie schaltungsgruppe 110.

Eine neue Zellplattenversorgungspotentialsteuerschaltung 115, die der Speicherarrayperipherieschaltungsgruppe 110 beigefügt ist, wird unter Bezugnahme auf Fig. 40 erläutert. Wie in der Figur gezeigt, hat die Zellplattenversorgungspo tentialsteuerschaltung 115 eine Zellplattenversorgungspoten tialausgangspufferschaltung 115a, die einen Inverter 115aa und p-Kanal-MOS-Transistoren 115ab und 115ac umfaßt. Der In verter 115aa empfängt das Körperauffrischsignal BRE, während der p-Kanal-MOS-Transistor 115ab das Stromversorgungspoten tial VCC an seinem Source und ein invertiertes Signal des Körperauffrischsignals BRE aus dem Inverter 115aa an seinem Gate empfängt. Andererseits empfängt der p-Kanal-MOS-Transi stor 115ac das Zellplattenpotential VCP an seinem Drain und das Körperauffrischsignal BRE an seinem Gate. Wenn das Kör perauffrischsignal BRE auf einen H-Pegel gesetzt ist, um den Körperauffrischmodus anzuzeigen, dann setzt die Zellplatten versorgungspotentialsteuerschaltung 115 das Zellplattenver sorgungspotential VCPP auf das Stromversorgungspotential VCC. Wenn das Körperauffrischsignal BRE auf einen L-Pegel zurückgesetzt ist, dann setzt die Zellplattenversorgungs potentialsteuerschaltung 115 das Zellplattenversorgungs potential VCPP auf das Zellplattenpotential VCP.

Ein Abschnitt des Speicherarrays 70 wird unter Bezugnahme auf Fig. 41 erläutert. Das Speicherarray 70 der neunten Ausführungsform unterscheidet sich von dem in Fig. 12 ge zeigten Speicherarray 70 der ersten Ausführungsform dadurch, daß im letzteren Fall die eine der Elektroden 72cac des Kon densators 72ca in der Speicherzelle 72c das Zellplattenpo tential VCP empfängt, während im Fall der neunten Ausfüh rungsform die eine der Elektroden 72cac des Kondensators 72ca in der Speicherzelle 72c dasjenige Zellplattenpotential VCPP empfängt, das durch die in Fig. 40 gezeigte Zellplat tenversorgungspotentialsteuerschaltung 115 erzeugt wird.

Das Prinzip des Ausführens eines Körperauffrischbetriebs durch Ändern des Zellplattenpotentials VCP wird erläutert. Die Erläuterung erfolgt durch Ersetzen der Speicherzelle 72c durch eine äquivalente Schaltung, die Kopplungskapazitäten umfaßt, wie es in Fig. 42 gezeigt ist. Außerdem ist zwecks Kürze der Erläuterung vorausgesetzt, daß während des Körper auffrischbetriebs anstelle des negativen Körperauffrischpo tentials VBR das Massepotential VSS in die Bitleitung ge liefert wird. Wie in der Figur gezeigt, hat die äquivalente Schaltung eine Kapazität 72cbf zwischen dem Körper 72cba und dem Speicherknoten 72caa. Die Kapazität 72cbf ist die Kapa zität einer Verarmungsschicht zwischen dem Körper 72cbc und dem ersten Source/Drain. Außerdem hat die äquivalente Schal tung auch eine Kapazität 72cbg zwischen dem Körper 72cbc und der Bitleitung 72ba. Die Kapazität 72cbg ist die Kapazität einer Verarmungsschicht zwischen dem Körper 72cbc und dem zweiten Source/Drain 72cbb. Ferner ist zwischen dem Körper 72cbc und dem Gate 72cbe eine Gatekapazität 72cbh vorhanden.

Wenn unter Bezugnahme auf Fig. 43 im Anfangszustand in der Speicherzelle 72c Daten mit einem H-Pegel gespeichert sind oder wenn das Potential SN des Speicherknotens 72caa auf das Stromversorgungspotential VCC gesetzt ist, dann wird voraus gesetzt, daß das Zellplattenversorgungspotential VCPP auf das Zellplattenpotential VCP gesetzt ist, während das Po tential BD des Körpers 72cbc und das Potential BL der Bit leitung 72ba auf das Massepotential VSS zurückgesetzt sind, wie in Fig. 43(a) gezeigt. Es wird auch vorausgesetzt, daß das Barrierenpotential unbedeutend ist. Wenn der Körperauf frischbetrieb begonnen wird, dann ändert das Zellplattenver sorgungspotential VCPP sich von dem Zellplattenpotential VCP auf die Stromversorgungsspannung VCC, wie in Fig. 43(b) ge zeigt. Zu dieser Zeit nimmt das Potential SN des Speicher knotens 72caa infolge einer Kapazitätskopplung vom Stromver sorgungspotential VCC auf einen Pegel (VCC + ΔV1) zu. Der Potentialunterschied ΔV1 weist einen durch ein Kopplungs verhältnis bestimmten Wert auf. Da die Kapazität des Konden sators 72ca im Vergleich zu der der Verarmungsschichtkapazi tät 72cbf groß ist, hat der Potentialunterschied ΔV1 einen großen Wert. Wenn außerdem das Potential SN des Speicher knotens 72caa größer wird, dann nimmt infolge der Kapazi tätskopplung das Potential BD des Körpers 72cbc auch vom Massepotential VSS auf ein Potential (VSS + ΔV2) zu. Der Potentialunterschied ΔV2 hat einen Wert, der auch durch das Kopplungsverhältnis bestimmten ist. Da die Verarmungs schichtkapazität 72cbf kleiner als die Verarmungsschichtka pazität 72cbh ist, weist der Potentialunterschied ΔV2 einen Wert auf, der kleiner als derjenige des Potentialunter schiedes ΔV1 ist.

Wenn das Potential BD des Körpers 72cbc zunimmt, dann wird zwischen dem Körper 72cbc und dem zweiten Source/Drain 72cbb in der Vorwärtsrichtung eine Vorspannung entwickelt, die verursacht, daß aus dem Körper 72cbc in die Bitleitung 72ba durch das zweite Source/Drain 72cbb hindurch Strom fließt. Im Ergebnis nimmt das Potential BD des Körpers 72cbc vom Pegel (VSS + ΔV2) auf einen Pegel (VSS + ΔV3) ab, wie in Fig. 43(c) gezeigt. Wenn dann das Zellplattenversorgungs potential VCPP auf das Zellplattenpotential VCP von der Stromversorgungsspannung VCC zurückgebracht ist, wie in Fig. 43(d) gezeigt, dann wird das Potential SN des Spei cherknotens 72caa auf das Stromversorgungspotential VCC zurückgebracht und das Potential BD des Körpers 72cbc vom Pegel (VSS + ΔV3) auf einen Pegel (VSS + ΔV3-ΔV2) infolge der Kapazitätskopplung verkleinert. Zu diesem Zeitpunkt ist der Körperauffrischzyklus abgeschlossen.

Wenn unter Bezugnahme auf Fig. 44 im Anfangszustand in der Speicherzelle 72c Daten mit einem L-Pegel gespeichert sind oder das Potential SN des Speicherknotens 72caa auf das Mas sepotential VSS zurückgesetzt ist, dann wird vorausgesetzt, daß das Zellplattenversorgungspotential VCPP auf das Zell plattenpotential VCP gesetzt ist und sowohl das Potential BD des Körpers 72cbc, das Potential SN des Speicherknotens 72caa als auch das Potential BL der Bitleitung 72ba auf das Massepotential VSS zurückgesetzt sind, wie in Fig. 44(a) gezeigt. Es wird auch vorausgesetzt, daß das Barrierenpoten tial unbedeutend ist. Wenn der Körperauffrischbetrieb ge startet wird, dann ändert das Zellplattenversorgungspoten tial VCPP sich vom Zellplattenpotential VCP auf die Strom versorgungsspannung VCC, wie in Fig. 44(b) gezeigt. Zu dieser Zeit nimmt das Potential SN des Speicherknotens 72caa infolge der Kapazitätskopplung vom Stromversorgungspotential VSS auf einen Pegel (VSS + ΔV1) zu. Wenn außerdem das Poten tial SN des Speicherknotens 72caa größer wird, dann nimmt infolge der Kapazitätskopplung das Potential BD des Körpers 72cbc auch vom Massepotential VSS auf ein Potential (VSS + ΔV2) zu.

Wenn das Potential BD des Körpers 72cbc zunimmt, dann wird zwischen dem Körper 72cbc und dem zweiten Source/Drain 72cbb in der Vorwärtsrichtung eine Vorspannung entwickelt, die verursacht, daß aus dem Körper 72cbc in die Bitleitung 72ba durch das zweite Source/Drain 72cbb hindurch Strom fließt. Im Ergebnis nimmt das Potential BD des Körpers 72cbc vom Pegel (VSS + ΔV2) auf einen Pegel (VSS + ΔV3) ab, wie in Fig. 44(c) gezeigt. Wenn das Zellplattenversorgungspo tential VCPP auf das Zellplattenpotential VCP von der Strom versorgungsspannung VCC zurückgebracht ist, wie in Fig. 44(d) gezeigt, dann wird das Potential SN des Speicher knotens 72caa auf das Massepotential VSS zurückgebracht und das Potential BD des Körpers 72cbc vom Pegel (VSS + ΔV3) auf einen Pegel (VSS + ΔV3-ΔV2) infolge der Kapazitätskopplung verkleinert. Zu diesem Zeitpunkt ist der Körperauffrisch zyklus abgeschlossen.

Die Operationen des vorstehend beschriebenen DRAM DM, das durch die neunte Ausführungsform verwirklicht wird, werden wie folgt erläutert. Die normalen Lese-/Schreiboperationen des durch die neunte Ausführungsform verwirklichten DRAM sind dieselben wie diejenigen des DRAM DM, das durch die in Fig. 18 dargestellte erste Ausführungsform verwirklicht wird. Ebenso ist der normale CBR-Auffrischbetrieb derselbe wie derjenige des DRAM DM, das durch die in Fig. 19 ge zeigte Ausführungsform verwirklicht wird. Im Gegensatz dazu unterscheidet sich der Körperauffrischbetrieb der neunten Ausführungsform von demjenigen des DRAM DM, das durch die in Fig. 20 gezeigte Ausführungsform verwirklicht wird. Der Körperauffrischbetrieb des durch die neunte Ausführungsform verwirklichten DRAM DM wird unter Bezugnahme auf Fig. 45 erläutert.

Der in Fig. 45 dargestellte Körperauffrischbetrieb der neunten Ausführungsform ist derselbe wie derjenige des DRAM DM, das durch die in Fig. 20 gezeigte erste Ausführungsform verwirklicht wird, außer daß im Fall des ersteren das Zell plattenversorgungspotential VCPP sich von dem Zellplattenpo tential VCP auf die Stromversorgungsspannung VCC bei einem Körperauffrischbetrieb ändert, wie in Fig. 45(s) gezeigt.

Wie vorstehend beschrieben, wird außer den Wirkungen der ersten Ausführungsform im Fall der neunten Ausführungsform beim Körperauffrischbetrieb das Zellplattenversorgungspo tential VCPP geändert von dem Zellplattenpotential VCP auf die Stromversorgungsspannung VCC, wodurch der Körperauf frischbetrieb weiter beschleunigt wird. Das heißt, im Ver gleich zu der Ausführung, bei der das Zellplattenversor gungspotential VCPP auf das Zellplattenpotential VCP fest gelegt ist, können mehr Majoritätsträger, die in dem Körper angesammelt wurden, hinausgeleitet werden.

Wenn insbesondere in die Bitleitung anstelle des negativen Körperauffrischpotentials VBR während eines Körperauffrisch betriebs das Massepotential VSS geliefert wird, dann können im Vergleich zu der Ausführung, bei der in die Bitleitung das negative Körperauffrischpotential VBR geliefert wird, die Majoritätsträger nicht aus dem Körper hinausgeleitet werden. Somit ist das Ändern des Zellplattenversorgungspo tentials VCPP von dem Zellplattenpotential VCP auf die Stromversorgungsspannung VCC eine wirksame Technik zum Beschleunigen des Körperauffrischbetriebs.

Wie vorstehend beschrieben, wird das durch die neunte Aus führungsform verwirklichte DRAM im Vergleich zur ersten Aus führungsform verbessert durch das Ändern des Zellplattenver sorgungspotentials VCPP von dem Zellplattenpotential VCP auf die Stromversorgungsspannung VCC beim Körperauffrischbe trieb, so daß der Körperauffrischbetrieb beschleunigt wird. Es sei angemerkt, daß auch im Fall der DRAM, die durch die zweite, die dritte, die fünfte, die sechste und die siebente Ausführungsform verwirklicht werden, der Körperauffrischbe trieb sehr ähnlich wie bei der neunten Ausführungsform be schleunigt werden kann.

Die zehnte Ausführungsform

Eine andere Ausführungsform, die ein durch die vorliegende Erfindung vorgesehenes DRAM verwirklicht, wird unter Bezug nahme auf die Fig. 46 und 47 erläutert. Die Unterschiede zwischen dem durch die neunte Ausführungsform verwirklichten DRAM und dem DRAM, das durch diese nachstehend auch als zehnte Ausführungsform bezeichnete Ausführungsform verwirk licht wird, werden wie folgt erläutert. An erster Stelle ändert sich im Fall der neunten Ausführungsform das Poten tial der einen der Elektroden 72cac des Kondensators 72ca in der Speicherzelle 72c vom Zellplattenpotential VCP mit dem (VCC + VSS)/2-Pegel auf das Stromversorgungspotential VCC während eines Körperauffrischbetriebs, wodurch der Körper auffrischbetrieb beschleunigt wird. Im Fall der zehnten Aus führungsform ändert sich während des Körperauffrischbetriebs das Potential der einen der Elektroden 72cac des Kondensa tors 72ca in der Speicherzelle 72c vom Zellplattenpotential VCP mit dem (VCC + VSS)/2-Pegel auf das Potential der ver stärkten Spannung VPP, ein im Vergleich zum Stromversor gungspotential VCC größeres Potential zum Verstärken der Spannung der Wortleitung. Die Schaltungen, die bei der zehnten Ausführungsform zum Verwirklichen des vorstehend beschriebenen Unterschiedes zur neunten Ausführungsform verwendet werden, werden nachstehend erläutert.

Eine neue Zellplattenversorgungspotentialsteuerschaltung 115, die der Speicherarrayperipherieschaltungsgruppe 110 beigefügt ist, wird unter Bezugnahme auf Fig. 46 erläutert. Die in Fig. 46 gezeigte neue Zellplattenversorgungspoten tialsteuerschaltung 115 der zehnten Ausführungsform unter scheidet sich von der in Fig. 40 gezeigten neuen Zellplat tenversorgungspotentialsteuerschaltung 115 der neunten Aus führungsform dadurch, daß im Fall der ersteren die Zellplat tenversorgungspotentialausgangspufferschaltung 115a den In verter 115aa nicht aufweist. Außerdem hat die Zellplatten versorgungspotentialsteuerschaltung 115 der zehnten Ausfüh rungsform eine Pegelumwandlungsschaltung 115b. Wenn die Pe gelumwandlungsschaltung 115b das Körperauffrischsignal BRE empfängt, dann wandelt sie das Körperauffrischsignal BRE mit einer Amplitude (VCC-VSS) in ein Signal Φ3 und sein inver tiertes Signal /Φ3 mit einer Amplitude (VPP-VSS) mittels Spannungspegelumwandlung um. Das heißt, die Pegelumwand lungsschaltung 115b gibt das Signal Φ3 und sein invertiertes Signal /Φ3 mit der Amplitude (VPP-VSS) aus, welche Signale dem Körperauffrischsignal BRE folgen. Wenn das Körperauf frischsignal BRE auf einen H-Pegel gesetzt ist, um den Kör perauffrischmodus anzuzeigen, dann setzt die Zellplatten versorgungspotentialsteuerschaltung 115 das Zellplattenver sorgungspotential VCPP auf das Potential der verstärkten Spannung VPP, das größer als das Stromversorgungspotential VCC ist. Wenn das Körperauffrischsignal BRE auf einen L-Pe gel zurückgesetzt ist, dann setzt die Zellplattenversor gungspotentialsteuerschaltung 115 das Zellplattenversor gungspotential VCPP auf das Zellplattenpotential VCP.

Die Pegelumwandlungsschaltung 115b umfaßt einen Inverter 115ba, einen p-Kanal-MOS-Transistor 115bb, einen p-Kanal-MOS-Transistor 115bc, der in Verbindung mit dem n-Kanal-MOS-Transistor 115bb eine kreuzgekoppelte Schaltung bildet, n-Kanal-MOS-Transistoren 115bd und 115be und durch das Poten tial der verstärkten Spannung VPP und das Massepotential VSS getriebene Inverter 115bf und 115bg.

Die in der Schaltungsgruppe zum Erzeugen eines internen Po tentials 10 verwendete Schaltung zum Erzeugen eines Poten tials der verstärkten Spannung 11 wird unter Bezugnahme auf Fig. 47 erläutert. Wie in der Figur gezeigt, umfaßt die Schaltung zum Erzeugen eines Potentials der verstärkten Spannung 11 einen Ringoszillator 11a, Inverter 11b und 11c, Kondensatoren 11d und 11e, einen n-Kanal-MOS-Transistor 11f und eine Vorladeschaltung 11g. Der Ringoszillator 11a wird durch das Stromversorgungspotential VCC und das Massepo tential VSS getrieben, wobei er ein Taktsignal CLK erzeugt. Das Gate des n-Kanal-MOS-Transistors 11f ist mit dem Kon densator 11e verbunden, während mit dem Kondensator 11d sein erstes Source/Drain und sein Körper verbunden sind. Die Vor ladeschaltung 11g lädt das Gate und das erste Source/Drain des n-Kanal-MOS-Transistors 11f auf die Stromversorgungs spannung VCC vor, bevor durch die entsprechenden Kondensa toren 11e und 11d das Gate und das erste Source/Drain gemäß dem Taktsignal CLK verstärkt werden.

Die Vorladeschaltung 11g umfaßt einen Kondensator 11ga, einen n-Kanal-MOS-Transistor 11gb, n-Kanal-MOS-Transistoren 11gc, 11gd und 11ge, die so in Reihe geschaltet sind, daß sie eine Klemmschaltung bilden, und n-Kanal-MOS-Transistoren 11gf und 11gg. Wenn das Taktsignal CLK auf einen L-Pegel zu rückgesetzt ist, dann werden das Gate und das erste Source/Drain des n-Kanal-MOS-Transistors 11f auf die Strom versorgungsspannung VCC vorgeladen.

Wenn, wie vorstehend beschrieben, das Taktsignal CLK auf den L-Pegel zurückgesetzt ist, werden das Gate und das erste Source/Drain des n-Kanal-MOS-Transistors 11f auf die Strom versorgungsspannung VCC vorgeladen. Wenn danach das Taktsig nal CLK sich vom L-Pegel auf einen H-Pegel ändert, dann werden infolge der Kapazitätskopplung der entsprechenden Kondensatoren 11e und 11d das Gate und das erste Source/Drain des n-Kanal-MOS-Transistors 11f auf einen im Vergleich zur Stromversorgungsspannung VCC größeren 2VCC-Pegel weiter verstärkt. Das verstärkte Potential des ersten Source/Drain wird in das zweite Source/Drain weitergeleitet, wobei das Potential der verstärkten Spannung VPP erzeugt wird. Das Potential der verstärkten Spannung VPP ist gleich (2VCC-Vth), wo 2VCC das vorstehend beschriebene verstärkte Potential des ersten Source/Drain und Vth einen dem Schwel lenspannungswert Vth des n-Kanal-MOS-Transistors 11f ent sprechenden Spannungsabfall bezeichnet.

Die Operationen des vorstehend beschriebenen DRAM DM der zehnten Ausführungsform werden erläutert. Die normalen Lese-/Schreiboperationen und die normale CBR-Auffrischopera tion des durch die zehnte Ausführungsform verwirklichten DRAM DM sind dieselben wie diejenigen des durch die neunte Ausführungsform verwirklichten DRAM DM. Andererseits ist der Körperauffrischbetrieb des durch die zehnte Ausführungsform verwirklichten DRAM DM derselbe wie derjenige des DRAM DM der in Fig. 45 dargestellten neunten Ausführungsform, außer daß im Fall des letzteren das Zellplattenversorgungspoten tial VCPP sich beim Körperauffrischbetrieb vom Zellplat tenpotential VCP auf die Stromversorgungsspannung VCC ändert, wie in Fig. 45(s) gezeigt, wogegen im Fall des ersteren das Zellplattenversorgungspotential VCPP sich vom Zellplattenpotential VCP auf das Potential der verstärkten Spannung VPP ändert.

Wie vorstehend beschrieben, wird außer den Wirkungen der neunten Ausführungsform im Fall der zehnten Ausführungsform beim Körperauffrischbetrieb das Zellplattenversorgungspo tential VCPP geändert von dem Zellplattenpotential VCP auf das im Vergleich zur Stromversorgungsspannung VCC größere Potential der verstärkten Spannung VPP, wodurch der Körper auffrischbetrieb weiter beschleunigt wird. Das heißt, im Vergleich zu der Ausführung, bei der das Zellplattenversor gungspotential VCPP geändert wird von dem Zellplattenpo tential VCP auf die Stromversorgungsspannung VCC, können mehr Majoritätsträger, die in dem Körper angesammelt wurden, hinausgeleitet werden.

Wenn insbesondere in die Bitleitung anstelle des negativen Körperauffrischpotentials VBR während eines Körperauffrisch betriebs das Massepotential VSS geliefert wird, dann können im Vergleich zu der Ausführung, bei der in die Bitleitung das negative Körperauffrischpotential VBR geliefert wird, die Majoritätsträger nicht aus dem Körper hinausgeleitet werden. Somit ist das Ändern des Zellplattenversorgungspo tentials VCPP vom Zellplattenpotential VCP auf das Potential der verstärkten Spannung VPP eine wirksame Technik zum Be schleunigen des Körperauffrischbetriebs.

Da außerdem das Potential der verstärkten Spannung VPP ein zum Verstärken der Spannung der Wortleitung benötigtes Po tential ist, ist es nicht notwendig, die Schaltung zum Er zeugen eines Potentials der verstärkten Spannung 11 neu vorzusehen, wodurch verhindert wird, daß die Layoutfläche zunimmt.

Wie vorstehend beschrieben, wird das durch die zehnte Aus führungsform verwirklichte DRAM im Vergleich zur neunten Ausführungsform verbessert durch das Ändern des Zellplatten versorgungspotentials VCPP vom Zellplattenpotential VCP auf das Potential der verstärkten Spannung VPP bei einem Kör perauffrischbetrieb, so daß der Körperauffrischbetrieb be schleunigt wird. Es sei angemerkt, daß auch im Fall der DRAM, die durch die zweite, die dritte, die fünfte, die sechste und die siebente Ausführungsform verwirklicht wer den, der Körperauffrischbetrieb sehr ähnlich wie bei der zehnten Ausführungsform beschleunigt werden kann.

Die elfte Ausführungsform

Eine andere Ausführungsform, die ein durch die vorliegende Erfindung vorgesehenes DRAM verwirklicht, wird unter Bezug nahme auf die Fig. 48 bis 50 erläutert. Die Struktur der Speicherzelle des durch die neunte Ausführungsform verwirk lichten DRAM unterscheidet sich von derjenigen des DRAM, das durch diese nachstehend auch als elfte Ausführungsform be zeichnete Ausführungsform verwirklicht wird. Im Fall der elften Ausführungsform ist die Speicherzelle mit einer der artigen Struktur versehen, daß durch Ändern des Zellplatten versorgungspotentials der Körperauffrischbetrieb wirksamer beschleunigt werden kann. Fig. 48 ist eine Darstellung, die eine Schrägansicht eines Modells einer Einbitspeicherzelle zeigt. Fig. 49 ist eine Darstellung, die eine obere Ebene des Layouts von Speicherzellen für 16 Bits zeigt. Fig. 50 ist eine Darstellung, die einen Querschnitt längs einer in Fig. 49 gezeigten Fläche 50-50 darstellt. Die bei der elf ten Ausführungsform angenommene Struktur der Speicherzelle wird unter Bezugnahme auf die Fig. 48 bis 50 erläutert. Die Struktur der Speicherzelle wird Vertikal-/Φ-Typ-Struktur genannt, eine Struktur, die es erlaubt, die Größe einer Speicherzelle zu verkleinern und für 1-Gbit-DRAM und DRAM späterer Generationen die Herstellungsprozesse zu verein fachen. Die Struktur wurde in der von S. Maeda et al. ver faßten Schrift "Symposium on VLSI Technology Digest of Technical Papers", Seiten 133 bis 134, im Jahre 1994 offen bart.

Wie in Fig. 48 gezeigt, umfaßt die Vertikal-/Φ-Typ-Struktur der Speicherzelle eine Bitleitung 72ba, eine Wortleitung 72a, einen Kanal-Φ-Zapfen 531, einen Gateoxidfilm 72cbd und einen Speicherknoten 72caa. Die Bitleitung 72ba ist aus einer Siliziumschicht auf einem SOI-Substrat gebildet. Die Wortleitung 72a ist aus Polysilizium in einer zur Bitleitung 72ba senkrechten Richtung gebildet. Der Kanal-Φ-Zapfen 531 ist durch Kristallisieren amorphen Siliziums längs eines durch die Wortleitung 72a hindurch von der oberen Oberfläche bis zur unteren Oberfläche der Wortleitung 72a gebohrten Loches gebildet. Der Gateoxidfilm 72cbd ist aus Siliziumoxid zwischen dem Kanal-Φ-Zapfen 531 und der Innenwandung der Wortleitung 72a in dem durch die Wortleitung 72a hindurch gebohrten Loch gebildet. Der Speicherknoten 72caa ist durch Kristallisieren amorphen Siliziums sehr ähnlich wie der Ka nal-Φ-Zapfen 531 gebildet. Die untere Oberfläche des Spei cherknotens 72caa ist mit dem Kanal-Φ-Zapfen 531 verbunden.

Wie in Fig. 49 gezeigt, sind in einem Kreuzungspunkt der Wortleitung 72a und der Bitleitung 72ba der Kanal-Φ-Zapfen 531 und der Speicherknoten 72caa gebildet. Das heißt, die Speicherzelle ist in dem Kreuzungspunkt der Wortleitung 72a und der Bitleitung 72ba vorgesehen. Wie in Fig. 50 darge stellt, ist auf einer eingebetteten Siliziumoxidschicht 512 die Bitleitung 72ba gebildet. Außerdem umfaßt der Kanal-Φ-Zapfen 531 ein als erstes Source/Drain dienendes n-Typ-Dif fusionsgebiet 72cba, ein p-Typ-Kanalgebiet 72cbc und ein als zweites Source/Drain dienendes n-Typ-Diffusionsgebiet 72cbb. Das p-Typ-Kanalgebiet 72cbc hat eine sich von dem Körper des SOI-MOS-Transistors unterscheidende Struktur, aber es ent hält ein Gebiet zum Erzeugen eines Kanals mit einer Struktur zum Ansammeln von in dem Körper enthaltenen Majoritäts trägern. Somit kann in dem Körper das p-Kanalgebiet 72cbc auch enthalten sein. Außerdem liegt mittels des Gateoxid films 72cbd das p-Typ-Kanalgebiet 72cbc gegenüber der Innen wandung des durch die Wortleitung 72a hindurch gebohrten Lochs. Das n-Typ-Diffusionsgebiet 72cba, das n-Typ-Dif fusionsgebiet 72cbb, das p-Typ-Kanalgebiet 72cbc, der Gate oxidfilm 72cbd und die Wortleitung 72a bilden einen MOS-Transistor.

Außerdem bildet das n-Typ-Diffusionsgebiet 72cba einen einzelnen Körper mit dem Speicherknoten 72caa. Der Speicher knoten 72caa, ein dielektrischer Film 72cab und eine Zell platte 72cac bilden einen Kondensator. Die Bitleitung 72ba ist gegen die Wortleitung 72a mittels eines Zwischenschicht isolationsfilms 532, der auch zum Isolieren des Speicher knotens 72caa gegen die Wortleitung 72a verwendet wird, iso liert.

Wie vorstehend beschrieben, bildet in der Vertikal-/Φ-Typ-Speicherzelle der Speicherknoten 72caa einen einzelnen Kör per mit dem ersten Source/Drain 72cba, wodurch kein Spei cherknotenkontakt zwischen dem Speicherknoten 72caa und dem ersten Source/Drain 72cba benötigt wird. Somit kann die Größe der Speicherzelle verkleinert und der Herstellungspro zeß vereinfacht werden. Im Falle eines gewöhnlichen auf dem SOI-Substrat gebildeten MOS-Transistors, das heißt im Fall eines SOI-MOS-Transistors, ist die Fläche eines pn-Übergangs zwischen dem Source/Drain und dem Körper ein Ergebnis der Dicke der SOI-Schicht und der Gatebreite des SOI-MOS-Transi stors. Im Falle einer Speicherzelle mit der Vertikal-/Φ-Typ-Struktur ist die Fläche des pn-Übergangs ebensogroß wie die Fläche des Querschnitts eines Zylinders, in dem das Kanal gebiet 72cbc gebildet ist. Somit kann eine Fläche des pn-Übergangs in der Vertikal-/Φ-Typ-Struktur vorgesehen werden, die im Vergleich zu der im gewöhnlichen SOI-MOS-Transistor groß ist. Im Ergebnis kann die in den Fig. 43 und 44 dar gestellte Potentialänderung ΔV2 vergrößert werden, wenn das Zellplattenversorgungspotential geändert wird, wodurch es erlaubt wird, den Körperauffrischbetrieb weiter zu beschleu nigen.

Wie vorstehend beschrieben, wird durch das Umwandeln der Struktur der Speicherzelle der neunten Ausführungsform in einen Vertikal-/Φ-Typ die elfte Ausführungsform erhalten. Es sei angemerkt, daß durch Umwandeln der Struktur der Spei cherzelle der zehnten Ausführungsform in einen Vertikal-/Φ-Typ dieselbe Wirkung erreicht werden kann.

Die zwölfte Ausführungsform

Eine andere Ausführungsform, die ein durch die vorliegende Erfindung vorgesehenes DRAM verwirklicht, wird unter Bezug nahme auf die Fig. 51 bis 53 erläutert. Die Unterschiede zwischen dem durch die erste Ausführungsform verwirklichten DRAM und dem DRAM, das durch diese nachstehend auch als zwölfte Ausführungsform bezeichnete Ausführungsform ver wirklicht wird, werden wie folgt erläutert. Im Fall der ersten Ausführungsform ist das Potential des Halbleiter substrats 511 festgelegt. Im Fall der zwölften Ausführungs form ändert sich andererseits bei einem Körperauffrischbe trieb das Potential des Halbleitersubstrats 511 vom nega tiven Rückvorspannungspotential VBB auf die Stromversor gungsspannung VCC, wodurch der Körperauffrischbetrieb be schleunigt wird. Die Schaltungen, die bei der zwölften Aus führungsform zum Verwirklichen des vorstehend beschriebenen Unterschieds zur ersten Ausführungsform verwendet werden, werden nachstehend erläutert.

Die Schaltungsgruppe zum Erzeugen eines internen Potentials 10 der zwölften Ausführungsform hat eine zusätzliche Sub stratpotentialsteuerschaltung 12, wie in Fig. 51 gezeigt. Wenn die Substratpotentialsteuerschaltung 12 das Stromver sorgungspotential VCC, das durch eine Rückvorspannungspoten tialerzeugungsschaltung 13 erzeugte negative Rückvorspan nungspotential VBB und das Körperauffrischsignal BRE emp fängt, dann gibt sie ein Substratpotential VSUB aus, das sich von dem Rückvorspannungspotential VBB auf das Stromver sorgungspotential VCC ändert, wenn das Körperauffrischsignal BRE auf einen H-Pegel gesetzt ist, um einen Körperauffrisch modus anzuzeigen.

Die Substratpotentialsteuerschaltung 12 wird unter Bezug nahme auf Fig. 52 erläutert. Wie in der Figur gezeigt, um faßt die Substratpotentialsteuerschaltung 12 einen Inverter 12a, p-Kanal-MOS-Transistoren 12b und 12c, einen n-Kanal-MOS-Transistor 12d, einen n-Kanal-MOS-Transistor 12e, der in Verbindung mit dem n-Kanal-MOS-Transistor 12d eine kreuzge koppelte Schaltung bildet, einen Inverter 12f, der durch das Stromversorgungspotential VCC und das Rückvorspannungspoten tial VBB getrieben wird, und einen Inverter 12g, der auch durch das Stromversorgungspotential VCC und das Rückvorspan nungspotential VBB getrieben wird, so daß er das Substratpo tential VSUB in einen Substratpotentialausgangsanschlußkon takt 510a ausgibt. Die Substratpotentialsteuerschaltung 12 führt eine Funktion aus, um das Körperauffrischsignal BRE mit einer Amplitude (VCC-VSS) in das Substratpotential VSUB mit einer Amplitude (VCC-VBB) umzuwandeln.

Eine Struktur zum Liefern des Substratpotentials VSUB in das Halbleitersubstrat 511 wird unter Bezugnahme auf Fig. 53 erläutert. Da, wie in der Figur gezeigt, das Halbleitersub strat 511 bedeckt ist mit der eingebetteten Siliziumoxid schicht 512, wird das Substratpotential VSUB in das Halblei tersubstrat 511 mittels der Verkappung geliefert. Die Sub stratpotentialsteuerschaltung 12 und der Substratpotential ausgangsanschlußkontakt 510a, der das durch die Substratpo tentialsteuerschaltung 12 erzeugte Substratpotential VSUB empfängt, werden auf einer Halbleiterschicht 513 gebildet. Dann wird auf einem in der Verkappung vorgesehenen Totan schlußkontakt 510b das Halbleitersubstrat 511 angebracht. Die untere Oberfläche des Halbleitersubstrats 511 ist mit der oberen Oberfläche des Totanschlußkontaktes 510b elek trisch verbunden. Außerdem sind mittels eines Verbindungs drahtes 510c der Substratpotentialausgangsanschlußkontakt 510a und der Totkontakt 510b miteinander verbunden. Das durch die Substratpotentialsteuerschaltung 12 erzeugte Substratpotential VSUB wird in das Halbleitersubstrat 511 mittels des Substratpotentialausgangsanschlußkontakts 510a, des Verbindungsdrahtes 510c und des Totanschlußkontakts 510b geliefert.

Wie in Fig. 53 gezeigt, ist die Halbleiterschicht 513 gegen das Halbleitersubstrat 511 mittels der Siliziumoxid-Isola tionsschicht 512 isoliert. Das heißt, die Halbleiterschicht 513 ist mit dem Halbleitersubstrat 511 mittels einer parasi tären Kapazität verbunden. Wenn somit das Substratpotential VSUB des Halbleitersubstrats 511 sich von dem Rückvorspan nungspotential VBB auf das Stromversorgungspotential VCC bei einem Körperauffrischbetrieb ändert, dann nimmt infolge der parasitären Kapazität zwischen der Halbleiterschicht 513 und dem Halbleitersubstrat 511 das Potential des auf der Halb leiterschicht 513 gebildeten Körpers 72cbc zu. Im Ergebnis wird der Körperauffrischbetrieb beschleunigt, wie es bei der neunten Ausführungsform der Fall ist.

Wenn außerdem im Fall der zwölften Ausführungsform beim Nor malbetrieb das Körperauffrischsignal BRE auf einen L-Pegel zurückgesetzt ist, dann wird das Substratpotential VSUB auf das Rückvorspannungspotential VBB festgelegt. Im Ergebnis können Schwankungen des Potentials des Halbleitersubstrats 511 unterdrückt werden, wodurch verhindert wird, daß infolge der Schwankungen des Potentials des Halbleitersubstrats 511 das Potential des Körpers 72cbc instabil wird.

Wie vorstehend beschrieben, ist im Fall der zwölften Ausfüh rungsform das Rückvorspannungspotential VBB negativ. Es sei jedoch angemerkt, daß das Setzen des Rückvorspannungspoten tials VBB auf das Massepotential VSS anstelle des negativen Pegels auch dieselbe Wirkung des Beschleunigens des Körper auffrischbetriebs ergeben wird. Außerdem wird das durch die zwölfte Ausführungsform verwirklichte DRAM im Vergleich zu dem durch die erste Ausführungsform verwirklichten DRAM ver bessert, da beim Körperauffrischbetrieb das Substratpoten tial VSUB geändert wird von dem Rückvorspannungspotential VBB auf das Stromversorgungspotential VCC, so daß der Kör perauffrischbetrieb beschleunigt wird. Es sei angemerkt, daß auch im Fall der DRAM, die durch die zweite, die dritte, die fünfte, die sechste, die siebente, die neunte und die zehnte Ausführungsform verwirklicht werden, der Körperauffrischbe trieb sehr ähnlich wie bei der zwölften Ausführungsform be schleunigt werden kann.

Die dreizehnte Ausführungsform

Eine andere Ausführungsform, die ein durch die vorliegende Erfindung vorgesehenes DRAM verwirklicht, wird unter Bezug nahme auf die Fig. 54 und 55 erläutert. Die Unterschiede zwischen dem durch die zwölfte Ausführungsform verwirklich ten DRAM und dem DRAM, das durch diese nachstehend auch als dreizehnte Ausführungsform bezeichnete Ausführungsform ver wirklicht wird, werden wie folgt erläutert. Im Fall der zwölften Ausführungsform ändert sich beim Körperauffrisch betrieb das Potential des Halbleitersubstrats 511 von dem negativen Rückvorspannungspotential VBB auf die Stromversor gungsspannung VCC, wodurch der Körperauffrischbetrieb be schleunigt wird. Im Fall der dreizehnten Ausführungsform ändert sich beim Körperauffrischbetrieb andererseits das Potential VSUB des Halbleitersubstrats 511 von dem negativen Rückvorspannungspotential VBB auf das Potential der ver stärkten Spannung VPP zum Verstärken der Wortleitung, wel ches Potential VPP größer als die Stromversorgungsspannung VCC ist, wodurch der Körperauffrischbetrieb beschleunigt wird. Die Schaltungen, die bei der dreizehnten Ausführungs form zum Verwirklichen des vorstehend beschriebenen Unter schieds zur zwölften Ausführungsform verwendet werden, wer den nachstehend erläutert.

Sehr ähnlich wie bei der zwölften Ausführungsform weist die Schaltungsgruppe zum Erzeugen eines internen Potentials 10 der dreizehnten Ausführungsform auch eine zusätzliche Sub stratpotentialsteuerschaltung 12 auf, wie in Fig. 54 ge zeigt. Im Fall der dreizehnten Ausführungsform empfängt jedoch die Substratpotentialsteuerschaltung 12 auch das Po tential der verstärkten Spannung VPP aus der Schaltung zum Erzeugen eines Potentials der verstärkten Spannung 11. Dann gibt die Substratpotentialsteuerschaltung 12 das Substratpo tential VSUB aus, das sich von dem Rückvorspannungspotential VBB auf das im Vergleich zu dem Stromversorgungspotential VCC größere Potential der verstärkten Spannung VPP ändert, wenn das Körperauffrischsignal BRE auf einen H-Pegel gesetzt ist, um den Körperauffrischmodus anzuzeigen.

Die Substratpotentialsteuerschaltung 12 der dreizehnten Aus führungsform wird unter Bezugnahme auf Fig. 55 und durch Vergleichen derselben mit der in Fig. 52 gezeigten Sub stratpotentialsteuerschaltung 12 der zwölften Ausführungs form erläutert. Wie in Fig. 55 gezeigt, hat die Substratpo tentialsteuerschaltung 12 der dreizehnten Ausführungsform auch einen durch das Stromversorgungspotential VCC und das Rückvorspannungspotential VBB getriebenen Inverter 12h, eine kreuzgekoppelte Schaltung bildende p-Kanal-MOS-Transistoren 12i und 12j und n-Kanal-MOS-Transistoren 12k und 12m. Außer dem werden die Inverter 12f und 12g durch das Potential der verstärkten Spannung VPP anstelle des Stromversorgungspoten tials VCC getrieben. Die Substratpotentialsteuerschaltung 12 führt eine Funktion aus, um das Körperauffrischsignal BRE mit einer Amplitude (VCC - VSS) in ein Signal mit einer Amplitude (VCC - VBB) und dann in das Substratpotential VSUB mit einer Amplitude (VPP - VBB) umzuwandeln.

Wie vorstehend beschrieben, wird außer den Wirkungen der zwölften Ausführungsform im Fall der dreizehnten Ausfüh rungsform beim Körperauffrischbetrieb das Substratpotential VSUB geändert von dem Rückvorspannungspotential VBB auf das Potential der verstärkten Spannung VPP, das größer als die Stromversorgungsspannung VCC ist, wodurch der Körperauf frischbetrieb beschleunigt wird. Das heißt, im Vergleich zu der Ausführung, bei der das Substratpotential VSUB geändert wird von dem Rückvorspannungspotential VBB auf die Stromver sorgungsspannung VCC, können mehr Majoritätsträger, die in dem Körper angesammelt wurden, nach draußen abgeleitet wer den.

Da außerdem das Potential der verstärkten Spannung VPP ein zum Verstärken der Wortleitung benötigtes Potential ist, ist es nicht notwendig, die Schaltung zum Erzeugen eines Poten tials der verstärkten Spannung 11 neu vorzusehen, wodurch verhindert wird, daß die Layoutfläche zunimmt.

Wie vorstehend beschrieben, ist auch im Fall der dreizehnten Ausführungsform das Rückvorspannungspotential VBB negativ. Es sei jedoch angemerkt, daß das Setzen des Rückvorspan nungspotentials VBB auf das Massepotential VSS anstelle des negativen Pegels auch dieselbe Wirkung des Beschleunigens des Körperauffrischbetriebs ergeben wird. Außerdem wird das durch die dreizehnte Ausführungsform verwirklichte DRAM im Vergleich zu dem durch die erste Ausführungsform verwirk lichten DRAM verbessert, da beim Körperauffrischbetrieb das Substratpotential VSUB geändert wird von dem Rückvorspan nungspotential VBB auf das Potential der verstärkten Span nung VPP, so daß der Körperauffrischbetrieb beschleunigt wird. Es sei angemerkt, daß auch im Fall der DRAM, die durch die zweite, die dritte, die fünfte, die sechste, die sieben te, die neunte und die zehnte Ausführungsform verwirklicht werden, der Körperauffrischbetrieb sehr ähnlich wie bei der dreizehnten Ausführungsform beschleunigt werden kann.

Die vierzehnte Ausführungsform

Eine andere Ausführungsform, die ein durch die vorliegende Erfindung vorgesehenes DRAM verwirklicht, wird unter Bezug nahme auf die Fig. 56 und 57 erläutert. Das DRAM, das durch diese nachstehend auch als vierzehnte Ausführungsform bezeichnete Ausführungsform verwirklicht wird, weist einen Schlafmodus auf. In dem Schlafmodus wird ein Körperauf frischbetrieb ausgeführt, wenn ein Selbstauffrischbetrieb durchgeführt wird.

Die Auffrischoperationen in einem gewöhnlichen DRAM sind sogenannte Burstauffrischoperationen, die durch Verlangen der Operationen mittels eines durch eine äußere Quelle er zeugten Steuersignals wie beispielsweise des Zeilenadressen strobesignals /RAS ausgeführt werden. Ein System, das einen Schlafmodus oder einen Selbstauffrischmodus annimmt, ist vorgeschlagen worden. In dem Schlafmodus oder dem Selbstauf frischmodus wird auf dem Chip außer den Auffrischadressensi gnalen ein Auffrischsynchronisationssignal erzeugt. Nur wenn im Schlafmodus eine vorbestimmte Timingbedingung der DRAM-Steuerung erfüllt ist, arbeitet ein auf dem Chip vorgesehe ner Auffrischzeitgeber so, daß er ein Auffrischforderungssignal zum Verlangen von Auffrischoperationen in dem DRAM automatisch erzeugt, selbst wenn aus der äußeren Quelle das Steuersignal nicht empfangen wird. Das Auffrischforderungs signal verursacht, daß in dem DRAM die Signale des /RAS-Systems wie beispielsweise das Zeilenadressenberechtigungs signal und das Abtastverstärkerberechtigungssignal automa tisch erzeugt werden, um die Auffrischoperationen auszu führen. Kurz gesagt, in dem Schlafmodus werden Selbstauf frischoperationen ausgeführt.

Wenn das DRAM in den Schlafmodus gesetzt ist, dann werden die Auffrischoperationen periodisch ausgeführt, solange die Stromversorgung nicht abgeschaltet wird, wodurch es erlaubt wird, Daten zu halten. Somit können im Schlafmodus in dem DRAM Daten gehalten werden durch bloßes Liefern des Strom versorgungspotentials aus einer äußeren Quelle in den Chip. Im Ergebnis ist ein DRAM mit einem Schlafmodus geeignet zur Verwendung als Batteriebackup eines in einem Notebook-Per sonalcomputer oder dergleichen verwendeten Speichers oder anderer Speichereinrichtungen. Um den einen Schlafmodus verwendenden Batteriebackup zur praktischen Verwendung zu bringen, das heißt, um den durch den Backup verbrauchten Strom auf einen praktischen Betrag zu verkleinern, ist es notwendig, in erster Linie außer dem Auffrischstrom den Be reitschaftsstrom zu verkleinern.

Ein DRAM mit Schlafmodus wurde von Y. Konishi et al. in dem "IEEE Journal od Solid-State Circuits", Band 25, Seiten 1112 bis 1117, im Jahre 1990 als 4-Mbit-DRAM mit Batteriebackup modus offenbart. Die Auffrischperiode eines Standard-4-Mbit- DRAM ist 16 ms. Wenn natürlich der Bereitschaftszustand diese Auffrischperiode überschreitet, dann ist das Halten der Daten im DRAM nicht garantiert. In dem Schlafmodus ist jedoch das Halten der Daten während eines diese Auffrisch periode überschreitenden Zeitabschnitts garantiert. Das DRAM nimmt den Schlafmodus automatisch ein, wenn, nachdem ein CBR-(/CAS-vor-/RAS-)Timing ermittelt ist, das externe Spal tenadressenstrobesignal ext/CAS auf dem L-Pegel gehalten wird, so wie es ist, und das externe Zeilenadressenstrobe signal ext/RAS sich nicht von einem H-Pegel auf einen L-Pe gel ändert.

Wenn das DRAM den Schlafmodus einnimmt, dann arbeitet der interne Auffrischzeitgeber so, daß er verursacht, daß die Auffrischzyklen in 64-µs-Abständen solange wiederholt wer den, bis das externe Spaltenadressenstrobesignal ext/CAS sich vom L-Pegel auf einen H-Pegel ändert. Außerdem wird die Anzahl von Speicherblöcken, die gewählt sind, so daß sie in einem Auffrischzyklus arbeiten, auf 1/4 derjenigen im Nor malmodus verkleinert. Aus diesem Grund wird die Rückvor spannungspotentialerzeugungsschaltung so gesteuert, daß sie intermittierend oder auf der Basis davon, wie es von ihr verlangt wird, arbeitet, so daß sie eine Verkleinerung des Betrags des verbrauchten Stroms verwirklicht. Um in Erzeug nisspezifikationen einen Schlafmodus einzubeziehen, ist es jedoch notwendig, die statischen Datenhaltecharakteristiken der Speicherzelle besser als die Standardcharakteristiken zu machen.

Beim vorliegenden Stand der Technik ist das durch die vier zehnte Ausführungsform verwirklichte DRAM ein SOI-DRAM, das statische Datenhaltecharakteristiken hat, die besser als die dynamischen Datenhaltecharakteristiken sind. Somit ist das durch die vierzehnte Ausführungsform verwirklichte DRAM für einen Schlafmodus geeignet. Außerdem werden insbesondere im Schlafmodus oder in einem statischen Datenhaltezustand auch Körperauffrischoperationen ausgeführt. Im Ergebnis kann eine gleichmäßig längere Datenhaltezeit erreicht werden, wodurch es erlaubt ist, ein DRAM mit sehr kleinem Stromverbrauch zu verwirklichen.

Ein Teil des DRAM ist in Fig. 56 dargestellt. Wie in der Figur gezeigt, hat die Auffrischsteuerschaltung 40, die in dem durch die vierzehnte Ausführungsform verwirklichten DRAM verwendet wird, eine CBR-Ermittlungsschaltung 41 und einen Auffrischzeitgeber 46. Die CBR-Ermittlungsschaltung 41 gibt jenes CBR-Ermittlungssignal CBR aus, das auf einen H-Pegel gesetzt wird, wenn ein /CAS-vor-/RAS-(CBR-)Timing ermittelt ist, und auf einen L-Pegel zurückgesetzt wird, wenn das Zei lenadressenstrobesignal /RAS sich von einem L-Pegel auf einen H-Pegel ändert. Wenn der Auffrischzeitgeber 46 zu zählen beginnt, sobald das CBR-Ermittlungssignal CBR sich von einem L-Pegel auf einen H-Pegel ändert, gibt er ein Selbstauffrischperiodensignal SRP aus, das sich in jeder Selbstauffrischperiode tSRP von einem L-Pegel auf einen H-Pegel ändert. Außerdem gibt der Auffrischzeitgeber 46 auch ein Auffrischzeitsignal REFT aus, das sich in jeder Selbst auffrischperiode tRFT von einem L-Pegel auf einen H-Pegel ändert. Der Auffrischzeitgeber 46 gibt auch ein Schlafmodus körperauffrischperiodensignal BRPS aus, das sich in jeder Körperauffrischperiode tBRS von einem L-Pegel auf einen H-Pegel ändert.

Die Auffrischsteuerschaltung 40, die in dem durch die vier zehnte Ausführungsform verwirklichten DRAM verwendet wird, hat auch eine Selbstauffrischsteuerschaltung 47, die das durch die CBR-Ermittlungsschaltung 41 erzeugte CBR-Ermitt lungssignal CBR und sowohl das Selbstauffrischperiodensignal SRP als auch das durch den Auffrischzeitgeber 46 erzeugte Auffrischzeitsignal REFT empfängt. Die Selbstauffrischsteu erschaltung 47 ermittelt die Festsetzung des Schlafmodus, wenn innerhalb der Selbstauffrischperiode tRFT das CBR-Er mittlungssignal CBR nicht auf einen L-Pegel zurückgesetzt wird, nachdem das CBR-Ermittlungssignal CBR auf einen H-Pe gel gesetzt worden ist. Im Schlafmodus gibt die Selbstauf frischsteuerschaltung 47 das Selbstauffrischforderungssignal SRFD aus, das sich in jeder Selbstauffrischperiode tSRP von einem L-Pegel auf einen H-Pegel ändert.

Außerdem weist die Auffrischsteuerschaltung 40, die in dem durch die vierzehnte Ausführungsform verwirklichten DRAM verwendet wird, auch eine Schlafmoduskörperauffrischsteuer schaltung 48 auf. Wenn die Schlafmoduskörperauffrischsteuer schaltung 48 das durch den Auffrischzeitgeber 46 erzeugte Schlafmoduskörperauffrischperiodensignal BRPS empfängt, dann gibt sie ein Schlafmoduskörperauffrischsignal BRES aus, das sich von einem L-Pegel auf einen H-Pegel ändert, wenn das Schlafmoduskörperauffrischperiodensignal BRPS sich von einem L-Pegel auf einen H-Pegel ändert.

Außerdem hat die Auffrischsteuerschaltung 40, die in dem durch die vierzehnte Ausführungsform verwirklichten DRAM verwendet wird, auch eine Selbstauffrischsignalerzeugungs schaltung 49. Wenn die Selbstauffrischsignalerzeugungs schaltung 49 das durch die Selbstauffrischsteuerschaltung 47 erzeugte Selbstauffrischforderungssignal SRFD und das durch die Schlafmoduskörperauffrischsteuerschaltung 48 erzeugte Schlafmoduskörperauffrischsignal BRES empfängt, dann gibt sie ein Selbstauffrischsignal SREF aus. Falls das Schlafmo duskörperauffrischsignal BRES auf einen L-Pegel zurückge setzt ist, dann ändert das Selbstauffrischsignal SREF sich vom L-Pegel auf einen H-Pegel, wenn das Selbstauffrischfor derungssignal SRFD sich von einem L-Pegel auf einen H-Pegel ändert. Falls das Schlafmoduskörperauffrischsignal BRES auf einen H-Pegel gesetzt ist, um einen Körperauffrischbetrieb anzuzeigen, dann wird andererseits ohne Rücksicht auf den Pegel des Selbstauffrischforderungssignals SRFD das Selbst auffrischsignal SREF auf den L-Pegel zurückgesetzt.

Außerdem kann in den anderen Ausführungsformen der Schlaf modus vorgesehen sein durch Verwenden des Schlafmoduskörper auffrischsignals BRES als Ersatz für das Körperauffrischsi gnal BRE, Verwenden des Selbstauffrischforderungssignals SRFD als Auslösesignal zum Versehen der durch die Auffrisch adressensignale dargestellten Auffrischadresse mit einem Inkrement und Verwenden der Signale der /RAS-Gruppe wie bei spielsweise sowohl des Zeilenadressenberechtigungssignals RE als auch der Abtastverstärkerberechtigungssignale /PSE und NSE als Signale zum Verlangen berechtigter Zustände. Auf diese Weise kann ein DRAM erhalten werden, bei dem im Schlafmodus ein Körperauffrischbetrieb ausgeführt wird.

Der Auffrischzeitgeber 46 umfaßt einen Ringoszillator 46a, der ein Taktsignal zum Starten einer Oszillation bei dem Übergang des CBR-Ermittlungssignals CBR von einem L-Pegel auf einen H-Pegel erzeugt, und eine Mehrzahl von Binär zählern 46b zum Zählen der Impulse des durch den Ring oszillator 46a erzeugten Taktsignals. Andererseits umfaßt die Selbstauffrischsignalerzeugungsschaltung 49 einen In verter 49a, eine NAND-Schaltung 49b und einen Inverter 49c. Im allgemeinen wird zwischen den Körperauffrischoperationen eine Selbstauffrischoperation ausgeführt. Wenn die Zeit zum Ausführen einer Körperauffrischoperation verlängert ist, so daß die Körperauffrischoperation eine Selbstauffrischopera tion überlappt, oder wenn das Schlafmoduskörperauffrisch signal BRES und das Selbstauffrischforderungssignal SRFD beide auf einen H-Pegel gesetzt sind, was einen Wettbewerb zwischen einer Körperauffrisch- und einer Selbstauffrisch operation anzeigt, dann wird das Selbstauffrischsignal SREF nicht auf einen H-Pegel gesetzt. Folglich wird die Auf frischadresse auch nicht mit einem Inkrement versehen. Wenn das Selbstauffrischforderungssignal SRFD sich anschließend von einem L-Pegel auf einen H-Pegel ändert, dann wird für eine Speicherzelle, die aufgrund des Wettbewerbs mit einer Körperauffrischoperation nicht aufgefrischt wurde, eine Selbstauffrischoperation ausgeführt.

Wie in Fig. 57 gezeigt, umfaßt die Schlafmoduskörperauf frischsteuerschaltung 48 eine Schlafmoduskörperauffrisch periodenermittlungsimpulserzeugungsschaltung 48a, eine Flipflopschaltung 48b mit NAND-Schaltungen 48ba und 48bb, einen Inverter 48c und eine Inversions-/Verzögerungsschal tung 48d. Die eine Verzögerungsschaltung 48aa und eine NAND-Schaltung 48ab umfassende Schlafmoduskörperauffrisch periodenermittlungsimpulserzeugungsschaltung 48a erzeugt ein Impulssignal, das sich von einem H-Pegel auf einen L-Pegel ändert, wenn das Schlafmoduskörperauffrischperiodensignal BRPS sich vom L-Pegel auf einen H-Pegel ändert. Wenn das Schlafmoduskörperauffrischperiodensignal BRPS sich vom L-Pegel auf den H-Pegel ändert, dann setzt die Schlafmoduskör perauffrischsteuerschaltung 48 das Schlafmoduskörperauf frischsignal BRES für eine vorbestimmte Zeitperiode, die durch die durch die Inversions-/Verzögerungsschaltung 48d festgesetzte Verzögerungszeit bestimmt ist, auf einen H-Pegel.

Wie vorstehend beschrieben, hat das durch die vierzehnte Ausführungsform verwirklichte DRAM eine Struktur mit einem Schlafmodus. In dem Schlafmodus werden auch Körperauffrisch operationen ausgeführt. Folglich kann in dem Schlafmodus die Datenhaltezeit weiter vergrößert werden, wodurch es erlaubt wird, die Auffrischperiode im Schlafmodus zu verlängern. Im Ergebnis kann die Anzahl von Selbstauffrischzyklen pro Zeit einheit verkleinert werden, wobei sich ein DRAM mit sehr kleinem Stromverbrauch ergibt.

Die vorliegende Erfindung, wie vorstehend beschrieben, weist verschiedene Vorteile wie folgt auf. Gemäß der vorliegenden Erfindung ist eine Einrichtung zum Ableiten elektrischer La dung zum Hinausleiten der in dem Körper eines MOS-Transi stors in einer Speicherzelle angesammelten elektrischen La dung vorgesehen. Somit kann verhindert werden, daß infolge der Ansammlung elektrischer Ladung der Schwellenleckstrom zunimmt. Im Ergebnis kann die Datenhaltezeit der Speicher zelle verlängert werden.

Da außerdem aus dem Körper durch eine Bitleitung hindurch die elektrische Ladung hinausgeleitet wird, gibt es kein Erfordernis, die Fläche des Speicherarrays zu vergrößern.

Da ferner durch Verwenden der Bitleitungsvorladeeinrichtung zum Vorladen der Bitleitung in eine Bitleitung das Körper auffrischpotential geliefert wird, kann verhindert werden, daß die Schaltungsfläche zunimmt.

Da außerdem mittels eines Abtastverstärkers in eine Bitlei tung das Körperauffrischpotential geliefert wird, kann ver hindert werden, daß die Schaltungsfläche zunimmt.

Da ferner gemäß der vorliegenden Erfindung beim Körperauf frischbetrieb eine Mehrzahl von Bitleitungspaaren verbunden ist mit einem Paar von I/O-Leitungen, kann in den Paaren von Bitleitungen mittels des Paares von I/O-Leitungen gleichzei tig ein Potentialunterschied entwickelt werden. Der Poten tialunterschied wird mittels eines mit jedem der Paare von Bitleitungen verbundenen Abtastverstärkers verstärkt, so daß in die eine der das Paar von Bitleitungen bildenden Bitlei tungen das Körperauffrischpotential geliefert wird. Auf diese Weise kann aus den Körpern der Speicherzellen in einer Mehrzahl von Spalten bei einer einzelnen Operation die elek trische Ladung hinausgeleitet werden.

Da außerdem das Körperauffrischpotential kleiner als der L-Pegel eines gewöhnlichen Betriebs ist, wird die Menge elek trischer Ladung, die aus einem Körper entladen werden kann, vergrößert.

Da ferner das Körperauffrischpotential ein in das Gate ge lieferter L-Pegel ist, ist es nicht notwendig, eine neue Schaltung zum Erzeugen des Körperauffrischpotentials vor zusehen. Im Ergebnis kann verhindert werden, daß die Schal tungsfläche zunimmt.

Da außerdem mittels einer dem Körper beigefügten Kapazität das Potential des Körpers vergrößert wird, wird die Menge elektrischer Ladung, die aus dem Körper entladen werden kann, vergrößert.

Da ferner durch Ändern des Potentials der einen der Elek troden des Kondensators in der Speicherzelle das Potential des Körpers vergrößert wird, wird die Menge elektrischer Ladung, die aus dem Körper entladen werden kann, vergrößert.

Da außerdem durch Ändern des Potentials des Halbleitersub strats das Potential des Körpers vergrößert wird, wird die Menge elektrischer Ladung, die aus dem Körper entladen wer den kann, vergrößert.

Da ferner die elektrische Ladung aus dem Körper im Schlaf modus hinausgeleitet wird, kann die Datenhaltezeit einer Speicherzelle im Schlafmodus verlängert werden. Somit kann die Selbstauffrischperiode verlängert werden. Im Ergebnis kann eine Halbleiterspeichereinrichtung mit kleinem Strom verbrauch erzeugt werden.

Offensichtlich sind im Lichte der vorstehenden Lehren zahl reiche weitere Modifikationen und Abänderungen der vorlie genden Erfindung möglich. Es ist daher selbstverständlich, daß innerhalb des Bereichs der beigefügten Ansprüche die vorliegende Erfindung anders als speziell hierin beschrieben ausgeführt sein kann.

Claims

1. Halbleiterspeichereinrichtung (DM), welche umfaßt:
eine Speicherzelle (72c), die einen Kondensator (72ca) mit einer ersten und einer zweiten Elektrode und einen MOS-Tran sistor (72cb) mit einem ersten Source/Drain (72cba), einem zweiten Source/Drain (72cbb), einem zwischen dem ersten Source/Drain und dem zweiten Source/Drain liegenden Schwebe körper (72cbc) und einem über dem Schwebekörper gebildeten Gate (72cbe) enthält, bei welcher das erste Source/Drain (72cba) verbunden ist mit der zweiten Elektrode des Konden sators (72ca); und
eine Ladungsableiteinrichtung zum Hinausleiten von in dem Körper (72cbc) des MOS-Transistors (72cb) angesammelter La dung.

2. Halbleiterspeichereinrichtung (DM) nach Anspruch 1, welche ferner eine mit dem zweiten Source/Drain (72cbb) des MOS-Transistors (72cb) verbundene erste Bitleitung (72ba) umfaßt, bei welcher die Ladungsableiteinrichtung eine Kör perauffrischpotentialversorgungseinrichtung zum Liefern eines Körperauffrischpotentials (VBR) aufweist, die die in dem Körper (72cbc) des MOS-Transistors (72cb) angesammelte Ladung in die erste Bitleitung (72ba) ableitet.

3. Halbleiterspeichereinrichtung (DM) nach Anspruch 2, bei welcher die Körperauffrischpotentialversorgungseinrichtung eine Bitleitungsvorladeeinrichtung (111c) enthält, die die erste Bitleitung (72ba) auf ein Bitleitungsvorladepotential und bei einem Körperauffrischbetrieb die erste Bitleitung (72ba) auf ein Körperauffrischpotential (VBR) setzt.

4. Halbleiterspeichereinrichtung (DM) nach Anspruch 2, welche ferner eine zweite Bitleitung (72bb) umfaßt, die in Verbindung mit der ersten Bitleitung (72ba) ein Paar von Bitleitungen (72b) bildet, bei welcher die Körperauffrisch potentialversorgungseinrichtung einen Abtastverstärker (111b) enthält, der einen zwischen der ersten (72ba) und der zweiten Bitleitung (72bb) entwickelten Potentialunterschied verstärkt und bei einem Körperauffrischbetrieb die eine der ersten (72ba) und der zweiten Bitleitung (72bb) auf ein Kör perauffrischpotential (VBR) setzt.

5. Halbleiterspeichereinrichtung, welche umfaßt:
eine Mehrzahl von Speicherzellen (72c), von denen jede einen Kondensator (72ca) mit einer ersten und einer zweiten Elek trode und einen MOS-Transistor (72cb) mit einem ersten Source/Drain (72cba), einem zweiten Source/Drain (72cbb), einem zwischen dem ersten Source/Drain und dem zweiten Source/Drain liegenden Schwebekörper (72cbc) und einem Gate (72cbe) enthält, bei welcher das erste Source/Drain (72cba) verbunden ist mit der zweiten Elektrode des Kondensators (72ca);
eine Mehrzahl von Bitleitungspaaren (72b), die so angeordnet sind, daß sie eine Mehrzahl von Spalten bilden, bei welcher jedes der Bitleitungspaare (72b) verbunden ist mit den zwei ten Sources/Drains (72cbb) der Speicherzellen (72c) auf einer der Spalten;
eine Mehrzahl von Abtastverstärkern (111b), von denen jeder mit einem der Bitleitungspaare (72b) verbunden ist und wel che einen in dem Bitleitungspaar (72b) entwickelten Poten tialunterschied verstärken und bei einem Körperauffrischbe trieb eine der Bitleitungen (72ba, 72bb) in dem Bitleitungs paar (72b) auf ein Körperauffrischpotential (VBR) setzen;
ein I/O-Leitungspaar (112b) und
eine Mehrzahl von Gattereinrichtungen, von denen jede zwi schen einem der Bitleitungspaare (72b) und dem I/O-Leitungs paar (112b) geschaltet ist, bei welcher jede der Gatterein richtungen dazu verwendet wird, das ihr zugeordnete Bitlei tungspaar (72b) mit dem I/O-Leitungspaar (112b) elektrisch zu verbinden und beim Körperauffrischbetrieb eine bestimmte Anzahl der Bitleitungspaare (72b) selektiv mit dem I/O-Lei tungspaar (112b) elektrisch zu verbinden.

6. Halbleiterspeichereinrichtung (DM) nach Ansprüchen 2-5, bei welcher das Körperauffrischpotential (VBR) kleiner als ein L-Pegel der Bitleitung bei einem Normalbetrieb ist.

7. Halbleiterspeichereinrichtung (DM) nach Anspruch 6, bei welcher der L-Pegel der Bitleitung bei dem Normalbetrieb größer als ein in das Gate (72cbe) des MOS-Transistors (72cb) gelieferter L-Pegel ist und das Körperauffrischpo tential (VBR) der in das Gate des MOS-Transistors (72cb) gelieferte L-Pegel ist.

8. Halbleiterspeichereinrichtung (DM) nach Ansprüchen 1-5, bei welcher die Halbleiterspeichereinrichtung ferner ein leitendes Gebiet mit einer Kapazität zwischen jedem Körper (72cbc) der MOS-Transistoren (72cb) und eine Potentialsteu ereinrichtung zum Ändern des Potentials des leitenden Ge biets bei einem Körperauffrischbetrieb umfaßt.

9. Halbleiterspeichereinrichtung (DM) nach Anspruch 8, bei welcher das leitende Gebiet jede zweite Elektrode der Kon densatoren (72ca) enthält.

10. Halbleiterspeichereinrichtung (DM) nach Anspruch 8, bei welcher auf einer Halbleiterschicht (513) eines SOI-Sub strats (510), das ein Halbleitersubstrat (511), eine auf dem Halbleitersubstrat gebildete Isolationsschicht (512) und die auf der Isolationsschicht (512) gebildete Halbleiterschicht (513) umfaßt, jeder der MOS-Transistoren (72cb) gebildet ist und das leitende Gebiet das Halbleitersubstrat (511) ent hält.

11. Halbleiterspeichereinrichtung (DM) nach Anspruch 1, bei welcher die Halbleiterspeichereinrichtung einen Schlafmodus zum Ausführen von Selbstauffrischoperationen in vorbestimm ten Abständen hat und in dem Schlafmodus Ladung, die in dem Körper (72cbc) des MOS-Transistors (72cb) angesammelt ist, hinausgeleitet wird.