DE19702102B4 - Halbleitervorrichtung - Google Patents

Halbleitervorrichtung Download PDF

Info

Publication number
DE19702102B4
DE19702102B4 DE19702102A DE19702102A DE19702102B4 DE 19702102 B4 DE19702102 B4 DE 19702102B4 DE 19702102 A DE19702102 A DE 19702102A DE 19702102 A DE19702102 A DE 19702102A DE 19702102 B4 DE19702102 B4 DE 19702102B4
Authority
DE
Germany
Prior art keywords
conductivity type
region
drift
regions
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE19702102A
Other languages
English (en)
Other versions
DE19702102A1 (de
Inventor
Tatsuhiko Kawasaki Fujihira
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of DE19702102A1 publication Critical patent/DE19702102A1/de
Application granted granted Critical
Publication of DE19702102B4 publication Critical patent/DE19702102B4/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1012—Base regions of thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Halbleitervorrichtung mit einer Driftregion, in der ein Driftstrom fließt, wenn sich die Driftregion (190) in einem EIN-Modus befindet, wobei die Driftregion verarmt ist, wenn sie sich in einem AUS-Modus befindet, wobei die Driftregion als ein Aufbau ausgebildet ist, enthaltend:
eine Mehrzahl von Driftpfadregionen (1) eines ersten Leitfähigkeitstyps, die parallel miteinander verbunden sind, um eine Gruppe von parallelen Driftpfaden zu bilden,
eine Mehrzahl von Zwischenregionen (2) eines zweiten Leitfähigkeitstyps, die jeweils benachbart zwischen den Driftpfadregionen (1) vom ersten Leitfähigkeitstyp angeordnet sind, so dass sich pn-Übergänge dazwischen ergeben, wobei die Mehrzahl von streifenförmigen Driftpfadregionen (1) vom ersten Leitfähigkeitstyp und die Mehrzahl von streifenförmigen Zwischenregionen (2) vom zweiten Leitfähigkeitstyp abwechselnd auf einer Ebene parallel und benachbart zueinander angeordnet sind (6, 7), und
eine erste zusätzliche Seitenregion (2a) vom zweiten Leitfähigkeitstyp, die mit einer äußeren Seite einer Driftpfadregion (1) vom ersten Leitfähigkeitstyp verbunden ist, die an einer ersten äußeren Seite der...

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung bzw. ein Halbleiterelement mit einer großen Stromkapazität oder Stromtragfähigkeit und einer hohen Breakdown-Spannung bzw. Durchbruchspannung, wie etwa auf einen Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET), einen bipolaren Transistor mit isoliertem Gate (IGBT), einen bipolaren Transistor oder eine Halbleiterdiode. Weiterhin bezieht sich die vorliegende Erfindung auch auf ein Verfahren zur Herstellung einer solchen Halbleitervorrichtung.
  • Im allgemeinen kann der Aufbau von Halbleiterelementen grob in zwei Arten unterteilt werden: in einen lateralen Aufbau, bei dem sich ein elektrischer Kontaktabschnitt an einer seiner Seiten befindet; und in einen vertikalen Aufbau, bei dem sich elektrische Kontaktabschnitte an seinen beiden Seiten befinden.
  • Ein Beispiel für ein Halbleiterelement, das einen lateralen Aufbau aufweist, ist ein SOI-MOSFET (SOI = silicon an insulator = Silizium auf Isolator; MOSFET = Metalloxid-Silizium-Feldeffekttransistor), wie er in den 1A und 1B gezeigt ist. Hierbei ist in 1A eine Draufsicht auf das Halbleiterelement dargestellt, während in 1B eine Querschnittsansicht des Halbleiters entlang einer Linie A-A' in 1A dargestellt ist.
  • Ein Aufbau des SOI-MOSFET basiert auf einer versetzten Gatestruktur (Offset-Gate-Struktur) eines MOSFET mit n-Kanal, bei dem eine Kanaldiffusionsschicht 7 des Leitungstyps p, eine schwach dotierte Drainregion 90 (Drain-Drift-Region) des Leitungstyps n+ oder n, und eine Drainregion 9 des Leitungstyps n+ auf einer Basisplatte 5 aus Halbleiter unter Zwischenlage einer isolierenden Membran oder Schicht 6 in dieser Reihenfolge ausgebildet sind. Darüber hinaus ist eine Sourceregion 8 des Leitungstyps n+ auf einem Teil einer Oberfläche der Kanaldiffusionsschicht des Leitungstyps p ausgebildet, und es ist weiterhin eine isolierende Schicht 12 auf einer Region gebildet, die sich von einem Endabschnitt der Region 8 bis zu einem Ende der Drainregion 9 des Leitungstyps n+ erstreckt. Insbesondere weist der isolierende Film 12 in enger Nachbarschaft zu der vorstehend erwähnten Sourceregion des Leitungstyps n+ einen Abschnitt 10 auf, der dünner ist als der übrige Abschnitt und der auf der Grenze zwischen der Kanaldiffusionsschicht 7 des Leitungstyps p und der schwach dotierten Drainregion 90 des Leitungstyps n positioniert ist. Eine Gateelektrode 11 ist derart ausgebildet, daß sie den dünnen Abschnitt des isolierenden Films bis hin zu dessen dickem Abschnitt überdeckt.
  • Die schwach dotierte Drainregion 90 kann als eine Driftregion betrieben werden, in der Ladungsträger durch die Wirkung eines elektrischen Felds transportiert werden, wenn sich der MOSFET in dem Einschaltzustand befindet. Falls sich die schwach dotierte Drainregion 90 im Ausschaltzustand befindet, wird sie demgegenüber zu einer Verarmungsregion, wodurch sich eine an sie angelegte Feldstärke verringert, was zu einer Erhöhung der Durchbruchspannung führt. Es ist möglich, ihren Driftwiderstand dadurch zu verringern, daß die Konzentration der Verunreinigungen in der schwach dotierten Drainregion 90 vergrößert wird und daß die Länge des Ladungsflusses bzw. die durch die Region 90 führende Stromweglänge verkürzt wird. Als Ergebnis kann der wesentliche Teil des Einschaltwiderstands (Widerstand zwischen Source und Drain) des MOSFET verringert werden. In diesem Fall ist es jedoch schwierig, die Grenzen der Verarmungsschicht zwischen der Drain und dem Kanal auszudehnen, die sich ausgehend von dem pn-Übergang zwischen der Kanaldiffusionsschicht 7 des Leitungstyps p und der schwach dotierten Drainregion 90 des Leitungstyps n entwickelt, so daß die maximale zulässige (kritische) elektrische Feldstärke des Siliziums bereits zu einem früheren Zeitpunkt erreicht wird, was zu einer Verringerung der Durchbruchspannung (Drain-Source-Spannung) führt. Dies bedeutet, daß eine gegenläufige Beziehung zwischen dem Einschaltwiderstand bzw. Widerstand im Einschaltzustand (Stromkapazität oder Stromtragfähigkeit) und der Durchbruchspannung besteht. Bekanntlich besteht auch bei den Halbleitern wie etwa bipolaren Transistoren mit isoliertem Gate (IGBT), bipolaren Transistoren und Halbleiterdioden, die vorstehend erläuterte gegenläufige Beziehung.
  • Es wird nun auf die 2A und 2B bezug genommen. Dort ist ein weiteres Beispiel für herkömmliche MOSFETs dargestellt, die einen nachfolgend in größeren Einzelheiten beschriebenen lateralen Aufbau besitzen. 2A zeigt eine Querschnittsansicht eines MOSFETs mit p-Kanal, während in 2B ein Querschnitt eines MOSFETs mit doppelter Diffusion und n-Kanal dargestellt ist.
  • Der in 2A gezeigte MOSFET mit p-Kanal weist eine Kanaldiffusionsschicht 3 des Leitungstyps n, die auf einer Halbleiterschicht 4 des Leitungstyps p ausgebildet ist, eine Gateelektrode 11 mit einer Feldplatte, die auf der Diffusionsschicht 3 unter Zwischenlage eines Gateisolationsfilms 10 ausgebildet ist, eine Sourceregion 18 des Leitungstyps p+ , die auf einem Teil der Diffusionsschicht 3 in enger Nähe zu einem Ende der Gateelektrode 11 ausgebildet ist, eine schwach dotierte Drainregion 14 (Drain-Drift-Region) des Leitungstyps p, die als eine Senke ausgebildet ist, von der sich ein Ende in unmittelbarer Nähe zu dem anderen Ende der Gateelektrode 11 befindet, eine Kontaktregion 71 des Leitungstyps n+ benachbart zu der Sourceregion 18 des Leitungstyps p+ und einen dicken Isolierfilm 12 auf, der auf der schwach dotierten Drainregion 14 des Leitungstyps p ausgebildet ist. Bei diesem Aufbau kann daher der Einschaltwiderstand bzw. Ein-Widerstand des MOSFET und dessen Durchbruchspannung bezüglich deren gegenläufiger Beziehung auf der Grundlage der Länge des Strömungswegs der elektrischen Ladungen durch die schwach dotierte, senkenförmige Form aufweisende Drainregion 14 des Leitungstyps p und die Konzentration von deren Verunreinigungen (Dotiermaterial) definiert werden.
  • Der in 2B gezeigte MOSFET mit n-Kanal des Typs mit doppelter Diffusion weist eine schwach dotierte Drainschicht 22 (Drain-Drift-Schicht) des Leitungstyps n, die auf einer Halbleiterschicht 4 des Leitungstyps p ausgebildet ist, eine Gateelektrode 11 mit einer Feldplatte, die auf der schwach dotierten Drainschicht 22 unter Zwischenlage eines Gateisolierfilms ausgebildet ist, eine Kanaldiffusionsregion 17 des Leitungstyps p, die auf einem Teil der Diffusionsschicht 22 in enger Nähe zu einem Ende der Gateelektrode 11 ausgebildet ist, eine Sourceregion 8 des Leitungstyps n+, die als eine Senke in der Kanaldiffusionsregion 17 des Leitungstyps p gebildet ist, eine Drainregion 9 des Leitungstyps n+, die als eine Senke ausgebildet ist, die im Abstand zu der Sourceregion 8 des Leitungstyps n+ und der Gateelektrode 11 angeordnet ist, eine senkenförmig ausgebildete obere Schicht 24 des Leitungstyps p, die auf einer Oberflächenschicht zwischen der Gateelektrode 11 und der Drainelektrode 9 des Leitungstyps n+ ausgebildet ist, eine Kontaktregion 72 des Leitungstyps p+ benachbart zu der Sourceregion 8 des Leitungstyps n+, und einen dicken Isolierfilm 12 auf, der auf der oberen Schicht 24 des Leitungstyps p+ ausgebildet ist. Bei diesem Aufbau kann daher der Einschaltwiderstand bzw. Durchschaltwiderstand und die Durchbruchsspannung hinsichtlich ihrer gegenläufigen Beziehung auf der Grundlage der Länge des Strömungswegs der elektrischen Ladungen durch die schwach dotierte Drainregion 22 des Leitungstyps n mit senkenförmiger Gestalt, und der Konzentration ihrer Verunreinigungen festgelegt werden.
  • Bei der Gestaltung gemäß 2B ist jedoch die schwach dotierte Drainschicht 22 des Leitungstyps n sandwichartig zwischen der Halbleiterschicht 4 des Leitungstyps p und der oberen Schicht 24 des Leitungstyps p+ angeordnet, so daß ein Aufbau bereitgestellt werden kann, der eine hohe Durchbruchsspannung besitzt, wenn sich der MOSFET im Ausschaltzustand befindet, da die schwach dotierte Drainschicht 22 zu einem früheren Zeitpunkt aufgrund der Verbreiterung der Verarmungsschicht nicht nur ausgehend von den pn-Übergängen Ja, die mit der Kanaldiffusionsregion 18 des Leitungstyps p gebildet werden, sondern auch ausgehend von den pn-Übergängen Jb an den oberen und unteren Seiten der schwach dotierten Drainschicht 22 des Leitungstyps n verarmt wird, wobei die Konzentration der Verunreinigungen bzw. der Dotierung in der schwach dotierten Drainschicht 22 vergrößert werden kann.
  • 3 zeigt einen MOSFET mit n-Kanal des Typs mit Trench-Gate bzw. grabenförmigem Gate, der ein Beispiel für ein vertikales Halbleiterelement darstellt. Der MOSFET mit n-Kanal ist eine schwach dotierte Drainschicht 39 des Leitungstyps n, die auf einer Drainschicht 29 des Leitungstyps n+ ausgebildet ist, wobei die Drainschicht 29 elektrisch mit einer nicht dargestellten Rückseitenelektrode kontaktiert ist, eine oder mehrere Trench-Gate-Elektroden 21 (grabenförmige Gateelektrode), die unter Zwischenlage eines Gateiso- Tierfilms 10 in einem Graben eingebettet ist/sind, der auf einer Oberfläche der schwach dotierten Drainschicht 39 ausgebildet ist, eine oder mehrere Kanaldiffusionsschichten 27 des Leitungstyps p, die auf einer Oberfläche der schwach dotierten Drainschicht 39 in einer relativ schmalen Tiefe, verglichen mit derjenigen der grabenförmige Gateelektroden 21, ausgebildet ist/sind, eine oder mehrere Source-Regionen 18 des Leitungstyps n+, die entlang einer oberen Kante der grabenförmigen Gateelektrode 21 ausgebildet sind, und einen oder mehrere dicke Isolierfilme 12 auf, der als eine Abdeckung für die Gateelektrode 21 dient. Hierbei ist es auch möglich, einen IGBT-Aufbau des Leitungstyps n herzustellen, bei dem anstelle der einzigen, als Schicht aufgebrachten Drainschicht 29 des Leitungstyps n+ eine doppelte Struktur eingesetzt wird, die aus einer oberen Schicht des Leitungstyps n+ und einer unteren Schicht des Leitungstyps p+ hergestellt ist. Bei dieser Art eines vertikalen Aufbaus wirkt daher die schwach dotierte Drainregion 29 als eine Driftregion, die zur Führung eines Driftstroms in der vertikalen Richtung dient, wenn der MOSFET im eingeschalteten Zustand ist, wohingegen sie verarmt ist und hierdurch ihre Durchbruchspannung erhöht, wenn der MOSFET sich im ausgeschalteten Zustand befindet. In diesem Fall können der Durchschaltwiderstand und die Durchbruchspannung des MOSFET hinsichtlich ihrer gegenläufigen Beziehung auf der Grundlage der Dicke der schwach dotierten Drainschicht 39 und der Konzentration ihrer Dotierung festgelegt werden.
  • 4 zeigt eine graphische Darstellung, in der die Beziehung zwischen einer idealen Durchbuchspannung und einem idealen Durchschaltwiderstand eines MOSFET aus Silizium mit n-Kanal dargestellt ist. Bei dieser Figur ist die Unterstellung getroffen, daß die Durchbruchspannung nicht durch die Wirkung der Formgebung verringert werden kann und der ideale Durchschaltwiderstand sehr klein und ausreichend gering ist, um den elektrischen Widerstandswert der Regionen mit Ausnahme der schwach dotierten Drainregion vernachlässigen zu können.
  • In 4 bezeichnet die Linie A die Beziehung zwischen einer idealen Durchbruchspannung und einem idealen Durchschaltwiderstand des in 3 gezeigten MOSFET mit n-Kanal und vertikalem Aufbau. Die Linie B stellt die Beziehung zwischen einer idealen Durchbruchspannung und dem idealen Durchschaltwiderstand des MOSFET mit n-Kanal dar, der unter Ersatz der kanalförmigen Auslegung des MOSFET gemäß 2A hergestellt ist. Die Linie D repräsentiert die Beziehung zwischen einer idealen Durchbruchspannung und einem idealen Durchschaltwiderstand des vertikal aufgebauten MOSFET gemäß 2B mit doppelt diffundiertem n-Kanal, wohingegen die Linie C die Beziehung zwischen einer idealen Durchbruchspannung und einem idealen Durchschaltwiderstand eines in 11 gezeigten MOSFET mit n-Kanal zeigt.
  • Der vertikale, einen n-Kanal aufweisende MOSFET ist derart aufgebaut, daß er an die Strömungsrichtung des Driftstroms in dem Einschaltzustand und an die Richtung der Ausbreitung der Verarmungsschicht, die durch eine umgekehrte Vorspannung in dem Ausschaltzustand hervorgerufen wird, angepaßt ist. Wenn lediglich die schwach dotierte Drainschicht 39 gemäß 3 betrachtet wird, läßt sich für die Durchbruchspannung BV zum Zeitpunkt des Ausschaltmodus bzw. des ausgeschalteten Zustands ein angenäherter Wert für diese Durchbruchspannung BV anhand der nachfolgenden Gleichung erhalten: BV = EC 2ε0εSiα(2 – α)/2qND (1)
  • Hierbei bezeichnet EC den Wert EC (ND), der die maximale elektrische Feldstärke bei Silizium bei einer Dotierungskonzentration von ND darstellt,
    • ε0
    die Elektrizitätskonstante von Vakuum,
    εSi
    die relative Dielektrizitätskonstante von Silizium,
    q
    eine Einheitsladung,
    ND
    die Verunreinigungskonzentration der schwach dotierten Region, und
    α
    einen Faktor (0 < α < 1).
  • Darüber hinaus läßt sich der ideale Durchschaltwiderstand je Flächeneinheit im Einschaltzustand annähernd aufgrund der nachstehenden Gleichung erhalten: R = αW/μqND
  • Hierbei bezeichnet
    • μ
    den Wert μ (ND), der die Beweglichkeit von Elektronen bei der Dotierungskonzentration von ND darstellt, und
    W
    einen Wert, der gleich ECε0εSi/qND ist.
  • Daher läßt sich R durch die nachstehende Gleichung angeben: R = ECε0εSiα/μq2ND 2 (2)
  • Hierbei läßt sich q ND aus der Gleichung (2) entfernen, indem die Gleichung (1) sowie ein optimaler Wert für a (α), beispielsweise der Wert 2/3, eingesetzt wird, so daß sich die nachstehende Gleichung ergibt: R = BV2(27/8EC 3ε0εSiμ) (3)
  • In dieser Gleichung scheint der Durchschaltwiderstand R proportional zu dem Quadrat der Durchbruchspannung BV zu sein. Jedoch ist die Linie A in 4 grob proportional zu dem mit dem Exponenten von 2,4 bis 2,6 potenzierten Wert von BV.
  • In dem Fall eines Aufbaus eines MOSFET mit Kanal n, der durch Ersetzen des in 2A gezeigten kanalförmigen Typs des MOSFETs hergestellt ist, fließt der Driftstrom in der lateralen Richtung, wenn sich der MOSFET in dem Einschaltmodus bzw. Einschaltzustand befindet, wohingegen sich die Verarmungsschicht von dem Boden der Senke nach oben (in der vertikalen Richtung) erheblich schneller als in der lateralen Ausbreitungsrichtung von einem Ende der Senke ausbreitet. Zur Erzielung einer höheren Durchbruchspannung in der Verarmungsschicht, die sich in der vertikalen Richtung ausbreitet, sollte diese von einer Grenzfläche an dem pn-Übergang (das heißt an dem Boden der Senke) zwischen der schwach dotierten Drainregion 14 und der Kanaldiffusionsschicht 3 hin zu einer Oberfläche der schwach dotierten Drainregion 14 (das heißt hin zur Oberfläche der Senke) verarmen, so daß der maximale Wert der Netto-Dotierungsmenge in der schwach dotierten Drainregion 14 gemäß der nachstehend angegebenen Gleichung begrenzt werden kann: SD = ECε0εSi/q (4)
  • Wenn die Länge der schwach dotierten Drainregion 14 als L definiert wird, läßt sich die ideale Durchbruchspannung BV durch die folgende Gleichung darstellen: BV = ECLβ (5)
  • Hierbei bezeichnet β einen Faktor zwischen Null und Eins (0 < β < 1).
  • Weiterhin läßt sich der ideale Einschaltwiderstand R je Flächeneinheit in dem Einschaltmodus annähernd gemäß der nachstehend angegebenen Gleichung erhalten: R = L2/μqSD (6)
  • Hierbei bezeichnet μ die Ladungsträgerbeweglichkeit μ (SD), die die Beweglichkeit der Elektronen bei der maximalen Verunreinigungskonzentration von SD bezeichnet.
  • Bei Einsetzen der Gleichungen (4) und (5) läßt sich somit L aus der Gleichung (6) beseitigen, wobei sich die nachstehende Gleichung ergibt: R = BV2/β2EC 3ε0εSiμ (7)
  • In dem Fall des vertikal aufgebauten, doppelt diffundierten MOSFETs mit Kanal n, wie er in 2B gezeigt ist, liegt ein Aufbau vor, bei dem eine obere Schicht 24 des Leitungstyps p auf der in 2A gezeigten Gestaltung des MOSFETs ausgebildet ist. Daher breitet sich die Verarmungsschicht in der vertikalen Richtung aus, und es kann folglich die schwach dotierten Drainschicht 22 rasch verarmt werden. Wie in der nachstehenden Gleichung (8) gezeigt ist, kann die Netto-Dotierungsmenge SD in der schwach dotierten Region 2 auf das doppelte derjenigen gemäß 2A vergrößert werden: SD = 2ECε0εSi/q (8)
  • In diesem Fall läßt sich die Beziehung zwischen einem idealen Durchschaltwiderstand R und einer idealen Durchbruchspannung bei dem vorstehend erläuterten Aufbau durch die nachstehende Gleichung wiedergeben: R = BV2/2β2EC 3ε0εSiμ (9)
  • Aus einem Vergleich zwischen der vorstehend angegebenen Gleichung (7) und der Gleichung (9) ist ersichtlich, daß die gegenläufige Beziehung (Linie B in 4) zwischen dem Einschaltwiderstand und der Durchbruchspannung des vertikal aufgebauten MOSFETs mit n-Kanal, wie er in 2B gezeigt ist, geringfügig gegenüber der gegenläufigen Beziehung (Linie C in 4) zwischen dem Einschaltwiderstand und der Durchbruchspannung des MOSFETs mit n-Kanal verbessert ist, der durch Ersetzen des Kanal-Typs des MOSFETs gemäß 2A hergestellt ist. In diesem Fall ermöglicht die Verbesserung jedoch lediglich eine doppelt so hohe Dotierungskonzentration wie bislang, und ergibt somit keine erhebliche Flexibilität hinsichtlich der Gestaltungskriterien bezüglich der Stromtragfähigkeit und der Durchbruchspannung des Halbleiters.
  • Die US 5,294,824 offenbart ein Verfahren zum Bilden einer Mehrzahl von Oberflächenleitungspfaden in einer leitfähigen Region eines ersten Leitfähigkeitstyps. Eine Mehrzahl von Bereichen eines zweiten Leitfähigkeitstyps sind in der leitfähigen Region gebildet. Die Mehrzahl der Bereiche verarmen die leitfähige Region, wenn eine umgekehrte Vorspannung über der leitfähigen Region unter der Mehrzahl von Bereichen angelegt wird.
  • Die US 4,626,879 offenbart einen lateralen Transistor mit einer Mehrzahl von Driftpfadregionen eines ersten Leitfähigkeitstyps, die parallel miteinander verbunden sind, um eine Gruppe von parallelen Driftpfaden zu bilden, und einer Mehrzahl von Zwischenregionen eines zweiten Leitfähigkeitstyps, die zwischen benachbarten Driftpfadregionen des ersten Leitfähigkeitstyps angeordnet sind, um pn-Verbindungen dazwischen zu bilden.
  • Die DE 43 09 764 A1 offenbart hochsperrende Leistungs-MOSFETs, die eine niedrig dotierte Innenzone aufweisen und daher einen hohen Durchlasswiderstand haben.
  • Es ist daher eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung zu schaffen, bei der die Beziehung zwischen dem Einschaltwiderstand und der Durchbruchspannung entschärft ist, um hierdurch eine Vergrößerung der Stromkapazität bzw. Stromtragfähigkeit aufgrund einer Verringerung des Durchschaltwiderstands bei hoher Durchbruchspannung zu ermöglichen.
  • Gemäß einem ersten Gesichtspunkt der vorliegenden Erfindung wird eine Halbleitervorrichtung geschaffen, die eine Driftregion enthält, in der ein Driftstrom fließt, wenn sich die Halbleitervorrichtung im Einschaltzustand befindet, und die verarmt ist, wenn sich die Halbleitervorrichtung im Ausschaltzustand befindet, wobei die Driftregion als eine Gestaltung ausgebildet ist, die eine Mehrzahl von unterteilten Driftpfadregionen eines ersten Leitungstyps, die parallel miteinander zur Bildung einer Gruppe von parallelen Driftpfaden verbunden sind, und eine Mehrzahl von Seitenregionen eines zweiten Leitungstyps aufweist, wobei jede der Seitenregionen des zweiten Leitungstyps zwischen benachbarten, unterteilten Driftpfadregionen des ersten Leitungstyps angeordnet ist, um mit diesen pn-Übergängen zu bilden.
  • Hierbei kann die Halbleitervorrichtung weiterhin mindestens eine zusätzliche zweite Seitenregion enthalten, die mit einer Außenseite einer unterteilten Driftpfadregion des ersten Leitungstyps verbunden ist, die an einer Außenseite der Gruppe der parallelen Driftpfade angeordnet ist.
  • Gemäß einem zweiten Gesichtspunkt der vorliegenden Erfindung ist eine Halbleitervorrichtung geschaffen, die eine Driftregion enthält, in der ein Driftstrom fließt, wenn sich die Halbleitervorrichtung im Einschaltzustand befindet, und die verarmt ist, wenn sich die Halbleitervorrichtung im Ausschaltzustand befindet, wobei der Driftstrom in seitlicher Richtung fließt und die Driftregion auf einem Halbleiter oder auf einem isolierendem Film auf dem Halbleiter ausgebildet ist, wobei die Driftregion als eine Struktur aus parallelen Streifen ausgebildet ist, in der eine Mehrzahl von streifenförmigen, unterteilten, leitenden Driftpfadregionen, insbesondere eines ersten Leitungstyps, und eine Mehrzahl von streifenförmigen Abteilregionen eines zweiten Leitungstyps abwechselnd parallel auf einer Ebene jeweils eine nach der anderen alternierend angeordnet sind.
  • Gemäß einem dritten Gesichtspunkt der vorliegenden Erfindung ist eine Halbleitervor richtung geschaffen, die eine Driftregion aufweist, in der ein Driftstrom fließt, wenn sie sich im Einschaltzustand befindet, und die verarmt ist, wenn sie sich im Ausschaltzustand befindet, wobei der Driftstrom in seitlicher Richtung fließt und die Driftregion auf einem Halbleiter oder auf einem isolierenden Film auf dem Halbleiter ausgebildet ist, wobei die Driftregion als eine parallele, gestapelte Struktur ausgebildet ist, in der eine Vielzahl von schichtförmigen, unterteilten Driftpfadregionen, insbesondere des ersten Leitungstyps, und eine Mehrzahl von schichtförmigen Abteilregionen des zweiten Leitungstyps in einer Ebene parallel jeweils eine nach der anderen abwechselnd gestapelt angeordnet sind.
  • Gemäß einem vierten Gesichtspunkt der vorliegenden Erfindung ist eine Halbleitervorrichtung geschaffen, die eine Driftregion aufweist, in der ein Driftstrom fließt, wenn sich die Halbleitervorrichtung in dem Einschaltzustand befindet, und die verarmt ist, wenn sie sich im Ausschaltzustand befindet, wobei der Driftstrom in seitlicher Richtung fließt und die Driftregion auf einem Halbleiter des zweiten Leitungstyps ausgebildet ist, wobei die Driftregion
    eine unterteilte Driftregion des ersten Leitungstyps, die auf der Halbleiterschicht des zweiten Leitungstyps ausgebildet ist,
    eine senkenförmige Abteilregion des zweiten Leitungstyps, die auf der unterteilten Driftregion bzw. Driftpfadregion des ersten Leitungstyps ausgebildet ist, und
    eine sekundäre, unterteilte Driftpfadregion des ersten Leitungstyps aufweist, die auf einer Oberflächenschicht der senkenförmigen Abteilregion des zweiten Leitungstyps ausgebildet ist und mit der unterteilten Driftpfadregion des ersten Leitungstyps parallel verbunden ist.
  • Gemäß einem fünften Gesichtspunkt der vorliegenden Erfindung ist eine Halbleitervorrichtung geschaffen, die eine Driftregion enthält, in der ein Driftstrom fließt, wenn sich die Halbleitervorrichtung im Einschaltzustand befindet, und die verarmt ist, wenn sich die Halbleitervorrichtung im Ausschaltzustand befindet, wobei der Driftstrom in einer vertikalen Richtung fließt und die Driftregion auf einem Halbleiter ausgebildet ist, wobei die Driftregion eine Mehrzahl von unterteilten Driftregionen eines ersten Leitungstyps, von denen jede einen Schichtenaufbau entlang der vertikalen Richtung besitzt und eine Mehrzahl von Abteilregionen des ersten Leitungstyps enthält, von denen jede einen Schichtaufbau entlang der vertikalen Richtung aufweist, und die Mehrzahl von unterteilten Driftregionen des ersten Leitungstyps und die Mehrzahl von Abteilregionen des ersten Leitungstyps parallel jeweils einzeln nacheinander in einer Richtung, die rechtwinklig zu der vertikalen Richtung verläuft, gestapelt sind, um hierdurch eine seitlich gestapelte parallele Struktur zu bilden.
  • Gemäß einem sechsten Gesichtspunkt der vorliegenden Erfindung wird ein Verfahren zum Herstellen einer Halbleitervorrichtung geschaffen, die eine Driftregion enthält, in der ein Driftstrom fließt, wenn sich die Halbleitervorrichtung im Einschaltzustand befindet, und die verarmt ist, wenn sie sich im Ausschaltzustand befindet, wobei der Driftstrom in einer seitlichen Richtung fließt und die Driftregion auf einem Halbleiter eines zweiten Leitungstyps ausgebildet ist, wobei die Driftregion eine unterteilte Driftregion des ersten Leitungstyps, die auf der Halbleiterschicht des zweiten Leitungstyps ausgebildet ist, eine senkenförmige Abteilregion des zweiten Leitungstyps, die auf der unterteilten Driftpfadregion bzw. Driftregion des ersten Leitungstyps ausgebildet ist, und eine sekundäre, unterteilte Driftpfadregion des ersten Leitungstyps enthält, die auf einer Oberflächenschicht der senkenförmigen Abteilregion des zweiten Leitungstyps ausgebildet und mit der unterteilten Driftpfadregion bzw. Driftregion des ersten Leitungstyps parallel verbunden ist, mit den Schritten:
    Ausbilden einer unterteilten Driftpfadregion des ersten Leitungstyps auf einer aus Silizium bestehenden Halbleiterschicht des zweiten Leitungstyps mit Hilfe einer thermischen Diffusion nach Ausführung einer Phosphorionen-Implantation,
    Ausbilden einer senkenförmigen Abteilregion des zweiten Leitungstyps auf der unterteilten Driftregion des ersten Leitungstyps mit Hilfe einer thermischen Diffusion nach Ausführung einer selektiven Borionen-Implantation, und
    thermisches Oxidieren einer durch die selektive Borionen-Implantierung erhaltenen Struktur, um hierdurch eine sekundäre, unterteilte Driftpfadregion des ersten Leitungstyps auf einer Oberfläche derselben unter Ausnutzung der Konzentration der Phosphorionen, die auf der Oberfläche des Siliziums ungleichförmig verteilt sind, und einer Auflösung bzw. Verteilung von Borionen, die in einem oxidierten Film ungleichförmig verteilt sind, zu bilden.
  • Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen näher beschrieben.
  • 1A zeigt eine Draufsicht, in der ein Beispiel eines herkömmlichen SOI-MOSFETs mit vertikalem Aufbau dargestellt ist,
  • 1B zeigt eine Querschnittsansicht, die entlang der Linie A-A' in 1A geschnitten ist,
  • 2A zeigt eine Querschnittsansicht, in der ein weiteres Beispiel eines herkömmlichen MOSFETs dargestellt ist, der vertikal aufgebaut ist,
  • 2B zeigt einen Querschnitt, in dem ein Beispiel eines herkömmlichen MOSFETs mit n-Kanal in der Ausführungsform mit doppelter Diffusion veranschaulicht ist,
  • 3 zeigt einen Querschnitt, in dem ein Beispiel eines herkömmlichen MOSFETs mit n-Kanal in der Ausführung mit Graben-Gate dargestellt ist,
  • 4 zeigt eine graphische Darstellung, die die Beziehung zwischen einer idealen Durchbruchspannung und einem idealen Durchschaltwiderstand jedes MOSFETs aus Silizium mit n-Kanal zeigt,
  • 5A zeigt eine perspektivische Darstellung eines ersten Beispiels zur Erläuterung betreffend mögliche Ausgestaltungen der Driftregion bei einem in Übereinstimmung mit der vorliegenden Erfindung stehenden Halbleiterbauelement (Halbleitervorrichtung),
  • 5B zeigt eine perspektivische Darstellung eines zweiten Beispiels zur Erläuterung betreffend mögliche Ausgestaltungen der Driftregion bei einer in Übereinstimmung mit der vorliegenden Erfindung stehenden Halbleitervorrichtung,
  • 5C zeigt eine perspektivische Darstellung eines dritten Beispiels zur Erläuterung betreffend mögliche Ausgestaltungen der Driftregion bei einem in Übereinstimmung mit der vorliegenden Erfindung stehenden Halbleiterbauelement,
  • 6A zeigt eine Draufsicht, in der ein SOI-MOSFET mit vertikalem Aufbau als ein erstes Ausführungsbeispiel der Halbleitervorrichtung in Übereinstimmung mit der vorliegenden Erfindung dargestellt ist,
  • 6B zeigt eine Querschnittsansicht, die entlang der Linie A-A' in 6A aufgenommen ist,
  • 6C zeigt eine Querschnittsansicht entlang einer Linie B-B' in 6A,
  • 7A zeigt eine Draufsicht, in der ein zweites Ausführungsbeispiel der Halbleitervorrichtung in Übereinstimmung mit der vorliegenden Erfindung in Form eines SOI-MOSFETs der Ausführungsform mit doppelter Diffusion dargestellt ist,
  • 7B zeigt einen Querschnitt, der entlang einer Linie A-A' in 7A aufgenommen ist,
  • 7C zeigt einen Querschnitt, der entlang einer Linie B-B' in 7A gesehen ist,
  • 8A zeigt eine Draufsicht, in der ein SOI-MOSFET in der Ausführungsform mit vertikalem Aufbau als ein drittes Ausführungsbeispiel der Halbleitervorrichtung in Übereinstimmung mit der vorliegenden Erfindung dargestellt ist,
  • 8B zeigt einen Querschnitt, der entlang der Linie A-A' in 8A geschnitten ist,
  • 8C zeigt eine Querschnittsansicht, die entlang der Linie B-B' in 8A geschnitten ist,
  • 9A zeigt eine Draufsicht auf einen MOSFET mit vertikalem Aufbau, der ein viertes Ausführungsbeispiel der Halbleitervorrichtung gemäß der vorliegenden Erfindung darstellt,
  • 9B zeigt eine Querschnittsansicht, die entlang einer Linie A-A' in 9A geschnitten ist,
  • 9C zeigt einen Querschnitt, der entlang einer Linie B-B' in 9A aufgenommen ist,
  • 10 zeigt eine Querschnittsansicht, in der ein MOSFET mit p-Kanal mit vertikalem Aufbau dargestellt ist, der ein fünftes Ausführungsbeispiel der Halbleitervorrichtung in Übereinstimmung mit der vorliegenden Erfindung bildet,
  • 11 zeigt eine Ansicht eines Querschnitts, in der ein MOSFET mit n-Kanal in einer Ausführungsform mit vertikalem Aufbau dargestellt ist, der ein sechstes Ausführungsbeispiel der Halbleitervorrichtung gemäß der vorliegenden Erfindung darstellt,
  • 12A zeigt eine Draufsicht, in der ein MOSFET mit n-Kanal und grabenförmigen Gate (Trench-Gate) in der Ausführungsform mit vertikalem Aufbau gezeigt ist, der ein siebtes Ausführungsbeispiel der Halbleitervorrichtung gemäß der vorliegenden Erfindung darstellt,
  • 12B zeigt eine Querschnittsansicht, die entlang einer Linie A-A' in 12A aufge nommen ist,
  • 12C zeigt eine Querschnittsansicht, die entlang einer Linie B-B in 12A aufgenommen ist,
  • 12D zeigt eine Querschnittsansicht, die entlang einer Linie C-C' in 12A aufgenommen ist,
  • 12E zeigt eine Querschnittsansicht, die entlang einer Linie D-D' in 12A aufgenommen ist, und
  • 12F zeigt eine Querschnittsansicht, die entlang einer Linie E-E' in 12A gesehen ist.
  • Zur Erklärung betreffend mögliche Ausgestaltungen der Driftregion in Übereinstimmung mit der vorliegenden Erfindung weist eine Halbleitervorrichtung eine Driftregion auf, in der ein Driftstrom in dem Einschaltzustand fließt und die in dem Ausschaltzustand verarmt ist. Die Driftregion ist als eine Struktur ausgebildet, die eine Mehrzahl von unterteilten Unterstrukturen (das heißt unterteilten Regionen) mit paralleler Anordnung aufweist, wie etwa eine geschichtete Struktur, eine Faserstruktur oder eine Wabenstruktur, wie es in den 5A bis 5C gezeigt ist. Darüber hinaus weist die Driftregion eine Mehrzahl von unterteilten Driftpfadregionen 1 eines ersten Leitungstyps und eine Mehrzahl von Abteil- oder Fachregionen 2 des zweiten Leitungstyps auf, wobei jede der Regionen 2 zwischen den benachbarten Regionen 1 angeordnet ist, um hierdurch pn-Übergänge zu bilden.
  • Gemäß 5A weist die Driftregion zum Beispiel eine Kurve aus parallelen Driftpfad-Unterstrukturen (das heißt eine komplexe Struktur) 100 auf, die aus mindestens zwei unterteilten Driftpfadregionen 1 eines ersten Typs (zum Beispiel des Leitungstyps n), von denen jede die Gestalt einer Platte besitzt, die mindestens an ihrem einen Ende parallel mit einer weiteren Platte verbunden sind, und mindestens einer Abteilregion bzw. Fach- oder Unterteilungs- bzw. Zwischenregion 2 eines zweiten Leitungstyps (zum Beispiel des Leitungstyps p) besteht, die sandwichförmig zwischen den unterteilten Driftpfadregionen 1, 1 angeordnet ist, so daß sich pn-Übergänge ergeben. In 5A ist eine Mehrzahl von Abteil- bzw. Zwischenregionen 2 des zweiten Leitungstyps gezeigt. Diese Zwischenregionen des zweiten Leitungstyps sind mindestens an ihren Endabschnitten parallel miteinander verbunden.
  • Die in 5B gezeigte Driftregion 1 liegt in der Form eines Aufbaus mit einer Mehrzahl von Fasern vor. Sie enthält eine Mehrzahl von Driftpfadregionen 1 des ersten Leitungstyps (Leitungstyp n) und eine Mehrzahl von Abteil- bzw. Zwischenregionen des zweiten Leitungstyps (Leitungstyps p). Jede Region 1 oder 2 liegt in der Form einer Faser vor. In einem Faserbündel (das heißt in den Driftregionen) sind die Regionen 1 und 2 derart angeordnet, daß sie ein Prüf- oder Fleckenmuster oder ein Schachbrettmuster, im Querschnitt gesehen, bilden.
  • Weiterhin weist die in 5C dargestellte Driftregion unterteilte Driftpfadregionen 1 des ersten Leitungstyps (das heißt des Leitungstyps n) auf, die im Querschnitt gesehen an den vier Ecken verbindende Abschnitte 1a besitzen.
  • Zusätzliche Seitenregionen 2a des zweiten Leitungstyps können an den äußersten Oberflächen (das heißt an der oberseitigen und unterseitigen Fläche) der komplexen Struktur 100 vorgesehen sein, wie es in 5A gezeigt ist, oder können auch an den vier Ecken des komplexen Aufbaus 100, der in 5B gezeigt ist, vorhanden sein.
  • Falls sich die Halbleitervorrichtung im Ein-Modus bzw. Einschaltzustand befindet, fließt ein Driftstrom durch eine Mehrzahl der parallel zueinander angeordneten unterteilten Driftpfadregionen 1, 1. Falls sich die Halbleitervorrichtung im Ausschaltzustand befindet, breitet sich eine Verarmungsschicht, die von jedem pn-Übergang zwischen den unterteilten Driftregionen 1 des ersten Leitungstyps und den Zwischenregionen 2 des zweiten Leitungs typs ausgeht, in die Region 1 aus, um hierdurch die Dichte von Ladungsträgern in dieser zu verringern. In diesem Fall kann die Verarmung dadurch beschleunigt werden, daß die äußersten Enden der Verarmungsregion (das heißt die Region, in der keine Ladungsträger vorhanden sind), von den beiden Längsseiten der Zwischenregion des zweiten Leitungstyps seitlich verlängert werden, und auch die Zwischenregion 2 des zweiten Leitungstyps gleichzeitig verarmt wird. Demzufolge wird die Durchbruchspannung der Halbleitervorrichtung hoch, so daß die Verunreinigungskonzentration der Driftpfadregion 1 des Leitungstyps n erhöht werden kann, um hierdurch den Durchschaltwiderstand (Widerstand im eingeschalteten Zustand) zu verringern. Insbesondere kann, wie vorstehend erläutert, die Verarmungsregion bei der vorliegenden Erfindung von den beiden Längsseiten der Zwischenregion 2 des zweiten Leitungstyps jeweils in die benachbarten Regionen 1, 1 verbreitert werden. Verlängerte Enden der Verarmungsregion wirken effektiv auf die jeweiligen unterteilten Driftpfadregionen 1, 1, so daß die gesamte Breite der Zwischenregion 2 des zweiten Leitungstyps, die zur Ausbildung der Verarmungsschicht erforderlich ist, verringert werden kann, wohingegen die Querschnittsfläche der unterteilten Driftpfadregionen 1 des ersten Leitungstyps in etwa in dem gleichen Ausmaß vergrößert werden kann, was im Vergleich mit der herkömmlichen Vorrichtung zu einer Reduzierung des Durchschaltwiderstands führt. Demgemäß ist es bevorzugt, daß die Zwischenregion 2 des zweiten Leitungstyps derart vorbereitet wird, daß sie eine vergleichsweise kleine Breite hat, die so klein wie möglich ist. Darüber hinaus ist es bevorzugt, daß die Dotierungskonzentration der Zwischenregion 2 des zweiten Leitungstyps so gering wie möglich ist. Ferner kann die gegenläufige Beziehung zwischen dem Durchschaltwiderstand und der Durchbruchspannung abgeschwächt werden, wenn die Anzahl der unterteilten Driftpfadregionen 1 des ersten Leitungstyps je Flächeneinheit (das heißt die Anzahl von unterteilten Regionen je Einheitsfläche) erhöht wird.
  • Bei der vorliegenden Erfindung entspricht die Gleichung, die die gegenläufige Beziehung zwischen dem idealen Einschalt- bzw. Durchschaltwiderstand r und der Durchbruchspannung BV für jede unterteilte Driftpfadregion 1 des ersten Leitungstyps repräsentiert, der nachfolgenden Gleichung (10), die durch Modifizieren der Gleichung (9) auf der Basis der Annahme erhalten wird, daß die Breite der Zwischenregion 2 des zweiten Leitungstyps unendlich klein ist, wobei der Einschaltwiderstand r um das n-fache höher ist als der ideale Einschaltwiderstand R. r = NR = BV2/2β2EC 3ε0εSiμ (10)
  • Die Beziehung zwischen dem idealen Einschaltwiderstand R und der idealen Durchbruchspannung BV bei dem komplexen Aufbau der Driftpfadunterstrukturen, die parallel angeordnet sind, läßt sich durch die folgende Gleichung darstellen: R = BV2/2Nβ2EC 3ε0εSiμ (11)
  • Die Möglichkeit zur Herstellung einer Halbleitervorrichtung, die einen beträchtlich geringen Einschaltwiderstand aufweist, läßt sich daher in direkt proportionaler Beziehung zu der Anzahl der unterteilten Driftregionen erhöhen.
  • Im wesentlichen in der gleichen Weise wie eine Halbleitervorrichtung des lateralen Typs, die auf einer Silizium-auf-Isolator-Schicht (SOI), oder auf einer Halbleiterschicht ausgebildet ist, läßt sich auch eine Halbleitervorrichtung des lateralen Typs herstellen, die eine Driftregion aufweist, die auf einer Halbleiterschicht oder auf einem isolierenden Film auf der Halbleiterschicht hergestellt ist, bei der in der Driftregion ein Driftstrom in der seitlichen Richtung fließt, falls sie sich in dem Einschaltzustand befindet, und bewegliche Ladungen ausgeräumt (verarmt) werden, wenn sie sich in dem Ausschaltzustand befindet. Die Driftregion kann mit streifenförmiger Gestaltung hergestellt werden, wobei die jeweiligen Driftpfadregionen des ersten Leitungstyps in der Form von Streifen und die jeweiligen Zwischenregionen des zweiten Leitungstyps in der Form von Streifen abwechselnd auf bzw. in einer Ebene angeordnet werden. Die in der Ebene sich wiederholende Gestaltung mit streifenförmigen pn-Übergang kann durch Ausführung eines photolitographischen Vorgangs zu einem Zeitpunkt ausgebildet werden, was zu einem einfachen Herstellungsprozeß und zu geringen Produktionskosten für die Halbleitervorrichtung führt.
  • Ein weiterer Aufbau der Driftregion, die bei einer Halbleitervorrichtung des lateralen Typs auszubilden ist, kann eine überlagerte parallele Gestaltung sein, bei der die jeweilige unterteilte Driftpfadregion des ersten Leitungstyps in der Form einer flachen Schicht und die jeweilige Zwischenregion des zweiten Leitungstyps in der Form einer flachen Schicht abwechselnd laminiert werden. Die Dicke jeder Schicht kann so weit wie möglich exakt verringert werden, indem ein metallorganisches chemisches Dampfphasenabscheidungsverfahren (MOCVD) oder ein Molekularstrahl-Epitaxieverfahren (MBE) eingesetzt werden, so daß die gegenläufige Beziehung zwischen dem Einschaltwiderstand und der Durchbruchsspannung beträchtlich erleichtert bzw. verringert werden kann.
  • Im übrigen kann es auch möglich sein, die Driftregion als eine überlagerte Struktur mit streifenförmiger, paralleler Gestaltung herzustellen.
  • Falls in der vorstehend angegebenen Gleichung (10) oder (11) N = 2 ist, ist die komplexe Struktur aus parallelen Driftpfaden aus zwei unterteilten Driftpfadregionen mit streifenförmiger Gestalt gebildet. Die einfachste Driftregion bei einer Halbleitervorrichtung des lateralen Typs weist somit eine unterteilte Driftregion des ersten Leitungstyps, die auf einer Halbleiterschicht des zweiten Leitungstyps ausgebildet ist, eine senkenförmige Abteilungs- bzw. Zwischenregion des zweiten Leitungstyps, die auf der unterteilten Driftpfadregion des ersten Leitungstyps gebildet ist, und eine weitere, zweite unterteilte Driftpfadregion des ersten Leitungstyps auf, die auf einer Oberflächenschicht der Zwischenregion des zweiten Leitungstyps ausgebildet und mit der unterteilten Driftpfadregion des ersten Leitungstyps verbunden ist. Der Einschaltwiderstand (Widerstand im eingeschalteten Zustand) der Halbleitervorrichtung kann dadurch verringert werden, daß die weitere, unterteilte Driftpfadregion des ersten Leitungstyps parallel mit der unterteilten Driftpfadregion des ersten Leitungstyps verbunden ist.
  • Ein Verfahren zur Herstellung der vorstehend erläuterten, einfachen Halbleitervorrichtung des lateralen Typs weist die Schritte auf: Ausbilden einer ersten, unterteilten Driftpfadregion des Leitungstyps n auf einer Halbleiterschicht des Leitungstyps p auf Silizium mit Hilfe einer thermischen Diffusion nach der Durchführung einer Phosphorionen-Implantierung; Ausbilden einer senkenförmigen Zwischenregion des Leitungstyps p auf der ersten, unterteilten Driftpfadregion bzw. Driftregion des Leitungstyps n durch thermische Diffusion nach der Ausführung einer selektiven Borionen-Implantierung; thermisches Oxidieren der erhaltenen Schichtstruktur zur Ausbildung einer zweiten, unterteilten Driftpfadregion des Leitungstyps n auf einer Oberfläche derselben unter Einsatz von konzentrierten Phosphorionen, die auf einer Oberfläche des Siliziums ungleichförmig verteilt sind, und unter Einsatz von gelösten bzw. verteilten Borionen, die ungleichförmig in dem oxidierten Film verteilt sind.
  • Es ist keine Schicht des umgekehrten Leitungstyps benachbart zu der oberen Schicht der zweiten, unterteilten Driftpfadregion des Leitungstyps n vorhanden, so daß es ausreichend ist, eine dünne Schicht bereitzustellen, um die zweite, unterteilte Driftpfadregion des Leitungstyps n leicht und einfach zu verarmen bzw. freizuräumen. Das Herstellungsverfahren gemäß der vorliegenden Erfindung erfordert nicht den Schritt der Dotierung von Dotiermaterial und schafft die zweite unterteilte Driftregion des Leitungstyps n lediglich durch den Schritt der thermischen Oxidation, was zu verringerten Kosten und zu einer verringerten Anzahl von Schritten beiträgt, so daß ein Weg für eine praxisgerechte Massenherstellung von Halbleitervorrichtungen bzw. Halbleiterbauelementen bereitgestellt ist.
  • Weiterhin weist eine weitere Halbleitervorrichtung gemäß der vorliegenden Erfindung eine Driftregion auf, die auf einer Halbleiterschicht ausgebildet ist, wobei die Driftregion einen Driftstrom in der vertikalen Richtung leitet, wenn sich die Vorrichtung in dem Einschaltzustand befindet, und bei der die Driftregion verarmt bzw. freigeräumt ist, wenn die Vorrichtung sich in dem Ausschaltzustand befindet. Hierbei kann es sich um Halbleitervorrichtungen des vertikalen Typs einschließlich eines Halbleiters, bei dem ein Trench-Gate bzw. Grabengste oder dergleichen verwendet wird, oder um einen bipolaren Transistor mit isoliertem Gate IGBT handeln. Die Driftregion weist eine Mehrzahl von unterteilten Driftregionen des ersten Leitungstyps und eine Mehrzahl von Zwischenregionen des zweiten Leitungstyps aus, wobei jede Region in der Form einer Schicht in der vertikalen Richtung vorliegt. Die jeweiligen unterteilten Driftregionen des ersten Leitungstyps und die jeweiligen Zwischenregionen des zweiten Leitungstyps sind in der lateralen Richtung abwechselnd parallel laminiert bzw. schichtförmig angeordnet. Bei dem Vorgang zur Herstellung dieses Aufbaus kann ein Ätzschritt zur Ausbildung einer Tiefenrille erforderlich sein. In diesem Fall ist es jedoch auch möglich, die gegenläufige Beziehung zwischen dem Einschaltwiderstand und der Durchbruchsspannung der Halbleitervorrichtung des vertikalen Typs erheblich abzuschwächen.
  • Ausführungsbeispiel 1
  • Es wird nun auf die 6A bis 6C bezug genommen. Anhand dieser Figuren wird als erstes Ausführungsbeispiel der vorliegenden Erfindung ein Silizium-aus-Isolator-Metalloxid-Halbleiter-Feldeffekttransistor (Silizium-auf-Isolator = SOI; Metalloxid-Halbleiter-Feldeffekttransistor = MOSFET) in der Form einer lateralen Gestaltung im einzelnen beschrieben. Dieser Feldeffekttransistor wird im folgenden auch als ein lateraler SOI-MOSFET bezeichnet. Hierbei stellt 6A eine Draufsicht auf den lateralen SOI-MOSFET dar, während in 6B ein Querschnitt entlang einer Linie A-A' in 6A dargestellt ist. 6C zeigt einen Querschnitt entlang einer Linie B-B' in 6A.
  • Der laterale SOI-MOSFET gemäß dem vorliegenden Ausführungsbeispiel weist den gleichen Aufbau wie der in den 1A und 1B gezeigte MOSFET mit n-Kanal und versetztem Gateaufbau (Offset-Gate) mit Ausnahme der Gestaltung der Drain-Drift-Region auf.
  • Der Aufbau des lateralen SOI-MOSFETs weist eine Kanaldiffusionsschicht 7 des Leitungstyps p, die auf einem isolierenden Film 6 auf einem Halbleitersubstrat 5 ausgebildet ist, eine Gateelektrode 7 mit einer Feldplatte, die auf der Kanaldiffusionsregion oder Kanaldiffusionsschicht 7 unter Zwischenlage eines isolierenden Films 10 ausgebildet ist, eine Sourceregion des Leitungstyps n+, die an demjenigen Teil der Gateelektrode 11 ausgebildet ist, der sich auf der Seite eines Endes bzw. an einem seitlichen Ende der Gateelektrode 11 befindet, eine Drainregion 9 des Leitungstyps n+, die an einer Position mit einem vorbestimmten Abstand zu dem anderen Ende der Gateelektrode 11 ausgebildet ist, eine Drain-Drift-Region 190, die zwischen der Diffusionsregion 7 und der Drainregion 9 verläuft, und einen dicken Isolierfilm 12 auf, der auf der Drain-Drift-Region 190 ausgebildet ist.
  • Die Drain-Drift-Region 190 besteht bei dem vorliegenden Ausführungsbeispiel aus einer Mehrzahl von unterteilten Regionen in der Form von Streifen: nämlich aus Driftpfadregionen 1 des Leitungstyps n und Zwischenregionen bzw. Abteilungsregionen 2 des Leitungstyps p, die abwechselnd parallel in einer Ebene zur Bildung einer Struktur aus parallelen Streifen angeordnet sind. Ein Ende jeder Driftpfadregion 1 des Leitungstyps n ist mit der Kanaldiffusionsschicht 7 zur Bildung eines pn-Übergangs verbunden, wohingegen das andere Ende jeder Driftpfadregion 1 mit der Drainregion 9 des Leitungstyps n+ verbunden ist. Folglich bilden die Driftpfadregionen 1 des Leitungstyps n, die parallel angeordnet sind, eine Driftpfadgruppe 100, die von der Drainregion 9 des Leitungstyps n+ abgezweigt ist. Darüber hinaus ist, wie in den Figuren gezeigt ist, eine Halbleiterregion 2a des Leitungstyps p benachbart zu einer Längsseite der Driftregion 1 vorhanden, die an jeder Seite der Driftpfadgruppe positioniert ist. Ferner ist jede Driftregion 1 sandwichförmig zwischen den Halbleiterregionen 2 (2a) des Leitungstyps p angeordnet. Darüber hinaus ist ein Ende jedes Halbleiters des Leitungstyps p mit der Kanaldiffusionsregion 7 des Leitungstyps p verbunden, während das andere Ende desselben mit der Drainregion 9 des Leitungstyps n+ verbunden ist, um hierdurch einen pn-Übergang zu bilden. Daher sind die jeweiligen Zwischenregionen des Leitungstyps p von der Kanaldiffusionsregion 7 des Leitungstyps p abgezweigt und bilden eine parallele Verbindung zu den jeweiligen Drainregionen 9 des Leitungstyps n+.
  • Falls sich der laterale SOI-MOSFET in dem Einschaltzustand befindet, fließen Ladungsträger (Elektronen) von der Sourceregion 8 des Leitungstyps n+ durch eine Kanalinver sionsschicht, die direkt unterhalb des Gateisolierfilms 10 vorhanden ist, in eine Mehrzahl der Driftpfadregionen 1 des Leitungstyps n, wodurch ein Driftstrom durch ein elektrisches Feld hervorgerufen wird, das durch die Spannung, die zwischen der Drain und der Source angelegt ist, erzeugt wird. Falls sich die Halbleitervorrichtung in dem Ausschaltzustand befindet, verschwindet die Kanalinversionsschicht 13 direkt unterhalb des Gateisolierfilms 10 und es verbreitert sich die von dem pn-Übergang Ja ausgehende Verarmungsschicht zwischen der Driftpfadregion des Leitungstyps n und der Kanaldiffusionsregion 7 des Leitungstyps p, sowie die von dem pn-Übergang Jb ausgehende Verarmungsschicht zwischen der Driftpfadregion 1 des Leitungstyps n und der Zwischenregion 2 des Leitungstyps p in die Driftpfadregion 1 des Leitungstyps n, wodurch sich eine Verarmung der Driftpfadregion 1 des Leitungstyps n ergibt. In diesem Fall ist ein Ende der Verarmungsschicht ausgehend von dem pn-Übergang Ja entlang einer Pfadlänge in der Driftpfadregion 1 des Leitungstyps n verbreitert, während das andere Ende der Verarmungsschicht ausgehend von dem pn-Übergang Jb entlang der Pfadbreite in der Driftpfadregion 1 des Leitungstyps n verbreitert ist. Dies bedeutet, daß die Verarmungsschicht ausgehend von ihren beiden Seiten verbreitert ist, wodurch die Verarmung beschleunigt wird. Daher wird die elektrische Feldstärke abgeschwächt und es wird die Durchbruchsspannung hoch, so daß die Konzentration von Verunreinigungen in den jeweiligen Driftpfadregionen 1 des Leitungstyps n vergrößert werden kann. Bei diesem Ausführungsbeispiel sind insbesondere die Enden der Verarmungsschicht an den beiden longitudinalen Seiten der Zwischenregion 2 des Leitungstyps p hin zu den jeweiligen benachbarten Driftpfadregionen 1, 1 des Leitungstyps n verbreitert, so daß die gesamte Breite der Zwischenregionen 2 des Leitungstyps p um die Hälfte verringert werden kann, wohingegen die Querschnittsfläche der Driftpfadregion 1 des Leitungstyps n vergrößert werden kann. Dies führt zu einem Abfall des Einschaltwiderstands, verglichen mit demjenigen der herkömmlichen Halbleitervorrichtung. Darüber hinaus ist die gegenläufige Beziehung zwischen dem Einschaltwiderstand und der Durchbruchsspannung stark abgeschwächt, wenn die Anzahl N der Driftpfadregionen 1 des Leitungstyps n je Flächeneinheit vergrößert ist/wird. Es ist bevorzugt, daß die Breite der Zwischenregionen des Leitungstyps p so klein wie möglich ist.
  • Zum Zwecke der klaren Darlegung wird der Einschaltwiderstand R des lateralen SOI-MOSFETs gemäß dem vorliegenden Ausführungsbeispiel mit demjenigen des herkömmlichen MOSFETs in konkreter Weise verglichen, wobei als Beispiel die folgenden Bedingungen gewählt sind: die ideale Durchbruchsspannung BV beträgt 100 V; die Konzentration der Verunreinigungen in der Driftpfadregion 1 des ersten Leitungstyps n beträgt ND = 3 × 1015 (cm–3); die maximale elektrische Feldstärke von Silizium ist EC = 3 × 105 (V/cm); die Beweglichkeit der Elektronen μ beträgt 1000 (cm2/Vs); die Dielektrizitätskonstante von Vakuum ε0 beträgt 8,8 × 10–12 (C/Vm); die relative Dielektrizitätskonstante εSi von Silizium ist gleich εSi = 12; und die Einheitsladung bzw. Ladungseinheit q ist gleich 1,6 × 10–19 (C).
  • Im Fall der geringere Dotierung aufweisenden Drainregion 90 des in 10 bzw. 1 gezeigten herkömmlichen Bauelements beträgt der ideale Einschaltwiderstand R 9,1 (mΩcm2), wenn die Region 90 eine Länge von 6,6 μm und eine Dicke von 1 μm aufweist und die vorstehend angegebenen Gleichungen herangezogen werden. Im Fall des vorliegenden Ausführungsbeispiels ist der ideale Einschaltwiderstand R andererseits drastisch verringert, wenn die Breite W jeder Driftpfadregion 1 des Leitungstyps n und der Zwischenregion 2 des Leitungstyps p kleiner ist als 1 μm. Dies bedeutet, daß R = 7,9 (mΩcm2) ist, wenn W = 10 μm ist, während R = 0,8 (mΩcm2) ist, wenn W = 1 μm ist. R ist gleich 0,08 (mΩcm2), wenn W = 0,1 μm ist, falls die Länge der Regionen jeweils 5 μm ist und β = 2/3 ist. Falls die Breite der Zwischenregion 2 des Leitungstyps p geringfügig größer ist als diejenige der Driftpfadregion 1 des Leitungstyps n, läßt sich noch eine zusätzliche, merkliche Verbesserung des idealen Einschaltwiderstands R erzielen. Bei der Massenherstellung von Halbleiterbauelementen ist es schwierig, eine Breite jeder Region 1 oder 2 von weniger als 0,5 μm mit Hilfe einer Photolitographie und einer Ionenimplantation zur gleichen Zeit zu erzielen. In naher Zukunft wird jedoch eine weitere Verringerung des Einschaltwiderstands des lateralen SOI-MOSFETs gemäß dem vorliegenden Ausführungsbeispiel dadurch erzielbar sein, daß die Breite jeder Region 1 oder 2 auf weniger als 0,5 μm verringert wird, was durch die Fortschritte bei der Mikrobearbeitungstechnologie erzielbar ist.
  • Der Aufbau der Driftregion, der bei dem vorliegenden Ausführungsbeispiel einzusetzen ist, besteht darin, wiederholte pn-Übergänge in Form von Streifen in einer Ebene vorzusehen, so daß der Aufbau durch einen einzigen Schritt mit photolithographischer Bearbeitung bearbeitet werden kann, so daß sich eine Vereinfachung des Herstellungsprozesses ergibt und Chips mit geringsten Kosten hergestellt werden können.
  • Ausführungsbeispiel 2
  • Es wird nun auf die 7A bis 7C bezug genommen, anhand derer ein zweites Ausführungsbeispiel der vorliegenden Erfindung in Form eines MOSFETs mit n-Kanal des Typs mit doppelter Diffusion (im folgenden auch als doppelt diffundierter MOSFET bezeichnet) in Einzelheiten erläutert wird. 7A zeigt eine Draufsicht auf den doppelt diffundierten MOSFET, während in 7B ein Querschnitt entlang einer Linie A-A' in 7A dargestellt ist und in 7C ein Querschnitt entlang einer Linie B-B' in 7A gezeigt ist.
  • Der doppelt diffundierte MOSFET hat gemäß dem vorliegenden Ausführungsbeispiel den gleichen Aufbau wie der herkömmliche, in den 2A und 2B gezeigte, doppelt diffundierte MOSFET, mit Ausnahme des Aufbaus der Drain-Drift-Region. Wie in den Figuren gezeigt ist, weist der doppelt diffundierte MOSFET gemäß dem vorliegenden Ausführungsbeispiel eine Drain-Drift-Region 122, die auf einer Halbleiterschicht 4 des Leitungstyps p oder n ausgebildet ist, eine Gateelektrode 11 mit einer Feldplatte, die auf der Drain-Drift-Region 122 unter Zwischenlage eines Gateisolierfilms 10 ausgebildet ist, eine Kanaldiffusionsregion 17 des Leitungstyps p mit der Gestalt einer Senke, die an einem Abschnitt der Kanaldiffusionsregion 17 des Leitungstyps p, der sich an der Seite eines Endes der Gateelektrode 11 befindet, angeordnet ist, eine Sourceregion 8 des Leitungstyps n+ in der Form einer Senke, die in der Kanaldiffusionsregion 17 des Leitungstyps p ausgebildet ist, eine Drainregion 9 des Leitungstyps n+, die an einer Position mit einem bestimmten Abstand zu dem anderen Ende der Gateelektrode 11 gebildet ist, eine Drain-Drift-Region 122, die zwischen der Diffusionsregion 17 des Leitungstyps n und der Drainregion 9 des Leitungs typs n+ verläuft, und einen dicken Isolierfilm 12 auf, der auf der Drain-Drift-Region 122 gebildet ist.
  • Die Drain-Drift-Region 122 besteht bei dem vorliegenden Ausführungsbeispiel aus einer Mehrzahl von unterteilten Regionen in der Form von Streifen, in der gleichen Weise wie bei dem ersten Ausführungsbeispiel, das in den 6A bis 6C gezeigt ist: Driftpfadregionen 1 des Leitungstyps n und Zwischenregionen des Leitungstyps p sind abwechselnd parallel in einer Ebene zur Ausbildung einer parallelen Streifenstruktur angeordnet. Ein Ende jeder Driftpfadregion 1 des Leitungstyps n ist mit der Kanaldiffusionsregion 7 des Leitungstyps p zur Bildung eines pn-Übergangs verbunden, wohingegen das andere Ende der Driftpfadregionen mit der Drainregion 9 des Leitungstyps n+ verbunden ist. Folglich sind die Regionen 1 des Leitungstyps n in paralleler Form angeordnet und bilden eine Driftpfadgruppe 100, die von der Drainregion 9 des Leitungstyps n+ abzweigt. Darüber hinaus ist, wie in den Figuren gezeigt ist, eine Halbleiterregion 2a des Leitungstyps p benachbart zu einer Längsseite der Driftregion 1 vorhanden, die an jeder Seite der Driftpfadgruppe angeordnet ist. Weiterhin ist jede Driftregion 1 sandwichartig zwischen den Halbleiterregionen 2 (2a) des Leitungstyps p angeordnet. Ferner ist ein Ende jedes Halbleiters des Leitungstyps p mit der Kanaldiffusionsregion 7 des Leitungstyps p verbunden, wohingegen das andere Ende desselben mit der Drainregion 9 des Leitungstyps n+ zur Bildung eines pn-Übergangs verbunden ist. Daher sind die jeweiligen Zwischenregionen 2 des Leitungstyps p von der Kanaldiffusionsregion 7 des Leitungstyps p abgezweigt und bilden eine parallele Verbindung zu den jeweiligen Drainregionen 9 des Leitungstyps n+.
  • Falls sich der doppelt diffundierte MOSFET in dem Ausschaltzustand befindet, verschwindet die direkt unterhalb des Gateisolierfilms 10 gebildete Kanalinversionsschicht 13 in gleicher Weise wie beim ersten Ausführungsbeispiel, und es verbreitert sich die Verarmungsschicht ausgehend von dem pn-Übergang Ja zwischen der Driftpfadregion 1 des Leitungstyps n und der Kanaldiffusionsregion 7 des Leitungstyps p und ausgehend von dem pn-Übergang Jb zwischen der Driftpfadregion 1 des Leitungstyps n und der Zwischenregion 2 des Leitungstyps p in die Driftpfadregion 1 des Leitungstyps n hinein, was zu einer Verarmung der Driftpfadregion 1 des Leitungstyps n führt. In diesem Fall ist ein Ende der Verarmungsschicht ausgehend von dem pn-Übergang Ja entlang einer Pfadlänge in der Driftpfadregion 1 des Leitungstyps n verbreitert, und es ist deren anderes Ende ausgehend von dem pn-Übergang Jb entlang der Pfadbreite in der Driftpfadregion 1 des Leitungstyps n verbreitert. Dies bedeutet, daß die Verarmungsschicht von bzw. an ihren beiden Seiten verbreitert ist, wodurch die Verarmung beschleunigt wird. Daher wird die Durchbruchsspannung hoch, so daß die Konzentration des Dotiermaterials in den jeweiligen Driftpfadregionen 1 des Leitungstyps n vergrößert werden kann, was zu einem Absinken des Einschaltwiderstands führt.
  • Zum Zwecke der Klarheit wird der Einschaltwiderstand R des doppelt diffundierten MOSFETs gemäß dem vorliegenden Ausführungsbeispiel mit demjenigen des herkömmlichen, in 2B gezeigten MOSFETs bei den gleichen Bedingungen wie bei dem ersten Ausführungsbeispiel verglichen, wobei die ideale Durchbruchsspannung BV = 100 V ist. In dem Fall des herkömmlichen Bauelements, das in 2B gezeigt ist, beträgt der ideale Einschaltwiderstand R ungefähr 0,5 (mΩcm2). In dem Fall des vorliegenden Ausführungsbeispiels ist der ideale Einschaltwiderstand R andererseits 0,4 (mΩcm2) groß, wenn sowohl die Driftpfadregion 1 als auch die Zwischenregion 2 jeweils eine Dicke von 1 mm und eine Breite von 0,5 μm aufweisen. Es ist möglich, den Einschaltwiderstand dadurch stark zu verringern, daß die Breite jeder Region 1 oder 2 noch weiter verringert wird. Alternativ ist es auch möglich, den Einschaltwiderstand dadurch stark zu verringern, daß der Widerstandsquerschnitt der Driftpfadregion 1 dadurch vergrößert wird, daß die jeweiligen Driftpfadregionen 1 und die jeweilige Zwischenregion 2 des Leitungstyps p verdickt werden. Als Beispiel kann der Einschaltwiderstand R auf 1/10 des herkömmlichen Einschaltwiderstands gebracht werden, falls die Dicke der Region 1 oder 2 10 μm beträgt, und er kann auf 1/100 des herkömmlichen Widerstands gebracht werden, wenn die Dicke der Region 1 oder 2 100 μm beträgt. Zum Dotieren in einer solchen verdickten Region kann ein Implantieren von Verunreinigungsionen mit einer Mehrzahl von Energiepegeln (oder von aufeinanderfolgenden Energiewerten) an demselben Abschnitt der verdickten Region durchgeführt werden.
  • Ausführungsbeispiel 3
  • In den 8A bis 8C ist ein lateraler SOI-MOSFET gezeigt, der ein drittes Ausführungsbeispiel der vorliegenden Erfindung darstellt. In diesen Figuren zeigt 8A eine Draufsicht auf den lateralen SOI-MOSFET, während in 8B eine Querschnittsansicht entlang einer Linie A-A' in 8A dargestellt ist und in 8C ein Querschnitt entlang einer Linie B-B' in 8A gezeigt ist.
  • Der laterale SOI-MOSFET gemäß dem vorliegenden Ausführungsbeispiel weist eine Kanaldiffusionsschicht 77 des Leitungstyps p, die auf einem Halbleitersubstrat 5 unter Zwischenlage einer Isolierschicht 6 ausgebildet ist, eine grabenförmige Gateelektrode 111 (Trench-Gateelektrode), die auf der Kanaldiffusionsschicht 77 unter Zwischenlage eines Gateisolierfilms 10 ausgebildet ist, eine Mehrzahl von Sourceregionen 88 des Leitungstyps n+, die in der oberen Seite der n-Kanal-Diffusionsschicht 77 des Leitungstyps p sowie benachbart zu dem oberen Rand der Graben-Gateelektrode 111 ausgebildet sind, eine Drainregion 99 des Leitungstyps n+, die an einer Position mit einem vorbestimmten Abstand zu der Gateelektrode 111 ausgebildet ist, eine Drain-Drift-Region 290, die zwischen der Drainregion und der Gateelektrode verläuft, und einen dicken Isolierfilm 12 auf, der auf der Drain-Drift-Region 290 gebildet ist.
  • Die Drain-Drift-Region 290 ist bei dem vorliegenden Ausführungsbeispiel im Unterschied zu derjenigen bei dem ersten Ausführungsbeispiel als eine gestapelte Schichtstruktur vorgesehen, bei der die jeweiligen Driftpfadregionen 1 des Leitungstyps n und die jeweiligen Zwischenregionen 2 des Leitungstyps p abwechselnd und wiederholt parallel gestapelt sind. In diesem Fall weist jede der Regionen 1, 2 die Form einer Platte auf. Wie in den Zeichnungen gezeigt ist, ist eine zusätzliche Zwischenregion 2a des Leitungstyps p als eine bodenseitige Endregion der Drain-Drift-Region 290 an der Seite der unterseitigen Driftregion 1 des Leitungstyps n angeordnet, und es ist eine weitere, zusätzliche Zwischenregion 2a des Leitungstyps p als eine obere Endregion der Drain-Drift-Region 290 auf der Seite der oberseitigen Driftregion 1 des Leitungstyps n positioniert. Eine Netto-Dotierungskonzen tration jeder der Regionen 2a ist kleiner als 2 × 1012 cm2. Ein Ende von jeder der jeweiligen Driftpfadregionen 1 des Leitungstyps n ist mit der Kanaldiffusionsschicht 77 des Leitungstyps p zur Bildung eines pn-Übergangs verbunden, während das andere Ende derselben mit der Drainregion 99 des Leitungstyps n+ verbunden ist. Folglich bilden die parallel zueinander angeordneten Pfadregionen 1 des Leitungstyps n+ eine Driftpfadgruppe 100, die von der Drainregion 99 des Leitungstyps n abgezweigt ist. Darüber hinaus ist, wie in den Zeichnungen gezeigt ist, ein Ende jeder Zwischenregion 2 des Leitungstyps p mit der Kanaldiffusionsschicht 77 des Leitungstyps p verbunden, während das andere Ende derselben mit der Drainregion 99 des Leitungstyps n+ zur Bildung eines pn-Übergangs verbunden ist. Folglich sind die Zwischenregionen 2 des Leitungstyps p von der Kanaldiffusionsschicht des Leitungstyps p abgezweigt und in Form einer parallelen Verbindung angeordnet.
  • Bei diesem Ausführungsbeispiel läßt sich ein idealer Einschaltwiderstand des lateralen SOI-MOSFETs durch die vorstehend angegebene Gleichung (11) berechnen. In diesem Fall bezeichnet N die Anzahl von gestapelten Driftpfadregionen des Leitungstyps n. Falls die ideale Durchbruchsspannung 100 V beträgt, ist der ideale Einschaltwiderstand R = 0,5 (mΩcm2) bei der herkömmlichen Struktur (N = 1), beträgt aber für den vorliegenden Aufbau nur 0,05 (mΩcm2) (hierbei beträgt N = 10). Dies bedeutet, daß der Einschaltwiderstand R beträchtlich abgesenkt ist, und zwar ungefähr proportional zu der Anzahl N der unterteilten Regionen 1.
  • Wie vorstehend erläutert, sind die grundlegenden Technologien zur Herstellung der Gestaltungen, die in den 6A bis 6C und in den 7A bis 7C gezeigt sind, die Photolithographie und die Ionenimplantation. Bei dem in den 8A bis 8C gezeigten Ausführungsbeispiel wird andererseits ein Kristallwachstumsverfahren eingesetzt, da die plattenförmigen Regionen 1, 2 in abwechselnder Reihenfolge gestapelt werden sollten. Die gesamte Dicke der gesamten Regionen 1, 2 und die Zeitdauer zur Durchführung des Kristallwachstums vergrößern sich proportional mit der Anzahl der zu stapelnden Regionen 1 und 2. Folglich kann eine ungleichförmige Verteilung der Verunreinigungen nicht vernachlässigt werden, da die Verunreinigungen dazu tendieren, in die jeweiligen, dicken Regionen zu diffundieren. Vorzugsweise sollte die Dicke jeder Region 1, 2 so weit wie möglich verringert werden, damit ein Kristallwachstum bei einer niedrigen Temperatur durchgeführt werden kann, die ausreichend niedrig ist, um die ungleichförmige Verteilung ignorieren zu können. Verglichen mit einem epitaktischen Wachstum, das bei den herkömmlichen Siliziumbearbeitungsmethoden in starker Umsatz eingesetzt wird, ist es vorzuziehen, ein metallorganisches, chemisches Gasphasenabscheidungsverfahren (MOCVD-Verfahren) und/oder ein Molekularstrahl-Epitaxie-Verfahren (MBE-Verfahren), die allgemein bei der Herstellung von Verbundhalbleitern wie etwa einem Galliumarsenid-Halbleiter eingesetzt werden, bei dem vorliegenden Ausführungsbeispiel zu verwenden. Diese Methoden können als Mikrobearbeitungs-Techniken bereitgestellt werden, die dazu beitragen, den Einschaltwiderstand (Widerstand im eingeschalteten Zustand) aufgrund der Wirkung der Verdünnung der plattenförmigen Driftpfadregionen 1 des Leitungstyps n und der plattenförmigen Zwischenregionen 2 des Leitungstyps p zu verringern.
  • Bei diesem Ausführungsbeispiel sind die Schwierigkeiten bei der Ausbildung einer Kanalinversionsschicht 13 erhöht, wenn die Konzentration des Dotiermaterials durch die Verdünnung dieser Regionen 1, 2 vergrößert wird. Demzufolge ist es schwierig, den Einschaltwiderstand wegen der Schwierigkeiten bei der Verringerung des Kanalwiderstands zu reduzieren. Zur Lösung dieses Problems ist es bevorzugt, einen schwach konzentrierten Bereich an einem Teil der Region vorzusehen, bei dem sich die Gateisolationsmembran 10 mit einer der Driftregionen 1 des Leitungstyps n bzw. der Zwischenregionen 2 des Leitungstyps p berührt.
  • Ausführungsbeispiel 4
  • Es wird nun auf die 9A bis 9C bezug genommen, anhand derer ein lateraler MOSFET in Einzelheiten als weiteres Ausführungsbeispiel der vorliegenden Erfindung erläutert wird. Hierbei zeigt 9A eine Draufsicht auf den lateralen MOSFET, während in 9B ein Querschnitt entlang einer Linie A-A' in 9A gezeigt ist und in 9C ein Querschnitt entlang einer Linie B-B' in 9A dargestellt ist.
  • Der laterale MOSFET weist gemäß dem vorliegenden Ausführungsbeispiel eine Kanaldiffusionsschicht 77 des Leitungstyps p, die auf einem Halbleitersubstrat 7 des Leitungstyps p– oder n– ausgebildet ist, eine Graben-Gateelektrode 111, die unter Zwischenlage eines Gateisolierfilms 10 an einer Seitenwand der Kanaldiffusionsschicht 77 des Leitungstyps p ausgebildet ist, eine Mehrzahl von Sourceregionen 88 des Leitungstyps n+, die in dem oberen Ende der n-Kanal-Diffusionsschicht 77 des Leitungstyps p ausgebildet und benachbart zu einem oberen Ende der Graben-Gateelektrode 111 angeordnet sind, eine Drainregion 99 des Leitungstyps n+, die an einer Position an einem vorbestimmten Abstand von der Gateelektrode 111 ausgebildet ist, eine Drain-Drift-Region 290, die sich zwischen der Drainregion und der Gateelektrode erstreckt, und einen dicken Isolierfilm 12 auf, der auf der Drain-Drift-Region 290 ausgebildet ist.
  • Die Drain-Drift-Region 290 ist gemäß dem vorliegenden Ausführungsbeispiel in gleicher Weise wie bei dem dritten Ausführungsbeispiel als eine gestapelte Schichtstruktur vorgesehen, in der die jeweiligen Driftpfadregionen 1 des Leitungstyps n und die jeweiligen Zwischenregionen 2 des Leitungstyps p wiederholt abwechselnd parallel gestapelt oder geschichtet sind. In diesem Fall weist jede dieser Regionen 1, 2 die Gestalt einer Platte auf. Wie aus den Figuren ersichtlich ist, ist eine zusätzliche Zwischenregion 2a des Leitungstyps p als eine bodenseitige Endregion bzw. Abschlußregion der Drain-Drift-Region 290 an der Seite bzw. Unterseite der bodenseitigen Driftregion 1 des Leitungstyps n angeordnet. Weiterhin ist eine zusätzliche Zwischenregion 2a des Leitungstyps p als eine oberseitige Endregion der Drain-Drift-Region 290 an der Seite bzw. Oberseite der obersten Driftregion 1 des Leitungstyps n vorhanden. Die Netto-Dotierungskonzentration von jeder dieser Regionen 2a ist kleiner als 2 × 1012 cm2. Ein Ende von jeder der jeweiligen Driftpfadregionen 1 des Leitungstyps n ist mit der Kanaldiffusionsschicht 77 des Leitungstyps p zur Bildung eines pn-Übergangs verbunden, während ihre anderen Enden mit der Drainregion 99 des Leitungstyps n+ verbunden sind. Folglich bilden die parallel zueinander angeordneten Driftpfadregionen 1 des Leitungstyps n+ eine Driftpfadgruppe 100, die von der Drainregion 99 des Leitungstyps n+ abzweigt. Darüber hinaus ist, wie in den Zeichnungen dargestellt ist, ein Ende von jeder der Zwischenregionen 2 des Leitungstyps p mit der Kanaldiffusionsschicht 77 des Leitungstyps p verbunden, während ihre anderen Enden mit der Drainregion 99 des Leitungstyps n+ zur Bildung eines pn-Übergangs verbunden sind. Folglich sind die Zwischenregionen 2 des Leitungstyps p von der Kanaldiffusionsschicht des Leitungstyps p abgezweigt und mit paralleler Verbindung angeordnet.
  • Bei diesem Ausführungsbeispiel ist es in gleicher Weise wie bei dem dritten Ausführungsbeispiel möglich, den Einschaltwiderstand zu verringern und die Durchbruchsspannung zu vergrößern. Die Beziehung zwischen dem Aufbau des vorliegenden Ausführungsbeispiels und demjenigen des dritten Ausführungsbeispiels, das in den 8A bis 8C gezeigt ist, entspricht der Beziehung zwischen dem zweiten, in den 7A bis 7C gezeigten Ausführungsbeispiel und dem ersten, in den 6A bis 6C gezeigten Ausführungsbeispiel. Folglich ist der Aufbau der vorliegenden Erfindung bzw. des vorliegenden Ausführungsbeispiels keine SOI-Struktur, so daß es möglich ist, die Halbleitervorrichtung mit geringen Kosten herzustellen.
  • Ausführungsbeispiel 5
  • 10 zeigt einen Querschnitt eines lateralen MOSFET mit p-Kanal als fünftes Ausführungsbeispiel der vorliegenden Erfindung, das mit der Gestaltung gemäß 2A mit Ausnahme der Drain-Drift-Region übereinstimmt.
  • Der laterale MOSFET mit p-Kanal gemäß dem vorliegenden Ausführungsbeispiel weist eine Kanaldiffusionsschicht 3 des Leitungstyps n, die auf einer Halbleiterschicht 4 des Leitungstyps p– ausgebildet ist, eine Gateelektrode 11, die mit einer Feldplatte versehen ist und auf der Kanaldiffusionsschicht des Leitungstyps n unter Zwischenlage eines Gateisolierfilms 10 ausgebildet ist, eine Sourceregion 18 des Leitungstyps p+ mit der Form einer Senke, die an demjenigen Abschnitt der Kanaldiffusionsschicht 3 des Leitungstyps n ausgebildet ist, der sich an der Seite eines Endes der Gateelektrode 11 befindet, eine Drain-Drift-Region 14 des Leitungstyps p mit der Form einer Senke, die in der Kanaldiffusionsschicht 3 des Leitungstyps n ausgebildet ist, wobei ein Abschnitt derselben direkt unterhalb des anderen Endes der Gateelektrode 11 liegt, eine Abteilregion bzw. Zwischenregion 2a des Leitungstyps n als oberseitige Region, die auf einer Oberfläche der Drain-Drift-Region 14 des Leitungstyps p ausgebildet ist, eine Drainregion 19 des Leitungstyps p+, die an einer Position mit einem vorbestimmten Abstand zu dem anderen Ende der Gateelektrode 11 ausgebildet ist, eine Kontaktregion 71 des Leitungstyps n+, die benachbart zu der Sourceregion 18 des Leitungstyps p+ vorgesehen ist, und einen dicken Isolierfilm 12 auf, der auf der Drain-Drift-Region des Leitungstyps p ausgebildet ist. Bei diesem Ausführungsbeispiel ist die Anzahl von unterteilten Drainregionen N gleich eins (1), so daß die Drain-Drift-Region des Leitungstyps p im Querschnitt gesehen einem Streifen der Drainpfadregion 1 entspricht. Eine Dicke der oberseitigen Region 2b des Leitungstyps n auf der Drain-Drift-Region 14 des Leitungstyps p ist als dünner Film zum Zwecke der Beschleunigung der Verarmung ausgebildet. Wenn man diesen Aufbau mit der Gestaltung gemäß 2A vergleicht, ist die oberseitige Region 2b des Leitungstyps n bei dem vorliegenden Aufbau zur Beschleunigung der Verarmung vorgesehen, wobei diese Verarmung durch Bereitstellung einer Verarmungsschicht von der Kanaldiffusionsschicht 3 unter der Drain-Drift-Region 14 des Leitungstyps p sowie einer weiteren Verarmungsschicht von der oberseitigen Region 2a des Leitungstyps n oberhalb der Drain-Drift-Region 14 des Leitungstyps p bewirkt wird. Die Netto-Dotierungskonzentration der Drain-Drift-Region 14 der herkömmlichen in 2A gezeigten Struktur beträgt annähernd 1 × 1012/cm2, während der Aufbau gemäß der vorliegenden Erfindung eine Netto-Dotierungskonzentration von ungefähr 2 × 1012/cm2 aufweist, was mehr als zweimal so groß ist wie bei der herkömmlichen Gestaltung. Gemäß dem vorliegenden Ausführungsbeispiel ist es daher möglich, den Einschaltwiderstand als Ergebnis der Erhöhung der Konzentration der Verunreinigungen in der Drain-Drift-Region zu verringern und darüber hinaus die Durchbruchsspannung zu erhöhen.
  • Ausführungsbeispiel 6
  • 11 zeigt einen Querschnitt, in der ein doppelt diffundierter MOSFET mit n-Kanal in der Ausführungsform als laterale Gestaltung (im folgenden auch einfach als doppelt diffundierter MOSFET bezeichnet) gezeigt ist, der ein sechstes Ausführungsbeispiel der vorliegenden Erfindung darstellt, das der Gestaltung gemäß 2B mit Ausnahme der Drain-Drift-Region entspricht.
  • Der doppelt diffundierte MOSFET weist eine Drain-Drift-Region 22 (das heißt eine erste Driftregion 1 des Leitungstyps n), die auf einer Halbleiterschicht 4 des Leitungstyps p (das heißt auf einer bodenseitigen Region 2a des Leitungstyps p) ausgebildet ist, eine Gateelektrode 11 mit einer Feldplatte, die auf der Drain-Drift-Region 22 unter Zwischenlage eines Gateisolierfilms 10 ausgebildet ist, eine Kanaldiffusionsregion 17 des Leitungstyps p in der Form einer Senke, die an demjenigen Abschnitt der Drain-Drift-Region 22 ausgebildet ist, der an der Seite eines Endes der Gateelektrode 11 angeordnet ist, eine Sourceregion 8 des Leitungstyps n+ in der Form einer Senke, die in der Kanaldiffusionsschicht 17 des Leitungstyps p ausgebildet ist, eine oberseitige Schicht des Leitungstyps p (das heißt eine Abteil- bzw. Zwischenschicht 2 des Leitungstyps p), die auf einer Oberflächenschicht zwischen der Gateelektrode 11 und der Drainregion 9 des Leitungstyps n+ ausgebildet und mit einem vorbestimmten Abstand zu der Gateelektrode 11 angeordnet ist, eine zweite Driftpfadregion 1, die an einer Oberfläche der Zwischenregion 2 des Leitungstyps p ausgebildet ist, eine Kontaktregion 72 des Leitungstyps p+, die benachbart zu der Sourceregion 8 des Leitungstyps n+ angeordnet ist, und eine dicke Isolierschicht 12 auf, die auf der Zwischenregion 2 des Leitungstyps p ausgebildet ist.
  • Die Drain-Drift-Region 22, die eine untere Schicht bildet, und die Driftpfadregion 1, die eine obere Schicht bildet, sind gemeinsam parallel miteinander durch die Zwischenregion 2 des Leitungstyps p kontaktiert. Bei dem vorliegenden Ausführungsbeispiel ist, verglichen mit der Gestaltung gemäß 2B, die Driftregion 1 zusätzlich auf der Zwischenregion 2 des Leitungstyps p vorgesehen. Wie vorstehend angegeben, ist es möglich, die Durchbruchsspannung als Ergebnis der Verbreiterung der Verarmungsschichten von der Zwischenregion 2 des Leitungstyps p zu der Drain-Drift-Region 22 als untere Schicht dersel ben, bzw. zu der Driftpfadregion 1 als obere Schicht derselben, zu erhöhen, was zu einer Absenkung des Einschaltwiderstands führt. Die Netto-Dotierungskonzentration der Driftregion 22 des Aufbaus, der in 2B gezeigt ist, beträgt annähernd 2 × 1012/cm2, während der Aufbau gemäß der vorliegenden Erfindung eine Netto-Dotierungskonzentration (das heißt eine Summe aus der Dotierungskonzentration der in der unteren Lage geschichteten Drain-Drift-Region 22 und der an oberer Stelle geschichteten Driftpfadregion 1) von annähernd 3 × 1012/cm2 aufweist, was das 1,5-fache der Konzentration des herkömmlichen Aufbaus ist. In Übereinstimmung mit dem vorliegenden Ausführungsbeispiel ist es daher möglich, eine gegenläufige Beziehung zwischen der idealen Durchbruchsspannung und dem idealen Einschaltwiderstand zu erhalten, wie sie in 4 durch die Linie D veranschaulicht ist. Aus der vorstehenden Beschreibung ist ersichtlich, daß die vorstehend erläuterte, gegenläufige bzw. in gegenseitigem Widerspruch stehende Beziehung durch die vorliegende Gestaltung abgeschwächt werden kann, verglichen mit der herkömmlichen Gestaltung.
  • Ein Verfahren zum Herstellen des Aufbaus des fünften und/oder des sechsten Ausführungsbeispiels enthält die Schritte: Ausbilden einer Halbleiterschicht 3 (32) des Leitungstyps n durch Implantieren von Phosphorionen in einen Halbleiter des Leitungstyps p und Durchführen einer Wärmebehandlung (das heißt einer thermischen Dispersion oder Verteilung); Ausbilden einer Region 14 (24) des Leitungstyps p auf einer Oberfläche der Halbleiterschicht 3 (22) des Leitungstyps n durch selektives Implantieren von Borionen und durch Ausüben einer Wärmebehandlung (das heißt einer thermischen Dispersion); und Ausführen einer thermischen Oxidation bezüglich der erhaltenen Zwischenstruktur, um hierdurch eine dünne oberseitige Region 2b des Leitungstyps n (das heißt eine Driftpfadregion 1 des Leitungstyps n) auf einer Oberflächenschicht unter Verwendung der konzentrierten Phosphorionen zu bilden, die ungleichförmig auf einer Oberfläche des Siliziums verteilt sind, und von aufgelösten bzw. im Gitter verteilten (diluted) Borionen, die in dem oxidierten Film gleichförmig verteilt sind. In diesem Fall ist keine Schicht des umgekehrten Leitungstyps benachbart zu der oberen Schicht der Driftpfadregion 1 des Leitungstyps n oder der oberseitigen Region 2b des Leitungstyps n vorhanden, so daß es ausreichend ist, eine dünne Schicht bereitzustellen, um hierdurch die zweite Driftpfadregion des Leitungstyps n leicht und einfach zu verarmen. Bei der Methode zur Herstellung des vorliegenden Ausführungsbeispiels ist kein Schritt des Dotieren von Dotiermaterial erforderlich, und es wird die oberseitige Region 2b des Leitungstyps n (die Driftpfadregion 1 des Leitungstyps n) lediglich durch den Schritt der thermischen Oxidation geschaffen, was einen Weg zur Verringerung der gesamten Anzahl von Schritten und zur praktischen Massenherstellung von Halbleiterbauelementen bereitstellt.
  • Bei dem fünften Ausführungsbeispiel sind der Gateisolierfilm 10 und die Drain-Drift-Region 14 durch die oberseitige Region 2b des Leitungstyps n voneinander getrennt, da die oberseitige Region 2b des Leitungstyps n ungewollt auf der im wesentlichen gesamten Oberfläche der Oberflächenschicht aus Silizium bei Einsatz des vorstehend erläuterten Fertigungsverfahrens ausgebildet wird. In diesem Fall tritt jedoch kein Problem auf. Die Drain-Drift-Region 14 kann elektrisch leitend durch eine Kanalinversionsschicht kontaktiert werden, die direkt unterhalb des Gates 10 ausgebildet wird, falls die oberseitige Region 2b des Leitungstyps n als ein dünner Film ausgebildet wird.
  • Ausführungsbeispiel 7
  • Die 12A bis 12F zeigen einen MOSFET mit n-Kanal und Trench-Gate (Graben-Gate) in der Ausführungsform mit vertikalem Aufbau (im folgenden auch als vertikaler MOSFET bezeichnet), der ein siebtes Ausführungsbeispiel der vorliegenden Erfindung darstellt. Hierbei zeigt 12A eine Draufsicht auf den vertikalen MOSFET; in 12B ist ein Querschnitt entlang einer Linie A-A' in 12A dargestellt; 12C veranschaulicht einen Querschnitt entlang einer Linie B-B' in 12A; in 12D ist eine Querschnittsansicht entlang einer Linie C-C' in 12A dargestellt; 12E zeigt einen Querschnitt entlang einer Linie D-D' in 12A; und 12F zeigt eine Querschnittsansicht entlang einer Linie E-E' in 12A.
  • Der vertikale MOSFET weist eine Drainschicht 29 des Leitungstyps n+, die elektrisch mit einer rückseitigen Elektrode (nicht gezeigt) kontaktiert ist, eine Drain-Drift-Region 139, die auf der Drainschicht 29 des Leitungstyps n+ ausgebildet ist, eine Graben-Gateelektrode 21, die in einem Graben, der auf einer Oberfläche der Drain-Drift-Region 139 ausgebildet ist, unter Zwischenlage eines Gateisolierfilms 10 eingebettet ist, eine Kanaldiffusionsschicht 27 des Leitungstyps p, die auf einer Oberfläche der Drain-Drift-Region 139 mit einer relativ schmalen Tiefe, verglichen mit derjenigen der Graben-Gateelektrode 21, ausgebildet ist, eine Sourceregion 18 des Leitungstyps n+, die entlang eines oberen Rands der Graben-Gateelektrode 21 ausgebildet ist, und einen dicken Isolierfilm 12 auf, der als eine Abdeckung der Gateelektrode 21 dient. Hierbei ist es auch möglich, einen bipolaren Transistoraufbau mit isoliertem Gate des Leitungstyps n herzustellen, in dem eine Schicht des Leitungstyps p oder ein doppelt geschichteter Aufbau, der aus einer oberen Schicht des Leitungstyps n+ und einer unteren Schicht des Leitungstyps p+ besteht, anstelle der einzelnen geschichteten Drainschicht 29 des Leitungstyps n+ eingesetzt wird.
  • Gemäß dem vorliegenden Ausführungsbeispiel weist die Drain-Drift-Region 139 gemäß der Darstellung in den 12D und 12E eine Mehrzahl von plattenförmigen, unterteilten Regionen in der vertikalen Richtung auf, in der Driftpfadregionen 1 des Leitungstyps n und Abteilregionen bzw. Zwischenregionen des Leitungstyps p vorhanden sind, die abwechselnd parallel zueinander in der vertikalen Richtung zur Bildung einer parallelen Streifenstruktur angeordnet sind. Ein oberes Ende jeder der Driftpfadregionen 1 des Leitungstyps n ist mit der Kanaldiffusionsschicht 27 des Leitungstyps p zur Bildung eines pn-Übergangs verbunden, während ein unteres Ende derselben mit der Drainschicht 29 des Leitungstyps n+ verbunden sind. Folglich bilden die Driftpfadregionen 1 des Leitungstyps n, die parallel zueinander angeordnet sind, eine Driftpfadgruppe 100, die von der Drainschicht 29 des Leitungstyps n+ abzweigt. Auch wenn dies in den Zeichnungen nicht gezeigt ist, ist ferner eine seitliche Halbleiterregion des Leitungstyps p benachbart zu einer Längsseite der Driftregion 1, die an einer jeweiligen Seite der Driftpfadgruppe angeordnet ist, vorhanden, und es ist jede der Driftregionen 1 sandwichartig zwischen seitlichen Halbleiterregionen des Leitungstyps p und/oder Zwischenregionen des Leitungstyps p angeordnet. Darüber hinaus ist das obere Ende jeder Zwischenregion 2 des Leitungstyps p mit der Kanaldiffusionsschicht 27 des Leitungstyps p verbunden, wohingegen das untere Ende derselben mit der Drainschicht 29 des Leitungstyps n+ zur Bildung eines pn-Übergangs verbunden ist. Daher sind die jeweiligen Zwischenregionen 2 des Leitungstyps p von der Kanaldiffusionsregion 27 des Leitungstyps p abgezweigt und bilden eine parallele Verbindung mit den jeweiligen Drainregionen 29 des Leitungstyps n+.
  • Falls sich der vertikale MOSFET in dem Ausschaltzustand befindet, verschwindet die Kanalinversionsschicht 13 direkt unterhalb des Gateisolierfilms 10. Aufgrund der Wirkung des Potentials zwischen der Drain und der Source sind darüber hinaus die Verarmungsschichten ausgehend von dem pn-Übergang Ja zwischen der Driftpfadregion 1 des Leitungstyps n und der Kanaldiffusionsregion 27 des Leitungstyps p, sowie ausgehend von dem pn-Übergang Jb zwischen der Driftpfadregion 1 des Leitungstyps n und der Zwischenregion 2 des Leitungstyps p in die Driftpfadregion 1 des Leitungstyps n hinein verbreitert, was zu einer Verarmung bzw. Freiräumung der Driftpfadregion des Leitungstyps n führt. In diesem Fall ist ein Ende der Verarmungsschicht ausgehend von dem pn-Übergang Ja entlang einer Pfadlänge in der Driftpfadregion 1 des Leitungstyps n verbreitert, und es ist deren anderes Ende ausgehend von dem pn-Übergang 3b entlang einer Pfadbreite in der Driftpfadregion 1 des Leitungstyps n verbreitert. Die Verarmungsschicht ist somit von bzw. an ihren beiden Seiten verbreitert, um hierdurch die Verarmung zu beschleunigen, und es wird dabei zur gleichen Zeit die Zwischenregion 2 des Leitungstyps p ebenfalls verarmt. Insbesondere bei der vorliegenden Erfindung kann, wie vorstehend erläutert, die Verarmungsregion von den beiden Längsseiten der, Zwischenregion 2 des zweiten Leitungstyps jeweils in die benachbarten Regionen 1, 1 ausgedehnt werden. Die verlängerten Enden der Verarmungsregion wirken effektiv auf die jeweiligen unterteilten Driftpfadregionen 1, 1, so daß die gesamte Breite der Zwischenregion 2 des zweiten Leitungstyps, die zur Ausbildung der Verarmungsschicht erforderlich ist, verringert werden kann, während die Querschnittsfläche der unterteilten Driftpfadregion 1 des ersten Leitungstyps in ungefähr dem gleichen Ausmaß vergrößert werden kann, was zu einer Verringerung des Einschaltwiderstands, verglichen mit dem herkömmlichen Bauelement führt. Darüber hinaus kann die gegenläufige Beziehung zwischen dem Einschaltwiderstand und der Durchbruchsspannung grob proportional zur Vergrößerung der Anzahl der unterteilten Driftpfadregionen 1 des Leitungstyps n je Flächeneinheit (das heißt der Anzahl von unterteilten Regionen je Flächeneinheit) abgeschwächt werden.
  • Zum Zwecke der Klarheit wird der Einschaltwiderstand R des vertikalen MOSFETs gemäß dem vorliegenden Ausführungsbeispiel mit demjenigen des herkömmlichen MOSFETs mit n-Kanal gemäß der Darstellung in 3 verglichen, wobei die ideale Durchbruchspannung BV mit 100 V angenommen ist.
  • In dem Fall des herkömmlichen Bauelements beträgt der ideale Einschaltwiderstand R ungefähr 0,6 (mΩcm2) gemäß der Linie A in 4. Im Fall des vorliegenden Ausführungsbeispiels ist der ideale Einschaltwiderstand R jedoch gleich 1,6 (mΩcm2), wenn W = 10 μm ist; während R = 0,16 (mΩcm2) ist, wenn W = 1 μm ist, und gleich 0,016 (mΩcm2) ist, wenn W = 0,1 μm ist, falls die Tiefe (Pfadlänge) jeder Driftpfadregion 1 des Leitungstyps n und jeder Zwischenregion 2 des Leitungstyps p gleich 5 μm ist und β gleich 2/3 ist.
  • Es läßt sich daher eine erhebliche Verringerung des idealen Einschaltwiderstands R erzielen. Falls die Breite der Zwischenregion 2 des Leitungstyps p geringfügig größer ist als diejenige der Driftpfadregion 1 des Leitungstyps n, kann eine weitere erhebliche Verbesserung hinsichtlich des idealen Einschaltwiderstands R erhalten werden. Bei der Massenherstellung von Halbleiterbauelementen ist es allerdings schwierig, eine Breite für jede Region 1 oder 2 von weniger als 0,5 μm mit Hilfe von einer gleichzeitigen Photolitographie und Iοnenimplantation zu erzielen. In der nahen Zukunft wird sich jedoch eine weitere Verringerung des Einschaltwiderstands des vertikalen MOSFETs gemäß dem vorliegenden Ausführungsbeispiel dadurch erzielen lassen, daß die Breite jeder Region 1 oder 2 auf weniger als 0,5 μm verringert wird, und zwar aufgrund der Fortschritte bei der Mikrobearbeitung.
  • Verglichen mit dem lateralen Halbleiteraufbau kann der vertikale Halbleiteraufbau, der die sich wiederholenden, unterteilten Driftpfadregionen 1 des Leitungstyps n und die unterteilten Zwischenregionen 2 des Leitungstyps p in einer in der vertikalen Richtung orientierten Anordnung enthält, schwierig herzustellen sein. Es ist jedoch möglich, den vertikalen Halbleiteraufbau durch ein Verfahren herzustellen, das die Schritte enthält: Ausbilden einer Schicht des Leitungstyps n auf einer Drainregion 29 mit Hilfe eines epitaktischen Wachstums; Entfernen von vorbestimmten Abschnitten der Schicht des Leitungstyps n mit Hilfe einer Ätzung zur Ausbildung einer Mehrzahl von Rillen in der Form von Streifen mit vorgegebenem Abstand bzw. gewünschter Teilung; und Ausgießen bzw. Auffüllen der geätzten Rillen mit Hilfe eines epitaktischen Wachstums des Leitungstyps p und Entfernen von unerwünschten Abschnitten, oder mit Hilfe eines Prozesses, der die Schritte des selektiven Implantieren von Neutronen oder Partikeln mit hoher Energie enthält, die große Reichweiten aufweisen und eine nukleare Transformation der implantierten Partikel bewirken, um hierdurch selektiv eine tiefe, umgekehrt leitende Region auszubilden.
  • Die vorliegende Erfindung wurde vorstehend in Einzelheiten unter Bezugnahme auf unterschiedliche Ausführungsbeispiele erläutert. Die mit der vorliegenden Erfindung verknüpfte Gestaltung ist nicht auf die vorstehend angesprochene Drain-Drift-Region eines MOSFETs beschränkt. Es ist auch möglich, eine Halbleiterregion zu verwenden, die zu einer Verarmungsregion wird, wenn sich das Bauelement in dem Ausschaltzustand befindet und die auch zu einer Driftregion wird, wenn sich das Bauelement in dem Einschaltzustand befindet. Weiterhin kann auch der größte Teil der sonstigen Halbleiterelemente wie etwa bipolare Transistoren mit isoliertem Gate IGBT, bipolare Transistoren, Halbleiterdioden, JFETs, Thyristoren, MESFETs und HEMTs als erfindungsgemäße Halbleitervorrichtung verwendet werden. In Übereinstimmung mit der vorliegenden Erfindung läßt sich der Leitungstyp bei Bedarf auch in den umgekehrten Leitungstyp ändern. Gemäß den 5A bis 5C sind Strukturen gezeigt, die eine Mehrzahl von unterteilten Unterstrukturen in paralleler Anordnung wie etwa eine geschichtete Struktur, einen Faseraufbau oder einen Wabenaufbau, aufweisen, jedoch ist die Erfindung nicht auf diese Formen begrenzt. Es ist auch möglich, andere Gestaltungen und Formen einzusetzen.
  • Wie vorstehend erläutert, weist die vorliegende Erfindung Merkmale auf, die folgendes einschließen: einen Satz aus Driftregionen eines ersten Leitungstyps in Form eines parallel unterteilten Aufbaus, wobei in jeder der unterteilten Driftregionen ein Driftstrom fließt, wenn sie sich im Einschaltzustand befindet, wohingegen sie verarmt ist, falls sie sich im Ausschaltzustand befindet; und eine Abteilregion bzw. abgegrenzte Region oder Zwischenregion des zweiten Leitungstyps, die an einer Grenzfläche der seitlichen Oberflächen der benachbarten Driftregionen angeordnet ist, um mit diesen einen pn-Übergang zu bilden.
  • Die vorliegende Erfindung ruft damit mindestens die nachfolgend angegebenen Wirkungen hervor.
    • (1) Die Verarmungsregion kann von den beiden Längsseiten der Zwischenregion des zweiten Leitungstyps jeweils in die benachbarten Regionen verbreitert werden. Die sich verbreiternden Enden der Verarmungsregion wirken effektiv auf die jeweiligen, unterteilten Driftpfadregionen ein, so daß die gesamte Breite der Zwischenregion des zweiten Leitungstyps, die zur Ausbildung der Verarmungsschicht erforderlich ist, verringert werden kann, während die Querschnittsfläche der unterteilten Driftpfadregion des ersten Leitungstyps ungefähr in dem gleichen Ausmaß vergrößert werden kann, was zu einem Absenken des Einschaltwiderstands, verglichen mit dem herkömmlichen Bauelement, führt. Demgemäß kann die gegenläufige Beziehung zwischen dem Einschaltwiderstand und der Durchbruchspannung entschärft werden, falls die Anzahl der unterteilten Driftpfadregionen des ersten Leitungstyps je Flächeneinheit (das heißt die Anzahl von unterteilten Regionen je Flächeneinheit) vergrößert wird.
    • (2) Die Driftregion kann in streifenförmigem Aufbau hergestellt werden, indem die jeweiligen unterteilten Driftpfadregionen des ersten Leitungstyps in der Form von Streifen, und die jeweiligen Zwischenregionen des zweiten Leitungstyps in der Form von Streifen abwechselnd in einer Ebene angeordnet werden. Die sich wiederholende Struktur aus streifenförmigen pn-Übergängen in der Ebene kann durch Ausführung eines photolitographischen Prozesses zu einem Zeitpunkt bzw. zur gleichen Zeit ausgebildet werden, was zu einem einfachen Herstellungsprozeß und zu niedrigen Produktionskosten für die Halbleitervorrichtung führt.
    • (3) Die Driftregion, die in dem Halbleiterbauelement (Halbleitervorrichtung) des lateralen Typs vorzusehen ist, kann eine überlagerte parallele Struktur sein, bei der die jeweiligen unterteilten Driftpfadregionen des ersten Leitungstyps in der Form einer flachen Schicht und die jeweilige Zwischenregion des zweiten Leitungstyps in der Form einer flachen Schicht abwechselnd laminiert bzw. geschichtet werden. Die Dicke jeder Schicht kann exakt so weit wie möglich verringert werden, wobei ein metallorganisches, chemisches Dampfphasenabscheidungsverfahren (MOCVD-Verfahren) oder ein Molekularstrahl-Epitaxieverfahren (MBE-Verfahren) eingesetzt wird, so daß die gegenläufige Beziehung zwischen dem Einschaltwiderstand und der Durchbruchsspannung erheblich verringert werden kann.
    • (4) Die einfachste Driftregion bei einer Halbleitervorrichtung des lateralen Typs weist eine unterteilte Driftregion eines ersten Leitungstyps, die auf einer Halbleiterschicht eines zweiten Leitungstyps ausgebildet ist, eine senkenförmig ausgestaltete Zwischenregion des zweiten Leitungstyps, die auf der unterteilten Driftpfadregion des ersten Leitungstyps ausgebildet ist, und eine weitere, zweite unterteilte Driftpfadregion des ersten Leitungstyps auf, die auf einer Oberflächenschicht der Zwischenregion des zweiten Leitungstyps ausgebildet ist und mit der unterteilten Driftpfadregion des ersten Leitungstyps verbunden ist. Der Einschaltwiderstand der Halbleitervorrichtung kann dadurch verringert werden, daß die weitere unterteilte (zweite) Driftpfadregion des ersten Leitungstyps parallel mit der unterteilten Driftpfadregion des ersten Leitungstyps verbunden wird. Bei diesem Aufbau gibt es keine Schicht des umgekehrten Leitungstyps benachbart zu der oberen Schicht der zweiten, unterteilten Driftpfadregion des ersten Leitungstyps, so daß die Verarmung leicht durch die Verringerung der Dicke der Schicht erhalten werden kann.
    • (5) Das Herstellungsverfahren gemäß der vorliegenden Erfindung erfordert keinen Schritt der Dotierung von Verunreinigungen und kann die zweite unterteilte Driftregion des Leitungstyps n lediglich bzw. allein durch den Schritt der thermischen Oxidation erzeugen, was zu der Verringerung der Kosten und zu einer Verringerung der Anzahl der Schritte beiträgt, so daß sich eine Methode zur praktischen Massenherstellung von Halbleiterbauelementen ergibt.
    • (6) Die Driftregion der Halbleitervorrichtung des vertikalen Typs weist eine Mehrzahl von unterteilten Driftregionen des ersten Leitungstyps und eine Mehrzahl von Zwischenregionen des zweiten Leitungstyps auf, wobei jede Region in der Form einer Schicht in der vertikalen Richtung vorliegt. Die jeweiligen unterteilten Driftregionen des ersten Leitungstyps und die jeweiligen Zwischenregionen des zweiten Leitungstyps sind alternierend in paralleler Form in der seitlichen Richtung gestapelt. Bei dem Prozeß zur Herstellung dieses Aufbaus kann ein Ätzschritt zur Ausbildung einer tiefen Rille erforderlich sein. In diesem Fall ist es jedoch ebenfalls möglich, die gegenläufige Beziehung zwischen dem Einschaltwiderstand und der Durchbruchsspannung der Halbleitervorrichtung des vertikalen Typs erheblich zu verringern.

Claims (21)

  1. Halbleitervorrichtung mit einer Driftregion, in der ein Driftstrom fließt, wenn sich die Driftregion (190) in einem EIN-Modus befindet, wobei die Driftregion verarmt ist, wenn sie sich in einem AUS-Modus befindet, wobei die Driftregion als ein Aufbau ausgebildet ist, enthaltend: eine Mehrzahl von Driftpfadregionen (1) eines ersten Leitfähigkeitstyps, die parallel miteinander verbunden sind, um eine Gruppe von parallelen Driftpfaden zu bilden, eine Mehrzahl von Zwischenregionen (2) eines zweiten Leitfähigkeitstyps, die jeweils benachbart zwischen den Driftpfadregionen (1) vom ersten Leitfähigkeitstyp angeordnet sind, so dass sich pn-Übergänge dazwischen ergeben, wobei die Mehrzahl von streifenförmigen Driftpfadregionen (1) vom ersten Leitfähigkeitstyp und die Mehrzahl von streifenförmigen Zwischenregionen (2) vom zweiten Leitfähigkeitstyp abwechselnd auf einer Ebene parallel und benachbart zueinander angeordnet sind (6, 7), und eine erste zusätzliche Seitenregion (2a) vom zweiten Leitfähigkeitstyp, die mit einer äußeren Seite einer Driftpfadregion (1) vom ersten Leitfähigkeitstyp verbunden ist, die an einer ersten äußeren Seite der Gruppe der parallelen Driftpfade positioniert ist, und eine zweite zusätzliche Seitenregion (2a) vom zweiten Leitfähigkeitstyp, die mit einer äußeren Seite einer Driftpfadregion vom ersten Leitfähigkeitstyp verbunden ist, die an einer zweiten äußeren Seite der Gruppe der parallelen Driftpfade positioniert ist.
  2. Halbleitervorrichtung nach Anspruch 1, bei der die Driftregion auf einem Halbleiter (5) oder auf einem Isolationsfilm (6) auf dem Halbleiter ausgebildet ist, wobei die Mehrzahl von Driftpfadregionen (1) eines ersten Leitfähigkeitstyps und eine Mehrzahl von Zwischenregionen (2) eines zweiten Leitfähigkeitstyps aufweist, in parallelen Streifen ausgebildet sind.
  3. Halbleitervorrichtung nach Anspruch 1, bei der die Driftregion durch Isolationsfilme (6, 12) sandwichartig eingeschlossen ist.
  4. Halbleitervorrichtung nach Anspruch 3, bei der einer (12) der Isolationsfilme dicker als der andere ist und ein Halbleitersubstrat (5) kontaktiert.
  5. Halbleitervorrichtung nach Anspruch 1, bei der der Driftstrom in einer lateralen Richtung fließt, die Driftregion auf einem Halbleiter oder einem Isolationsfilm auf dem Halbleiter ausgebildet ist als eine parallel gestreifte Struktur ausgebildet ist, die eine Mehrzahl von streifenförmigen Driftpfadregionen (1) eines ersten Leitfähigkeitstyps und eine Mehrzahl von streifenförmigen Zwischenregionen (2) eines zweiten Leitfähigkeitstyps aufweist, die abwechselnd auf einer Ebene parallel und benachbart zueinander angeordnet sind, wobei die Zwischenregionen (2) vom zweiten Leitfähigkeitstyp mit einer weiteren Region (17) vom zweiten Leitfähigkeitstyp verbunden sind.
  6. Halbleitervorrichtung nach Anspruch 2, bei der der Driftstrom in einer lateralen Richtung fließt, die Driftregion auf einer Halbleiterregion (4) ausgebildet ist, wobei eine Verunreinigungskonzentration der Halbleiterregion, auf welcher die Driftregion gebildet ist, kleiner als die Verunreinigungskonzentrationen der Driftpfadregionen (1) vom ersten Leitfähigkeitstyp und die Verunreinigungskonzentration der Zwischenregionen (2) vom zweiten Leitfähigkeitstyp ist.
  7. Halbleitervorrichtung mit einer Driftregion (139) und mindestens einer Gate-Elektrode (21), wobei in der Driftregion ein Driftstrom fließt, wenn die Driftregion sich in einem EIN-Modus befindet, die Driftregion verarmt ist, wenn sich die Driftregion in einem AUS-Modus befindet, wobei der Driftstrom in einer vertikalen Richtung fließt, und die Driftregion auf einem Halbleiter ausgebildet ist, wobei die Driftregion (139) aufweist: eine Mehrzahl von Driftpfadregionen (1) eines ersten Leitfähigkeitstyps, die jeweils eine Schichtstruktur entlang der vertikalen Richtung aufweisen, eine Mehrzahl von Zwischenregionen (2) eines zweiten Leitfähigkeitstyps, die jeweils eine Schichtstruktur entlang der vertikalen Richtung aufweisen, wobei die Mehrzahl von Driftpfadregionen (1) vom ersten Leitfähigkeitstyp und die Mehrzahl von Zwischenregionen vom zweiten Leitfähigkeitstyp abwechselnd parallel zueinander in der vertikalen Richtung angeordnet sind zur Bildung einer parallelen Streifenstruktur, eine erste zusätzliche Seitenregion vom zweiten Leitfähigkeitstyp entlang der vertikalen Richtung und mit einer äußeren Seite einer Driftpfadregion (1) vom ersten Leitfähigkeitstyp verbunden, die an einer ersten äußeren Seite der Mehrzahl der Driftpfadregionen vom ersten Leitfähigkeitstyp positioniert ist, und einer zweiten zusätzlichen Seitenregion vom zweiten Leitfähigkeitstyp entlang der vertikalen Richtung und mit einer äußeren Seite einer Driftpfadregion vom ersten Leitfähigkeitstyp verbunden, die an einer zweiten äußeren Seite der Mehrzahl der Driftpfadregionen vom ersten Leitfähigkeitstyp positioniert ist, und die Mehrzahl der Driftpfadregionen (1) vom ersten Leitfähigkeitstyp und die Mehrzahl der Zwischenregionen (2) vom zweiten Leitfähigkeitstyp parallel quer zu der vertikalen Richtung gestapelt sind (12).
  8. Halbleitervorrichtung nach Anspruch 7, bei der jede der Mehrzahl der Zwischenregionen (2) vom zweiten Leitfähigkeitstyp positioniert ist benachbart zwischen den Driftpfadregionen (1) vom ersten Leitfähigkeitstyp, um dazwischen einen pn-Übergang zu bilden.
  9. Halbleitervorrichtung nach Anspruch 7, bei der die Mehrzahl der Driftregionen vom ersten Leitfähigkeitstyp, die Mehrzahl der Zwischenregionen (2) vom zweiten Leitfähigkeitstyp, die erste zusätzliche Seitenregion vom zweiten Leitfähigkeitstyp, und die zweite zusätzliche Seitenregion vom zweiten Leitfähigkeitstyp entlang einer horizontalen Richtung ausgerichtet sind.
  10. Halbleitervorrichtung nach Anspruch 7, bei der die mindestens eine Gate-Elektrode senkrecht zu der Mehrzahl der Driftpfadregionen (1) vom ersten Leitfähigkeitstyp und der Mehrzahl der Zwischenregionen (2) vom zweiten Leitfähigkeitstyp ist.
  11. Halbleitervorrichtung nach Anspruch 8, ferner mit einer Region (29) vom ersten Leitfähigkeitstyp, die die Driftregion (139) kontaktiert, einer Kanalregion (27) eines zweiten Leitfähigkeitstyps auf der Seite der Driftregion (139) gegenüberliegend zu der Region (29) vom ersten Leitfähigkeitstyp; einer Sourceregion (28) vom ersten Leitfähigkeitstyp, die von der Driftregion (139) über die Kanalregion (27) vom zweiten Leitfähigkeitstyp beabstandet ist; wobei die mindestens eine Gate-Elektrode eine Mehrzahl von Gate-Elektroden (21) enthält, jede der Mehrzahl von Gate-Elektroden zwischen einem Paar von Sourceregionen (28) positioniert ist, und die von der Kanalregion (27) und der Sourceregion (28) isoliert sind, durch einen Gateisolationsfilm (10), wobei die Driftpfadregionen (1) sich lateral über die Mehrzahl der Gate-Elektroden (21) erstrecken, die Kanalregion (27) zwischen der Sourceregion (28) und der Driftregion (29) gebildet ist.
  12. Halbleitervorrichtung nach Anspruch 11, bei der jede der Mehrzahl der Gate-Elektroden (21) eine Streifenform aufweist.
  13. Halbleitervorrichtung nach Anspruch 8, ferner mit einer Drainregion (29) vom ersten Leitfähigkeitstyp am Boden der Driftregion (139), einer Wanne (27) vom zweiten Leitfähigkeitstyp oben auf der Driftregion (139), wobei die Wanne vom zweiten Leitfähigkeitstyp unterteilt ist durch einen U-förmigen Graben, der von einer Oberfläche der Wanne vom zweiten Leitfähigkeitstyp gerillt ist, und wobei sich der U-förmige Graben tiefer erstreckt, als die Wanne vom zweiten Leitfähigkeitstyp; einer Sourceregion (28) vom ersten Leitfähigkeitstyp, die von den Driftpfadregionen (1) vom ersten Leitfähigkeitstyp über die Wanne (27) vom zweiten Leitfähigkeitstyp beabstandet sind; wobei die mindestens eine Gate-Elektrode (21) in dem U-förmigen Graben angeordnet ist und bereitgestellt ist in Kontakt mit der Sourceregion (28) vom ersten Leitfähigkeitstyp, der Warme (27) vom zweiten Leitfähigkeitstyp, der Mehrzahl der Driftpfadregionen (1) vom ersten Leitfähigkeitstyp und der Mehrzahl der Zwischenregion (2) vom zweiten Leitfähigkeitstyp über einen Gateisolationsfilm (10), wobei die Gate-Elektrode (21) sich tiefer erstreckt, als die Wanne (27) vom zweiten Leitfähigkeitstyp.
  14. Halbleitervorrichtung nach Anspruch 13, bei der die Wanne (27) vom zweiten Leitfähigkeitstyp eine Streifenform aufweist, die sich senkrecht zu der Richtung erstreckt, in der der Driftstrom fließt, wenn die Wanne vom zweiten Leitfähigkeitstyp durch den U-förmigen Graben geteilt ist.
  15. Halbleitervorrichtung nach Anspruch 14, bei der die Gate-Elektrode (21) die Form eines Streifens aufweist, der sich senkrecht zu der Richtung erstreckt, in die der Driftstrom fließt.
  16. Halbleitervorrichtung nach Anspruch 8, mit: einer Drainregion (139) eines ersten Leitfähigkeitstyps, die die Driftregion (139) kontaktiert, und einer Mehrzahl von Kanalregionen (27) vom zweiten Leitfähigkeitstyp auf der gegenüberliegenden Seite der Driftregion zu der Drainregion (29), wobei die Driftpfadregion (139) sich lateral über die Mehrzahl der Kanalregionen (27) vom zweiten Leitfähigkeitstyp erstrecken.
  17. Halbleitervorrichtung nach Anspruch 16, bei der jede der Mehrzahl der Kanalregionen (27) vom zweiten Leitfähigkeitstyp streifenförmig ist.
  18. Halbleitervorrichtung nach Anspruch 16, bei der jede der Driftpfadregionen (1) vom ersten Leitfähigkeitstyp sich lateral über die Mehrzahl der Kanalregionen (27) vom zweiten Leitfähigkeitstyp erstreckt.
  19. Halbleitervorrichtung nach Anspruch 16, bei der jede der Zwischenregionen (2) vom zweiten Leitfähigkeitstyp sich lateral über die Mehrzahl der Kanalregionen (27) vom zweiten Leitfähigkeitstyp erstreckt.
  20. Halbleitervorrichtung mit einer Driftregion, in der ein Driftstrom fließt, wenn sich die Driftregion (290) in einem EIN-Modus befindet, wobei die Driftregion verarmt ist, wenn sie sich in einem AUS-Modus befindet, wobei die Driftregion als ein Aufbau ausgebildet ist, enthaltend: eine Mehrzahl von Driftpfadregionen (1) eines ersten Leitfähigkeitstyps, die parallel miteinander verbunden sind, um eine Gruppe von parallelen Driftpfaden zu bilden, eine Mehrzahl von Zwischenregionen (2) eines zweiten Leitfähigkeitstyps, die jeweils benachbart zwischen den Driftpfadregionen (1) vom ersten Leitfähigkeitstyp angeordnet sind, so dass sich pn-Übergänge dazwischen ergeben, und eine zusätzliche Zwischenregion (2a) vom zweiten Leitfähigkeitstyp als eine bodenseitige Endregion der Driftregion (290) an der Seite der unterseitigen Driftpfadregion (1) des ersten Leitfähigkeitstyps, und eine weitere zusätzliche Zwischenregion (2a) vom zweiten Leitfähigkeitstyp als eine obere Endregion der Driftregion (290) auf der Seite der oberseitigen Driftpfadregion (1) des ersten Leitfähigkeitstyps, wobei die Driftpfadregionen (1), die Zwischenregionen (2) und die zusätzlichen Zwischenregionen (2a) eine gestapelte Struktur bilden (8, 9).
  21. Halbleitervorrichtung mit einer Driftregion (14), in der ein Driftstrom fließt, wenn sich die Driftregion (14) in einem EIN-Modus befindet, wobei die Driftregion verarmt ist, wenn sie sich im AUS-Modus befindet, wobei die Driftregion (14) von einem ersten Leitfähigkeitstyp ist und in einer auf einer Halbleiterschicht (4) ausgebildeten Kanaldiffusionsschicht (3) von einem zweiten Leitfähigkeitstyp ausgebildet ist; und auf einer Oberfläche der Driftregion (14) eine zusätzliche Seitenregion (2a) von einem zweiten Leitfähigkeitstyp ausgebildet ist.
DE19702102A 1996-01-22 1997-01-22 Halbleitervorrichtung Expired - Lifetime DE19702102B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP007935/96 1996-01-22
JP793596 1996-01-22

Publications (2)

Publication Number Publication Date
DE19702102A1 DE19702102A1 (de) 1997-07-24
DE19702102B4 true DE19702102B4 (de) 2008-12-11

Family

ID=11679382

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19702102A Expired - Lifetime DE19702102B4 (de) 1996-01-22 1997-01-22 Halbleitervorrichtung

Country Status (3)

Country Link
US (3) US6097063A (de)
DE (1) DE19702102B4 (de)
GB (1) GB2309336B (de)

Families Citing this family (155)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6724040B2 (en) * 1996-01-22 2004-04-20 Fuji Electric Co., Ltd. Semiconductor device
US6207994B1 (en) * 1996-11-05 2001-03-27 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region
US6168983B1 (en) * 1996-11-05 2001-01-02 Power Integrations, Inc. Method of making a high-voltage transistor with multiple lateral conduction layers
US6081009A (en) * 1997-11-10 2000-06-27 Intersil Corporation High voltage mosfet structure
DE19818300C1 (de) 1998-04-23 1999-07-22 Siemens Ag Lateraler Hochvolt-Seitenwandtransistor
DE19818299B4 (de) * 1998-04-23 2006-10-12 Infineon Technologies Ag Niederohmiger Hochvolt-Feldeffekttransistor
DE19819590C1 (de) * 1998-04-30 1999-06-24 Siemens Ag MOS-Leistungstransistor
DE19840032C1 (de) * 1998-09-02 1999-11-18 Siemens Ag Halbleiterbauelement und Herstellungsverfahren dazu
DE19841754A1 (de) 1998-09-11 2000-03-30 Siemens Ag Schalttransistor mit reduzierten Schaltverlusten
JP3382163B2 (ja) * 1998-10-07 2003-03-04 株式会社東芝 電力用半導体装置
WO2000024061A1 (de) * 1998-10-16 2000-04-27 Siemens Aktiengesellschaft Leistungshalbleiterbauelement, betriebsverfahren und verwendung als schalter
DE19849902A1 (de) * 1998-10-29 2000-05-11 Roland Sittig Halbleiterbauelement
US6028337A (en) * 1998-11-06 2000-02-22 Philips North America Corporation Lateral thin-film silicon-on-insulator (SOI) device having lateral depletion means for depleting a portion of drift region
US6291856B1 (en) 1998-11-12 2001-09-18 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
GB9826041D0 (en) * 1998-11-28 1999-01-20 Koninkl Philips Electronics Nv Trench-gate semiconductor devices and their manufacture
WO2000035020A1 (de) * 1998-12-07 2000-06-15 Infineon Technologies Ag Laterales hochvolt-halbleiterbaulement mit reduziertem spezifischem einschaltwiderstand
US6023090A (en) * 1998-12-07 2000-02-08 Philips Electronics North America, Corporation Lateral thin-film Silicon-On-Insulator (SOI) device having multiple zones in the drift region
JP4447065B2 (ja) 1999-01-11 2010-04-07 富士電機システムズ株式会社 超接合半導体素子の製造方法
JP2000228521A (ja) * 1999-02-05 2000-08-15 Fuji Electric Co Ltd 半導体装置
GB9916370D0 (en) * 1999-07-14 1999-09-15 Koninkl Philips Electronics Nv Manufacture of semiconductor devices and material
JP4774580B2 (ja) * 1999-08-23 2011-09-14 富士電機株式会社 超接合半導体素子
JP4192353B2 (ja) * 1999-09-21 2008-12-10 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP2001119022A (ja) * 1999-10-20 2001-04-27 Fuji Electric Co Ltd 半導体装置及びその製造方法
US7470960B1 (en) * 1999-10-27 2008-12-30 Kansai Electric Power Company, Inc High-voltage power semiconductor device with body regions of alternating conductivity and decreasing thickness
DE19953348B4 (de) * 1999-11-05 2012-03-15 Infineon Technologies Ag MOS-Halbleitervorrichtung ohne Latchup eines parasitären Bipolartransistors
JP3804375B2 (ja) 1999-12-09 2006-08-02 株式会社日立製作所 半導体装置とそれを用いたパワースイッチング駆動システム
JP4765012B2 (ja) * 2000-02-09 2011-09-07 富士電機株式会社 半導体装置及びその製造方法
DE10012610C2 (de) * 2000-03-15 2003-06-18 Infineon Technologies Ag Vertikales Hochvolt-Halbleiterbauelement
JP4534303B2 (ja) * 2000-04-27 2010-09-01 富士電機システムズ株式会社 横型超接合半導体素子
GB0012137D0 (en) * 2000-05-20 2000-07-12 Koninkl Philips Electronics Nv A semiconductor device
DE10026924A1 (de) * 2000-05-30 2001-12-20 Infineon Technologies Ag Kompensationsbauelement
EP1162664A1 (de) * 2000-06-09 2001-12-12 Motorola, Inc. Laterale Halbleiteranordnung mit niedrigem Einschaltwiderstand und Verfahren zu deren Herstellung
US7745289B2 (en) 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
US6528849B1 (en) * 2000-08-31 2003-03-04 Motorola, Inc. Dual-gate resurf superjunction lateral DMOSFET
US6768171B2 (en) 2000-11-27 2004-07-27 Power Integrations, Inc. High-voltage transistor with JFET conduction channels
US6424007B1 (en) 2001-01-24 2002-07-23 Power Integrations, Inc. High-voltage transistor with buried conduction layer
US6803626B2 (en) 2002-07-18 2004-10-12 Fairchild Semiconductor Corporation Vertical charge control semiconductor device
US6916745B2 (en) 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
US6713813B2 (en) 2001-01-30 2004-03-30 Fairchild Semiconductor Corporation Field effect transistor having a lateral depletion structure
US6818513B2 (en) 2001-01-30 2004-11-16 Fairchild Semiconductor Corporation Method of forming a field effect transistor having a lateral depletion structure
US6710403B2 (en) 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
DE10106073C2 (de) * 2001-02-09 2003-01-30 Infineon Technologies Ag SOI-Bauelement
KR100393201B1 (ko) * 2001-04-16 2003-07-31 페어차일드코리아반도체 주식회사 낮은 온 저항과 높은 브레이크다운 전압을 갖는 고전압수평형 디모스 트랜지스터
GB2380056B (en) * 2001-05-11 2005-06-15 Fuji Electric Co Ltd Lateral semiconductor device
GB0119215D0 (en) * 2001-08-07 2001-09-26 Koninkl Philips Electronics Nv Trench bipolar transistor
US6573558B2 (en) 2001-09-07 2003-06-03 Power Integrations, Inc. High-voltage vertical transistor with a multi-layered extended drain structure
US6635544B2 (en) 2001-09-07 2003-10-21 Power Intergrations, Inc. Method of fabricating a high-voltage transistor with a multi-layered extended drain structure
US6555873B2 (en) 2001-09-07 2003-04-29 Power Integrations, Inc. High-voltage lateral transistor with a multi-layered extended drain structure
US7786533B2 (en) 2001-09-07 2010-08-31 Power Integrations, Inc. High-voltage vertical transistor with edge termination structure
US7221011B2 (en) * 2001-09-07 2007-05-22 Power Integrations, Inc. High-voltage vertical transistor with a multi-gradient drain doping profile
US6600182B2 (en) * 2001-09-26 2003-07-29 Vladimir Rumennik High current field-effect transistor
US6555883B1 (en) 2001-10-29 2003-04-29 Power Integrations, Inc. Lateral power MOSFET for high switching speeds
DE10303232B4 (de) * 2002-01-31 2015-04-02 Infineon Technologies Ag Hochvolt-MOS-Feldeffekttransistor
US6777746B2 (en) * 2002-03-27 2004-08-17 Kabushiki Kaisha Toshiba Field effect transistor and application device thereof
JP3944461B2 (ja) * 2002-03-27 2007-07-11 株式会社東芝 電界効果型トランジスタおよびその応用装置
US6768180B2 (en) * 2002-04-04 2004-07-27 C. Andre T. Salama Superjunction LDMOST using an insulator substrate for power integrated circuits
AU2003258948A1 (en) * 2002-06-19 2004-01-06 The Board Of Trustees Of The Leland Stanford Junior University Insulated-gate semiconductor device and approach involving junction-induced intermediate region
US6589845B1 (en) 2002-07-16 2003-07-08 Semiconductor Components Industries Llc Method of forming a semiconductor device and structure therefor
US7719054B2 (en) * 2006-05-31 2010-05-18 Advanced Analogic Technologies, Inc. High-voltage lateral DMOS device
DE10245550B4 (de) * 2002-09-30 2007-08-16 Infineon Technologies Ag Kompensationsbauelement und Verfahren zu dessen Herstellung
US7576388B1 (en) 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US6710418B1 (en) 2002-10-11 2004-03-23 Fairchild Semiconductor Corporation Schottky rectifier with insulation-filled trenches and method of forming the same
DE10309400B4 (de) * 2003-03-04 2009-07-30 Infineon Technologies Ag Halbleiterbauelement mit erhöhter Spannungsfestigkeit und/oder verringertem Einschaltwiderstand
US7652326B2 (en) 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
DE10325748B4 (de) * 2003-06-06 2008-10-02 Infineon Technologies Ag Sperrschicht-Feldeffekttransistor (JFET) mit Kompensationsstruktur und Feldstoppzone
JP4194890B2 (ja) 2003-06-24 2008-12-10 株式会社豊田中央研究所 半導体装置とその製造方法
DE10337457B3 (de) * 2003-08-14 2005-01-20 Infineon Technologies Ag Transistorbauelement mit verbessertem Rückstromverhalten
KR100994719B1 (ko) 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
US7368777B2 (en) 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
DE102004009521B4 (de) * 2004-02-27 2020-06-10 Austriamicrosystems Ag Hochvolt-PMOS-Transistor, Maske zur Herstellung einer Wanne und Verfahren zur Herstellung eines Hochvolt-PMOS-Transistors
US7126166B2 (en) * 2004-03-11 2006-10-24 Semiconductor Components Industries, L.L.C. High voltage lateral FET structure with improved on resistance performance
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
JP4967236B2 (ja) * 2004-08-04 2012-07-04 富士電機株式会社 半導体素子
DE102004038369B4 (de) 2004-08-06 2018-04-05 Austriamicrosystems Ag Hochvolt-NMOS-Transistor und Herstellungsverfahren
DE102004047772B4 (de) * 2004-09-30 2018-12-13 Infineon Technologies Ag Lateraler Halbleitertransistor
DE102004056772B4 (de) * 2004-11-24 2007-01-11 Infineon Technologies Austria Ag Laterale Halbleiterbauelemente mit hoher Spannungsfestigkeit und Verfahren zur Herstellung derselben
DE102005003127B3 (de) * 2005-01-21 2006-06-14 Infineon Technologies Ag Laterales Halbleiterbauelement mit hoher Spannungsfestigkeit und Verfahren zur Herstellung desselben
US20080261358A1 (en) * 2005-02-07 2008-10-23 Nxp B.V. Manufacture of Lateral Semiconductor Devices
JP4923416B2 (ja) * 2005-03-08 2012-04-25 富士電機株式会社 超接合半導体装置
JP2008536316A (ja) 2005-04-06 2008-09-04 フェアチャイルド・セミコンダクター・コーポレーション トレンチゲート電界効果トランジスタおよびその形成方法
US7489018B2 (en) * 2005-04-19 2009-02-10 Kabushiki Kaisha Toshiba Transistor
US7276766B2 (en) * 2005-08-01 2007-10-02 Semiconductor Components Industries, L.L.C. Semiconductor structure with improved on resistance and breakdown voltage performance
US7381603B2 (en) * 2005-08-01 2008-06-03 Semiconductor Components Industries, L.L.C. Semiconductor structure with improved on resistance and breakdown voltage performance
JP4534041B2 (ja) * 2005-08-02 2010-09-01 株式会社デンソー 半導体装置の製造方法
CN100369265C (zh) * 2005-08-26 2008-02-13 东南大学 三维多栅高压p型横向双扩散金属氧化物半导体管
CN100369264C (zh) * 2005-08-26 2008-02-13 东南大学 三维多栅高压n型横向双扩散金属氧化物半导体管
KR100628250B1 (ko) * 2005-09-28 2006-09-27 동부일렉트로닉스 주식회사 전력용 반도체 소자 및 그의 제조방법
DE102006062821B4 (de) * 2005-09-29 2014-07-03 Denso Corporation Verfahren zur Fertigung einer Halbleitervorrichtung
KR101111720B1 (ko) * 2005-10-12 2012-02-15 삼성엘이디 주식회사 활성층 상에 유전체층이 형성된 측면 발광형 반도체 레이저다이오드
US7378317B2 (en) * 2005-12-14 2008-05-27 Freescale Semiconductor, Inc. Superjunction power MOSFET
US7473976B2 (en) 2006-02-16 2009-01-06 Fairchild Semiconductor Corporation Lateral power transistor with self-biasing electrodes
US7446374B2 (en) 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
US7355224B2 (en) * 2006-06-16 2008-04-08 Fairchild Semiconductor Corporation High voltage LDMOS
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US7651918B2 (en) * 2006-08-25 2010-01-26 Freescale Semiconductor, Inc. Strained semiconductor power device and method
US7598517B2 (en) * 2006-08-25 2009-10-06 Freescale Semiconductor, Inc. Superjunction trench device and method
US7510938B2 (en) * 2006-08-25 2009-03-31 Freescale Semiconductor, Inc. Semiconductor superjunction structure
US7531888B2 (en) * 2006-11-30 2009-05-12 Fairchild Semiconductor Corporation Integrated latch-up free insulated gate bipolar transistor
US7795671B2 (en) 2007-01-04 2010-09-14 Fairchild Semiconductor Corporation PN junction and MOS capacitor hybrid RESURF transistor
US7595523B2 (en) 2007-02-16 2009-09-29 Power Integrations, Inc. Gate pullback at ends of high-voltage vertical transistor structure
US8653583B2 (en) 2007-02-16 2014-02-18 Power Integrations, Inc. Sensing FET integrated with a high-voltage transistor
US7859037B2 (en) 2007-02-16 2010-12-28 Power Integrations, Inc. Checkerboarded high-voltage vertical transistor layout
US7468536B2 (en) 2007-02-16 2008-12-23 Power Integrations, Inc. Gate metal routing for transistor with checkerboarded layout
US7557406B2 (en) 2007-02-16 2009-07-07 Power Integrations, Inc. Segmented pillar layout for a high-voltage vertical transistor
US8587055B2 (en) * 2007-02-23 2013-11-19 Infineon Technologies Ag Integrated circuit using a superjunction semiconductor device
DE102007034802B8 (de) * 2007-03-26 2012-11-29 X-Fab Semiconductor Foundries Ag Lateraler Hochvolt-MOS-Transistor mit RESURF-Struktur
JP4416007B2 (ja) * 2007-05-17 2010-02-17 株式会社デンソー 半導体装置
JP5217257B2 (ja) 2007-06-06 2013-06-19 株式会社デンソー 半導体装置およびその製造方法
EP2208229A4 (de) 2007-09-21 2011-03-16 Fairchild Semiconductor Superübergangsstrukturen für leistungsanordnungen und herstellungsverfahren
JP5298488B2 (ja) * 2007-09-28 2013-09-25 富士電機株式会社 半導体装置
EP2058862B1 (de) 2007-11-09 2018-09-19 ams AG Feldeffekttransistor und Verfahren zur Herstellung eines Feldeffekttransistors
US7772668B2 (en) * 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US9508805B2 (en) 2008-12-31 2016-11-29 Alpha And Omega Semiconductor Incorporated Termination design for nanotube MOSFET
US8299494B2 (en) * 2009-06-12 2012-10-30 Alpha & Omega Semiconductor, Inc. Nanotube semiconductor devices
US7910486B2 (en) * 2009-06-12 2011-03-22 Alpha & Omega Semiconductor, Inc. Method for forming nanotube semiconductor devices
WO2011023922A1 (en) * 2009-08-28 2011-03-03 X-Fab Semiconductor Foundries Ag Improved pn junctions and methods
GB0915501D0 (en) * 2009-09-04 2009-10-07 Univ Warwick Organic photosensitive optoelectronic devices
US8492233B2 (en) * 2009-09-16 2013-07-23 Texas Instruments Incorporated Configurable NP channel lateral drain extended MOS-based transistor
EP2530721A4 (de) 2010-01-29 2017-11-29 Fuji Electric Co., Ltd. Halbleiterbauelement
US20130093015A1 (en) * 2010-03-01 2013-04-18 X-Fab Semiconductor Foundries Ag High voltage mos transistor
JP2011233701A (ja) 2010-04-27 2011-11-17 Toshiba Corp 電力用半導体素子
US8299527B2 (en) * 2010-05-06 2012-10-30 International Rectifier Corporation Vertical LDMOS device and method for fabricating same
US8432000B2 (en) 2010-06-18 2013-04-30 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
CN101916780A (zh) * 2010-07-22 2010-12-15 中国科学院上海微系统与信息技术研究所 一种具有多层超结结构的ldmos器件
US8878295B2 (en) * 2011-04-13 2014-11-04 National Semiconductor Corporation DMOS transistor with a slanted super junction drift structure
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
WO2012157025A1 (ja) 2011-05-17 2012-11-22 トヨタ自動車株式会社 半導体装置
JP5915076B2 (ja) 2011-10-21 2016-05-11 富士電機株式会社 超接合半導体装置
JP5920970B2 (ja) 2011-11-30 2016-05-24 ローム株式会社 半導体装置
US8836029B2 (en) * 2012-02-29 2014-09-16 Smsc Holdings S.A.R.L. Transistor with minimized resistance
WO2014013888A1 (ja) 2012-07-19 2014-01-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JPWO2014112239A1 (ja) 2013-01-16 2017-01-19 富士電機株式会社 半導体素子
CN105556647B (zh) * 2013-07-19 2017-06-13 日产自动车株式会社 半导体装置及其制造方法
US20150137229A1 (en) * 2013-11-15 2015-05-21 Vanguard International Semiconductor Corporation Semiconductor device and method for fabricating the same
US10325988B2 (en) 2013-12-13 2019-06-18 Power Integrations, Inc. Vertical transistor device structure with cylindrically-shaped field plates
US9543396B2 (en) 2013-12-13 2017-01-10 Power Integrations, Inc. Vertical transistor device structure with cylindrically-shaped regions
WO2015171873A1 (en) * 2014-05-07 2015-11-12 Cambridge Electronics, Inc. Transistor structure having buried island regions
JP6323556B2 (ja) 2014-07-04 2018-05-16 富士電機株式会社 半導体装置
US9171949B1 (en) 2014-09-24 2015-10-27 Alpha And Omega Semiconductor Incorporated Semiconductor device including superjunction structure formed using angled implant process
US9312381B1 (en) 2015-06-23 2016-04-12 Alpha And Omega Semiconductor Incorporated Lateral super-junction MOSFET device and termination structure
US9450045B1 (en) 2015-06-23 2016-09-20 Alpha And Omega Semiconductor Incorporated Method for forming lateral super-junction structure
US10186573B2 (en) * 2015-09-14 2019-01-22 Maxpower Semiconductor, Inc. Lateral power MOSFET with non-horizontal RESURF structure
JP6747195B2 (ja) 2016-09-08 2020-08-26 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102017131274B3 (de) * 2017-12-22 2019-05-09 Infineon Technologies Dresden Gmbh Transistoranordnung und verfahren zu deren herstellung
US10103239B1 (en) * 2017-12-28 2018-10-16 Vanguard International Semiconductor Corporation High electron mobility transistor structure
US10644102B2 (en) 2017-12-28 2020-05-05 Alpha And Omega Semiconductor (Cayman) Ltd. SGT superjunction MOSFET structure
US10580868B2 (en) 2018-03-27 2020-03-03 Alpha And Omega Semiconductor (Cayman) Ltd. Super-junction corner and termination structure with improved breakdown and robustness
EP3783661A4 (de) 2018-04-19 2021-04-14 Nissan Motor Co., Ltd. Halbleiterbauelement und herstellungsverfahren dafür
US11552193B2 (en) 2020-12-31 2023-01-10 Semiconductor Components Industries, Llc Semiconductor device
US11810976B2 (en) 2021-02-18 2023-11-07 Semiconductor Components Industries, Llc Semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4626879A (en) * 1982-12-21 1986-12-02 North American Philips Corporation Lateral double-diffused MOS transistor devices suitable for source-follower applications
US5294824A (en) * 1992-07-31 1994-03-15 Motorola, Inc. High voltage transistor having reduced on-resistance
DE4309764A1 (de) * 1993-03-25 1994-09-29 Siemens Ag Leistungs-MOSFET

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2089119A (en) * 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
US4622569A (en) * 1984-06-08 1986-11-11 Eaton Corporation Lateral bidirectional power FET with notched multi-channel stacking and with dual gate reference terminal means
JPH0644578B2 (ja) * 1984-12-21 1994-06-08 三菱電機株式会社 電荷転送素子
US5264719A (en) * 1986-01-07 1993-11-23 Harris Corporation High voltage lateral semiconductor device
US4899201A (en) * 1987-08-14 1990-02-06 Regents Of The University Of Minnesota Electronic and optoelectric devices utilizing light hole properties
DE3804569C1 (de) * 1988-02-13 1989-06-22 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt, De
CN1019720B (zh) * 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
JP3217554B2 (ja) 1993-09-17 2001-10-09 株式会社東芝 高耐圧半導体装置
JP3332114B2 (ja) 1994-03-08 2002-10-07 株式会社東芝 高耐圧電界効果トランジスタ
US5920078A (en) * 1996-06-20 1999-07-06 Frey; Jeffrey Optoelectronic device using indirect-bandgap semiconductor material

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4626879A (en) * 1982-12-21 1986-12-02 North American Philips Corporation Lateral double-diffused MOS transistor devices suitable for source-follower applications
US5294824A (en) * 1992-07-31 1994-03-15 Motorola, Inc. High voltage transistor having reduced on-resistance
DE4309764A1 (de) * 1993-03-25 1994-09-29 Siemens Ag Leistungs-MOSFET

Also Published As

Publication number Publication date
GB9701204D0 (en) 1997-03-12
US6627948B1 (en) 2003-09-30
DE19702102A1 (de) 1997-07-24
US6097063A (en) 2000-08-01
GB2309336A (en) 1997-07-23
US6294818B1 (en) 2001-09-25
GB2309336B (en) 2001-05-23

Similar Documents

Publication Publication Date Title
DE19702102B4 (de) Halbleitervorrichtung
DE102018104581B4 (de) Siliziumcarbid-Halbleitervorrichtung und Herstellungsverfahren
DE102011086854B4 (de) Halbleitervorrichtung
DE112016003510B4 (de) HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
DE19539541B4 (de) Lateraler Trench-MISFET und Verfahren zu seiner Herstellung
DE10211688B4 (de) Halbleiterbauelement
DE10106006B4 (de) SJ-Halbleiterbauelement und Verfahren zu dessen Herstellung
DE10052149B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE69628633T2 (de) Halbleiteranordnung mit isoliertem Gate und Verfahren zur Herstellung
EP1408554B1 (de) Durch Feldeffekt steuerbares Halbleiterbauelement
DE19848828C2 (de) Halbleiterbauelement mit kleiner Durchlaßspannung und hoher Sperrfähigkeit
DE102013112009B4 (de) Superjunction-Halbleitervorrichtungen mit einem Zellengebiet und einem Randgebiet
DE10041344A1 (de) SJ-Halbleitervorrichtung
DE102005041838B3 (de) Halbleiterbauelement mit platzsparendem Randabschluss und Verfahren zur Herstellung eines solchen Bauelements
DE112014003712T5 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102011079747A1 (de) Halbleitervorrichtung mit Schaltelement und Freilaufdiode, sowie Steuerverfahren hierfür
DE112006003714T5 (de) Ladungsgleichgewichts-Isolierschicht-Bipolartransistor
DE10112463A1 (de) SJ-Halbleiterbauelement und Verfahren zu dessen Herstellung
EP0939446A1 (de) Durch Feldeffekt steuerbares Leistungshalbleiterbauelement
DE102014114100B4 (de) Igbt mit reduzierter rückwirkungskapazität
DE102015121497B4 (de) Halbleitervorrichtung mit einem ersten gategraben und einem zweiten gategraben
DE102018203693A1 (de) Halbleitervorrichtung
WO1999056321A1 (de) Lateraler hochvolt-seitenwandtransistor
DE102016010186A1 (de) Superjunction-Halbleitereinrichtung und Verfahren zu ihrer Herstellung
DE102014119395A1 (de) Transistorbauelement mit Feldelektrode

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8128 New person/name/address of the agent

Representative=s name: KRAMER - BARSKE - SCHMIDTCHEN, 81245 MUENCHEN

8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: FUJI ELECTRIC SYSTEMS CO., LTD., TOKYO/TOKIO, JP

R081 Change of applicant/patentee

Owner name: FUJI ELECTRIC CO., LTD., KAWASAKI-SHI, JP

Free format text: FORMER OWNER: FUJI ELECTRIC SYSTEMS CO., LTD., TOKYO/TOKIO, JP

Effective date: 20110826

Owner name: FUJI ELECTRIC CO., LTD., JP

Free format text: FORMER OWNER: FUJI ELECTRIC SYSTEMS CO., LTD., TOKYO/TOKIO, JP

Effective date: 20110826

R082 Change of representative

Representative=s name: KRAMER BARSKE SCHMIDTCHEN PATENTANWAELTE PARTG, DE

Effective date: 20110826

Representative=s name: KRAMER - BARSKE - SCHMIDTCHEN, DE

Effective date: 20110826

R071 Expiry of right