DE19709002A1 - Verfahren zur Erzeugung von überbrückten, dotierten Zonen - Google Patents
Verfahren zur Erzeugung von überbrückten, dotierten ZonenInfo
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- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000002019 doping agent Substances 0.000 claims abstract description 103
- 239000004065 semiconductor Substances 0.000 claims abstract description 90
- 238000000034 method Methods 0.000 claims abstract description 39
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 15
- 230000003647 oxidation Effects 0.000 claims abstract description 9
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 16
- 230000001427 coherent effect Effects 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims 1
- 239000000463 material Substances 0.000 abstract description 8
- 238000009792 diffusion process Methods 0.000 description 17
- 238000009413 insulation Methods 0.000 description 14
- 238000001465 metallisation Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000004922 lacquer Substances 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000010327 methods by industry Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
Description
Die Erfindung betrifft ein Verfahren zur Erzeugung von
überbrückten, dotierten Zonen.
Bei integrierten Halbleiterprodukten tritt immer wieder das
Problem auf, daß Leiterbahnen über eine dotierte Zone im
Halbleiter geführt werden müssen. So weisen beispielsweise
DMOS-Transisitoren häufig ein ringförmiges
Tiefdiffusionsgebiet auf, das die Funktion eines
Drainanschlusses besitzt und das die Source- bzw. Gatebereiche
des DMOS-Transistors vollständig umgibt. Um nun ein Schalten
des DMOS-Transistors zu ermöglichen, muß eine leitende
Verbindung über das ringförmige Tiefdiffusionsgebiet zu den
Gateelektroden geführt werden. Dabei ist es für die Funktion
des DMOS-Transistors unerläßlich, daß die leitende Verbindung
und das Tiefdiffusionsgebiet gegeneinander vollständig
isoliert sind. Diese Isolation wird üblicherweise durch eine
hinreichend dicke Siliziumoxidschicht bereitgestellt.
Aus prozeßtechnischen Gründen ist es aber bei den üblichen
Prozessen nicht immer möglich, eine für die Isolierung
ausreichend dicke Siliziumoxidschicht bereitzustellen. Wollte
man in solch einer Situation trotzdem eine leitende
Verbindung über die dotierte Zone hinweg herstellen, mußte
man auf eine höhere Metallisierungsebene ausweichen, da diese
höhere Metallisierungsebene durch mindestens eine weitere
Isolationsschicht von der dotierten Zone getrennt ist. Dieses
Ausweichen auf eine höhere Metallisierungsebene hat jedoch
zur Folge, daß beispielsweise zusätzliche Vias zu der höheren
Metallisierungsebene bereitgestellt werden müssen.
Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren
anzugeben, das zu überbrückten, dotierten Zonen führt,
wodurch ein Ausweichen auf höhere Metallisierungsebenen
vermieden werden kann.
Diese Aufgabe wird durch das Verfahren gemäß Patentanspruch 1
oder 2 und durch das Halbleiterprodukt gemäß Patentanspruch 8
gelöst. Weitere vorteilhafte Ausführungsformen,
Ausgestaltungen und Aspekte der vorliegenden Erfindung
ergeben sich aus den Unteransprüchen, der Beschreibung und
den beiliegenden Zeichnungen.
Erfindungsgemäß wird ein Verfahren zur Erzeugung von
überbrückten, dotierten Zonen bereitgestellt. Dabei umfaßt
das erfindungsgemäße Verfahren die Schritte:
- a) auf einem Halbleiterbereich mit einer vorgegebenen Dotierstoffkonzentration wird eine Siliziumnitridschicht aufgebracht und strukturiert,
- b) eine thermische Oxidation wird durchgeführt, so daß zumindest ein Oxidbereich und zumindest zwei voneinander durch den Oxidbereich getrennte, Dotierstoff-Bereiche an der Oberfläche des Halbleiterbereichs entstehen, und
- c) ein Dotierstoff wird in die Dotierstoff-Bereiche an der Oberfläche des Halbleiterbereichs eingebracht und in den Halbleiterbereich eingetrieben, so daß in dem Halbleiterbereich eine zusammenhängende Zone entsteht, deren Dotierstoffkonzentration größer als das zehnfache der Dotierstoffkonzentration des Halbleiterbereichs ist.
Auf diese Weise entsteht eine zusammenhängende Zone mit einer
hohen Dotierstoffkonzentration, die durch den Oxidbereich,
der die Dotierstoff-Bereiche an der Oberfläche des
Halbleiterbereichs trennt, überbrückt wird. Über diesen
Oxidbereich (Oxidbrücke) können leitende Schichten, wie
beispielsweise eine Polysiliziumschicht oder eine
Metallschicht, geführt werden, wobei eine vollständige
Isolation der leitenden Schicht gegenüber der dotierten Zone
gewährleistet ist.
Die Konzentration des Dotierstoffs in der dotierten Zone
direkt unterhalb der Oxidbrücke ist etwas geringer als die
Konzentration des Dotierstoffs direkt unterhalb der
Dotierstoff-Bereiche. Die Menge des verwendeten Dotierstoff
und die bei der Einbringung sowie Eintreibung des
Dotierstoffs verwendeten Prozeßparameter sind jedoch so
gewählt, daß eine zusammenhängende, dotierte Zone entsteht, in
deren Inneren die Dotierstoffkonzentration an jeder Stelle
größer als das zehnfache der Dotierstoffkonzentration des
umgebenden Halbleiterbereichs ist.
Erfindungsgemäß wird weiteres Verfahren zur Erzeugung von
überbrückten, dotierten Zonen bereitgestellt. Diese weitere
erfindungsgemäße Verfahren umfaßt die Schritte:
- a) auf einem Halbleiterbereich mit einer vorgegebenen Dotierstoffkonzentration wird eine Siliziumnitridschicht aufgebracht und strukturiert,
- b) ein Dotierstoff wird in einen nitridfreien Bereich an der Oberfläche des Halbleiterbereichs eingebracht, und
- c) eine thermische Oxidation wird durchgeführt, wodurch zumindest ein Oxidbereich entsteht und der Dotierstoff in den Halbleiterbereich eingetrieben wird, so daß zumindest zwei voneinander durch den Oxidbereich getrennte Dotierstoff- Bereiche an der Oberfläche des Halbleiterbereichs gebildet werden und in dem Halbleiterbereich eine zusammenhängende Zone entsteht, deren Dotierstoffkonzentration größer als das zehnfache der Dotierstoffkonzentration des Halbleiterbereichs ist.
Dieses weitere Verfahren besitzt gegenüber dem erstgenannten
Verfahren den Vorteil, daß zur Herstellung von überbrückten,
dotierten Zonen insgesamt ein niedrigeres Temperaturbudget
(weniger Ofenprozesse) notwendig ist. Das erstgenannte
Verfahren hat jedoch gegenüber dem weiteren Verfahren den
Vorteil, daß die für das Eintreiben des Dotierstoffs
notwendige Prozeßparameter unabhängig von den Prozeßparameter
für die Erzeugung der Oxidbereiche gewählt werden können.
Somit lassen sich sehr eng begrenzte zusammenhängende Zonen
bilden, wodurch sich eine sehr hohe Integrationsdichte
erzielen läßt. Bei dem weiteren Verfahren hingegen
diffundiert der Dotierstoff stärker aus, da die thermische
Belastung für die Erzeugung der Oxidbereiche, welche
gleichzeitig zum Eintreiben des Dotierstoffs verwendet wird,
üblicherweise größer als die thermische Belastung ist, die
für eine reine Dotierstoffeintreibung verwendet werden muß.
Bevorzugt wird vor dem Aufbringen der Siliziumnitridschicht
auf dem Halbleiterbereich eine Siliziumoxidschicht erzeugt.
Weiterhin ist bevorzugt, wenn nach der thermisch Oxidation
die Siliziumnitridschicht entfernt wird.
Gemäß einer Weiterbildung des erfindungsgemäßen Verfahren ist
die Dotierstoffkonzentration der zusammenhängenden Zone
größer als das hundertfache der Dotierstoffkonzentration des
Halbleiterbereichs ist.
Ebenso ist es bevorzugt, wenn die Dotierstoffkonzentration in
der zusammenhängenden Zone an jeder Stelle größer als 0,1%,
insbesondere größer als 10% des Maximalswerts der
Dotierstoffkonzentration in der zusammenhängenden Zone ist.
Weiterhin ist bevorzugt, wenn die zusammenhängende Zone
ringförmig ausgebildet ist.
Weiterhin wird erfindungsgemäß ein Halbleiterprodukt,
insbesondere integriertes Halbleiterprodukt, mit folgenden
Merkmalen bereitgestellt:
einem Halbleiterbereich, welcher eine vorgegebene Dotierstoffkonzentration aufweist,
zumindest zwei voneinander durch einen Oxidbereich getrennten Dotierstoff-Bereiche an der Oberfläche des Halbleiterbereichs, und
einer zusammenhängenden Zone, die in dem Halbleiterbereich die getrennte Dotierstoff-Bereiche an der Oberfläche des Halbleiterbereichs verbindet und deren Dotierstoffkonzentration größer als das zehnfache der Dotierstoffkonzentration des Halbleiterbereichs ist.
einem Halbleiterbereich, welcher eine vorgegebene Dotierstoffkonzentration aufweist,
zumindest zwei voneinander durch einen Oxidbereich getrennten Dotierstoff-Bereiche an der Oberfläche des Halbleiterbereichs, und
einer zusammenhängenden Zone, die in dem Halbleiterbereich die getrennte Dotierstoff-Bereiche an der Oberfläche des Halbleiterbereichs verbindet und deren Dotierstoffkonzentration größer als das zehnfache der Dotierstoffkonzentration des Halbleiterbereichs ist.
Dabei ist es bevorzugt, wenn der Oxidbereich ein
Locosoxidbereich ist.
Weiterhin ist es bevorzugt, wenn einer der
Dotierstoffbereiche T-förmig ausgebildet ist oder wenn ein
weiterer Dotierstoffbereich im wesentlichen parallel zu den
Dotierstoffgebieten und benachbart zu der Oxidbrücke
ausgebildet ist. Auf diese Weise kann der Effekt, daß die
Dotierstoffkonzentration unterhalb der Oxidbrücke geringer
als unterhalb der Dotierstoff-Bereiche ist, dadurch
ausgeglichen werden, daß eine Verdickung der
zusammenhängenden Zone in der Nachbarschaft der Oxidbrücke
ausgebildet wird.
Die Erfindung wird nachfolgend anhand von Figuren der Zeich
nung näher dargestellt. Es zeigen:
Fig. 1 bis 3 eine schematische Darstellung eines
erfindungsgemäßen Verfahrens,
Fig. 4 bis 6 eine schematische Darstellung eines
weiteren erfindungsgemäßen Verfahrens,
Fig. 7 eine schematische Schnittansicht einer DMOS-
Transistoranordnung, die unter Verwendung eines
erfindungsgemäßen Verfahren herstellt wurde, und
Fig. 8, 9 und 10 schematische Aufsichten auf erfindungsgemäße
DMOS-Transistoranordnungen.
Die Fig. 1 bis 3 zeigen eine schematische Darstellung
eines erfindungsgemäßen Verfahrens. Auf einem schwach
dotierten Halbleiterbereich 3 wird eine dünne
Siliziumoxidschicht 32 aufgebracht. Auf diese dünne
Siliziumoxidschicht 32 wird nun eine Siliziumnitridschicht 34
(Si3N4) abgeschieden und strukturiert. Die dünne SiO-Schicht
unter dem Nitrid hat die Funktion, die starken mechanischen
Spannungen, die das Nitrid ausübt, vom Silizium des
Halbleiterbereichs 3 fernzuhalten. Damit ergibt sich die in
Fig. 1 dargestellte Situation.
Durch eine thermische Oxidation werden nun an den Stellen, an
denen keine Siliziumnitridschicht 34 vorhanden ist,
Siliziumoxidbereiche 6 erzeugt. Zwischen den
Siliziumoxidbereiche 6 verbleiben Dotierstoff-Bereiche 36 an
der Oberfläche des Halbleiterbereichs 3. Danach werden sowohl
die Siliziumnitridschicht 34 als auch die noch verbliebene
dünne Siliziumoxidschicht 32 entfernt und ein Dotierstoff 37
in die Dotierstoff-Bereiche 36 eingebracht. Die Einbringung
des Dotierstoffs 37 erfolgt bevorzugt durch eine
Ofenbelegung. Der Dotierstoff 37 kann jedoch auch in die
Dotierstoff-Bereiche 36 implantiert werden. Die sich nach der
Einbringung des Dotierstoff 37 ergebende Situation ist in
Fig. 2 dargestellt.
Anschließend erfolgt eine Eintreibung des Dotierstoffs 37 in
den Halbleiterbereich 3. Dadurch entsteht eine zusammenhängende
Zone 7 mit einer hohen Dotierstoffkonzentration, die von
einem der Oxidbereiche 6 überbrückt wird. Über diesen
Oxidbereich 6 (Oxidbrücke 30, siehe auch Fig. 5) können
leitende Schichten, wie beispielsweise eine
Polysiliziumschicht oder eine Metallschicht, geführt werden,
wobei eine vollständige Isolation der leitenden Schicht
gegenüber der dotierten Zone 7 gewährleistet ist.
Die Konzentration des Dotierstoffs in der dotierten Zone 7
direkt unterhalb der Oxidbrücke 6 ist etwas geringer als die
Konzentration des Dotierstoffs direkt unterhalb der
Dotierstoff-Bereiche 36. Die Menge des verwendeten
Dotierstoff und die bei der Einbringung sowie Eintreibung des
Dotierstoffs verwendeten Prozeßparameter sind jedoch so
gewählt, daß eine zusammenhängende, dotierte Zone 7 entsteht,
in deren Inneren die Dotierstoffkonzentration an jeder Stelle
größer als das zehnfache, bevorzugt größer als das
hundertfache der Dotierstoffkonzentration des umgebenden
Halbleiterbereichs 3 ist.
Die Fig. 4 bis 6 zeigen eine schematische Darstellung
eines weiteren erfindungsgemäßen Verfahrens. Auf einem
schwach dotierten Halbleiterbereich 3 wird bei dem ersten
Verfahren eine dünne Siliziumoxidschicht 32 aufgebracht. Auf
diese dünne Siliziumoxidschicht 32 wird nun eine
Siliziumnitridschicht 34 (Si3N4) abgeschieden und
strukturiert. Die dünne SiO-Schicht unter dem Nitrid hat die
Funktion, die starken mechanischen Spannungen, die das Nitrid
ausübt, vom Silizium des Halbleiterbereichs 3 fernzuhalten.
Damit ergibt sich die in Fig. 4 dargestellte Situation.
Anschließend wird ein Dotierstoff 37 in einen nitridfreien
Bereich 40 eingebracht. Die Einbringung des Dotierstoffs 37
erfolgt bevorzugt durch eine Ofenbelegung. Der Dotierstoff 37
kann jedoch auch in den nitridfreien Bereich implantiert
werden. Die sich nach der Einbringung des Dotierstoff 37
ergebende Situation ist in Fig. 5 dargestellt.
Durch eine thermische Oxidation werden nun an den Stellen, an
denen keine Siliziumnitridschicht 34 vorhanden ist,
Siliziumoxidbereiche 6 erzeugt. Gleichzeitig erfolgt dadurch
eine Eintreibung des Dotierstoffs 37 in den Halbleiterbereich
3. Es entsteht eine zusammenhängende Zone 7 mit einer hohen
Dotierstoffkonzentration, die von einem der Oxidbereiche 6
überbrückt wird. Darüberhinaus entstehen zwischen den
Siliziumoxidbereichen 6 Dotierstoff-Bereiche 36 an der
Oberfläche des Halbleiterbereichs 3. Abschließend werden
sowohl die Siliziumnitridschicht 34 als auch die noch
verbliebene dünne Siliziumoxidschicht 32 entfernt.
Über den mittleren Oxidbereich 6 (Oxidbrücke 30), siehe auch
Fig. 8) können leitende Schichten, wie beispielsweise eine
Polysiliziumschicht oder eine Metallschicht, geführt werden,
wobei eine vollständige Isolation der leitenden Schicht
gegenüber der dotierten Zone 7 gewährleistet ist.
Fig. 7 zeigt eine Anwendung des erfindungsgemäßen Verfahrens
in einer DMOS-Transistoranordnung. Über einem
Halbleitermaterial 1 mit Bor-Dotierung und beliebiger
Orientierung ist eine n-dotierte Wanne 3 (Halbleiterbereich
3) z. B. epitaktisch angeordnet. Die Wanne 3 wird durch eine
Zone 2 hoher Leitfähigkeit niederohmig kontaktiert. Isoliert
wird die Wanne durch p-dotierte Bereiche 4a, 4b sowie 5a und
5b mit jeweils hoher Leitfähigkeit. Der niederohmige
Wannenanschluß 2 ist mit der Oberfläche der Wanne 3 durch ein
Tiefdiffusionsgebiet 7 (zusammenhängende Zone 7) hoher
Leitfähigkeit verbunden. Die gesamte Anordnung wird durch
eine Isolationsschicht 6 von anderen Bauelementen isoliert.
Das Tiefdiffusionsgebiet 7 sowie die Isolationsschicht 6
wurden gemäß einem der erfindungsgemäßen Verfahren erzeugt.
Die Isolationsschicht 6 wurde dabei so strukturiert, daß über
dem die DMOS-Transitoranordnung ringförmig umschließenden
Tiefdiffusionsgebiet 7 Oxidbrücken 30 (siehe Fig. 8)
vorgesehen sind, über die in einem späteren Verfahrensschritt
eine Halbleiterschicht 12 geführt wurde.
Mit dem nächsten Schritt erfolgte die Erzeugung einer
Isolierschicht 11, beispielsweise als thermisch erzeugtes
Siliziumoxid. Diese Schicht erfüllt die Funktion einer
Gateisolation. Danach wurde eine Halbleiterschicht 12
aufgebracht, beispielsweise eine Polysiliziumsschicht. Die
Schicht 12 wurde auf hohe Leitfähigkeit mittels Ofenbelegung
dotiert. Aus dieser Schicht wird das Gate der DMOS-
Transistoranordnung erzeugt.
Im nächsten Schritt wurde auf die Halbleiterschicht eine
zweite Isolierschicht 13 bevorzugt eine thermische
Siliziumoxidschicht aufgebracht. Auf der zweiten
Isolierschicht 13 wurde dann eine weitere Isolierschicht 14
bevorzugt eine TEOS-Schicht erzeugt. Die Doppelschicht 13, 14
aus dem thermischen Oxid 13 und dem TEOS-Oxid 14, wurde
anschließend mittels einer Standardfototechnik strukturiert
und anisotrop geätzt.
Unter Verwendung der ersten Isolierschicht 13, 14 als Maske
wurde nachfolgend die Halbleiterschicht 12 anisotrop geätzt.
Im nächsten Schritt erfolgte die Implantation eines p-dotier
ten Dotierstoffes 15 mittlerer Leitfähigkeit in das Halblei
termaterial.
Nach dem Eintreiben der p-dotierten Schicht 15 erfüllt diese
Zone im Ausführungsbeispiel die Funktion des Body der DMOS-
Transistoranordnung. Die für die Implantation vorwendete
Fototechnik war eine Standard-Lack-Fototechnik.
Mittels einer weiteren Standard-Lack-Fototechnik wurden in
dem Halbleitermaterial n-dotierte Zonen 16 hoher Leitfähig
keit implantiert und eingetrieben. Die n-dotierten Zonen 16
erfüllen die Funktion der Sourcebereiche der DMOS-
Transistoranordnung. Im Anschluß an das Eintreiben der n-dotierten
Schichten 16 erfolgte das Aufbringen einer zweiten
Isolationsschicht 17. Die zweite Isolierschicht ist
vorzugsweise ein Phosphor- oder Bor-haltiges Oxid und hat
eine ähnliche Dicke wie die erste Isolierschicht bzw. wie die
Summe der Sandwichschichten 13 und 14. Die zweite Isolier
schicht kann beispielsweise eine Borphosphorsilikat
glasschicht sein. Anschließend kann die Schicht 17 in einem
Ofenprozeß verdichtet werden, wobei die Schicht nicht stark
verfließen sollte.
Als nächstes erfolgte eine Strukturierung der zweiten
Isolierschicht mit Hilfe einer weiteren Fototechnik und einer
anisotropen Ätzung bis zur Halbleiteroberfläche. Das
bedeutet, daß der Ätzschritt auf der Halbleiteroberfläche
stoppt. Unter Verwendung der so erzeugten Struktur der
Schicht 17 im Bereich des zu erzeugenden Kontaktes als Maske
wurde anschließend das Halbleitermaterial geätzt. Der
entstehende Graben 10 hat aufgrund des durch die Schicht 17
gebildeten Spacers 18 einen festen Abstand zur strukturierten
Halbleiterschicht 12, d. h. zur Polysiliziumkante.
Danach wurde als dritter Dotierstoff eine p-Dotierung 25
hoher Dosis in das Halbleitermaterial, d. h. in den Boden des
erzeugten Siliziumgrabens implantiert. Die Funktion dieses
Schrittes ist die Reduzierung der Kontaktwiderstände. Die
Maskierung bei diesem Schritt erfolgte wiederum durch die
zweite Isolierschicht 17. Im nächsten Schritt wurde
ganzflächig eine Metallisierungsschicht 19, beispielsweise
aus Aluminium aufgebracht und strukturiert. Die Funktion
dieser Schicht ist die Kontaktierung des Halbleitermaterials
bzw. die Funktion einer Leitbahn. Die sich daraus ergebende
Situation ist in Fig. 4 gezeigt.
Bei der in Fig. 7 gezeigten Transistoranordnung sind mehrere
Gatebereiche 11 vorgesehen, um zu gewährleisten, daß ein
vorgegebener, möglichst großer Strom geschaltet werden kann.
Um eine möglichst platzsparende Anordnung der Gatebereich zu
ermöglichen, sind, wie aus Fig. 5 ersichtlich, die
Gatebereiche über eine vorgegebene Fläche regelmäßig
angeordnet. Die Anordnung der Gatebereiche wird dabei von dem
Tiefdiffusionsgebiet 7 vollständig umgeben.
Aus Gründen der Übersichtlichkeit zeigt Fig. 8 die DMOS-
Transistoranordnung in der Herstellungsphase, nachdem die
Halbleiterschicht 12 sowie die Isolierschichten 13 und 14
aber bevor die zweite Isolierschicht 17 sowie die
Metallisierungsschicht 19 aufgebracht und strukturiert worden
sind.
Damit der Strom durch die Transistoranordnung gesteuert
werden kann, ist es erforderlich, von außen an die
Halbleiterschicht 12 (Gateelektrode) eine Spannung anlegen zu
können. Daher wird die Halbleiterschicht auf einer Seite der
Transistoranordnung über das Tiefdiffusionsgebiet 7 geführt.
Um eine sichere Funktion der Transistoranordnung zu
gewährleisten, müssen das Tiefdiffusionsgebiet 7 und die
Halbleiterschicht 12 vollständig voneinander isoliert sein.
Aus diesem Grund sind bei der DMOS-Transitoranordnung das
Tiefdiffusionsgebiet 7 und die Isolationsschicht 6 gemäß dem
erfindungsgemäßen Verfahren erzeugt worden, so daß
Oxidbrücken 30 aus der Isolationsschicht 6 bereitgestellt
sind, die sich über das Tiefdiffusionsgebiet 7 erstrecken und
über die die Halbleiterschicht 12 geführt wird. Die
Oxidbrücken 30 aus der Isolationsschicht 6 besitzen eine
ausreichende Dicke, so daß sichere Isolation der
Halbleiterschicht 12 gegenüber dem Tiefdiffusionsgebiet 7
gewährleistet ist. Ein Ausweichen auf eine höhere
Metallisierungsebene zum Anschluß der Gateelektroden kann
somit vermieden werden.
Das Tiefdiffusionsgebiet 7 (zusammenhängende Zone 7) soll
insbesondere negative Effekte verringern, die sich durch
einen parasitären pnp-Transistor ergeben könnten (p-dotierten
Schicht 15, n-dotierter Halbleiterbereich 3, p-dotierte
Bereiche 4a, 4b sowie 5a und 5b). Um die Wirkung des
Tiefdiffusionsgebiets 7 auch dort zu gewährleisten, wo
aufgrund der Oxidbrücken 30 die Dotierstoffkonzentration
innerhalb des Tiefdiffusionsgebiets 7 geringer ist, kann das
Tiefdiffusionsgebiet 7 an diesen Stellen dicker ausgebildet
werden.
Daher ist in Fig. 9 der mittlere Dotierstoff-Bereich 36 T-förmig
ausgebildet. Dadurch ergibt sich ein in lateraler
Richtung verbreitertes Tiefdiffusionsgebiet 7. Anstatt eines
T-förmig ausgebildeten Dotierstoff-Bereichs 36 kann auch ein
zusätzlicher Dotierstoff-Bereich 41 im wesentlichen parallel
zu den Dotierstoff-Bereichen 36 und benachbart zu den
Oxidbrücken 30 ausgebildet sein, Fig. 10. Es sind auch zwei
zusätzliche Dotierstoff-Bereiche möglich, die parallel und
versetzt zu den Dotierstoff-Bereichen 36 angeordnet sind, so
daß sich die Halbleiterschicht 12 zwischen den verschiedenen
Dotierstoff-Bereichen hindurchwinden muß.
Claims (14)
1. Verfahren zur Erzeugung von überbrückten, dotierten Zonen,
mit den Schritten:
- a) auf einem Halbleiterbereich (3) mit einer vorgegebenen Dotierstoffkonzentration wird eine Siliziumnitridschicht (34) aufgebracht und strukturiert,
- b) eine thermische Oxidation wird durchgeführt, so daß zumindest ein Oxidbereich (6) und zumindest zwei voneinander durch den Oxidbereich (6) getrennte Dotierstoff-Bereiche (36) an der Oberfläche des Halbleiterbereichs (3) entstehen, und
- c) ein Dotierstoff (37) wird in die Dotierstoff-Bereiche (36) an der Oberfläche des Halbleiterbereichs (3) eingebracht und in den Halbleiterbereich (3) eingetrieben, so daß in dem Halbleiterbereich (3) eine zusammenhängende Zone (7) entsteht, deren Dotierstoffkonzentration größer als das zehnfache der Dotierstoffkonzentration des Halbleiterbereichs (3) ist.
2. Verfahren zur Erzeugung von überbrückten, dotierten Zonen,
mit den Schritten:
- a) auf einem Halbleiterbereich (3) mit einer vorgegebenen Dotierstoffkonzentration wird eine Siliziumnitridschicht (34) aufgebracht und strukturiert,
- b) ein Dotierstoff (37) wird in einen nitridfreien Bereich (40) an der Oberfläche des Halbleiterbereichs (3) eingebracht, und
- c) eine thermische Oxidation wird durchgeführt, wodurch zumindest ein Oxidbereich (6) entsteht und der Dotierstoff in den Halbleiterbereich (3) eingetrieben wird, so daß zumindest zwei voneinander durch den Oxidbereich (6) getrennte Dotierstoff-Bereiche (36) an der Oberfläche des Halbleiterbereichs (3) gebildet werden und in dem Halbleiterbereich (3) eine zusammenhängende Zone (7) entsteht, deren Dotierstoffkonzentration größer als das zehnfache der Dotierstoffkonzentration des Halbleiterbereichs (3) ist.
3. Verfahren nach Anspruch 1 oder 2,
dadurch gekennzeichnet, daß vor dem
Aufbringen der Siliziumnitridschicht auf dem
Halbleiterbereich (3) eine Siliziumoxidschicht erzeugt wird.
4. Verfahren nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet, daß nach der
thermisch Oxidation die Siliziumnitridschicht entfernt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet, daß die
Dotierstoffkonzentration der zusammenhängenden Zone (7)
größer als das hundertfache der Dotierstoffkonzentration des
Halbleiterbereichs (3) ist.
6. Verfahren nach einem der Ansprüche 1 bis 5,
dadurch gekennzeichnet, daß die
Dotierstoffkonzentration in der zusammenhängenden Zone (7) an
jeder Stelle größer als 0,1%, bevorzugt größer als 10% des
Maximalswerts der Dotierstoffkonzentration in der
zusammenhängenden Zone (7) ist.
7. Verfahren nach einem der Ansprüche 1 bis 6,
dadurch gekennzeichnet, daß die
zusammenhängende Zone (7) ringförmig ausgebildet ist.
8. Halbleiterprodukte, insbesondere integriertes
Halbleiterprodukt, mit
einem Halbleiterbereich (3), welcher eine vorgegebene Dotierstoffkonzentration aufweist,
zumindest zwei voneinander durch einen Oxidbereich (6) getrennten Dotierstoff-Bereiche (36) an der Oberfläche des Halbleiterbereichs (3), und
einer zusammenhängenden Zone (7), die in dem Halbleiterbereich (3) die getrennte Dotierstoff-Bereiche (36) an der Oberfläche des Halbleiterbereichs (3) verbindet und deren Dotierstoffkonzentration größer als das zehnfache der Dotierstoffkonzentration des Halbleiterbereichs (3) ist.
einem Halbleiterbereich (3), welcher eine vorgegebene Dotierstoffkonzentration aufweist,
zumindest zwei voneinander durch einen Oxidbereich (6) getrennten Dotierstoff-Bereiche (36) an der Oberfläche des Halbleiterbereichs (3), und
einer zusammenhängenden Zone (7), die in dem Halbleiterbereich (3) die getrennte Dotierstoff-Bereiche (36) an der Oberfläche des Halbleiterbereichs (3) verbindet und deren Dotierstoffkonzentration größer als das zehnfache der Dotierstoffkonzentration des Halbleiterbereichs (3) ist.
9. Halbleiterprodukt nach Anspruch 8,
dadurch gekennzeichnet, daß der
Oxidbereich (6) ein Locosoxidbereich ist.
10. Halbleiterprodukt nach Anspruch 8 oder 9,
dadurch gekennzeichnet, daß die
Dotierstoffkonzentration der zusammenhängenden Zone (7)
größer als das hundertfache der Dotierstoffkonzentration des
Halbleiterbereichs (3) ist.
11. Halbleiterprodukt nach einem der Ansprüche 8 bis 10,
dadurch gekennzeichnet, daß die
Dotierstoffkonzentration in der zusammenhängenden Zone (7) an
jeder Stelle größer als 0,1%, bevorzugt größer als 10% des
Maximalswerts der Dotierstoffkonzentration in der
zusammenhängenden Zone (7) ist.
12. Halbleiterprodukt nach einem der Ansprüche 8 bis 11,
dadurch gekennzeichnet, daß die
zusammenhängende Zone (7) ringförmig ausgebildet ist.
13. Halbleiterprodukt nach einem der Ansprüche 8 bis 12,
dadurch gekennzeichnet, daß einer der
Dotierstoffbereiche (36) T-förmig ausgebildet ist.
14. Halbleiterprodukt nach einem der Ansprüche 8 bis 12,
dadurch gekennzeichnet, daß zumindest
ein weiterer Dotierstoffbereich (41) im wesentlichen parallel
zu den Dotierstoffgebieten (36) und benachbart zu der
Oxidbrücke (30) ausgebildet ist.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19709002A DE19709002A1 (de) | 1997-03-05 | 1997-03-05 | Verfahren zur Erzeugung von überbrückten, dotierten Zonen |
US09/035,385 US6043531A (en) | 1997-03-05 | 1998-03-05 | Method for producing bridged, doped zones |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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DE19709002A DE19709002A1 (de) | 1997-03-05 | 1997-03-05 | Verfahren zur Erzeugung von überbrückten, dotierten Zonen |
Publications (1)
Publication Number | Publication Date |
---|---|
DE19709002A1 true DE19709002A1 (de) | 1998-09-24 |
Family
ID=7822335
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19709002A Ceased DE19709002A1 (de) | 1997-03-05 | 1997-03-05 | Verfahren zur Erzeugung von überbrückten, dotierten Zonen |
Country Status (2)
Country | Link |
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US (2) | US6043531A (de) |
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8131 | Rejection |