DE19719699A1

DE19719699A1 - Verfahren zur Bildung eines dynamischen Speichers mit hoher Dichte und wahlfreiem Zugang

Info

Publication number: DE19719699A1
Application number: DE19719699A
Authority: DE
Inventors: Shih-Wei Sun; Tri-Rung Yew
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 1997-01-21
Filing date: 1997-05-09
Publication date: 1998-11-12
Also published as: FR2763174B1; SG67386A1; FR2763174A1; GB2324408A; US6010931A; GB9707790D0; JPH10321814A; GB2324408A8; NL1006172C2

Description

Hintergrund der Erfindung Gebiet der Erfindung

Die vorliegende Erfindung betrifft die Bildung von integrierten Schaltungen mit hoher Dichte und insbesondere die Bildung von dynamischen Speichern mit hoher Dichte und wahlfreiem Zugang.

Beschreibung des Standes der Technik

Es gibt einen kontinuierlichen Trend zu der Erhöhung der Speicherdichte von integrierten Speicherschaltungen, um höhere Niveaus von Datenspeichern auf einem einzigen Chip zur Verfügung zu stellen. Speicher mit einer höheren Dichte stellen einen Speicher zur Verfügung, der im allgemeinen kompakter und oft billiger bei einer Berechnung auf Bitbasis ist als die gleiche Menge von Speichern, die auf mehreren Chips zur Verfügung gestellt werden. Es war im allgemeinen möglich, diese höheren Speicherniveaus mit gleichen oder besseren Leistungsniveaus im Vergleich zu den früheren, weniger dichteren Speicherchips zur Verfügung zu stellen. Geschichtlich wurde die Dichte von integrierten Schaltungseinrichtungen teilweise durch die Verringerung der Größe von Strukturen erhöht, wie z. B. Drahtleitungen und Transistoren, als auch durch die Verringerung der Trennung zwischen den Strukturen, die eine integrierte Schaltungseinrichtung ausmachen. Die Verringerung der Größe von Schaltungsstrukturen wird generell als Reduzierung der "Designregeln" bezeichnet, die für die Herstellung von integrierten Schaltungseinrichtungen verwendet werden.

In dynamischen Speichern mit wahlfreiem Zugang (DRAMs) werden Informationen normalerweise durch wahlweises Laden oder Entladen von jedem Kondensator von einer Gruppierung von Kondensatoren gespeichert, die auf der Oberfläche von einem Halbleitersubstrat gebildet sind. Meistens wird ein einzelnes Bit von einer binären Information in jedem Kondensator gespeichert, indem ein entladener Kondensatorzustand einer logischen NULL zugeordnet wird und ein entladener Kondensator einer logischen EINS zugeordnet wird. Der Oberflächenbereich der Elektroden der Speicherkondensatoren bestimmt die Ladungsmenge, die auf jedem der Kondensatoren für eine gegebene Betriebsspannung für die Elektrodentrennung, die zuverlässig hergestellt werden kann, und für die dielektrische Konstante von dem Kodensatordielektrikum, das normalerweise zwischen den Elektroden von den Ladungsspeicherkondensatoren verwendet wird, gespeichert werden kann. Lese- und Schreibvorgänge werden in dem Speicher ausgeführt, indem wahlweise der Ladungsspeicherkondensator mit einer Bitleitung gekoppelt wird, um entweder Ladung auf oder von dem Ladungsspeicherkondensator zu übertragen. Das wahlweise Koppeln von dem Ladungsspeicherkondensator mit der Bitleitung wird normalerweise unter Verwendung eines Übertragungs-Feldeffekttransistors (FET) ausgeführt. Der Bitleitungskontakt wird normalerweise mit einer der Source/Drain-Elektroden von dem Übertragungs-FET gemacht, und der Ladungsspeicherkondensator wird normalerweise in Kontakt mit der anderen der Source/Drain-Elektroden von dem Übertragungs-FET gebildet. Wortleitungssignale werden dem Gate des FETs zugeführt, um eine Elektrode von dem Ladungsspeicherkondensator durch den Übertragungs-FET mit dem Bitleitungskontakt zu verbinden, um die Übertragung von Ladung zwischen dem Ladungsspeicherkondensator und der Bitleitung zu vereinfachen.

Fig. 1 zeigt in schematischer Schnittansicht zwei Speicherzellen eines DRAM's in einem Zwischenzustand der Herstellung. Die dargestellten DRAM-Zellen sind auf einem P-Typ-Substrat 10 gebildet und umfassen Feldoxidbereiche 12, um eine Isolation von anderen angrenzenden Speicherzellen zur Verfügung zu stellen. Eine Gateoxidschicht 14 wird durch thermische Oxidation auf dem aktiven Bereich der Einrichtung zwischen den Feldoxidationsbereichen gebildet, und Polysilizium-Gate-Elektroden 16 sind auf der Gateoxidschicht 14 gebildet. Die zwei Gate-Elektroden 16, die in Fig. 1 dargestellt sind, werden als unabhängige Übertragungs-FETs für die zwei dargestellten Speicherzellen dienen. Polysilizium-Gate-Elektroden 16 werden durch die Ablagerung einer Schicht von nicht-dotiertem Polysilizium über das Substrat gebildet, wobei dies normalerweise unter der Verwendung von chemischer Niederdruck-Dampfablagerung (LPCVD) geschieht, und dann werden Verunreinigungen in das Polysilizium implantiert und die Verunreinigungen aktiviert, um die Polysiliziumschicht leitend zu machen. Die Gate-Elektroden werden dann unter Verwendung von herkömmlichen fotolithografischen Techniken strukturiert. Eine Schicht Siliziumoxid 18 wird über den Polysilizium-Gatelektroden 16 zur Verfügung gestellt, um die Gate-Elektroden in den folgenden Verarbeitungsschritten zu schützen, und oft, um als Ätzstop für nachfolgende Ätzschritte zu dienen. Seitenwandoxid-Zwischenlagen-Strukturen 20 werden angrenzend an die Gate-Elektroden gebildet, wenn ein zweistufiger Implantationsprozeß (im folgenden diskutiert) für die Bildung der Source/Drainbereiche verwendet wird. Gleichzeitig zu der Bildung der Gate-Elektroden 16 werden Drahtleitungen 22, die die unterschiedlichen Gate-Elektroden verbinden, auf den Feldoxidbereichen 12 gebildet. Da die Drahtleitungen normalerweise in dem Prozeß gebildet werden, der verwendet wird, um die Gate-Elektroden 16 zu bilden, haben die Drahtleitungen eine ähnliche Struktur wie die Gate-Elektroden. Wie dargestellt, umfassen die Drahtleitungen normalerweise Polysiliziumschichten 22, die von Oxidschichten 24 zugedeckt sind, mit Seitenwandoxid-Zwischen lagen-Strukturen 26, die auf beiden Seiten der Polysilizium-Draht leitungen 22 gebildet worden sind.

Dotierte Source/Drainbereiche 28, 30 und 32 werden auf beiden Seiten der Polysilizium-Gate-Elektroden 16 gebildet, um die Kanalbereiche von den Übertragungs-FETs zu definieren. Der Source/Drainbereich 30, der für die Übertragungs-FETs gleich ist, wird als die Bitleitung für die zwei dargestellten Übertragungs-FET's dienen. Leicht dotierte Drainstrukturen (LDD) werden oft in kleinen Designregeln-Speichertransistoren des Typs verwendet, der in erster Linie in modernen Speicher- und Logikeinrichtungen verwendet wird. LDD-Source/Drain bereiche 28, 30 und 32 werden normalerweise in einem Zweistufenprozeß gebildet, der mit einer Implantation auf einem relativ niedrigen Dotierungsniveau beginnt, die zu den Polysilizium-Gate-Elektroden 16 selbst-ausgerichtet gemacht wird. Ein Zwischenlagenoxidbereich 20 wird dann auf beiden Seiten der Gate-Elektroden 16 gebildet, indem zuerst mittels chemischer Dampfablagerung (CVD) eine Schicht von Siliziumoxid über der Einrichtung abgelagert wird und dann die Oxidschicht anisotroph zurückgeätzt wird, um das Substrat über den Source/Drainbereichen 28, 30 und 32 freizulegen. Das Zurückätzen der CVD-Oxidschicht erzeugt die Zwischenlagen-Oxid bereiche 20 auf beiden Seiten der Polysilizium-Gate-Elektroden 16 und auf beiden Seiten der Polysilizium-Drahtleitungen 20. Nach dem Zurverfügungstellen der Zwischenlagen-Oxidbereiche 20 auf beiden Seiten der Polysilizium-Gate-Elektroden 16 wird eine zweite Schwerere-Ionenimplantation in die Source/Drainbereiche 28, 30 und 32 ausgeführt, die mit den Zwischenlagen-Oxidregionen 20 selbst- ausgerichtet ist.

Nach der Bildung der Übertragungs-FETs der DRAM-Zellen geht die Verarbeitung mit der Bildung der Ladungsspeicher kondensatoren weiter, indem zuerst in der Struktur von Fig. 1 eine Schicht 34 aus einem isolierenden Material, wie z. B. CVD-Siliziumoxid, abgelagert wird. Die sich ergebende Struktur ist in Fig. 2 gezeigt. Durch herkömmliche Fotolithografie werden Öffnungen 36 durch die Siliziumoxidschicht 34 gebildet, um die Source/Drainbereiche 28, 32 des Substrats freizulegen. Im folgenden wird mit Verweis auf Fig. 3 eine Schicht aus undotiertem Polysilizium 38 mittels chemischer Niederdruck-Dampfablagerung (LPCVD) über der Oberfläche der Einrichtung und innerhalb der Öffnungen 36 in Kontakt mit den Source/Drainbereichen 28, 32 abgelagert. Die Polysiliziumschicht 38 bildet den letzten Teil der unteren Elektrode des Ladungsspeicher-Kondensator der DRAM-Speicherzellen. Die Schicht ist in situ oder mittels Ionenimplantation und Ausglühen dotiert, und dann werden die unteren Elektroden 38 mittels Fotolithografie definiert. Eine dielektrische Kapazitätsschicht, wie z. B. eine Zwei schicht-Struktur aus Siliziumnitrid und Siliziumoxid, wird über der Oberfläche der unteren Elektroden 38 zur Verfügung gestellt. Dann werden untere Kondensatorelektroden mittels Ablagerung, Dotierung und der Strukturierung einer Schicht aus Polysilizium gebildet, wie allgemein üblich bekannt.

Die Verarbeitung wird mit einer Deck-Ablagerung einer Schicht aus einem Zwischenlagen-dielektrischen Material, wie z. B. einem dotierten Glas, das mittels atmosphärischer CVD von einem TEOS-Quellgas aufgebracht wird, über der DRAM-Struktur fortgeführt. Eine Bitleitungskontakt-Öffnung wird durch die dielektrische Schicht mittels herkömmlicher Fotolithografie gebildet, um den gemeinsamen Source/Drain-Kontakt 30 beizulegen. Ein Bitleitungskontakt bestehend aus einer oder mehreren Schichten von Metall, das mittels Spatterung oder CVD über der Einrichtung und in Kontakt mit einem gemeinsamen Source/Drainbereich 30 aufgebracht wird, wird üblicherweise innerhalb der Bitleitungs-Kontaktöffnung gebildet. Die Bitleitung wird dann strukturiert und es werden weitere Verarbeitungsschritte ausgeführt, um die Einrichtung zu vollenden.

Eine Reduzierung der Designregeln, die verwendet werden, um die Einrichtung innerhalb eines hochdichten DRAMs zu bilden, erhöht die Anforderungen an viele der Strukturen, die in den Fig. 1 bis 3 dargestellt sind, und an die Verarbeitungstechniken, die verwendet werden, um die Strukturen zu bilden. Es ist deshalb wünschenswert, leicht handhabbarere und zuverlässigere Verfahren zur Bildung eines DRAMs zur Verfügung zu stellen.

Zusammenfassung der bevorzugten Ausführungsformen

Ein Aspekt der vorliegenden Erfindung ist, ein Verfahren zur Verfügung zu stellen, um ein DRAM auf einem Substrat zu bilden, das Isolationsstrukturen für Einrichtungen aufweist, die darauf gebildet worden sind, wo ein aktiver Bereich einer Einrichtung zwischen den Isolationsstrukturen einer Einrichtung definiert wird. Eine Isolierungsschicht wird auf dem Substrat über dem aktiven Bereich einer Einrichtung zur Verfügung gestellt und erste und zweite Übertragungstransistoren werden auf dem aktiven Bereich einer Einrichtung zur Verfügung gestellt, wobei der erste Übertragungstransistor eine erste Gate-Elektrode über der Isolierungsschicht aufweist, und erste und zweite Source/Drainbereiche in dem Substrat gebildet sind, wobei der zweite Übertragungstransistor eine zweite Gate-Elektrode über der Isolierungsschicht aufweist, wobei der zweite Source/Drainbereich und ein dritter Source/Drainbereich in dem Substrat gebildet sind. Die ersten und zweiten Übertragungstransistoren teilen sich den zweiten Source/Drainbereich. Eine Ätzstoppschicht ist über den ersten und zweiten Gate-Elektroden und über den ersten, zweiten und dritten Source/Drainbereichen zur Verfügung gestellt. Eine dielektrische Schicht, die ungleich der Ätzstoppschicht ist, wird über der Ätzstoppschicht gebildet. Das Verfahren fährt fort, indem durch die dielektrische Schicht über dem zweiten Source/Drainbereich geätzt wird, Stoppen des Ätzprozesses auf der Ätzstoppschicht, Ausführen eines weiteren Ätzprozesses, um durch die Ätzstoppschicht zu ätzen und dann mit der Bildung eines Bitleitungskontaktes zu dem zweiten Source/Drainbereich. Die dielektrische Schicht wird von über dem dritten Source/Drainbereichs weggeätzt. Dieser Ätzprozeß wird auf der Ätzstoppschicht gestoppt und ein weiterer Ätzprozeß ätzt durch die Ätzstoppschicht, und dann wird ein Ladungsspeicherkondensator mit einer Elektrode, die mit dem dritten Source/Drainbereich verbunden ist, gebildet.

Ein anderer Aspekt der vorliegenden Erfindung bildet ein DRAM auf einem Substrat, das Einrichtungs-Isolations-Strukturen aufweist, und einen aktiven Bereich einer Einrichtung zwischen den Isolationsstrukturen einer Einrichtung definiert hat. Eine Isolierungsschicht wird auf dem Substrat über dem aktiven Bereich einer Einrichtung zur Verfügung gestellt, und ein Übertragungstransistor wird auf dem aktiven Bereich einer Einrichtung gebildet, wobei der Übertragungstransistor eine erste Gate-Elektrode über der Isolierungsschicht aufweist, und erste und zweite Source/Drainbereiche, die in dem Substrat gebildet worden sind. Eine Ätzstoppschicht wird über der ersten Gate-Elektrode über den ersten und zweiten Source/Drainbereichen zur Verfügung gestellt, und eine dielektrische Schicht, die sich von der Ätzstoppschicht unterscheidet, wird über der Ätzstoppschicht gebildet. Die Oberfläche der dielektrischen Schicht wird geglättet und dann wird gemäß dem Verfahren durch die geglättete Oberfläche der dielektrischen Schicht oberhalb des ersten Source/Drainbereichs geätzt und der Ätzprozeß auf der Ätzstoppschicht gestoppt. Ein weiterer Ätzvorgang ätzt durch die Ätzstoppschicht und bildet dann einen Bitleitungskontakt zu dem ersten Source/Drainbereich. Die geglättete Oberfläche der dielektrischen Schicht wird oberhalb des zweiten Source/Drainbereichs geätzt und das Verfahren geht weiter, indem der Ätzprozeß auf der Ätzstoppschicht gestoppt wird und ein weiterer Ätzprozeß ausgeführt wird, um durch die Ätzstoppschicht zu ätzen und dann einen Ladungsspeicherkondensator mit einer Elektrode, die mit dem zweiten Source/Drainbereich verbunden ist, zu bilden.

In einer besonderen Ausführungsform der vorliegenden Erfindung wird die Oberfläche der dielektrischen Schicht mittels chemisch-mechanischer Aufbereitung geglättet.

Kurze Beschreibung der Figuren

Fig. 1 bis 3 stellen Schritte des herkömmlichen Verfahrens zur Formung eines DRAMs dar.

Fig. 4 bis 11 stellen Schritte zur Formung eines DRAMs gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung dar.

Detaillierte Beschreibung der bevorzugten Ausführungsformen

Die Verwendung von geschichteten Kondensatorstrukturen sowie andere Aspekte der Struktur und Herstellung eines DRAMs mit hoher Dichte, wie das, das teilweise fertig in Fig. 3 dargestellt ist, bringt bemerkenswerte Veränderungen in die Topografie auf der Oberfläche eines DRAMs, besonders in Zwischenschritten des Herstellungsprozesses. Die Existenz solcher Variationen auf der Oberfläche einer Einrichtung kann folgende Verarbeitungsschritte auf der Einrichtung schwerer und ungenauer gestalten. Zum Beispiel kann die ungerade Oberfläche der Einrichtung von Fig. 2 Verzeichnungen in den fogolithografischen Schritten, die über der Oberfläche der Einrichtung von Fig. 2 ausgeführt werden, bringen. Hochauflösende Stepper von dem Typus, der für Fotolithografie in der Herstellung von hochdichten Speichern verwendet wird, haben beschränkte Feldtiefen. Dadurch, wenn eine Fotoresistschicht belichtet wird, um eine Maske über einer unebenen Oberfläche, wie der, die in Fig. 2 dargestellt ist, zu bilden, können die Oberflächenvariationen bewirken, daß Abschnitte von dem von dem Stepper projizierten Bild innerhalb der Fotoresistschicht außer Fokus sind. Das von dem Stepper projizierte Licht zur Belichtung des Fotoresists kann dadurch in verschiedenen Tiefen innerhalb der Fotoresistschicht unscharf sein. Die verzerrte Belichtung der Fotoresistschicht kann eine verzerrte Maske bilden und die Verwendung von solch einer verzerrten Maske für einen Ätz- und anderen Prozeß kann Strukturen erzeugen, die eine ungewünschte, verzerrte Form aufweisen. Dadurch ist es wünschenswert, eine nicht in signifikanter Weise ungleiche (d. h. im Vergleich zu der Feldtiefe von dem Stepper) Oberfläche auf der Einrichtung während zwischenschritten des Herstellungsprozesses zu haben.

Ein anderer nachteiliger Aspekt von Oberflächentopografien bei zwischenschritten bei der Verarbeitung der Einrichtung ist, daß einige auf der Oberfläche der Einrichtung aufgebrachte Schichten beträchtliche Unterschiede in der Dicke aufweisen können. Solche Dickenunterschiede können einen nachteiligen Einfluß auf Ätzschritte haben. Mit einem weiteren Verweis zu Fig. 2 wird nach der Bildung von Kontaktlöchern durch die Isolierungsschicht 34 eine Polysiliziumschicht 38 über der Oberfläche der Einrichtung aufgebracht. Dieses zweite Polysiliziumniveau wird strukturiert, um zumindest einen Bereich der unteren Elektrode von einem Kondensator zu bilden. Polysilizium wird normalerweise unter der Verwendung von chemischer Niederdruck-Dampfablagerung (LPCVD) in einer im wesentlichen konformen Art und Weise aufgebracht. Die Seitenverhältnisse von gewissen Zwischenräumen zwischen Strukturen auf der Oberfläche der Einrichtung von Fig. 2 sind ausreichend, so daß die Zwischenräume vollkommen ausgefüllt sind und die Oberfläche der Polysiliziumschicht über den Zwischenräumen relativ glatt ist. Dementsprechend ist die Polysiliziumschicht 38 über den Zwischenräumen besonders dick, wie z. B. die eine zwischen den zwei Drahtleitungen 22.

Nach der Fotolithografie, um eine Maske über der Polysiliziumschicht zu bilden, wird das Ausmaß der unteren Kondensatorelektrode 38 (Fig. 3) durch Ätzen unter Verwendung eines anisotrophen Ätzprozesses definiert, wie z. B. Plasmaätzen unter Verwendung einer von HCl und HBr stammenden Ätze. Wenn es beträchtliche Unterschiede in der Dicke von der zu ätzenden Polysiliziumschicht gibt, ist es normalerweise notwendig, ausreichend lang zu ätzen, um den dicksten freigelegten Bereich der Polysiliziumschicht zu entfernen. Diese Ätzdauer ist unnötig lang für die meisten Polysiliziumschichten. Dementsprechend ist solch ein überätzender Prozeß nicht wünschenswert, da dieser den Durchsatz des Verarbeitungsprozesses reduziert. Das Überätzen, das verwendet wird, um den dicksten Bereich der Polysiliziumschicht abzutragen, ist des weiteren nicht wünschenswert, da dies zu einer Schädigung der Strukturen unter den dünneren Bereichen der Polysiliziumschicht führen kann. Andererseits können, wenn die Ätzzeit nicht ausreichend ist, Stringer aus nichtgeätztem Polysilizium auf der Oberfläche der Einrichtung zurückbleiben. Ein solcher Stringer ist mit der Bezugsziffer 40 in Fig. 3 bezeichnet. Stringer, die auf der Oberfläche der Einrichtung in Zwischenstufen des Herstellungsprozesses zurückgelassen werden, können als elektrische Kurzschlüsse in der fertigen Einrichtung wirken, und sind somit nicht wünschenswert.

Gewisse Ausführungsformen der vorliegenden Erfindung stellen besser geglättete Oberflächen zur Verfügung, auf denen nachfolgende Verarbeitungsschritte ausgeführt werden können. Zum Beispiel kann eine dicke Oxidschicht über den Übertragungs-FETs aufgebracht werden und dann kann chemisch mechanisches Glätten (CMP) verwendet werden, um eine glatte Oberfläche für weitere Verarbeitungsschritte zur Verfügung zu stellen. In diesen Ausführungsformen werden Öffnungen durch die geglättete Oxidschicht zu einem Source/Drainbereich von dem Übertragungs-FET gebildet, und die untere Kondensatorelektrode wird innerhalb der Öffnung und teilweise auf der Oberfläche der geglätteten Oxidschicht gebildet. Diese Ausführungsformen der Erfindung stellen eine verbesserte Planarität (Glattheit) zur Verfügung, die besser für hochauflösende Fotolithografie und für besser kontrollierte Ätzprozesse geeignet ist, als die ungerade Oberfläche der in den Fig. 1 bis 3 dargestellten Strukturen.

Bei der Bildung von DRAMs mit hoher Dichte ist es im allgemeinen notwendig, Kontaktlöcher zu den Source/Drainbereichen von den Übertragungs-FETs für die Bildung von Ladungsspeicherkondensatoren und für Bitleitungskontakte zur Verfügung zu stellen. Zum Beispiel stellen bevorzugte Ausführungsformen eines DRAMs gemäß der vorliegenden Erfindung eine dicke Oxidschicht über den Übertragungs-FETs zur Verfügung, glätten die dicke Oxidschicht und bilden dann untere Kondensatorelektroden und Bitleitungskontakte auf und innerhalb dicken Abschnitten der geglätteten Oxidschicht. Ein anderer Aspekt der vorliegenden Erfindung stellt ein DRAM zur Verfügung, das eine Ätzstoppschicht über dem Übertragungs-FET und über den Source/Drainbereichen der FETs und unterhalb der dicken Oxidschicht, die den Übertragungs-FET bedeckt, umfaßt. Diese Ätzstoppschicht kann verwendet werden, um selbst ausgerichtete Kontakte für die untere Kondensatorelektrode und den Bitleitungskontakt zu bilden. Es ist verständlich, daß diese Aspekte der vorliegenden Erfindung besonders geeignet für die Verwendung mit den Ausführungsformen der vorliegenden Erfindung sind, die eine geglättete Oxidschicht über den Übertragungs-FETs zur Verfügung stellen, bevor die untere Kondensatorelektrode und ein Bitleitungskontakt gebildet werden.

Es werden nun besonders bevorzugte Ausführungsformen der vorliegenden Erfindung mit Verweis auf die Fig. 4 bis 11 beschrieben. Es wird darauf hingewiesen, daß, obwohl die folgende Beschreibung eine "Bitleitung über einem Kondensator" DRAM-Struktur beschreibt, Aspekte der vorliegenden Erfindung auch Anwendung in "Kondensator über einer Bitleitung" Struktur finden. In Fig. 4 ist ein kleiner Abschnitt eines DRAMs gemäß einer bevorzugten Ausführungsform der Erfindung in einem Zwischenzustand in dem Herstellungsprozeß dargestellt. Die teilweise fertiggestellte Einrichtung ist auf einem Siliziumsubstrat 50 gebildet, das Isolationsstrukturen 52 für Einrichtung aufweist. In der dargestellten Ausführungsform sind die Isolationsstrukturen 52 für Einrichtungen Feldoxidbereiche, die unter Verwendung eines Standard-Lokaloxidationsprozesses von Silizium (LOCOS) gebildet worden sind. In alternativen Ausführungsformen können die Isolationsstrukturen für Einrichtungen z. B. flache Gräben, die mit einem CVD-Oxid gefüllt sind, sein. Obwohl eine Flach-Gräbenisolation einige Oberflächenunebenheiten, die mit einem herkömmlichen Herstellungsprozeß verbunden sind, verringern würde, wird angenommen, daß die vorliegende Erfindung trotzdem Anwendungen in solch Niederprofileinrichtungen finden wird. Obwohl eine Flach- Gräben-Isolationsstruktur für Einrichtungen ein niedrigeres Profil aufweist, werden Drahtleitungen und Gate-Elektroden immer noch erhebliche Niveaus von Oberflächenungenauigkeiten einführen, die durch Anwendung der vorliegenden Erfindung verringert werden können. Die Isolationsstrukturen 52 für Einrichtungen dienen zum Definieren des aktiven Bereichs, auf dem die Übertragungs-FETs des DRAMs zu bilden sind.

Eine Gateoxidschicht 54 wird auf der Oberfläche des Substrats bis normalerweise zu einer Dicke von ungefähr 30 bis 200 Å mittels eines thermischen Oxidationsprozesses in einer oxygenen Umgebung bei einer Temperatur von 800 bis 1000°C gezüchtet (grown). Eine Schicht aus Polysilizium wird mittels LPCVD über der Oberfläche der Einrichtung bis zu einer Dicke von 100 bis 300 Å und in bevorzugter Art und Weise bis zu einer Dicke von 1500 Å aufgebracht. Die Polysiliziumschicht wird entweder in situ während der Aufbringung dotiert oder mittels Ionenimplantation, typischerweise unter Verwendung von Arsen oder Phosphor (III) in der herkömmlichen Art und Weise. Dann wird eine Schicht aus Metall oder Metall-Silicid über der Oberfläche der Polysiliziumschicht zur Verfügung gestellt. Die Metallschicht ist in bevorzugter Weise Wolframsilicid (WSi_x) oder Titaniumsilicid (TiSi_x) mit einer Dicke von ungefähr 1500 Å, die direkt mittels chemischer Dampfablagerung oder Beschichtung oder anderen physikalischen Dampfablagerungstechniken aufgebracht werden kann. Nachdem die Silicidschicht auf der Polysiliziumschicht zur Verfügung gestellt worden ist, wird eine Schicht aus Siliziumoxid auf der Silicidschicht typischerweise mittels CVD bis zu einer Dicke in der Größenordnung von 500 bis 3000 Å aufgebracht. Diese Oxidschicht schützt die Gate-Elektrode während folgenden Verarbeitungsschritten und kann als ein Ätzstopp in einigen Ausführungsformen der Erfindung verwendet werden.

Die Dreischichtstruktur aus Siliziumoxid über Wolfram oder anderen Siliciden über Polysilizium wird dann unter Verwendung konventioneller Fotolithografie strukturiert, um eine Anordnung von Gate-Elektroden 56 zu bilden, die eine untere Schicht aus Polysilizium 58, die von einer Schicht aus Wolframsilicid 60 bedeckt ist, oder anderen spröden Metallsiliciden, die wiederum von einer Oxidschicht 62 bedeckt sind, umfaßt. Ebenso umfassen die Drahtleitungen 66 eine untere Schicht aus Polysilizium 68, die von einer Schicht aus Wolframsilicid 70 oder anderen spröden Metallsiliciden bedeckt ist, die von der Oxidschicht 72 bedeckt ist. Leicht dotierte Bereiche der Source/Drainbereiche werden mittels Ionenimplantation, die zu den Gate-Elektroden 56 selbst-ausgerichtet ist, gebildet, und Isolationsbereiche 52 für Einrichtungen werden in konventioneller Art und Weise gebildet. Schwerer dotierte Abschnitte der LDD-Source/Drainbereiche werden durch ein erstes Aufbringen einer Schicht aus Isolationsmaterial über die Gate-Elektroden, Zurückätzen, um Abstandhalter auf beiden Seiten der Gate-Elektroden zu bilden, und dem folgenden Implantieren einer zweiten Dosierung von Dotierungsionen auf die Source/Drainbereiche, die selbst-ausgerichtet mit den Abstandshaltern sind, gebildet. Zum Beispiel kann eine Schicht aus Siliziumoxid mittels chemischer Dampfablagerung (CVD) zu einer Dicke von z. B. 100 bis 200 Å aufgebracht werden. Die Siliziumoxidschicht wird dann zurückgeätzt, um Platzhalter 64 entlang den Gate-Elektroden 56 zu bilden, bevorzugterweise durch einen reaktiven Ionenätzprozeß (RIE) unter Verwendung einer Ätze, die Ionen umfaßt, die in einem Plasmaprozeß von CF₄ abgeleitet wurden. Normalerweise wird der Seitenwand-Abstandsstück-Ätzprozeß das Gateoxid von der Oberfläche der Source/Drainbereiche entfernen. Wenn Rückstände von der Gateoxidschicht über den Source/Drainbereichen nach dem Atzen von den Abstandstücken übrigbleiben, ist es zu bevorzugen, daß die Oberfläche der Source/Drainbereichen von solchen Rückständen gereinigt wird, bevor Kondensatorelektroden oder Bitleitungskontakte auf den Source/Drainbereichen gebildet werden. Seitenwand-Ab standsstücke 74 werden normalerweise entlang Drahtleitungen 66 gleichzeitig mit den Seitenwand-Abstandsstücken 64 gebildet, die entlang den Gate-Elektroden gebildet werden. Implantation wird ausgeführt, um die Source/Drainbereiche 80, 82 und 84 der dargestellten FETs fertigzustellen. Unter gewissen Umständen ist es zu bevorzugen, keine LDD-Struktur für die Source/Drainbereiche zu verwenden und statt dessen eine einzige Dotierung zu verwenden, um gleichmäßiger dotierte Source/Drainbereiche zu erzeugen. Für derartige Ausführungsformen ist es nach wie vor zu bevorzugen, daß Seitenwand-Abstandshalter zur Verfügung gestellt werden, um die Seitenwände von den Elektroden vor dem Freilegen zu schützen. Des weiteren ist anzumerken, daß sowohl kompliziertere als auch weniger kompliziertere Gate-Elektroden strukturen und Drahtleitungsstrukturen verwendet werden können. Der Rest der Figuren stellt eine vereinfachte Struktur dar, die eine untere Schicht aus Polysilizium umfaßt, die von einer Schicht aus einem isolierenden Siliziumoxid bedeckt ist.

In Fig. 5 wird eine Schicht 90 aus Ätzstoppmaterial auf die Oberfläche der Einrichtung aufgebracht, wobei normalerweise die Schicht aus Ätzstoppmaterial direkt auf die Oberfläche der Source/Drainbereiche aufgebracht wird oder getrennt von den Source/Drainbereichen durch eine dünne Oxidschicht. Das Ätzstoppmaterial wirkt dergestalt, daß es die Source/Drainbereiche davor schützt, während des Ätzens von Öffnungen durch dicke dielektrische Schichten, die die Source/Drainbereiche bedecken, angeätzt zu werden, und infolgedessen einen erhöhten Widerstand aufweisen. In bevorzugter Art und Weise ist die Ätzstoppschicht 90 eine Schicht aus Siliziumnitrid, die mittels CVD zu einer Dicke von 100 bis 500 Å aufgebracht wird. Die Ätzstoppschicht ist in bevorzugter Art und Weise dünn, um sicherzustellen, daß ein Ätzen der Ätzstoppschicht schnell und mit einer hohen Sicherheit ausgeführt werden kann, um den Ätzprozeß zu stoppen. Die Ätzstoppschicht ist in bevorzugter Art und Weise ausreichend dick, so daß ein Ätzprozeß durch eine dicke (2000 bis 10.000 Å) Schicht aus dielektrischem Material, wie z. B. Siliziumoxid, zuverlässig auf der Ätzstoppschicht 90 gestoppt werden kann. Die Ätzstoppschicht ist in bevorzugter Art und Weise unterschiedlich von der dielektrischen Schicht, die über der Ätzstoppschicht gebildet ist. In diesem Sinne ist das Ausreichen des Unterschiedes zwischen den Materialien, die für die Ätzstoppschicht und die darüberliegende dielektrische Schicht verwendet werden, dadurch bestimmt, ob ein passendes Ätzmittel existiert, das leicht zwischen der dielektrischen Schicht und der Ätzstoppschicht unterscheiden kann. Es ist weiter zu bevorzugen, aber nicht so wichtig, daß die Ätzstoppschicht in der gleichen Art und Weise unterschiedlich zu den darunterliegenden dotierten Siliziumbereichen ist. Siliziumnitrid ist eine passende Wahl für die Ätzstoppschicht, da moderne, kommerziell verfügbare Ätzsysteme ein gutes Auflösungsvermögen zwischen Siliziumnitrid und den Siliziumoxiden, die normalerweise als Zwischenlagen-dielektrische Materialien verwendet werden, aufweisen. Zusätzlich weisen die meisten verfügbaren Ätzchemikalien für Siliziumnitride eine hohe Trennschärfe in bezug auf Silizium auf.

In Fig. 6 wird eine dicke Schicht 92 aus dielektrischem Material über der Oberfläche der Übertragungs-FETs und der Drahtleitungen aufgebracht. Das Zwischenlagen-Dielektrikum 92 kann z. B. Siliziumoxid sein, das durch einen CVD-Prozeß, der ein TEOS-Quellgas verwendet, aufgebracht werden kann, oder die dielektrische Schicht kann aus einem anderen bekannten dielektrischen Material ausgestaltet sein. Das Innenlagen-Dielektrikum 92 wird bis zu einer Dicke von 10.000 Å oder mehr auf die Einrichtung aufgebracht. Als nächstes wird die Einrichtung geglättet, in bevorzugter Art und Weise unter der Verwendung eines CMP-Prozesses, um eine geglättete dielektrische Schicht 94 zu bilden (Fig. 7). In bevorzugter Art und Weise wird eine geglättete dielektrische Schicht 94 mit einer signifikanten Dicke über den Source/Drainbereichen 80, 84 gelassen, auf welcher Kondensatorelektroden zu bilden sind, da eine größere Dicke zu der Kapazität zu der Ladungsspeicher-Kondensatoren beiträgt. Eine Maske wird über dem geglätteten Zwischenlagen-Dielektrikum 94 gebildet und dann werden Öffnungen durch das Innenlagen-Dielektrikum 94 über den Source/Drainbereichen 80, 84 geätzt. Da die Ätzstoppschicht 90 die Übertragungselektroden, die Isolationsstrukturen 52 der Einrichtungen und die Drahtleitungen bedeckt, öffnet dieser Ätzschritt Kontakte auf dem Substrat für die unteren Elektroden der Ladungsspeicher-Kondensatoren in einer selbst-ausgerichteten Art und Weise. Die Öffnungen werden bevorzugterweise unter Verwendung eines anisotrophen Prozesses in einem hochdichten Plasmaätzer mit einem Plasma geätzt, das von einer Mischung von Quellgasen abgeleitet wurde, die C₄F₈, CHF₃ oder CH₃F und CO oder CO₂ und O₂ und Ar umfaßt. Dieser Ätzschritt stoppt in bevorzugter Art und Weise auf der Ätzstoppschicht 90 und läßt Teile der dielektrischen Schicht 96 über anderen Abschnitten der Einrichtung. Die Ätzmaske wird entweder zu diesem Zeitpunkt entfernt oder bevor die Ätzstoppschicht entfernt wird. Die Ätzstoppschicht wird dann in den Öffnungen in der verbleibenden dielektrischen Schicht 96 geätzt, unter Verwendung z. B. eines anisotrophen Ätzprozesses mit einem Plasma, das von CHF₃ abgeleitet wird. Wahlweise kann ein Naßätzen verwendet werden, daß heiße Phosphorsäure verwendet, um die Ätzstoppschicht von innerhalb den Öffnungen in der dielektrischen Schicht 96 zu entfernen. Nach den Ätzschritten werden die Source/Drainbereiche 80, 84 bevorzugterweise freigelegt und gereinigt, wie in Fig. 8 gezeigt.

Als nächstes werden untere Elektroden der Ladungsspeicher-Kondensatoren gebildet. In der in Fig. 9 dargestellten Ausführungsform umfassen die unteren Elektroden 98 eine untere Schicht aus herkömmlichem Polysilizium, die mit einer Schicht aus "zerklüfteten" oder halbsphärisch granularem Polysilizium (HSG-Si) bedeckt ist. Um diese Struktur zu bilden, wird eine Schicht aus herkömmlichem Polysilizium mittels chemischer Niederdruck-Dampfablagerung (LPCVD) bei 620°C von Siliziumwasserstoff (SiH₄) auf die Source/Drainelektroden und über die Schicht aus Siliziumoxid 96 über einem Siliziumsubstrat aufgebracht. Die Schicht aus herkömmlichem Polysilizium wird in bevorzugter Art und Weise in situ während der Ablagerung mittels Ionenimplantation und Ausglühen oder mittels eines thermischen Diffusionsprozesses dotiert, wobei alle diese Verfahren bekannt sind. Zum Beispiel kann die herkömmliche Polysiliziumschicht stark N-Typ mittels Implantation von Phosphor (III) Ionen, gefolgt von einem schnellen thermischen Ausglühen bei einer Temperatur von 1000 bis 1100°C für ungefähr 10 bis 30 Sekunden dotiert sein. Eine Platte aus herkömmlichem Polysilizium, die den Kern der unteren Elektroden bilden wird, wird von der Schicht durch Fotolithografie und Ätzen, in bevorzugter Art und Weise, bevor die Schicht aus HSG-Si auf der Platte zur Verfügung gestellt wird, definiert. Normalerweise hat die Schicht aus herkömmlichem Polysilizium eine Dicke in der Größenordnung von 1000 bis 1500 Å.

Es ist zu bevorzugen, daß der HSG-SI-Zuchtprozeß (growth process) auf einer sauberen Siliziumoberfläche eingeleitet wird, indem die Oberfläche von natürlichem Oxid auf der Oberfläche der Polysiliziumschicht gereinigt wird, bevor das HSG-Si aufgebracht wird. Ein ausgeprägter Reinigungsschritt kann unnötig sein, wenn das Wachsen der HSG-Si-Schicht unmittelbar nach der Bildung der darunterliegenden Siliziumschicht eingeleitet wird, wenn die Oberfläche von der darunterliegenden Siliziumschicht in einem ausreichenden Vakuum gehalten wird, um Oxidwuchs zu verhindern. Praktisch ist anzunehmen, daß es einen Zeitraum zwischen dem Wachsen von der darunterliegenden Siliziumschicht und dem Einleiten des HSG-Si-Wachsens geben wird. Im Wechsel wird, wenn die Schicht aus Polysilizium mittels Implantation oder Glühen oder mittels thermaler Diffusion dotiert wird, eine Oxidschicht auf der Oberfläche der Schicht aus Polysilizium gewachsen sein. Demgemäß ist die Oberfläche von der darunterliegenden Siliziumschicht in bevorzugter Art und Weise gereinigt, bevor das HSG-Si-Wachstum eingeleitet wird. Natürliche Oxide können von der Oberfläche von Polysilizium mittels verschiedenster Techniken, wie HF-Eintauchen (HF dip), Drehätzen (spin-etching) unter der Verwendung von HF, Dampf-HF-Reinigung oder mittels einer H₂-Plasmareinigung entfernt werden. In bevorzugter Art und Weise wird die Oberfläche von der darunterliegenden Siliziumschicht als Ergebnis der Reinigung hydriert, weil die hydrierte Oberfläche dazu dient, die Polysiliziumoberfläche vor dem Wiederoxidieren zu schützen. Jede der oben angedeuteten Reinigungstechniken erzielt die gewünschte Hydrierung der Polysiliziumoberfläche.

Nach der Reinigung wird eine Schicht aus HSG-Si auf der Oberfläche der herkömmlichen Polysiliziumschicht gebildet.

Die Schicht kann mittels jedem der wohlbekannten Verfahren gebildet werden und kann aus der Ablagerung von HSG-Si mittels LPCVD von einem Silizium-Wasserstoff-Quellgas aus einem Substrat, das auf einer Temperatur von zwischen 555°C bis 595°C gehalten wird, bestehen. Die sich ergebende Struktur ist in Fig. 9 als untere Elektrode 98 gezeigt und umfaßt eine unregelmäßige Oberfläche aus HSG-Si. Wegen des zufälligen Wesens der Keimbildung des HSG-Si-Wachstums ist es wahrscheinlich, daß die darunterliegende dotierte Polysiliziumschicht an besonders dünnen Bereichen in der Schicht aus HSG-Si freigelegt wird. Es ist beobachtet worden, daß das Wachstum einer Schicht aus HSG-Si auf der Oberfläche einer Schicht aus Polysilizium die Kapazität um einen Faktor von 1,8 über die Kapazität erhöht, die von der glatten Oberfläche von der Kernpolysiliziumplatte zur Verfügung gestellt wird. Ein Rückätzvorgang (unter Verwendung von z. B. einer Plasmaätze, die von HCl und HBr abgeleitet wird) wird normalerweise ausgeführt, um das HSG-Si von den dielektrischen Schichten 96 zu entfernen und um zumindest Teile von dem HSG-Si von der Oberfläche von der Polysiliziumkernschicht zu entfernen. Verbleibendes HSG-Si kann dann mittels Implantation oder Ausdiffusion von dem Kernpolysilizium dotiert werden.

Eine Schicht 100 aus einem Kapazitätsdielektrikum wird dann auf der Oberfläche von den unteren Gate-Elektroden (Fig. 10) zur Verfügung gestellt. Die Schicht aus Kapazitätsdielektrikum kann eine dünne zweilagige Struktur sein, die aus einer unteren Schicht aus Siliziumnitrid, das von einer Oberflächenschicht aus Siliziumoxid bedeckt wird, besteht. Wahlweise kann ein kapazitives dielektrisches Material mit einer höheren dielektrischen Konstante gewählt werden, wie z. B. Tantalpentoxid oder Bariumstrontiumtitanat.

Obere Kondensatorelektroden 102 werden dann mittels Ablagerung einer Schicht aus herkömmlichem Polysilizium mittels LPCVD, Dotierung der Polysiliziumschicht und Strukturierung der Schichten, um seitlich das Ausmaß der oberen Kondensatorelektroden zu definieren, zur Verfügung gestellt. Als nächstes wird eine andere Schicht 110 aus dielektrischem Material über der Einrichtung zur Verfügung gestellt, in bevorzugter Weise eine Siliziumoxidschicht, die mittels plasmaverbessertem CVD gebildet worden ist, und dann wird die dicke Schicht 110 aus dielektrischem Material mittels CMP geglättet. Eine Bitleitungskontaktmaske wird dann über die Oberfläche von der zweiten dielektrischen Innenlage 110 zur Verfügung gestellt und ein Bitleitungskontakt wird durch die dielektrische Schicht 110 geätzt, wobei der Ätzprozeß auf der Ätzstoppschicht 90 in der Art und Weise gestoppt wird, wie vorhergehend in bezug auf die Source/Drainbereiche 80, 84 beschrieben worden ist. Es ist darauf hinzuweisen, daß dieser Ätzprozeß ebenso in einer selbst-ausgerichteten Art und Weise ausgeführt wird, um erweiterte Grenzen für eine Ausrichtung zur Verfügung zu stellen. Die Ätzstoppschicht wird dann entfernt und dann wird der Bitleitungskontakt 112 in der bekannten Art und Weise gebildet.

Die vorliegende Erfindung wurde anhand von gewissen bevorzugten Ausführungsformen beschrieben. Es ist für einen Fachmann offensichtlich, daß gewisse Modifikationen und Veränderungen der hier beschriebenen Ausführungsformen innerhalb des Geistes der vorliegenden Erfindung gemacht werden können. Dadurch ist der Umfang der vorliegenden Erfindung nicht auf die besonderen Ausführungsformen, die hierin beschrieben worden sind, limitiert. Der Umfang der vorliegenden Erfindung wird von den folgenden Ansprüchen bestimmt.

Claims

1. Ein Verfahren zur Bildung eines DRAMs, umfassend die Schritte:
Zurverfügungstellen eines Substrats mit darauf gebildeten Einrichtungs-Isolations-Strukturen, wobei ein aktiver Bereich der Einrichtung zwischen den Einrichtungs-Isolations-Strukturen definiert ist;
Zurverfügungstellen einer Isolationsschicht auf dem Substrat über dem aktiven Bereich der Einrichtung;
Zuverfügungstellen eines ersten und zweiten Übertragungstransistors auf dem aktiven Bereich der Einrichtung, wobei der erste Übertragungstransistor eine erste Gate-Elektrode über der Isolierungsschicht aufweist, und erste und zweite Source/Drainbereiche in dem Substrat gebildet sind, wobei der zweite Übertragungstransistor eine zweite Gate-Elektrode über der Isolierungsschicht aufweist, der zweite Source/Drainbereich und ein dritter Source/Drainbereich im Substrat gebildet worden sind, und wobei sich die ersten und zweiten Übertragungstransistoren den zweiten Source/Drainbereich teilen;
Bildung einer Ätzstoppschicht über den ersten und zweiten Gate-Elektroden und über den ersten, zweiten und dritten Source/Drainbereichen;
Bildung einer dielektrischen Schicht über der Ätzstoppschicht, wobei die dielektrische Schicht unterschiedlich von der Ätzstoppschicht ausgebildet ist;
Ätzen durch die dielektrische Schicht über dem zweiten Source/Drainbereich, Stoppen des Ätzprozesses auf der Ätzstoppschicht, Ausführen eines weiteren Ätzprozesses, um durch die Ätzstoppschicht zu ätzen, und dann Bildung eines Bitleitungskontaktes zu dem zweiten Source/Drainbereich; und
Ätzen durch die dielektrische Schicht über dem dritten Source/Drainbereich, Stoppen des Ätzprozesses auf der Ätzstoppschicht, Ausführen eines weiteren Ätzprozesses, um durch die Ätzstoppschicht zu ätzen, und dann Bildung eines Ladungsspeicherkondensators mit einer Elektrode, die mit dem dritten Source/Drainbereich verbunden ist.

2. Ein Verfahren gemäß Anspruch 1, dadurch gekennzeichnet, daß es des weiteren einen Schritt umfaßt, in dem die Oberfläche der dielektrischen Schicht vor dem Ätzen durch die dielektrische Schicht über dem dritten Source/Drainbereich geglättet wird.

3. Ein Verfahren gemäß Anspruch 2, worin der Glättungsschritt zur Verwendung von chemisch mechanischem Glätten ausgeführt wird.

4. Ein Verfahren gemäß Anspruch 2, worin der Glättungsschritt vor dem Schritt ausgeführt wird, in dem durch die dielektrische Schicht über dem zweiten Source/Drainbereich geätzt wird.

5. Ein Verfahren gemäß Anspruch 1, worin die dielektrische Schicht ein Siliziumoxid ist und die Ätzstoppschicht Siliziumnitrid ist.

6. Ein Verfahren gemäß Anspruch 1, worin die Ätzstoppschicht in Kontakt mit den ersten, zweiten und dritten Source/Drainbereichen gebildet wird.

7. Ein Verfahren gemäß Anspruch 6, worin die Ätzstoppschicht durch eine Oxidschicht von den ersten und zweiten Gate-Elektroden getrennt ist.

8. Ein Verfahren gemäß Anspruch 6, worin die Ätzstoppschicht Siliziumnitrid ist und das Dielektrikum ein Siliziumoxid ist.

9. Ein Verfahren zur Bildung eines DRAMs, umfassend die Schritte:
Zurverfügungstellen eines Substrats mit darauf gebildeten Einrichtungs-Isolations-Strukturen, wobei ein aktiver Bereich der Einrichtung zwischen den Einrichtungs-Isolations-Strukturen definiert ist;
Zurverfügungstellen einer Isolationsschicht auf dem Substrat über dem aktiven Bereich der Einrichtung;
Zurverfügungstellen eines Übertragungstransistors auf dem aktiven Bereich der Einrichtung, wobei der Übertragungstransistor eine erste Gate-Elektrode über der Isolierungsschicht umfaßt, und erste und zweite Source/Drainbereiche in dem Substrat gebildet sind;
Bildung einer Ätzstoppschicht über der ersten Gate-Elektrode und über den ersten und zweiten Source/ Drainbereichen;
Bildung einer dielektrischen Schicht über der Ätzstoppschicht, wobei die dielektrische Schicht unterschiedlich von der Ätzstoppschicht ausgebildet ist;
Glättung der Oberfläche von der dielektrischen Schicht, um eine glatte Oberfläche zur Verfügung zu stellen;
Ätzen durch die geglättete Oberfläche von der dielektrischen Schicht über dem ersten Source/ Drainbereich, Stoppen des Ätzprozesses auf der Ätzstoppschicht, Ausführen eines weiteren Ätzprozesses, um durch die Ätzstoppschicht zu ätzen, und dann Bildung eines Bitleitungskontakts zu dem ersten Source/ Drainbereich; und
Ätzen durch die geglättete Oberfläche von der dielektrischen Schicht über dem zweiten Source/ Drainbereich, Stoppen des Ätzprozesses auf der Ätzstoppschicht, Ausführen eines weiteren Ätzprozesses, um durch die Ätzstoppschicht zu ätzen, und dann Bildung eines Ladungsspeicher-Kondensators mit einer Elektrode, die mit dem zweiten Source/Drainbereich verbunden ist.

10. Ein Verfahren gemäß Anspruch 9, worin der Schritt zur Bildung einer dielektrischen Schicht eine chemische Dampfablagerung von einem TEOS-Quellgas umfaßt.

11. Ein Verfahren gemäß Anspruch 10, worin der Glättungsschritt unter Verwendung von chemisch mechanischer Glättung ausgeführt wird.

12. Ein Verfahren gemäß Anspruch 9, worin die dielektrische Schicht ein Siliziumoxid ist und die Ätzstoppschicht Siliziumnitrid ist.

13. Ein Verfahren gemäß Anspruch 12, worin die Ätzstoppschicht auf den ersten und zweiten Source/ Drainbereichen gebildet wird.

14. Ein Verfahren zur Bildung eines DRAMs, umfassend die Schritte:
Zurverfügungstellen eines Substrats mit darauf gebildeten Einrichtungs-Isolations-Strukturen, wobei ein aktiver Bereich der Einrichtung zwischen den Einrichtungs-Isolations-Strukturen definiert ist;
Zurverfügungstellen einer Isolationsschicht auf dem Substrat über dem aktiven Bereich der Einrichtung;
Zuverfügungstellen eines Übertragungstransistors auf dem aktiven Bereich der Einrichtung, wobei der Übertragungstransistor eine erste Gate-Elektrode über der Isolierschicht umfaßt, und erste und zweite Source/Drainbereiche in dem Substrat gebildet sind;
Bildung einer Ätzstoppschicht über den ersten Gate-Elektroden und auf einer Oxidschicht, die die ersten und zweiten Source/Drainbereiche bedeckt;
Zurverfügungstellen einer dielektrischen Schicht über der Ätzstoppschicht, wobei die dielektrische Schicht ungleich der Ätzstoppschicht ist und wobei die Ätzstoppschicht ungleich der Oxidschicht ist;
chemisch-mechanisches Glätten der Oberfläche von der dielektrischen Schicht, um eine geglättete Oberfläche zur Verfügung zu stellen; und
Ätzen durch die geglättete Oberfläche von der dielektrischen Schicht über den ersten Source/ Drainbereichen, Stoppen des Ätzprozesses auf der dielektrischen Schicht, Ausführen eines weiteren Ätzprozesses, um durch die Ätzstoppschicht zu ätzen, Entfernen der Oxidschicht, um zumindest einen Abschnitt von dem ersten Source/Drainbereich freizulegen, und dann Zurverfügungstellen eines Leiters in Kontakt mit dem einen Source/Drainbereich.