DE19720193C2 - Integrierte Schaltungsanordnung mit mindestens zwei vertikalen MOS-Transistoren und Verfahren zu deren Herstellung - Google Patents
Integrierte Schaltungsanordnung mit mindestens zwei vertikalen MOS-Transistoren und Verfahren zu deren HerstellungInfo
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Description
Insbesondere können die Abmessungen der beschriebenen Schichten, Gebiete und Gräben an die jeweiligen Erfordernisse angepaßt werden. Dasselbe gilt auch für die vorgeschlagenen Dotierstoffkonzentrationen. Strukturen und Schichten aus SiO2 können insbesondere durch thermische Oxidation oder durch ein Abscheidungsverfahren erzeugt werden. Statt SiO2 als Material des Gatedielektrikums zu verwenden, ist auch der Einsatz anderer Dielektrika, wie z. B. Siliziumnitrid, Al2O3 oder TaO5 möglich. Das Dielektrikum kann auch aus drei Teilschichten bestehen. In diesem Fall enthalten eine untere Teilschicht und eine obere Teilschicht SiO2 und eine mittlere Teilschicht Siliziumnitrid. Polysilizium kann sowohl während als auch nach der Abscheidung dotiert werden. Statt dotiertem Polysilizium lassen sich auch z. B. Metallsilizide und/oder Metalle verwenden. Die erste isolierende Struktur läßt sich auch als mit SiO2 gefüllte Gräben realisieren.
Claims (10)
bei der die Schaltungsanordnung in einem Substrat (1) aus Halbleitermaterial angeordnet ist,
bei der ein erstes Source/Drain-Gebiet (S/D1a) eines ersten MOS-Transistors im Bereich der Oberfläche (O) des Substrats (1) an eine mit einem Gatedielektrikum (Gd) versehene erste Flanke eines Grabens (G1) im Substrat (1) angrenzt,
bei der ein erstes Source/Drain-Gebiet (S/D1b) eines zweiten MOS-Transistors im Bereich der Oberfläche (O) an eine mit dem Gatedielektrikum (Gd) versehene, der ersten Flanke gegenüberliegende, zweite Flanke des Grabens (G1) angrenzt,
bei der ein Schnitt senkrecht zum Graben (G1) und senkrecht zu der Oberfläche (O) des Substrats (1) das erste Source/Drain-Gebiet (S/D1a) des ersten MOS-Transistors und das erste Source/Drain-Gebiet (S/D1b) des zweiten MOS-Transistors enthält,
bei der ein zweites Source/Drain-Gebiet (S/D2a/b) Teil des ersten MOS-Transistors und Teil des zweiten MOS-Transistors ist und an einen mit isolierendem Material versehenen Boden des Grabens (G1) angrenzt,
bei der Gateelektroden (Ga1, Ga2) der MOS-Transistoren an den mit dem Gatedielektrikum (Gd) versehenen Flanken des Grabens angeordnet sind,
bei der die Gateelektroden (Ga1, Ga2) elektrisch nicht verbunden sind,
bei der die Gateelektroden (Ga1, Ga2) über mit ihnen verbundene Teile einer leitenden Schicht (L), die oberhalb der ersten Source/Drain-Gebiete (S/D1a, S/D1b) angeordnet sind, einzeln kontaktiert sind.
bei der mehrere vertikale MOS-Transistoren entlang der ersten Flanke und der zweiten Flanke des Grabens (G1) angeordnet sind,
bei der zweite Source/Drain-Gebiete (S/D2a/b) von entlang einer Flanke benachbarter vertikaler MOS-Transistoren elektrisch verbunden sind.
bei dem in einem Substrat (1) aus Halbleitermaterial mindestens ein Graben (G1) erzeugt wird,
bei dem vor der Erzeugung des Grabens (G1) auf einer Oberfläche (O) des Substrats (1) eine isolierende Schicht (S) aus isolierendem Material gebildet wird,
bei dem über die isolierende Schicht (S) eine leitende Schicht (L) aufgebracht wird,
bei dem bei der Erzeugung des Grabens (G1) die isolierende Schicht (S) und die leitende Schicht (L) strukturiert werden,
bei dem an Flanken des Grabens (G1) ein Gatedielektrikum (Gd) gebildet wird,
bei dem ein Boden des Grabens (G1) mit isolierendem Material versehen wird,
bei dem ein erstes Source/Drain-Gebiet (S/D1a) eines ersten MOS-Transistors im Bereich der Oberfläche (O) des Substrats (1) an einer ersten Flanke des Grabens (G1) und ein erstes Source/Drain-Gebiet (S/D1b) eines zweiten MOS-Transistors im Bereich der Oberfläche (O) des Substrats (1) an einer zweite Flanke des Grabens (G1) angrenzend angeordnet werden,
bei dem ein zweites Source/Drain-Gebiet (S/D2a/b) gebildet wird, das sowohl Teil des ersten MOS-Transistor als auch Teil des zweiten MOS-Transistor ist und an den Boden des Grabens (G1) angrenzend angeordnet wird,
beidem der erste MOS-Transistor und der zweite MOS-Transistor so angeordnet werden, daß ein Schnitt senkrecht zum Graben (G1) und senkrecht zu der Oberfläche (O) das erste Source/Drain-Gebiet (S/D1a) des ersten MOS-Transistors und das erste Source/Drain-Gebiet (S/D1b) des zweiten MOS-Transistors enthält,
bei dem Gateelektroden (Ga1, Ga2) der MOS-Transistoren erzeugt werden, und zwar so, daß die Gateelektroden (Ga1, Ga2) an die mit dem Gatedielektrikum (Gd) versehenen Flanken des Grabens (G1) und an Teilen der leitenden Schicht (L) angrenzen und elektrisch nicht verbunden sind.
bei dem das erste Source/Drain-Gebiet (S/D1a) und das zweite Source/Drain-Gebiet (S/D2a/b) als dotierte Gebiete im Substrat (1) erzeugt werden,
bei dem das erste Source/Drain-Gebiet (S/D1a) vor der Erzeugung des Grabens (G1) durch Implantation erzeugt wird,
bei dem das zweite Source/Drain-Gebiet (S/D2a/b) nach der Erzeugung des Grabens (G1) durch Implantation erzeugt wird.
bei dem mehrere vertikale MOS-Transistoren entlang der ersten Flanke und der zweiten Flanke des Grabens (G1) erzeugt werden,
bei dem zweite Source/Drain-Gebiete (S/D2a/b) von entlang einer Flanke benachbarter vertikaler MOS-Transistoren so gebildet werden, daß sie elektrisch verbunden sind,
bei dem Gateelektroden (Ga1) der entlang einer Flanke benachbarten Transistoren voneinander isoliert werden.
bei dem mehrere parallele Gräben (G1, G2) erzeugt werden, in denen vertikale MOS-Transistoren gebildet werden,
bei dem Gateelektroden (Ga2, Ga3) von benachbarten Transistoren benachbarter Gräben (G1, G2) voneinander isoliert werden.
bei dem der erste Graben (G1) in einem dotierten wannenförmigen ersten Gebiet (Ge1) und der zweite Graben (G2) in einem dotierten wannenförmigen zweiten Gebiet (Ge2) erzeugt werden, wobei Leitfähigkeitstypen des dotierten ersten Gebiets (Ge1) und des dotierten zweiten Gebiets (Ge2) entgegengesetzt zueinander sind,
bei dem erste Source/Drain-Gebiete (S/D1a, S/D1b) und zweite Source/Drain-Gebiete (S/D2a/b) vertikaler MOS- Transistoren eines ersten Grabens (G1) von einem Leitfähigkeitstyp dotiert sind, der entgegengesetzt zu einem Leitfähigkeitstyp, von dem erste Source/Drain-Gebiete (S/D1c, S/D1d) und zweite Source/Drain-Gebiete (S/D2c/d) vertikaler Transistoren eines zweiten Grabens (G2) dotiert sind und zum Leitfähigkeitstyp des ersten dotierten Gebiets (Ge1), ist.
bei dem zur Bildung der Gateelektroden (Ga1, Ga2)) leitendes Material abgeschieden wird, so, daß die leitende Schicht (L) sowie die Flanken und der Boden des Grabens (G1) bedeckt werden, und anschließend rückgeätzt wird, wodurch mit Teilen der leitenden Schicht (L) verbundene Gateelektroden (Ga1, Ga2) in Form von Spacern entstehen, und Gateelektroden (Ga1, Ga2) von sich gegenüberliegenden MOS- Transistoren des Grabens (G1) voneinander isoliert werden,
bei dem das leitende Material zur Isolation von Gateelektroden (Ga1) entlang des Grabens (G1) benachbarter Transistoren mit Hilfe einer Maske geätzt wird,
bei dem das leitende Material zur Isolation von Gateelektroden (Ga2, Ga3) benachbarter Transistoren benachbarter Gräben (G1, G2) mit Hilfe einer Maske geätzt wird.
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