DE19723432A1

DE19723432A1 - Verfahren zum Verteilen von Banken in einem Halbleiterspeicher-Bauelement

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Publication number: DE19723432A1
Application number: DE19723432A
Authority: DE
Inventors: Jung Won Suh
Original assignee: Hyundai Electronics Industries Co Ltd
Current assignee: Conversant IP NB 868 Inc
Priority date: 1996-06-29
Filing date: 1997-06-04
Publication date: 1998-01-02
Anticipated expiration: 2017-06-05
Also published as: KR100203145B1; KR980004968A; TW358179B; JPH1069767A; GB2314654B; US6209056B1; GB9712293D0; GB2314654A; DE19723432B4

Description

Die vorliegende Erfindung betrifft allgemein ein Verfahren zum Verteilen von Banken in einem Halbleiterspeicher-Bauelement, in welchem einzelne Zellen effizient in Banken unterteilt sind, und insbesondere betrifft die Erfindung ein Bankenverteilungs verfahren zum Unterteilen jeder Zellengruppierung vertikal und horizontal in mehrere Banken und zum Minimieren der Länge eines Datenbusses, um einen Hochgeschwindigkeitsbetrieb des Halblei terspeicher-Bauelements zu ermöglichen.

Üblicherweise wird auf eine Gruppe von Zellen in einem Halblei terspeicher-Bauelement, Bank genannt, einzeln zugegriffen. Jedes in großem Umfang integrierte Halbleiterspeicher-Bauele ment erfordert mehrere Banken, weil das Leistungsvermögen durch einen Bankenverschachtelungsbetrieb erhöht ist.

Beispielsweise erfordert ein dynamischer 16-MBit-Zugriffspei cher (DRAM) zwei Banken, ein 64-MBit-DRAM erfordert 4 Banken, ein 256-MBit-DRAM erfordert 8 oder 16 Banken und ein 1-GBit- DRAM erfordert 32 oder mehr Banken.

Die Verteilung von Banken wird zur Verbesserung der Arbeits geschwindigkeit des Halbleiterspeicher-Bauelements durchge führt. Dies ist deshalb der Fall, weil die Arbeitsgeschwindig keit des Halbleiterspeicher-Bauelements geringer ist als dieje nige eines Mikroprozessors, was zu einer Verschlechterung des Systemgesamtleistungsvermögens führt. Um die Hochgeschwindig keits- und Breitbandanforderungen an das Halbleiterspeicher- Bauelement zu erfüllen, müssen mehrere Banken in dem Halblei terspeicher-Bauelement vorgesehen werden. Ein derartiges her kömmliches Bankenverteilungsverfahren für das Halbleiterspei cher-Bauelement wird nachfolgend anhand von Fig. 1 erläutert.

Fig. 1 zeigt eine Ansicht einer Bankenverteilungskonfiguration eines herkömmlichen Halbleiterspeicher-Bauelements. Wie in die ser Zeichnung gezeigt, weist das herkömmliche Halbleiterspei cher-Bauelement mehrere Banken (beispielsweise 4 Banken 0-3) auf, von denen jede mit zwei Bankenabschnitten oder linken und rechten Bankenabschnitten, jeweils entsprechend Zellengruppie rungen, versehen ist. Ein Spaltendekoder ist mit sowohl den linken wie den rechten Bankenabschnitten verbunden und ein Zei lendekoder ist zwischen den linken und rechten Bankenabschnit ten angeordnet und gemeinsam mit ihnen verbunden.

Ein Datenbus ist mit N (N = natürliche Zahl) Datenbusleitungen zum Übertragen von Daten von den Banken 0 bis 3 zu N Ein/Ausgangsanschlußfeldern versehen.

Bei dem vorstehend erläuterten herkömmlichen Halbleiterspei cher-Bauelement ist der Datenbus jedoch extrem lang, weil er Daten von sämtlichen der Banken 0 bis 3 zu den Ein/Ausgangsanschlußfeldern überträgt, was zu einer Verzögerung bei der Datenausgabe führt. Eine derartige Datenausgabeverzöge rung macht einen Hochgeschwindigkeitsbetrieb des Halbleiter speicher-Bauelements unmöglich.

Außerdem erfordert die Bankenimplementation dieselbe Anzahl an Zeilendekodern und Zeilensteuersignalen wie Banken vorhanden sind, was zu einer deutlichen Erhöhung der Chipfläche führt.

Die vorliegende Erfindung ist deshalb im Hinblick auf die vor stehend genannten Probleme gemacht worden, und eine Aufgabe der Erfindung besteht darin, ein Verfahren zum Verteilen von Banken in einem Halbleiterspeicher-Bauelement zu schaffen, bei welchem jede Zellengruppierung vertikal und horizontal in mehrere Ban ken unterteilt wird, was zu einer deutlichen Verringerung der Chipfläche im Vergleich zu einem herkömmlichen Bankenvertei lungsverfahren führt. Dieses Verfahren erlaubt es, daß der Datenbus längenmäßig minimiert wird, weil er an jeder Zellen gruppierung angeordnet ist, so daß ein Hochgeschwindigkeitsbe trieb des Halbleiterspeicher-Bauelements möglich ist.

Gemäß einem Aspekt schafft die Erfindung ein Verfahren zum Unterteilen von Banken in einem Halbleiterspeicher-Bauelement, wobei die Banken in einer Anzahl von 2^X+Y vorhanden sind, wobei das Halbleiterspeicher-Bauelement eine 2^A-Bit-Kapazität auf weist und 2^A-B-1-Zellengruppierungsblöcke aufweist, von denen jeder 2^B-Bit-Zellengruppierungen aufweist, mehrere Spaltendeko der, die jeweils mit den Zellengruppierungen verbunden sind, und mehrere Zeilendekoder, von denen jeder zwischen den zwei Zellengruppierungen in jedem der Zellengruppierungsblöcke ange ordnet und gemeinsam mit ihnen verbunden ist, aufweisend den ersten Schritt:
Teilen jeder der 2^B-Zellengruppierungen horizontal durch 2^X und vertikal durch 2^Y in 2^X+Y-Zellengruppen in der Art, daß 2^B-X-Y- Zellen jeder der 2^X+Y-Zellengruppen zugeordnet werden können, und den zweiten Schritt:
Festlegen jeder der 2^X+Y-Bit-Zellengruppen als Bankenabschnitt einer entsprechenden der 2^X+Y-Banken, wobei A, B, X und Y natür liche Zahlen sind.

Gemäß einem weiteren Aspekt schafft die vorliegende Erfindung ein Verfahren zum Unterteilen von Banken in einem Halbleiter speicher-Bauelement, wobei die Banken in einer Anzahl von 2^X+Y-P vorhanden sind, wobei das Halbleiterspeicher-Bauelement eine 2^A-Bit-Kapazität aufweist und 2^A-B-1-Zellengruppierungsblöcke aufweist, von denen jeder 2^B-Bit-Zellengruppierungen aufweist, mehrere Spaltendekoder, die jeweils mit den Zellengruppierungen verbunden sind, und mehrere Zeilendekoder, von denen jeder zwi schen den zwei Zellengruppierungen in jedem der Zellengruppie rungsblöcke angeordnet und gemeinsam mit ihnen verbunden ist, aufweisend den ersten Schritt:
Teilen jeder der 2^B-Bit-Zellengruppierungen horizontal durch 2^X und vertikal durch 2^Y in 2^X+Y-Zellengruppen in der Art, daß 2^B-X-Y-Zel len jeder der 2^X+Y-Zellengruppen zugeordnet werden können, und den zweiten Schritt:
Festlegen von jeweils der 2^P der 2^X+Y-Zellengruppen als Banken abschnitte einer entsprechenden der 2^X+Y-P-Banken, wobei A, B, P, X und Y natürliche Zahlen sind.

Gemäß noch einem weiteren Aspekt schafft die vorliegende Erfin dung ein Verfahren zum Unterteilen von Banken in einem Halblei terspeicher-Bauelement, wobei die Banken in einer Anzahl von 2^X+Y+1 vorhanden sind, wobei das Halbleiterspeicher-Bauelement eine 2^A-Bit-Kapazität aufweist und 2^A-B-1-Zellengruppierungs blöcke aufweist, von denen jeder 2^B-Bit-Zellengruppierungen aufweist, mehrere Spaltendekoder, die jeweils mit den Zellen gruppierungen verbunden sind, und mehrere Zeilendekoder, von denen jeder zwischen den zwei Zellengruppierungen in jedem der Zellengruppierungsblöcke angeordnet und gemeinsam mit ihnen verbunden ist, aufweisend die ersten Schritt:
Teilen jeder der 2^B-Bit-Zellengruppierungen horizontal durch 2^X und vertikal durch 2^Y in 2^X+Y-Zellengruppen in der Art, daß 2^B-X-Y-Zel len jeder der 2^X+Y-Zellengruppen zugeordnet werden können, und den zweiten Schritt:
Festlegen jeder der 2^X+Y+1-Zellengruppen in jedem der Zellen gruppierungsblöcke als Bankenabschnitt einer entsprechenden der 2^X+Y+1-Banken, wobei A, B, X und Y natürliche Zahlen sind.

Nachfolgend wird die Erfindung anhand der Zeichnungen beispiel haft näher erläutert; es zeigen:

Fig. 1 eine Ansicht einer Bankenverteilungskonfiguration eines herkömmlichen Halbleiterspeicher-Bauelements,

Fig. 2 eine Ansicht einer Bankenverteilungskonfiguration eines Halbleiterspeicher-Bauelements gemäß einer ersten Ausführungs form der vorliegenden Erfindung,

Fig. 3 eine Ansicht einer Bankenverteilungskonfiguration eines Halbleiterspeicher-Bauelements gemäß einer zweiten Ausführungs form der vorliegenden Erfindung,

Fig. 4 eine Ansicht einer Bankenverteilungskonfiguration eines Halbleiterspeicher-Bauelements gemäß einer dritten Ausführungs form der vorliegenden Erfindung,

Fig. 5 eine Ansicht einer Bankenverteilungskonfiguration eines Halbleiterspeicher-Bauelements gemäß einer vierten Ausführungs form der vorliegenden Erfindung,

Fig. 6A eine Ansicht von Vertikal- und Horizontalbankenwahl signalen, die bei der vorliegenden Erfindung verwendet werden, und

Fig. 6B ein Schaltungsdiagramm des Aufbaus eines Bankenfrei gabesignalgenerators in Übereinstimmung mit der vorliegenden Erfindung.

Fig. 2 zeigt eine Ansicht einer Bankenverteilungskonfiguration eines Halbleiterspeicher-Bauelements gemäß einer ersten Ausfüh rungsform der vorliegenden Erfindung. Wie in dieser Zeichnung gezeigt, weist das Halbleiterspeicher-Bauelement mehrere Zel lengruppierungsblöcke (beispielsweise 4 Zellengruppierungs blöcke) auf, von denen jeder mit 2 Zellengruppierungen versehen ist. Jede der Zellengruppierungen ist vertikal durch 2 und horizontal durch 2 in 4 Zellengruppen unterteilt, von denen jede einen Bankenabschnitt bildet. Ein Spaltendekoder ist mit jeder der Zellengruppierungen verbunden, und ein Zeilendekoder ist zwischen den 2 Zellengruppierungen in jedem der Zellengrup pierungsblöcke angeordnet und gemeinsam mit ihnen verbunden.

Das Halbleiterspeicher-Bauelement weist ferner mehrere Banken (beispielsweise 4 Banken 0-3) auf, von denen jede mit 8 Banken abschnitten entsprechend jeweils den Zellengruppierungen ver sehen ist. Beispielsweise weist die Bank 0, die in der Zeich nung durch Doppelstriche bezeichnet ist, 8 Bankenabschnitte auf, die jeweils in den Zellenarrays verteilt sind.

Wenn auf eine der vier Banken 0-3 zugegriffen wird, werden Daten von den acht Bankenabschnitten der entsprechenden Bank gleichzeitig ausgegeben, was zu einer erhöhten Ausgabegeschwin digkeit führt.

Ein Datenbus ist entsprechend jeder der Zellengruppierung vor gesehen und weist N/8 Datenbusleitungen auf. Auf diese Weise ist die Länge des Datenbusses minimiert.

In dem Fall, daß das Halbleiterspeicher-Bauelement eine 2^A-Bit- Kapazität aufweist und 2^A-8-1-Zellengruppierungsblöcke aufweist, von denen jeder 2⁸-Bit-Zellengruppierungen, mehrere Spalten dekoder, die jeweils mit den Zellengruppierungen verbunden sind, und mehrere Zeilendekoder, die zwischen den zwei Zellen gruppierungen in jedem der Zellenblöcke angeordnet und gemein sam mit ihnen verbunden sind (wobei A und B natürliche Zahl sind und 2^A die Anzahl an Zellen in dem Speicher-Bauelement bezeichnet) aufweist, ist jede der 2⁸-Bit-Zellengruppierungen horizontal durch 2^X und vertikal durch 2^Y in 2^X+Y-Zellengruppen unterteilt, von denen jede 2^B-X-Y-Zellen enthält, wobei X und Y natürliche Zahlen sind. Jede der 2^X+Y-Zellengruppen ist als Ban kenabschnitt von jeder der 2^X+Y-Banken festgelegt.

In anderen Worten weist das Halbleiterspeicher-Bauelement 2^X+Y- Banken auf, von denen jede eine 2^A-X-Y-Bit-Kapazität aufweist. Jede der 2^X+Y-Banken weist 2^B-X-Y-Bit-Zellengruppen oder -Bankenabschnitte auf, die jeweils in sämtlichen der Zellen gruppierungen verteilt sind.

Beispielsweise beträgt in einem 16-MBit-DRAM 2^A 2²⁴ und 2^B 2²¹, wenn jede Zellengruppierung eine 16-MBit-Kapazität hat. In die sem Fall beträgt die Anzahl an Zellengruppierungsblöcken 2^24-21-1 oder 4.

In dem Fall, daß auf n (natürliche Zahl) Daten gleichzeitig von den 2^B-X-Y-Bit-Bankenabschnitten von jeder Bank zugegriffen wer den muß, die jeweils in sämtlichen der Zellengruppierungen ver teilt sind, müssen 2^A-B-Datenbusse, von denen jeder eine n/2^A-B- Bit-Kapazität aufweist, in dem Speicher-Bauelement bezeichnet werden, um die n Daten zu den Ein/Ausgabeanschlußfeldern zu übertragen. Sämtliche der Datenbusse können n Bits zu den Datenein-/ausgabeanschlußfeldern gleichzeitig übertragen.

Fig. 3 zeigt eine Ansicht einer Bankenverteilungskonfiguration eines Halbleiterspeicher-Bauelements gemäß einer zweiten Aus führungsform der vorliegenden Erfindung. Wie in dieser Zeich nung gezeigt, weist die zweite Ausführungsform gemäß der vor liegenden Erfindung denselben Aufbau wie die erste Ausführungs form gemäß Fig. 2 auf, mit der Ausnahme, daß jede der Zellen gruppierung vertikal durch 4 und horizontal durch 4 in sechs zehn Zellengruppen unterteilt ist, von denen jede einen Banken abschnitt bildet, und jede der sechszehn Banken 0-15 mit acht Bankenabschnitten entsprechend jeweils den Zellengruppierungen versehen ist. Ähnlich wie bei der ersten Ausführungsform in Fig. 2 ist ein Datenbus mit N/8-Bit-Kapazität an jeder Zellen gruppierung angeordnet.

Die zweite Ausführungsform in Fig. 3 kann min demselben Algo rithmus ausgedrückt werden wie die erste Ausführungsform in Fig. 2.

Fig. 4 zeigt eine Ansicht einer Bankenverteilungskonfiguration eines Halbleiterspeicher-Bauelements gemäß einer dritten Aus führungsform der vorliegenden Erfindung. Wie in dieser Zeich nung gezeigt, ist jede der Zellengruppierungen vertikal durch 4 und horizontal durch 4 in sechszehn Zellengruppen unterteilt, von denen jeweils zwei Bankenabschnitte einer Bank bilden, und jede der acht Banken 0-7 ist mit sechszehn Bankenabschnitten versehen, von denen jeweils zwei jeder der Zellengruppierungen entsprechen.

In dem Fall, daß das Halbleiterspeicher-Bauelement eine 2^A-Bit- Kapazität aufweist und 2^A-B-1-Zellengruppierungsblöcke, von denen jeder zwei 2^B-Bit-Zellengruppierungen enthält, mehrere Spaltendekoder, die jeweils mit den Zellengruppierungen verbun den sind, und mehrere Zeilendekoder, die jeweils zwischen den zwei Zellengruppierungen in jedem der Zellengruppierungsblöcke angeordnet und gemeinsam mit ihnen verbunden sind (wobei A und B natürliche Zahlen sind), aufweist, ist jede der 2^B-Bit-Zel lengruppierungen horizontal durch 2^X und vertikal durch 2^Y in 2^X+Y-Zellengruppen unterteilt, von denen jede 2^B-X-Y-Zellen ent hält, wobei X und Y natürliche Zahlen sind. Jeweils 2^P der 2^X+Y- Zellengruppen sind als Bankenabschnitte von jeder der 2^X-Y-P- Banken festgelegt, wobei P eine natürliche Zahl ist.

Ähnlich wie bei der ersten Ausführungsform in Fig. 2, ist ein Datenbus mit einer N/8-Bit-Kapazität an jeder Zellengruppierung angeordnet.

Fig. 5 zeigt eine Ansicht einer Bankenverteilungskonfiguration eines Halbleiterspeicher-Bauelements gemäß einer vierten Aus führungsform der vorliegenden Erfindung. Wie in dieser Zeich nung gezeigt, weist das Halbleiterspeicher-Bauelement mehrere Zellengruppierungsblöcke (beispielsweise Vier-Zellen-Gruppie rungsblöcke) auf, von denen jeder mit Zwei Zellengruppierungen versehen ist. Jede der Zellengruppierungen ist vertikal durch 2 und horizontal durch 4 in acht Zellengruppen unterteilt, von denen jede einen Bankenabschnitt bildet. Ein Spaltendekoder ist mit jeder der Zellengruppierungen verbunden und ein Zeilendeko der ist zwischen den zwei Zellengruppierungen in jedem der Zel lengruppierungsblöcke angeordnet und gemeinsam mit ihnen ver bunden.

Das Halbleiterspeicher-Bauelement weist außerdem mehrere Banken (beispielsweise 16 Banken 0-15) auf, von denen jede mit vier Bankenabschnitten entsprechend jeweils den Zellengruppierungs blöcken versehen ist.

In dem Fall, daß das Halbleiterspeicher-Bauelement eine 2^A-Bit- Kapazität aufweist und 2^A-B-1-Zellengruppierungsblöcke aufweist, von denen jeder zwei 2^B-Bit-Zellengruppierungen, mehrere Spal tendekoder, die jeweils mit den Zellengruppierungen verbunden sind, und mehrere Zeilendekoder, von denen jeder zwischen den zwei Zellengruppierungen in jedem der Zellengruppierungsblöcke angeordnet und gemeinsam mit ihnen verbunden ist (wobei A und B natürliche Zahlen sind), aufweist, ist jede der 2^B-Bit-Zellen gruppierungen horizontal durch 2^X und vertikal durch 2^Y in 2^X+Y- Zellengruppen unterteilt, von denen jede 2^B-X-Y-Zellen enthält, wobei X und Y natürliche Zahlen sind. Jede der 2^X+Y+1-Zellen gruppen in jedem der Zellengruppierungsblöcke ist als Bankab schnitt von jeder der 2^X+Y+1-Banken festgelegt.

In derselben Weise sind mehrere Banken in dem Halbleiterspei cher-Bauelement dazu vorgesehen, daß die Chipfläche minimal erhöht werden muß bzw. kann.

In dem Fall, daß auf n (natürliche Zahl) Daten gleichzeitig von den 2^B-X-Y-Bit-Bankabschnitten von einer der Banken zugegriffen werden muß, die jeweils in sämtlichen Zellengruppierungsblöcken verteilt sind, müssen 2^A-B-1-Datenbusse, von denen jeder eine n/2^A-B-1-Bit-Kapazität aufweist, in dem Speicher-Bauelement bezeichnet werden, um die n Daten zu den Ein/Ausgabeanschlußfeldern zu übertragen. Jeder der Datenbusse kann n Bits zu den Datenein-/ausgabeanschlußfeldern gleichzeitig übertragen.

Fig. 6A zeigt eine Ansicht von Vertikal- und Horizontal-Banken wahlsignalen VBS und HBS, die bei der vorliegenden Erfindung verwendet werden, und Fig. 6B zeigt ein Schaltungsdiagramm des Aufbaus eines Bankenfreigabesignalgenerators gemäß der vorlie genden Erfindung.

Wortleitungs- und Bitleitungserfassungs- bzw. abtastverstärker in jeder Bank müssen unabhängig von denen in anderen Banken getrieben werden. Aus diesem Grund ist ein Bankenfreigabesignal für jede Bank erforderlich. In dem Fall, daß jede Zellengrup pierung horizontal durch 2^X und vertikal durch 2^Y in 2^X+Y-Ban kenabschnitte unterteilt ist, müssen X + Y Bankenwahladressen (ein Teil der Zeilenadressen) dekodiert werden, um die Horizon tal- und Vertikal-Bankenwahlsignale HBS und VBS zu erzeugen. In dem Bankenfreigabesignalgenerator verknüpft ein NAND-Gate die Horizontal- und Vertikal-Bankenwahlsignale HBS und VBS NAND- mäßig und ein Inverter invertiert ein Ausgangssignal von dem NAND-Gatter und gibt das invertierte Signal als das Bankenfrei gabesignal aus. Insbesondere führt der Bankenfreigabesignal generator eine UND-Operation in bezug auf die Horizontal- und Vertikal-Bankenwahlsignale HBS und VBS aus, um das Bankenfrei gabesignal zu erzeugen.

Das Bankenfreigabesignal wird verwendet, um Wortleitungs- und Bitleitungsabtastverstärker in der entsprechend Bank aktiv zu machen, und zwar unabhängig von den anderen Banken.

Obwohl nicht gezeigt, können Schaltungen zum Erzeugen von Hori zontal- und Vertikalbankenwahlsignalen HBS und VBS einfach durch Verwenden eines NAND-Gatters und eines Inverters als Zei lendekoder implementiert werden. In Fig. 6B können Horizontal- und Vertikal-Bankwahlsignale HBS und VBS wie folgt ausgedrückt sein:

Horizontal-Bankenwahlsignal = HBSi, 1 i 2^X
Vertikal-Bankenwahlsignal = VBSj′ 1 j 2^Y.

Wie aus der vorstehenden Erläuterung hervorgeht, wird erfin dungsgemäß jede der Zellengruppierung vertikal und horizontal in mehrere Banken (banks), d. h., logische Speichereinhei ten, unterteilt, was zu einer deutlichen Verringerung der Chip fläche im Vergleich zu einem herkömmlichen Bankenverteilungs verfahren führt. Außerdem ist der Datenbus bezüglich seiner Länge minimiert, weil er an jeder Zellengruppierung angeordnet ist. Deshalb ist ein Hochgeschwindigkeitsbetrieb des Halblei terspeicher-Bauelements möglich.

Obwohl die bevorzugten Ausführungsformen der vorliegenden Er findung zu Erläuterungszwecken offenbart wurden, erschließen sich dem Fachmann zahlreiche Modifikationen, Zusätze und Er sätze, ohne vom Umfang der Erfindung abzuweichen, die in den beiliegenden Ansprüchen festgelegt ist.

Claims

1. Verfahren zum Unterteilen von Banken in einem Halbleiter speicher-Bauelement, wobei die Banken in einer Anzahl von 2^X+Y vorhanden sind, wobei das Halbleiterspeicher-Bauele ment eine 2^A-Bit-Kapazität aufweist und 2^A-B-1-Zellengrup pierungsblöcke aufweist, von denen jeder 2^B-Bit-Zellen gruppierungen aufweist, mehrere Spaltendekoder, die jeweils mit den Zellengruppierungen verbunden sind, und mehrere Zeilendekoder, von denen jeder zwischen den zwei Zellengruppierungen in jedem der Zellengruppierungsblöcke angeordnet und gemeinsam mit ihnen verbunden ist, aufwei send die Schritte:

(a) Teilen jeder der 2^B-Zellengruppierungen horizontal durch 2^X und vertikal durch 2^Y in 2^X+Y-Zellengruppen in der Art, daß 2^B-X-Y-Zellen jeder der 2^X+Y-Zellen gruppierungen zugeordnet werden können, und
(b) Festlegen jeder der 2^X+Y-Zellengruppen als Bankenab schnitt einer entsprechenden der 2^X+Y-Banken, wobei A, B, X und Y natürliche Zahlen sind.

2. Verfahren zum Verteilen von Banken in einem Halbleiter speicher-Bauelement nach Anspruch 1, wobei 2A-B-Datenbusse vorgesehen sind, um gleichzeitig Daten von den Bankenab schnitten jeder in den Zellengruppierungen jeweils ver teilten Bank zu Ein/Ausgabeanschlußfeldern zu übertragen, wobei jeder der Datenbusse an jeder der Zellengruppierun gen angeordnet ist.

3. Verfahren zum Verteilen von Banken in einem Halbleiter speicher-Bauelement nach Anspruch 1, außerdem aufweisend den Schritt, ein Bankenfreigabesignal zu erzeugen, um die Banken einzeln freizugeben, wobei der Bankenfreigabe signalerzeugungsschritt die Schritte aufweist:
Dekodieren von X+Y-Bankenwahladressen, um ein Horizontal- Bankenwahlsignal zu erzeugen,
Erzeugen eines Vertikal-Bankenwahlsignals, ansprechend auf das Horizontal -Bankenwahlsignal, und
Durchführen einer UND-Operation in bezug auf die Horizon tal- und Vertikal-Bankenwahlsignale zur Erzeugung des Ban kenfreigabesignals.

4. Verfahren zum Verteilen von Banken in einem Halbleiter speicher-Bauelement nach Anspruch 3, wobei die Horizontal- und Vertikal-Bankenwahlsignale wie folgt ausgedrückt sind:
Horizontal-Bankenwahlsignal = HBSi, 1 i 2^X
Vertikal-Bankenwahlsignal = VBSj, 1 j 2^Y.

5. Verfahren zum Unterteilen von Banken in einem Halbleiter speicher-Bauelement, wobei die Banken in einer Anzahl von 2^X+Y-P vorhanden sind, wobei das Halbleiterspeicher-Bauele ment eine 2^A-Bit-Kapazität aufweist und 2^A-B-1-Zellengrup pierungsblöcke aufweist, von denen jeder 2^B-Bit-Zellen gruppierungen aufweist, mehrere Spaltendekoder, die jeweils mit den Zellengruppierungen verbunden sind, und mehrere Zeilendekoder, von denen jeder zwischen den zwei Zellengruppierungen in jedem der Zellengruppierungsblöcke angeordnet und gemeinsam mit ihnen verbunden ist, aufwei send die Schritte:

(a) Unterteilen jeder der 2^B-Bit-Zellengruppierungen horizontal durch 2^X und vertikal durch 2^Y in 2^X+Y-Zel lengruppen in der Art, daß 2^B-X-Y-Zellen jeder der 2^X+Y-Zellengruppen zugeordnet werden können, und
(b) Festlegen jeweils der 2^P der 2^X+Y-Zellengruppen als Bankenabschnitt einer entsprechenden der 2^X+Y-P-Ban ken, wobei A, B, P, X und Y natürliche Zahlen sind.

6. Verfahren zum Verteilen von Banken in einem Halbleiter speicher-Bauelement nach Anspruch 5, wobei 2^A-B-Datenbusse vorgesehen sind, um gleichzeitig Daten von den Bankenab schnitten jeder in den Zellengruppierungen jeweils ver teilten Bank zu Ein/Ausgabeanschlußfeldern zu übertragen, wobei jeder der Datenbusse an jeder der Zellengruppierun gen angeordnet ist.

7. Verfahren zum Verteilen von Banken in einem Halbleiter speicher-Bauelement nach Anspruch 5, außerdem aufweisend den Schritt, ein Bankenfreigabesignal zu erzeugen, um die Banken einzeln freizugeben, wobei der Bankenfreigabe signalerzeugungsschritt die Schritte aufweist:
Dekodieren von X+Y-P-Bankenwahladressen, um ein Horizon tal-Bankenwahlsignal zu erzeugen,
Erzeugen eines Vertikal-Bankenwahlsignals, ansprechend auf das Horizontal-Bankenwahlsignal, und
Durchführen einer UND-Operation in bezug auf die Horizon tal- und Vertikal-Bankenwahlsignale zur Erzeugung des Ban kenfreigabesignals.

8. Verfahren zum Verteilen von Banken in einem Halbleiter speicher-Bauelement nach Anspruch 7, wobei die Horizontal- und Vertikal-Bankenwahlsignale wie folgt ausgedrückt sind:
Horizontal-Bankenwahlsignal = HBSi, 1 i 2^X-P
Vertikal-Bankenwahlsignal = VBSj, 1 j 2^Y.

9. Verfahren zum Verteilen von Banken in einem Halbleiter speicher-Bauelement nach Anspruch 7, wobei die Horizontal- und Vertikal-Bankenwahlsignale wie folgt ausgedrückt sind:
Horizontal-Bankenwahlsignal = HBSi, 1 i 2^X
Vertikal-Bankenwahlsignal = VBSj, 1 j 2^Y-P.

10. Verfahren zum Unterteilen von Banken in einem Halbleiter speicher-Bauelement, wobei die Banken in einer Anzahl von 2^X+Y+1 vorhanden sind, wobei das Halbleiterspeicher-Bauele ment eine 2^A-Bit-Kapazität aufweist und 2^A-B-1-Zellengrup pierungsblöcke aufweist, von denen jeder 2^B-Bit-Zellen gruppierungen aufweist, mehrere Spaltendekoder, die jeweils mit den Zellengruppierungen verbunden sind, und mehrere Zeilendekoder, von denen jeder zwischen den zwei Zellengruppierungen in jedem der Zellengruppierungsblöcke angeordnet und gemeinsam mit ihnen verbunden ist, aufwei send die Schritte:

(a) Teilen jeder der 2^B-Bit-Zellengruppierungen horizon tal durch 2^X und vertikal durch 2^Y in 2^X+Y-Zellengrup pen in der Art, daß 2^B-X-Y-Zellen jeder der 2^X+Y-Zel lengruppen zugeordnet werden können, und
(b) Festlegen jeder der 2^X+Y+1-Zellengruppen in jedem der Zellengruppierungsblöcken als Bankenabschnitt einer entsprechenden 2^X+Y+1-Banken, wobei A, B, X und Y natürliche Zahlen sind.

11. Verfahren zum Verteilen von Banken in einem Halbleiter speicher-Bauelement nach Anspruch 10, wobei 2^A-B-1-Daten busse vorgesehen sind, um gleichzeitig Daten von den Ban kenabschnitten jeder in den Zellengruppierungen jeweils verteilten Bank zu Ein/Ausgabeanschlußfeldern zu übertra gen, wobei jeder der Datenbusse an jeder der Zellengrup pierungen angeordnet, ist.

12. Verfahren zum Verteilen von Banken in einem Halbleiter speicher-Bauelement nach Anspruch 10, außerdem aufweisend den Schritt, ein Bankenfreigabesignal zu erzeugen, um die Banken einzeln freizugeben, wobei der Bankenfreigabe signalerzeugungsschritt die Schritte aufweist:
Dekodieren von X+Y+1-Bankenwahladressen, um ein Horizon tal-Bankenwahlsignal zu erzeugen,
Erzeugen eines Vertikal-Bankenwahlsignals, ansprechend auf das Horizontal-Bankenwahlsignal, und
Durchführen einer UND-Operation in bezug auf die Horizon tal- und Vertikal-Bankenwahlsignale zur Erzeugung des Ban kenfreigabesignals.

13. Verfahren zum Verteilen von Banken in einem Halbleiter speicher-Bauelement nach Anspruch 12, wobei die Horizon tal- und Vertikal-Bankenwahlsignale wie folgt ausgedrückt sind:
Horizontal-Bankenwahlsignal = HBSi, 1 i 2^X
Vertikal-Bankenwahlsignal = VBSj, 1 j 2^Y+1.