DE19727423A1 - Halbleiterbauelement und ein Herstellungsverfahren dafür - Google Patents
Halbleiterbauelement und ein Herstellungsverfahren dafürInfo
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- 239000004065 semiconductor Substances 0.000 title claims description 66
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000012535 impurity Substances 0.000 claims description 54
- 239000000758 substrate Substances 0.000 claims description 36
- 150000002500 ions Chemical class 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 20
- 239000002019 doping agent Substances 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 7
- -1 phosphorus ions Chemical class 0.000 claims description 7
- 229910052796 boron Inorganic materials 0.000 claims description 6
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- 238000011109 contamination Methods 0.000 claims description 3
- 230000007547 defect Effects 0.000 claims 4
- 125000004437 phosphorous atom Chemical group 0.000 claims 3
- 238000002513 implantation Methods 0.000 claims 2
- 238000009413 insulation Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 2
- 101100346656 Drosophila melanogaster strat gene Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Description
Die vorliegende Erfindung betrifft ein Halbleiterbauelement und ein Herstellungsverfahren
dafür und genauer ein Halbleiterbauelement mit einer dreifach Muldenstruktur bzw. Wannen
struktur und ein Herstellungsverfahren dafür.
Um die Anforderungen nach einer hoher Integration und einer hohen funktionellen Entwicklung
von Halbleiterbauelementen zu erfüllen, sollten integrierte Schaltungen im allgemeinen in der
Lage sein, ein bestimmtes Leistungsspektrum bereitzustellen. Zu diesem Zweck wurden eine
Reihe von verbesserten Halbleiterbauelementen entwickelt. Bei einer von jenen Verbesserun
gen wird eine erste P-Typ-Mulde in einem P-Typ-Substrat ausgebildet und eine zweite
P-Typ-Mulde wird in einer N-Typ-Mulde ausgebildet, die in dem P-Typ-Substrat ausgebildet ist.
Dementsprechend wird ein erster N-Typ-MOS-Transistor in der ersten P-Typ-Mulde ausge
bildet, und ein zweiter N-Typ-MOS-Transistor wird in der zweiten P-Typ-Mulde ausgebildet.
Der erste N-Typ-MOS-Transistor weist Eigenschaften auf, die anders sind als jene des zwei
ten N-Typ-MOS-Transistors.
Das Halbleiterbauelement kann in dem dynamischen RAM verwendet werden. In dem dyna
mischen RAM wird eine parasitäre Übergangskapazität bzw. Sperrschichtkapazität reduziert,
wenn eine negative Spannung mit einem vorbestimmten Wert an ein Halbleitersubstrat in ei
nem Bereich einer Speicherzelle angelegt wird. Weiter wird die Menge des Leckstroms in
einem Übergangsbereich bzw. Sperrschichtbereich reduziert. Infolgedessen wird die Abtast
grenze bzw. die Fühlspanne des Halbleiterbauelements und die Datenaufrechterhaltungszeit
verbessert bzw. erhöht.
Bei dem herkömmlichen Halbleiterbauelementen, die oben beschrieben wurden, wird die
zweite P-Typ-Mulde, die in der N-Typ-Mulde ausgebildet ist, mit der ersten P-Typ-Mulde
elektrisch isoliert, und im Gegensatz zu der ersten P-Typ-Mulde wird eine negative Spannung
mit einem vorbestimmten Wert an der zweiten P-Typ-Mulde angelegt. Dementsprechend gibt
es ein Problem dahingehend, daß die Schwellenspannung in der zweiten P-Typ-Mulde erhöht
wird.
Weiter verschlechtert sich die Eigenschaft der zweiten P-Typ-Mulde, da die zweite
P-Typ-Mulde in der N-Typ-Mulde ausgebildet ist.
Eine Aufgabe der vorliegenden Erfindung ist es, ein Halbleiterbauelement und ein Herstel
lungsverfahren für dasselbe bereitzustellen, das in der Lage ist, die Schwellenspannungs-Dif
ferenz zwischen der ersten P-Typ-Mulde und der zweiten P-Typ-Mulde zu minimieren, wenn
eine negative Spannung an ein Substrat angelegt wird, wo die zweite P-Typ-Mulde ausgebil
det ist, und das in der Lage ist, den Herstellungsprozeß des Halbleiterbauelements zu mini
mieren.
Die Aufgabe der Erfindung wird durch das Bauelement gemäß dem Anspruch 1 und das Ver
fahren gemäß dem Anspruch 7 und dem Anspruch 20 gelöst. Vorteilhafte Weiterbildungen
gehen aus den Unteransprüchen hervor.
Ein Vorteil der vorliegenden Erfindung ist es, daß ein Halbleiterbauelement und ein Herstel
lungsverfahren für dasselbe bereitgestellt wird, das verbesserte Muldencharakteristiken auf
weist, wo die zweite P-Typ-Mulde nicht in der N-Typ-Mulde ausgebildet ist.
Vorzugsweise wird gemäß der vorliegenden Erfindung insbesondere ein Halbleiterbauelement
bereitgestellt, das folgendes beinhaltet:
Ein Halbleitersubstrat, das mit einer P-Typ-Störstelle dotiert ist;
eine Anzahl von Isolationsfilmen bzw. -schichten zum Festlegen von ersten, zweiten und dritten aktiven Bereichen in einer Einheitszelle des Halbleitersubstrats;
eine vergrabene Störstellen-dotierte Schicht vom N-Typ, wobei die vergrabene Schicht in dem Halbleitersubstrat ausgehend von der Oberfläche des ersten aktiven Bereichs bei einer vorbestimmten Tiefe ausgebildet wird, wobei die Oberfläche bzw. Fläche Abschnitte bzw. Teile der Isolationsfilme bzw. Isolationsschichten beinhaltet, die zu beiden Seiten des ersten aktiven Bereichs positioniert bzw. angeordnet sind;
einen ersten P-Typ-Muldenbereich, der unterhalb des zweiten aktiven Bereichs ausge bildet ist, der dem ersten aktiven Bereich benachbart ist;
ein zweiter P-Typ-Muldenbereich, der in dem Halbleitersubstrat, ausgehend von der Oberfläche des ersten aktiven Bereichs in einer vorbestimmten Tiefe ausgebildet ist, wo der zweite P-Typ-Muldenbereich um einen vorbestimmten Abstand von der vergrabenen Störstel lenschicht entfernt ist bzw. getrennt ist;
einen ersten N-Typ-Muldenbereich, der unterhalb des dritten aktiven Bereichs ausge bildet ist;
einen zweiten N-Typ-Muldenbereich, der unterhalb des ausgewählten Abschnittes des Isolierfilmes bzw. der Isolierschicht ausgebildet ist, die einen ersten aktiven Bereich und den zweiten aktiven Bereich festlegt; und
einen ersten P-Typ-Dotierbereich und einen zweiten N-Typ-Dotierbereich, der jeweilig direkt unterhalb der Oberfläche des ersten aktiven Bereichs und direkt unterhalb der Oberflä che des zweiten aktiven Bereichs ausgebildet ist, wobei die Dotiermittelkonzentration des ersten Dotierbereichs niedriger ist, als jene des zweiten Dotierbereichs.
Ein Halbleitersubstrat, das mit einer P-Typ-Störstelle dotiert ist;
eine Anzahl von Isolationsfilmen bzw. -schichten zum Festlegen von ersten, zweiten und dritten aktiven Bereichen in einer Einheitszelle des Halbleitersubstrats;
eine vergrabene Störstellen-dotierte Schicht vom N-Typ, wobei die vergrabene Schicht in dem Halbleitersubstrat ausgehend von der Oberfläche des ersten aktiven Bereichs bei einer vorbestimmten Tiefe ausgebildet wird, wobei die Oberfläche bzw. Fläche Abschnitte bzw. Teile der Isolationsfilme bzw. Isolationsschichten beinhaltet, die zu beiden Seiten des ersten aktiven Bereichs positioniert bzw. angeordnet sind;
einen ersten P-Typ-Muldenbereich, der unterhalb des zweiten aktiven Bereichs ausge bildet ist, der dem ersten aktiven Bereich benachbart ist;
ein zweiter P-Typ-Muldenbereich, der in dem Halbleitersubstrat, ausgehend von der Oberfläche des ersten aktiven Bereichs in einer vorbestimmten Tiefe ausgebildet ist, wo der zweite P-Typ-Muldenbereich um einen vorbestimmten Abstand von der vergrabenen Störstel lenschicht entfernt ist bzw. getrennt ist;
einen ersten N-Typ-Muldenbereich, der unterhalb des dritten aktiven Bereichs ausge bildet ist;
einen zweiten N-Typ-Muldenbereich, der unterhalb des ausgewählten Abschnittes des Isolierfilmes bzw. der Isolierschicht ausgebildet ist, die einen ersten aktiven Bereich und den zweiten aktiven Bereich festlegt; und
einen ersten P-Typ-Dotierbereich und einen zweiten N-Typ-Dotierbereich, der jeweilig direkt unterhalb der Oberfläche des ersten aktiven Bereichs und direkt unterhalb der Oberflä che des zweiten aktiven Bereichs ausgebildet ist, wobei die Dotiermittelkonzentration des ersten Dotierbereichs niedriger ist, als jene des zweiten Dotierbereichs.
Vorzugsweise stellt die vorliegende Erfindung ein Verfahren zur Herstellung eines Halbleiter
bauelements bereit, das die folgenden Schritte beinhaltet:
Ein Halbleitersubstrat, das mit einer P-Typ-Störstelle dotiert ist, wird vorgesehen;
eine Anzahl von Isolierfilmen bzw. Schichten wird zur Festlegung von ersten, zweiten und dritten aktiven Bereichen in einer Einheitszelle des Halbleitersubstrates ausgebildet;
eine vergrabene mit Störstellen dotierte Schicht vom N-Typ wird bei einer vorbe stimmten Tiefe des Halbleitersubstrats, ausgehend von der Oberfläche des ersten aktiven Be reichs und einer Oberfläche eines Bereichs ausgebildet, der vorbestimmte Abschnitte der Iso lierschichten bzw. Isolierfilme beinhaltet, die zu beiden Seiten des ersten aktiven Bereichs liegen;
ein erster N-Typ-Muldenbereich wird unterhalb des Bereichs, der den dritten aktiven Bereich und vorbestimmte Abschnitte der Isolierfilme bzw. Isolierschichten beinhaltet, die zu beiden Seiten des dritten aktiven Bereichs liegen, und ein zweiter N-Typ-Muldenbereich wird unterhalb eines vorbestimmten Abschnittes des Isolierfilms bzw. der Isolierschicht, die zwischen dem ersten aktiven Bereich und dem zweiten aktiven Bereich liegt, ausgebildet;
eine dritte P-Typ-Mulde wird unterhalb des Bereichs, der den zweiten aktiven Bereich und vorbestimmte Abschnitte der Isolierfilme bzw. Isolierschichten beinhaltet, die zu beiden Seiten des zweiten aktiven Bereichs liegen, ausgebildet, und ein vierter P-Typ-Muldenbereich wird unterhalb des ersten aktiven Bereichs und vorbestimmter Abschnitte der Isolierfilme bzw. Isolierschichten, die zu beiden Seiten des aktiven Bereichs liegen, ausgebildet; und
ein erster Dotierbereich und ein zweiter Dotierbereich zur Steuerung einer Schwellen spannung jeweilig in dem Bereich, der der Oberfläche des ersten aktiven Bereichs benachbart ist, und in dem Bereich, der der Oberfläche des zweiten aktiven Bereichs benachbart ist, wird ausgebildet, wobei die Dotiermittelkonzentration des ersten Dotierbereichs niedriger ist, als jene des zweiten Dotierbereichs.
Ein Halbleitersubstrat, das mit einer P-Typ-Störstelle dotiert ist, wird vorgesehen;
eine Anzahl von Isolierfilmen bzw. Schichten wird zur Festlegung von ersten, zweiten und dritten aktiven Bereichen in einer Einheitszelle des Halbleitersubstrates ausgebildet;
eine vergrabene mit Störstellen dotierte Schicht vom N-Typ wird bei einer vorbe stimmten Tiefe des Halbleitersubstrats, ausgehend von der Oberfläche des ersten aktiven Be reichs und einer Oberfläche eines Bereichs ausgebildet, der vorbestimmte Abschnitte der Iso lierschichten bzw. Isolierfilme beinhaltet, die zu beiden Seiten des ersten aktiven Bereichs liegen;
ein erster N-Typ-Muldenbereich wird unterhalb des Bereichs, der den dritten aktiven Bereich und vorbestimmte Abschnitte der Isolierfilme bzw. Isolierschichten beinhaltet, die zu beiden Seiten des dritten aktiven Bereichs liegen, und ein zweiter N-Typ-Muldenbereich wird unterhalb eines vorbestimmten Abschnittes des Isolierfilms bzw. der Isolierschicht, die zwischen dem ersten aktiven Bereich und dem zweiten aktiven Bereich liegt, ausgebildet;
eine dritte P-Typ-Mulde wird unterhalb des Bereichs, der den zweiten aktiven Bereich und vorbestimmte Abschnitte der Isolierfilme bzw. Isolierschichten beinhaltet, die zu beiden Seiten des zweiten aktiven Bereichs liegen, ausgebildet, und ein vierter P-Typ-Muldenbereich wird unterhalb des ersten aktiven Bereichs und vorbestimmter Abschnitte der Isolierfilme bzw. Isolierschichten, die zu beiden Seiten des aktiven Bereichs liegen, ausgebildet; und
ein erster Dotierbereich und ein zweiter Dotierbereich zur Steuerung einer Schwellen spannung jeweilig in dem Bereich, der der Oberfläche des ersten aktiven Bereichs benachbart ist, und in dem Bereich, der der Oberfläche des zweiten aktiven Bereichs benachbart ist, wird ausgebildet, wobei die Dotiermittelkonzentration des ersten Dotierbereichs niedriger ist, als jene des zweiten Dotierbereichs.
Die obigen Vorteile und andere Eigenschaften bzw. Charakteristiken der vorliegenden Erfin
dung werden klarer werden, indem eine bevorzugte Ausführungsform davon detailliert unter
Bezugnahme auf die beigefügten Zeichnungen beschrieben wird. Dabei können unterschiedli
che Merkmale verschiedener Ausführungsformen untereinander kombiniert werden.
Weiter wird auf die koreanische Patentanmeldung Nr. 96-25 024 hingewiesen, die hiermit durch Be
zugnahme mit aufgenommen wird.
Fig. 1A bis 1D sind schematische Schnittansichten eines Halbleiterbauelements entspre
chend einer bevorzugten Ausführungsform der vorliegenden Erfindung, die den Herstellungs
prozeß des Halbleiterbauelements zeigen.
Im folgenden wird die bevorzugte Ausführungsform der vorliegenden Erfindung genauer un
ter Bezugnahme auf die begleitenden Zeichnungen erklärt.
Fig. 1A bis 1D sind schematische Schnittansichten eines Halbleiterbauelements gemäß ei
ner bevorzugten Ausführungsform der vorliegenden Erfindung.
Nimmt man Bezug auf Fig. 1, so werden eine Anzahl bzw. eine Vielzahl von Isolierfilmen
bzw. Isolierschichten 2 bei vorbestimmten Bereichen eines P-Typ-Halbleitersubstrates 1 aus
gebildet. Die Anzahl von Isolierfilmen bzw. Isolierschichten 2 legen erste, zweite und dritte
aktive Regionen, gesehen von rechts in Fig. 1, in dem P-Typ-Halbleitersubstrat 1 fest. Eine
Schirm-Oxidschicht 100, die dazu dient, zu verhindern, daß das P-Typ-Halbleitersubstrat 1
beschädigt wird, wird dann durch ein herkömmlich bekanntes Verfahren auf der gesamten
Struktur ausgebildet. Danach wird ein erstes Maskenmuster 110, bei dem es sich um eine
photoempfindliche Schicht bzw. um einen photoempfindlichen Film handelt, so ausgebildet,
daß der erste aktive Bereich freigelegt bzw. belichtet wird. Die bevorzugte Dicke des ersten
Maskenmusters 110 liegt bei ungefähr 3 bis 5 µm. Ein Phosphorion, bei dem es sich um eine
Störstelle bzw. Verunreinigung vom N-Typ handelt, wird dann in den P-Typ-Halbleitersub
strat 1 bei einer Energie von 1-2 MeV und bei einer Ionenkonzentration von 1 × 10¹² bis
5 × 10¹³ Ionen/cm² implantiert. Dementsprechend wird eine Störstellen-vergrabene Schicht 200
vom N-Typ in dem P-Typ-Halbleitersubstrat 1 bei einer vorbestimmten Tiefe ausgebildet.
Danach wird ein Dotierungsmaterial vom N-Typ, zum Beispiel Phosphor- (P) Ionen in das
Halbleitersubstrat 1 bei einer Energie von 30-80 keV und bei einer Ionenkonzentration von
2 × 10¹¹ bis 5 × 10¹¹ Ionen/cm² implantiert, um die Schwellenspannung der Halbleitervorrich
tung zu steuern. Infolgedessen wird eine erste Schwellenspannungs-Steuerschicht 12A bei ei
nem Bereich, der der Oberfläche des ersten aktiven Bereichs benachbart ist, ausgebildet. Das
erste Maskenmuster 110 wird dann entfernt, indem eine gut bekannte Technik zum Entfernen
einer photoempfindlichen Schicht bzw. eines photoempfindlichen Films verwendet wird.
Nimmt man als nächstes Bezug zur Fig. 1B, so wird das zweite Maskenmuster 120 auf den
ersten und zweiten aktiven Bereichen ausgebildet, indem eine Photolitographietechnik ver
wendet wird. Das zweite Maskenmuster wird so ausgebildet, daß nicht nur der gewünschte
Bereich der N-Typ-Mulde bzw. N-Typ-Wanne, sondern auch ein vorbestimmter Abschnitt
bzw. Teil der Isolierschicht bzw. des Isolierfilms 2 zwischen dem ersten aktiven Bereich und
dem zweiten aktiven Bereich freigelegt bzw. belichtet wird. Vorzugsweise weist das zweite
Maskenmuster 120 eine Dicke von ungefähr 2 bis 4 µm auf. Nachdem das zweite Masken
muster 120 ausgebildet ist, werden Phosphorionen, die Störstellen vom N-Typ darstellen, in
das Halbleitersubstrat 1 bei einem Energiepegel von 700 keV-1,5 MeV und bei einer Ionen
konzentration von 5 × 10¹² bis 5 × 10¹³ Ionen/cm² implantiert. Zu dieser Zeit wird das zweite
Maskenmuster 120 als eine Ionenimplantationsmaske verwendet. Infolgedessen wird eine
erste Mulde bzw. Wanne 12 vom N-Typ und eine zweite Mulde bzw. Wanne 12′ vom N-Typ
in dem P-Typ-Halbleitersubstrat 1 ausgebildet. Abschnitte der zweiten Mulde bzw. der zwei
ten Wanne 12′ überlappen mit beiden Randabschnitten der vergrabenen Verunreinigungs
schicht bzw. Störstellenschicht 200 vom N-Typ. Danach wird das zweite Maskenmuster 120
entfernt, indem die gut bekannte Technik zum Entfernen eines photoempfindlichen Films ver
wendet wird.
Nimmt man nun Bezug auf Fig. 1C, so wird ein drittes Maskenmuster 130 auf dem dritten
aktiven Bereich und dem vorbestimmten Bereich der Isolierschicht 2 zwischen dem ersten ak
tiven Bereich und dem zweiten aktiven Bereich ausgebildet, indem die Photolitographietech
nik verwendet wird, so daß nur der P-Typ-Muldenbereich freigelegt ist. Vorzugsweise weist
das dritte Maskenmuster 130 eine Dicke von 2-4 µm auf. Störstellenionen vom P-Typ, zum
Beispiel Borionen, werden dann in das Halbleitersubstrat 1 bei einem Energiepegel von
500 keV-700 keV und bei einer Ionenkonzentration von 1 × 10¹³-5 × 10¹³ Ionen/cm² implan
tiert, wodurch eine erste P-Typ-Mulde 13 und eine zweite P-Typ-Mulde 113 ausgebildet
wird. Bei der vorliegenden Erfindung wird die zweite P-Typ-Mulde 113 in einem Abschnitt
bzw. Teil des P-Typ-Halbleitersubstrat 1 ausgebildet, der von der vergrabenen Störstellen
schicht 200 und der zweiten N-Typ-Mulde 12′ eingeschlossen ist, und zwar im Gegensatz
zu dem herkömmlichen Halbleiterbauelement, bei dem die zweite Mulde 113 vom P-Typ
nicht innerhalb der N-Mulde ausgebildet ist.
Danach werden P-Typ-Störstellenionen, zum Beispiel Bor, in das Halbleitersubstrat 1 bei ei
nem Energieniveau von 70-120 keV und bei einer Ionenkonzentration von 2 × 10¹¹ bis
5 × 10¹¹ Ionen/cm² gefolgt von einer zweiten Borionen-Implantation in das Halbleitersubstrat 1
bei einem Energieniveau von 10-30 keV und bei einer Ionenkonzentration von
1 × 12¹²-5 × 10¹² Ionen/cm² implantiert, um die Schwellenspannung des Halbleiterbauelements zu steu
ern. Dementsprechend wird eine zweite Schwellenspannungs-Steuerschicht 13A bei dem Be
reich ausgebildet, der den Oberflächen der ersten P-Typ-Mulde und der zweiten P-Typ-Mulde
benachbart ist, ausgebildet. Da die erste N-Typ-Schwellenspannungs-Steuerschicht 12A und
die zweite P-Typ-Schwellenspannungs-Steuerschicht in derselben P-Typ-Mulde 113 ausgebil
det sind, sind die zwei Schichten 12A, 13A gegendotiert. Infolgedessen weist im Vergleich
mit der Schwellenspannungs-Steuerschicht 13A, die in der ersten P-Typ-Mulde 13 ausgebildet
ist, die Schwellenspannungs-Steuerschicht eine niedrigere Konzentration des Dotiermittels
auf. Dementsprechend ist die Schwellenspannung der zweiten P-Typ-Mulde 113 niedriger,
als jene der ersten P-Typ-Mulde 13.
Nimmt man nun Bezug auf Fig. 1D, so werden der Gateoxidfilm 3 und die Gateelektroden
14A, 24A, 24B durch ein herkömmliches Verfahren auf der Struktur nach dem Entfernen des
dritten Maskenmusters und dem Waschen der Struktur ausgebildet. Mittlerweile bezeichnet
eine dritte Schwellenspannungs-Steuerungsschicht 13B in Fig. 1D eine Störstellenschicht,
die durch Gegendotieren der ersten Schwellenspannungs-Steuerungsschicht 12A und der zwei
ten Schwellenspannungs-Steuerungsschicht 13A ausgebildet ist. Wie zuvor beschrieben, weist
die dritte Schwellenspannungs-Steuerungsschicht 13B eine relativ niedrige Dotiermittel-Kon
zentration auf.
Bei dem Halbleiterbauelement, wie es durch das obige Verfahren ausgebildet ist, wird eine
Erdungsspannung an der ersten P-Typ-Mulde 13 angelegt und eine negative Spannung wird
an die zweite P-Typ-Mulde 113 angelegt. Da die dritte Schwellenspannungs-Steuerungs
schicht 13B, die in der zweiten P-Typ-Mulde 113 ausgebildet ist, eine Konzentration auf
weist, die niedriger ist, als jene der ersten Schwellenspannungs-Steuerungsschicht 13A, die
in der ersten P-Typ-Mulde 13 ausgebildet ist, ist die Schwellenspannung der zweiten
P-Typ-Mulde 113 niedriger, als jene der ersten P-Typ-Mulde 13. Dementsprechend ist eine Schwel
lenspannung eines MOS-Transistors, der in der ersten P-Typ-Mulde ausgebildet ist, dieselbe,
wie wie jene eines MOS-Transistors, der in der zweiten P-Typ-Mulde ausgebildet ist, obwohl
eine zusätzliche elektrische Spannung an dem Halbleiterbauelement angelegt wird.
Entsprechend der vorliegenden Erfindung wird die zweite P-Typ-Mulde 113 nicht in der
N-Typ-Mulde ausgebildet. Die zweite P-Typ-Mulde wird in dem Teil des Halbleitersubstrats
ausgebildet, das durch die N-Typ-Mulde und die vergrabene N-Typ-Störstellenschicht einge
schlossen ist. Folglich sind die Eigenschaften bzw. die Charakteristiken der P-Typ-Mulde
stark verbessert. Weiter ist die Charakteristik und die Ausbeute bzw. die Ergiebigkeit des
Halbleiterbauelements stark verbessert.
Die Erfindung läßt sich insbesondere wie folgt zusammenfassen:
Die vorliegende Erfindung betrifft ein Halbleiterbauelement mit einer dreifach Muldenstruk tur. Das Halbleiterbauelement beinhaltet eine vergrabene Störstellenschicht vom N-Typ, die in dem Halbleitersubstrat bei einer vorbestimmten Tiefe von der Oberfläche des ersten akti ven Bereiches ausgebildet wird; einen erste P-Typ-Muldenbereich, der unterhalb des zweiten aktiven Bereichs gebildet wird, der sich benachbart zu dem ersten aktiven Bereich befindet; einen zweiten P-Typ-Muldenbereich, der in dem Halbleitersubstrat ausgehend von der Ober fläche des ersten aktiven Bereichs in einer Tiefe ausgebildet ist; einen N-Typ-Muldenbereich, der unterhalb des dritten aktiven Bereichs ausgebildet ist; einen zweiten N-Typ-Muldenbe reich, der unterhalb ausgewählter Abschnitte der Isolierschicht ausgebildet ist, die einen ersten aktiven Bereich und den zweiten aktiven Bereich festlegt; und einen ersten P-Typ-Do tierbereich und einen zweiten N-Typ-Dotierbereich, die jeweilig direkt unterhalb der Ober fläche des ersten aktiven Bereichs und direkt unterhalb der Oberfläche des zweiten aktiven Bereichs ausgebildet sind, wobei die Dotiermittelkonzentration des ersten Dotierbereichs nie driger ist, als jene des zweiten Dotierbereichs.
Die vorliegende Erfindung betrifft ein Halbleiterbauelement mit einer dreifach Muldenstruk tur. Das Halbleiterbauelement beinhaltet eine vergrabene Störstellenschicht vom N-Typ, die in dem Halbleitersubstrat bei einer vorbestimmten Tiefe von der Oberfläche des ersten akti ven Bereiches ausgebildet wird; einen erste P-Typ-Muldenbereich, der unterhalb des zweiten aktiven Bereichs gebildet wird, der sich benachbart zu dem ersten aktiven Bereich befindet; einen zweiten P-Typ-Muldenbereich, der in dem Halbleitersubstrat ausgehend von der Ober fläche des ersten aktiven Bereichs in einer Tiefe ausgebildet ist; einen N-Typ-Muldenbereich, der unterhalb des dritten aktiven Bereichs ausgebildet ist; einen zweiten N-Typ-Muldenbe reich, der unterhalb ausgewählter Abschnitte der Isolierschicht ausgebildet ist, die einen ersten aktiven Bereich und den zweiten aktiven Bereich festlegt; und einen ersten P-Typ-Do tierbereich und einen zweiten N-Typ-Dotierbereich, die jeweilig direkt unterhalb der Ober fläche des ersten aktiven Bereichs und direkt unterhalb der Oberfläche des zweiten aktiven Bereichs ausgebildet sind, wobei die Dotiermittelkonzentration des ersten Dotierbereichs nie driger ist, als jene des zweiten Dotierbereichs.
Claims (20)
1. Halbleiterbauelement, das folgendes aufweist:
ein Halbleitersubstrat, das mit einer Verunreinigung bzw. Störstelle eines ersten Typs dotiert ist;
eine Anzahl von Isolierfilmen bzw. Isolierschichten zum Festlegen eines ersten, eines zweiten und eines dritten aktiven Bereichs in einer Einheitszelle des Halbleitersubstrats;
eine vergrabene Störstellenschicht, die mit einer Störstelle bzw. Verunreinigung vom zweiten Typ dotiert ist, wobei die vergrabene Störstellenschicht in dem Halbleitersubstrat, ausgehend von der Oberfläche des ersten aktiven Bereichs bei einer vorbestimmten Tiefe aus gebildet ist, wobei die Oberfläche Abschnitte der Isolierfilme bzw. Isolierschichten beinhaltet, die zu beiden Seiten des ersten aktiven Bereichs angeordnet bzw. positioniert sind;
einen ersten Muldenbereich bzw. Wannenbereich vom ersten Störstellentyp, der unter halb des zweiten aktiven Bereichs ausgebildet ist, der zu dem ersten aktiven Bereich benach bart ist;
einen zweiten Mulden- bzw. Wannenbereich des ersten Störstellentyps, der in dem Halbleitersubstrat, ausgehend von der Oberfläche des ersten aktiven Bereichs in einer vorbe stimmten Tiefe ausgebildet ist, wo der zweite Muldenbereich bzw. Wannenbereich des ersten Störstellentyps um einen vorbestimmten Abstand von der vergrabenen Störstellenschicht ge trennt ist;
einen ersten Muldenbereich bzw. Wannenbereich vom zweiten Störstellentyp, der un terhalb des dritten aktiven Bereichs ausgebildet ist;
einen zweiten Muldenbereich bzw. Wannenbereich des zweiten Störstellentyps, der unterhalb eines ausgewählten Abschnittes bzw. Teils des Isolierfilms bzw. der Isolierschicht ausgebildet ist, die den ersten aktiven Bereich und den zweiten aktiven Bereich festlegt; und
einen ersten Dotierbereich vom ersten Störstellentyp und einen zweiten Dotierbereich vom ersten Störstellentyp, der jeweilig direkt unterhalb der Oberfläche bzw. Fläche des ersten aktiven Bereichs und direkt unterhalb der Oberfläche des zweiten aktiven Bereichs ausgebildet ist, wobei die Dotierkonzentration des ersten Dotierbereichs niedriger ist als jene des zweiten Dotierbereichs.
ein Halbleitersubstrat, das mit einer Verunreinigung bzw. Störstelle eines ersten Typs dotiert ist;
eine Anzahl von Isolierfilmen bzw. Isolierschichten zum Festlegen eines ersten, eines zweiten und eines dritten aktiven Bereichs in einer Einheitszelle des Halbleitersubstrats;
eine vergrabene Störstellenschicht, die mit einer Störstelle bzw. Verunreinigung vom zweiten Typ dotiert ist, wobei die vergrabene Störstellenschicht in dem Halbleitersubstrat, ausgehend von der Oberfläche des ersten aktiven Bereichs bei einer vorbestimmten Tiefe aus gebildet ist, wobei die Oberfläche Abschnitte der Isolierfilme bzw. Isolierschichten beinhaltet, die zu beiden Seiten des ersten aktiven Bereichs angeordnet bzw. positioniert sind;
einen ersten Muldenbereich bzw. Wannenbereich vom ersten Störstellentyp, der unter halb des zweiten aktiven Bereichs ausgebildet ist, der zu dem ersten aktiven Bereich benach bart ist;
einen zweiten Mulden- bzw. Wannenbereich des ersten Störstellentyps, der in dem Halbleitersubstrat, ausgehend von der Oberfläche des ersten aktiven Bereichs in einer vorbe stimmten Tiefe ausgebildet ist, wo der zweite Muldenbereich bzw. Wannenbereich des ersten Störstellentyps um einen vorbestimmten Abstand von der vergrabenen Störstellenschicht ge trennt ist;
einen ersten Muldenbereich bzw. Wannenbereich vom zweiten Störstellentyp, der un terhalb des dritten aktiven Bereichs ausgebildet ist;
einen zweiten Muldenbereich bzw. Wannenbereich des zweiten Störstellentyps, der unterhalb eines ausgewählten Abschnittes bzw. Teils des Isolierfilms bzw. der Isolierschicht ausgebildet ist, die den ersten aktiven Bereich und den zweiten aktiven Bereich festlegt; und
einen ersten Dotierbereich vom ersten Störstellentyp und einen zweiten Dotierbereich vom ersten Störstellentyp, der jeweilig direkt unterhalb der Oberfläche bzw. Fläche des ersten aktiven Bereichs und direkt unterhalb der Oberfläche des zweiten aktiven Bereichs ausgebildet ist, wobei die Dotierkonzentration des ersten Dotierbereichs niedriger ist als jene des zweiten Dotierbereichs.
2. Halbleiterbauelement nach Anspruch 1, bei welchem ein vorbestimmter Bereich des
zweiten Muldenbereichs vom zweiten Störstellentyp mit einem vorbestimmten Bereich der
vergrabenen Störstellenschicht überlappt.
3. Halbleiterbauelement nach Anspruch 2, das weiter zwei Gateelektroden bzw.
Steuerelektroden aufweist, die auf dem ersten aktiven Bereich ausgebildet sind.
4. Halbleiterbauelement nach Anspruch 3, das weiter eine Gateelektrode bzw. eine Steu
erelektrode aufweist, die auf dem zweiten aktiven Bereich ausgebildet ist.
5. Halbleiterbauelement nach Anspruch 1, bei welchem die Störstelle bzw. die Verunrei
nigung vom ersten Typ eine P-Typ-Störstelle bzw. -Verunreinigung ist und die Verunreini
gung bzw. die Störstelle vom zweiten Typ eine N-Typ-Störstelle bzw. -Verunreinigung ist.
6. Halbleiterbauelement nach Anspruchs, bei welchem der erste Dotierbereich Boratome
umfaßt, und der zweite Dotierbereich Phosphoratome umfaßt.
7. Verfahren zur Herstellung eines Halbleiterbauelements, das die folgenden Schritte auf
weist:
ein Halbleitersubstrat wird bereitgestellt, das mit einer Störstelle bzw. Verunreinigung von einem ersten Typ dotiert ist;
eine Anzahl von Isolierschichten bzw. Isolierfilmen zur Festlegung eines ersten, zwei ten und dritten aktiven Bereichs wird in einer Einheitszelle des Halbleitersubstrats ausgebil det;
eine dotierte vergrabene Störstellenschicht mit Störstellen bzw. einer Verunreinigung vom zweiten Typ wird ausgehend von einer Oberfläche des ersten aktiven Bereichs und der Oberfläche des Bereichs, der vorbestimmte Abschnitte bzw. Teile der Isolierfilme bzw. Isolierschichten beinhaltet, die zu beiden Seiten des ersten aktiven Bereichs liegen, bei einer vorbestimmten Tiefe des Halbleitersubstrats ausgebildet;
ein erster Muldenbereich, der mit einer Verunreinigung vom zweiten Typ dotiert ist, wird unterhalb des Bereichs, der den dritten aktiven Bereich und vorbestimmte Abschnitte der Isolierfilme bzw. Isolierschichten beinhaltet, die zu beiden Seiten des dritten aktiven Be reichs liegen, ausgebildet und ein zweiter Muldenbereich, der mit einer Verunreinigung vom zweiten Typ dotiert ist, wird unterhalb eines vorbestimmten Abschnittes des Isolierfilms bzw. der Isolierschicht, die zwischen dem ersten aktiven Bereich und dem zweiten aktiven Bereich liegt, ausgebildet;
eine dritte Mulde bzw. Wanne, die mit einer Störstelle bzw. Verunreinigung vom ersten Typ dotiert ist, wird unterhalb des Bereichs, der den zweiten aktiven Bereich und vor bestimmte Abschnitte der Isolierfilme bzw. Isolierschichten beinhaltet, die zu beiden Seiten des zweiten aktiven Bereichs liegen, ausgebildet und ein vierter Muldenbereich, der mit einer Verunreinigung bzw. Störstellen vom ersten Typ dotiert ist, wird unterhalb des ersten aktiven Bereichs und vorbestimmter Abschnitte der Isolierfilme bzw. -schichten, die zu beiden Seiten des ersten aktiven Bereichs liegen, ausgebildet; und
ein erster Dotierbereich und ein zweiter Dotierbereich zur Steuerung einer Schwellen spannung wird jeweilig in dem Bereich, der zu der Oberfläche des ersten aktiven Bereichs benachbart ist, und in dem Bereich, der zu der Oberfläche des zweiten aktiven Bereichs be nachbart ist, ausgebildet, wobei die Dotiermittelkonzentration des ersten Dotierbereichs nie driger ist als jene des zweiten Dotierbereichs.
ein Halbleitersubstrat wird bereitgestellt, das mit einer Störstelle bzw. Verunreinigung von einem ersten Typ dotiert ist;
eine Anzahl von Isolierschichten bzw. Isolierfilmen zur Festlegung eines ersten, zwei ten und dritten aktiven Bereichs wird in einer Einheitszelle des Halbleitersubstrats ausgebil det;
eine dotierte vergrabene Störstellenschicht mit Störstellen bzw. einer Verunreinigung vom zweiten Typ wird ausgehend von einer Oberfläche des ersten aktiven Bereichs und der Oberfläche des Bereichs, der vorbestimmte Abschnitte bzw. Teile der Isolierfilme bzw. Isolierschichten beinhaltet, die zu beiden Seiten des ersten aktiven Bereichs liegen, bei einer vorbestimmten Tiefe des Halbleitersubstrats ausgebildet;
ein erster Muldenbereich, der mit einer Verunreinigung vom zweiten Typ dotiert ist, wird unterhalb des Bereichs, der den dritten aktiven Bereich und vorbestimmte Abschnitte der Isolierfilme bzw. Isolierschichten beinhaltet, die zu beiden Seiten des dritten aktiven Be reichs liegen, ausgebildet und ein zweiter Muldenbereich, der mit einer Verunreinigung vom zweiten Typ dotiert ist, wird unterhalb eines vorbestimmten Abschnittes des Isolierfilms bzw. der Isolierschicht, die zwischen dem ersten aktiven Bereich und dem zweiten aktiven Bereich liegt, ausgebildet;
eine dritte Mulde bzw. Wanne, die mit einer Störstelle bzw. Verunreinigung vom ersten Typ dotiert ist, wird unterhalb des Bereichs, der den zweiten aktiven Bereich und vor bestimmte Abschnitte der Isolierfilme bzw. Isolierschichten beinhaltet, die zu beiden Seiten des zweiten aktiven Bereichs liegen, ausgebildet und ein vierter Muldenbereich, der mit einer Verunreinigung bzw. Störstellen vom ersten Typ dotiert ist, wird unterhalb des ersten aktiven Bereichs und vorbestimmter Abschnitte der Isolierfilme bzw. -schichten, die zu beiden Seiten des ersten aktiven Bereichs liegen, ausgebildet; und
ein erster Dotierbereich und ein zweiter Dotierbereich zur Steuerung einer Schwellen spannung wird jeweilig in dem Bereich, der zu der Oberfläche des ersten aktiven Bereichs benachbart ist, und in dem Bereich, der zu der Oberfläche des zweiten aktiven Bereichs be nachbart ist, ausgebildet, wobei die Dotiermittelkonzentration des ersten Dotierbereichs nie driger ist als jene des zweiten Dotierbereichs.
8. Verfahren nach Anspruch 7, wobei die Verunreinigung bzw. die Störstelle vom ersten
Typ eine P-Typ-Verunreinigung bzw. eine P-Typ-Störstelle und die Verunreinigung bzw.
Störstelle vom zweiten Typ eine N-Typ-Verunreinigung bzw. -Störstelle ist.
9. Verfahren nach Anspruch 8, bei welchem die Schritte zur Ausbildung eines ersten Do
tierbereichs und eines zweiten Dotierbereichs erste und zweite Ionenimplantationen aufwei
sen, wobei die erste Ionenimplantation eine N-Typ-Störstellenimplantation und die zweite
Ionenimplantation eine P-Typ-Störstellenimplantation ist.
10. Verfahren nach Anspruch 9, bei welchem die erste Ionenimplantation durch die Im
plantierung von Phosphorionen in den ersten aktiven Bereich bei einem Energieniveau bzw.
einem Energiepegel von 30 bis 80 keV und bei einem Ionenkonzentrationsniveau von 2 × 10¹¹
bis 5 × 10¹² Ionen/cm² durchgeführt wird.
11. Verfahren nach Anspruch 9, bei welchem die zweite Ionenimplantation durchgeführt
wird, indem Borionen in den ersten aktiven Bereich bei einem Energieniveau von 70 bis 120 keV
und bei einem Ionenkonzentrationsniveau von 5 × 10¹² bis 5 × 10¹³ Ionen/cm² implantiert
werden und indem Borionen in den ersten aktiven Bereich bei einem Energieniveau von 10
bis 30 keV und bei einem Ionenkonzentrationsniveau von 1 × 10¹² bis 5 × 10¹² Ionen/cm² im
plantiert werden.
12. Verfahren nach Anspruch 7, bei welchem der Schritt zur Ausbildung der vergrabenen
Störstellenschicht bzw. Verunreinigungsschicht die folgenden Schritte aufweist:
ein Maskenmuster wird ausgebildet, indem der erste aktive Bereich und vorbestimmte Abschnitte der Isolierschichten bzw. Isolierfilme, die zu beiden Seiten des ersten aktiven Be reichs liegen, freigelegt werden bzw. belichtet werden;
Phosphoratome werden bei einem Energieniveau von 1 bis 2 MeV und bei einem Ionenkonzentrationsniveau von 1 × 10¹² bis 5 × 10¹³ Ionen/cm² implantiert; und
das Maskenmuster wird entfernt.
ein Maskenmuster wird ausgebildet, indem der erste aktive Bereich und vorbestimmte Abschnitte der Isolierschichten bzw. Isolierfilme, die zu beiden Seiten des ersten aktiven Be reichs liegen, freigelegt werden bzw. belichtet werden;
Phosphoratome werden bei einem Energieniveau von 1 bis 2 MeV und bei einem Ionenkonzentrationsniveau von 1 × 10¹² bis 5 × 10¹³ Ionen/cm² implantiert; und
das Maskenmuster wird entfernt.
13. Verfahren nach Anspruch 12, bei welchem das Maskenmuster eine Dicke von 3 bis
5 µm aufweist.
14. Verfahren nach Anspruch 7, bei welchem der erste Muldenbereich und der zweite
Muldenbereich gleichzeitig ausgebildet werden.
15. Verfahren nach Anspruch 7, bei welchem der dritte Muldenbereich und der vierte
Muldenbereich gleichzeitig ausgebildet werden.
16. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 8, bei welchem
der Schritt der Ausbildung des ersten und zweiten Muldenbereichs die folgenden Schritte auf
weist:
ein Maskenmuster wird ausgebildet, indem der dritte aktive Bereich und vorbestimmte Abschnitte des Isolierfilmes, die zwischen dem ersten aktiven Bereich und dem zweiten akti ven Bereich liegen, freigelegt bzw. belichtet werden;
Phosphoratome werden bei einem Energieniveau von 700 keV bis 1,5 MeV und bei einem Ionenkonzentrationsniveau von 5 × 10¹² bis 5 × 10¹³ Ionen/cm² implantiert; und
das Maskenmuster wird entfernt.
ein Maskenmuster wird ausgebildet, indem der dritte aktive Bereich und vorbestimmte Abschnitte des Isolierfilmes, die zwischen dem ersten aktiven Bereich und dem zweiten akti ven Bereich liegen, freigelegt bzw. belichtet werden;
Phosphoratome werden bei einem Energieniveau von 700 keV bis 1,5 MeV und bei einem Ionenkonzentrationsniveau von 5 × 10¹² bis 5 × 10¹³ Ionen/cm² implantiert; und
das Maskenmuster wird entfernt.
17. Verfahren nach Anspruch 16, bei welchem das Maskenmuster eine Dicke von 2 bis
4 µm aufweist.
18. Verfahren nach Anspruch 8, bei welchem der Schritt der Ausbildung der dritten Mul
de bzw. dritten Wanne die folgenden Schritte aufweist:
ein Maskenmuster wird ausgebildet, indem der Bereich, der den ersten aktiven Be reich und vorbestimmte Abschnitte der Isolierfilme bzw. Isolierschichten beinhaltet, die zu beiden Seiten des ersten aktiven Bereichs liegen, und der Bereich, der den zweiten aktiven Bereich und vorbestimmte Abschnitte der Isolierfilme bzw. Isolierschichten beinhaltet, die zu beiden Seiten des zweiten aktiven Bereichs liegen, freigelegt bzw. belichtet werden;
Borionen werden bei einem Energieniveau von 500 keV bis 700 MeV und bei einem Ionenkonzentrationsniveau von 1 × 10¹³ bis 5 × 10¹³ Ionen/cm² implantiert; und das Maskenmuster wird entfernt.
ein Maskenmuster wird ausgebildet, indem der Bereich, der den ersten aktiven Be reich und vorbestimmte Abschnitte der Isolierfilme bzw. Isolierschichten beinhaltet, die zu beiden Seiten des ersten aktiven Bereichs liegen, und der Bereich, der den zweiten aktiven Bereich und vorbestimmte Abschnitte der Isolierfilme bzw. Isolierschichten beinhaltet, die zu beiden Seiten des zweiten aktiven Bereichs liegen, freigelegt bzw. belichtet werden;
Borionen werden bei einem Energieniveau von 500 keV bis 700 MeV und bei einem Ionenkonzentrationsniveau von 1 × 10¹³ bis 5 × 10¹³ Ionen/cm² implantiert; und das Maskenmuster wird entfernt.
19. Verfahren nach Anspruch 18, bei welchem das Maskenmuster eine Dicke von 2 bis
4 µm aufweist.
20. Verfahren zur Herstellung eines Halbleiterbauelements, das die folgenden Schritte auf
weist:
ein Halbleitersubstrat, das mit einer Störstelle bzw. Verunreinigung von einem ersten Typ dotiert ist, wird bereitgestellt;
eine Anzahl von Isolierfilmen bzw. Isolierschichten zur Festlegung eines ersten, eines zweiten und eines dritten aktiven Bereichs wird in einer Einheitszelle des Halbleitersubstrats ausgebildet;
eine vergrabene Störstellen- bzw. Verunreinigungsschicht, die mit einer Störstelle bzw. Verunreinigung vom N-Typ dotiert ist, wird ausgehend von der Oberfläche des ersten aktiven Bereichs und der Oberfläche des Bereichs, der vorbestimmte Abschnitte der Isolier schichten bzw. Isolierfilme beinhaltet, die zu beiden Seiten des ersten aktiven Bereichs lie gen, in einer vorbestimmten Tiefe des Halbleitersubstrats ausgebildet;
ein erster Dotierbereich direkt unterhalb der Oberfläche bzw. Fläche des ersten akti ven Bereichs wird ausgebildet, indem eine N-Typ-Störstelle bzw. eine entsprechende Verun reinigung in den ersten aktiven Bereich implantiert wird;
ein erster N-Typ-Muldenbereich wird unterhalb des Bereichs, der den dritten aktiven Bereich und vorbestimmte Abschnitte der Isolierschichten bzw. Isolierfilme beinhaltet, die zu beiden Seiten des dritten aktiven Bereichs liegen, ausgebildet und ein zweiter N-Typ-Mul denbereich wird unterhalb eines vorbestimmten Abschnittes der Isolierschicht bzw. des Iso lierfilmes, die zwischen dem ersten aktiven Bereich und dem zweiten aktiven Bereich liegt, ausgebildet;
eine dritte Mulde vom P-Typ wird unterhalb des Bereichs, der den zweiten aktiven Bereich und vorbestimmte Abschnitte der Isolierschichten bzw. Isolierfilme beinhaltet, die zu beiden Seiten des zweiten aktiven Bereichs liegen, ausgebildet und ein vierter P-Typ-Mul denbereich wird unterhalb des ersten aktiven Bereichs und vorbestimmter Abschnitte der Iso lierfilme bzw. Isolierschichten, die zu beiden Seiten des ersten aktiven Bereichs liegen, aus gebildet; und
ein zweiter Dotierbereich und ein dritter Dotierbereich werden jeweilig direkt unter halb der Oberfläche des ersten aktiven Bereichs und direkt unterhalb der Oberfläche des zweiten aktiven Bereichs ausgebildet, um eine Schwellenspannung zu steuern, indem eine P-Typ-Verunreinigung bzw. eine P-Typ-Störstelle implantiert wird.
ein Halbleitersubstrat, das mit einer Störstelle bzw. Verunreinigung von einem ersten Typ dotiert ist, wird bereitgestellt;
eine Anzahl von Isolierfilmen bzw. Isolierschichten zur Festlegung eines ersten, eines zweiten und eines dritten aktiven Bereichs wird in einer Einheitszelle des Halbleitersubstrats ausgebildet;
eine vergrabene Störstellen- bzw. Verunreinigungsschicht, die mit einer Störstelle bzw. Verunreinigung vom N-Typ dotiert ist, wird ausgehend von der Oberfläche des ersten aktiven Bereichs und der Oberfläche des Bereichs, der vorbestimmte Abschnitte der Isolier schichten bzw. Isolierfilme beinhaltet, die zu beiden Seiten des ersten aktiven Bereichs lie gen, in einer vorbestimmten Tiefe des Halbleitersubstrats ausgebildet;
ein erster Dotierbereich direkt unterhalb der Oberfläche bzw. Fläche des ersten akti ven Bereichs wird ausgebildet, indem eine N-Typ-Störstelle bzw. eine entsprechende Verun reinigung in den ersten aktiven Bereich implantiert wird;
ein erster N-Typ-Muldenbereich wird unterhalb des Bereichs, der den dritten aktiven Bereich und vorbestimmte Abschnitte der Isolierschichten bzw. Isolierfilme beinhaltet, die zu beiden Seiten des dritten aktiven Bereichs liegen, ausgebildet und ein zweiter N-Typ-Mul denbereich wird unterhalb eines vorbestimmten Abschnittes der Isolierschicht bzw. des Iso lierfilmes, die zwischen dem ersten aktiven Bereich und dem zweiten aktiven Bereich liegt, ausgebildet;
eine dritte Mulde vom P-Typ wird unterhalb des Bereichs, der den zweiten aktiven Bereich und vorbestimmte Abschnitte der Isolierschichten bzw. Isolierfilme beinhaltet, die zu beiden Seiten des zweiten aktiven Bereichs liegen, ausgebildet und ein vierter P-Typ-Mul denbereich wird unterhalb des ersten aktiven Bereichs und vorbestimmter Abschnitte der Iso lierfilme bzw. Isolierschichten, die zu beiden Seiten des ersten aktiven Bereichs liegen, aus gebildet; und
ein zweiter Dotierbereich und ein dritter Dotierbereich werden jeweilig direkt unter halb der Oberfläche des ersten aktiven Bereichs und direkt unterhalb der Oberfläche des zweiten aktiven Bereichs ausgebildet, um eine Schwellenspannung zu steuern, indem eine P-Typ-Verunreinigung bzw. eine P-Typ-Störstelle implantiert wird.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960025024A KR980006533A (ko) | 1996-06-28 | 1996-06-28 | 반도체 장치 및 그 제조방법 |
| KR96-25024 | 1996-06-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE19727423A1 true DE19727423A1 (de) | 1998-01-02 |
| DE19727423B4 DE19727423B4 (de) | 2006-09-21 |
Family
ID=19464229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19727423A Expired - Lifetime DE19727423B4 (de) | 1996-06-28 | 1997-06-27 | Halbleiterbauelement und ein Herstellungsverfahren dafür |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US5939757A (de) |
| JP (1) | JP2932376B2 (de) |
| KR (1) | KR980006533A (de) |
| CN (1) | CN1085894C (de) |
| DE (1) | DE19727423B4 (de) |
| GB (1) | GB2314680B (de) |
| TW (1) | TW338177B (de) |
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- 1997-06-17 TW TW086108424A patent/TW338177B/zh not_active IP Right Cessation
- 1997-06-26 US US08/876,351 patent/US5939757A/en not_active Expired - Lifetime
- 1997-06-26 GB GB9713531A patent/GB2314680B/en not_active Expired - Lifetime
- 1997-06-26 JP JP9187362A patent/JP2932376B2/ja not_active Expired - Fee Related
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- 1997-06-28 CN CN97113870A patent/CN1085894C/zh not_active Expired - Lifetime
-
1999
- 1999-03-08 US US09/265,545 patent/US6037203A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| GB9713531D0 (en) | 1997-09-03 |
| US5939757A (en) | 1999-08-17 |
| KR980006533A (ko) | 1998-03-30 |
| CN1170963A (zh) | 1998-01-21 |
| GB2314680A (en) | 1998-01-07 |
| US6037203A (en) | 2000-03-14 |
| JPH1098114A (ja) | 1998-04-14 |
| CN1085894C (zh) | 2002-05-29 |
| DE19727423B4 (de) | 2006-09-21 |
| JP2932376B2 (ja) | 1999-08-09 |
| GB2314680B (en) | 2001-01-03 |
| TW338177B (en) | 1998-08-11 |
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| Date | Code | Title | Description |
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| 8110 | Request for examination paragraph 44 | ||
| 8127 | New person/name/address of the applicant |
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|
| 8127 | New person/name/address of the applicant |
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|
| 8364 | No opposition during term of opposition | ||
| R071 | Expiry of right |