DE19729634A1 - Frequenzsynthesizer - Google Patents

Description

Die vorliegende Erfindung betrifft einen Frequenzsynthesizer, und insbesondere einen verbesserten kohärenten Frequenzsyn­ thesizer, der unter Anwendung einer 0,8 µm-CMOS-Technik implementiert und der an einen Mobilfunk-Sender/Empfänger angepaßt werden kann.

Seit kurzem gewinnt die drahtlose Kommunikation auf dem Ge­ biet des Informationsaustauschs an Bedeutung. Die Anzahl der Teilnehmer an mobilen Kommunikationssystemen, die sich einer analogen Technik bedienen, ist aufgrund ihres Bedienungskom­ forts steil angestiegen; bedingt durch die begrenzte Kapazi­ tät der mit Analogtechnik arbeitenden Systeme bei hohem Kom­ munikationsaufkommen und die stark zunehmende Anzahl von Teilnehmern, wurden mobile Kommunikationssysteme, die sich eine digitale Technik zunutze machen, entwickelt, um die obigen Einschränkungen zu überwinden.

Bei einem digitalen, zellularen Kommunikationssystem können zahlreiche Personen das System gleichzeitig innerhalb eines begrenzten Frequenzspektrums benutzen, den Teilnehmern können verschiedene Arten digitaler Informationen zur Verfügung ge­ stellt werden, und es ist möglich, die gewünschte Kommunika­ tionssicherheit zuverlässig zu erzielen.

Dieser Typ eines mobilen Kommunikationssystems enthält einen Frequenzsynthesizer zum Erzeugen einer neuen Frequenz auf Basis einer Referenzfrequenz, wobei die Referenzfrequenz stabil, genau ist und ein reines Spektrum hat.

Der Frequenzsynthesizer wird im allgemeinen als Phasenregel­ schleife (phase locked loop - PLL) implementiert, da die Kosten für deren Implementierung als Schaltung zum Erzeugen von Frequenzen gering und die spektrale Reinheit hoch ist.

Der Frequenzsynthesizer weist in Form von Phasenzittern auf, die in Eingangs- und Ausgangsphasenzittern eingeteilt werden, und die eng mit der Schleifenbandbreite der Phasenregel­ schleife (PLL) zusammenhängen.

Bei einer schmalen Schleifenbandbreite läßt sich nämlich das Eingangsphasenzittern leicht beseitigen, während das Phasen­ zittern durch den spannungsgesteuerten Oszillator VCO zu­ nimmt, da der Gleichlauf schlechter ist. Ist dagegen die Bandbreite der Schleife groß, nimmt das Phasenzittern durch den VCO ab, und es ist schwierig, das Eingangsphasenzittern zu beseitigen.

Um also einen Frequenzsynthesizer mit geringem Phasenzittern zu implementieren, sollte die Schleifenbandbreite der Phasen­ regelschleife (PLL) optimiert werden.

Des weiteren ist das Phasenzittern in der ausgangsseitigen Phasenstörung bei einer niedrigeren Frequenz von einem Kri­ stall-Oszillator abhängig, und bei einer höheren Frequenz ist es vom spannungsgesteuerten Oszillator (VCO) abhängig.

Da das durch den Kristall-Oszillator bedingte Phasenzittern geringer ist als das durch den spannungsgesteuerten Oszilla­ tor bedingte Phasenzittern, wird die Charakteristik des Pha­ senzitterns des Frequenzsynthesizers vollständig von der durch den spannungsgesteuerten Oszillator (VCO) bedingten Charakteristik des Phasenzitterns bestimmt.

Es ist deshalb äußerst wichtig, den spannungsgesteuerten Os­ zillator (VCO) so zu konzipieren, daß er nur geringes Phasen­ zittern aufweist.

Bei der Implementierung der Phasenregelschleife (PLL) spielen nämlich die Auslegungsbedingungen des spannungsgesteuerten Oszillators und Frequenzteilers eine wichtige Rolle bei der Bestimmung ihrer Schnelligkeit und Leistungsaufnahme.

Bisher sind der spannungsgesteuerte Oszillator und der Fre­ quenzteiler mit einer größeren Frequenzbrandbreite unter An­ wendung einer hochschnellen Chip-Integrationstechnik, wie z. B. ECL und GaAs implementiert worden. Mit der Weiterent­ wicklung der damit verwandten Techniken sind jedoch CMOS- Bauelemente in Kompaktbauweise und CMOS-Schaltungen mit Hochgeschwindigkeitscharakteristik verwirklicht worden.

Bei Verwendung des Oszillators zum Abstimmen eines Senders und eines Empfängers des Frequenzsynthesizers ist bisher ein LC-Tankoszillator mit einem Varaktor verwendet worden. Die Kosten des LC-Tankoszillators und seine Leistungsaufnahme sind jedoch hoch. Außerdem nehmen Größe und Gewicht des Senders/Empfängers zu. Um deshalb die obigen Probleme zu beseitigen, ist ein CMOS-Ringoszillator mit niedrigerer Lei­ stungsaufnahme, Schaltungsintegration und hoher Zuverlässig­ keit eingeführt worden.

Der obige CMOS-Ringoszillator kann jedoch die Leistung des Frequenzsynthesizers verschlechtern, da er gegenüber Störun­ gen der Spannungsversorgung anfällig ist.

Darüber hinaus ist ein spannungsgesteuerter CMOS-Oszillator (VCO), der beständig gegenüber Störungen der Spannungsversor­ gung ist und im Sinne einer Verbesserung der Temperaturcha­ rakteristik wirkt sowie mit einem ECL-Typ vergleichbar ist, eingeführt worden. Dieser spannungsgesteuerte CMOS-Oszillator (VCO) ist jedoch nicht an mobile Kommunikationssysteme an­ paßbar, da seine Betriebsfrequenz zu niedrig ist.

Außerdem ist ein Verfahren zum Anpassen eines CMOS-Vorteilers an den Frequenzteiler eingeführt worden. Dieses Verfahren zielt jedoch nur auf eine Verringerung der Größe des Bauteils ab. Des weiteren ist ein Vorteiler-Verfahren unter Verwendung der Technik dynamischer Schaltungen eingeführt worden. Dieses Verfahren funktioniert bei einer hohen Frequenz gut; es ist jedoch gegenüber Störungen der dynamischen Schaltung anfäl­ lig.

Es ist deshalb die Aufgabe der vorliegenden Erfindung, einen Frequenzsynthesizer bereitzustellen, der die dem Stand der Technik anhaftenden Probleme überwindet, und diesen dahin­ gehend zu verbessern, daß er in der Lage ist, selbst dann eine konstante Signalfrequenz zu erzeugen, wenn eine äußere Variation auf ihn einwirkt, indem eine differentielle Schal­ tung implementiert wird, wodurch er an ein mobiles Kommunika­ tionssystem angepaßt werden kann.

Zur Lösung dieser Aufgabe wird ein Phasendetektor zum Ver­ gleichen eines Eingangssignals mit einem Referenzsignal und zum Erkennen eines Frequenz- oder Phasenfehlers zwischen diesen, einem Filter zum differentiellen Verstärken eines Ausgangssignals des Phasen-Frequenzdetektors zum Erzeugen einer dem Filterausgang entsprechenden Spannung, einem span­ nungsgesteuerter Oszillator zum Erzeugen einer dem Filter­ ausgang entsprechenden Frequenz, einem Frequenzteiler zum Teilen des durch den spannungsgesteuerten Oszillator er­ zeugten Frequenzsignals durch einen vorbestimmten Teiler und zum Ausgeben eines frequenzgeteilten Signals an die Phasen­ detektoreinrichtung und einem Referenzspannungsgenerator zum Eingeben von Referenzspannungen in den spannungsgesteuerten Oszillator bereitgestellt.

Die Aufgabe der vorliegenden Erfindung kann durch Anwenden einer 0,8 µm-CMOS-Integrationstechnik gelöst werden, wobei die Schwingungsfrequenz im Bereich von 24,6 MHz bis 492,8 MHz liegt.

Die vorliegende Erfindung wird in der nachstehenden detail­ lierten Beschreibung und den beiliegenden beispielhaften Zeichnungen, die somit keine Einschränkung der Erfindung dar­ stellen, erläutert; es zeigen:

Fig. 1 ein Blockdiagramm eines Frequenzsynthesizers gemäß der vorliegenden Erfindung;

Fig. 2 ein Schaltschema eines spannungsgesteuerten Oszilla­ tors in der Schaltung von Fig. 1;

Fig. 3 ein Schaltschema eines Vorteilers in der Schaltung von Fig. 1;

Fig. 4 ein Schaltschema eines D-Flipflop in der Schaltung von Fig 3;

Fig. 5 ein Schaltschema eines Phasenfrequenzdetektors in der Schaltung von Fig. 1;

Fig. 6 ein Schaltschema eines D-Flipflop in der Schaltung von Fig. 5;

Fig. 7 ein Schaltschema einer differentiellen Ladepumpe und eines Schleifenfilters in der Schaltung von Fig. 1;

Fig. 8 eine Wellenform, die eine frequenzabhängige Charak­ teristik auf Basis einer Referenzeingabe gemäß der vorlie­ genden Erfindung darstellt; und

Fig. 9 eine Wellenform, die eine Spektralcharakteristik auf Basis einer Referenzeingabe gemäß der vorliegenden Erfindung darstellt.

Fig. 1 ist ein schematisches Blockdiagramm eines Frequenz­ synthesizers gemäß der vorliegenden Erfindung, mit einem Phasen- oder Frequenzdetektor 101 (im folgenden "Phasen­ detektor") zum Erkennen eines Frequenz- oder Phasenfehlers durch Vergleichen eines Eingangssignals f0/N mit einem Refe­ renzsignal der Frequenz fr, einem Filter 102 zum Filtern des Fehlerausgangs durch differentielles Verstärken des Ausgangs­ signals des Phasendetektors 101 und zum Ausgeben eines dem erkannten Phasenfehler entsprechenden niederfrequenten Signals, einem spannungsgesteuerten Oszillator 103 zum Er­ zeugen eines der Ausgangsspannung des Filters 102 entspre­ chenden Signals der Frequenz f0, einem Frequenzteiler 104 zum Teilen der Frequenz des Ausgangssignals der Frequenz f0 des spannungsgesteuerten Oszillators 103 durch "N" und zum Aus­ geben des Signals der Frequenz f0/N an den Phasendetektor 101, und einem Referenzspannungsgenerator 105 zum Anlegen von Referenzspannungen Vref1-Vref3 an den spannungsgesteuerten Oszillator 103.

Das Eingangsreferenzsignal der Frequenz fr an den Phasen­ detektor 101 wird mittels eines Oszillators, wie z. B. eines Kristall-Oszillators mit geringen Frequenzschwankungen und wenig Rauschen, erzeugt.

Das Filter 102, wie in Fig. 7 dargestellt, enthält eine Lade­ pumpe 106 und ein Schleifenfilter 107.

Der spannungsgesteuerte Oszillator 103, wie in Fig. 2 darge­ stellt, enthält eine differentielle Verzögerungszelle 111 und eine Zellenvorspannungsschaltung 112.

Drei differentielle Verzögerungszellen 111 sind vorzugsweise hintereinander in Reihe geschaltet. In jeder der differen­ tiellen Verzögerungszellen 111 wird ein Steuersignal Vcon an das Gate eines PMOS-Transistors M6 angelegt, dessen Source mit einer Spannung Vdd verbunden ist. Ein Steuersignal Ccon wird an die Gates von CMOS-Transistoren M3 und M4 angelegt, deren Sourcen gemeinsam mit dem Drain des PMOS-Transistors M6 verbunden sind. Ein Steuersignal Ncon wird an das Gate eines NMOS-Transistors M5 gelegt, dessen Source mit einer Spannung Vss verbunden ist. Eingangssignale Ai und Bi werden an die Gates von NMOS-Transistoren M1 und M2 gelegt, deren Sourcen gemeinsam mit dem Drain des NMOS-Transistors M5 verbunden sind. Die Drains der Transistoren M1 und M3 sind ebenso wie die Drains der Transistoren M2 und M4 miteinander verbunden, und Signale A0 und B0 werden an die entsprechenden dazwischen gebildeten Verbindungspunkte gelegt.

In der Zellenvorspannungsschaltung 112 sind PMOS-Transistoren M7 und M8 sowie NMOS-Transistoren M9 und M10, deren Gates so geschaltet sind, daß sie jeweils die Spannung Vcon, Ccon, Vref bzw. Ncon empfangen, in Reihe zwischen die Spannungen Vdd und Vss geschaltet. Die Referenzspannung Vref1 wird an einen nicht invertierenden Eingangsanschluß eines Verstärkers AI geliefert, an dessen invertierenden Eingangsanschluß die Drainspannung Vobp des PMOS-Transistors M7 angelegt wird. Das Steuersignal Ccon wird vom Verstärker A1 ausgegeben, und die­ ser Ausgang wird an das Gate des PMOS-Transistors M8 gelegt. Eine Referenzspannung Vref3 wird an den invertierenden Ein­ gangsanschluß eines Verstärkers A2 angelegt, in dessen nicht invertierenden Eingangsanschluß die Drainspannung Voc des PMOS-Transistors M8 eingespeist wird, und das Ausgangssignal Ccon des Verstärkers A2 wird an das Gate des NMOS-Transistors M10 angelegt.

Der Frequenzteiler 104 enthält einen Vorteiler 108 zum Teilen der Frequenz des Signals f0 durch 7 oder 8 sowie einen Fre­ quenzteiler 109 zum Teilen der Frequenz des Ausgangs des Vor­ teilers 108 durch 32 und zum Ausgeben des Signals der Fre­ quenz f0/N an den Phasendetektor 101.

Wie aus Fig. 3 ersichtlich ist, wird im Vorteiler 108 ein Taktsignal CK an den Signaltaktanschluß von D-Flipflops DFF1 und DFF2 gelegt. Das Ausgangssignal Q des Flipflop DFF1 wird an den einen Eingangsanschluß eines ODER-Gatters OR1 gelegt, an dessen anderen Eingang das Ausgangssignal eines ODER- Gatters OR2 angelegt wird, welches ein Steuersignal M und ein Ausgangssignal f0 als Eingänge erhält. Das Ausgangssignal Q des Flipflop DFF2 wird an den einen Eingangsanschluß eines NICHT-UND-Gatters NA1 angelegt, an dessen anderen Eingang das Ausgangssignal des ODER-Gatters OR1 angelegt wird. Das Aus­ gangssignal des NICHT-UND-Gatters NA1 wird an den D-Eingangs­ anschluß des Flipflop DFF1 gelegt. Ein D-Flipflop DFF3 ist zum Ausgeben des Signals V0 an seinem Ausgang Q geschaltet und führt das Ausgangssignal V0 entsprechend dem Q-Ausgangs­ signal des Flipflop DFF2, das an seinen Takteingang angelegt wird, an seinen D-Eingangsanschluß.

Wie in Fig. 4 dargestellt, sind die Sourcen von PMOS-Transi­ storen M17, M13, M14 und M18 in jedem der Flipflops DFF1 bis DFF3 so geschaltet, daß sie mit der Spannung Vdd versorgt werden, und die Drains der Transistoren M17 und M13 sowie der Transistoren M14 und M18 sind jeweils miteinander verbunden, wobei der gemeinsame Drain-Verbindungspunkt zwischen den Transistoren M17 und M13 mit dem Gate des Transistors M14, dem Drain eines NMOS-Transistors M15 und dem Eingang "N" eines Latch LT1 verbunden ist. Der gemeinsame Drain-Verbin­ dungspunkt zwischen den Transistoren M14 und M18 ist mit dem Gate des Transistors M13, dem Drain eines NMOS-Transistors M16, an den das Taktsignal CK angelegt wird, bzw. dem Eingang "N" des Latch LT1 verbunden. Der Ausgang eines Inverters IN1, an den der "D"-Eingang angelegt wird, ist jeweils mit der Source des NMOS-Transistor M15, dem Drain eines NMOS-Tran­ sistors M11, dessen Source mit Masse verbunden ist, und dem Gate eines NMOS-Transistors M12, dessen Source mit Masse verbunden ist, verbunden. Der Ausgang eines Inverters IN2, an den der "D"-Eingang angelegt wird, ist mit der Source des NMOS-Transistor M16, dem Drain des Transistors M12 bzw. dem Gate des Transistors M11 verbunden. Das Latch LT1 gibt die Signale Q und Q aus.

Das Latch LT1 enthält zwei NICHT-UND-Gatter NA2 und NA3, an deren Eingänge jeweils eines seiner Ausgangssignale Q und Q angelegt wird.

Wie in Fig. 5 dargestellt, enthält der Phasendetektor 101 ein D-Flipflop DFF11 zum Ausgeben eines Signals "UP" (aufwärts) an seinem Q-Ausgang, indem es die an seinem D-Eingang liegen­ de Spannung Vdd mittels des an seinen Takteingang angelegten Eingangssignals fr sperrt, ein D-Flipflop DFF12 des D-Typs zum Ausgeben eines Signals "DOWN" (abwärts) an seinem Q-Aus­ gang, indem es die an seinen Takteingang gelegte Spannung Vdd sperrt, und ein UND-Gatter AN11 zum UND-Verknüpfen der Signa­ le UP und DOWN sowie in Reihe geschaltete Inverter IN11 und IN12 zum aufeinanderfolgenden Invertieren des Ausgangs des UND-Gatters AN11 und zum Anlegen des invertierten Ausgangs an die Rücksetzanschlüsse der Flipflops DFF11 und DFF12, um diese rückzusetzen.

Wie in Fig. 6 dargestellt, wird in jedem der Flipflops DFF11 und DFF12 die Spannung Vdd an die Sourcen von PMOS-Transisto­ ren M29, M27, M23, M24 und M30 gelegt, und die Drains der PMOS-Transistoren M29, M27 und M23 sind gemeinsam mit dem Gate des PMOS-Transistors M24 und dem Eingang "N" eines Latch LT2 sowie mit dem Drain eines NMOS-Transistors M25, dessen Gate mit dem Taktsignal CK verbunden ist, verbunden. Des wei­ teren ist das Drain eines PMOS-Transistors M28, dessen Source mit dem Drain des Transistors M30 verbunden ist, mit dem Drain des Transistors M24, dem Gate des Transistors M23, dem Eingang "N" des Latch LT2, dem Drain eines NMOS-Transistors M26, dessen Gate für den Empfang des Taktsignals CK geschal­ tet ist, und dem Drain eines NMOS-Transistors M33, dessen Gate für den Empfang des Rücksetzsignals "R" geschaltet ist, verbunden. Die Source des Transistors M33 und die Sourcen der NMOS-Transistoren M31 und M21 sind gemeinsam mit der Spannung Vss verbunden. Die Source des Transistors M25 ist mit den gemeinsam verbundenen Drains der Transistoren M31 und M21 und dem Gate des Transistors M22 verbunden, und die Source des Transistors M26 ist mit dem Gate des Transistors M21, dem Drain des Transistors M22 und dem Drain eines PMOS-Transi­ stors M32, dessen Source mit der Spannung Vdd verbunden ist, verbunden. An die Gates der Transistoren M30 und M32 wird das Rücksetzsignal "R" angelegt, an die Gates der Transistoren M27, M28, M25 und M26 wird das Taktsignal CK angelegt, und an die Gates der Transistoren M29 und M31 wird das invertierte Rücksetzsignal R angelegt.

Das Latch LT2 enthält zwei NICHT-UND-Gatter NA4 und NA5, die jeweils Signale ausgeben und an ihren Eingängen NA bzw. NB die Signale erhalten.

Nunmehr werden Funktion und Wirkungsweise der vorliegenden Erfindung erläutert.

Die Phasen des Eingangssignals der Frequenz fr und des fre­ quenzgeteilten Ausgangssignals der Frequenz f0/N vom span­ nungsgesteuerten Oszillator 103 werden durch den Phasendetek­ tor 101 verglichen und die Fehler UP und DN hinsichtlich der Phasendifferenz zwischen ihnen erkannt.

Im Filter 102 werden die Ausgänge UP und DN des Phasendetek­ tors 101 durch die Ladepumpe 106 differentiell verstärkt, und das Schleifenfilter 107 gibt entsprechend dem erkannten Pha­ senfehler eine niederfrequente Spannung Vcon vom Phasendetek­ tor 101 an den spannungsgesteuerten Oszillator 103 aus.

Der spannungsgesteuerte Oszillator 103 erzeugt eine der Aus­ gangsspannung des Schleifenfilters 107 entsprechende Signal­ frequenz f0.

Der Vorteiler 108 teilt die Eingangsfrequenz f0 vom span­ nungsgesteuerten Oszillator 103 durch sieben oder acht, und der Frequenzteiler 109 teilt die durch sieben oder acht ge­ teilte Frequenz durch 32 und gibt die Signalfrequenz f0/N in den Phasendetektor 101 ein.

Wiederholt also der Phasendetektor 101 die Operation, mit der das Eingangssignal der Frequenz fr mit dem Ausgangssignal der Frequenz f0/N des Frequenzteilers 109 verglichen und der Pha­ senfehler erkannt wird, werden die Phasen des Eingangssignals der Frequenz fr und des frequenzgeteilten Signals der Fre­ quenz f0/N identisch. Im Ergebnis wird die Ausgangsfrequenz N.fr oder das N-fache der Frequenz fr des Eingangssignals.

Eine gewünschte Frequenz f0 wird dadurch erzeugt, daß das frequenzteilende Vielfache des Vorteilers 108 und damit der Divisorwert "N" verändert wird.

Der Vorteiler 108 wird bei einer hohen Frequenz betrieben und der Frequenzteiler 109 ist ein programmierbarer Zähler, der bei einer niedrigeren Frequenz betrieben wird.

Nunmehr wird die Funktionsweise jedes Funktionsblocks des er­ findungsgemäßen Frequenzsynthesizers erläutert.

Da der übliche CMOS-Ringoszillator anfällig gegenüber Störun­ gen der Versorgungsspannung ist, wodurch die Leistung des Frequenzsynthesizers verschlechtert wird, ist der spannungs­ gesteuerte Oszillator 103 mit einer differentiellen Verzöge­ rungszelle ausgebildet, wodurch die Störungen der Versor­ gungsspannung beseitigt werden.

Der in Fig. 2 dargestellte spannungsgesteuerte Oszillator 103 ist nämlich mit einer differentiellen Verzögerungszelle 111 und der Zellenvorspannungsschaltung 112 versehen, wodurch so­ wohl die Störungen der Versorgungsspannung als auch Substrat­ rauschen beseitigt werden.

Darüber hinaus wird das Schnittstellenrauschen der Transisto­ ren während des Betriebs der Phasenregelschleife (PLL) be­ seitigt und das thermische Rauschen der Transistoren dadurch optimiert, daß der Vorspannungsstrom und die Kapazität der Eingangs der differentiellen Verzögerungszelle 111 eingere­ gelt werden.

Zunächst wird im spannungsgesteuerten Oszillator 103 mit der differentiellen Verzögerungszelle das vom Filter 102 einge­ gebene Steuersignal Vcon an das Gate des PMOS-Transistors M6 gelegt, worauf der Strom der Verzögerungszelle geregelt wird. Die NMOS-Transistoren M1 und M2, deren Sourcen mit dem NMOS- Transistor M5 verbunden sind, bilden differentielle Inverter, wodurch Ausgangssignale A0 und B0 entsprechend den Eingangs­ signalen Ai und Bi erzeugt werden.

Darüber hinaus arbeiten die PMOS-Transistoren M3 und M4 gemäß dem von der Zellenvorspannungsschaltung 112 eingegebenen Steuersignal Ccon innerhalb eines Sättigungsbereichs.

Die Zellenvorspannungsschaltung 112 steuert die differen­ tielle Verzögerungszelle 111 entsprechend den Referenzspan­ nungen Vref1 bis Vref3, die vom Referenzspannungsgenerator 105 angelegt werden, und entsprechend dem vom Filter 102 ein­ gegebenen Steuersignal Vcon.

Der PMOS-Transistor M8 hat hier die gleiche Größe wie die PMOS-Transistoren M3 und M4, und der NMOS-Transistor M10 hat die gleiche Größe wie der Stromversorgungstransistor M5 der differentiellen Verzögerungszelle 111.

Außerdem hat der PMOS-Transistor M7 der gleiche Größe wie der NMOS-Transistor M1 der differentiellen Verzögerungszelle 111, und der PMOS-Transistor M8 hat die gleiche Größe wie der PMOS-Transistor M3 der differentiellen Verzögerungszelle 111.

Die Transistoren M8 und M9 sowie Verstärker A1 und A1 dienen zum Einregeln der Spannungen der Transistoren M3 und M4 der differentiellen Verzögerungszelle 111 sowie der Gate-Spannung des Transistors M5.

Wird das Steuersignal Vcon vom Filter 102 in den spannungsge­ steuerten Oszillator 103 eingegeben, ändert sich der Ein­ schaltpegel des PMOS-Transistors entsprechend der Änderung der Eingangsspannung sowie der Strom der differentiellen Verzögerungszelle 111. Es ist nämlich möglich, die Schwin­ gungsfrequenzen A0 und B0 durch Variieren der Verzögerungs­ zeit der differentiellen Verzögerungszelle 111 zu variieren.

Wird hier die Spannungsamplitude durch die Zellenvorspan­ nungsschaltung 112 entsprechend einer hinzugefügten Para­ kapazität der Ausgangsanschlüsse A0 und B0 der differen­ tiellen Verzögerungszelle 111 konstant gemacht, verhält sich die Verzögerungszeit der differentiellen Verzögerungszelle 111 umgekehrt proportional zum Strom der Verzögerungszelle, und die Ausgangsschwingungsfrequenz verhält sich proportional zum Strom.

Da die NMOS-Transistoren M1 und M2 einen differentiellen In­ verter bilden, ist die differentielle Verzögerungszelle 111 in hohem Maße beständig gegenüber Störungen der Versorgungs­ spannungen und Gleichtaktstörungen (beseitigt diese).

Wird an den Eingangsanschluß Ai eine höhere Spannung und an den Eingangsanschluß Bi eine niedrigere Spannung angelegt, fließt Strom zum NMOS-Transistor M1, so daß der Ausgangs­ anschluß A0 auf einen niedrigeren Spannungspegel und der Ausgangsanschluß B0 auf einen höheren Spannungspegel geht.

Der NMOS-Transistor M1 wird hier in einem linearen Bereich betrieben, und der Betrieb im linearen Bereich erfolgt, wenn die Spannung Vgs zwischen Gate und Source und die Spannung Vds zwischen Drain und Source sowie der Stromwert bestimmt werden.

Sind der Strom und die Gate-Spannung unveränderlich, kann die Drain-Spannung verändert werden, indem die Source-Spannung geändert wird.

Außerdem ist die höhere Spannung die Drain-Spannung Vop des PMOS-Transistors M6 und die niedrigere Spannung ist die Span­ nung "Von + Vds", die um die Spannung Vds zwischen Drain und Source höher ist als die Drain-Spannung Von des PMOS-Transi­ stors M5.

Die Zellenvorspannungsschaltung 112 dient hier zum Konstant­ halten der Schwingungssignale A0 und B0, die von der diffe­ rentiellen Verzögerungszelle 111 ausgegeben werden, sogar in Bezug auf den Steuereingang Vcon, die Versorgungsspannung und Temperaturänderungen.

Der PMOS-Transistor M7 mit der gleichen Größe wie der PMOS- Transistor M6 der differentiellen Verzögerungszelle 111 lie­ fert entsprechend dem vom Filter 102 eingegebenen Steuer­ signal Vcon nacheinander Strom der gleichen Stärke wie der Strom der Verzögerungszelle an die Transistoren M8 bis M10.

Außerdem ist der Verstärker A1 mit einer Rückkopplungsschal­ tung verbunden und regelt die Gate-Spannung Vcon des Transi­ stors M10 in der Weise, daß die Drain-Spannung des Transi­ stors M7 gleich ist der Referenzspannung Vref1, die vom Refe­ renzspannungsgenerator 105 ausgegeben wird, und die Gate- Spannung Ncon des Transistors M10 ist mit den Gates der PMOS- Transistoren M3 und M4 der differentiellen Verzögerungszelle 111 verbunden, damit der Pegel der Spannung Vop identisch dem der Referenzspannung Vref1 ist.

Des weiteren wird die Referenzspannung Vref2 an das Gate des Transistors M9 gelegt, der die gleiche Größe wie die Transi­ storen M1 und M2 hat. Hier ist der Pegel der Referenzspannung Vref2 gleich dem der Referenzspannung Vref1.

Die Source-Spannung des NMOS-Transistors M9 wird durch Ändern des Ausgangs Ncon des Verstärkers A2 eingeregelt, der an das Gate den NMOS-Transistors M10 gelegt wird, damit die niedri­ gere Ausgangsspannung des Schwingungssignals den gleichen Pegel annimmt wie die Referenzspannung Vref3.

In der Spannungsamplitude des Schwingungssignals wird die Referenzspannung Vref1 der obere Spannungsgrenzwert und die Referenzspannung Vref3 wird der untere Spannungsgrenzwert.

Die Referenzspannungen Vref1 bis Vref3 werden vom Referenz­ spannungsgenerator 105 erzeugt und haben ungeachtet den Schwankungen der Versorgungsspannung und der Temperatur einen konstanten Wert, so daß die Amplitude des Schwingungssignals konstant ist.

Der spannungsgesteuerte Oszillator (VCO) 103 hat aufgrund des differentiellen Inverters eine starke Beständigkeit gegenüber Störungen der Versorgungsspannung. Da die Schwingungsfrequenz einzig durch den Strom der differentiellen Verzögerungszelle 111 bestimmt wird, ist der Frequenzregelbereich bedingt durch Vorspannungsprobleme nicht begrenzt, wodurch sich ein größe­ rer Frequenzregelbereich ergibt.

Beträgt die Versorgungsspannung 5 V, so ist es außerdem mög­ lich, die Spannungsamplitude des Schwingungssignals größer als 3 V und sie außerdem symmetrisch zu einem Zwischenpunkt der Versorgungsspannung zu machen. Eine Verbindung zwischen dem Verstärker und dem Pegelkonverter ist deshalb unnötig, so daß die CMOS-Schaltung direkt gesteuert wird.

Der Frequenzteiler 104, der zum Teilen der Frequenz f0 durch einen vorbestimmten Divisor "N" dient, wenn der spannungs­ gesteuerte Oszillator 103 die Schwingungsfrequenz f0 ausgibt, wird durch den Vorteiler 108 und den Frequenzteiler 109 ge­ bildet.

Wie aus Fig. 3 ersichtlich ist, ist der Vorteiler 108 ein zweistufiger Vorteiler. D-Flipflops DFF1 und DFF2, die als zweilagige Strukturen ausgebildet sind, dienen als synchrone 1/3- und 1/4-Zähler, und das D-Flipflop DFF3, das als ein­ lagige Struktur ausgebildet ist, dient als asynchroner Zäh­ ler.

Das D-Flipflop DFF3, das als asynchroner Zähler dient, ist als Kipp-Flipflop ausgebildet und nimmt eine Teilung durch zwei vor. Im Falle einer Erhöhung des Teilungsverhältnisses wird die Anzahl der Lagen des Kipp-Flipflop erhöht.

Wenn der logische Wert des Steuersignals M 1 beträgt, teilt der synchrone Zähler mittels der Flipflops DFF1 und DFF2 die Eingangsfrequenz durch 4, und der asynchrone Zähler nimmt eine Teilung durch 2 vor, wobei er die vom synchronen Zähler eingegebene Frequenz als Takt verwendet, und die durch 8 ge­ teilte Frequenz wird an den Frequenzteiler 109 ausgegeben.

Ist der logische Wert des Steuersignals M 0, wird das Tei­ lungsverhältnis des synchronen Zählers entsprechend dem logischen Wert des Ausgangsanschlusses des asynchronen Zäh­ lers geändert.

Beträgt der logische Wert des asynchronen Zählerausgangs 1, wird nämlich die Eingangsfrequenz durch 4 geteilt, wie in dem Zustand, in dem der Eingangswert des Steuersignals M 1 be­ trägt. Beträgt der Ausgangswert des asynchronen Zählers 0, so lautet das Teilungsverhältnis des synchronen Zählers 1/3.

Ist also der Eingangswert von "M" 0, so lautet das Teilungs­ verhältnis 1/7.

Der Aufbau der Flipflops DFF1 bis DFF3 ist in Fig. 4 darge­ stellt. Bei einem solchen Aufbau ist es möglich, die Fehler­ rate durch die Differentialoperation zu verringern, und es ist möglich, die Charakteristik bezüglich des Rauschens durch Speichern von Informationen in einem statischen Knoten zu verbessern.

Die obenerwähnten Prozesse werden nunmehr erläutert.

Zunächst werden, wenn das Taktsignal CK als 0 eingegeben wird, die Transistoren M15 und M16 ausgeschaltet, und die Knoten NC und ND sowie die Knoten NA und NB werden getrennt; die Vorladetransistoren M7 und M8 werden eingeschaltet, und die Knoten NA und NB werden mit dem logischen Wert "1" vor­ geladen.

Die Signale der Knoten NA und NB werden an das Latch LT1 ge­ legt, das von den NICHT-UND-Gattern NA2 und NA3 gebildet wird und das den vorigen Eingangszustand als Ausgangswert auf­ rechterhält.

Des weiteren wird in dem Zustand, in dem das Taktsignal CK auf 0 liegt, bei einer Änderung des Pegels der Eingangssigna­ le D und D der Pegelzustand der Knoten NC und ND entsprechend geändert.

Beträgt beispielsweise der Eingangswert D 1 und der Eingangs­ wert D 0, so bringen die Inverter IN1 und IN2 den Pegel des Knotens NC auf 0 und den Pegel des Knotens ND auf 1.

Beträgt der Wert des Taktsignals CK 1, sind die Vorladetran­ sistoren M17 und M18 ausgeschaltet, die Transistoren M15 und M16 sind eingeschaltet und die Transistoren M11 und M12 sind mit den Transistoren M13 bzw. M14 verbunden.

Die NMOS-Transistoren M1 und M2 und die PMOS-Transistoren M3 und M4 sind über Kreuz miteinander verbunden, so daß sie ein statisches Latch bilden.

Liegt jedoch das Taktsignal CK auf 0, sind die Knoten NA und NB mit "1" vorgeladen und, da die Knoten NC und ND entspre­ chend den Eingangssignalen D und D den Pegel 0 bzw. 1 haben, wenn das Taktsignal CK auf 1 liegt, ist der Transistor M16 ausgeschaltet wie in dem Fall, in dem das Taktsignal CK auf 0 liegt, der Transistor M15 ist eingeschaltet und die Spannung des Knotens NA ist auf 0 abgesenkt.

Der nicht invertierte Ausgang Q des von den NICHT-UND-Gattern NA2 und NA3 gebildeten Latch LT1 liegt auf 1, und der inver­ tierte Ausgang Q liegt auf 0.

Geht danach das Taktsignal CK wieder nach 0, wird der vorhe­ rige Ausgangszustand wiederhergestellt, und dieser bleibt bei einer Änderung des Wertes des Eingangssignals unverändert.

Die Operationsgeschwindigkeit der D-Flipflops DFF1 bis DFF3, die an den obigen Prozessen beteiligt sind, ist schnell, da die Knoten NA und NB zu dem Zeitpunkt, in dem das Taktsignal CK auf 0 liegt, vorgeladen sind und da es eine Charakteristik aufweist, die aufgrund der differentiellen Signalverarbeitung gegenüber Gleichtaktstörungen äußerst beständig ist. Außerdem hat das System wegen der statischen Schaltung, in der sämt­ liche Knoten der Schaltung mit der Versorgungsspannung oder mit Masse innerhalb des System verbunden sind, einige Vortei­ le bezüglich der Störungen der Spannungsversorgung.

Im Frequenzteiler 104 teilt deshalb der Frequenzteiler 109, der ein Kipp-Flipflop mit einer fünflagigen Struktur auf­ weist, die Ausgangsfrequenz f0 erneut durch 32, wenn die Aus­ gangsfrequenz f0 des spannungsgesteuerten Oszillators 103 eingegeben wird, und der Vorteiler 108 die Ausgangsfrequenz f0 durch 7 oder 8 teilt, und gibt die geteilte Frequenz f0/N an den Phasendetektor 101 aus.

Der Phasendetektor 101 ist als differentielles Signalsystem verwirklicht, um Störungen zu verringern und arbeitet mit verzögertem Rücksetzen, um die Aufwärts/Abwärts-Signale UP und DN mit jedem Zyklus in das Filter 102 einzugeben.

Wie aus Fig. 5 ersichtlich ist, gibt der Phasendetektor 105 ein Aufwärts-Signal UP aus, wenn das D-Flipflop DFF11 die Spannung Vdd sperrt, indem es das Eingangsreferenzsignal der Frequenz fr als Takt verwendet, und ein Abwärts-Signal DN, wenn das Flipflop DFF12 die Spannung Vdd sperrt, indem es die Ausgangsfrequenz f0/n vom Frequenzteiler 104 als Takt verwen­ det.

Das UND-Gatter AN11 UNDiert nun die Aufwärts/Abwärts-Signale UP und DN, und das so UNDierte Signal wird als ein Rücksetz­ signal über die Inverter IN11 und IN12 an die Flipflops DFF11 und DFF12 gelegt.

Wie in Fig. 6 dargestellt, sind nämlich die NMOS-Transistoren M25 und M26 in den Flipflops DFF11 und DFF12 ausgeschaltet, wenn das Taktsignal CK auf 0 liegt, und die PMOS-Transistoren M27 und M28 sind eingeschaltet.

Ist das Rücksetzsignal R 1, liegt der Knoten NA auf 1 und der Pegel des Knoten NB liegt auf 0. Das von den NICHT-UND-Gat­ tern NA4 und NA gebildete Latch LT2 gibt das nicht invertier­ te Ausgangssignal Q und gleichzeitig das invertierte Aus­ gangssignal Q aus.

Da das nicht invertierte Ausgangssignal Q des Latch LT2 auf 0 liegt, wenn das Rücksetzsignal R 0 ist, wird danach der PMOS- Transistor M30 eingeschaltet und der NMOS-Transistor M33 aus­ geschaltet, der Knoten NB wird vorgeladen, der PMOS-Transi­ stor M32 und der NMOS-Transistor M21 werden eingeschaltet, und der NMOS-Transistor M22 wird ausgeschaltet.

Ist das Taktsignal CK 1, werden die NMOS-Transistoren M25 und M26 eingeschaltet, und der Pegel des Knotens NA beträgt 0.

Deshalb ist der Pegel des Knotens NA 0, der Pegel des Knotens NB ist 1, das nicht invertierte Ausgangssignal Q des Latch LT2 ist 1 und das invertierte Ausgangssignal Q desselben ist 0.

Die Flipflops DFF11 und DFF12 führen mittels ihrer differen­ tiellen Strukturen eine asynchrone Rücksetzfunktion aus.

Die Ausgänge UP und DN des Phasendetektors 101 werden in das von der Ladepumpe 106 und dem Schleifenfilter 107 (Fig. 7) gebildete Filter 102 eingegeben.

Der spannungsgesteuerte Oszillator 103 gibt die Schwingungs­ frequenz f0 aus, indem er die Ausgangsspannung des Filters 102 als Eingang erhält.

Der Frequenzsynthesizer gemäß der vorliegenden Erfindung ist - mit Ausnahme des Filters - für die Implementierung auf einem Chip mittels einer 0,8 µm-CMOS-Integrationstechnik vor­ gesehen, und der Referenzspannungsgenerator 105 ist extern zur Störungsentkopplung hinsichtlich des Referenzspannungs­ knotens unter Verwendung eines Kondensators angeschlossen, da es innerhalb des Chip zahlreiche Störungsquellen gibt.

Des weiteren wird bei der Chip-Auslegung der Vdd-Spannungsbus in zahlreiche Busse unterteilt, um die Störungskopplung zwi­ schen auf dem Chip angeordneten Schaltungen zu verhindern, wobei die zahlreichen Busse außerhalb des Chip miteinander verbunden sind. Insbesondere wird der Vdd-Spannungsbus in einen analogen, einen digitalen und einen VCO-Abschnitt unterteilt.

Werden hier der Phasenfehler des Vorteilers 108 und des Fre­ quenzteilers 109 vernachlässigbar, beträgt das Frequenztei­ lungsverhältnis 7.32 = 224, so daß die in den Frequenzteiler 109 eingegebene Frequenz mit dem obigen Frequenzteilungsver­ hältnis multipliziert wird, um somit die Ausgangsfrequenz f0 des spannungsgesteuerten Oszillators 103 zu berechnen.

Beträgt beispielsweise der effektive Bereich der Referenzfre­ quenz fr zwischen 1,1 MHz und 2,2 MHz, so liegt die Ausgangs­ frequenz f0 des spannungsgesteuerten Oszillators 103 im Be­ reich zwischen 246,4 MHz und 492,8 MHz.

Fig. 8 ist ein Wellenformdiagramm, das eine Sperrcharakte­ ristik bei einer Referenz-Eingangsfrequenz fr von 2 MHz zeigt, wobei die obere Wellenform eine Eingangswellenform vom Referenzsignalgenerator und die untere Wellenform die Wellen­ form des gesperrten Signal ist.

Fig. 9 ist ein Diagramm eines Frequenzspektrums, das bei einer Referenz-Eingangsfrequenz fr von 2,2 MHz mittels eines Spektralanalysators durch Messen des Ausgangssignals des Fre­ quenzteilers erhalten wurde.

Wie oben beschrieben, ist der erfindungsgemäße Frequenzsyn­ thesizer darauf gerichtet, Störungen durch Anwendung des Differentialverfahrens auf jede Schaltung des Systems zu ver­ ringern und ist damit an das mobile Kommunikationssystem an­ paßbar.

Insbesondere im Fall des spannungsgesteuerten Oszillators wird die Leistung des Frequenzsynthesizers durch Erzeugen einer konstanten Frequenz entsprechend dem durch die Refe­ renzspannung bestimmten Spannungspegel verbessert. Des wei­ teren ist der Frequenzsynthesizer der vorliegenden Erfindung für die Verwendung der differentiellen Verzögerungszelle vor­ gesehen.

Claims (11)

1. Vorrichtung zum Synthetisieren von Frequenzen, die umfaßt:
eine Phasendetektoreinrichtung (101) zum Vergleichen eines Eingangssignals mit einem Referenzfrequenzsignal und zum Erkennen eines Phasenfehlers zwischen diesen;
eine Filtereinrichtung (102) zum differentiellen Ver­ stärken eines Ausgangs der Phasendetektoreinrichtung (101) zum Erzeugen einer dem Fehler entsprechenden Spannung;
eine spannungsgesteuerte Oszillatoreinrichtung (103) zum Erzeugen eines einer Ausgangsspannung der Filtereinrich­ tung (102) entsprechenden Frequenzsignals;
eine Frequenzteilereinrichtung (104) zum Teilen des durch die spannungsgesteuerte Oszillatoreinrichtung (103) erzeugten Frequenzsignals durch einen vorbestimmten Teiler und zum Ausgeben eines frequenzgeteilten Signals an die Phasendetektoreinrichtung (101); und
eine Referenzspannungsgeneratoreinrichtung (105) zum Eingeben jeweiliger Referenzspannungen in den spannungsge­ steuerten Oszillator (103) zum Steuern oberer und unterer Spannungen des Frequenzsignals.

2. Vorrichtung nach Anspruch 1, bei der die Phasen­ detektoreinrichtung (101) enthält:
ein erstes D-Flipflop (DFF11) zum Ausgeben eines Auf­ wärtsignals durch Sperren einer Spannung unter Verwenden des Referenzfrequenzsignals als Takt;
ein zweites Flipflop (DFF12) zum Ausgeben eines Ab­ wärtssignals durch Sperren einer Spannung unter Verwenden des Ausgangs der Frequenzteilereinrichtung (104) als Takt;
ein UND-Gatter (AN11) zum UND-Verknüpfen der Aufwärts- und Abwärtssignale; und
in Reihe geschaltete Inverter (IN11, IN12) zum aufein­ anderfolgenden Invertieren eines Ausgangs des UND-Gatters (AN11) und zum Rücksetzen des ersten und zweiten D-Flipflop (DFF11, DFF12).

3. Vorrichtung nach Anspruch 2, bei der das erste und zweite Flipflop (DFF11, DFF12) dazu dienen, eine Spannung jeweils in die Sourcen erster, zweiter, dritter und vierter PMOS-Transistoren (M29, M27, M23, M24) einzuspeisen, wobei die Drains der ersten, zweiten und dritten PMOS-Transistoren (M29, M27, M23) gemeinsam mit dem Gate des vierten PMOS- Transistors (M24) und dem Drain eines ersten NMOS-Transi­ stors (M25), an dessen Gate der Takt angelegt wird, verbun­ den sind, wobei der Verbindungspunkt zwischen diesen mit einem Eingang eines ersten Latch (LT2) verbunden ist, und wobei das Drain eines sechsten PMOS-Transistors (M28), des­ sen Source mit dem Drain des fünften PMOS-Transistors (M30) verbunden ist, gemeinsam mit dem Drain des vierten PMOS- Transistors (M24) und dem Gate des dritten PMOS-Transistors (M23) und dem Drain eines zweiten NMOS-Transistors (M26), an dessen Gate der Takt angelegt wird, und dem Drain eines dritten NMOS-Transistors (M33), an dessen Gate ein Rücksetz­ signal angelegt wird, verbunden ist, wobei der Verbindungs­ punkt zwischen diesen mit einem anderen Eingang des ersten Latch (LT2) verbunden ist, und wobei die Source des dritten NMOS-Transistors (M33) jeweils gemeinsam mit den Sourcen vierter, fünfter und sechster NMOS-Transistoren (M31, M21, M22) verbunden ist, und wobei die Source des ersten NMOS- Transistors (M25) mit den Drains der vierten und fünften NMOS-Transistoren (M31, M21) und dem Gate des sechsten NMOS- Transistors (M22) verbunden ist, und wobei die Source des zweiten NMOS-Transistors (M26) mit dem Gate des fünften NMOS-Transistors (M21) und dem Drain des sechsten NMOS- Transistors (M22) und dem Drain eines siebten PMOS-Tran­ sistors (M32), an dessen Source die Spannung angelegt wird, verbunden ist, und wobei an die Gates der fünften und sieb­ ten PMOS-Transistoren (M30, M32) das Rücksetzsignal angelegt wird, und an die Gates der zweiten und sechsten PMOS-Tran­ sistoren (M27, M28) und die Gates der ersten und zweiten NMOS-Transistoren (M25, M26) der Takt angelegt wird, und wobei an die Gates des ersten PMOS-Transistors (M29) und des vierten NMOS-Transistors (M31) das invertierte Rücksetzsi­ gnal angelegt wird, und wobei das erste Latch (LT2) ein nicht invertiertes und ein invertiertes Signal ausgibt.

4. Vorrichtung nach Anspruch 1, bei der die Frequenz­ teilereinrichtung (104) enthält:
einen Vorteiler (108) zum Teilen der durch die span­ nungsgesteuerte Oszillatoreinrichtung (103) erzeugten Fre­ quenz durch einen ersten vorbestimmten Teiler gemäß einem Steuersignal; und
einen Teiler (109) zum Teilen einer Ausgangsfrequenz des Vorteilers (108) durch einen vorbestimmten zweiten Tei­ ler und zum Ausgeben der geteilten Frequenz an die Phasende­ tektoreinrichtung (101) als das Eingangssignal.

5. Vorrichtung nach Anspruch 4, bei der der Vorteiler (108) den Takt an die Taktanschlüsse des ersten und zweiten D-Flipflop (DFF1, DFF2) anlegt, wobei der Ausgang des ersten D-Flipflop (DFF1) an einen anderen Eingang eines ersten ODER-Gatters (OR1) angelegt wird, an dessen einen Eingang der Ausgang eines zweiten ODER-Gatters (OR2), das das Steu­ ersignal und das Ausgangssignal als Eingänge empfängt, ange­ legt wird, und wobei durch Anlegen des Ausgangs des zweiten D-Flipflops (DFF2) an einen anderen Eingang des NICHT-UND- Gatters (NA1), an dessen einen Eingang der Ausgang des ODER- Gatters (OR1) angelegt wird, der Ausgang des NICHT-UND- Gatters (NA1) an den Eingang des ersten D-Flipflops (DFF1) angelegt wird, und wobei der Ausgang unter Verwenden des Ausgangs des zweiten D-Flipflop (DFF2) als Takt in einem dritten D-Flipflop (DFF3), das ein Signal ausgibt, zum Ein­ gang zurückgeführt wird.

6. Vorrichtung nach Anspruch 5, bei der das erste und zweite Flipflop (DFF1, DFF2) jeweils als ein synchroner Zäh­ ler betrieben werden.

7. Vorrichtung nach Anspruch 5, bei der das dritte Flipflop (DFF3) als ein asynchroner Zähler betrieben wird.

8. Vorrichtung nach Anspruch 5, bei der das erste, zweite und dritte D-Flipflop (DFF1, DFF2, DFF3) achte, neun­ te, zehnte und elfte PMOS-Transistoren (M17, M13, M14, M18) enthalten, deren Sourcen so geschaltet sind, daß sie die Versorgungsspannung empfangen, und deren Drains miteinander verbunden sind, wobei der gemeinsame Drain-Kontaktpunkt des achten und neunten PMOS-Transistors (M17, M18) mit dem Gate des zehnten PMOS-Transistors (M14), dem Drain des dritten NMOS-Transistors (M15), an den der Takt angelegt wird, und einem Eingang eines zweiten Latch (LT1) verbunden ist, und wobei der gemeinsame Drainkontaktpunkt des zehnten und elf­ ten Transistors (M14, M18) gemeinsam mit dem Gate des neun­ ten PMOS-Transistors (M13), dem Drain eines vierten NMOS- Transistors (M16), an den der Takt angelegt wird, und einem anderen Eingang des zweiten Latch (LT1) verbunden ist, und wobei der Ausgang eines ersten Inverters (IN1), in den ein Datum eingegeben wird, gemeinsam mit der Source des dritten NMOS-Transistors (M15), dem Drain eines fünften NMOS-Tran­ sistors (M11), dessen Source mit Masse verbunden ist, und dem Gate eines sechsten NMOS-Transistors (M12), dessen Sour­ ce mit Masse verbunden ist, verbunden ist, und wobei der Ausgang eines zweiten Inverters (IN2), an den ein invertier­ tes Datum angelegt wird, gemeinsam mit der Source des vier­ ten NMOS-Transistors (M16) und dem Gate des fünften NMOS- Transistors (M11) verbunden ist, und wobei das zweite Latch (LT1) ein nicht invertiertes Signal und ein invertiertes Signal ausgibt.

9. Vorrichtung nach Anspruch 1, bei der die span­ nungsgesteuerte Oszillatoreinrichtung (103) enthält:
eine Verzögerungszelle (111), die aus drei Zellen in Reihe geformt ist, zum differentiellen Verstärken von Ein­ gangssignalen und zum Erkennen eines Fehlers; und
eine Zellenvorspannungsschaltung (112) zum Ausgeben eines Steuersignals an die Verzögerungszelle (111) unter Verwenden von Referenzspannungen als Eingang.

10. Vorrichtung nach Anspruch 9, bei der die Verzöge­ rungszelle (111) ein Steuersignal an das Gate eines zwölften PMOS-Transistors (M6), an dessen Source die Spannung ange­ legt wird, anlegt, wobei an die Gates eines dreizehnten PMOS-Transistors (M3) und eines vierzehnten PMOS-Transistors (M4), deren Sourcen gemeinsam mit dem Drain des zwölften PMOS-Transistors (M6) verbunden sind, ein Steuersignal ange­ legt wird, und wobei an das Gate eines siebten NMOS-Transi­ stors (M5), an dessen Source eine Spannung angelegt wird, ein Steuersignal angelegt wird, und wobei an die Gates ach­ ter und neunter NMOS-Transistoren (M1, M2), deren Sourcen mit dem Drain des siebten NMOS-Transistors (M5) verbunden sind, Signale angelegt werden, und wobei die Drains des achten NMOS-Transistors (M1), des dreizehnten PMOS-Transi­ stors (M3), des neunten NMOS-Transistors (M2) und des vier­ zehnten PMOS-Transistors (M4) miteinander verbunden sind, und wobei der Verbindungspunkt zwischen diesen Signale aus­ gibt.

11. Vorrichtung nach Anspruch 9, bei der die Zellen­ vorspannungsschaltung (112) enthält: fünfte und sechste PMOS-Transistoren (M7, M8), an deren Gates Spannungen ange­ legt werden, und elfte und zwölfte NMOS-Transistoren (M9, M10), an deren Gates ebenfalls Spannungen angelegt werden, die zwischen Spannungen in Reihe geschaltet sind, wobei an einen nicht invertierenden Eingang eines ersten Verstärkers (A1), an dessen invertierenden Eingang eine Drainspannung des fünften PMOS-Transistors (M7) angelegt wird, eine Refe­ renzspannung angelegt wird, und wobei an das Gate des sech­ sten PMOS-Transistors (M8) das Steuersignal des ersten Ver­ stärkers (A1) angelegt wird, und wobei an den nicht inver­ tierenden Eingang des zweiten Verstärkers (A2), an dessen invertierenden Eingang die Drainspannung des sechsten PMOS- Transistors (M8) angelegt wird, eine Referenzspannung ange­ legt wird.