DE19808182C1

DE19808182C1 - Elektrisch programmierbare Speicherzellenanordnung und ein Verfahren zu deren Herstellung

Info

Publication number: DE19808182C1
Application number: DE19808182A
Authority: DE
Inventors: Bernd Dipl Ing Goebel; Barbara Hasler; Karl-Heinz Dr Tietgen; Josef Dr Willer; Franz Dr Hofmann; Hans Dr Reisinger; Emmerich Dr Bertagnolli
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1998-02-26
Filing date: 1998-02-26
Publication date: 1999-08-12
Anticipated expiration: 2018-02-27
Also published as: US6118159A

Description

Die Erfindung betrifft eine elektrisch programmierbare Spei cherzellenanordnung und ein Verfahren zu deren Herstellung.

Eine elektrisch programmierbare Speicherzellenanordnung, eine sog. EEPROM-Anordnung, umfaßt Transistoren, die jeweils min destens zwei unterschiedliche Einsatzspannungen aufweisen können. Zum Auslesen einer in einem der Transistoren gespei cherten Information wird an eine Kontroll-Gateelektrode des Transistors eine Spannung angelegt, die zwischen den zwei Einsatzspannungen liegt. Je nachdem ob die Einsatzspannung des Transistors kleiner oder größer als die Spannung an der Kontroll-Gateelektrode ist, fließt ein Strom durch den Tran sistor oder nicht. Die Information ist in Form der Einsatz spannung des Transistors gespeichert, die eine logische Grö ße, 0 oder 1, darstellt.

Um die Information speichern zu können, d. h. um die entspre chende Einsatzspannung einstellen zu können, ist eine elek trisch isolierte Floating-Gateelektrode zwischen der Kon troll-Gateelektrode und einem Kanalgebiet des Transistors an geordnet. Die Einsatzspannung des Transistors kann durch Ver änderung der Ladung auf der Floating-Gateelektrode verändert werden. Eine Veränderung der Ladung auf der Floating- Gateelektrode erfolgt durch Elektronen, die aufgrund eines Spannungsabfalls zwischen der Kontroll-Gateelektrode und dem Kanalgebiet oder einem Source/Drain-Gebiet des Transistors durch ein dünnes Dielektrikum tunneln oder die Potentialbar riere des Dielektrikums überwinden. Der Name der Floating- Gateelektrode rührt daher, daß sie nicht an ein Potential an geschlossen ist, und deshalb "floatet".

Tunneln die Elektronen bei angelegter Spannung durch das dün ne Dielektrikum in die Floating-Gateelektrode, so spricht man von Fowler-Nordheim-Tunneln (siehe S. M. Sze, Physics of Se miconductor Devices, J. Wiley & Sons, N. Y. 1981, Seite 497). Erfolgt das Speichern hingegen aufgrund eines hohen Stroms durch den Transistor, d. h. liegt ein hoher Spannungsabfall zwischen Source und Drain vor, dann können heiße Elektronen in oder aus der Floating-Gateelektrode injiziert werden. Die Injektion erfolgt in der Nähe des Drain-Gebiets, da dort der Spannungsabfall besonders groß ist.

Entlang einer Bitleitung benachbarte Transistoren können in Reihe (NAND-Architektur) oder parallel (NOR-Architektur) ge schaltet sein.

In der VLSI-Technologie wird eine Erhöhung der Packungsdichte von Schaltungsanordnungen angestrebt, um Prozeßkosten zu sen ken und Schaltungsgeschwindigkeiten zu erhöhen.

In der deutschen Patentanmeldung DE 195 24 478 A1 ist eine EEPROM-Anordnung in NOR-Architektur beschrieben, bei der ver tikale MOS-Transistoren an mit ersten Dielektrika versehene Flanken von in einem Substrat parallel zueinander verlaufen den Gräben angeordnet sind. Entlang Böden der Gräben und zwi schen den Gräben verlaufen Bitleitungen, und quer zu den Bit leitungen verlaufen Wortleitungen. In den Gräben sind Floa ting-Gateelektroden und Kontroll-Gateelektroden, die durch zweite Dielektrika von den Floating-Gateelektroden getrennt sind, angeordnet. Um einen Spannungsabfall zwischen den Kon troll-Gateelektroden und den Floating-Gateelektroden klein zu halten und damit die Betriebsspannung zu senken, ist die Aus dehnung der Floating-Gateelektroden in vertikaler Richtung größer als die Tiefe der Gräben und ragt über eine Hauptflä che des Substrats hinaus. Durch die vertikale Ausdehnung wird die Packungsdichte nicht verkleinert. Allerdings verringert die Struktur der Floating-Gateelektroden die Prozeßsicher heit, da die dünnen herausragenden Teile der Floating- Gateelektroden mechanisch instabil sind. Mit dieser Anordnung ist eine Zellfläche von 2 F² realisierbar, wobei F die mini male, in der jeweiligen Technologie lithographisch herstell bare Strukturgröße ist.

Da beim Fowler-Nordheim-Tunneln zwei Transistoren, die eine Bitleitung teilen, gleichzeitig programmiert werden würden, kann die Programmierung einer EEPROM-Anordnung gemäß der deutschen Patentanmeldung DE 195 24 478 A1 nur über die Injek tion heißer Elektronen erfolgen. Dabei wird ein Teil der Bit leitungen auf ein Potential und ein anderer Teil der Bitlei tungen auf ein anderes Potential gelegt, wobei ein Spannungs abfall zwischen benachbarten Bitleitungen nur für den zu pro grammierenden Transistor vorliegt. Die Programmierung durch Injektion von heißen Elektronen ist nachteilig, da hohe Pro grammierströme und damit auch hohe Leistungen erforderlich sind.

In Y. Yamauchi et al. "A Novel NOR Virtual-Ground Array Archi tecture for High Density Flash, Extended Abstracts of the 1996 International Conference on Solid State Devices and Ma terials", Yokohama, 1996, Seiten 269 bis 271, in Y. Yamauchi et al. "A New Cell Strukture for Sub-quarter Micron High De sity Flash Memory", IEDM 1995, S. 267-270 und in US 5053840 werden jeweils eine EEPROM-Anordnung mit planaren Transisto ren in NOR-Architektur vorgeschlagen, bei der trotz gemeinsa mer Bitleitungen benachbarter Transistoren die Programmierung über Fowler-Nordheim-Tunneln erfolgen kann. Dazu weisen die Bitleitungen jeweils einen ersten Teil und einen zweiten Teil auf, wobei der erste Teil niedriger dotiert ist als der zwei te Teil. Da in dem ersten Teil einer Bitleitung ein Span nungsabfall bis zum Tunneloxid auftritt, wird nur die an den zweiten Teil der Bitleitung angrenzende Floating- Gateelektrode programmiert. Mit dieser Anordnung ist eine Zellfläche von bis zu 5 F² realisierbar.

Um einen Spannungsabfall zwischen der Kontroll-Gateelektrode und der Floating-Gateelektrode klein zu halten und damit die Betriebsspannung zu senken, wurde in H. Shirai et al. A 0.54 µm² Self-Aligned, HSG Floating Gate Cell (SAHF Cell) for 256 Mbit Flash Memories, IEDM, Technical Digest, IEEE, New York, 1995 Seiten 653 bis 656, eine Speicherzellenanordnung vorgeschlagen, bei der die Kapazität, die durch die Kontroll- Gateelektrode und die Floating-Gateelektrode gebildet wird, durch Einsatz von hemispherical-grained Polysilizium als Ma terial der Floating-Gateelektrode vergrößert wird. Durch das hemispherical-grained Polysilizium wird eine Vergrößerung der Oberfläche der Floating-Gateelektrode und damit der Koppel fläche zwischen der Floating-Gateelektrode und der Kontroll- Gateelektrode erzielt.

Der Erfindung liegt das Problem zugrunde, eine elektrisch programmierbare Speicherzellenanordnung anzugeben, bei der MOS-Transistoren in NOR-Architektur verschaltet sind, und die mit im Vergleich zum Stand der Technik besonders hoher Pac kungsdichte und besonders hoher Prozeßsicherheit herstellbar ist. Ferner soll ein Verfahren zur Herstellung einer solchen elektrisch programmierbaren Speicherzellenanordnung angegeben werden.

Dieses Problem wird gelöst, durch eine elektrisch program mierbare Speicherzellenanordnung gemäß Anspruch 1 sowie durch ein Verfahren zu deren Herstellung gemäß Anspruch 4. Weitere Ausgestaltungen der Erfindung gehen aus den übrigen Ansprü chen hervor.

Eine erfindungsgemäße Speicherzellenanordnung umfaßt minde stens einen Teil eines Substrats, in dem im wesentlichen par allel zueinander verlaufende Gräben vorgesehen sind, entlang deren Böden untere Bitleitungen verlaufen. Zwischen den Grä ben verlaufen obere Bitleitungen, die jeweils an zwei zuein ander benachbarte Gräben angrenzen. Die oberen Bitleitungen sind z. B. angrenzend an eine Oberfläche des Substrats oder in einer über dem Substrat erzeugten leitenden Schicht angeord net. Die oberen und unteren Bitleitungen können Halbleiterma terial umfassen und zur Senkung ihres elektrischen Wider stands durch ein Silizid verstärkt sein. Quer zu den oberen und unteren Bitleitungen verlaufen Wortleitungen.

Eine Speicherzelle der Speicherzellenanordnung umfaßt einen vertikalen MOS-Transistor, der an einer Flanke eines der Grä ben ausgebildet ist. Zwei entlang einer der Wortleitungen be nachbarte MOS-Transistoren verschiedener Speicherzellen sind entweder an gegenüberliegenden Flanken eines der Gräben oder an Flanken benachbarter Gräben angeordnet. Zwei entlang der Wortleitung benachbarte MOS-Transistoren, die an gegenüber liegenden Flanken des Grabens angeordnet sind, teilen sich eine der unteren Bitleitungen. Zwei entlang der Wortleitung benachbarte MOS-Transistoren, die an Flanken der benachbarten Gräben angeordnet sind, teilen sich eine der oberen Bitlei tungen. Teile der oberen und unteren Bitleitungen wirken als Source/Drain-Gebiete der MOS-Transistoren. Zwischen Sour ce/Drain-Gebieten des MOS-Transistors ist ein Kanalgebiet an geordnet. Mindestens im Bereich des Kanalgebiets ist die zu gehörige Flanke des Grabens mit einem ersten Dielektrikum versehen, an das eine Floating-Gateelektrode des MOS- Transistors angrenzt. Floating-Gateelektroden verschiedener MOS-Transistoren sind voneinander getrennt. Kontroll- Gateelektroden sind durch zweite Dielektrika von den Floa ting-Gateelektroden getrennt und mit den Wortleitungen elek trisch verbunden. Die Kontroll-Gateelektroden können Teile der Wortleitungen sein, an die Wortleitungen angrenzen oder über Kontakte mit den Wortleitungen verbunden sein. Kontroll- Gateelektroden von entlang eines Grabens benachbarten Transi storen sind voneinander getrennt.

Um Programmierströme möglichst klein zu halten, ist es vor teilhaft, wenn die Programmierung über Fowler-Nordheim- Tunneln erfolgt. Beim Programmieren des MOS-Transistors über Fowler-Nordheim-Tunneln wird die Wortleitung des MOS- Transistors auf eine erste Spannung und eine Bitleitung des MOS-Transistors auf eine zweite Spannung gelegt. An die übri gen Bitleitungen wird keine Spannung angelegt, d. h. sie floa ten. Um zu verhindern, daß auch ein entlang der Wortleitung zum MOS-Transistor benachbarter MOS-Transistor, der dieselbe Bitleitung teilt, mitprogrammiert wird, umfassen die oberen und unteren Bitleitungen entlang ersten Flanken der Gräben verlaufende erste Teile und entlang zweiter Flanken der Grä ben verlaufende zweite Teile, wobei die ersten Teile eine niedrigere Dotierstoffkonzentration als die zweiten Teile aufweisen. Aufgrund der niedrigen Dotierstoffkonzentration der ersten Teile der Bitleitungen liegt beim Programmieren des MOS-Transistors noch innerhalb des ersten Teils der Bit leitung ein Spannungsabfall bis zum ersten Dielektrikum vor. Die Dotierungen werden so gewählt, daß der Spannungsabfall zwischen den gegenüberliegenden Flächen des ersten Dielektri kums nicht ausreicht, um beim ersten Teil der Bitleitung ein Tunneln auszulösen. Der zweite Teil der Bitleitung ist also dem MOS-Transistor zuzuordnen, während der erste Teil der Bitleitung dem benachbarten MOS-Transistor zuzuordnen ist.

MOS-Transistoren, die an den ersten Flanken der Gräben ange ordnet sind, umfassen einen ersten Teil einer der oberen Bit leitungen und einen zweiten Teil einer der unteren Bitleitun gen. MOS-Transistoren, die an den zweiten Flanken der Gräben angeordnet sind, umfassen einen ersten Teil einer der unteren Bitleitungen und einen zweiten Teil einer der oberen Bitlei tungen.

Die Speicherzelle läßt sich mit einer Fläche von 2 F² her stellen.

Die oberen Bitleitungen können erzeugt werden, indem vor Er zeugung der Gräben eine dotierte Schicht erzeugt wird. Die dotierte Schicht kann z. B. durch Epitaxie auf das Substrat aufgewachsen oder durch Implantation des Substrats erzeugt werden. Durch eine zusätzliche Implantation werden anschlie ßend streifenförmige dotierte Gebiete erzeugt, die vom selben Leitfähigkeitstyp wie die dotierte Schicht dotiert sind, aber eine höhere Dotierstoffkonzentration aufweisen. Die dotierte Schicht kann auch nach den streifenförmigen dotierten Gebie ten erzeugt werden. Anschließend werden die Gräben erzeugt, wobei sie parallel und versetzt zu den streifenförmigen do tierten Gebieten verlaufen. Jeder Graben durchtrennt einen Teil eines der streifenförmigen dotierten Gebiete und einen Teil der dotierten Schicht. Um dies zu erreichen, ist es vor teilhaft, wenn die Summe der Breite der Gräben und des Ab standes zwischen benachbarten Gräben gleich der Summe der Breite der streifenförmigen dotierten Gebiete und des Abstan des zwischen zueinander benachbarten streifenförmigen dotier ten Gebieten ist. Zur Erhöhung der Packungsdichte ist es vor teilhaft, wenn die Breite der Gräben, der Abstand zwischen den benachbarten Gräben, die Breite der streifenförmigen Ge biete und der Abstand zwischen den zueinander benachbarten streifenförmigen dotierten Gebieten jeweils F betragen.

Durch die Erzeugung der Gräben entstehen aus den übrigblei benden Teilen der dotierten Schicht die ersten Teile der obe ren Bitleitungen und aus den übrigbleibenden Teilen der streifenförmigen Gebiete die zweiten Teile der oberen Bitlei tungen. Dieser Prozeß hat den Vorteil, daß die Breite der er sten Teile und der zweiten Teile der oberen Bitleitungen kleiner als F, z. B. F/2 betragen können, was eine große Pac kungsdichte zur Folge hat.

Die ersten Teile und/oder die zweiten Teile der oberen Bit leitungen können auch nach den Gräben erzeugt werden.

Die unteren Bitleitungen können erzeugt werden, indem nach Erzeugung der Gräben zunächst eine Implantation der Böden der Gräben durchgeführt wird. Sind die oberen Bitleitungen be reits erzeugt, so bedeckt dabei eine Maske die oberen Bitlei tungen, wobei die Maske zur Prozeßvereinfachung vorzugsweise mindestens teilweise als Maske bei der Erzeugung der Gräben gewirkt hat. Da anschließend eine schräge zusätzliche Implan tation durchgeführt wird, ist es vorteilhaft, wenn die Maske auch mindestens die ersten Flanken der Gräben bedeckt, um sie vor der zusätzlichen Implantation zu schützen. Die Richtung der zusätzlichen Implantation wird so gewählt, daß die Böden nur im Bereich von ersten Flanken der Gräben zusätzlich im plantiert werden. In diesen Bereichen entstehen die höher do tierten zweiten Teile der unteren Bitleitungen. Bei der zu sätzlichen Implantation haben die zweiten Flanken eine ab schattende Wirkung, weshalb die Böden in Bereichen der zwei ten Flanken der Gräben nicht zusätzlich implantiert werden. Dort entstehen die niedrig dotierten ersten Teile der unteren Bitleitungen. Die Reihenfolge der Implantationen ist belie big.

Statt schräg zu implantieren, kann auch mit Hilfe einer streifenförmigen Maske implantiert werden, deren Streifen parallel zu den Gräben verlaufen und die Böden in Bereichen der zweiten Flanken der Gräben bedecken.

Es ist vorteilhaft, wenn ein Spannungsunterschied zwischen einer Kontroll-Gateelektrode des MOS-Transistors und dem Ka nalgebiet hauptsächlich an einer Kapazität, die durch die Floating-Gateelektrode und dem Kanalgebiet gebildet wird, ab fällt. Dazu muß die Kapazität, die durch die Floating- Gateelektrode und dem Kanalgebiet gebildet wird, kleiner sein, als eine dazu in Reihe geschaltete Kapazität, die durch die Kontroll-Gateelektrode und der Floating-Gateelektrode ge bildet wird. Eine Fläche zwischen der Floating-Gateelektrode und dem Kanalgebiet sollte demnach kleiner als eine Koppel fläche zwischen der Kontroll-Gateelektrode und der Floating- Gateelektrode sein. Da eine Vergrößerung der Koppelfläche parallel zum Verlauf der Wortleitungen durch Verbreiterung der Gräben und der Abstände zwischen ihnen zu einer Verklei nerung der Packungsdichte führen würde, ist es vorteilhaft, die Vergrößerung der Koppelfläche entlang der Flanke des Gra bens vorzusehen.

Es ist vorteilhaft, wenn die Gräben nicht aufgefüllt und die Kontroll-Gateelektroden in die Gräben hineinreichen, da da durch die Koppelfläche vergrößert wird.

Es ist also vorteilhaft, wenn die Kanalweite, d. h. eine zum Verlauf der Grabens parallele Abmessung des Kanalgebiets bzw. des ersten Dielektrikums des MOS-Transistors kleiner ist als eine zum Verlauf des Grabens parallele Abmessung der Floa ting-Gateelektrode und der Kontroll-Gateelektrode. Um zu ver hindern, daß die Vergrößerung der Floating-Gateelektrode ent lang der Flanke des Grabens eine Vergrößerung der Kanalweite nach sich zieht, sind isolierende Strukturen zwischen entlang des Grabens benachbarten ersten Dielektrika angeordnet. Die isolierenden Strukturen grenzen an Teile der Flanken der Grä ben an und verhindern dort die Ausbildung von Kanälen. Außer halb von Kanalgebieten überlappen die Floating-Gateelektroden die isolierenden Strukturen.

Beispielsweise wird isolierendes Material durch Abscheiden und Rückätzen spacerförmig strukturiert und anschließend mit Hilfe einer streifenförmigen Maske, deren Streifen dünner sind als die Abstände zwischen den Streifen und quer zu den Gräben verlaufen weiter strukturiert, wodurch die isolieren den Strukturen in Form von Spacern aus dem isolierenden Mate rial entstehen.

Zur Erhöhung der Packungsdichte ist es statt dessen vorteil haft, vor Erzeugung der Floating-Gateelektroden mit Hilfe ei ner streifenförmigen Maske, deren Streifen quer zu den Gräben verlaufen, eine thermische Oxidation durchzuführen. Da eine Unterdiffusion von Sauerstoff unter die Maske stattfindet, entstehen die isolierenden Strukturen teilweise auch unter halb der Maske. Dadurch können Abstände zwischen den isolie renden Strukturen, d. h. die Kanalweiten, weniger als die mi nimale Strukturgröße F hergestellt werden.

Um die Kanalweite noch weiter zu verkleinern, ist es vorteil haft, vor der thermischen Oxidation die Streifen der strei fenförmigen Maske zu verengen. Dazu kann beispielsweise vor Erzeugung der Floating-Gateelektroden eine erste Hilfsschicht und darüber eine zweite Hilfsschicht erzeugt und streifenför mig strukturiert werden, wobei aus der ersten Hilfsschicht die streifenförmige Maske entsteht. Die Streifen der strei fenförmigen Maske werden verengt, indem das Material der er sten Hilfsschicht selektiv zur zweiten Hilfsschicht isotrop geätzt wird, wodurch die strukturierte zweite Hilfsschicht unterätzt wird. Auf diese Weise können die Breiten der Strei fen der streifenförmigen Maske kleiner als F betragen.

Es liegt im Rahmen der Erfindung, wenn die oberen und die un term Bitleitungen gleichzeitig erzeugt werden. Beispielswei se werden nach Erzeugung der Gräben eine ganzflächige Implan tation und eine weitere Implantation mit Hilfe einer strei fenförmigen Maske, deren Streifen entweder zwischen den Gräben und angrenzend an die ersten Flanken der Gräben oder in den Gräben und angrenzend an die zweiten Flanken der Gräben ange ordnet sind. Die Reihenfolge der Implantationen ist beliebig.

Zur Prozeßvereinfachung ist es vorteilhaft, wenn entlang der Wortleitung benachbarte Kontroll-Gateelektroden aneinander angrenzen und die Wortleitung bilden.

Zur Erhöhung der Packungsdichte ist es vorteilhaft, wenn Ab stände zwischen entlang dem Graben benachbarten Kontroll- Gateelektroden kleiner als deren Breiten, d. h. deren zum Ver lauf des Grabens parallele Abmessungen, sind. Besonders vor teilhaft ist es, wenn die Abstände zwischen den entlang dem Graben benachbarten Kontroll-Gateelektroden kleiner als F be tragen.

Zur Erzeugung der Kontroll-Gateelektroden kann nach Erzeugung der zweiten Dielektrika leitendes Material abgeschieden wer den, das mit Hilfe einer streifenförmigen Wortleitungs-Maske strukturiert wird. Zur Erzeugung der Wortleitungs-Maske wird Material abgeschieden und durch ein photolithographisches Verfahren streifenförmig strukturiert. Vorzugsweise sind zur Erhöhung der Packungsdichte Breiten der Streifen gleich Ab ständen zwischen den Streifen, deren Größe F betragen. An schließend wird weiteres Material abgeschieden und rückge ätzt, so daß an den Flanken der Streifen Spacer entstehen. Die Streifen und die Spacer bilden zusammen die Wortleitungs- Maske.

Zur Prozeßvereinfachung ist es vorteilhaft, wenn die Wortlei tungs-Maske auch als Maske bei der Erzeugung der zweiten Die lektrika und der Floating-Gateelektroden mitwirkt.

Die zweiten Dielektrika werden beispielsweise durch Struktu rierung einer ONO-Schicht, d. h. einer Schicht, die aus zwei Oxid-Teilschichten und einer zwischen ihnen angeordneten Si liziumnitrid-Teilschicht besteht, erzeugt. Die zweiten Die lektrika können jedoch auch aus anderen isolierenden Materia lien erzeugt werden.

Im folgenden werden Ausführungsbeispiele der Erfindung, die in den Figuren dargestellt sind, näher erläutert.

Fig. 1 zeigt einen Querschnitt durch ein erstes Substrat, nachdem eine Wanne, eine dotierte Schicht und strei fenförmige dotierte Gebiete erzeugt wurden.

Fig. 2 zeigt den Querschnitt aus Fig. 1, nachdem eine erste streifenförmige Maske, Gräben, erste Teile von oberen Bitleitungen, zweite Teile der oberen Bitleitungen, erste Spacer, erste Teile von unteren Bitleitungen und zweite Teile der unteren Bitleitungen erzeugt wurden.

Fig. 3 zeigt einen parallel zu einer Oberfläche des Substrats verlaufenden Querschnitt durch das Substrat, der durch die Gräben verläuft, nachdem eine SiO₂-Schicht und eine dritte streifenförmige Maske erzeugt wurden.

Fig. 4 zeigt den Querschnitt aus Fig. 3, nachdem isolieren de Strukturen erzeugt wurden.

Fig. 5a zeigt den Querschnitt aus Fig. 2, nachdem die SiO₂- Schicht entfernt und erste Dielektrika, Floating- Gateelektroden, zweite Dielektrika und Kontroll- Gateelektroden erzeugt wurden.

Fig. 5b zeigt den Querschnitt aus Fig. 4 nach den Prozeß schritten aus Fig. 5a. Als Projektion ist der Ver lauf von Streifen und zweiten Spacern dargestellt.

Fig. 6 zeigt einen Querschnitt durch ein zweites Substrat, der parallel zu einer Oberfläche des zweiten Substrats verläuft, nachdem obere und untere Bitlei tungen (nicht dargestellt) und Gräben erzeugt und ei ne erste und eine zweite Hilfsschicht strukturiert wurden.

In einem ersten Ausführungsbeispiel ist ein erstes Substrat 1 aus Silizium vorgesehen, das eine an eine Oberfläche O des ersten Substrats 1 angrenzende p-dotierte Wanne Wa umfaßt. Die Dotierstoffkonzentration der Wanne Wa beträgt ca. 10¹⁷cm^-3. Durch Implantation mit n-dotierenden Ionen wird ei ne ca. 80 nm dicke dotierte Schicht S erzeugt, die eine Do tierstoffkonzentration von ca. 5.10¹⁸ cm^-3 aufweist (siehe Fig. 1). Durch eine Implantation mit einer Photolackmaske (nicht dargestellt) werden ca. 400 nm breite streifenförmige n-dotierte Gebiete Ge erzeugt(siehe Fig. 1). Die streifen förmigen dotierten Gebiete Ge weisen einen Abstand von ca. 400 nm voneinander auf. Ihre Dotierstoffkonzentration beträgt ca. 5.10²⁰ cm^-3.

Zur Erzeugung einer streifenförmigen ersten Maske M1, deren Streifen parallel zueinander verlaufen, ca. 400 nm breit sind und einen Abstand von ca. 400 nm voneinander aufweisen, wird SiO₂ in einer Dicke von ca. 200 nm abgeschieden und durch ein photolithographisches Verfahren strukturiert. Für die Struk turierung durch Trockenätzung wird z. B. CHF₃ als Ätzmittel verwendet. Die Streifen der ersten Maske M1 verlaufen paral lel zu den streifenförmigen dotierten Gebieten Ge und über lappen jeweils ein streifenförmiges dotiertes Gebiet Ge und einen Teil der dotierten Schicht S (siehe Fig. 2).

Zur Erzeugung von Gräben G wird mit Hilfe der ersten strei fenförmigen Maske M1 Silizium mit z. B. HBr ca. 600 nm tief geätzt (siehe Fig. 2). Dabei entstehen aus der dotierten Schicht S erste Teile von oberen Bitleitungen Bo1, die an er ste Flanken F1 der Gräben G angrenzen, und aus den dotierten streifenförmigen Gebieten Ge zweite Teile der oberen Bitlei tungen Bo2, die an zweite Flanken F2 der Gräben G angrenzen. Zwischen jeweils zwei benachbarten Gräben G verläuft eine obere Bitleitung Bo (siehe Fig. 2).

Zur Erzeugung von ersten Spacern Sp1 an den ersten Flanken F1 und an den zweiten Flanken F2 der Gräben G wird SiO₂ in einer Dicke von ca. 50 nm abgeschieden und rückgeätzt (siehe Fig. 2). Die ersten Spacer Sp1 und die streifenförmige erste Maske M1 bilden zusammen eine zweite Maske, die Böden der Gräben G nicht bedeckt. Zur Erzeugung eines Streuoxids (nicht darge stellt) wird SiO₂ in einer Dicke von ca. 15 nm abgeschieden.

Zur Erzeugung von ersten Teilen von unteren Bitleitungen Bu1 werden mit Hilfe der zweiten Maske die Böden der Gräben G mit n-dotierenden Ionen implantiert (siehe Fig. 2). Die Dotier stoffkonzentration der ersten Teile der unteren Bitleitungen Bu1 beträgt ca. 5 . 10¹⁸ cm^-3. Zur Erzeugung von zweiten Teilen der unteren Bitleitungen Bu2 wird anschließend eine schräge Implantation mit n-dotierenden Ionen durchgeführt. Die ersten Spacer Sp1 der zweiten Maske schützen dabei die ersten Flan ken F1 der Gräben G. Durch die abschattende Wirkung der zwei ten Flanken F2 der Gräben G werden die Böden der Gräben G im Bereich der zweiten Flanken F2 nicht zusätzlich implantiert. Die zweiten Teile der unteren Bitleitungen Bu2, die aus der zusätzlichen Implantation hervorgehen, sind im Bereich der ersten Flanken F1 der Gräben G angeordnet und weisen eine Do tierstoffkonzentration von ca. 5.10²⁰ cm^-3 auf (siehe Fig. 2). Durch einen Temperschritt wird der Dotierstoff der unte ren Bitleitungen Bu aktiviert. Entlang der Böden der Gräben G verläuft jeweils eine untere Bitleitung Bu.

Anschließend wird die zweite Maske und das Streuoxid mit z. B. Flußsäure entfernt. Durch thermische Oxidation wird eine ca. 10 nm dicke SiO₂-Schicht I1 erzeugt (siehe Fig. 3). Die SiO₂-Schicht I1, die später wieder entfernt wird, dient der Entfernung von Ätzschäden der Flächen der Gräben G.

Anschließend wird zur Erzeugung einer streifenförmigen drit ten Maske M3, deren Streifen im wesentlichen senkrecht zu den Gräben G verlaufen, ca. 400 nm breit sind und einen Abstand von ca. 400 nm voneinander aufweisen, Siliziumnitrid in einer Dicke von ca. 50 nm abgeschieden und durch ein photolithogra phisches Verfahren mit z. B. CF₄ als Ätzmittel strukturiert (siehe Fig. 3). Die SiO₂-Schicht I1 dient dabei als Ätzstop wird teilweise angeätzt. Außerdem schützt sie das Substrat 1 vor Kontakt mit dem Siliziumnitrid.

Zur Erzeugung von isolierenden Strukturen I wird anschließend eine thermische Oxidation bei ca. 1000°C durchgeführt. Da durch entstehen an den ersten Flanken F1 und an den zweiten Flanken F2 der Gräben G die isolierenden Strukturen I mit ei ner Dicke von ca. 70 nm, die durch Unterdiffusion von Sauer stoff unter die streifenförmige dritte Maske M3 ca. 140 nm tief in die Streifen der dritten Maske M3 hineinreichen (siehe Fig. 4). Die dritte Maske M3 wird dabei etwas aufoxi diert. Eine zu den Gräben G parallele Abmessung der isolie renden Strukturen I beträgt ca. 680 nm. Abstände zwischen entlang der Gräben G benachbarten isolierenden Strukturen I betragen ca. 120 nm. Die SiO₂-Schicht I1 wird teilweise in die isolierenden Strukturen I eingebaut.

Anschließend wird aufoxidiertes Siliziumnitrid isotrop mit z. B. verdünnter Flußsäure ca. 20 nm tief geätzt, bis Silizi umnitrid der streifenförmigen dritten Maske M3 freigelegt. Mit z. B. H₃PO₄ wird die streifenförmige dritte Maske M3 ent fernt.

Zur Entfernung der SiO₂-Schicht I1 wird SiO₂ isotrop mit z. B. verdünnter Flußsäure ca. 15 nm tief geätzt. Die isolierenden Strukturen I sind jetzt ca. 55 nm dick.

Zur Erzeugung von ca. 8 nm dicken ersten Dielektrika D1, die als Tunneloxide wirken, wird durch thermische Oxidation SiO₂ aufgewachsen. Die ersten Dielektrika D1 entstehen zwischen den isolierenden Strukturen I an den ersten Flanken F1 und an den zweiten Flanken F2 der Gräben G (siehe Fig. 5a und 5b). Da die zweiten Teile der unteren Bitleitungen Bu2 und die zweiten Teile der oberen Bitleitungen Bo2 höher dotiert sind als die ersten Teile der unteren Bitleitungen Bu1, die ersten Teile der oberen Bitleitungen Bo1 und die Wanne Wa, sind die ersten Dielektrika D1 in den erstgenannten Bereichen etwas dicker (vgl. Fig. 5a).

Zur Erzeugung von Floating-Gateelektroden Gf wird in situ do tiertes Polysilizium in einer Dicke von ca. 50 nm abgeschie den und mit z. B. HBr rückgeätzt, bis das dotierte Polysilizi um nur noch die ersten Flanken F1 und die zweiten Flanken F2 der Gräben G bedeckt.

Zur Erzeugung von zweiten Dielektrika D2 wird zunächst durch thermische Oxidation ca. 3 nm SiO₂ aufgewachsen. Anschließend wird Siliziumnitrid in einer Dicke von ca. 10 nm abgeschieden und solange aufoxidiert, bis sich eine oxidäquivalente Dicke von 15 nm ergibt.

Zur Erzeugung von Kontroll-Gateelektroden Gk wird anschlie ßend in situ dotiertes Polysilizium in einer Dicke von ca. 400 nm abgeschieden, wodurch die Gräben G gefüllt werden (siehe Fig. 5a).

Zur Erzeugung einer Wortleitungs-Maske wird SiO₂ in einer Dicke von ca. 100 nm abgeschieden und durch ein photolitho graphisches Verfahren so strukturiert, daß zur dritten Maske M3 analoge Streifen St entstehen. Die Streifen St werden ver breitert, indem anschließend SiO₂ in einer Dicke von ca. 80 nm abgeschieden und rückgeätzt wird, wodurch an Flanken der Streifen St zweite Spacer Sp2 entstehen. Die Streifen St und die zweiten Spacer Sp2 bilden zusammen die Wortleitungs-Maske (siehe Fig. 5b).

Mit Hilfe der Wortleitungs-Maske wird zunächst Polysilizium mit z. B. HBr ca. 1000 nm tief geätzt, wodurch quer zu den Gräben G verlaufende Wortleitungen erzeugt werden, die zu gleich als Kontroll-Gateelektroden Gk dienen. Anschließend wird aufoxidiertes Siliziumnitrid mit z. B. HF entfernt und Siliziumnitrid mit z. B. CF₄ ca. 10 nm tief und SiO₂ mit z. B. HF ca. 3 nm tief geätzt, wodurch die zweiten Dielektrika D2 entstehen. Anschließend wird Polysilizium mit z. B. HBr ca. 600 nm tief anisotrop geätzt, wodurch die voneinander ge trennten Floating-Gateelektroden Gf entstehen.

Ein vertikaler Transistor umfaßt eines der ersten Dielektrika D1, eine daran angrenzende Floating-Gateelektrode Gf, einen daran angrenzenden Teil der zweiten Dielektrika D2 und eine daran angrenzende Kontroll-Gateelektrode Gk. Ferner umfaßt er einen an das erste Dielektrikum D1 angrenzenden Teil der Wan ne Wa, der als Kanalgebiet Ka wirkt, sowie an das erste Die lektrikum D1 angrenzende Teile einer oberen Bitleitung Bo und einer unteren Bitleitung Bu, die als Source/Drain-Gebiete wirken. Benachbarte Transistoren die an gegenüberliegenden Flanken F1, F2 eines der Gräben G abgeordnet sind, teilen sich eine untere Bitleitung Bu. Benachbarte Transistoren, die an Flanken F1, F2 benachbarter Gräben G angeordnet sind, tei len sich eine obere Bitleitung Bo.

In einem zweiten Ausführungsbeispiel werden wie im ersten Ausführungsbeispiel in einem zweiten Substrat aus Silizium Gräben G', obere Bitleitungen, untere Bitleitungen und eine SiO₂-Schicht I1' erzeugt.

Zur Erzeugung einer streifenförmigen Maske wird eine erste Hilfsschicht H1 erzeugt, indem Siliziumnitrid in einer Dicke von ca. 50 nm abgeschieden wird. Darüber wird eine zweite Hilfsschicht H2 erzeugt, indem SiO₂ in einer Dicke von ca. 50 nm abgeschieden wird. Durch ein photolithographisches Ver fahren werden Siliziumnitrid und SiO₂ geätzt, wodurch die er ste Hilfsschicht H1 und die zweite Hilfsschicht H2 in ca. 400 nm breite Streifen strukturiert werden, die einen Abstand von ca. 400 nm voneinander aufweisen und im wesentlichen senk recht zu den Gräben G' verlaufen. Anschließend wird Silizium nitrid isotrop mit z. B. CF₄ geätzt. Dabei wird die struktu rierte zweite Hilfsschicht H2 unterätzt und die Streifen der ersten Hilfsschicht H1 verengen sich auf eine Breite von ca. 300 nm (siehe Fig. 6).

Anschließend wird die zweite Hilfsschicht H2 durch isotropes Ätzen mit z. B. verdünnter Flußsäure entfernt.

Die strukturierte erste Hilfsschicht H1 dient als zur dritten Maske M3 des ersten Ausführungsbeispiels analoge Maske bei der Erzeugung von isolierenden Strukturen.

Analog wie im ersten Ausführungsbeispiel werden dann erste Dielektrika, Floating-Gateelektroden, zweite Dielektrika und Kontroll-Gateelektroden erzeugt.

Da die Streifen der ersten Hilfsschicht H1 enger sind als die Streifen der dritten Maske M3 des ersten Ausführungsbei spiels, ist die Kanalweite eines Transistors, d. h. eine zu den Gräben G' parallele Abmessung eines Kanalgebiets kleiner als die des Transistors des ersten Ausführungsbeispiels. Das bedeutet, daß eine Kapazität, die durch das Kanalgebiet und die Floating-Gateelektrode gebildet wird, größer ist als beim ersten Ausführungsbeispiel. Da eine Koppelkapazität zwischen der Floating-Gateelektrode und der Kontroll-Gateelektrode und die Kapazität, die durch das Kanalgebiet und die Floating- Gateelektrode gebildet wird, in Reihe geschaltet sind, fällt ein größerer Teil der Betriebsspannung an der letzteren Kapa zität ab als beim ersten Ausführungsbeispiel. Die erforderli che Schwellspannung für das Tunneln von Elektroden durch die ersten Dielektrika wird also beim zweiten Ausführungsbeispiel bei einer niedrigeren Betriebsspannung erreicht als beim er sten Ausführungsbeispiel.

Es sind viele Variationen der Ausführungsbeispiele denkbar, die ebenfalls im Rahmen der Erfindung liegen. Insbesondere können die Abmessungen der beschriebenen Schichten, Gebiete und Gräben nach Belieben an die jeweiligen Erfordernisse an gepaßt werden. Dasselbe gilt auch für die vorgeschlagenen Do tierstoffkonzentrationen. Statt in situ dotiertes Polysilizi um zu verwenden, kann Polysilizium nach seiner Abscheidung dotiert werden. Das zweite Dielektrikum kann andere isolie rende Materialien umfassen, oder z. B. nur SiO₂ enthalten.

Im folgenden wird eine mögliche Betriebsweise der beschriebe nen elektrisch programmierbaren virtual-ground-NOR- Speicherzellenanordnungen beschrieben.

Zum Schreiben des logischen Werts 1 wird auf einen Transistor die zugehörige Wortleitung auf eine Spannung von -12 Volt und die dazugehörige Bitleitung auf eine Spannung von 5 Volt ge legt. Die übrigen Wortleitungen und die übrigen Bitleitungen liegen auf 0 Volt. Aufgrund des Spannungsabfalls zwischen der Wortleitung, d. h. der Kontroll-Gateelektrode des Transistors und der Bitleitung, d. h. einem Source/Drain-Gebiet des Tran sistors tunneln Elektronen durch das erste Dielektrikum von der Floating-Gateelektrode in das Source/Drain-Gebiet. Beim Löschen liegt an der Bitleitung eine Spannung von 0 Volt an, während die Wortleitung auf 17 Volt gelegt wird, so daß Elek tronen aus dem Kanalgebiet in die Floating-Gateelektrode tun neln können. Dies entspricht dem logischen Wert 0.

Zum Auslesen der Information des Transistors wird die zugehö rige Wortleitung auf eine Spannung von ca. 2,5 Volt gelegt, die zwischen den zwei möglichen Einsatzspannungen des Transi stors, entsprechend den logischen Werten 0 oder 1, liegt. Über die Bitleitung wird bewertet, ob ein Strom durch den Transistor fließt oder nicht.

Claims

1. Elektrisch programmierbare Speicherzellenanordnung,

1. bei der in einem Substrat (1) im wesentlichen parallel zu einander verlaufende Gräben (G) vorgesehen sind, entlang deren Böden untere Bitleitungen (Bu) verlaufen,
2. bei der quer zu den Gräben (G) Wortleitungen verlaufen,
3. bei der zwischen den Gräben (G) obere Bitleitungen (Bo) verlaufen, die jeweils an zwei zueinander benachbarte Grä ben (G) angrenzen,
4. bei der vertikale MOS-Transistoren als Source/Drain-Gebiete wirkende Teile der oberen Bitleitungen (Bo) und der unteren Bitleitungen (Bu) umfassen,
5. bei der sich zwei entlang einer der Wortleitungen benach barte MOS-Transistoren eine untere Bitleitung (Bu) oder ei ne obere Bitleitung teilen (Bo),
6. bei der an den Flanken (F1, F2) der Gräben (G) voneinander getrennte Floating-Gateelektroden (Gf) angeordnet sind, die durch erste Dielektrika (D1) von Kanalgebieten (Ka) der MOS-Transistoren getrennt sind,
7. bei der Kontroll-Gateelektroden (Gk) durch zweite Dielek trika (D2) von den Floating-Gateelektroden (Gf) getrennt und mit den Wortleitungen elektrisch verbunden sind,
8. bei der entlang eines der Gräben (G) benachbarte Kontroll- Gateelektroden (Gk) voneinander getrennt sind,
9. bei der die oberen und unteren Bitleitungen (Bu, Bo) je weils einen ersten Teil (Bu1, Bo1) und einen zweiten Teil (Bu2, Bo2), der eine höhere Dotierstoffkonzentration als der erste Teil (Bu1, Bo1) aufweist, umfassen, die jeweils parallel zu den Gräben (G) verlaufen und aneinander angren zen,
10. bei der zweite Teile der unteren Bitleitungen (Bu2) im Be reich von ersten Flanken (F1) der Gräben (G) angeordnet sind und zweite Teile der oberen Bitleitungen (Bo2) an zweite, den ersten Flanken (F1) gegenüberliegende Flanken (F2) der Gräben (G) angrenzen.

2. Speicherzellenanordnung nach Anspruch 1,

1. bei der die Kontroll-Gateelektroden (Gk) in die Gräben (G) hineinreichen,
2. bei der die Kanalweiten der MOS-Transistoren kleiner als die zum Verlauf der Gräben (G) parallelen Abmessungen der Floating-Gateelektroden (Gf) und der Kontroll- Gateelektroden (Gk) sind,
3. bei der zwischen entlang des Grabens (G) benachbarten er sten Dielektrika (D1) isolierende Strukturen (I) an die Flanken (F1, F2) der Gräben (G) angrenzen,
4. bei der die Floating-Gateelektroden (Gf) die isolierenden Strukturen (I) überlappen.

3. Speicherzellenanordnung nach einem der Ansprüche 1 bis 2,

1. bei der zum Verlauf der Gräben (G) parallele Abmessungen der Kontroll-Gateelektroden (Gk) und der Floating- Gateelektroden (Gf) größer sind als Abstände zwischen ent lang der Gräben (G) benachbarten Kontroll-Gateelektroden (Gk).

4. Verfahren zur Herstellung einer elektrisch programmierba ren Speicherzellenanordnung,

1. bei dem in einem Substrat (1) im wesentlichen parallel zu einander verlaufene Gräben (G) erzeugt werden,
2. bei dem entlang der Böden der Gräben (G) verlaufende untere Bitleitungen (Bu) erzeugt werden,
3. bei dem obere Bitleitungen (Bo) so erzeugt werden, daß sie zwischen den Gräben (G) verlaufen und jeweils an zwei zu einander benachbarte Gräben (G) angrenzen,
4. bei dem Flanken (F1, F2) der Gräben (G) mindestens teilwei se mit ersten Dielektrika (D1) versehen werden,
5. bei dem in den Gräben (G) an Teilen von ersten Flanken (F1) der Gräben (G) und an Teilen von zweiten, den ersten Flan ken (F1) gegenüberliegenden Flanken (F2) der Gräben (G) voneinander getrennte Floating-Gateelektroden (Gf) erzeugt werden, die an die ersten Dielektrika (D1) angrenzen,
6. bei dem zweite Dielektrika (D2) und Kontroll-Gateelektroden (Gk) so erzeugt werden, daß die Kontroll-Gateelektroden (Gk) durch die zweiten Dielektrika (D2) von den Floating- Gateelektroden (Gf) getrennt werden,
7. bei dem quer zu den Gräben (G) mit den Kontroll- Gateelektroden (Gk) verbundene Wortleitungen erzeugt wer den,
8. bei dem für die oberen Bitleitungen (Bo) und die unteren Bitleitungen (Bu) jeweils ein erster Teil (Bu1, Bo1) und ein zweiter Teil (Bu2, Bo2) erzeugt werden, die parallel zu den Gräben (G) verlaufen und aneinander angrenzen, wobei der erste Teil (Bu1, Bo1) eine niedrigere Dotierstoffkon zentration aufweist als der zweite Teil (Bu2, Bo2),
9. bei dem zweite Teile der unteren Bitleitungen (Bu2) in Be reichen von ersten Flanken (F1) der Gräben (G) erzeugt wer den, und zweite Teile der oberen Bitleitungen (Bo2) angren zend an zweite, den ersten Flanken (F1) gegenüberliegende Flanken (F2) der Gräben (G) erzeugt werden.

5. Verfahren nach Anspruch 4,

1. bei dem in dem Substrat (1) eine dotierte Schicht (S) er zeugt wird,
2. bei dem durch maskierte Implantation streifenförmige do tierte Gebiete (Ge) erzeugt werden, deren Dotierstoffkon zentration höher als die der dotierten Schicht (S) ist und die vom selben Leitfähigkeitstyp wie die dotierte Schicht (S) dotiert sind,
3. bei dem die Gräben (G) durch maskiertes Ätzen so erzeugt werden, daß sie parallel und versetzt zu den streifenförmi gen dotierten Gebieten (Ge) verlaufen und die dotierte Schicht (S) und die streifenförmigen dotierten Gebiete (Ge) durchtrennen, und daß dabei aus der dotierten Schicht (S) die ersten Teile der oberen Bitleitungen (Bo1) und aus den streifenförmigen dotierten Gebieten (Ge) die zweiten Teile der oberen Bitleitungen (Bo2) erzeugt werden,
4. bei dem zur Erzeugung der ersten Teile der unteren Bitlei tungen (Bu1) eine Implantation der Böden der Gräben (G) mit Hilfe einer Maske (M1, Sp1) durchgeführt wird, die die obe ren Bitleitungen (Bo) und mindestens die ersten Flanken (F1) der Gräben (G) bedeckt,
5. bei dem anschließend zusätzlich derart implantiert wird, daß im Bereich der ersten Flanken (F1) der Gräben (G) und angrenzend an die Böden der Gräben (G) die zweiten Teile der unteren Bitleitungen (Bu2) erzeugt werden, die eine hö here Dotierstoffkonzentration aufweisen, als die ersten Teile der unteren Bitleitungen (Bu1), da die ersten Teile der unteren Bitleitungen (Bu1) aufgrund einer abschattenden Wirkung der zweiten Flanken (F2) der Gräben (G) nicht zu sätzlich implantiert werden.

6. Verfahren nach Anspruch 4 oder 5,

1. bei dem angrenzend an die Flanken (F1, F2) der Gräben (G) isolierende Strukturen (I) so erzeugt werden, daß nach Her stellung der Speicherzellenanordnung die an eine Flanke (F1, F2) eines Grabens (G) angrenzenden ersten Dielektrika (D1) durch die isolierenden Strukturen (I) voneinander ge trennt sind und an die isolierenden Strukturen (I) angren zen,
2. bei dem die Floating-Gateelektroden (Gf) und die Kontroll- Gateelektroden (Gk) so erzeugt werden, daß sie die isolie renden Strukturen (I) überlappen.

7. Verfahren nach Anspruch 6,

1. bei dem mit Hilfe einer streifenförmigen Maske (M3), deren Streifen quer zu den Gräben (G) verlaufen, eine thermische Oxidation durchgeführt wird, wodurch die isolierenden Strukturen (I) erzeugt werden, die aufgrund von Unterdiffu sion teilweise bis unter die streifenförmige Maske (M3) reichen.

8. Verfahren nach Anspruch 7,

1. bei dem vor Erzeugung der Floating-Gateelektroden eine er ste Hilfsschicht (H1) und darüber eine zweite Hilfsschicht (H2) erzeugt werden,
2. bei dem die erste Hilfsschicht (H1) und die zweite Hilfs schicht (H2) streifenförmig strukturiert werden, und dabei aus der ersten Hilfsschicht (H1) die streifenförmige Maske entsteht,
3. bei dem Streifen der streifenförmigen Maske verengt werden, indem sie selektiv zur strukturierten zweiten Hilfsschicht (H2) isotrop geätzt wird, wodurch die strukturierte zweite Hilfsschicht (H2) unterätzt wird.

9. Verfahren nach einem der Ansprüche 4 bis 8,

1. bei dem die Kontroll-Gateelektroden (Gk) als Teile der Wortleitungen erzeugt werden,
2. bei dem nach Erzeugung der zweiten Dielektrika (D2) leiten des Material abgeschieden wird,
3. bei dem zur Erzeugung einer Wortleitungs-Maske Material ab geschieden und durch ein photolithographisches Verfahren so strukturiert wird, daß Streifen (St) erzeugt werden, deren Breiten gleich den Abständen zwischen den Streifen (St) sind,
4. bei dem weiteres Material abgeschieden und rückgeätzt wird, so daß entlang der Streifen (St) beidseitig Spacer (Sp2) entstehen, die zusammen mit den Streifen (St) die Wortlei tungs-Maske bilden,
5. bei dem zur Erzeugung der Wortleitungen das leitende Mate rial mit Hilfe der Wortleitungs-Maske geätzt wird.