DE19825009C1 - Prüfanordnung für Bondpad - Google Patents
Prüfanordnung für BondpadInfo
- Publication number
- DE19825009C1 DE19825009C1 DE19825009A DE19825009A DE19825009C1 DE 19825009 C1 DE19825009 C1 DE 19825009C1 DE 19825009 A DE19825009 A DE 19825009A DE 19825009 A DE19825009 A DE 19825009A DE 19825009 C1 DE19825009 C1 DE 19825009C1
- Authority
- DE
- Germany
- Prior art keywords
- bond
- bond pad
- parts
- semiconductor chip
- wire
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05551—Shape comprising apertures or cavities
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01068—Erbium [Er]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19043—Component type being a resistor
Abstract
Die Erfindung betrifft eine Prüfanordnung für Bondpads (1) zum Feststellen, ob ein Halbleiterchip gebondet ist oder nicht, mit einer den Bondzustand zwischen einem Bonddraht (2) und dem Bondpad (1) auswertenden Schaltung, die abhängig vom festgestellten Bondzustand Betriebs- und Testmodi zu aktivieren und zu deaktivieren vermag. Der Bondpad (1) ist hierzu in wenigstens zwei Teile (3, 4) geteilt, so daß die im Halbleiterchip selbst realisierte Schaltung aus von den Teilen (3, 4) des Bondpads (1) abgeleiteten Signalen festzustellen vermag, ob der Bonddraht (2) die Teile (3, 4) kontaktiert oder nicht.
Description
Die vorliegende Erfindung betrifft eine Prüfanordnung für ein
Bondpad zum Feststellen, ob ein Halbleiterchip gebondet ist
oder nicht, mit einer den Bondzustand zwischen einem Bond
draht und einem Bondpad auswertenden Schaltung, die abhängig
vom festgestellten Bondzustand Betriebs- und Testmodi zu ak
tivieren und zu deaktivieren vermag.
Aus US 5 751 015 ist eine derartige Prüfanordnung mit einem Halbleiter-Testchip bekannt, der un
ter anderem die Plazierung eines Bonddrahtes auf einem Bond
pad zu überprüfen vermag. Hierzu ist der bekannte Testchip
mit einer Vielzahl von verschieden großen Bondpads vorzugs
weise an seinem Rand versehen. Diese Bondpads sind jeweils
Bonddrähten mit unterschiedlichen Durchmessern zugeordnet, so
daß der Bondzustand für verschiedene Abmessungen von den
Bondpads und in Abhängigkeit von dem Bonddrahtdurchmesser ge
testet werden kann.
Bei der Herstellung von Halbleiterchips und für deren Durch
lauf durch Betriebs- und Testmodi sollte immer bekannt sein,
ob die jeweiligen Halbleiterchips bereits zuverlässig gebon
det sind oder nicht. Es wäre dabei von besonderem Vorteil,
wenn der Halbleiterchip selbst erkennen könnte, ob er bereits
gebondet ist oder nicht, damit dann abhängig von seinem je
weiligen Montagezustand die einzelnen Betriebs- und Testmodi
aktiviert und deaktiviert werden könnten. Eine derartige Ei
genschaft des Halbleiterchips hätte den erheblichen Vorteil,
daß dessen Einlegen in ein entsprechendes Prüffeld mit dem
damit verbundenen erheblichen Zeitverlust vermieden werden
könnte.
Bisher wurde nicht daran gedacht, eine Prüfanordnung zu
schaffen, mit der ein Halbleiterchip selbst erkennen kann, ob
er bereits gebondet ist oder nicht.
Der vorliegenden Erfindung liegt daher die vollkommen neue
Aufgabe zugrunde, eine Prüfanordnung für Bondpads zu schaf
fen, mit der ein Halbleiterchip festzustellen vermag, ob er
bereits gebondet ist oder nicht, damit abhängig von seinem so
festgestellten Bondzustand jeweilige Betriebs- und Testmodi
aktiviert und deaktiviert werden können.
Diese Aufgabe wird bei einer Prüfanordnung der eingangs ge
nannten Art erfindungsgemäß dadurch gelöst, daß der Bondpad
in wenigstens zwei Teile geteilt ist, so daß die im Halblei
terchip selbst realisierte Schaltung aus von den Teilen des
Bondpads abgeleiteten Signalen festzustellen vermag, ob der
Bonddraht die Teile kontaktiert oder nicht.
Vorzugsweise ist der Bondpad in zwei Teile unterteilt. Gege
benenfalls kann aber auch eine Unterteilung in mehr Teile als
zwei Teile vorgenommen werden.
Die vorliegende Erfindung beschreibt so einen vom bisherigen
Stand der Technik vollkommen abweichenden Weg: Die erfin
dungsgemäße Prüfanordnung stellt das korrekte Bonden von
Bondpads nicht fest, indem extern dem Halbleiterchip über die
mit den Bondpads verbundenen Drähte Testsignale zugeführt
werden. Vielmehr testet der Halbleiterchip selbst, ob er be
reits richtig gebondet ist oder nicht, indem er eine Schal
tung enthält, die auswertet, ob die Bondpads, die jeweils in
wenigstens zwei Teile geteilt sind, mit einem Bonddraht kon
taktiert sind oder nicht.
Dabei wird die Tatsache ausgenutzt, daß der Widerstand zwi
schen zwei Teilen eines Bondpads, die nicht mit einem Bond
draht verbunden sind, praktisch unendlich groß ist, während
der Widerstand zwischen zwei Teilen eines Bondpads, die mit
einander elektrisch durch den Bonddraht verbunden sind, gegen
Null geht. Die im Halbleiterchip vorgesehene Schaltung wertet
also lediglich aus, ob der Widerstand zwischen den beiden
Teilen gegen Null oder gegen Unendlich geht.
Derartige Schaltungen können in vielfältiger Weise ausgeführt
werden. Sie müssen lediglich in der Lage sein, zu erkennen,
ob die wenigstens zwei Teile eines Bondpads durch einen Bond
draht in leitender Verbindung zueinander stehen oder nicht.
Nachfolgend wird ein Ausführungsbeispiel der Erfindung anhand der Zeichnungen näher
erläutert. Es zeigen:
Fig. 1 eine Draufsicht auf einen Bondpad, bei dem ein
Bonddraht nur einen Teil kontaktiert,
Fig. 2 eine Draufsicht auf einen bestehenden Bondpad und
Fig. 3 eine mögliche Schaltung, die zu erkennen vermag, ob
die beiden Teile eines Bondpads leitend verbunden
sind oder nicht.
Fig. 2 zeigt einen üblichen Bondpad 1, auf dem, wie in
Strichlinien angedeutet ist, ein Bonddraht 2 angebracht ist.
Bei dem Beispiel von Fig. 2 kontaktiert der Bonddraht 2 in
voller Ausdehnung den Bondpad 1. Es ist nun denkbar, daß der
Bonddraht 2 nur teilweise den Bondpad 1 kontaktiert, so daß
eine schlechte Verbindung zwischen Bonddraht 2 und Bondpad 1
besteht. Dies kann sogar so weit gehen, daß der Bonddraht 2
neben dem Bondpad 1 den Halbleiterchip berührt, so daß der
Bondpad 1 überhaupt nicht kontaktiert ist.
Bei der erfindungsgemäßen Prüfanordnung ist daher der Bondpad
1 in zwei Teile 3, 4 unterteilt, die voneinander durch einen
Spalt 5 getrennt sind, wie dies in Fig. 1 gezeigt ist. Das
heißt, bei der Anordnung von Fig. 1 geht der elektrische Wi
derstand zwischen den Teilen 3 und 4, sofern diese nicht in
leitender Verbindung durch einen Bonddraht miteinander ste
hen, gegen Unendlich. Sind diese Teile 3, 4 jedoch durch ei
nen Bonddraht 2 verbunden, so geht der Widerstand zwischen
den Teilen 3, 4 gegen Null.
In Fig. 1 ist nun schematisch ein Fall gezeigt, in welchem
der Bonddraht 2 nur teilweise den Bondpad 1 kontaktiert, so
daß nur der Teil 4 mit dem Bonddraht 2 in elektrischer Ver
bindung steht. In diesem Fall liegt also eine "schlechte"
Kontaktierung des Bondpads 1 durch den Bonddraht 2 vor.
Diese "schlechte" Kontaktierung des Bondpads 1 durch den
Bonddraht 2 wird durch die erfindungsgemäße Prüfanordnung oh
ne weiteres erkannt: Die Teile 3 und 4 stehen nicht in elek
trischer Verbindung miteinander, so daß der elektrische Wi
derstand zwischen den Teilen 3 und 4 gegen Unendlich geht.
Dieser Zustand kann ohne weiteres durch eine in dem Halblei
terchip vorgesehene Schaltung festgestellt werden, so daß der
Halbleiterchip selbst zu ermitteln vermag, ob er bereits
richtig gebondet ist oder nicht.
Liegt der Bonddraht 2 neben dem Bondpad 1 oder ist noch kein
Bonden erfolgt, so geht der Widerstand zwischen den Teilen 3
und 4 selbstverständlich auch gegen Unendlich. Auch in diesem
Fall kann die Prüfanordnung sofort feststellen, daß der Bond
pad noch nicht mit dem Bonddraht kontaktiert ist.
Fig. 3 zeigt als Beispiel eine mögliche Schaltung zur Auswer
tung des Zustandes der Teile 3, 4 des Bondpads 1. Hierzu sind
Anschlüsse 6, 7 dieser Schaltung mit den Teilen 3, 4 verbun
den, die, wie in Fig. 1 gezeigt ist, nicht gleich groß zu
sein brauchen. Der Anschluß 6 ist mit Gate eines p-Kanal-MOS-
Transistors 8 und Gate eines n-Kanal-MOS-Transistors 13 ver
bunden. Der Anschluß 7 liegt an Gate eines n-Kanal-MOS-
Transistors 9. Die Transistoren 8, 9 liegen in Reihe zwischen
einer Versorgungsspannung und Masse, wobei ihr gemeinsamer
Knotenpunkt an den Eingang eines Inverters 10 und an den ge
meinsamen Knotenpunkt eines p-Kanal-MOS-Transistors 11 und
eines n-Kanal-MOS-Transistors 12 angeschlossen ist. Der Aus
gang des Inverters 10 liegt an Gate des Transistors 11 und an
Gate des Transistors 12. Außerdem liegen die Transistoren 11,
12 und 13 in Reihe zwischen Masse und der Versorgungsspan
nung.
Der Inverter 10 und der Transistor 11 bilden ein Latchglied,
in welchem abhängig davon, ob die Anschlüsse 6 und 7 mitein
ander verbunden sind oder nicht, ein unterschiedlicher Wert
gespeichert wird.
Selbstverständlich sind noch andere Ausführungsbeispiele ei
ner Schaltung für die Auswertung des Verbindungszustandes der
Teile 3, 4 des Bondpads 1 möglich. Fig. 3 stellt hierfür le
diglich ein Beispiel dar.
Der Halbleiterchip kann also sofort erkennen, daß er gebondet
ist. Damit können Betriebs- und Testmodi abhängig vom Monta
gezustand aktiviert oder deaktiviert werden, was einen erheb
lichen Zeitvorteil bedeutet, da der Halbleiterchip nicht in
ein Prüffeld eingebracht zu werden braucht.
Claims (2)
1. Prüfanordnung für Bondpad (1) zum Feststellen, ob ein
Halbleiterchip gebondet ist oder nicht, mit einer den
Bondzustand zwischen einem Bonddraht (2) und dem Bondpad
(1) auswertenden Schaltung, die abhängig vom festge
stellten Bondzustand Betriebs- und Testmodi zu aktivie
ren und zu deaktivieren vermag,
dadurch gekennzeichnet,
daß der Bondpad (1) in wenigstens zwei Teile (3, 4) ge
teilt ist, so daß die im Halbleiterchip selbst reali
sierte Schaltung aus von den Teilen (3, 4) des Bondpads
(1) abgeleiteten Signalen festzustellen vermag, ob der
Bonddraht (2) die Teile (3, 4) kontaktiert oder nicht.
2. Prüfanordnung nach Anspruch 1,
dadurch gekennzeichnet,
daß der Bondpad (1) in zwei Teile (3, 4) geteilt ist.
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19825009A DE19825009C1 (de) | 1998-06-04 | 1998-06-04 | Prüfanordnung für Bondpad |
EP99110002A EP0969288B1 (de) | 1998-06-04 | 1999-05-21 | Prüfanordnung für Bondpad |
DE59911513T DE59911513D1 (de) | 1998-06-04 | 1999-05-21 | Prüfanordnung für Bondpad |
KR1019990019942A KR100326063B1 (ko) | 1998-06-04 | 1999-06-01 | 본딩 패드용 테스트 장치 |
JP11155369A JP2000031216A (ja) | 1998-06-04 | 1999-06-02 | ボンディングパッド用検査装置 |
TW088109119A TW451378B (en) | 1998-06-04 | 1999-06-02 | Test-arrangement for a bond-pad |
US09/326,366 US6229206B1 (en) | 1998-06-04 | 1999-06-04 | Bonding pad test configuration |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19825009A DE19825009C1 (de) | 1998-06-04 | 1998-06-04 | Prüfanordnung für Bondpad |
Publications (1)
Publication Number | Publication Date |
---|---|
DE19825009C1 true DE19825009C1 (de) | 1999-11-25 |
Family
ID=7869916
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19825009A Expired - Fee Related DE19825009C1 (de) | 1998-06-04 | 1998-06-04 | Prüfanordnung für Bondpad |
DE59911513T Expired - Lifetime DE59911513D1 (de) | 1998-06-04 | 1999-05-21 | Prüfanordnung für Bondpad |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE59911513T Expired - Lifetime DE59911513D1 (de) | 1998-06-04 | 1999-05-21 | Prüfanordnung für Bondpad |
Country Status (6)
Country | Link |
---|---|
US (1) | US6229206B1 (de) |
EP (1) | EP0969288B1 (de) |
JP (1) | JP2000031216A (de) |
KR (1) | KR100326063B1 (de) |
DE (2) | DE19825009C1 (de) |
TW (1) | TW451378B (de) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1209476A1 (de) * | 2000-11-21 | 2002-05-29 | Seiko Instruments Inc. | Elektronisches Gerät und zugehöriges Herstellungsverfahren |
DE102012019782A1 (de) * | 2012-10-09 | 2014-04-10 | Infineon Technologies Ag | Elektrisches Kontakt-Pad |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6417562B1 (en) * | 1999-09-22 | 2002-07-09 | Lsi Logic Corporation | Silicon verification with embedded testbenches |
US20060151785A1 (en) * | 2005-01-13 | 2006-07-13 | Campbell Robert J | Semiconductor device with split pad design |
US7245028B2 (en) * | 2005-06-02 | 2007-07-17 | Lyontek Inc. | Split control pad for multiple signal |
WO2009144608A1 (en) * | 2008-05-30 | 2009-12-03 | Nxp B.V. | Detection circuitry for detecting bonding conditions on bond pads |
US8759713B2 (en) * | 2009-06-14 | 2014-06-24 | Terepac Corporation | Methods for interconnecting bonding pads between components |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5751015A (en) * | 1995-11-17 | 1998-05-12 | Micron Technology, Inc. | Semiconductor reliability test chip |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04188643A (ja) * | 1990-11-19 | 1992-07-07 | Nec Corp | 半導体集積回路 |
JPH0613439A (ja) * | 1992-06-24 | 1994-01-21 | Rohm Co Ltd | 電子部品におけるワイヤーボンディングの検査方法 |
JPH0621175A (ja) * | 1992-07-06 | 1994-01-28 | Matsushita Electron Corp | 半導体装置用テストチップ |
JPH0729956A (ja) * | 1993-07-13 | 1995-01-31 | Fujitsu Ltd | 半導体装置およびその試験方法 |
DE69518973T2 (de) * | 1995-05-19 | 2001-02-22 | St Microelectronics Srl | Elektronische Schaltung mit mehreren Banddrähten, Herstellungsmethode und Testverfahren des Banddrahtzusammenhangs |
JPH09139471A (ja) * | 1995-09-07 | 1997-05-27 | Hewlett Packard Co <Hp> | オンサーキット・アレイ・プロービング用の補助パッド |
JPH09266226A (ja) * | 1996-03-28 | 1997-10-07 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1998
- 1998-06-04 DE DE19825009A patent/DE19825009C1/de not_active Expired - Fee Related
-
1999
- 1999-05-21 DE DE59911513T patent/DE59911513D1/de not_active Expired - Lifetime
- 1999-05-21 EP EP99110002A patent/EP0969288B1/de not_active Expired - Lifetime
- 1999-06-01 KR KR1019990019942A patent/KR100326063B1/ko not_active IP Right Cessation
- 1999-06-02 TW TW088109119A patent/TW451378B/zh not_active IP Right Cessation
- 1999-06-02 JP JP11155369A patent/JP2000031216A/ja active Pending
- 1999-06-04 US US09/326,366 patent/US6229206B1/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5751015A (en) * | 1995-11-17 | 1998-05-12 | Micron Technology, Inc. | Semiconductor reliability test chip |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1209476A1 (de) * | 2000-11-21 | 2002-05-29 | Seiko Instruments Inc. | Elektronisches Gerät und zugehöriges Herstellungsverfahren |
DE102012019782A1 (de) * | 2012-10-09 | 2014-04-10 | Infineon Technologies Ag | Elektrisches Kontakt-Pad |
Also Published As
Publication number | Publication date |
---|---|
KR20000005782A (ko) | 2000-01-25 |
TW451378B (en) | 2001-08-21 |
KR100326063B1 (ko) | 2002-03-07 |
JP2000031216A (ja) | 2000-01-28 |
EP0969288A3 (de) | 2001-01-10 |
US6229206B1 (en) | 2001-05-08 |
EP0969288B1 (de) | 2005-01-26 |
EP0969288A2 (de) | 2000-01-05 |
DE59911513D1 (de) | 2005-03-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3712178C2 (de) | ||
DE10126310B4 (de) | Leiterplattenvorrichtung, deren Verwendung und Halbleiterspeichervorrichtung | |
DE4026326A1 (de) | Integriertes halbleiterschaltungsplaettchen | |
DE102014213541A1 (de) | Halbleitervorrichtung | |
DE112018004830T5 (de) | Strommessvorrichtung | |
DE102017100879A1 (de) | Elektrische Schaltung und Verfahren zum Betrieb einer elektrischen Schaltung | |
DE19825009C1 (de) | Prüfanordnung für Bondpad | |
DE19625904C2 (de) | Schmelzsicherungssignaturschaltkreis für elektrische Schmelzsicherungen einer Halbleiterspeichervorrichtung | |
DE10308323B4 (de) | Halbleiterchipanordnung mit ROM | |
DE2514012C2 (de) | Monolithisch integrierte halbleiterschaltungsanordnung, insbesondere fuer koppelbausteine von vermittlungssystemen | |
DE102017126060B4 (de) | Ansteuerschaltung für ein transistorbauelement | |
DE19813503C1 (de) | Schaltungsanordnung zum Verhindern von bei Kontaktfehlern auftretenden falschen Ergebnissen beim Testen einer integrierten Schaltung | |
DE102018207308B4 (de) | Halbleiterbauteil mit integriertem shunt-widerstand und verfahren zu dessen herstellung | |
DE19735406A1 (de) | Halbleiterbauelement und Verfahren zum Testen und Betreiben eines Halbleiterbauelementes | |
DE102006017260A1 (de) | Verfahren zur Schaltkreisüberprüfung | |
EP0494436A2 (de) | Prüfvorrichtung | |
DE10131386C2 (de) | Verfahren zur Überprüfung einer leitenden Verbindung zwischen Kontaktstellen | |
DE10114767B4 (de) | Verfahren zur Realisierung von Verdrahtungsoptionen bei einem integrierten Schaltkreis und integrierter Schaltkreis | |
EP1479166B1 (de) | Standardzellenanordung für ein magneto-resistives bauelement | |
DE4244083A1 (en) | Semiconductor memory device with internal state determining circuit - has region of chip surface for alternative connections of internal circuit to ends of supply lines | |
EP1860447A2 (de) | Prüfschaltungsanordnung und Prüfverfahren zum Prüfen einer Schaltungsstrecke einer Schaltung | |
DE19933800C1 (de) | Integrierte Halbleiterschaltung | |
DE10343083B4 (de) | Transistor-Halbleiterbauteil | |
DE10115613A1 (de) | Integrierte Schaltung mit einem Auswahlschalter für Testschaltungen | |
DE10332512A1 (de) | Vorrichtung zum Beaufschlagen eines elektrischen Bauteils und Verwendung eines Leistungsschaltelements in genannter Vorrichtung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8100 | Publication of the examined application without publication of unexamined application | ||
D1 | Grant (no unexamined application published) patent law 81 | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |