DE19842665C2 - Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen - Google Patents

Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen

Info

Publication number
DE19842665C2
DE19842665C2 DE19842665A DE19842665A DE19842665C2 DE 19842665 C2 DE19842665 C2 DE 19842665C2 DE 19842665 A DE19842665 A DE 19842665A DE 19842665 A DE19842665 A DE 19842665A DE 19842665 C2 DE19842665 C2 DE 19842665C2
Authority
DE
Germany
Prior art keywords
trench
layer
collar
oxide
polysilicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE19842665A
Other languages
English (en)
Other versions
DE19842665A1 (de
Inventor
Martin Schrems
Norbert Arnold
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE19842665A priority Critical patent/DE19842665C2/de
Priority to EP99117722A priority patent/EP0987754A3/de
Priority to US09/395,226 priority patent/US6200873B1/en
Priority to TW088116011A priority patent/TW441032B/zh
Publication of DE19842665A1 publication Critical patent/DE19842665A1/de
Application granted granted Critical
Publication of DE19842665C2 publication Critical patent/DE19842665C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • H10B12/038Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • H10B12/038Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0385Making a connection between the transistor and the capacitor, e.g. buried strap

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

Die vorliegende Erfindung betrifft ein Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen.
Integrierte Schaltungen (ICs) oder Chips verwenden Kondensa­ toren zum Zwecke der Ladungsspeicherung. Ein Beispiel eines IC, welcher Kondensatoren zum Speichern von Ladungen verwen­ det, ist ein Speicher-IC, wie z. B. ein Chip für einen dynami­ schen Schreib-/Lesespeicher mit wahlfreiem Zugriff (DRAM). Der Ladungszustand ("0" oder "1") in dem Kondensator reprä­ sentiert dabei ein Datenbit.
Ein DRAM-Chip enthält eine Matrix von Speicherzellen, welche in Form von Zeilen und Spalten verschaltet sind. Üblicherwei­ se werden die Zeilenverbindungen als Wortleitungen und die Spaltenverbindungen als Bitleitungen bezeichnet. Das Auslesen von Daten von den Speicherzellen oder das Schreiben von Daten in die Speicherzellen wird durch die Aktivierung geeigneter Wortleitungen und Bitleitungen bewerkstelligt.
Üblicherweise enthält eine DRAM-Speicherzelle einen mit einem Kondensator verbundenen Transistor. Der Transistor enthält zwei Diffusionsbereiche, welche durch einen Kanal getrennt sind, oberhalb dessen ein Gate angeordnet ist. Abhängig von der Richtung des Stromflusses bezeichnet man den einen Diffu­ sionsbereich als Drain und den anderen als Source. Die Be­ zeichnungen "Drain" und "Source" werden hier hinsichtlich der Diffusionsbereiche gegenseitig austauschbar verwendet. Die Gates sind mit einer Wortleitung verbunden, und einer der Diffusionsbereiche ist mit einer Bitleitung verbunden. Der andere Diffusionsbereich ist mit dem Kondensator verbunden. Das Anlegen einer geeigneten Spannung an das Gate schaltet den Transistor ein, ermöglicht einen Stromfluß zwischen den Diffusionsbereichen durch den Kanal, um so eine Verbindung zwischen dem Kondensator und der Bitleitung zu bilden. Das Ausschalten des Transistors trennt diese Verbindung, indem der Stromfluß durch den Kanal unterbrochen wird.
Die in dem Kondensator gespeicherte Ladung baut sich mit der Zeit aufgrund eines inhärenten Leckstroms ab. Bevor sich die Ladung auf einen unbestimmten Pegel (unterhalb eines Schwell­ werts) abgebaut hat, muß der Speicherkondensator aufgefrischt werden.
Das fortlaufende Bestreben nach Verkleinerung der Speicher­ vorrichtungen fördert den Entwurf von DRAMs mit größerer Dichte und kleinerer charakteristischer Größe, d. h. kleinerer Speicherzellenfläche. Zur Herstellung von Speicherzellen, welche eine geringeren Oberflächenbereich besetzen, werden kleinere Komponenten, beispielsweise Kondensatoren, verwen­ det. Jedoch resultiert die Verwendung kleinerer Kondensatoren in einer erniedrigten Speicherkapazität, was wiederum die Funktionstüchtigkeit und Verwendbarkeit der Speichervorrich­ tung widrig beeinflussen kann. Beispielsweise erfordern Lese­ verstärker einen ausreichenden Signalpegel zum zuverlässigen Auslesen der Information in den Speicherzellen. Das Verhält­ nis der Speicherkapazität zur Bitleitungskapazität ist ent­ scheidend bei der Bestimmung des Signalpegels. Falls die Speicherkapazität zu gering wird, kann dieses Verhältnis zu klein zur Erzeugung eines hinreichenden Signals sein. Eben­ falls erfordert eine geringere Speicherkapazität eine höhere Auffrischfrequenz.
Ein Kondensatortyp, welcher üblicherweise in DRAMs verwendet wird, ist ein Grabenkondensator. Ein Grabenkondensator hat eine dreidimensionale Struktur, welche in dem Silizium­ substrat ausgebildet ist. Eine Erhöhung des Volumens bzw. der Kapazität des Grabenkondensators kann durch tieferes Ätzen in das Substrat erreicht werden. In diesem Fall beweirkt die Steigerung der Kapazität des Grabenkondensators keine Vergrö­ ßerung der von der Speicherzelle belegte Oberfläche.
Ein üblicher Grabenkondensator enthält einen in das Substrat geätzten Graben. Dieser Graben wird typischerweise mit n+- dotiertem Polysilizium gefüllt, welches als eine Kondensato­ relektrode dient (auch als Speicherkondensator bezeichnet). Optionellerweise wird eine zweite Kondensatorelektrode (auch als "vergrabene Platte" bezeichnet) durch Ausdiffundieren von n+-Dotierstoffen von einer Dotierstoffquelle in einen Bereich des Substrats, welcher den unteren Abschnitts des Grabens um­ gibt, gebildet. Ein n+-dotiertes Silikatglas, wie z. B. ein mit Arsen dotiertes Silikatglas (ASG), dient dabei als die Dotierstoffquelle. Ein Speicherdielektrikum, welches Nitrid enthält, wird üblicherweise zur Isolation der zwei Kondensa­ torelektroden verwendet.
In dem oberen Bereich des Grabens wird ein dielektrischer Kragen erzeugt, um einen Leckstrom von dem Kondensatoran­ schluß mit der vergrabenen Platte zu verhindern. Das Spei­ cherdielektrikum in dem oberen Bereich des Grabens, wo der Kragen zu bilden ist, wird vor dessen Bildung entfernt. Die Entfernung des Nitrids verhindert einen vertikalen Leckstrom entlang des Kragens.
Obwohl auf beliebige Grabenkondensatoren anwendbar, werden sowohl die vorliegende Erfindung als auch die ihr zugrunde­ liegende Problematik nachstehend in bezug auf einen in einer DRAM-Speicherzelle verwendeten Grabenkondensator erläutert. Solche Speicherzellen werden in integrierten Schaltungen (ICs), wie beispielsweise Speichern mit wahlfreiem Zugriff (RAMs), dynamischen RAMs (DRAMs), synchronen DRAMs (SDRAMs), statischen RAMs (SRAMs), embedded DRAMs und Nur-Lese- Speichern (ROMs) verwendet. Andere integrierte Schaltungen enthalten Logikvorrichtungen, wie z. B. programmierbare Logi­ karrays (PLAs), anwenderspezifische ICs (ASICs), Mischlogik/­ Speicher-ICs (eingebettete DRAMs) oder sonstige Schaltungsvorrichtungen. Üblicherweise wird eine Vielzahl von ICs auf einem Halbleitersubstrat, wie z. B. einem Siliziumwafer, par­ allel hergestellt. Nach der Verarbeitung wird der Wafer zer­ teilt, um die ICs in eine Vielzahl individueller Chips zu se­ parieren. Die Chips werden dann in Endprodukte verpackt, bei­ spielsweise zur Verwendung in Verbraucherprodukten, wie z. B. Computersystemen, zellulären Telefonen, persönlichen digita­ len Assistenten (PDAs) und weiteren Produkten. Zu Diskussi­ onszwecken wird die Erfindung hinsichtlich der Bildung einer einzelnen Speicherzelle beschrieben.
Zur Erläuterung der der vorliegenden Erfindung zugrundelie­ genden Problematik werden nachstehend zunächst einige übliche Grabenkondensator-DRAM-Speicherzellen sowie deren Herstel­ lungsverfahren erläutert.
Mit Bezug auf Fig. 5 ist eine übliche Grabenkondensator-DRAM- Speicherzelle 100 gezeigt. Sie umfaßt einen Grabenkondensator 160, welcher in einem Substrat 101 gebildet ist. Das Substrat ist leicht mit p-Typ-Dotierstoffen (p-), wie z. B. Bor (B), dotiert. Der Graben 108 ist üblicherweise mit Polysilizium 161 gefüllt, das mit n-Dotierstoffen (n+), wie z. B. Arsen (As) oder Phosphor (P), dotiert ist. Optionellerweise ist ei­ ne vergrabene Platte 165, welche beispielsweise mit As do­ tiert ist, in dem Substrat 101 in der Umgebung des unteren Bereichs des Grabens 108 vorgesehen. Das As wird z. B. von ei­ ner Dotierstoffquelle, wie z. B. ASG, in das Siliziumsubstrat 101 diffundiert, die auf den Seitenwänden des Grabens 108 ge­ bildet ist. Das Polysilizium 161 und die vergrabene Platte 165 dienen als die Kondensatorelektroden.
Ein Speicherdielektrikum 164 trennt diese Kondensatorelektro­ den. Die Speicherdielektrikumschicht 164 umfaßt beispielswei­ se Nitrid oder Nitrid/Oxid. Oxid/Nitrid/Oxid oder eine son­ stige dielektrische Schicht oder ein Stapel von dielektri­ schen Schichten, wie z. B. Oxid, nitrides Oxid oder NONO, sind ebenfalls verwendbar.
Die DRAM-Speicherzelle 100 weist ebenfalls einen Transistor 110 auf. Der Transistor 110 umfaßt ein Gate 112 und Diffusi­ onsbereiche 113 und 114. Die Diffusionsbereiche 113, 114, welche durch einen Kanal 117 getrennt sind, werden durch Im­ plantieren von n-Typ-Dotierstoffen, wie z. B. Phosphor (P) ge­ bildet. Ein Kondensatoranschlußdiffusionsbereich 125, welcher als "Kondensatoranschluß" bezeichnet wird, verbindet den Gra­ benkondensator 160 mit dem Transistor 110. Der Kondensatoran­ schlußdiffusionsbereich 125 wird durch Ausdiffundieren von Dotierstoffen von dem Graben-Polysilizium 161 durch eine ver­ grabene Brücke 162 gebildet.
Ein Kragen 168 ist an einem oberen Bereich des Grabens 108 gebildet. Mit dem oberem Bereich des Grabens 108 ist der Ab­ schnitt gemeint, welcher den Kragen 168 enthält, und mit dem unteren Bereich des Grabens ist der Abschnitt unterhalb des Kragens 168 gemeint. Der Kragen 168 verhindert einen Leck­ strom des Kondensatoranschlusses 162 zur vergrabenen Platte 165. Der Leckstrom ist unerwünscht, weil er die Haltezeit der Speicherzelle verschlechtert, was die Auffrischfrequenz er­ höht und daher die Funktionstüchtigkeit beeinträchtigt.
Eine vergrabene Wanne 170 mit n-Typ-Dotierstoffen, wie z. B. P oder As, ist unterhalb der Oberfläche des Substrats 101 vor­ gesehen. Die Spitzenkonzentration der Dotierstoffe in der vergrabenen n-Wanne 170 liegt etwa an der Unterseite des Kra­ gens 168. Typischerweise ist die vergrabene Wanne 170 im Ver­ gleich zur vergrabenen Platte 165 leicht dotiert. Die vergra­ bene Wanne 170 dient zur Verbindung der vergrabenen Platten 165 der DRAM-Speicherzellen in der Speicherzellenmatrix.
Die Aktivierung des Transistors 110 durch Anlegen geeigneter Spannungen an dem Gate 112 und der Bitleitung 185 schafft ei­ ne Verbindung zum Grabenkondensator 160. Im allgemeinen ist das Gate 112 mit einer Wortleitung 120 verbunden, und der Diffusionsbereich 113 ist mit einer Bitleitung 185 in der DRAM-Matrix über einen Kontakt 183 verbunden. Die Bitleitung 185 ist von den Diffusionsbereichen 113, 114 über eine dazwi­ schenliegende dielektrische Zwischenschicht 189 isoliert.
Ein schmaler Isolationsgraben (STI-Isolation) 180 ist vorge­ sehen, um die DRAM-Speicherzelle 100 von anderen Speicherzel­ len oder sonstigen elektrischen Vorrichtungen zu isolieren. Wie gezeigt, ist eine weitere Wortleitung 120' über dem Gra­ ben 108 gebildet und davon durch den STI-Graben 180 isoliert. Die Wortleitung 120', welche über dem STI-Graben 180 ver­ läuft, ist eine vorbeilaufende Wortleitung. Eine derartige Konfiguration bezeichnet man als eine gefaltete Bitleitungs- Architektur.
Der übliche Grabenkondensator nach Fig. 5 enthält ein Spei­ cherdielektrikum 164, welches stufenförmig über dem Kragen 168 gebildet ist, was die Notwendigkeit der Entfernung des oberen Bereichs der Speicherdielektrikumschicht eliminiert. Dies vermeidet die Bildung von Nadellöchern am Übergang des Kragens und des oberen Randes der Speicherdielektrikum­ schicht. Zusätzlicherweise hat der untere Bereich des Grabens eine Breite bzw. einen Durchmesser W2, der zumindest gleich groß ist wie die Breite bzw. der Durchmesser W1 des oberen Bereichs. Demgemäß lassen sich reduzierte Leckströme und eine erhöhte Kapazität erzielen.
Ohne Beschränkung der Allgemeinheit ist die DRAM-Speicher­ zelle 100 nach Fig. 5 eine MINT-Speicherzelle (MINT = merged isolation node trench) mit einer vergrabenen Brücke 162. An­ dere Zellkonfigurationen, wie z. B. diejenigen, die eine an der Oberfläche liegende Brücke verwenden, sind ebenfalls ver­ wendbar. Die typischen Dimensionen eines Grabens 108, welcher beispielsweise in einem 256 Mb-DRAM-Chip unter Verwendung von 0,25 µm-Designregeln implementiert ist, betragen etwa 7-8 µm Tiefe, und zwar mit einer Grabenöffnung von etwa 0,25 µm mal 0,50 µm.
Wie in Fig. 5 gezeigt, ist der Grabenkondensator 160 im Substrat 101 gebildet. Das Substrat ist beispielsweise mit Dotierstoffen eines ersten Leitungstyps leicht dotiert. Bei diesem Beispiel ist das Substrat 101 leicht mit p-Typ-Dotier­ stoffen (p-), wie z. B. B, dotiert. Die Verwendung eines stark dotierten p-Typ-Substrats (p+) ist ebenfalls möglich. Bei­ spielsweise können epitaktisch hergestellte p+/p--Substrate verwendet werden. Solche Substrate haben eine Dotierstoffkon­ zentration von etwa 1019 cm-3 mit einer p--Epitaxieschicht von typischerweise 2-3 µm Dicke. Die Konzentration von B beträgt etwa 1,5 × 1016 cm-3. Eine (nicht gezeigte) p-Typ-Wanne ist zur Isolierung der Matrixvorrichtungen vorgesehen. Die Dotie­ rungskonzentration der p-Wannen beträgt etwa 5 × 1017 bis 8 × 1017 cm-3.
Fig. 6a-g zeigen Verfahrensschritte eines bekannten Verfah­ rens zur Herstellung der üblichen DRAM-Speicherzelle nach Fig. 5.
Mit Bezug auf Fig. 6a wird das Substrat 101 bereitgestellt, auf dem die DRAM-Speicherzelle herzustellen ist. Die Haupto­ berfläche des Substrats 101 ist nicht kritisch, und eine be­ liebige geeignete Orientierung, wie z. B. (100), (110) oder (111), ist verwendbar. Bei dem vorliegenden Beispiel ist das Substrat 101 leicht dotiert mit p-Typ-Dotierstoffen (p-), wie z. B. B. Die Konzentration des B beträgt etwa 1-2 × 1016 cm- 3.
Das Substrat 101 enthält die n-dotierte vergrabene Wanne 170. Die vergrabene Wanne 170 weist P oder As als Dotierstoff auf. Bei dem vorliegenden Beispiel wird eine Maske strukturiert, um die vergrabenen Wannenbereiche zu definieren. n-Typ-Do­ tierstoffe werden dann in die vergrabenen Wannenbereiche des Substrats 101 implantiert. Die vergrabene Wanne 170 dient zur Isolation der p-Wanne vom Substrat 101 und bildet ebenfalls eine leitende Brücke zwischen den vergrabenen Platten 165 der Kondensatoren. Die Konzentration und Energie der Implantation betragen etwa < 1 × 1013 cm-2 bei etwa 1,5 MeV. Alternativer­ maßen wird die vergrabene Wanne 170 durch Implantieren und darauffolgendes Aufwachsenlassen einer Epitaxie-Silizium­ schicht oberhalb der Substratoberfläche gebildet. Diese Tech­ nik ist im US-Patent Nr. 5,250,829 von Bronner et al. be­ schrieben.
Der Unterbaustapel 107 wird auf der Oberfläche des Substrats 101 gebildet. Der Unterbaustapel 107 umfaßt beispielsweise die Unterbau-Oxidschicht 104 und die Unterbau-Stoppschicht 105. Die Unterbau-Stoppschicht 105, welche als Politur oder Ätzstopp für folgende Prozesse gilt, weist beispielsweise Ni­ trid auf. Oberhalb der Unterbau-Stoppschicht 105 ist die Hartmaskenschicht 106 vorgesehen. Diese Hartmaskenschicht 106 umfaßt TEOS. Andere Materialien, wie z. B. BSG, sind ebenfalls als Hartmaskenschicht verwendbar. Zusätzlicherweise kann eine Antireflexionsbeschichtung (ARC) verwendet werden, um die li­ thographische Auflösung zu verbessern.
Die Hartmaskenschicht 106 wird unter Verwendung üblicher fo­ tolithographischer Techniken strukturiert, um den Bereich 102 zu definieren, in dem der Graben zu bilden ist. Diese Schrit­ te enthalten die Abscheidung einer Fotolackschicht und das selektive Belichten derselben mit dem erwünschten Muster. Der Fotolack wird dann entwickelt und entweder die belichteten oder die unbelichteten Bereiche werden entfernt, und zwar ab­ hängig davon, ob ein Positivlack oder ein Negativlack verwen­ det wird. Die belichteten Bereiche des Unterbaustapels 107 werden dann bis zur Oberfläche des Substrats 101 geätzt. Ein reaktiver Ionenätzschritt (RIE) bildet dann den tiefen Graben 108.
Eine Polysilizium-Halbleiterschicht 152 wird dann über dem Wafer abgeschieden, um den Graben 108 zu füllen. Amorphes Si­ lizium ist ebenfalls verwendbar. Weitere Materialtypen, wel­ che eine Temperaturstabilität bis zu 1050 bis 1100°C aufwei­ sen und selektiv gegenüber Nitrid oder Oxid entfernbar sind, sind ebenfalls verwendbar. Das Polysilizium 152 wird als Po­ lysilizium-Opferschicht bezeichnet, da es später entfernt wird. Typischerweise wird ein natürliches Oxid 151 gebildet, welches die Grabenseitenwände auskleidet, bevor der Graben mit dem Polysilizium 152 gefüllt wird. Die Oxidschicht 151 ist typischerweise etwa 0,3-5 nm dick.
Wie in Fig. 6b gezeugt, wird das Polysilizium 152 dann bis zur Unterseite des zu bildenden Kragens entfernt. Das Entfer­ nen des Polysiliziums 152 beinhaltet beispielsweise das Planarisieren mittels chemisch-mechanischen Polierens, ein chemisches Trockenätzen (CDE) oder ein reaktives Ionenätzen zum Bilden einer koplanaren Oberfläche mit der Oberseite des Polysiliziums in dem Graben 108 und an der Oberseite des Un­ terbaustapels 107. Ein reaktives Ionenätzen wird dann durch­ geführt, um das Polysilizium 152 in dem Graben 108 einzusen­ ken. Die Verwendung einer chemischen Trockenätzung zum Absen­ ken des Polysiliziums 152 im Graben 108 ist ebenfalls mög­ lich. Vorzugsweise jedoch wird das Polysilizium 152 planari­ siert und durch ein CDE oder RIE in einem einzelnen Schritt eingesenkt, typischerweise um 0,5-2 µm von der Substrato­ berfläche.
Eine dielektrische Schicht wird dann über dem Wafer abge­ schieden, welche den Unterbaustapel 107 und die Grabenseiten­ wände bedeckt. Die dielektrische Schicht wird zur Bildung des Kragens 168 verwendet. Die dielektrische Schicht ist bei­ spielsweise aus Oxid. Bei diesem Beispiel wird die dielektri­ sche Schicht durch Aufwachsen einer Schicht aus thermischem Oxid und darauffolgendes Abscheiden einer Oxidschicht durch chemische Dampfphasenabscheidung (CVD), wie z. B. plasmaunter­ stützte CVD (PECVD) oder Niederdruck-CVD (LPCVD), unter Ver­ wendung von TEOS gebildet. Das CVD-Oxid kann durch einen Tem­ perschritt verdichtet werden. Die Oxidschicht ist hinreichend dick, um einen vertikalen Leckstrom zu vermeiden, nämlich 10- 50 nm. Alternativermaßen kann die dielektrische Schicht eine Schicht aus thermischem Oxid aufweisen.
Bei einem anderen Beispiel wird die dielektrische Schicht aus CVD-Oxid gebildet. Nach der Bildung des CVD-Oxids kann ein Temperschritt zur Verdichtung des Oxids durchgeführt werden. Der Temperschritt wird beispielsweise in Ar, N2, O2, H2O, N2O, NO oder NH3-Atmosphäre durchgeführt. Eine oxidierende Atmo­ sphäre, wie z. B. O2 oder H2O kann zur Bildung einer thermi­ schen Oxidschicht unter dem CVD-Oxid verwendet werden. Sauer­ stoff aus der Atmosphäre diffundiert dann durch das CVD-Oxid zum Bilden einer thermischen Oxidschicht auf der Substrato­ berfläche. Dies ermöglicht vorteilhafterweise die Bildung ei­ nes thermischen Oxids, falls erwünscht, ohne das Bedürfnis eines thermischen Oxidationsschritts vor der Abscheidung des CVD-Oxids. Typischerweise wird der Temperschritt bei einer Temperatur von etwa 1000-1100°C und etwa 0,5-3 Stunden lang durchgeführt.
Weiter mit Bezug auf Fig. 6b wird die dielektrische Schicht beispielsweise durch reaktives Ionenätzen geätzt, um den Kra­ gen 168 zu bilden. Die chemischen Mittel für das reaktive Io­ nenätzen werden derart gewählt, daß das Oxid selektiv gegen­ über dem Polysilizium 152 und dem Nitrid 106 geätzt wird. Das reaktive Ionenätzen entfernt die dielektrische Schicht von der Oberfläche des Unterbaustapels und dem Boden der Öffnung. Die dielektrische Schicht bleibt auf der Siliziumseitenwand, um den Kragen 168 zu bilden. Wie in Fig. 6b abgebildet, ist der obere Bereich des Kragens 168 leicht erodiert und bildet einen abgeschrägten oberen Abschnitt.
Mit Bezug auf Fig. 6c wird die Polysilizium-Opferschicht 152 von der Unterseite des Grabens 108 entfernt. Das Entfernen der Polysilizium-Opferschicht 152 wird vorzugsweise durch CDE erreicht. Die dünne natürliche Oxidschicht 151 liegt dann ty­ pischerweise auf den freigelegten Grabenseitenwänden vor. Diese dünne natürliche Oxidschicht 151 kann ausreichen, um als CDE-Ätzstopp zu dienen. Ein CDE-Ätzschritt, beispiels­ weise unter Verwendung von NF3 + Cl2 als Chemikalien kann Silizium oder Polysilizium mit relativ hoher Selektivität ge­ genüber Oxid ätzen, was eine Entfernung des Polysiliziums un­ ter Verwendung der dünnen natürlichen Oxidschicht 151 als Ätzstopp ermöglicht. Beispielsweise wurde eine Selektivität von etwa 4000 : 1 für das Entfernen des Polysiliziums von dem Graben 108 unter Verwendung des natürlichen Oxids 151 als Ätzstoppschicht ermittelt.
Bei einem anderen Beispiel wird ein CDE-Schritt mit hohem Cl2-Gehalt verwendet, um die Selektivität der Silizium- bzw. Polysiliziumätzung gegenüber dem Oxid zu erhöhen. Eine Strö­ mungsrate von etwa 12 sccm resultiert in einer effektiven Oxidätzrate von null, während die Polysilizium-Ätzrate in der Größenordnung von etwa 2 µm/min liegt. Dies ermöglicht, daß die natürliche Oxidschicht 151 als effizienter Ätzstopp für die Entfernung der Opfer-Polysiliziumschicht dient. Typi­ scherweise beträgt die Dicke des natürlichen Oxids 151 etwa 0,5 bis 1 nm.
Alternativermaßen kann eine Naßätzung, beispielsweise unter Verwendung von KOH oder HF : HNO3 : CH3COOH ebenfalls beim Ent­ fernen des Polysiliziums verwendet werden. Die Verwendung von KOH jedoch kann zu einer K-Kontamination auf der Grabensei­ tenwand führen, was einen zusätzlichen Reinigungsschritt er­ fordern kann. Eine reaktive Ionenätzung ist ebenfalls möglich beim Entfernen des Polysiliziums, da sie anisotrop wirkt. Ge­ eignete Chemikalien für die reaktive Ionenätzung für die Be­ seitigung des Polysiliziums enthalten SF6/NF3/HBr. Andere ge­ eignete Chemikalien, welche Polysilizium selektiv gegenüber Oxid oder Nitrid ätzen, sind beispielsweise NF3/HBr oder CF4/O2 oder CF4/O2/Cl2.
Die Selektivität der reaktiven Ionenätzung hinsichtlich Poly gegenüber Oxid oder Nitrid beträgt etwa weniger als 100 : 1 auf planaren Oberflächen, aber steigt auf mehr als etwa 2000 : 1 auf vertikalen Oberflächen, und zwar aufgrund der vorzugswei­ se vertikalen Richtung der Bewegung der Ionen während der reaktiven Ionenätzung. Aufgrund der hohen Selektivität des Po­ lysiliziums gegenüber Oxid oder Nitrid auf den vertikalen Oberflächen wird nur der obere Bereich des Kragens 168 ero­ diert. Jedoch ist dies kein Problem, da der Kragen 168 nicht unterhalb der Oberfläche des Substrats erodiert wird.
Nach Entfernung des Polysiliziums wird die vergrabene Platte 165 mit n-Typ-Dotierstoffen, wie z. B. As oder P, optionell als die zweite Kondensatorelektrode gebildet. Der Kragen 168 dient als Isolationsmaske, die ermöglicht, daß nur der Be­ reich unterhalb des Kragens 168 dotiert wird. Die Konzentra­ tion der Dotierstoffe beträgt etwa 1 × 1019-1020 cm-3. Zur Bildung der vergrabenen Platte 165 kann eine Gasphasendotie­ rung unter Verwendung von PH3 oder AsH3, eine Plasmadotierung oder eine Plasmaimmersions-Ionenimplantation (PIII) verwen­ det werden. Solche Techniken sind beispielsweise beschrieben in Ransom et al., J. Electrochemical. Soc. Band 141, Nr. 5 (1994), S. 1378 ff.; US-Patent Nr. 5,344,381 und US-Patent Nr. 4,937,205.
Eine Ionenimplantation unter Verwendung des Kragens 168 als Isolationsmaske ist ebenfalls möglich. Alternativermaßen kann die vergrabene Platte 165 unter Verwendung eines dotierten Silikatglases, wie z. B. ASG, als Dotierstoffquelle gebildet werden. Die Verwendung von dotiertem Silikatglas als Dotier­ stoffquelle ist beispielsweise beschrieben in Becker et al., J. Electrochemical. Soc., Band 136 (1989), S. 3033 ff. Wenn dotiertes Silikatglas verwendet wird, wird die Schicht nach der Bildung der vergrabenen Platte entfernt.
Mit Bezug auf Fig. 6d wird eine Speicherdielektrikumschicht 164 auf dem Wafer abgeschieden, welche die Oberfläche des Un­ terbaustapels 107 und das Innere des Grabens 108 bedeckt. Die Speicherdielektrikumschicht 164 dient als Speicherdielektri­ kum zum Separieren der Kondensatorplatten. Bei einem Beispiel umfaßt die dielektrische Schicht einen NO-Film-Stapel. Der NO-Film-Stapel wird durch Abscheiden einer Nitridschicht gebildet, welche dann reoxidiert wird. Die Nitridschicht wird beispielsweise durch thermische Nitrierung und CVD-Nitrid mit einer Dicke von etwa 5 nm ausgebildet. Die Nitridschicht wird beispielsweise bei einer Temperatur von etwa 900°C reoxi­ diert. Die Reoxidation der Nitridschicht erhöht die Dicke der Nitridschicht marginal. Weitere Typen von dielektrischen Filmstapeln, wie z. B. Oxid-Nitrid-Oxid (ONO) oder Oxid- Nitrid-Oxid-Nitrid (ONON), sind ebenfalls nützlich. Ebenfalls ist die Verwendung eines dünnen Oxids, Nitrids oder nitrier­ ten Oxidfilms möglich.
Eine weitere Polysiliziumschicht 161 wird auf der Oberfläche des Wafers zum Füllen des Grabens 108 und zum Bedecken des Unterbaustapels 107 abgeschieden, und zwar beispielsweise durch CVD oder andere bekannte Techniken. Wie gezeigt, ist die Polysiliziumschicht 161 konform und dotiert mit n-Typ- Dotierstoffen, wie z. B. P und As. Bei einem Beispiel ist die Polysiliziumschicht 161 mit As dotiert. Die Konzentration von As beträgt etwa 1 × 1019-1 × 1020 cm-3. Das dotierte Polysi­ lizium 161 dient als Kondensatorelektrode. Alternativermaßen kann die Schicht aus amorphem Silizium bestehen. Dieses Mate­ rial kann entweder in situ oder sequentiell dotiert werden.
Mit Bezug auf Fig. 6e wird die Polysiliziumschicht 161 bei­ spielsweise durch einen CDE-Schritt oder durch einen RIE- Schritt unter Verwendung geeigneter Chemikalien, wie z. B. NF3/Cl2 oder NF3/HBr oder SF6 abgesenkt. Bei einem anderen Beispiel wird das Polysilizium 161 auf etwa den Pegel des Un­ terbau-Nitrids 106 abgesenkt. Dies schützt vorteilhafterweise das Unterbauoxid 105 während der folgenden Naßätzprozesse. Falls die Unterätzung kein Problem darstellt, kann das Poly­ silizium bis zur Tiefe der vergrabenen Brücke eingesenkt wer­ den.
Gemäß Fig. 6f wird die restliche Speicherdielektrikumsschicht 164 oberhalb des Polysiliziums 161 mit einer Naßätzung ent­ fernt, und zwar beispielsweise mit DHF und HF/Glyzerol. Die Hartmaskenschicht 106 wird dann ebenfalls naßchemisch ent­ fernt, und zwar mit BHF. Auch ist die Durchführung eines CDE- Schrittes dazu möglich. Die Hartmaskenschicht kann auch füher im Prozeßablauf entfernt werden, wie z. B. nach der Bildung des tiefen Grabens 108. Wie gezeigt, sind der Kragen 168 und die dielektrische Schicht 164 im Graben 108 ebenfalls leicht eingesenkt.
Wie in Fig. 6g gezeigt, wird dann die vergrabene Brücke 162 gebildet. Die Bildung der vergrabenen Brücke 162 wird bei­ spielsweise durch eine Ätzung zum Einsenken des dotierten Po­ lysiliziums 161 in dem Graben erreicht. Typischerweise wird hierzu eine reaktive Ionenätzung verwendet. Der nicht-aktive Bereich der Zelle wird dann durch eine übliche fotolithogra­ phische Technik definiert und dann anisotrop geätzt, und zwar zweckmäßigerweise durch reaktives Ionenätzen. Der nicht- aktive Bereich ist der Bereich, in dem der STI-Graben 180 zu bilden ist.
Wie mit erneutem Bezug auf Fig. 5 gezeigt, überlappt der STI- Graben 180 einen Teil des Grabens, um so einen Teil der Brüc­ ke 162 abzuschneiden. In einem folgenden Temperschritt dif­ fundieren Dotierstoffe von dem dotierten Polysilizium 161 nach oben und nach außen durch die Brücke 162 zum Bilden des Diffusionsbereichs 125. Die Tiefe des STI-Grabens beträgt et­ wa 0,25 µm. Typischerweise wird der nicht-aktive Bereich un­ terhalb der Oberseite des Oxids des Kragens 168 geätzt. Bei einem Beispiel wird der nicht-aktive Bereich etwa 0,25 µm un­ terhalb der Substratoberfläche geätzt.
Nachdem der nicht-aktive Bereich geätzt ist, werden die Foto­ lack- und ARC-Schichten entfernt. Um zu gewährleisten, daß keine Fotolack- oder ARC-Rückstände zurückbleiben, können Reinigungsschritte verwendet werden. Um zu verhindern, daß Sauerstoff in die Silizium- und Polysiliziumseitenwände dif­ fundiert, ist eine (nicht gezeigte) optionale Verkleidung vorgesehen, um den nicht-aktiven Bereich zu schützen. Die Verkleidung umfaßt beispielsweise Nitrid. Typischerweise wird ein Passivierungsoxid thermisch auf dem freiliegenden Silizi­ um vor der Bildung der Nitridauskleidung aufgewachsen. Die Nitridauskleidung wird beispielsweise durch chemische Nieder­ druck-Dampfabscheidung (LPCVD) gebildet.
Ein dielektrisches Material wird auf der Oberfläche des Substrats gebildet. Das dielektrische Material weist bei­ spielsweise SiO2 auf. Bei einem weiteren Beispiel ist das dielektrische Material TEOS. Ein Hochdichteplasma(HDP)-Oxid oder ein anderes Isolationsmaterial kann verwendet werden. Die Dicke der dielektrischen Schicht reicht aus zum Füllen des nicht-aktiven Bereichs. Da die dielektrische Schicht ty­ pischerweise konform ist, werden Planarisierungsverfahren, wie z. B. chemisch-mechanisches Polieren, angewendet. Solche Verfahren sind beispielsweise beschrieben in Nesbit et al., A 0,6 µm2 256 Mb Trench DRAM Cell With Self-Aligned Buried Strap (BEST), IEDM 93-627. Die Oberfläche des Substrats 101 wird dann derart poliert, daß die STI-Gräben 180 und die Nitrid­ schicht im wesentlichen planar sind.
Die Unterbau-Stoppschicht 105 wird dann beispielsweise durch eine naßchemische Ätzung entfernt. Die naßchemische Ätzung ist selektiv gegenüber Oxid. Das Unterbauoxid 104 wird eben­ falls an diesem Punkt durch eine naßchemische Ätzung ent­ fernt, welche selektiv gegenüber Silizium ist. Nach Entfer­ nung des Unterbauoxids 104 wird eine Oxidschicht auf der Oberfläche des Wafers gebildet. Diese Oxidschicht, welche als Gate-Opferschicht bezeichnet wird, dient als Streuoxid für folgende Implantationen.
Zur Definition eines Bereichs für eine p-Typ-Wanne für den n- Kanal-Transistor 110 der DRAM-Speicherzelle wird eine Foto­ lackschicht auf der Oberseite der Oxidschicht abgeschieden und geeignet strukturiert, um den p-Wannenbereich freizule­ gen. Wie gezeigt, werden p-Typ-Dotierstoffe, wie z. B. Bor (B) in den Wannenbereich implantiert. Die Dotierstoffe werden hinreichend tief implantiert, um einen Punchthrough zu ver­ hindern und den Schichtwiderstand zu reduzieren. Das Dotier­ stoffprofil ist derart bemessen, daß die erwünschten elektri­ schen Charakteristika erhalten werden, z. B. eine erwünschte Gate-Schwellspannung (Vth).
Zusätzlicherweise werden ebenfalls p-Typ-Wannen für die n- Kanal-Versorgungsschaltungsanordnung gebildet. Für komplemen­ täre Wannen in komplementären Metalloxid-Silizium-vorrich­ tungen (CMOS) werden n-Wannen gebildet. Die Bildung von n- Typ-Wannen erfordert zusätzlich fotolithographische Schritte und Implantationsschritte zum Definieren und Bilden der n- Typ-Wannen. Wie bei den p-Typ-Wannen sind die Profile der n- Typ-Wannen auf das Erreichen der erwünschten elektrischen Charakteristika zugeschnitten. Nach Bildung der Wannen wird die Gate-Opferschicht entfernt.
Die verschiedenen Schichten zum Bilden des Gates 112 des Transistors 110 werden dann hergestellt. Dies umfaßt das Bil­ den einer Gate-Oxidationsschicht, welche als Gate-Oxid dient, einer Polysiliziumschicht und einer Decknitridschicht. Typi­ scherweise kann die Polysiliziumschicht eine Metallsilizid­ schicht, wie z. B. WSix, enthalten, wobei das gebildete Poly­ cide den Schichtwiderstand reduziert. Die verschiedenen Gate- Schichten werden dann strukturiert, um den Gate-Stapel 112 des Transistors 110 zu bilden. Die Seitenwand des Gatestapels wird dann z. B. durch thermische Oxidation isoliert.
Ein vorbeilaufender Gate-Stapel als Wortleitung 120' wird ty­ pischerweise über dem Graben gebildet und ist davon durch den STI-Graben 180 isoliert. Die Source/Drain-Diffusionsbereiche 413 und 414 werden durch Implantieren von n-Typ-Dotier­ stoffen, wie z. B. P oder As gebildet. Bei einem Beispiel wird P in die Source- und Drain-Bereiche 113, 114 implantiert. Die Dosis und die Energie werden derart ausgewählt, daß ein Do­ tierstoffprofil erzielt wird, welches die erwünschten Be­ triebscharakteristika gewährleistet. Zur Verbesserung der Diffusion und der Ausrichtung der Source und des Drain mit dem Gate können Nitridabstandshalter (nicht gezeigt) verwen­ det werden. Der Diffusionsbereich 114 ist mit dem Diffusions­ bereich 125 verbunden, um so den Kondensatoranschluß zu bil­ den.
Die dielektrische Schicht 189 wird über der Waferoberfläche gebildet, und sie überdeckt die Gates 112 und die Substrato­ berfläche. Die dielektrische Schicht umfaßt beispielsweise BPSG. Weitere dielektrische Schichten, wie z. B. TEOS, sind ebenfalls nützlich. Wie gezeigt, wird eine randlose Kon­ taktöffnung 483 geätzt, um den Diffusionsbereich 413 zu frei­ zulegen. Die Kontaktöffnung wird dann mit einem leitenden Ma­ terial, wie z. B. n+-dotierten Polysilizium gefüllt, um darin einen Kontaktstöpsel zu bilden. Die Metallschicht 485, welche eine Bitleitung darstellt, wird über der dielektrischen Schicht gebildet, um einen Kontakt mit der Source über den Kontaktstöpsel zu bilden. So erhält man schließlich die in Fig. 5 gezeigte Struktur.
Fig. 7 zeigt ein weiteres Beispiel einer üblichen DRAM- Speicherzelle.
Wie dort gezeigt, ist die Breite W2 bzw. der Durchmesser des unteren Bereichs des Grabenkondensators 160 größer als die Breite W1 bzw. der Durchmesser des oberen Bereichs. Die Erhö­ hung von W1 erhöht die Kapazität des Kondensators. Zum Erzie­ len solch einer Struktur wird die in Fig. 6b beschriebene Po­ lysilizium-Opferschicht 152 durch CDE beseitigt, beispiels­ weise mit NF3/Cl2. Weitere Chemikalien zum selektiven Ätzen von Silizium sind ebenfalls verwendbar. Zusätzlich ist eine reaktive Ionenätzung unter Verwendung von SF6, NF3/HBr oder eine Naßätzung unter Verwendung von KOH anwendbar. Der untere Teil des Grabens wird beispielsweise durch eine CDE-Ätzung aufgeweitet. Die Aufweitung des Grabens ist beispielsweise beschrieben in T. Ozaki et al., 0,228 µm2 Trench Cell Techno­ logies with Bottle-shaped Capacitor for 1 Gigabit DRAMs, IEDM 95, pp. 661 oder US-Patent Nr. 5,336,912 von S. Ohtsuki. Das Ätzmittel für die CDE-Ätzung ist derart ausgewählt, daß es ebenfalls des dünnen natürlichen Oxidfilm auf den Grabensei­ tenwänden entfernt. Dies kann durch Reduzieren der Strömungs­ rate von Cl2 erzielt werden, um die Selektivität der Ätzung gegenüber dem Oxid zu erniedrigen, oder durch Änderung der Chemikalien.
Die Naßätzung oder die CDE ist so gesteuert, daß sie das Op­ fer-Polysilizium entfernt, während sie die Aufweitung derart begrenzt, daß sie sich nicht in benachbarte Gräben erstreckt oder diese kontaktiert. Die Aufweitung des unteren Bereichs des Grabens beträgt etwa 50% des minimalen Abstands zwischen benachbarten Gräben, und vorzugsweise weniger als 20-30% des minimalen Abstands zwischen benachbarten Gräben. Da der Ab­ stand zwischen benachbarten Gräben typischerweise zur minima­ len Dimension ist, sollte die Aufweitung auf weniger als 50% der minimalen Dimension begrenzt sein. Dies liefert bei­ spielsweise einen Graben mit Flaschengestalt, dessen unterer Durchmesser weniger als die doppelte minimale Dimension be­ trägt. Vorzugsweise beträgt die Aufweitung des Grabens etwa 20-40% der minimalen Dimension.
Nach Entfernen des Opfer-Polysiliziums und der Ätzstopp­ schicht kann optionellerweise die vergrabene Platte 165 ge­ bildet werden. Verschiedene Techniken zum Bilden der vergra­ benen Platte, wie z. B. Gasphasendotierung mit AsH3 oder PH3 bei Temperaturen von etwa 1000-1100°C, Ionenimplantation von As oder P, Plasmadotierung oder Plasmaimmersions-Ionenim­ plantation sind ebenfalls möglich. Das dotierte Polysilizium wird dann abgeschieden, um die Kondensatorelektrode zu bil­ den. Das dotierte Polysilizium füllt den unteren Bereich des Grabens unter Bildung eines Hohlraums 172. Da der Hohlraum 172 in dem unteren Bereich des Grabens liegt, beeinflußt er die folgende Verarbeitung oder Funktionalität der Vorrichtung nicht. Weitere Techniken zum Erhöhen der Grabenkapazität, wie z. B. die Bildung von halbkugelartigen Siliziumkörnern (HSG) in dem Graben oder das Aufrauhen der Grabenseitenwände vor der Abscheidung des Speicherdielektrikums sind ebenfalls mög­ lich.
Fig. 8a-c zeigen ein weiteres Beispiel eines bekannten Ver­ fahrens zur Herstellung der DRAM-Speicherzelle flach Fig. 5.
Mit Bezug auf Fig. 8a wird das Substrat 101 bereitgestellt. Wie gezeigt, enthält das Substrat die vergrabene n-Typ-Wanne 170. Der Unterbaustapel 107, welcher die Unterbau-Oxidschicht 104, die Unterbau-Stoppschicht 105 und die Hartmaskenschicht 106 enthält, wird auf der Oberfläche des Substrats 101 gebil­ det. Der Unterbaustapel 107 wird derart strukturiert, daß er den Grabenbereich 102 definiert, und ein tiefer Graben 108 wird darin durch reaktives Ionenätzen gebildet.
Nach Bildung des Grabens 108 wird eine Ätzstoppschicht 176 auf den Grabenseitenwänden abgeschieden. Die Ätzstoppschicht 176 ist besonders nützlich, falls die natürliche Oxidschicht 151 (vgl. Fig. 4a) auf den Grabenseitenwänden zu dünn ist (etwa < 1 nm), um als Ätzstopp hinreichend zu funktionieren. Die Ätzstoppschicht 176 bedeckt den Unterbaustapel 107 und kleidet die Grabenseitenwände aus. Bei einem weiteren Bei­ spiel umfaßt die Ätzstoppschicht ein Material, welchem gegen­ über Polysilizium selektiv entfernt werden kann. Die Dicke der Ätzstoppschicht 176 ist hinreichend, um zu gewährleisten, daß darauffolgend abgeschiedenes Polysilizium-Opfermaterial 152 von dem Graben 108 entfernt wird, ohne die Seitenwände aufzuweiten, um eine Deformierung des Grabens z. B. durch Un­ terätzungen unter dem Unterbauoxid zu vermeiden. Die tatsäch­ liche Dicke, welche erforderlich ist, wird abhängig von den Verfahrensbedingungen der Ätzung, die zum Entfernen des Op­ fer-Polysiliziums 152 verwendet wird, optimiert. Typischer­ weise beträgt die Dicke der Schicht etwa 1-20 nm, und vor­ zugsweise etwa 1-5 nm.
Bei einem weiteren Beispiel umfaßt die Ätzstoppschicht ein dielektrisches Material, wie z. B. Oxid, Nitrid oder Oxini­ trid, gebildet durch verschiedene Techniken, wie z. B. thermi­ sches Wachstum oder CVD. Vorzugsweise weist die Ätzstopp­ schicht Oxid auf. Die Verwendung von Oxid vermeidet vorteil­ hafterweise die Notwendigkeit der Beseitigung des oberen Be­ reichs vor der Bildung des Kragens oder die Entfernung des unteren Bereichs nach dem Entfernen des Opfer-Polysiliziums.
Die Opfer-Polysiliziumschicht 152 wird über dem Wafer zum Füllen des Grabens 108 abgeschieden. Das Opfer-Polysilizium 152 wird dann eingesenkt, um es von dem oberen Bereich des Grabens zu entfernen, und zwar wird es etwa bis zur Untersei­ te des zu bildenden Kragens 168 eingesenkt. Optionellerweise wird der freigelegte Bereich der Ätzstoppschicht in dem obe­ ren Bereich des Grabens beispielsweise unter Verwendung einer Naßätzung mit DHF-Chemikalien entfernt. Eine Kragenschicht 167 wird dann gebildet, welche den oberen Bereich des Graben­ seitenwände und die Oberseite des Opfer-Polysiliziums be­ deckt. Die dielektrische Schicht, welche als das Kragenoxid dient, umfaßt typischerweise ein dünnes thermisches Oxid un­ ter einem CVD-Oxid. Optionellerweise kann eine Temperung durchgeführt werden, um die Kragenschicht zu verdichten. Al­ ternativermaßen wird das Kragenoxid durch Abscheiden eines CVD-Oxid und Verdichten des selben in einer oxidierenden Um­ gebung gebildet. Dies erleichtert die Bildung eines thermi­ schen Oxids an der Grenzfläche Graben/CVD-Oxid, was die Zu­ verlässigkeit des Kragens 168 erhöht. Die Bildung eines rein thermisch aufgewachsenen Kragenoxids (z. B. 30-40 nm) ist ebenfalls möglich, involviert aber eine stärkere Versetzungs­ bildungstendenz.
Mit Bezug auf Fig. 8b wird die Kragenschicht 168 durch reak­ tives Ionenätzen zum Bilden des Kragens 168 geätzt. Das Op­ fer-Polysilizium 152 wird dann mit reaktivem Ionenätzen oder CDE entfernt. Eine Naßätzung ist ebenfalls nützlich beim Ent­ fernen des Opfermaterials. Die Oxid-Ätzstoppschicht verhindert, daß die Ätze die Grabenseitenwände aufweitet, während das Opfer-Polysilizium entfernt wird.
Mit Bezug auf Fig. 8c wird dann die Oxid-Ätzstappschicht 176 entfernt. Die vergrabene Platte 165 wird dann unter Verwen­ dung zuvor erörterter Techniken gebildet. Eine dielektrische Schicht 164 wird dann über dem Wafer derart abgeschieden, daß sie den Kragen 168 und die Grabenseitenwände in dem unteren Bereich des Grabens überdeckt. Die dielektrische Schicht dient als das Speicherdielektrikum des Grabenkondensators. Eine dotierte Polysiliziumschicht 161 wird dann zum Füllen des Grabens abgeschieden. Der Prozeß zum Bilden des Graben­ kondensators und der Speicherzelle läuft dann weiter, wie mit Bezug auf die Fig. 6d-g erörtert.
Fig. 9a-c zeigen ein weiteres Beispiel eines üblichen Verfah­ rens zur Herstellung der DRAM-Speicherzelle nach Fig. 5.
Wie in Fig. 9a gezeigt, ist der Unterbaustapel 107 mit der Unterbau-Oxidschicht 104, der Unterbau-Stoppschicht 105 und der Hartmaskierungsschicht (nicht gezeigt) auf der Oberfläche des Substrats 101 gebildet. Der Unterbaustapel 107 wird strukturiert, um einen Grabenbereich 102 zu bilden. Eine re­ aktive Ionenätzung wird zum Bilden des tiefen Grabens 108 in dem Grabenbereich 102 durchgeführt. Eine vergrabene n-Typ- Wanne 170 wird ebenfalls in dem Substrat 101 gebildet.
Die Hartmaskenschicht 106 wird nach der Bildung des Grabens abgenommen, um die Unterbau-Stoppschicht 105 und die Unter­ bau-Oxidschicht 104 auf der Substratoberfläche zurückzulas­ sen. Eine Ätzstoppschicht 176 wird derart gebildet, daß sie als Ätzstopp für die Beseitigung des Opfer-Polysiliziums 152 von dem Graben dient. Nach der Bildung der Ätzstoppschicht wird das Opfer-Polysilizium 152 abgeschieden, um den Graben 108 zu füllen. Das Opfer-Polysilizium 152 wird auf eine er­ wünschte Tiefe eingesenkt, die etwa an der Unterseite des Kragens 168 liegt. Der freigelegte Bereich der Ätzstoppschicht 176 kann beispielsweise durch eine nasse DHF-Ätzung oder durch eine CDE-Ätzung erzeugt werden. Die Entfernung des freigelegten Bereichs der Ätzstoppschicht 176 entfernt eben­ falls die RIE-Beschädigung und Kontaminierung des Grabens, was die Zuverlässigkeit des darauffolgend gebildeten Kragens 168 verbessert. Eine dielektrische Schicht 167 wird dann so abgeschieden, daß sie die Oberfläche und die Seitenwände des Grabens bedeckt. Die dielektrische Schicht wird zum Bilden des Kragens 168 verwendet. Eine Temperung wird durchgeführt, um die dielektrische Schicht 167 zu verdichten. Alternativer­ maßen wird ein CVD-Oxid abgeschieden und in einer oxidieren­ den Atmosphäre getempert, um das CVD-Oxid zu verdichten und um ein thermisches Oxid unter dem CVD-Oxid zu bilden, und zwar in einem einzelnen thermischen Verarbeitungsschritt.
Mit Bezug auf Fig. 9b wird ein reaktives Ionenätzen zum Bil­ den des Kragens 168 durchgeführt. Nach dem reaktiven Ionenät­ zen werden das Opfer-Polysilizium 152 und die Ätzstoppschicht 176 entfernt.
Mit Bezug auf Fig. 9c wird die vergrabene Platte 165 unter Verwendung der bereits beschriebenen Techniken gebildet. Das Speicherdielektrikum 164 wird danach gebildet. n-dotiertes Polysilizium 161 füllt dann den Graben.
Dann wird zum Erreichen des in Fig. 6g gezeigten Prozeßstadi­ ums das Füll-Polysilizium 161 eingesenkt, um die vergrabene Brücke 162 zu definieren. Das Speicherdielektrikum 164 und das Kragenoxid 168 werden entfernt, und das Polysilizium bzw. das amorphe Silizium für die vergrabene Brücke 162 wird abge­ schieden, planarisiert und eingesenkt. An diesem Punkt fährt das Verfahren fort, wie in bezug auf Fig. 6g bereits be­ schrieben.
Im Zusammenhang mit diesem Beispiel sei erwähnt, daß bei ent­ sprechend dünner Ätzstoppschicht 176, d. h. bei einer Dicke, durch die Dotiermittel, wie As und P, diffundieren können, die vergrabene Platte 165 durch Ausdiffusion des Opfer- Polysiliziums 152 hergestellt werden kann, welches zu diesem Zweck dotiert sein muß (z. B. mit As oder P).
Fig. 10a-e zeigen ein weiteres Beispiel eines bekannten Ver­ fahrens zur Herstellung der DRAM-Speieherzelle nach Fig. 5.
Bei diesem Beispiel wird anstelle der undotierten Ätzstopp­ schicht 176 bzw. des natürlichen Oxids 151 eine dotierte Ätz­ stoppschicht 177 (z. B. ASG, PSG, . . .) verwendet, welche ins­ besondere als Dotierstoffquelle für die Bildung der vergrabe­ nen Platte 165 dient.
Wie in Fig. 10a gezeigt, wird zunächst der Graben 108 gebil­ det, wie bereits oben erläutert. Dann wird nach Entfernen der Hartmaskenschicht 106 auf der Unterbau-Stopschicht 105 und an den Seitenwänden des Grabens 108 z. B. eine ASG-Schicht als Ätz­ stoppschicht 177 mit einer Dicke von typischerweise 5 bis 30 nm abgeschieden. Anstelle von ASG kann auch PSG oder CVD-Oxid do­ tiert mit As oder P, z. B. durch PLAD oder Ionenimplantation, verwendet werden.
Optionellerweise wird eine Deckschicht (nicht gezeigt) von 0,5- 20 nm Dicke, wie z. B. PECVD-TEOS oder Siliziumnitrid, auf der Oberfläche der ASG-Ätzstoppschicht 177 gebildet, um zu verhin­ dern, daß Dotierstoff aus der ASG-Ätzstoffschicht 177 in das im Graben 108 vorzusehende Opfer-Polysilizium 152 gelangt. Danach wird das Opfer-Polysilizium 152 im Graben und auf der Oberflä­ che des Wafers abgeschieden. Das Opfer-Polysilizium 152 muß nicht dotiert sein, da es bei diesem Beispiel nicht die Funkti­ on einer Dotierstoffquelle hat, vielmehr sollte es zweckmäßi­ gerweise undotiert sein, was eine höhere Abscheidungsrate er­ möglicht.
Allgemein kann die Dicke der dotierten ASG-Ätzstoppschicht 177 je nach Material und Trenchdimension 2-80 nm betragen, wobei sie eine ebene Oberfläche und eine Stufenabdeckung von z. B. 50 % aufweisen sollte. Durch Reduzierung des Abscheidedrucks sind auch höhere Werte für die Stufenabdeckung erreichbar.
Wie in Fig. 10b gezeigt, wird dann das Opfer-Polysilizium 152 etwa 0,5 bis 2 µm von der Oberfläche des Substrats 101 zum De­ finieren des Kragenbereichs eingesenkt, und zwar mittels RIE, CDE oder Naßätzung. Es folgt das Entfernen der ASG-Ätz­ stoffschicht 177, und zwar beispielsweise durch eine BHF- Naßätzung oder CDE-Ätzung. Falls eine optionale Nitrid­ abdeckschicht verwendet wurde, muß diese vor Entfernen der ASG- Schicht z. B. mit CDE (chemisches Trockenätzen) oder naßchemisch (z. B. HF/Ethylenglykol) entfernt werden.
Anschließend erfolgt die Abscheidung der Kragen-Oxidschicht 167 durch CVD-Oxidbildung mit einer Dicke von 10-60 nm auf den Gra­ benseitenwänden und der Substratoberfläche oder durch eine thermische Oxidation von 5-10 nm und eine anschließende CVD- Oxidbildung im Dickenbereich von 10-60 nm.
Wie in Fig. 10c illustriert, erfolgt anschließend in einem einzigen Prozeßschritt die Verdichtung der Kragen-Oxid-schicht 167 und das Ausdiffundieren der vergrabenen Platte 165 aus der ASG-Ätzstoppschicht 177, beispielsweise bei 1050°C und eine Stunde lang. Falls die Kragen-Oxid-schicht 167 nur durch CVD- Abscheidung gebildet wurde, wird zweckmäßigerweise zunächst ei­ ne thermische Oxidation durchgeführt, z. B. bei 900°C und fünf Minuten lang (Sauerstoff diffundiert durch das CVD-Oxid), um ein thermisches Oxid an der Siliziumsubstrat-Kragen-Grenzfläche zu bilden, was die Zuverlässigkeit des zu bildenden Kragens 168 erhöht. Diese thermische Oxidation kann selbstverständlich im gleichen Hochtemperatur-Prozeßschritt wie die Kragenverdichtung und die Diffusion der vergrabenen Platte 165 durchgeführt wer­ den.
Anschließend findet, wie in Fig. 10d gezeigt, ein reaktives Ionenätzen zum Ausbilden des eigentlichen Kragens 168 statt.
Schließlich erfolgt, wie in Fig. 10e gezeigt, ein Entfernen des Opfer-Polysiliziums 152 mittels reaktivem Ionenätzen, CDE- Ätzen oder Naßätzen sowie ein Entfernen der ASG-Ätzstoppschicht 177 durch eine BHF- bzw. DHF-Naßätzung oder CDE-Ätzung. Das Un­ terbau-Nitrid 105 und das Kragen-Oxid 168 werden dabei eben­ falls geätzt. Dies stellt jedoch kein Problem dar da deren Dicke wesentlich größer als diejenige der ASG-Ätzstoppschicht 177 ist.
Anschließend werden das Speicherdielektrikum 164 und das Füll- Polysilizium 161 abgeschieden, um zum in Fig. 9c dargestellten Zustand zu gelangen. Dann wird zum Erreichen des in Fig. 6g gezeigten Prozeßstadiums das Füll-Polysilizium 161 einge­ senkt, um die vergrabene Brücke 162 zu definieren. Das Spei­ cherdielektrikum 164 und das Kragenoxid 168 werden entfernt, und das Polysilizium bzw. das amorphe Silizium für die ver­ grabene Brücke 162 wird abgeschieden, planarisiert und einge­ senkt. An diesem Punkt fährt das Verfahren fort, wie in bezug auf Fig. 6g bereits beschrieben.
An dieser Stelle sei erwähnt, daß der Prozeßablauf gemäß diesem Beispiel selbstverständlich ebenfalls für einen flaschenförmi­ gen Graben verwendet werden kann, welcher eine erhöhte Graben­ kapazität aufweist (vergleiche Fig. 7).
Ebenso könnte der Prozeß mit dotierter Ätzstoppschicht und undotiertem Opfer-Polysilizium auch ähnlich, wie in Fig. 8 be­ schrieben, geführt werden. Die Hartmaskenschicht wird nicht wie in Fig. 7a bereits nach dem Ätzen des Grabens 102 entfernt, sondern erst nach einer wie in Fig. 4e beschriebenen Einsenkung des Opfer-Polysiliziums 161 und der Entfernung des freiliegen­ den Speicherdielektrikums 164. Diese Vorgehensweise ist dann vorteilhaft, wenn die Polysilizium-Ätzungen (insbesondere der Strip des Opfer-Polysiliziums 161) einen starken Unterbauni­ trid-Abtrag verursachen. Allerdings benötigt dieses Verfahren zusätzliche Ätzschritte, was die Herstellungskosten etwas er­ höht.
Auch kann die Hartmaskenschicht 106 wahlweise bereits nach dem Ätzen des tiefen Grabens oder erst nach einem ersten Einsenk­ schritt des Opfer-Polysiliziums 161 und Entfernung des freige­ ätzten Speicherdielektrikums 164 entfernt werden.
Die Vorteile dieses Beispiels liegen in einem vereinfachten Prozeß zur gleichzeitigen Bildung des Kragens 168 und der ver­ grabenen Platte 165. Die vergrabene Platte 165 ist selbstju­ stiert zur Unterseite des Kragens 168 im Gegensatz zu bisher verwendeten Prozessen, bei denen die vergrabene Platte 165 vor Bildung des Oxidkragens durch einen Fotolack-Einsenk-Prozeß ge­ bildet wird (Nesbit et al., s. o.). Nachfolgend wird in der von Nesbit et al. Beschriebenen Variante der Kragen durch eine Po­ lysilizium-Einsenkung gebildet, so daß der Fall eintreten kann, daß die vergrabene Platte und der Oxidkragen zueinander deju­ stiert sind (z. B. vergrabene Platte sitzt zu tief oder zu hoch und schließt den Auswahltransistor kurz). Dieses Problem wird bei der vorliegenden Erfindung durch selbstjustierende Prozesse gelöst.
Da die Ätzstoppschicht 177 die Dotierstoffquelle für die ver­ grabene Platte 165 ist, gibt es keine Beschränkungen der Dicke, was wesentlich die einschneidenden Selektivitätserforderniss (Polysilizium gegenüber Oxid) für den Polysilizium-Einsenk­ prozeß und den Opfer-Polysilizium-Entfernungsprozeß reduziert. Diese Ätzprozesse sind daher wesentlich einfacher steuerbar.
Als nachteilig bei den oben beschriebenen bekannten Herstel­ lungsverfahren hat sich die Tatache herausgestellt, daß Troc­ kenätz-Prozeßschritte, wie z. B. das reaktive Ionenätzen des Kragen-Oxids 168 oder des Opfer-Polysiliziums, die Unterbau- Stoppschicht 105 bzw. das Pad-Nitrid ausdünnen, so daß dessen Dicke im voraus entsprechend größer gewählt werden muß. Diese größere Dicke der Unterbau-Stoppschicht 105 macht allerdings die Lithographieschritte für den Graben und die entsprechende Ätzung zur Maskenöffnung schwieriger, weil das Prozeßfenster verkleinert wird. Außerdem wird es beim reaktiven Ionenätzen des Kragen-Oxids 168 mit abnehmender Grabenbreite schwieri­ ger, das Kragen-Oxid 168 von den planaren Flächen im Graben zu entfernen.
Die Druckschrift EP 0 644 591 A1 beschreibt ein Verfahren zur Herstellung einer DRAM Speicherzelle mit einem Grabenkonden­ sator. Der Isolationskragen des Grabenkondensators wird dabei mittels einer thermischen Oxidation gebildet. Beispielsweise sind aus der Druckschrift die Merkmale des Oberbegriffs des vorliegenden Anspruchs 1 bekannt.
Es ist die Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung einer Speicherzelle mit einem Isolationskra­ gen anzugeben, wobei der Isolationskragen nicht nur mittels einer thermischen Oxidation hergestellt wird.
Erfindungsgemäß wird diese Aufgabe durch das in Anspruch 1 angegebene Herstellungsverfahren gelöst.
Bevorzugte Weiterbildungen sind Gegenstand der Unteransprü­ che.
Das erfindungsgemäße Verfahren weist gegenüber den bekannten Lösungsansätzen den Vorteil auf, daß es kein reaktives Io­ nenätzen des Kragen-Oxids 168 benötigt, sondern eine lokale Bildung des Kragens nur an den Seitenwänden im oberen Bereich des Grabens gewährleistet. Dadurch werden die beim Stand der Technik auftretenden Probleme, wie z. B. Abtrag der Unterbau- Stoppschicht und mangelnde Skalierbarkeit der Kragenätzung für kleiner werdende Gräben vermieden. Als Verfahren zum lo­ kalen Oxidieren bieten sich insbesondere der LOCOS- oder der SELOX-Prozeß an. Nicht zu oxidierende Bereiche auf der Sub­ stratoberfläche oder im unteren Bereich des Grabens lassen sich insbesondere durch eine Nitridabdeckung schützen.
Ausführungsbeispiele der vorliegenden Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
In den Figuren zeigen:
Fig. 1 ein Beispiel einer DRAM-Speicher-zelle mit LOCOS- Kragen aus dem Stand der Technik, der nicht Teil der beanspruchten Erfindung ist;
Fig. 2a-h eine Ausführungsform eines Verfahrens zur Her­ stellung der DRAM-Speicherzelle nach Fig. 1;
Fig. 3 ein weiteres Ausführungsbeispiel einer DRAM- Speicherzelle;
Fig. 4 eine Ausführungsform des erfindungsgemäßen Ver­ fahrens zur Herstellung einer im Vergleich zu Fig. 1 modifizierten DRAM-Speicher-zelle mit SELOX-Kragen;
Fig. 5 ein Beispiel einer üblichen DRAM-Speicherzelle;
Fig. 6a-g Verfahrensschritte eines bekannten Verfahrens zur Herstellung einer üblichen DRAM-Speicherzelle nach Fig. 5;
Fig. 7 ein weiteres Beispiel einer üblichen DRAM- Speicherzelle;
Fig. 8a-c ein weiteres Beispiel von Verfahrensschritten ei­ nes bekannten Verfahrens zur Herstellung der DRAM-Speicherzelle nach Fig. 5;
Fig. 9a-c ein weiteres Beispiel von Verfahrensschritten ei­ nes bekannten Verfahrens zur Herstellung der DRAM-Speicherzelle nach Fig. 5; und
Fig. 10a-e ein weiteres Beispiel von Verfahrensschritten ei­ nes bekannten Verfahrens zur Herstellung der DRAM-Speicherzelle nach Fig. 5.
Fig. 1 zeigt zum besseren Verständnis der vorliegenden Erfin­ dung ein Ausführungsbeispiel einer aus dem Stand der Technik bekannten DRAM-Speicherzelle, die nicht zum an sich bean­ spruchten Gegenstand bzw. Verfahren zählt. Die in Fig. 1 ge­ zeigte DRAM-Speicherzelle entspricht der in Fig. 5 gezeigten üblichen Speicherzelle mit Ausnahme der Tatsache, daß der Kragen 168' durch einen lokalen thermischen Oxidationsschritt (LOCOS) im oberen Bereich des Grabens 108 selektiv gebildet wurde und daher an seiner Unterseite die dafür typische Vo­ gelschnabelform aufweist.
Fig. 2a-h zeigen eine Ausführungsform eines Verfahrens zur Herstellung der DRAM-Speicherzelle nach Fig. 1.
Bei dieser Ausführungsform wird wie beim Beispiel nach Fig. 10a-e eine dotierte Ätzstoppschicht 177 (z. B. ASG, PSG, . . .) verwendet, welche insbesondere als Dotierstoffquelle für die Bildung der vergrabenen Platte 165 dient.
Wie in Fig. 2a gezeigt, wird zunächst der Graben 108 gebil­ det, wie bereits vorher im Zusammenhang mit dem Stand der Technik erläutert. Dann wird nach Entfernen der Hartmasken­ schicht 106 auf der Unterbau-Stopschicht 105 und an den Sei­ tenwänden des Grabens 108 z. B. eine ASG-Schicht als Ätzstopp­ schicht 177 mit einer Dicke von typischerweise 5 bis 30 nm ab­ geschieden. Anstelle von ASG kann auch PSG oder CVD-Oxid do­ tiert mit As oder P, z. B. durch PLAD oder Ionenimplantation, verwendet werden. Ebenso könnte auch eine Diffusion aus der Gasphase (e. g. AsH3, PH3) bei typischerweise 950-1050°C verwendet werden.
Allgemein kann die Dicke der dotierten ASG-Ätzstoppschicht 177 je nach Material und Trenchdimension 2-80 nm betragen, wobei sie eine ebene Oberfläche und eine Stufenabdeckung von z. B. 50 % aufweisen sollte. Durch Reduzierung des Abscheidedrucks sind auch höhere Werte für die Stufenabdeckung erreichbar.
Darauf wird eine Nitrid- oder Oxinitrid-Deckschicht 178 von 5- 30 nm Dicke je nach Ätzselektivität, z. B. mittels CVD (LPCVD, PECVD), auf der Oberfläche der ASG-Ätzstoppschicht 177 gebil­ det, um einerseits als Maske bei der späteren lokalen Kragen- Oxidationsschritt zu dienen und anderseits zu verhindern, daß Dotierstoff aus der ASG-Ätzstoffschicht 177 in das im Graben 108 vorzusehende Opfer-Polysilizium 152 gelangt.
Danach wird das Opfer-Polysilizium 152 im Graben und auf der Oberfläche des Wafers abgeschieden. Das Opfer-Polysilizium 152 muß nicht dotiert sein, da es bei diesem Beispiel nicht die Funktion einer Dotierstoffquelle hat, vielmehr sollte es zweck­ mäßigerweise undotiert sein, was eine höhere Abscheidungsrate ermöglicht.
Wie in Fig. 2b gezeigt, wird dann das Opfer-Polysilizium 152 etwa 0,5 bis 2 µm von der Oberfläche des Substrats 101 zum De­ finieren des Kragenbereichs eingesenkt, und zwar mittels RIE, CDE oder Naßätzung selektiv zu Oxid und Nitrid.
Es folgt das Entfernen der Deckschicht 178 im Kragenbereich, und zwar beispielsweise durch CDE (chemisches Trockenätzen) mit CF4/O2/N2 oder naßchemisch mit HF/Ethylenglykol.
Danach erfolgt, wie in Fig. 2c gezeigt, ein Entfernen des Op­ fer-Polysiliziums 152 mittels reaktivem Ionenätzen, CDE-Ätzen oder Naßätzen im unteren Grabenbereich selektiv zur Unterbau- Stoppschicht 105, zur ASG-Ätzstoppschicht 177 und zur Deck­ schicht 178. Dann wird die ASG-Ätzstoppschicht 177 durch eine BHF- bzw. DHF-Naßätzung oder CDE-Ätzung im Kragenbereich selek­ tiv zur Unterbau-Stoppschicht 105 und zur Deckschicht 178 ent­ fernt.
Anschließend erfolgt, wie in Fig. 2d gezeigt, die Abscheidung der Kragen-Oxidschicht 168' lokale thermische Oxidation (LOCOS) z. B. bei 1050°C eine Stunde lang mit einer Dicke von 20-40 nm, um die typische Vogelschnabelform zu ergeben. Dabei erfolgt zweckmäßigerweise in einem einzigen Prozeßschritt das Ausdif­ fundieren der vergrabenen Platte 165 aus der ASG- Ätzstoppschicht 177.
Damit entfällt das reaktive Ionenätzen zum Ausbilden des ei­ gentlichen Kragens 168, das beim oben erwähnten Stand der Tech­ nik erforderlich ist und die genannten Nachteile mit sich bringt.
Als nächstes wird, wie in Fig. 2e gezeigt, die Deckschicht 178 im unteren Bereich des Grabens 108 entfernt, und zwar bei­ spielsweise durch CDE (chemisches Trockenätzen) mit CF4/O2/N2 oder naßchemisch mit HF/Ethylenglykol. Dieses Entfernen der Deckschicht 178 geschieht selektiv zum Kragenoxid 168' oder mit geringerer Selektivität mit z. B. HF/Ethylenglykol, wobei der Kragen dann entsprechend dicker gemacht werden muß (typischerweise 5 nm).
Danach wird, wie in Fig. 2f illustriert, die ASG-Ätzstopp­ schicht 177 durch eine BHF- bzw. DHF-Naßätzung oder CDE-Ätzung im unteren Bereich des Grabens 108 möglichst selektiv zur Un­ terbau-Stoppschicht 105 und zum Kragenoxid 168' entfernt. Dazu sei benerkt, daß keine sehr hohe Selektivität bei diesem Pro­ zeßschritt erzielbar ist, also die Unterbau-Stoppschicht 105 und das Kragenoxid 168' ebenfalls geätzt werden. Da die Dicke der ASG-Ätzstoppschicht typischerweise nur 5-10 nm auf der Grabenseitenwand beträgt, während die Dicke des Kragenoxids ty­ pischerweise 20-40 nm beträgt und die Unterbau-Stoppschicht 100-200 dick ist, ist ein Ätzabtrag der Unterbau-Stoppschicht 105 und des Kragenoxids 168' um einige (z. B. 5-10) nm bei die­ sem Schritt tolerabel.
Gemäß Fig. 2g werden das Speicherdielektrikum 164 und das As- oder P-dotierte Füll-Polysilizium 161 abgeschieden.
Dann wird zum Erreichen des in Fig. 2h gezeigten Prozeßstadi­ ums das Füll-Polysilizium 161 eingesenkt, um die vergrabene Brücke 162 zu definieren. Das Speicherdielektrikum 164 und das Kragenoxid 168 werden entfernt, und das Polysilizium bzw. das amorphe Silizium für die vergrabene Brücke 162 wird abge­ schieden, planarisiert und eingesenkt. An diesem Punkt fährt das Verfahren fort, wie in bezug auf Fig. 6g im Zusammenhang mit dem Stand der Technik bereits beschrieben.
An dieser Stelle sei erwähnt, daß der Prozeßablauf gemäß diesem Beispiel selbstverständlich ebenfalls für einen flaschenförmi­ gen Graben verwendet werden kann, welcher eine erhöhte Graben­ kapazität aufweist, wie in Fig. 3 angedeutet.
Gemäß einer weiteren (nicht illustrierten) Ausführungsform könnte eine undotierte ASG-Ätzstoppschicht verwendet werden und dann optionellerweise die vergrabene Platte 165 nach Entfernen der undotierten ASG-Ätzstoppschicht im unteren Bereich des Gra­ bens 108 vorgesehen werden.
Insbesondere könnte dies durch eine Gasphasendotierung mit AsH3 oder PH3, eine Plasmadotierung (PLAD) oder einen PIII(Plasma Immersion Ton Implantation)-Prozeß oder eine übliche Ionenim­ plantation geschehen.
Eine übliche Ionenimplantation könnte sogar vor Entfernen der Ätzstoppschicht oder der Deckschicht durchgeführt werden, um diese Schicht(en) als Streuschichten zu nutzen.
Bei einer Plasmadotierung (PLAD) oder einem PIII(Plasma Immer­ sion Ion Implantation)-Prozeß oder einer übliche Ionen­ implantation kann ein zusätzlicher Drive-in-Annealschritt not­ wendig sein, wie z. B bei 1000°C eine Stunde lang in N2- Atmosphäre.
Allgemein sieht diese erste Ausführungsform vor, einen Isola­ tionskragen durch eine lokale Oxidation auf Silizium zu bil­ den und eine optionelle vergrabene Platte selbstausrichtend zum LOCOS-Kragen unter Verwendung einer Polysilizium- Einsenkung anstelle eines Lackprozesses, was eine bessere Einsenkungskontrolle ermöglicht. Die Einsenkungskontrolle ist wichtig, um den vertikalen parasitären Feldeffekttransistor mit dem Kragen als Gate unter allen Umständen geschlossen zu halten. Ein Deckschicht im unteren Bereich des Grabens und die Unterbau-Stoppschicht, die ebenfalls vorzugsweise aus Ni­ trid ist, sorgen dafür, daß das LOCOS-Oxid nur im oberen Be­ reich des Grabens aufwächst, um den fertigen Kragen zu bil­ den.
Eine gewisse Problematik ergibt sich beim LOCOS-Kragen durch Versetzungsbildung durch thermischen Oxidstress und einer daraus resultierenden variablen Haltezeit (retention time). Auch gibt es Dickenschwankungen entlang des Umfangs, da die Wachtumsrate des Oxid von der kristallographischen Richtung abhängig ist.
Fig. 4 zeigt eine Ausführungsform des erfindungsgemäßen Ver­ fahrens zur Herstellung einer im Vergleich zu Fig. 1 modifi­ zierten DRAM-Speicherzelle mit einem SELOX-Kragen.
Dabei entspricht Fig. 4 dem in Fig. 2d dargestellten Prozeß­ stadium, wobei bei dieser zweiten Ausführungsform eine Kra­ gen-Oxidschicht 168" durch selektive Abscheidung von CVD- Oxid (SELOX-Prozeß) vorgesehen ist. Neben den Vorteilen der ersten Ausführungsform bringt dies den speziellen Vorteil, daß eine Versetzungsbildung, wie sie beim LOCOS-Prozeß infol­ ge von mechanischen Spannungen im Kragenbereich auftreten kann, minimiert ist, da ein CVD-Oxid-Kragen verwendet wird. Auch ist die Dicke beim selektiven CVD-Prozeß gleichmäßiger, da weniger kristallographische Variationen in der Schicht auftreten. Schließlich ist die Aufweitung des oberen Graben­ bereichs um typischerweise 5 nm im Vergleich zum LOCOS-Prozeß um typischerweise 30 nm wesentlich geringer.
Insbesondere ist der SELOX-Prozeß in der US-A-5,399,389 von Gabric offenbart und sieht folgende allgemeine Vorgehensweise vor. Zunächst werden werden Precursor-Schichten mit verschie­ denen Wachstumsraten für SiO2 auf Oberflächen verschiedener Höhe vorgesehen. Dann wird auf diesen Oberflächen eine Ozon­ aktivierte CVD-Abscheidung von SiO2 durchgeführt, wobei das Wachstum der SiO2-Schicht auf niedriger liegenden Oberflächen schneller ist als auf höher liegenden. Oberflächen. Letztlich werden die Oberflächen durch Fortführen des Prozesses, bis ein planarer Pegel erreicht ist, angeglichen. Für weitere Einzelheiten der Prozeßführung sei auf die US-A-5,399,389 verwiesen.
Aus N. Elbel et al., "A NEW STI Process Based on Selective Oxide Deposition", 1998 Symposium on VLSI Technology Digest of Technical Papers, IEEE, p. 21.2 ff., sind weitere Einzel­ heiten zum SELOX-Prozeß entnehmbar.
Insbesondere wird das Kragen-Oxid 168" im Kragenbereich se­ lektiv zur Unterbau-Stoppschicht 105 und zur Deckschicht 178 mit einer Dicke von typischerweise 50 nm abgeschieden. Im Vergleich dazu beträgt die Dicke auf der Unterbau-Stopp­ schicht 105 und auf der Deckschicht 178 typischerweise nur 10 nm oder weniger.
Das Rückätzen des Oxids von der Unterbau-Stoppschicht 105 und der Deckschicht 178 kann danach beispielsweise mit einer isotropen Naßätzung mit BHF erfolgen, und zwar vorzugsweise vor einer Verdichtung des Kragens in einem Hochtemperatur­ schritt.
Auch ist es möglich, die Kragen-Abscheidung, die Verdichtung und das Eintreiben der vergrabenen Platte 165 in einem ge­ meinsamen Prozeßschritt, z. B bei 900°C 5 Minuten lang mit O2-Zugabe und bei 1050°C 30 Minuten lang mit N2-Zugabe durchzuführen und danach erst das Rückätzen.
Das Entfernen der Schichten 177 und 178 erfolgt, wie bei der ersten Ausführungsform beschrieben, beispielsweise durch ei­ nen HF/Ethylenglykol-Ätzschritt.
Bei einem sehr selektiven Oxidationsschritt mit einer Selek­ tivität von z. B. 80 : 1 kann der Rückätzschritt sogar ganz ent­ fallen.
Eine weitere Alternative ist eine Kombination des Rückätzens mit dem Entfernen der Schichten 177 und 178 in einem einzigen Trockenätzschritt.
Der zurückbleibende Kragen sollte dann typischerweise eine Dicke von 30 nm aufweisen.
Ansonsten entsprechen die Prozeßschritte der zweiten Ausfüh­ rungsform denen der mit Bezug auf Fig. 2a-h erläuterten er­ sten Ausführungsform.
An dieser Stelle sei erwähnt, daß der Prozeßablauf gemäß dieser zweiten Ausführungsform selbstverständlich ebenfalls für einen flaschenförmigen Graben verwendet werden kann, welcher eine er­ höhte Grabenkapazität aufweist, wie in Fig. 3 angedeutet.
Weiterhin könnte auch bei der zweiten Ausführungsform eine undotierte ASG-Ätzstoppschicht verwendet werden und dann optio­ nellerweise die vergrabene Platte 165 nach Entfernen der undo­ tierten ASG-Ätzstoppschicht im unteren Bereich des Grabens 108 vorgesehen werden, wie bereits oben im Zusammenhang mit der er­ sten Ausführungsform ausführlich erläutert.
Gemäß einer weiteren (nicht illustrierten) Ausführungsform könnte bei der ersten und vorzugsweise bei der zweiten Aus­ führungsform das Opfer-Füllmaterial z. B. Fotolack anstelle von Polysilizium oder ein anderes geeignetes Füllmaterial sein. In diesem Fall müßten die entsprechenden Einsenk- und Entfernungsschritte geeignet angepaßt werden. Bei Fotolack wäre z. B. eine CDE-Ätzung oder eine Naßätzung mit H2SO4/H2O2 angebracht.
Obwohl die vorliegende Erfindung vorstehend anhand bevorzug­ ter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modi­ fizierbar.
Insbesondere sind die angeführten Materialien nur beispiel­ haft und durch andere Materialien mit geeigneten Eigenschaf­ ten ersetzbar. Dasgleiche gilt für die genannten Ätzprozesse und Abscheidungsprozesse.
Auch sind alle gezeigten Ausführungsformen miteinander kombi­ nierbar, was die Materialien und die Abfolge der Prozeß­ schritte betrifft.

Claims (10)

1. Verfahren zur Herstellung eines Grabenkondensators mit einem Isolationskragen (168'; 168") mit den Schritten:
Bilden eines Grabens (108) in einem Substrat (101);
Vorsehen einer ersten Schicht (177) auf der Grabenwand;
Vorsehen einer zweiten Schicht (178) auf der ersten Schicht (177) auf der Grabenwand;
Füllen des Grabens (108) mit einem ersten Füllmaterial (152);
Entfernen des ersten Füllmaterials (152) aus dem oberen Be­ reich des Grabens (108) zum Definieren eines Kragenbereichs;
Entfernen der zweiten Schicht (178) aus dem oberen Bereich des Grabens (108);
Entfernen des ersten Füllmaterials (152) aus dem unteren Be­ reich des Grabens (108);
Entfernen der ersten Schicht (177) aus dem oberen Bereich des Grabens (108);
lokales Oxidieren des oberen Bereichs des Grabens (108) zum Schaffen des Isolationskragens (168'; 168");
Entfernen der ersten und zweiten Schicht (177; 178) aus dem unteren Bereich des Grabens;
Bilden einer dielektrischen Schicht (164) im unteren Bereich des Grabens (108) und auf der Innenseite des Isolationskra­ gens (168'; 168"); und
Füllen des Grabens (108) mit einem leitenden zweiten Füllma­ terial (161),
dadurch gekennzeichnet,
daß das lokale Oxidieren des oberen Bereichs des Grabens (108) zum Schaffen des Isolationskragens (168'; 168") durch eine selektive lokale Abscheidung eines chemischen Dampfpha­ senabscheidungsoxids erfolgt.
2. Verfahren nach Anspruch 1, gekennzeichnet durch den Schritt des Bildens einer vergrabenen Platte (165) im Sub­ strat (101) in der Umgebung des unteren Bereichs des Grabens (108).
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß das Bilden der vergrabenen Platte (165) selbstjustierend zum Isolationkragen erfolgt.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß das Bilden der vergrabenen Platte (165) durch Ausdiffusion aus der ersten Schicht (177) durchgeführt wird.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß das Bilden der vergrabenen Platte (165) durch Ausdiffusion aus der ersten Schicht (177) gleichzeitig mit dem Oxidieren und/oder einem Verdichten des Kragens (168'; 168") durchge­ führt wird.
6. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß das Bilden der vergrabenen Platte (165) in einem separaten Schritt durch Gasphasendotierung, Plasmadotierung, Plasma Io­ nen Immersions Implantation oder Ionenimplantation durchge­ führt wird.
7. Verfahren nach einem der vorhergehenden Ansprüche, da­ durch gekennzeichnet, daß als das erste Füllmaterial (152) Polysilizium oder Photolack verwendet wird.
8. Verfahren nach einem der vorhergehenden Ansprüche, ge­ kennzeichnet durch den Schritt des Erweiterns des unteren Be­ reichs des Grabens (108) gegenüber dem oberen Bereich des Grabens (108) zum Bilden einer Flaschenform.
9. Verfahren nach einem der vorhergehenden Ansprüche, da­ durch gekennzeichnet, daß als die zweite Schicht (178) eine nitridhaltige Schicht verwendet wird.
10. Verfahren nach einem der vorhergehenden Ansprüche, da­ durch gekennzeichnet, daß auf der Oberseite des Substrats (101) eine vorzugsweise nitridhaltige Schicht (105) zum Defi­ nieren der Grabenöffnung vorgesehen wird.
DE19842665A 1998-09-17 1998-09-17 Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen Expired - Fee Related DE19842665C2 (de)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE19842665A DE19842665C2 (de) 1998-09-17 1998-09-17 Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen
EP99117722A EP0987754A3 (de) 1998-09-17 1999-09-08 Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen
US09/395,226 US6200873B1 (en) 1998-09-17 1999-09-13 Production method for a trench capacitor with an insulation collar
TW088116011A TW441032B (en) 1998-09-17 1999-09-16 Production-method for a trench-capacitor with an isolation-collar

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19842665A DE19842665C2 (de) 1998-09-17 1998-09-17 Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen

Publications (2)

Publication Number Publication Date
DE19842665A1 DE19842665A1 (de) 2000-04-06
DE19842665C2 true DE19842665C2 (de) 2001-10-11

Family

ID=7881322

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19842665A Expired - Fee Related DE19842665C2 (de) 1998-09-17 1998-09-17 Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen

Country Status (4)

Country Link
US (1) US6200873B1 (de)
EP (1) EP0987754A3 (de)
DE (1) DE19842665C2 (de)
TW (1) TW441032B (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10240429A1 (de) * 2002-09-02 2004-03-18 Infineon Technologies Ag Verfahren zur Herstellung einer Halbleiterstruktur mit einer Mehrzahl von Gate-Stapeln auf einem Halbleitersubstrat und entsprechende Halbleiterstruktur

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19843641A1 (de) * 1998-09-23 2000-04-20 Siemens Ag Grabenkondensator mit Isolationskragen und entsprechendes Herstellungsverfahren
US6271142B1 (en) * 1999-07-29 2001-08-07 International Business Machines Corporation Process for manufacture of trench DRAM capacitor buried plates
TW452970B (en) * 1999-10-19 2001-09-01 Mosel Vitelic Inc Structure and fabrication process of semiconductor trench-type capacitor
US6458430B1 (en) * 1999-12-22 2002-10-01 Axcelis Technologies, Inc. Pretreatment process for plasma immersion ion implantation
DE10019090A1 (de) 2000-04-12 2001-10-25 Infineon Technologies Ag Grabenkondensator sowie dazugehöriges Herstellungsverfahren
US6326275B1 (en) * 2000-04-24 2001-12-04 International Business Machines Corporation DRAM cell with vertical CMOS transistor
US6486024B1 (en) * 2000-05-24 2002-11-26 Infineon Technologies Ag Integrated circuit trench device with a dielectric collar stack, and method of forming thereof
DE10029036C1 (de) * 2000-06-13 2001-08-09 Infineon Technologies Ag Verfahren zur Erhöhung der Trenchkapazität
US6429092B1 (en) * 2000-06-19 2002-08-06 Infineon Technologies Ag Collar formation by selective oxide deposition
US6410399B1 (en) * 2000-06-29 2002-06-25 International Business Machines Corporation Process to lower strap, wordline and bitline contact resistance in trench-based DRAMS by silicidization
US6495876B1 (en) * 2000-06-30 2002-12-17 International Business Machines Corporation DRAM strap: hydrogen annealing for improved strap resistance in high density trench DRAMS
DE10040464A1 (de) * 2000-08-18 2002-02-28 Infineon Technologies Ag Grabenkondensator und Verfahren zu seiner Herstellung
US6444524B1 (en) * 2000-09-11 2002-09-03 Promos Technologies, Inc. Method for forming a trench capacitor
US6284593B1 (en) * 2000-11-03 2001-09-04 International Business Machines Corporation Method for shallow trench isolated, contacted well, vertical MOSFET DRAM
DE10056256B4 (de) * 2000-11-14 2004-11-25 Promos Technologies, Inc. Neue Technik zur Verbesserung der Kapazität eines tiefen Grabens durch dessen Oberflächenvergrößerung
US6538274B2 (en) * 2000-12-20 2003-03-25 Micron Technology, Inc. Reduction of damage in semiconductor container capacitors
US6440793B1 (en) * 2001-01-10 2002-08-27 International Business Machines Corporation Vertical MOSFET
TW499729B (en) * 2001-03-16 2002-08-21 Nanya Technology Corp Method of improving uniformity of oxide layer around trench sidewall and manufacture method of deep trench capacitor
DE10113187C1 (de) * 2001-03-19 2002-08-29 Infineon Technologies Ag Verfahren zur Herstellung eines Grabenkondensators einer Speicherzelle eines Halbleiterspeichers
US6391703B1 (en) * 2001-06-28 2002-05-21 International Business Machines Corporation Buried strap for DRAM using junction isolation technique
US6495425B1 (en) * 2001-08-20 2002-12-17 Taiwan Semiconductor Manufacturing Co., Ltd Memory cell structure integrating self aligned contact structure with salicide gate electrode structure
TW501206B (en) * 2001-10-03 2002-09-01 Promos Technologies Inc Manufacturing method of buried strap diffusion area
US6544855B1 (en) * 2001-10-19 2003-04-08 Infineon Technologies Ag Process flow for sacrificial collar with polysilicon void
US6501117B1 (en) * 2001-11-05 2002-12-31 International Business Machines Corporation Static self-refreshing DRAM structure and operating mode
US6528367B1 (en) 2001-11-30 2003-03-04 Promos Technologies, Inc. Self-aligned active array along the length direction to form un-biased buried strap formation for sub-150 NM BEST DRAM devices
DE10202140A1 (de) * 2002-01-21 2003-08-07 Infineon Technologies Ag Verfahren zum Herstellen eines Hohlraums in einem monokristallinen Siliziumsubstrat und Halbleiterbaustein mit einem Hohlraum in einem monokristallinen Siliziumsubstrat mit einer epitaktischen Deckschicht
TWI291735B (en) * 2002-01-28 2007-12-21 Nanya Technology Corp Method for forming bottle-shaped trench in semiconductor substrate
US6534824B1 (en) 2002-02-20 2003-03-18 International Business Machines Corporation Self-aligned punch through stop for 6F2 rotated hybrid DRAM cell
DE10208249B4 (de) * 2002-02-26 2006-09-14 Infineon Technologies Ag Halbleiterspeicher mit vertikalem Auswahltransistor
US6569731B1 (en) * 2002-08-08 2003-05-27 Promos Technologies Inc. Method of forming a capacitor dielectric structure
KR100449251B1 (ko) * 2002-07-12 2004-09-18 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US6605838B1 (en) * 2002-09-30 2003-08-12 International Business Machines Corporation Process flow for thick isolation collar with reduced length
DE10303413B3 (de) * 2003-01-29 2004-08-05 Infineon Technologies Ag Verfahren zur Herstellung eines Oxidkragens für einen Grabenkondensator
US6969648B2 (en) * 2003-06-25 2005-11-29 International Business Machines Corporation Method for forming buried plate of trench capacitor
JP2005116952A (ja) * 2003-10-10 2005-04-28 Toshiba Corp トレンチキャパシタ及びその製造方法
US7115934B2 (en) * 2004-03-26 2006-10-03 International Business Machines Corporation Method and structure for enhancing trench capacitance
US7410864B2 (en) * 2004-04-23 2008-08-12 Infineon Technologies Ag Trench and a trench capacitor and method for forming the same
JP2006114835A (ja) * 2004-10-18 2006-04-27 Toshiba Corp 半導体装置及びその製造方法
US20070026682A1 (en) * 2005-02-10 2007-02-01 Hochberg Michael J Method for advanced time-multiplexed etching
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US20070249127A1 (en) * 2006-04-24 2007-10-25 Freescale Semiconductor, Inc. Electronic device including a semiconductor layer and a sidewall spacer and a process of forming the same
US7670895B2 (en) * 2006-04-24 2010-03-02 Freescale Semiconductor, Inc Process of forming an electronic device including a semiconductor layer and another layer adjacent to an opening within the semiconductor layer
US7491622B2 (en) * 2006-04-24 2009-02-17 Freescale Semiconductor, Inc. Process of forming an electronic device including a layer formed using an inductively coupled plasma
US7528078B2 (en) * 2006-05-12 2009-05-05 Freescale Semiconductor, Inc. Process of forming electronic device including a densified nitride layer adjacent to an opening within a semiconductor layer
US20090170331A1 (en) * 2007-12-27 2009-07-02 International Business Machines Corporation Method of forming a bottle-shaped trench by ion implantation
TWI389302B (zh) * 2008-01-02 2013-03-11 Nanya Technology Corp 溝渠式半導體元件之結構
US8164161B2 (en) * 2008-08-24 2012-04-24 United Microelectronics Corp. Structure of trench capacitor and method for manufacturing the same
US8461661B2 (en) * 2009-04-06 2013-06-11 Polar Semiconductor, Inc. Locos nitride capping of deep trench polysilicon fill
US8021945B2 (en) * 2009-04-14 2011-09-20 International Business Machines Corporation Bottle-shaped trench capacitor with enhanced capacitance
US8227311B2 (en) 2010-10-07 2012-07-24 International Business Machines Corporation Method of forming enhanced capacitance trench capacitor

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5250829A (en) * 1992-01-09 1993-10-05 International Business Machines Corporation Double well substrate plate trench DRAM cell array
US5336912A (en) * 1992-07-13 1994-08-09 Kabushiki Kaisha Toshiba Buried plate type DRAM
EP0644591A1 (de) * 1993-09-16 1995-03-22 Kabushiki Kaisha Toshiba DRAM-Zellenstruktur mit Grabenkondensator

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4801989A (en) * 1986-02-20 1989-01-31 Fujitsu Limited Dynamic random access memory having trench capacitor with polysilicon lined lower electrode
KR930003857B1 (ko) 1987-08-05 1993-05-14 마쯔시다덴기산교 가부시기가이샤 플라즈마 도우핑방법
US5344381A (en) 1992-07-10 1994-09-06 Cabrera Y Lopez Caram Luis F Equipment for the elimination of light particles, inks and air from a fiber suspension for the manufacture of paper
EP0582724A1 (de) * 1992-08-04 1994-02-16 Siemens Aktiengesellschaft Verfahren zur lokal und global planarisierenden CVD-Abscheidung von SiO2-Schichten auf strukturierten Siliziumsubstraten
US5406515A (en) * 1993-12-01 1995-04-11 International Business Machines Corporation Method for fabricating low leakage substrate plate trench DRAM cells and devices formed thereby
US5529944A (en) * 1995-02-02 1996-06-25 International Business Machines Corporation Method of making cross point four square folded bitline trench DRAM cell
US5552344A (en) * 1995-11-16 1996-09-03 Taiwan Semiconductor Manufacturing Company Non-etchback self-aligned via size reduction method employing ozone assisted chemical vapor deposited silicon oxide
US5618751A (en) * 1996-05-23 1997-04-08 International Business Machines Corporation Method of making single-step trenches using resist fill and recess
US6043542A (en) * 1997-01-29 2000-03-28 Micron Technology, Inc. Method and integrated circuit structure for preventing latch-up in CMOS integrated circuit devices
US5981332A (en) * 1997-09-30 1999-11-09 Siemens Aktiengesellschaft Reduced parasitic leakage in semiconductor devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5250829A (en) * 1992-01-09 1993-10-05 International Business Machines Corporation Double well substrate plate trench DRAM cell array
US5336912A (en) * 1992-07-13 1994-08-09 Kabushiki Kaisha Toshiba Buried plate type DRAM
EP0644591A1 (de) * 1993-09-16 1995-03-22 Kabushiki Kaisha Toshiba DRAM-Zellenstruktur mit Grabenkondensator

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10240429A1 (de) * 2002-09-02 2004-03-18 Infineon Technologies Ag Verfahren zur Herstellung einer Halbleiterstruktur mit einer Mehrzahl von Gate-Stapeln auf einem Halbleitersubstrat und entsprechende Halbleiterstruktur

Also Published As

Publication number Publication date
TW441032B (en) 2001-06-16
DE19842665A1 (de) 2000-04-06
US6200873B1 (en) 2001-03-13
EP0987754A2 (de) 2000-03-22
EP0987754A3 (de) 2005-09-07

Similar Documents

Publication Publication Date Title
DE19842665C2 (de) Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen
DE19930748C2 (de) Verfahren zur Herstellung von EEPROM- und DRAM-Grabenspeicherzellbereichen auf einem Chip
EP0971414A1 (de) Grabenkondensator mit Isolationskragen und vergrabenen Kontakt und entsprechendes Herstellungsverfahren
EP0744771B1 (de) Verfahren zur Herstellung einer DRAM-Speicherzelle mit vertikalem Transistor
KR100609545B1 (ko) 절연 칼라를 갖는 트렌치 커패시터 및 그의 제조 방법
DE19941148B4 (de) Speicher mit Grabenkondensator und Auswahltransistor und Verfahren zu seiner Herstellung
DE69910293T2 (de) Verfahren mit verbesserter Kontrollierbarkeit einer vergrabenen Schicht
DE4301690A1 (de)
EP0167764A2 (de) Dynamische RAM-Zelle
WO2001020681A1 (de) Grabenkondensator mit kondensatorelektroden und entsprechendes herstellungsverfahren
US4905065A (en) High density dram trench capacitor isolation employing double epitaxial layers
DE10014920C1 (de) Verfahren zur Herstellung eines Grabenkondensators
DE3931711A1 (de) Dynamische random-access-speicherzelle und verfahren zur herstellung
JP2885540B2 (ja) メモリセルの製造方法
DE19947053C1 (de) Grabenkondensator zu Ladungsspeicherung und Verfahren zu seiner Herstellung
DE19946719A1 (de) Grabenkondensator und Verfahren zu seiner Herstellung
DE19929859B4 (de) Herstellungsverfahren für Trenchkondensator
DE10352068B4 (de) Ausbilden von Siliziumnitridinseln für eine erhöhte Kapazität
EP1125328B1 (de) Verfahren zur herstellung einer dram-zellenanordnung
DE19843641A1 (de) Grabenkondensator mit Isolationskragen und entsprechendes Herstellungsverfahren
EP1540725B1 (de) Verfahren zur herstellung eines halbleiterbauteils mit im substrat vergrabenen kondensatoren und davon isolierter bauelementschicht
DE10022696A1 (de) Herstellungsverfahren einer Halbleitereinrichtung und Halbleitereinrichtung
EP0925607B1 (de) Verfahren zur herstellung einer dram-zellenanordnung
DE10030696B4 (de) Integrierte Schaltungsanordnung mit zumindest einem vergrabenen Schaltungselement und einer Isolationsschicht sowie Verfahren zu deren Herstellung
DE10146226A1 (de) Vertikale intern verbundene Grabenzelle (V-ICTC) und Herstellungsverfahren für Halbleiterspeicherelemente

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: INFINEON TECHNOLOGIES AG, 81669 MUENCHEN, DE

D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee