DE19914857C2 - Verfahren zum Injizieren von Ladungsträgern in ein Floating-Gate einer Speicherzelle - Google Patents

Verfahren zum Injizieren von Ladungsträgern in ein Floating-Gate einer Speicherzelle

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Description

Die Erfindung betrifft ein Verfahren zum Injizieren von Ladungsträgern in ein Floating-Gate einer Speicherzelle nach dem Oberbegriff des Anspruchs 1.
Aus der US 5 687 118 ist ein Verfahren zum Injizieren von Ladungsträgern in ein Floating-Gate einer Speicherzelle, die in einem Halbleitermaterial eines ersten Leitfähigkeitstyps gebildet ist, bekannt. Die Speicherzelle weist beabstandete Source- und Drain-Bereiche eines zweiten Leitfähigkeitstyps, die im Halbleitermaterial ausgebildet sind, sowie einen Kanalbereich, der zwischen den Source- und Drain-Bereichen definiert ist, auf. Durch Anlegen von Spannungen wird ein Fluß von Ladungsträgern zwischen dem Drain- und dem Source-Bereich erreicht, wobei es im nah zum Drain-Bereich benachbarten Verarmungsgebiet im Drain/Halbleitermaterial-Übergang zu einer Stoßionisation der Ladungsträger und zur Erzeugung heißer Substratladungsträger kommt. Diese Substratladungsträger werden durch ein mit Spannung beaufschlagtes Steuergate, das über dem Kanalbereich angeordnet ist, in Richtung des Steuergates beschleunigt und auf das Floating-Gate, das zwischen dem Kanalbereich und dem Steuergate angeordnet ist, injiziert. Die heißen Substratladungsträger werden im nahe zum Drain-Bereich benachbarten Verarmungsgebiet - bezüglich der Breite der Speicherzelle außermittig - erzeugt, wobei das Steuergate zwingend vorhanden sein muß, um die heißen Substratladungsträger in Richtung des Floating-Gates zu beschleunigen, da sonst eine erhöhte Rekombination dieser heißen Substratladungsträger mit dem Drain-Bereich vorliegen und die Injizierung der heißen Substratladungsträger in das Floating-Gate nicht effizient erfolgen könnte. Die Herstellung eines über dem Floating-Gate angeordneten und von diesem elektrisch isolierten Steuergates ist allerdings aufwendig und führt dazu, daß die Bauhöhe der Speicherzelle relativ hoch ist.
In den frühen siebziger Jahren wurde von D. Frohmann-Bentchkowsky eine elektrisch programmierbare Festwertspeicherzelle (EPROM-Zelle) auf der Grundlage eines p-Kanal-MOS-Transistors mit vollständig isoliertem Gate, wie in Fig. 3 im Querschnitt gezeigt ist, eingeführt (siehe "A Fully Decoded 2048-Bit Electrically Programmable MOS-ROM", IEEE ISSCC Digest of Technical Papers, S. 80, 1971).
Diese EPROM-Zelle 10 enthält voneinander beabstandete Source- und Drain-Bereiche 16 bzw. 18 des p-Typs, die in einer n-Wanne 14 ausgebildet sind, die ihrerseits in einem p-Substrat ausgebildet ist. (Die Source- und Drain-Bereiche 16 und 18 können alternativ in einem n-Substrat ausgebildet sein).
Weiterhin enthält die Zelle 10 einen Kanalbereich 20, der zwischen den Source- und Drainbereichen 16 bzw. 18 definiert ist, sowie eine Gateoxidschicht 22, die über dem Kanalbe­ reich 20 ausgebildet ist. Die Zelle 10 enthält ferner ein Gate 24, das über der Gateoxidschicht 22 ausgebildet ist, sowie eine Schicht aus Isoliermaterial 26, die zusammen mit der Gateoxidschicht 22 das Gate 24 vollkommen umschließt. Da das Gate 24 vollkommen isoliert ist, wird es gewöhnlich als schwebendes Gate oder Floating-Gate bezeichnet.
Im Betrieb wird die Zelle 10 durch Anlegen von Vorspannungen an die Wanne 14 und an den Drain 18, die ausreichen, um einen Lawinendurchbruch zu induzieren, programmiert. Bei­ spielsweise wird der Lawinendurchbruch durch Anlegen des Massepotentials an die Wanne 14 und einer negativen Durch­ bruchspannung an den Drainbereich 18 (während der Sourcebe­ reich 16 entweder geerdet wird oder schwebend gehalten wird) oder durch Anlegen einer positiven Durchbruchspannung an die Wanne 14 und des Massepotentials an den Drain-Bereich 18 (während der Source-Bereich 16 schwebend gehalten wird oder an ihn die positive Durchbruchspannung angelegt wird) indu­ ziert.
Die Verspannungen, die ausreichen, um einen Lawinendurch­ bruch zu induzieren, erzeugen über dem Drain-Wannen-Über­ gang-Verarmungsbereich ein starkes elektrisches Feld. Dieses starke elektrische Feld über dem Übergang beschleunigt Elektronen im Übergang-Verarmungsbereich (die aus thermisch erzeugten Elektronen-Loch-Paaren gebildet werden) zu Elek­ tronen, die dann mit dem Gitter ionisierende Kollisionen haben, wodurch "heiße Substratelektronen" gebildet werden.
Einige dieser heißen Substratelektronen dringen in die Gateoxidschicht 22 ein und beginnen aufgrund des relativ positiven Potentials auf dem Floating-Gate 24 in bezug auf den Drain-Bereich 18, sich auf dem Floating-Gate 24 anzusam­ meln.
Das Potential am Floating-Gate 24 ist durch die Spannungen definiert, die von der Wanne 14, dem Source-Bereich 16 und dem Drain-Bereich 18 sowie vom Oberflächenbereich des Floa­ ting-Gates 24, der über diesen Bereichen gebildet ist, angelegt werden. Da somit das Floating-Gate 24 nur geringfü­ gig über den Source- und Drain-Bereichen 16 bzw. 18 ausge­ bildet ist, ist das Potential am Floating-Gate 24 hauptsäch­ lich durch die an die Wanne 14 angelegte Spannung bestimmt.
Wenn daher während der Programmierung an die Wanne 14 (und an den Source-Bereich 16) das Massepotential angelegt wird und an den Drain-Bereich 18 die negative Durchbruchspannung angelegt wird, ist das Potential am Floating-Gate 24 etwas geringer als das Massepotential, das seinerseits in bezug auf die an den Drain-Breich 18 angelegte Durchbruchspannung relativ positiv ist.
(Falls an die Wanne 14 eine positive Durchbruchspannung angelegt wird und an den Drain-Bereich 18 das Massepotential angelegt wird, besitzt das Floating-Gate 24 ein Potential, das etwas niedriger als die positive Durchbruchspannung ist, die ihrerseits in bezug auf das Massepotential, das an den Drain-Bereich 18 angelegt wird, positiv ist.)
Die Zelle 10 wird durch Anlegen des Massepotentials an die Wanne 14 und an den Source-Bereich 16 und einer Lesespannung an den Drain-Bereich 18 gelesen. Falls die Zelle 10 programmiert worden ist, bewirkt die negative Ladung am Floating-Gate 24, daß der Kanalbereich 20 invertiert wird (wobei die Inversion so lange dauert, wie die negative Ladung auf dem Floating-Gate 24 verbleibt). Im Ergebnis bewirken die Lesevorspannungen, die an die Source- und Drain-Bereiche 16 bzw. 18 angelegt werden, daß vom Drain-Bereich 18 zum Source-Bereich 16 ein Strom fließt.
Falls andererseits die Zelle 10 nicht programmiert worden ist, reicht die geringe negative Ladung, die sich auf dem Floating-Gate 24 befindet, nicht aus, um den Kanalbereich 20 zu invertieren. Im Ergebnis behält der Kanalbereich 20 seinen Akkumulationszustand bei. Wenn daher die Lesevorspannungen an die Source- und Drain-Bereiche 16 bzw. 18 angelegt werden, kann kein Strom fließen.
Die EPROM-Zelle 10 wird durch Bestrahlen der Zelle 10 mit Ultraviolettlicht (UV- Licht) zur Beseitigung der Elektronen gelöscht. Das UV-Licht erhöht die Energie der Elektronen, wodurch diese Elektronen in die umgebenden Oxidschichten eindringen können.
Somit verwendet die Frohman-Bentchkowsky-Zelle eine p-Kanal-MOS- Vorrichtung, um Elektronen auf das Floating-Gate 24 zu injizieren (was im Gegensatz zu früheren EPROM-Vorrichtungen steht, die eine n-Kanal-MOS- Vorrichtung verwenden, um Elektronen auf das Floating-Gate 24 zu injizieren).
Obwohl einige der ersten EPROMs, die von IntelTM verkauft wurden, auf der Frohmann-Bentchkowsky-Zelle basierten, wurde die Zelle bald durch andere Zellenstrukturen ersetzt und ist seitdem in relative Vergessenheit geraten.
Nachteilig dabei ist, daß die Frohmann-Bentchkowsky-EPROM-Zelle herkömmlicherweise durch Anlegen von Spannungen an den Drain und das Substrat, die ausreichen, um den Lawinendurchbruch zu induzieren, programmiert wird.
Aufgabe der Erfindung ist es, ein Verfahren nach dem Oberbegriff des Anspruchs 1 schaffen, bei dem auf ein Steuergate zum Injizieren von Ladungsträgern in das Floating-Gate verzichtet werden kann, wodurch eine Speicherzelle mit einer geringeren Abmessung ermöglicht wird, und die Speicherzelle zudem weniger aufwendig hergestellt werden kann.
Die Aufgabe wird entsprechend dem kennzeichnenden Teil des Anspruchs 1 gelöst.
Dadurch ist es möglich, die an den Drain-Bereich, den Source-Bereich und das Halbleitermaterial angelegten Spannungen so zu wählen, daß dieses zu einer Überlappung der Verarmungsgebiete im Drain/Halbleitermaterial-Übergang sowie Source/Halbleitermaterial-Übergang führt, wobei die heißen Substratladungsträger zwischen dem Drain- und dem Source-Bereich erzeugt werden und sich ohne ein mit Spannung beaufschlagtes Steuergate auf dem darüber befindlichen Floating- Gate sammeln, nachdem sie die Gateoxidschicht durchdrungen haben.
Ein weiterer Vorteil bei der Injizierung heißer Substratelektronen in das Floating- Gate gegenüber der Verwendung des Lawineneffekts besteht darin, daß die Frohmann-Bentchkowsky-EPROM-Zelle mit CMOS-kompatiblen Spannungen programmierbar ist.
Die Vorteile der Erfindung werden besser verständlich unter Bezugnahme auf die folgende genaue Beschreibung und die beigefügte Zeichnung, die eine erläuternde Ausführung angeben, in der die Prinzipien der Erfindung zur Anwendung kommen.
Weitere Ausgestaltungen der Erfindung sind der nachfolgenden Beschreibung und den Unteransprüchen zu entnehmen.
Die Erfindung wird nachstehend anhand eines in den beigefügten Abbildungen dargestellten Ausführungsbeispiels näher erläutert.
Fig. 1 ist eine Querschnittsansicht zur Erläuterung einer CMOS-Logikschaltung.
Fig. 2 ist ein Graph, der eine Reihe von Programmierspannungen in Abhängigkeit von den physikalischen Floating-Gate-Längen in bezug auf die CMOS- Logikschaltung nach Fig. 1 zeigt.
Fig. 3 ist eine Querschnittsansicht, die eine Frohmann-Bentchkowsky-EPROM- Speicherzelle zeigt.
Die Frohmann-Bentchkowsky-EPROM-Zelle nach Fig. 3 wird durch Anlegen von Vorspannungen an die Wanne 14, den Source-Bereich 16 und den Drain-Bereich 18, die ausreichen, um Löcher zu induzieren, die vom Source-Bereich 16 zum Drain-Bereich 18 mit ausreichender kinetischer Energie fließen, um mit dem Gitter ionisierende Kollisionen zu haben, und nicht ausreichen, um einen Lawinendurchbruch am Drain-Wannen-Übergang zu induzieren, programmiert.
Die Löcher fließen vom Source-Bereich 16 zum Drain-Bereich 18, wenn der Verarmungsbereich, der dem entgegengesetzt vorgespannten Drain/Wannen- Übergang zugeordnet ist, mit dem Verarmungsbereich, der dem Source/Wannen- Übergang zugeordnet ist, überlappt oder sich über diesen erstreckt.
Wenn die Drain- und Source-Verarmungsbereiche überlappen, was als Durchgriff bekannt ist, reduziert das elektrische Feld zwischen Drain und Source die Potentialenergiesperre am Source/Wannen-Übergang. Die reduzierte Potentialenergiesperre ermöglicht ihrerseits, daß die Löcher im Source-Bereich 18 die Sperre überwinden, wodurch zwischen der Oberfläche der Vorrichtung vom Source-Bereich 16 zum Drain-Bereich 18 Löcher fließen können.
Wenn die Löcher, die in den Drain-Bereich 18 fließen, heiß sind, haben die Löcher ionisierende Kollisionen mit dem Gitter, die heiße Substratelektronen bilden. Einige der heißen Substratelektronen dringen ihrerseits in die Gateoxidschicht 22 ein und sammeln sich am Floating-Gate 24. Da die meisten der heißen Substratelektronen direkt unter dem Floating Gate 24 und nicht am Drain/Wannen- Übergang gebildet werden, ist die Programmierung gemäß der Erfindung wirksamer als die bekannte Lawinendurchbruch-Programmierung.
Ob sich der Verarmungsbereich, der dem entgegengesetzt vorgespannten Drain/Wannen-Übergang zugeordnet ist, über den Source/Wannen- Verarmungsbereich erstreckt oder mit diesem überlappt und ob die Löcher "heiß" werden, wenn sie zum Drain-Bereich 18 fließen, d. h., ob die Löcher genügend kinetische Energie besitzen, um ionisierende Kollisionen mit dem Gitter zu haben, hängt von der Wannendotierstoffkonzentration, der effektiven Kanallänge und den an die Wanne 14, den Source-Bereich 16 und den Drain-Bereich 18 angelegten Spannungen ab.
Herkömmlicherweise besitzen Halbleiterwannen typischerweise eine n- Dotierstoffkonzentration im Bereich von 1.1016 bis 1.1018 Atome/cm3 für Vorrichtungen, die auf einem 0,35 µ-Entwurfsmaß basieren, und 1.1016 bis 1.1019 Atome/cm3 für Vorrichtungen, die auf einem 0,25 µ-Entwurfsmaß basie­ ren, wobei die höchsten Konzentrationen gewöhnlich in der Nähe der Siliciumoxid-Grenzfläche gefunden werden.
(Wie oben erwähnt worden ist, können Source- und Drain- Bereiche 16 und 18 abwechselnd im Substrat anstatt in einer Wanne gebildet sein. Halbleitersubstrate besitzen typischer­ weise eine n-Dotierstoffkonzentration im Bereich von 1.1016 bis 1.1018 Atome/cm3 für Vorrichtungen, die auf einer 0,35 µ-Entwurfsmaßn basieren, und 1.1016 bis 1.1019 Atome/cm3 für Vorrichtungen, die auf einer 0,25 µ- Entwurfsmaß basieren, wobei die höchsten Konzentrationen normalerweise in der Nähe der Siliciumoxid-Grenzfläche gefunden werden.)
Die Erhöhung der Dotierstoffkonzentration über diese her­ kömmlichen Pegel reduziert die Stärke des elektrischen Feldes zwischen Drain und Source und die Durchbruchspannung des Drain/Substrat-Übergangs. Somit verwendet die Zelle 10 zweckmäßig herkömmliche Substrat- und Wannen-Dotierstoffkon­ zentrationen.
Herkömmliche Source- und Drainbereiche besitzen ihrerseits typischerweise eine p-Dotierstoffkonzentration im Bereich von 1.1019 bis 1.1021 Atome/cm3 für Vorrichtungen, die auf einem 0,35 µ-Entwurfsmaß basieren, und von 1.1019 bis 1.1021 Atome/cm3 für Vorrichtungen, die auf einem 0,25 µ- Entwurfsmaß basieren. Im Ergebnis beträgt für einen herkömmlich dotierten p-Drainbereich, der in einem herkömm­ lich dotierten n-Substrat ausgebildet ist, die typische Drain/Wannen-Durchbruchspannung ungefähr 6 bis 12 Volt, was von den Besonderheiten der verwendeten Technologie abhängt.
Was die effektive Kanallänge betrifft, so ist die Kanallänge durch die physikalische Gatelänge definiert und die effektive Kanallänge durch den Betrag der seitlichen Diffusion definiert, die nach der Ausbildung der Source- und Drain-Bereiche 18 auftritt.
Für einen gegebenen Fertigungsprozeß ist der Betrag der seitlichen Diffusion, der verhältnismäßig gering ist, annä­ hernd konstant. Obwohl daher die effektive Kanallänge klei­ ner als die physikalische Gatelänge ist, ist die effektive Kanallänge durch die physikalische Gatelänge definiert.
Die Zelle 10 ist so ausgebildet, daß sie eine physikalische Gatelänge besitzt, die heißen Durchgreiflöchern ermöglicht, vom Source-Bereich 16 zum Drain-Bereich 18 zu fließen, wenn die Drain/Source-Spannung geringer als die Drain/Wannen- Durchbruchspannung ist.
Als allgemeine Regel gilt, daß Vorrichtungen mit kürzerem Kanal, z. B. 0,25- und 0,35 µ-Vorrichtungen höhere Substrat­ dotierstoffdichten und flachere Übergänge als Vorrichtungen mit längerem Kanal verwenden, wodurch die Source- und Drain- Übergänge abrupter sind. Diese abrupten Übergänge reduzieren die Übergangsdurchbruchspannungen, während eine höhere Kanaldotierstoffkonzentration die Spannung erhöht, die für die Induzierung eines Durchgriffs erforderlich ist. Die Abnahme der Gatelänge beeinflußt den Übergangsdurchbruch nicht, sie reduziert jedoch die Spannung, die für die Indu­ zierung des Durchgriffs erforderlich ist, in hohem Maß.
Daher wird in bezug auf die Vorspannungen an den Drain 18 das Massepotential angelegt, während an die Wanne 14 und an die Source 16 eine positive Programmierspannung angelegt wird, die ausreicht, um Löcher zu induzieren, die vom Source-Bereich 16 zum Drain-Bereich 18 mit ausreichender kinetischer Energie fließen, um ionisierende Kollisionen mit dem Gitter zu haben, und die nicht ausreicht, um einen Lawinendurchbruch am Drain/Wannen-Übergang zu induzieren.
Bei einer physikalischen Gatelänge von 0,35 µ, die auf einem 0,35 µ-Entwurfsmaß oder einer -Technologie (und herkömmlichen Dotierstoffkonzentrationen für die Wanne, die Source und den Drain) basiert, werden Löcher, die vom Source-Bereich 16 zum Drain-Bereich 18 fließen, heiß, wenn die an die Wanne 14 und den Source-Bereich 16 angelegte Spannung ungefähr 5,75 Volt ist.
Ebenso werden bei einer physikalischen Gatelänge von 0,25 µ, die auf einem 0,25 µ-Entwurfsmaß oder einer -Technologie (und herkömmlichen Dotierstoffkonzentrationen für die Wanne, die Source und den Drain) basiert, Löcher, die vom Source- Bereich 16 zum Drain-Bereich 18 fließen, heiß, wenn die an die Wanne 14 und den Source-Bereich 16 angelegte Spannung ungefähr 4,5 Volt ist.
Weiterhin kann das Massepotential abwechselnd an die Wanne 14 und an die Source 16 angelegt werden, während an den Drain 18 eine negative Programmierspannung angelegt wird, die ausreicht, um Löcher zu induzieren, die vom Source- Bereich 16 zum Drain-Bereich 18 mit ausreichender kineti­ scher Energie fließen, um ionisierende Kollisionen mit dem Gitter zu haben, und die nicht ausreicht, um einen Lawinen­ durchbruch am Drain/Wannen-Übergang zu induzieren.
Ferner müssen die Spannungen, die an die Wanne 14 und an den Source-Bereich 16 angelegt werden, nicht gleich sein. Die an den Source-Bereich 16 angelegte Spannung kann niedriger als die an die Wanne 14 angelegte Spannung sein, wodurch der Source/Wannen-Übergang umgekehrt vorgespannt wird, die an den Source-Bereich 16 angelegte Spannung kann jedoch auch größer als die an die Wanne 14 angelegte Spannung sein, wodurch der Source/Wannen-Übergang in Vorwärtsrichtung vorgespannt wird. Eine Vorwärtsvorspannung von nicht mehr als ungefähr 0,7 Volt sollte die Lochinjektion in den Verarmungsbereich erhöhen und könnte den Programmierwirkungsgrad erhöhen.
Somit werden heiße Durchgreiflöcher, die bei Spannungen erzeugt werden, die erheblich niedriger als die für den Durchbruch des Drain/Wannen-Übergangs erforderlichen Span­ nungen sind, verwendet, um Elektronen auf das Floating-Gate 24 zu injizieren.
Die Zelle 10 ist in eine herkömmliche CMOS-Logikschaltung unter Verwendung einer physikalischen Gatelänge, die kleiner als die physikalische Gatelänge der MOS-Transistoren in der CMOS- Schaltung ist, integrierbar. (In derzeitigen CMOS- Prozessen sind die physikalischen Gatelängen für NMOS und PMOS typischerweise gleich).
Fig. 1 zeigt eine Querschnittsansicht, die eine CMOS-Logik­ schaltung 100 veranschaulicht, die einen PMOS-Transistor 120 und eine Frohmann-Bentchkowsky-EPROM-Zelle 140, die in einer n-Wanne 114 ausgebildet sind, und einen NMOS-Transistor 160, der in einer p-Wanne 116 ausgebildet ist, enthält. Weiterhin sind die n-Wanne 114 und die p-Wanne 116 in einem p-Substrat 112 ausgebildet.
(Obwohl die Schaltung 100 so beschrieben wird, daß sie in einer Doppelwanne ausgebildet ist, die eine n-Wanne 114 und eine p-Wanne 116 enthält, kann die Schaltung 100 alternativ auch in einer einzigen Wanne ausgebildet sein, wobei der Transistor/die Zelle 120 bzw. 140 oder der Transistor 160 direkt im Substrat ausgebildet ist.)
Wie weiterhin in Fig. 1 gezeigt ist, besitzen der Transistor 120 und die Zelle 140 jeweils beabstandete p-Source/p-Drain- Bereiche 122/124 bzw. 142/144, die in der n-Wanne 114 ausge­ bildet sind, während der Transistor 160 voneinander beabstandete n-Source/n-Drain-Bereiche 162 und 164 enthält, die in der p-Wanne 116 ausgebildet sind.
(Die p-Source/p-Drain-Bereiche 122/124 bzw. 142/144 sind in Fig. 1 so gezeigt, daß sie PLDD-Bereiche 122'/124' bzw. 142'/144' enthalten, während die n-Source/n-Drain-Bereiche 162 und 164 so gezeigt sind, daß sie NLDD-Bereiche 162' und 164' enthalten. Alternativ können auch Halo-LDD-Strukturen verwendet werden.)
Weiterhin besitzen der Transistor 120, die Zelle 140 und der Transistor 160 jeweils einen Kanalbereich 126, 146 bzw. 166, der zwischen den Source- und Drain-Bereichen 122/124, 142/144 bzw. 162/164 definiert ist.
Ferner besitzen der Transistor 120, die Zelle 140 und der Transistor 160 jeweils eine Gateoxidschicht 128, 148 bzw. 168, die über dem Kanalbereich 126, 146 bzw. 166 ausgebildet sind, und ein Gate 130, 150 bzw. 170, das über der Gateoxid­ schicht 128, 148 bzw. 168 ausgebildet ist. Weiterhin sind längs der Seitenwände der Gates 130, 150 bzw. 170 Oxidab­ standshalter 132, 152 bzw. 172 ausgebildet.
Herkömmlicherweise definiert das Entwurfsmaß oder die Prozeß-Technologie, die für die Bildung der MOS-Transistoren verwendet werden, eine minimale physikalische Gatelänge. Die minimale physikalische Gatelänge ist nicht die kleinste Strukturgröße, die photolithographisch erhalten werden kann, sie ist jedoch die kleinste Strukturgröße, die unter der Regel für CMOS-Vorrichtungen zulässig ist.
Somit definiert beispielsweise ein 0,35 µ-Entwurfsmaß oder eine -Prozeßtechnologie eine minimale physikalische Gatelänge von 0,35 µ für die NMOS-Transistoren. In ähnlicher Weise definiert ein 0,25 µ-Entwurfsmaß oder eine -Prozeßtechnologie eine minimale physikalische Gatelänge von 0,25 µ für die NMOS-Transistoren. Im Ergebnis wird die minimale physikalische Gatelänge gewöhnlich dazu verwendet, die Entwurfsmaß oder die Prozeßtechnologie, die für die Bildung der MOS-Transistoren verwendet wird, zu identifizieren.
Fig. 2 zeigt einen Graphen, der eine Reihe von Program­ mierspannungen in Abhängigkeit von den physikalischen Floating-Gate-Längen gemäß der Erfindung veranschaulicht. Wie in Fig. 2 gezeigt ist, werden bei einer physikalischen Floating-Gate-Länge von 0,25 µ, die auf einem 0,35 µ- Entwurfsmaß oder einer -Prozeßtechnologie (und herkömmlichen Dotierstoffkonzentrationen für die Wanne, die Source und den Drain) basieren, Löcher, die vom Source-Bereich 142 zum Drain-Bereich 144 fließen, heiß, wenn der Drain 144 mit Masse verbunden ist und die an die n-Wanne 114 und den Source-Bereich 142 angelegte Spannung ungefähr 3,5 Volt beträgt.
CMOS-Vorrichtungen, die mit einem 0,35 µ-Entwurfsmaß gefertigt sind, verwenden herkömmlicherweise eine Leistungs­ versorgung mit einer Durchschnittsspannung von 3,3 Volt und einer maximalen Spannung von 3,6 Volt. Durch Verkürzen der physikalischen Gatelänge der Zelle 140 (wodurch auch die Ka­ nallänge verkürzt wird) in bezug auf das Entwurfsmaß oder die Prozeßtechnologie kann die Zelle 140 mit der vorhandenen CMOS-Leistungsversorgung programmiert werden.
Ferner beträgt bei einem 0,35 µ-Entwurfsmaß die maximale Nennspannung, die die maximale Spannung ist, die für eine kurze Zeitperiode angelegt werden kann, ohne die Vorrichtung zu zerstören, ungefähr 4,6 Volt. Falls somit 4,5 Volt von einer externen oder anderen Leistungsversorgung erhalten werden können, kann die Zelle 140 mit einer physikalischen Gatelänge ausgebildet sein, die nur etwas geringer als das Entwurfsmaß, z. B. ungefähr 0,30 µ ist.
In ähnlicher Weise werden in einer Extrapolation von Fig. 2 bei einer physikalischen Gatelänge von 0,15 µ, die auf einem 0,25 µ-Entwurfsmaß oder einer -Prozeßtechnologie (und herkömmlichen Dotierstoffkonzentrationen für die Wanne, die Source und den Drain) basiert, Löcher, die vom Source- Bereich 142 zum Drain-Bereich 144 fließen, heiß, wenn die an die Wanne 114 und an den Source-Bereich 142 angelegte Spannung ungefähr 2,7 Volt beträgt.
CMOS-Vorrichtungen, die mit einem 0,25 µ-Entwurfsmaß gefertigt sind, verwenden herkömmlicherweise eine Leistungs­ versorgung mit einer Durchschnittsspannung von 2,5 Volt, einer maximalen Spannung von ungefähr 2,75 Volt und einer maximalen Nennspannung von 3,25 Volt. Durch Verkürzen der physikalischen Gatelänge in bezug auf das Entwurfsmaß kann somit die Zelle 140 durch Spannungen programmiert werden, die die maximale Nennspannung für das Entwurfsmaß nicht übersteigen.
Weiterhin ist die Frohmann-Bentchkowsky-EPROM-Zelle in einen Standard-CMOS-Fertigungsprozeß ohne zusätzliche Prozeß­ schritte integrierbar. Die Zelle unterscheidet sich von einem herkömmlichen CMOS-Transistor hauptsächlich dadurch, daß die physikalische Gatelänge kürzer ist (und das Gate elektrisch isoliert ist).

Claims (6)

1. Verfahren zum Injizieren von Ladungsträgern in ein Floating-Gate (150) einer Speicherzelle, die in einem Halbleitermaterial eines ersten Leitfähigkeitstyps ausgebildet ist und beabstandete Source- und Drain-Bereiche (142, 144) eines zweiten Leitfähigkeittyps, die im Halbleitermaterial (114) ausgebildet sind, einen Kanalbereich (146), der zwischen den Source- und Drain- Bereichen (142, 144) im Halbleitermaterial (114) definiert ist, eine Gateoxidschicht (148), die über dem Kanalbereich (146) gebildet ist, das Floating-Gate (150), das über der Gateoxidschicht (148) gebildet ist, und eine Isoliermaterialschicht, die über dem Floating-Gate (150) gebildet ist und zusammen mit der Gateoxidschicht (148) das Floating-Gate (150) vollständig umschließt, umfaßt, wobei eine erste Spannung an das Halbleitermaterial (114), eine zweite Spannung an die Source (142) und eine dritte Spannung an den Drain (144) angelegt wird, wobei die dritte Spannung gleich oder größer als die Spannung ist, die erforderlich ist, um Löcher zu induzieren, die vom Source-Bereich (142) zum Drainbereich (144) fließen und soviel kinetische Energie aufweisen, daß sie durch Stoß-Ionisation heiße Substratelektronen erzeugen, die auf das Floating-Gate (150) injiziert werden, wobei die dritte Spannung niedriger ist als eine Spannung, die erforderlich ist, um einen Lawinendurchbruch am Drain/Halbleitermaterial-Übergang zu induzieren, dadurch gekennzeichnet, daß das von der Isoliermaterialschicht umschlossene Floating-Gate (150) die Speicherzelle nach oben räumlich begrenzt und durch die angelegten Spannungen ein Verarmungsgebiet eines Source/Halbleitermaterial- Übergangs mit einem Verarmungsgebiet des Drain/Halbleitermaterial-Übergangs überlappt wird, wobei die Substratelektronen unter dem Floating-Gate (150) zwischen dem entsprechenden Drain- und Source-Bereich (144, 142) erzeugt werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste und die zweite Spannung gleich sind.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die erste und die zweite Spannung gleich dem Masse­ potential sind.
4. Verfahren nach Anspruch 2 oder 3, dadurch gekenn­ zeichnet, daß die dritte Spannung das Massepotential ist.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die erste Spannung größer als die zweite Spannung ist.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das Halbleitermaterial ein Substrat ist.
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