DE19927579A1 - Bus system for transferring data between multiple subscriber stations uses a serial bus with data clock buses connected to individual subscriber stations via data transmitters/receivers and clock impulse transmitters. - Google Patents
Bus system for transferring data between multiple subscriber stations uses a serial bus with data clock buses connected to individual subscriber stations via data transmitters/receivers and clock impulse transmitters.Info
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Abstract
Description
Die Erfindung geht aus von einem Bussystem zur Übertragung von Daten zwischen einer Mehrzahl von Teilnehmerstationen, umfassend einen seri ellen Bus, welcher einen Datenbus und einen Clockbus umfaßt, an welche die einzelnen Teilnehmerstationen über Datensender und/oder Clockim pulssender bzw. Datenempfänger und/oder Clockimpulsempfänger angeschlossen sind, wo bei sich der Datenbus und der Clockbus im Ruhezustand potentialmäßig auf einem vorgegebenen logischen Niveau befinden und das logische Niveau ändern, sobald eine der Teilnehmerstationen über ihren Datensender und/ oder ihren Clockimpulssender zu senden beginnt.The invention is based on a bus system for the transmission of data between a plurality of subscriber stations, comprising a seri ellen bus, which comprises a data bus and a clock bus, to which the individual subscriber stations via data transmitter and / or Clockim pulse transmitter or data receiver and / or clock pulse receivers are connected where the data bus and the clock bus are idle potential at a given logical level and change the logical level as soon as one of the subscriber stations via their data transmitter and / or starts sending your clock pulse transmitter.
Ein solches Bussystem ist in Form eines sog. IIC-Bus z. B. aus der Druckschrift EP-A1- 0 051 332 bekannt.Such a bus system is in the form of a so-called IIC bus e.g. B. from EP-A1-0 051 332.
Die Erfindung betrifft weiterhin ein Verfahren zum Betrieb eines solchen Bussystems.The invention further relates to a method for Operation of such a bus system.
Als Ersatz von herkömmlichen bis zu 96 oder mehr Einzelleitungen umfassenden Adress- und Datenlei tungen auf Leiterplatten, die aus Gründen der elek tromagnetischen Verträglichkeit (EMV) zunehmend problematisch werden, ist in der eingangs genannten Druckschrift bereits ein sog. serieller IIC-Bus vor geschlagen worden, bei dem der Datenaustausch und die Synchronisation zwischen einer Vielzahl von Teil nehmerstationen, die als Master und/oder als Slave arbeiten können, über nur zwei Einzelleitungen, näm lich eine Datenleitung und eine Clockleitung, er folgen. Die beiden Leitungen sind dabei über Wider stände auf ein positives Potential gelegt, welches logisch "Eins" entspricht und werden in den Teil nehmerstationen zur Übertragung von Informationsbits mittels geschalteten FETs wahlweise auf Masseniveau (logisch "Null") gezogen. Die Teilnehmerstationen sind auf diese Weise über den Bus senderseitig zu einer logischen "wired AND"-Schaltung verknüpft.As a replacement for conventional up to 96 or more Address and data lines with individual lines on PCBs, which for reasons of elec tromagnetic compatibility (EMC) increasingly become problematic is in the above A so-called serial IIC bus in which the data exchange and the Synchronization between a variety of part slave stations acting as master and / or as slave can work over only two individual lines, näm Lich a data line and a clock line, he consequences. The two lines are over contra would be placed on a positive potential, which logically corresponds to "one" and are in the part station for the transmission of information bits by means of switched FETs optionally at mass level (logical "zero"). The subscriber stations are in this way via the bus on the transmitter side a logical "wired AND" circuit.
Der bekannte IIC-Bus ist jedoch mit verschiedenen
Nachteilen behaftet bzw. wirft verschiedene Probleme
auf:
However, the known IIC bus has various disadvantages or poses various problems:
- - Die Buskapazität erhöht sich mit jedem Teilnehmer; die Gesamtkapazität der Teilnehmer darf 400 pF nicht überschreiten und ist dadurch räumlich be grenzt (größenordnung Leiterplatte);- The bus capacity increases with each participant; the total capacity of the participants is 400 pF not exceed and is thereby spatially borders (order of magnitude circuit board);
- - die Grenzfrequenz ist derzeit höchstens mit 400 kHZ spezifiziert;- The cut-off frequency is currently at most 400 kHz specified;
- - der IIC-Bus ist wegen seiner unsymmetrischen Aus gänge nicht sehr störsicher gegen elektromagne tische Einflüsse;- The IIC bus is off due to its asymmetrical gears are not very immune to electromagnetic interference table influences;
- - die Stromaufnahme ändert sich beim Umschalten zwischen logisch "Null" und logisch "Eins", was zu einer "Verseuchung" der Stromversorgung führt.- the current consumption changes when switching between logical "zero" and logical "one" what leads to a "contamination" of the power supply.
Es ist daher Aufgabe der vorliegenden Erfindung, ein Bussystem anzugeben, welches diese Nachteile vermeidet, bei geringem Stromverbrauch eine hohe Übertragungsrate ermöglicht und gleichzeitig bei vereinfachtem Layout platzsparend und hochintegrierbar realisiert werden kann, sowie ein Verfahren zu dessen Betrieb anzugeben. It is therefore an object of the present invention To specify the bus system which avoids these disadvantages, a high transmission rate with low power consumption enables and at the same time with a simplified layout space-saving and highly integrable can, as well as specify a method for its operation.
Diese Aufgabe wird durch die in Anspruch 1 gekenn zeichneten Merkmale gelöst.This object is characterized by the one in claim 1 features resolved.
Hierzu ist vorgesehen, daß der Datenbus und der Clock bus jeweils als symmetrische Zweidrahtleitung mit zwei Datenleitungen bzw. Clockleitungen ausgebildet ist, daß sich die Leitungen im Ruhezustand auf dem Niveau logisch "Null" befinden, und daß der Anschluß der Daten sender bzw. Clockimpulssender der Teilnehmerstationen an die Leitungen über die offenen Emitter einer in ECL- Technik (ECL = Emitter Coupled Logic) aufgebauten Schaltung erfolgt.For this purpose, it is provided that the data bus and the clock bus are each designed as a symmetrical two-wire line with two data lines or clock lines, that the lines are in the idle state at the logic "zero" level, and that the connection of the data transmitter or clock pulse transmitter Subscriber stations to the lines via the open emitters of a circuit built in ECL technology (ECL = E middle C oupled L ogic).
Durch die Signalübertragung über Zweidrahtleitungen ergibt sich eine hohe Störsicherheit. Durch die ECL- Technik ist die Buskapazität gering und unabhängig von der Teilnehmerzahl, so daß sich hohe Grenzfre quenzen realisieren lassen. Der Stromverbrauch ist in der ECL-Technik oberhalb 40 MHz geringer als z. B. bei CMOS. Darüber hinaus läßt sich eine bereits vor handen Netzwerkverkabelung ausnutzen und leicht von der elektrischen auf die optische Signalübertragung übergehen (Vierfarben-Technik oder vier diskrete LWL).Through signal transmission over two-wire lines there is a high level of interference immunity. Through the ECL Technology, the bus capacity is low and independent of the number of participants, so that high Grenzfre let sequences be realized. The electricity consumption is in ECL technology above 40 MHz less than e.g. B. at CMOS. In addition, one can already use network cabling and easily the electrical to the optical signal transmission pass over (four-color technique or four discrete LWL).
Eine bevorzugte Ausführungsform des erfindungsgemäßen Bussystems zeichnet sich dadurch aus, daß die Daten sender und die Clockimpulssender jeweils mit einem nicht-invertierenden ersten Ausgang an die eine der Datenleitungen bzw. Clockleitungen und mit einem in vertierenden Ausgang an die zweite der Datenleitungen bzw. Clockleitungen angeschlossen sind, und daß die Datenleitungen und Clockleitungen jeweils einzeln über Widerstände an eine Bezugsspannung angeschlossen sind, welche die Leitungen im Ruhezustand auf dem Niveau logisch "Null" hält.A preferred embodiment of the invention Bus systems are characterized in that the data transmitters and the clock pulse transmitters each with one non-inverting first output to one of the Data lines or clock lines and with an in vertical output to the second of the data lines or clock lines are connected, and that the Data lines and clock lines each individually connected to a reference voltage via resistors are the lines at rest on the Logically level "zero" holds.
Durch diese Differenzsignalübertragung ändert sich die Stromaufnahme beim Umschalten nicht.This difference signal transmission changes the current consumption when switching is not.
Wenn das erfindungsgemäße Bussystem gemäß einer weiteren bevorzugten Ausführungsform in Streifen leitertechnik ausgeführt ist, lassen sich ohne weiteres Grenzfrequenzen von über 1 GHz erreichen.If the bus system according to the invention another preferred embodiment in strips ladder technology can be implemented without reach further limit frequencies of over 1 GHz.
Das erfindungsgemäße Betriebsverfahren zeichnet sich dadurch aus, daß auf dem Datenbus Daten durch Um schalten des Datensignals zwischen logisch "Null" und logisch "Eins" auf den Datenleitungen jeweils nur in den Zeitabschnitten übertragen werden, in denen sich das Clocksignal auf den Clockleitungen auf logisch "Eins" befindet.The operating method according to the invention stands out characterized in that data on the data bus by Um switch the data signal between logic "zero" and logical "one" on the data lines only in the periods in which are transferred the clock signal on the clock lines to logical "One" is located.
Eine bevorzugte Ausführungsform des erfindungsgemäßen Betriebsverfahrens ist dadurch gekennzeichnet, daß beim nahezu zeitgleichen Starten zweier Master im Zuge eines Schiedsgerichtsverfahrens (Arbitration) demjenigen Master die Sendeerlaubnis erteilt wird, welcher nach Ablauf der Startbedingung sich als erster auf logisch "Eins" befindet.A preferred embodiment of the invention Operating procedure is characterized in that when starting two masters in the same time Arbitration proceedings the master is granted transmission permission, which is the first after the start condition has expired is logically "one".
Durch diese Arbitration auf Bitebene wird selbst bei Kollision der Daten verschiedener Sender immer ein Datum übertragen. Weiterhin reicht z. B. ein UND- Gatter aus, um festzustellen, welcher Master die Arbitration verloren hat, was eine wenig aufwendige Integration erlaubt.This bit-level arbitration will even at Collision of data from different transmitters always on Transfer date. Furthermore, z. B. an AND Gates to determine which master is the Arbitration has lost, which is a little expensive Integration allowed.
Weitere Ausführungsformen ergeben sich aus den ab hängigen Ansprüchen.Further embodiments result from the pending claims.
Die Erfindung soll nachfolgend anhand von Ausführungs beispielen im Zusammenhang mit den Zeichnungen näher erläutert werden. Es zeigenThe invention is based on execution examples in connection with the drawings are explained. Show it
Fig. 1 im Ausschnitt ein bevorzugtes Ausführungsbei spiel für ein Bussystem nach der Erfindung mit zwei beispielhaften Teilnehmerstationen, Fig. 1 in the cut a preferred Ausführungsbei game for a bus system according to the invention with two exemplary subscriber stations,
Fig. 2 die Signalverläufe auf der Datenleitung und der Clockleitung bei einer normalen Signal übertragung auf dem Bussystem nach Fig. 1, Fig. 2 shows the waveforms of the data line and the clock line in a normal signal transmission on the bus system of FIG. 1,
Fig. 3 die zu Fig. 2 entsprechenden Signalverläufe beim Beginn, während und beim Ende einer Signalübertragung, Fig. 3, corresponding to FIG. 2, waveforms at the beginning, during and at the end of a signal transmission,
Fig. 4 die zu Fig. 2 entsprechenden Signalverläufe eines vollständigen Datenaustausches zwischen zwei Teilnehmerstationen, Fig. 4, corresponding to Fig. 2 waveforms of a complete data exchange between two subscriber stations,
Fig. 5 die Signalverläufe bei der Arbitration zwischen zwei gleichzeitig beginnenden Mastern, und Fig. 5 shows the waveforms in the arbitration between two masters starting simultaneously, and
Fig. 6 eine beispielhafte Schaltung eines Microcon trollers mit dem Bussystem nach der Erfindung. Fig. 6 shows an exemplary circuit of a Microcon trollers with the bus system according to the invention.
In Fig. 1 ist im Ausschnitt ein bevorzugtes Aus führungsbeispiel für ein Bussystem nach der Erfindung mit zwei beispielhaften Teilnehmerstationen darge stellt. Das Bussystem 100 umfaßt einen Bus 10, der unterteilt ist in einen Datenbus 11 und einen Clock bus 12. Der Datenbus 11 ist als Zweidrahtleitung aus gebildet und besteht aus zwei Datenleitungen 11a und 11b. Der Clockbus 12 ist ebenfalls als Zweidraht leitung ausgebildet und besteht aus zwei Clocklei tungen 12a und 12b. Jede der Datenleitungen 11a, b und Clockleitungen 12a, b ist über einen Widerstand R1, . . ., R4 an eine Bezugsspannung -V (von z. B. -5,2 V) angeschlossen. Die Widerstände R1, . . ., R4 sind in ihrer Größe so gewählt, daß die jeweilige Leitung auf dem Potential-V liegt, wenn sie nicht durch einen Schaltvorgang in den angeschlossenen Teilnehmerstationen auf ein anderes Potential ge zogen wird.In Fig. 1 is a preferred exemplary embodiment from a bus system according to the invention with two exemplary subscriber stations Darge presents. The bus system 100 comprises a bus 10 , which is subdivided into a data bus 11 and a clock bus 12 . The data bus 11 is formed as a two-wire line and consists of two data lines 11 a and 11 b. The clock bus 12 is also formed as a two-wire line and consists of two clock lines 12 a and 12 b. Each of the data lines 11 a, b and clock lines 12 a, b is connected via a resistor R1,. . ., R4 connected to a reference voltage -V (e.g. of -5.2 V). The resistors R1,. . ., R4 are selected in size so that the respective line is at the potential V if it is not pulled to a different potential by a switching process in the connected subscriber stations.
An den Bus 10 sind zwei beispielhafte, gleich auge baute Teilnehmerstationen 13 und 14 angeschlossen. Jede der Teilnehmerstationen 13, 14 umfaßt eine zen trale Steuereinheit 15 bzw. 16 (z. B. einen Mikro prozessor oder dgl.), welche an entsprechenden Ein gängen rx bzw. rc die über den Bus 10 empfangenen Daten bzw. Clockimpulse verarbeitet und an ent sprechenden Ausgängen tx bzw. tc die über den Bus 10 zu übertragenen Daten bzw. Clockimpulse bereit stellt. Die Eingänge rx bzw. rc sind über Daten empfänger 17, 21 bzw. Clockimpulsempfänger 18, 22 an den Datenbus 11 bzw. Clockbus 12 angeschlossen.Two exemplary subscriber stations 13 and 14 of identical construction are connected to the bus 10 . Each of the subscriber stations 13 , 14 comprises a central control unit 15 or 16 (for example a microprocessor or the like) which processes the data or clock pulses received via the bus 10 at corresponding inputs rx or rc and on corresponding outputs tx or tc provides the data or clock pulses to be transmitted via the bus 10 . The inputs rx and rc are connected to the data bus 11 and clock bus 12 via data receivers 17 , 21 and clock pulse receivers 18 , 22 .
Die Ausgänge tx bzw. tc sind über Datensender 19, 23 bzw. Clockimpulssender 20, 24 an den Datenbus 11 bzw. Clockbus 12 angeschlossen. Jeder der Sender 19, 20, 23, 24 ist dabei mit einem nicht-invertierenden Ausgang an eine der Daten- bzw. Clockleitungen (11b bzw. 12b) und mit einem invertierenden Ausgang an die jeweils andere der Daten- bzw. Clockleitungen (11a bzw. 12a) angeschlossen.The outputs tx and tc are connected to the data bus 11 and clock bus 12 via data transmitters 19 , 23 and clock pulse transmitters 20 , 24 . Each of the transmitters 19 , 20 , 23 , 24 has a non-inverting output on one of the data or clock lines ( 11 b or 12 b) and an inverting output on the other of the data or clock lines ( 11 a or 12 a) connected.
Der Bus 10 mit den angeschlossenen Teilnehmerstati onen 13, 14 bildet so eine logische "wired OR"- Schaltung: Der Daten- und der Clockbus befinden sich im Ruhezustand auf logisch "Null" und werden dann auf logisch "Eins" umgeschaltet, wenn wenigstens eine der Teilnehmerstationen auf der Senderseite von "0" auf "1" umschaltet. Diejenige Teilnehmer station, die eine Übertragung beginnt, übernimmt damit die Funktion eines Masters, die empfangende Teilnehmerstation die Funktion eines Slave. Es kön nen dabei im Bussystem mehrere Master vorhanden sein, die allerdings zu unterschiedlichen Zeiten senden müs sen, um Kollisionen zu vermeiden. Beim Umschalten auf dem Datenbus 11 wird die eine Datenleitung durch den aktiven Datensender des Masters von einem ersten Potential auf ein zweites Potential umgelegt, während die zweite Datenleitung von dem zweiten Potential auf das erste Potential umgelegt wird. Beim Zurückschalten kehrt sich dieser Vorgang um. Hierdurch wird eine symmetrische Belastung des Datenbus erreicht, so daß Störeinstrahlungen von außen minimiert und Rück wirkungen auf die Stromversorgung des Systems ver hindert werden. Dasselbe gilt für den Clockbus 12.The bus 10 with the connected subscriber stations 13 , 14 thus forms a logical “wired OR” circuit: the data bus and the clock bus are in the idle state at logic “zero” and are then switched to logic “one” if at least one of the subscriber stations on the transmitter side switches from "0" to "1". The subscriber station that starts a transmission takes over the function of a master, the receiving subscriber station the function of a slave. There may be several masters in the bus system, but they must send at different times to avoid collisions. When switching on the data bus 11 , the one data line is switched by the active data transmitter of the master from a first potential to a second potential, while the second data line is switched from the second potential to the first potential. This process is reversed when switching back. As a result, a symmetrical load on the data bus is achieved, so that interference from the outside is minimized and effects on the power supply of the system are prevented. The same applies to the clock bus 12 .
Der Signalverlauf über der Zeit t für eine normale Signalübertragung ist in Fig. 2 wiedergegeben. Das Clocksignal SC wechselt periodisch mit der Clockfre quenz zwischen logisch "Null" und logisch "Eins". Ein entsprechender Wechsel im Datensignal SD (Zeit punkt t0, t3) ist nur in den Zeitabschnitten (t2-t4) erlaubt, in denen sich das Clocksignal SC auf lo gisch "Eins" befindet. In den Zeitabschnitten (tl t2), in denen sich das Clocksignal SC auf logisch "Null" befindet, ist ein Wechsel im Datensignal SD bei einer normalen Übertragung nicht erlaubt, d. h. das Datensignal SD muß in diesem Zeitraum seinen eingenommenen Wert beibehalten.The signal curve over time t for normal signal transmission is shown in FIG. 2. The clock signal SC changes periodically with the clock frequency between logic "zero" and logic "one". A corresponding change in the data signal SD (time t0, t3) is only permitted in the time periods (t2-t4) in which the clock signal SC is at logic "one". In the time periods (t1 t2) in which the clock signal SC is at logic "zero", a change in the data signal SD is not permitted during normal transmission, ie the data signal SD must maintain its assumed value during this period.
Aufgrund dieser Festlegung kann auf einfache Weise eine Start- und Stoppbedingung für einen Über tragungsvorgang definiert werden, wie dies in Fig. 3 veranschaulicht ist: Wenn auf dem Bus 10, ausgehend vom Ruhezustand, zunächst das Datensignal SD von "0" auf "1" wechselt, während das Clocksignal SC auf "0" gehalten wird, bedeutet dies für das System eine Startbedingung 5 für eine Übertragung. Alle Teil nehmer am Bussystem können diese Startbedingung 5 detektieren und wissen dann, daß ein Teilnehmer als Master eine Übertragung beginnen will. Andere Teil nehmer, die ebenfalls die Masterfunktion übernehmen können, verzichten dann auf eine eigene Übertragung, bis der Bus wieder frei ist. Nachdem die Datenüber tragung im (schraffiert eingezeichneten) Datenüber tragungsbereich 25 stattgefunden hat, wird auf dem Bus 10 eine Stoppbedingung P erzeugt, die anzeigt, daß die aktuelle Übertragung beendet und der Bus wieder frei ist. Bei dieser Stoppbedingung P wird zunächst das Clocksignal SC auf "0" gesetzt und ge halten. Dann wird das Datensignal SD von "1" auf "0" gesetzt.On the basis of this definition, a start and stop condition for a transmission process can be defined in a simple manner, as is illustrated in FIG. 3: If on the bus 10 , starting from the idle state, the data signal SD first changes from "0" to "1" changes while the clock signal SC is kept at "0", this means for the system a start condition 5 for a transmission. All participants in the bus system can detect this start condition 5 and then know that a participant wants to start a transmission as a master. Other participants who can also take over the master function then do without their own transmission until the bus is free again. After the data transfer has taken place in the (transfer area) data transfer area 25 , a stop condition P is generated on the bus 10 , which indicates that the current transfer has ended and the bus is free again. In this stop condition P, the clock signal SC is first set to "0" and held. Then the data signal SD is set from "1" to "0".
Ein vollständiger Übertragungszyklus zwischen zwei Teilnehmerstationen ist in Fig. 4 wiedergegeben. Nach der Startbedingung 5 überträgt ein Master an einen Slave innerhalb von neun Clocktakten 1-9 ein Daten wort. Nach dem neunten Clockimpuls beginnt die Antwort übertragung vom Slave zum Master innerhalb weiterer neun Clocktakte 1-9. Zwischen den beiden Übertragungen muß das Clocksignal SC möglicherweise auf "1" gehalten werden, wenn das Datensignal SD dort von "1" auf "0" wechselt, weil sonst fälschlicherweise ein Stoppbe dingung P signalisiert würde, und ein neuer Master durch eine eigene Übertragung die Rückantwort des ersten Slave stören würde.A complete transmission cycle between two subscriber stations is shown in FIG. 4. After the start condition 5 , a master transmits a data word to a slave within nine clock cycles 1-9 . After the ninth clock pulse, the response transmission from slave to master begins within a further nine clock cycles 1-9 . Between the two transmissions, the clock signal SC may have to be kept at "1" if the data signal SD changes there from "1" to "0", because otherwise a stop condition P would be incorrectly signaled, and a new master by its own transmission Reply of the first slave would interfere.
Wenn zufällig zwei Master innerhalb einer Zeitspanne, die zu kurz zur Signalisierung einer Startbedingung S ist, eine Übertragung beginnen, wird ein Schieds gerichtsverfahren (Arbitration) durchgeführt, aus dem einer der Master als Sieger hervorgeht und an schließend übertragen darf. Eine solche Arbitration kann anhand der Signalverläufe aus Fig. 5 erläutert werden: Wenn der eine Master ein erstes Datensignal D1 und der andere Master ein zweites Datensignal D2 aussendet, ergibt sich aufgrund der "wired OR"- Verdrahtung des Bussystems 100 ein resultierendes Datensignal SD, bei dem im dargestellten Beispiel die positive Flanke von D1 die Startbedingung und die negative Flanke von D2 den ersten Wechsel be stimmt. Der zweite Wechsel im Datensignal SD von "0" auf "1" zum Zeitpunkt t5 wird von der nächsten positiven Flanke von D2 bestimmt. Der zweite Master, der damit nach der Startbedingung zuerst auf logisch "1" ist, geht als Sieger aus der Arbitration hervor und darf senden.If two masters happen to start a transfer within a period of time that is too short to signal a start condition S, an arbitration procedure is carried out, from which one of the masters emerges as the winner and may then transfer. Such an arbitration can be explained on the basis of the signal profiles from FIG. 5: If one master sends a first data signal D1 and the other master sends a second data signal D2, the result is a resulting data signal SD due to the “wired OR” wiring of the bus system 100 , In the example shown, the positive edge of D1 determines the start condition and the negative edge of D2 determines the first change. The second change in the data signal SD from "0" to "1" at time t5 is determined by the next positive edge of D2. The second master, which is therefore at logical "1" after the start condition, emerges as the winner of the arbitration and may send.
Da beim vorliegenden Bussystem (ECL-Bus) immer ein Teilnehmer gewinnt, läßt sich für eine bestimmte Netzkonstellation für jeden Teilnehmer die längst mögliche Wartezeit bis zum Buszugriff angeben, ohne das (wie beim Token Ring Netz) Token vergeben werden müssen. Eine Blockierung des Netzes findet auch bei sehr hoher Auslastung nicht statt, d. h., es werden auch im Falle einer Kollision gültige Daten über tragen. So eignet sich dieses Netz auch für den Ein satz in Fahrstuhl-Steuerungen, wo z. B. der Sensor, der eine Hand in der schließenden Fahrstuhltür regi striert, in wenigen msec den Zugriff hat. Dieser Zu griff ließe sich zudem über die Adresse priorisieren.Since in the present bus system (ECL bus) always on Participant wins, can be for a specific Network constellation for every participant long ago specify possible waiting time until bus access, without that (as with the Token Ring network) tokens are issued have to. The network is also blocked at very high utilization does not take place, d. that is Valid data even in the event of a collision wear. So this network is also suitable for the one set in elevator controls, where z. B. the sensor, one hand in the closing elevator door regi str, has access in a few msec. This too handle could also be prioritized using the address.
Die Anwendungen des erfindungsgemäßen Bussystems liegen in den Bereichen, in denen Prozessoren sich mit der Peripherie und/oder mit anderen Prozessoren verbinden, wie z. B. ROMs, RAMs, A/D-Wandler, D/A- Wandler, Timer und I/O-Schaltungen. Ein Beispiel für ein Microcontrollersystem mit mehreren Mastern ist in Fig. 6 dargestellt: Zwei Master 26, 27 sind mit ihren Datensignal- und Clocksignalanschlüssen SD bzw. SC an den Datenbus 11 bzw. Clockbus 12 angeschlossen. Ebenfalls angeschlossen sind zwei RAM 28, 29, ein LCD-Treiber 30, ein EPROM 31, ein Clock-Kalender 32 und zwei I/O-Erweiterungen 33, 34 mit angeschlossenen I/O-Schaltungen 35, 36. Die Busse 11, 12 haben den in Fig. 1 gezeigten Aufbau, das dort gezeigte Anschlußschema läßt sich auf die Konfigura tion aus Fig. 6 übertragen.The applications of the bus system according to the invention are in the areas in which processors connect to the periphery and / or to other processors, such as. B. ROMs, RAMs, A / D converters, D / A converters, timers and I / O circuits. An example of a microcontroller system with several masters is shown in FIG. 6: Two masters 26 , 27 are connected to the data bus 11 and clock bus 12 with their data signal and clock signal connections SD and SC. Also connected are two RAM 28 , 29 , an LCD driver 30 , an EPROM 31 , a clock calendar 32 and two I / O extensions 33 , 34 with connected I / O circuits 35 , 36 . The buses 11 , 12 have the structure shown in FIG. 1, the connection diagram shown there can be transferred to the configuration from FIG. 6.
Weitere Anwendungsgebiete sind LAN, WAN und ATM, da sich der ECL-Bus auch mit optischen Komponenten er weitern läßt. Dies muß allerdings in Vierfarben technik geschehen, oder mit vier diskreten LWL, da zusätzlich zun synchronen Takt die Richtung kodiert werden muß, um eine Arbitration zu ermöglichen. Wei tere Anwendungsgebiete sind der Netzwerkkartenersatz sowie neue Chipsätze für Notebooks, bei denen durch das erfindungsgemäße Bussystem der Platzbedarf für die Leiterplatten und der Stromverbrauch drastisch reduziert wird.Other areas of application are LAN, WAN and ATM, because the ECL bus also with optical components lets continue. However, this must be in four colors technology happen, or with four discrete fiber optic cables, because in addition to the synchronous clock encodes the direction must be to allow arbitration. Wei Other areas of application are network card replacement as well as new chipsets for notebooks, where by the bus system according to the invention requires space the circuit boards and power consumption drastically is reduced.
Insgesamt ergibt sich mit der Erfindung ein Bussystem,
welches die folgenden Vorteile aufweist:
Overall, the invention results in a bus system which has the following advantages:
- - Durch die Differenzsignalübertragung ergibt sich eine große Störsicherheit; - The difference signal transmission results a high level of interference immunity;
- - die Grenzfrequenz des Busses liegt weit über 1 GHz;- The limit frequency of the bus is far above 1 GHz;
- - der Stromverbrauch über 40 MHz ist in der ECL- Technologie geringer als z. B. in CMOS;- the power consumption over 40 MHz is in the ECL Technology less than z. B. in CMOS;
- - trotz der kurzen Schaltzeiten ist die Ver seuchung der Stromversorgung gering, da die Stromaufnahme der Schaltung sich beim Umschalten nicht ändert;- Despite the short switching times, the Ver Low power supply contamination as the Current consumption of the circuit when switching does not change;
- - Buszugriffsprioritäten lassen sich über die Adresse des Teilnehmers verteilen; je höher die Adresse, um so eher hat der Teilnehmer den Zu griff;- Bus access priorities can be set via the Distribute participant's address; the higher the Address, the sooner the participant has the Zu Handle;
- - die Buskapazität erhöht sich nicht mit dem An schluß neuer Teilnehmer (das ist eine Eigenheit der ECL-Technik);- the bus capacity does not increase with the on conclusion of new participants (this is a peculiarity ECL technology);
- - Zugriffszeiten können determiniert werden;- Access times can be determined;
- - im Gegensatz zu herkömmlichen 24- bis 96-Draht- Bussen wird hier nur ein serieller 4-Draht-Bus benötigt; hierdurch ergibt sich ein vereinfachtes Layout; zugleich ist die Realisierung platz sparend und hochintegrierbar;- in contrast to conventional 24- to 96-wire Only a serial 4-wire bus is used here needed; this results in a simplified Layout; at the same time, the realization is space economical and highly integrable;
- - optische oder elektrische Signalübertragung ist möglich; und - is optical or electrical signal transmission possible; and
- - eine Ausnutzung vorhandener Netzwerkverkabelung ist möglich.- exploitation of existing network cabling is possible.
Insbesondere ist der vorgeschlagene ECL-Bus geeignet als Bus für videosignalverarbeitende Komponenten und für Feldbusanwendungen mit Datenübertragungsraten, die der Feldbuslänge angepaßt sind (in 1 ns - 1 GHz kommt ein Signalwechsel genau 30 cm weit; für eine Arbitration kann nur das eingeschwungene Bit von jeder Station ausgeleert werden).The proposed ECL bus is particularly suitable as a bus for video signal processing components and for fieldbus applications with data transfer rates, which are adapted to the fieldbus length (in 1 ns - 1 GHz there is a signal change exactly 30 cm; for one Arbitration can only the steady bit of every station can be emptied).
Beim Einsatz des Adress- und Datenbusses eines PCs durch den ECL-Bus ergibt sich eine sehr kompakte Bauform von High-End-PCs, die aufgrund der Ver wendung der geschirmten Streifenleiter (für den Bus 10) wenig Störstrahlen emittieren. Die Um setzung auf ECL-Bus kann dann mit auf dem je weiligen Chip integriert sein. Using the address and data bus of a PC through the ECL bus results in a very compact design of high-end PCs, which emit little interference radiation due to the use of the shielded stripline (for bus 10 ). The implementation on ECL bus can then be integrated on the respective chip.
1010th
Bus
bus
1111
Datenbus
Data bus
1111
a, b Datenleitung
a, b data line
1212th
Clockbus
Clockbus
1212th
a, b Clockleitung
a, b clock line
1313
, ,
1414
Teilnehmerstation
Subscriber station
1515
, ,
1616
Steuereinheit
Control unit
1717th
, ,
2121
Datenempfänger
Data recipient
1818th
, ,
2222
Clockimpulsempfänger
Clock pulse receiver
1919th
, ,
2323
Datensender
Data sender
2020th
, ,
2424th
Clockimpulssender
Clock pulse transmitter
2525th
Datenübertragungsbereich
Data transmission area
2626
, ,
2727
Master
master
2828
, ,
2929
RAM
R.A.M.
3030th
LCD-Treiber
LCD driver
3131
EEPROM
EEPROM
3232
Clock-Kalender
Clock calendar
3333
, ,
3434
I/O-Erweiterung
I / O expansion
3535
, ,
3636
I/O-Schaltung
I / O circuit
100100
Bussystem
P Stoppbedingung
R1-R4 Widerstand
S Startbedingung
SC Clocksignal
SD, D1, D2 Datensignal
t1-t5 Zeitpunkt
-V Bezugsspannung
Bus system
P stop condition
R1-R4 resistor
S start condition
SC clock signal
SD, D1, D2 data signal
t1-t5 time
-V reference voltage
Claims (7)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE1999127579 DE19927579A1 (en) | 1999-06-17 | 1999-06-17 | Bus system for transferring data between multiple subscriber stations uses a serial bus with data clock buses connected to individual subscriber stations via data transmitters/receivers and clock impulse transmitters. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE1999127579 DE19927579A1 (en) | 1999-06-17 | 1999-06-17 | Bus system for transferring data between multiple subscriber stations uses a serial bus with data clock buses connected to individual subscriber stations via data transmitters/receivers and clock impulse transmitters. |
Publications (1)
Publication Number | Publication Date |
---|---|
DE19927579A1 true DE19927579A1 (en) | 2000-12-21 |
Family
ID=7911502
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE1999127579 Withdrawn DE19927579A1 (en) | 1999-06-17 | 1999-06-17 | Bus system for transferring data between multiple subscriber stations uses a serial bus with data clock buses connected to individual subscriber stations via data transmitters/receivers and clock impulse transmitters. |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE19927579A1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7673084B2 (en) | 2007-02-20 | 2010-03-02 | Infineon Technologies Ag | Bus system and methods of operation using a combined data and synchronization line to communicate between bus master and slaves |
-
1999
- 1999-06-17 DE DE1999127579 patent/DE19927579A1/en not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7673084B2 (en) | 2007-02-20 | 2010-03-02 | Infineon Technologies Ag | Bus system and methods of operation using a combined data and synchronization line to communicate between bus master and slaves |
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Date | Code | Title | Description |
---|---|---|---|
8139 | Disposal/non-payment of the annual fee |