DE19947041C2 - Integrierter dynamischer Halbleiterspeicher mit redundanten Einheiten von Speicherzellen und Verfahren zur Selbstreparatur - Google Patents

Description

Die vorliegende Erfindung betrifft einen integrierten Halb­ leiterspeicher mit redundanten Einheiten von Speicherzellen zum Ersatz von normalen Einheiten von Speicherzellen und ein Verfahren zur Selbstreparatur des Halbleiterspeichers.

Integrierte Halbleiterspeicher, wie z. B. in DE 198 19 254 A1 beschrieben, weisen im allgemeinen zur Reparatur fehlerhafter Speicherzellen redundante Wortleitungen oder redundante Bit­ leitungen auf, die reguläre Leitungen mit defekten Speicher­ zellen adressenmäßig ersetzen können. Dabei wird der inte­ grierte Speicher beispielsweise mit einer externen Prüfein­ richtung oder einer Selbsttesteinrichtung geprüft und an­ schließend eine Programmierung der redundanten Elemente vor­ genommen. Eine Redundanzschaltung weist dann programmierbare Elemente z. B. in Form von Laser-Fuses oder elektrisch pro­ grammierbaren Fuses auf, die zum Speichern der Adresse einer zu ersetzenden Leitung dienen. Sie werden beispielsweise im Laufe des Herstellungsprozesses des Speichers mittels eines Laserstrahls bzw. einer sogenannten Brennspannung program­ miert.

Eine Funktionsüberprüfung eines Halbleiterspeichers mit einer anschließenden Reparatur erfolgt üblicherweise in mehreren Schritten: In einer ersten Prüfanordnung werden Funktion­ stests an einem ungehäusten Halbleiterbaustein vorgenommen (Wafer-Level-Test) und festgestellte Defekte mittels einer Programmierung der Laser-Fuses repariert. Diese Tests laufen üblicherweise in komplexen Testsystemen hochparallel für meh­ rere Halbleiterbausteine ab um Testzeit und -kosten gering zu halten. In einer weiteren Prüfanordnung werden Funktionstests an dem gehäusten Halbleiterbaustein vorgenommen (Baustein­ test). Dort erkannte Defekte werden im Gegensatz zu Defekten, die in einem Wafer-Level-Test festgestellt werden, nicht mit­ tels Laser-Fuses repariert. Eine Reparatur an dem gehäusten Halbleiterbaustein kann in der entsprechenden Prüfanordnung über eine Programmierung von elektrischen Fuses erfolgen, da diese auch nach dem Einbau des Halbleiterbausteins in ein Ge­ häuse über elektrische Kontaktierung programmierbar sind.

Einer der Tests, die bisher auf Wafer-Ebene durchgeführt wer­ den, ist ein sogenannter Retention Test. Dort werden Spei­ cherzellen eines Halbleiterspeichers hinsichtlich deren Hal­ tezeit des Speicherzelleninhalts geprüft. Insbesondere bei dynamischen Halbleiterspeichern ist in Betriebszeiten, in de­ nen auf Speicherzellen nicht zugegriffen wird, ein sogenann­ ter Self-Refresh-Betrieb notwendig, um den Speicherzellenin­ halt, der sich beispielsweise durch Leckströme verflüchtigen kann, aufzufrischen und somit dauerhaft zu erhalten. Die ma­ ximal erzielbare Haltezeit des Speicherzelleninhalts einer Speicherzelle ist ausschlaggebend für die Bestimmung der Zeitdauer, die zwischen zwei Self-Refresh-Zyklen benötigt wird. Im Interesse einer möglichst geringen Stromaufnahme ist es hierbei Ziel, daß die Zeitdauer zwischen zwei Self- Refresh-Zyklen möglichst groß ist.

Bei der Durchführung eines Retention Tests wird die Haltezeit üblicher Weise in diskreten Schritten erhöht, beispielsweise von 256 ms auf 384 ms und 512 ms. Abhängig vom Testergebnis wer­ den die getesteten Halbleiterspeicher in unterschiedliche Qualitätsgruppen sortiert. Die Zahl der zu ersetzenden Spei­ cherzellen ist in der Praxis stark abhängig von der geteste­ ten Haltezeit, wobei die Anzahl der fehlerhaften Speicherzel­ len üblicherweise exponentiell mit der Haltezeit steigt. Dem Ziel einer möglichst hohen Haltezeit eines Halbleiterspei­ cherbausteins steht eine begrenzte Anzahl von redundanten Einheiten von Speicherzellen gegenüber. Das bedeutet, daß im Falle einer hohen erforderlichen Haltezeit die Anzahl fehler­ hafter Speicherbausteine steigt.

Dadurch, daß eine große Anzahl von Speicherbausteinen paral­ lel getestet wird, ist die Testzeit im Verhältnis zur Anzahl fehlerfreier Speicherbausteine relativ hoch. So wird bei­ spielsweise in einem fortgeschrittenen Teststadium ein Reten­ tion Test mit erhöhter Haltezeit für alle parallel zu testen­ den Speicherbausteine durchgeführt, obwohl bereits ein Teil der Speicherbausteine die Anforderungen eines vorhergehenden Retention Tests nicht erfüllt. Um die Testzeit nicht zu hoch werden zu lassen, wird üblicherweise bis zu einer definierten Haltezeit getestet. Dies führt dazu, daß bezüglich der Halte­ zeit potentiell höherwertige Speicherbausteine nicht erkannt werden.

In DE 198 19 254 A1 wird vorgeschlagen, zur Verringerung der Gesamttestzeit eines Chips mit einer DRAM-Einheit und einer Logikeinheit eine Fehlerchip-Erkennungsschaltungseinheit vor­ zusehen, durch die ein Tester der Logikeinheit im Vorfeld er­ kennen kann, ob die DRAM-Einheit fehlerhaft ist, so daß eine aufwendige und unnütze Untersuchung der Logikeinheiten von Chips mit fehlerhaften DRAM-Einheiten eingespart werden kön­ nen. Dazu wird zum Zeitpunkt des Testens der DRAM-Einheit, die vor dem Testen der Logikeinheit stattfindet, wenn die Entscheidung getroffen wird, daß die DRAM-Einheit auch unter Verwendung einer rendundanten Schaltung nicht konform gemacht werden kann, die Fehlerdaten in die Fehlerchip- Erkennungsschaltungseinheit eingeschrieben. Diese Daten wer­ den dann von dem Tester der Logikeinheit erkannt.

Die Aufgabe der vorliegenden Erfindung ist es, eine Schal­ tungsanordnung eines integrierten dynamischen Halbleiterspei­ chers mit redundanten Einheiten von Speicherzellen zum Ersatz von normalen Einheiten von Speicherzellen anzugeben, die es ermöglicht, eine möglichst hohe Qualität des Halbleiterspei­ chers hinsichtlich seiner Haltezeit des Speicherzelleninhalts zu erzielen bei einem vergleichsweise geringen Test- und Re­ paraturaufwand. Weiterhin besteht die Aufgabe, ein Verfahren zur Selbstreparatur eines derartigen Halbleiterspeichers an­ zugeben, das eine höchstmögliche Haltezeit des Speicherzel­ leninhalts des Halbleiterspeichers ermöglicht und die Test- und Reparaturzeit vergleichsweise gering hält.

Die Aufgabe betreffend die Schaltungsanordnung wird gelöst durch die Merkmale des Patentanspruchs 1. Die Aufgabe betref­ fend das Verfahren wird gelöst durch die Merkmale des Patent­ anspruchs 7. Vorteilhafte Aus- und Weiterbildungen sind Ge­ genstand abhängiger Ansprüche.

Der integrierte dynamische Halbleiterspeicher weist Speicher­ zellen auf, die zu einzeln adressierbaren normalen Einheiten zusammengefaßt sind, und Speicherzellen, die zu einzeln adressierbaren redundanten Einheiten zum Ersetzen jeweils ei­ ner der normalen Einheiten zusammengefaßt sind. Ferner weist der Halbleiterspeicher Speichereinheiten auf, die redundanten Einheiten jeweils zugeordnet sind, zum Speichern jeweils ei­ ner Adresse einer zu ersetzenden normalen Einheit. Mittels einer Selbsttesteinheit wird eine Funktionsprüfung der Spei­ cherzellen durchgeführt mit einer definierten Haltezeit des Speicherzelleninhalts (Retention Time). Anschließend wird ei­ ne Analyse durchgeführt, welche der normalen Einheiten durch welche der redundanten Einheiten zu ersetzen sind. Entspre­ chend dem Analyseergebnis werden die Speichereinheiten von der Selbsttesteinheit programmiert. Im Anschluß an die Pro­ grammierung der Speichereinheiten wird von der Selbsttestein­ heit die Retention Time erhöht. Die Selbsttesteinheit wieder­ holt die Schritte der Funktionsprüfung, der Analyse und der Programmierung solange, bis alle Speichereinheiten und damit alle redundanten Einheiten programmiert sind.

Die Erfindung eignet sich für beliebige dynamische Speicher, bei denen eine Reparatur von defekten Einheiten durch redun­ dante Einheiten erfolgt. Bei den normalen Einheiten handelt es sich beispielsweise um reguläre Wort- oder Bitleitungen, bei den redundanten Einheiten um redundante Wort- oder Bit­ leitungen. Es besteht jedoch auch die Möglichkeit, statt ein­ zelner Wort- oder Bitleitungen größere Einheiten von Spei­ cherzellen, beispielsweise einzelne Speicherzellenblöcke, durch entsprechende redundante Einheiten zu ersetzen.

Mit dem erfindungsgemäßen Halbleiterspeicher bzw. dem erfin­ dungsgemäßen Verfahren kann wie bisher ein mehrstufiger Test durchgeführt werden. Auf Wafer-Ebene wird vorteilhafterweise ein paralleler Retention Test durchgeführt, bei dem eine re­ lativ niedrige Retention Time gewählt wird, die für die grundlegende Baustein-Spezifikation erforderlich ist. Dies gewährleistet die höchstmögliche Ausbeute an funktionsfähigen Speicherbausteinen nach einem Retention Test und eine relativ niedrige Testdauer. Zu einem späteren Zeitpunkt, beispiels­ weise nach der Einhäusung der Speicherbausteine, kann ein weiterer Retention Test mit Hilfe einer erfindungsgemäßen Selbsttesteinrichtung (Built-In-Self-Test BIST) durchgeführt werden. Dieser Retention Test wird vorteilhafterweise für je­ den Speicherchip getrennt durchgeführt. Die Programmierung der redundanten Einheiten erfolgt dabei beispielsweise mit­ tels elektrisch programmierbarer Fuses, die durch die Selbst­ testeinheit programmierbar sind. Die Retention Time wird wäh­ rend des Retention Tests erhöht, bis alle verfügbaren Spei­ chereinheiten und damit verfügbaren redundanten Einheiten programmiert sind. Der Retention Test ist dann beendet. So wird für jeden zu testenden Speicherchip die größtmögliche Qualität hinsichtlich seiner Retention Time erreicht und die Testzeit auf die dazu erforderliche Dauer begrenzt. Durch das Vorsehen der Selbsttesteinheit zur Durchführung eines Reten­ tion Tests ist keine aufwendige Testvorrichtung notwendig.

In einer vorteilhaften Ausführungsform der Erfindung weist der Halbleiterspeicher wenigstens eine weitere, nicht flüch­ tige Speichereinheit auf, die einer der redundanten Einheiten zugeordnet ist und die Information darüber enthält, ob die zugeordnete redundante Einheit bereits zum Ersatz einer nor­ malen Einheit verwendet ist. Diese redundante Einheit kann beispielsweise zur Reparatur eines Defekts verwendet worden sein, der während eines Retention Tests auf Wafer-Ebene fest­ gestellt wurde. Demzufolge kann die weitere, nicht flüchtige Speichereinheit durch programmierbare Elemente wie beispiels­ weise Laser-Fuses ausgeführt werden. Eine programmierte wei­ tere, nicht flüchtige Speichereinheit zeigt der Selbstte­ steinrichtung an, daß die zugeordnete redundante Einheit be­ reits zur Reparatur verwendet wurde. Diese kann in einem fol­ genden Retention Test durch die Selbsttesteinheit nicht mehr verwendet werden.

In einer weiteren Ausführungsform der Erfindung weist der Halbleiterspeicher eine Speichereinrichtung auf, in der die Retention Time nach einem Retention Test gespeichert ist. Dieser Wert kann beispielsweise in binärer Form in elektrisch programmierbaren Elementen gespeichert werden. Ist diese Information über externe Anschlüsse des Halbleiterspeichers zu­ gänglich, kann auf diese Art die Qualität des Speicherbau­ steins hinsichtlich der Retention Time ermittelt werden. Mit Hilfe dieses Wertes läßt sich die Zeitdauer zwischen zwei Self-Refresh-Zyklen auf den maximalen Wert einstellen. Eine hohe Retention Time ist insbesondere für Halbleiterspeicher vorteilhaft, die in mobilen Anwendungen wie z. B. Laptops eingesetzt werden. Deren Energieverbrauch, beispielsweise in einem sogenannten Power-Down-Mode, wird dadurch maßgeblich gesenkt.

In einer weiteren Ausführungsform weist der Halbleiterspei­ cher eine weitere Speichereinrichtung auf zur Speicherung ei­ nes Testergebnisses. Dieses gibt beispielsweise an, welche und/oder wie viele der redundanten Einheiten zur Reparatur verwendet wurden. Diese Information kann anschließend oder zu einem späteren Zeitpunkt ausgelesen und beispielsweise stati­ stisch ausgewertet werden. Die verwendete Speichereinrichtung kann ebenso wie die Speichereinrichtung zur Speicherung der Retention Time mittels elektrisch programmierbarer Elemente realisiert werden, die durch die Selbsttesteinheit program­ mierbar sind.

Ein Speicherzellenfeld eines Halbleiterspeichers ist im all­ gemeinen in mehrere Bereiche unterteilt. Ein Teilbereich, in­ nerhalb dessen eine redundante Einheit eine reguläre Einheit ersetzen kann, wird auch als Redundanz-Domain bezeichnet. In­ nerhalb einer Redundanz-Domain werden beispielsweise fehler­ hafte reguläre Einheiten durch redundante Einheiten des sel­ ben Bereichs ersetzt. Demzufolge ist es vorteilhaft, daß ein Retention Test durch eine Selbsttesteinheit jeweils getrennt für einen der Teilbereiche durchgeführt wird.

Die Erfindung wird im folgenden anhand der in der Zeichnung dargestellten Figuren näher erläutert. Es zeigen:

Fig. 1 eine schematische Darstellung eines matrixförmigen Speicherzellenfeldes eines Halbleiterspeichers,

Fig. 2 eine Schaltungsanordnung eines in Blöcken unter­ teilten Speicherzellenfeldes mit einer Selbstte­ steinheit,

Fig. 3 eine Ausführung einer nicht flüchtigen Speicherein­ heit,

Fig. 4 eine Ausführung zur Auslese von Speichereinheiten.

Fig. 1 ist ein matrixförmig organisiertes Speicherzellenfeld beispielsweise eines DRAM zu entnehmen, das reguläre Wortlei­ tungen WL, Bitleitungen BL und redundante Wortleitungen RWL aufweist, in deren Kreuzungspunkten Speicherzellen MC ange­ ordnet sind. Die Speicherzellen MC des gezeigten Speichers beinhalten jeweils einen Auswahltransistor und einen Spei­ cherkondensator. Dabei sind Steuereingänge der Auswahltransi­ storen mit einer der Wortleitungen WL bzw. redundanten Wort­ leitungen RWL verbunden, während ein Hauptstrompfad der Aus­ wahltransistoren zwischen dem Speicherkondensator der jewei­ ligen Speicherzelle MC und einer der Bitleitungen BL angeord­ net ist.

Fig. 2 zeigt eine Ausführungsform einer erfindungsgemäßen Schaltungsanordnung mit einem in Blöcken unterteilten Spei­ cherzellenfeld. Das Speicherzellenfeld 3 des in Fig. 2 dar­ gestellten Halbleiterspeichers 1 ist hier in vier Blöcke 30 bis 33 unterteilt. Jeder der Blöcke 30 bis 33 enthält mehrere Wortleitungen WL und in diesem Beispiel jeweils zwei redun­ dante Wortleitungen, in den Blöcken 30 und 31 RWL1, RWL2 bzw. RWL3, RWL4. Die Auswahlschaltung DEC zur Auswahl einer Spei­ cherzelle ist mit einem Adreßbus ADR verbunden, auf dem eine Speicherzellenadresse anlegbar ist.

Der Halbleiterspeicher 1 enthält weiterhin Speichereinheiten 11 bis 14, die der Reihe nach den redundanten Einheiten RWL1 bis RWL4 zugeordnet sind. Die Speichereinheiten 11 bis 14 dienen jeweils zum Speichern jeweils einer Adresse einer zu ersetzenden normalen Einheit WL.

Der Halbleiterspeicher 1 weist ferner eine Selbsttesteinheit 2 auf, die mit dem Adreßbus ADR, mit dem Datenbus DA und mit den Speichereinheiten 11 bis 14 verbunden ist. Während eines Retention Tests führt die Selbsttesteinheit 2 eine Funkti­ onsprüfung der Speicherzellen MC mit einer definierten Reten­ tion Time durch. Die Selbsttesteinheit 2 ist weiterhin mit den nicht flüchtigen Speichereinheiten 21 bis 24 verbunden, die ebenfalls der Reihe nach jeweils einer der redundanten Einheiten RWL1 bis RWL4 zugeordnet sind. Die Speichereinhei­ ten 21 bis 24 enthalten Information darüber, ob eine der zu­ geordneten redundanten Einheiten RWL1 bis RWL4 bereits zum Ersatz einer der normalen Einheiten WL verwendet ist.

Im folgenden wird die Funktionsweise der in Fig. 2 darge­ stellten Schaltungsanordnung näher erläutert.

Es wird ein Retention Test zunächst für eine Redundanz-Domain vorgenommen. Eine Redundanz-Domain des Speicherzellenfeldes 3 umfaßt in diesem Beispiel zwei Blöcke, also beispielsweise die Blöcke 30 und 31. Es stehen zur Reparatur der Blöcke 30 und 31 die vier redundanten Wortleitungen RWL1 bis RWL4 zur Verfügung. Es wird angenommen, daß die redundante Wortleitung RWL1 bereits in einem vorhergehenden Test zur Reparatur einer regulären Wortleitung WL verwendet wurde. Zu Beginn eines Re­ tention Tests stellt die Selbsttesteinheit 2 fest, wie viele der redundanten Einheiten RWL1 bis RWL4 zur Reparatur zur Verfügung stehen. Dazu wird der Inhalt der Speichereinheiten 21 bis 24 von der Selbsttesteinheit 2 ausgelesen. Die Spei­ chereinheit 21 zeigt dabei an, daß die redundante Einheit RWL1 bereits zur Reparatur verwendet wurde. Es stehen also nur noch die redundanten Einheiten RWL2 bis RWL4 zur Verfü­ gung.

Im nächsten Schritt führt die Selbsttesteinheit 2 eine Funk­ tionsprüfung von Speicherzellen MC mit einer definierten Re­ tention Time durch, anschließend eine Analyse, welche der re­ gulären Wortleitungen WL durch welche der redundanten Wort­ leitungen RWL zu ersetzen sind. Im Anschluß daran wird ein Teil der Speichereinheiten 11 bis 14 entsprechend dem Analy­ seergebnis mit jeweils einer Adresse einer zu ersetzenden re­ gulären Wortleitung WL programmiert. Die Retention Time wird im Anschluß an die Programmierung der Speichereinheiten 11 bis 14 von der Selbsttesteinheit 2 erhöht.

Durch die höheren Anforderungen an die Speicherzellen infolge einer größeren Retention Time werden von der Selbsttestein­ heit 2 in einer erneuten Funktionsprüfung wiederum fehlerhaf­ te reguläre Wortleitungen WL festgestellt. Nach einer erneu­ ten Analyse der Selbsttesteinheit 2 werden weitere Spei­ chereinheiten der Speichereinheiten 11 bis 14 mit jeweils ei­ ner Adresse einer zu ersetzenden regulären Wortleitung WL programmiert. Nach einer erneuten Erhöhung der Retention Time werden die Schritte der Funktionsprüfung, der Analyse und der Programmierung demnach solange wiederholt, bis alle Spei­ chereinheiten 11 bis 14 programmiert sind. Ein solcher Ablauf eines Retention Tests wird für alle Redundanz-Domains des Halbleiterspeichers 1 durchgeführt. Die kleinste über alle Redundanz-Domains ermittelte Retention Time ist die letztend­ lich erzielbare Retention Time des Halbleiterspeichers 1.

Diese für den gesamten Halbleiterspeicher 1 ermittelte Reten­ tion Time kann beispielsweise in einer Speichereinrichtung 4 gespeichert werden. Die Speichereinrichtung 4 weist hier elektrisch programmierbare Fuses auf. Ebenso weist die vor­ liegende Schaltungsanordnung eine Speichereinrichtung 5 auf, die zur Speicherung von Information dient, welche und/oder wie viele der redundanten Wortleitungen RWL zur Reparatur verwendet sind. Die Speichereinrichtung 5 kann beispielsweise wie die Speichereinrichtung 4 elektrisch programmierbare Fu­ ses aufweisen. Beide Speichereinrichtungen 4 und 5 sind mit den Signalen 40 bzw. 50 über externe Anschlüsse des Halblei­ terspeichers 1 auslesbar.

In Fig. 3 ist eine Ausführung einer der nicht flüchtigen Speichereinheiten 21 bis 24 dargestellt. Diese weist ein nicht flüchtiges Speicherelement in Form einer Laser-Fuse F auf sowie ein Fuse-Latch in Form einer Halteschaltung beste­ hend aus zwei antiparallelen Invertern I. Mit Hilfe des Si­ gnals 80 wird über das Schaltelement T1 der Knoten A zunächst mit einem Wert "log. 1", der beispielsweise dem Wert eines internen Versorgungspotentials V1 entspricht, vorbelegt. Durch eine anschließende Ansteuerung des Transistors T2 mit dem Signal 70 wird der Knoten A abhängig vom Zustand der Fuse F auf den Wert "log. 0", der beispielsweise einem Bezugspo­ tential V2 entspricht, zurückgesetzt, oder er wird im Zustand "log. 1" belassen. Der Potentialwert des Knotens A wird am Anschluß B ausgelesen.

In Fig. 4 ist eine Ausführung einer Schaltungsanordnung zur Auslese der Speichereinheiten 21 bis 24 dargestellt. Die Speichereinheiten 21 bis 24 sind in Form eines Schieberegi­ sters miteinander verbunden. Sie sind jeweils an den An­ schlüssen A und B über Schaltelemente TT miteinander verbun­ den. Die Schaltelemente TT werden beispielsweise von einem internen Taktsignal CLK angesteuert, wobei jedes zweite der Schaltelemente TT mit dem invertierten Signal des Taktsignals CLK angesteuert wird.

Claims (8)

1. Integrierter dynamischer Halbleiterspeicher
mit Speicherzellen (MC), die zu einzeln adressierbaren nor­ malen Einheiten (WL) zusammengefaßt sind,
mit Speicherzellen (MC), die zu einzeln adressierbaren re­ dundanten Einheiten (RWL) zum Ersetzen jeweils einer der nor­ malen Einheiten (WL) zusammengefaßt sind,
mit Speichereinheiten (11; 14), die redundanten Einheiten (RWL1; RWL4) jeweils zugeordnet sind, zum Speichern jeweils einer Adresse einer zu ersetzenden normalen Einheit (WL),
mit einer Selbsttesteinheit (2),
die mit Speicherzellen (MC) verbunden ist zur Durchführung einer Funktionsprüfung der Speicherzellen (MC) mit einer de­ finierten Haltezeit des Speicherzelleninhalts und zur Durch­ führung einer Analyse, welche der normalen Einheiten (WL) durch welche der redundanten Einheiten (RWL) zu ersetzen sind,
die mit den Speichereinheiten (11; 14) verbunden ist zur Programmierung der Speichereinheiten (11; 14) entsprechend dem Analyseergebnis,
zur Erhöhung der Haltezeit im Anschluß an die Programmie­ rung der Speichereinheiten (11; 14),
zur Wiederholung der Funktionsprüfung, der Analyse und der Programmierung bis alle Speichereinheiten (11; 14) program­ miert sind.

2. Integrierter Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß der Halbleiterspeicher (1) wenigstens eine weitere, nicht flüchtige Speichereinheit (21) aufweist, die einer der redun­ danten Einheiten (RWL1) zugeordnet ist und die Information darüber enthält, ob die zugeordnete redundante Einheit (RWL1) bereits zum Ersatz einer der normalen Einheiten (WL) verwen­ det ist.

3. Integrierter Halbleiterspeicher nach einem der vorherge­ henden Ansprüche, dadurch gekennzeichnet, daß der Halbleiterspeicher (1) eine erste Speichereinrichtung (4) aufweist zur Speicherung der Haltezeit.

4. Integrierter Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, daß der Halbleiterspeicher (1) eine zweite Speichereinrichtung (5) aufweist zur Speicherung von Information, welche und/oder wie viele der redundanten Einheiten (RWL) zur Reparatur ver­ wendet sind.

5. Integrierter Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, daß die erste Speichereinrichtung (4) elektrisch programmierbare Fuses aufweist.

6. Integrierter Halbleiterspeicher nach Anspruch 4, dadurch gekennzeichnet, daß die zweite Speichereinrichtung (5) elektrisch programmierbare Fuses aufweist.

7. Verfahren zur Selbstreparatur von Speicherzellen eines in­ tegrierten dynamischen Halbleiterspeichers
mit Speicherzellen (MC), die zu einzeln adressierbaren nor­ malen Einheiten (WL) zusammengefaßt sind,
mit Speicherzellen (MC), die zu einzeln adressierbaren re­ dundanten Einheiten (RWL) zum Ersetzen jeweils einer der nor­ malen Einheiten (WL) zusammengefaßt sind,
mit Speichereinheiten (11; 14), die redundanten Einheiten (RWL1; RWL4) jeweils zugeordnet sind,
mit den Merkmalen:
es wird eine Funktionsprüfung der Speicherzellen (MC) mit einer definierten Haltezeit des Speicherzelleninhalts und ei­ ne Analyse durchgeführt, welche der normalen Einheiten (WL) durch welche der redundanten Einheiten (RWL) zu ersetzen sind,
die Speichereinheiten (11; 14) werden entsprechend dem Ana­ lyseergebnis mit jeweils einer Adresse einer zu ersetzenden normalen Einheit (WL) programmiert,
die Haltezeit wird im Anschluß an die Programmierung der Speichereinheiten (11; 14) erhöht,
die Verfahrensschritte der Funktionsprüfung, der Analyse und der Programmierung werden so lange wiederholt, bis alle Speichereinheiten (11; 14) programmiert sind.

6. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die Speicherzellen (MC) des Halbleiterspeichers (1) in einem Speicherzellenfeld (3) in Teilbereiche (30; 33) unterteilt sind und das Verfahren zur Selbstreparatur jeweils getrennt für einen der Teilbereiche (30, 31) durchgeführt wird.