DE2157982A1

DE2157982A1 - Digitales Multiprozessor-Datenverarbeitungssystem

Info

Publication number: DE2157982A1
Application number: DE19712157982
Authority: DE
Inventors: Brian Raymond Wappingers Falls N. Y. Mercy (V.StA.). G06f 11-00
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1971-03-10
Filing date: 1971-11-23
Publication date: 1972-09-14
Also published as: JPS4732751A; GB1318673A; DE2157982C2; JPS5235266B1; FR2140980A5; US3715729A

Description

Aktenzeichen der Anmelderin: Docket OW 969 016

Digitales Multiprozessor-Datenverarbeitungssystern

Die Erfindung bezieht sich auf ein digitales Multiprozessor-Datenverarbeitungssystem mit im wesentlichen unabhängig voneinander arbeitenden Prozessoren, deren jeder unabhängig von einem eigenen Taktgeber getaktet wird und mit einem Speicher mit Adressen- und Schaltlogik, der von allen Prozessoren gemeinsam benutzt wird.

In einem digitalen Multiprozessor-Datenverarbeitungssytem benutzt eine Anzahl unabhängiger Prozessoren ein gemeinsames Systemelement, wie es z. B. von einem Speicher dargestellt wird. Es ist bekannt, jeden Prozessor mit seinem eigenen Taktgeber auszurüsten. Die Prozessortaktgeber sind gewöhnlich nicht synchronisiert. Es tritt demnach häufig auf, daß die Prozessortaktgeber nicht im Gleichlauf sind. Das dabei auftretende Problem besteht daher in der Eliminierung oder Kompensation der Taktdifferenzen, dann, wenn es für den Prozessor notwendig ist, mit dem gemeinsamen Systemelement (Speicher) Daten auszutauschen. In den amerikanischen Patentschriften 3 480 914 und 3 421 150 werden Taktgeber verschiedener Prozessoren unter Benutzung von Zeitver-

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zögerungen in Gleichlauf gebracht. Dabei tritt ein wesentlicher Zeitverlust auf, da es notwendig ist, ein oder beide Operationselemente des Systems zu verzögern, um ihre entsprechenden Taktgeber zu synchronisieren.

Der Erfindung liegt daher die Aufgabe zugrunde, ein verbessertes Multiprozessorsystem zu erstellen, in dem das Problem des Taktgleichlaufes als Faktor des Datenaustausches mit einem gemeinsamen Systemelement (Speicher) bei einem Maximum an unabhängiger Arbeitsweise der Prozessoren eliminiert ist und welches mit einer verbesserten Taktgabesteuerung ausgestattet ist, bei der keine Notwendigkeit mehr besteht, den Ungleichlauf der Taktgeber beim Arbeiten mehrerer Prozessoren korrigieren zu müssen.

Diese Aufgabe wird dadurch gelöst, daß zwischen die Prozessoren und den Speicher ein Datenkanal für den Datenaustausch geschaltet ist, und daß die Übertragung der Daten in dem Datenkanal von einem Taktkanal getaktet wird, der selektiv von jeweils einem der Taktgeber der einzelnen Prozessoren gesteuert wird.

Gemäß einer Weiterbildung der Erfindung wird in dem Taktkanal ein ausgewählter Prozessortakt fortlaufend für aufeinanderfolgende Datenaustauschoperationen zwischen dem gleichen oder einem anderen Prozessor und dem Speicher eingeschaltet gehalten.

Dann bestehen gemäß einer Weiterbildung der Erfindung die Haltekreise aus logischen Schaltungen, die feststellen, ob ein Prozessortaktgeber zum Takten der Datenübertragung eingeschaltet ist und - in Abhängigkeit davon - entscheiden, ob der bestimmte Prozessortakt eingeschaltet bleiben oder der Prozessortakt eines anderen Prozessors für den nachfolgenden Datenaustausch benutzt werden soll.

Schließlich erstellen gemäß der Erfindung die Prozessoren Kommandobefehle für den Datenaustausch mit dem Speicher, in der Taktlogik wird ein Signal BELEGT dann erzeugt, wenn ein Prozessor

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sich im Datenaustausch mit dem Speicher befindet, und es sprechen Schaltkreise in der Entscheidungslogik auf Prozessor-Kommandobefehle und das BELEGT-Signal an und benutzen es als· Basis dafür, die ausgewählte Taktgabe beizubehalten oder auf einen Prozessortaktgeber umzuschalten.

Damit werden auf einfache Weise die Vorteile erzielt, daß mit einem Minimum an Schaltungsaufwand das Problem des Ungleichlaufs der Taktgabe beim Arbeiten mehrerer Prozessoren mit einem Speicher eliminiert ist. Es treten keinerlei Zeitverluste mehr auf. -..·...

Die Erfindung wird an Hand der Zeichnungen im einzelnen erläutert. Es zeigen:

Fig. 1 ein vereinfachtes Blockdiagramm eines Multi-

prozessorsystems mit Zeitgebersteuerung für je einen Taktgeber für jeden Prozessor bei der Datenübertragung mit einer gemeinsamen Speichereinrichtung ,

Fig. 2 ein Logikdiagramm mit Einzelheiten der Zeit

gebersteuerung für eine vereinfachte Ausführungsform des Multiprozessorsystems der Fig. 1,

Fig. 3 ein Logikdiagramm der Prioritätssteuerung in

Verbindung mit der Zeitgebersteuerung in Fig. 2,

Fig. 4 ein Zeitdiagramm für einen ersten Zustand der

Arbeitsbedingungen für den in den vorausgegangenen Figuren dargestellten Multiprozessor und

Fig. 5 ein zweites Zeitdiagramm für einen zweiten Zu

stand der Arbeitsbedingungen für die Zeitgebersteuerung des in den Fign. 1 bis. 3 beschriebe-

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nen Multiprozessor.

In einem typischen Multiprozessor-Digital-Datenverarbeitungssystem nach. Fig. 1 sind mehrere autonome Datenprozessoren 10,

11 und 12 (auch als Prozessor 1, Prozessor 2 und Prozessor N bezeichnet) über individuelle Prozessor-Datensammelleitungen 13, 14 und 15, einen Datenkanal 16 und eine Speicher-Datensammelleitung 17 mit einem gemeinsamen oder gemeinsam benutzten Speicher 18 verbunden. Die Prozessoren 10 bis 12 in der vorteilhaften Ausführungsform der Erfindung sind allgemeine digitale Datenprozessoren. Sie können verschiedene Ausführungsformen annehmen, keiner speziellen Form wird in der vorliegenden Erfindung der Vorzug gegeben. Die Prozessoren 10 bis 12 können allgemein unabhängig voneinander eine Folge von Operationen mit digitalen Daten durchführen. Die Prozessoren haben vorteilhafterweise ihre eigenen Programmierinstruktionen und eine Steuereinheit, um die verschiedenen Operationen und die Folgen dafür einschließlich der Erstellung von Signalen für die übertragung von Daten über den Datenkanal 16 zur Kommunikation mit dem Speicher 18 zu steuern. Die OperationsSteuerungen der Prozessoren 10 bis 12 enthalten einige Zeitgeberkreise mit im allgemeinen einem Taktgeber, der ein elektronischer Stromkreis oder dgl. sein kann, und der die wesentliche Folge der Zeitgeberimpulse erstellt, die von den verschiedenen Teilen des einzelnen Prozessors benötigt werden, um die vorerwähnte Operationsfolge für die Verarbeitung digitaler Daten durchzuführen. In einer vorteilhaften Ausführungsform der Erfindung hat jeder Prozessor 10 bis

12 seinen eigenen Taktgeber. Der Taktgeber 19 stellt somit die grundlegenden Zeitgeberimpulse für den Prozessor 10, der Taktgeber 20 die für den Prozessor 11 und der Taktgeber 21 die für den Prozessor 12 zur Verfügung. Weitere Einzelheiten der Taktgeber 19, 20 und 21 sind, außer für Zeitgeber-Impulsdiagramme, nicht mehr dargestellt, da diese in der digitalen Datenverarbeitungstechnik allgemein bekannt sind.

Der Datenkanal 16 ist im wesentlichen ein logisches Netzwerk be-Docket OW 969 016 209838/1025

kannter Ausführung und arbeitet so, daß die individuellen Datensammelleitungen 13, 14 und 15 zu der Daten-Speichersammelleitung 17 .für Zweiwegübertragung zwischen den Prozessoren 10 bis 12 und dem Speicher 18 selektiv verbunden werden. Datenkanäle sind bekannt; ebenfalls ist die Art und Weise bekannt, in. der die verschiedenen Sammelleitungen 13, 14 und 15 auf die Speichersammelleitung 17 geschaltet werden. Weiterhin ist bekannt, wie die Daten von den Sammelleitungen empfangen werden und wie sequentielle Zeitgeberimpulse auf die Datenkanäle für die Übertragung auf die einzelnen Sammelleitungen geschaltet werden.

Der Speicher 18 kann ebenfalls verschiedene Formen annehmen, wie z. B. als Lese-ZSchreib-Kernspeicheranordnung mit logischen Stromkreisen zur Adressierung und zum Treiben der verschiedenen Kernspeicherleiter für Lese- und Schreiboperationen für gleichzeitiges Speichern und Auslesen von Daten zur Übertragung auf der Speichersammelleitung 17 zum Datenkanal 16. In einer vorteilhaften Ausführungsform der Erfindung hat der Speicher 18 seinen eigenen Taktkanal 22 für die Zeitgabe der Adressier- und Lese-/Schreib-Operationen von Daten zur Kommunikation mit den Prozessoren 10 bis 12.

Wie bereits erwähnt, werden die zwischen den Prozessoren 10 bis 12 und dem Speicher 18 in den Datenkanal 16 übertragenen Daten von Zeitgeberimpulsen von den Prozessortaktgebern 19 bis 21 gesteuert. Wie in Fig. 1 dargestellt, enthält die Zeitgebersteuerung einen Taktkanal 22. Die Zeitgeberimpulse von den Prozessortaktgebern 19 bis 21 werden über die Leitungen 23 bis 25 zum Taktkanal 22 übertragen. Die mit INTERNER TAKT bezeichneten Taktzeitgeberimpulse für die Durchschaltung der Daten durch den Datenkanal 16 von den Sammelleitungen 13 bis 15 und 17 werden auf der Leitung 26 von dem Taktkanal 22 zum Datenkanal 16 übertragen. Von den Prozessoren 10 bis 12 werden auf den Steuerleitungen 27 bis 29 Startsignale zur Verfügung gestellt, die die Steueroperationen des Taktkanals 22 einleiten. Die gleichen Startsignale werden zu Prioritätskreisen übertragen, die

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später noch beschrieben werden. Die S teuer leitung 30 vo;n Taktkanal 22 zum Speichertaktgeber 31 überträgt ein START-SPEICHER-TAKT-Signal, welches den Operationszyklus des Speichertaktgebers 31 einleitet, um die Lese- oder Schreiboperation der Daten im Speicher 18 durchzuführen. Ein Taktzähler 32 stellt fest, wenn der Speichertaktzyklus vollständig ist und überträgt ein entsprechendes Steuersignal auf der Leitung 33 zum Taktkanal 22.

Der Taktkanal 22 ist in Fig. 2 detaillierter dargestellt. Aus Gründen der Einfachheit und leichteren Verständlichkeit ist der Taktkanal 22 für ein Multiprozessorsystem mit nur zwei Prozessoren 10 und 11 dargestellt. Obwohl nur zwei Prozessoren gezeigt sind, kann die Zeitgebersteuerung natürlich auch mehr als zwei Prozessoren enthalten.

Grundsätzlich besteht der Taktkanal 22 aus der Taktlogik 34, der Entscheidungslogik 35 und der Schaltlogik 36. Grob gesagt gestattet die Schaltlogik 36, daß Zeitgeberimpulse von den Taktgebern 19 und 20 über die Leitungen 23 und 24 auf der Leitung 26 zum Datenkanal 16 übertragen werden. Die Entscheidung, welcher der beiden Taktgeber für die Zeitsteuerung der Datenübertragung benutzt werden soll, wird von der Entscheidungslogik 35 getroffen. Die Entscheidungslogik 35 entscheidet sich für einen Taktgeber als Ergebnis von Steuersignaleingaben von der Taktlogik 34 her und dem PrioritätsStromkreis der Fig. 3, der noch beschrieben wird. Die Taktlogik 34 teilt der Entscheidungslogik 35 mit, wenn der Taktgeber gewechselt werden soll.

Die Schaltlogik 36 besteht speziell aus UND-Toren 37 und 38, die mit dem ODER-Tor 39 verbunden sind, an dessen Ausgang die Leitung 26 angeschlossen ist. Die Torimpulse CLl und CL2 von der Entscheidungslogik 35 auf den Leitungen 40 und 41 gestatten, daß die Zeitgeberimpulse TAKT 1 und TAKT 2 von den Prozessortaktgebern 19 und 20 über die Schaltlogik 36 auf die Leitung 26 zum Datenkanal 16 übertragen werden können»

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In der Entscheidungslogik 35 wird der CL-1-Impuls durch die ODER-Schaltung 42 von den UND-Toren 43 oder 44 erstellt. Ein CL-2-Impuls wird durch die ODER-Schaltung 45 von den UND-Toren 46 und 47 erstellt. Die Prioritätsimpulse PL 1 und PL 2 auf den Leitungen 48 und 49 zu den UND-Toren 43 und 44 von der Prioritätslogik der Fig. 3 stellen fest, welcher der beiden Prozessoren 10 und 11, falls überhaupt, die Priorität hat mit dem Speicher 18 Informationen auszutauschen. Ein BELEGT-Signal auf der Leitung 50 von der Taktlogik 34 zu den UND-Toren 43 und 44 zeigt an, ob der Speicher 18 arbeitet. Ein RÜCKSTELL-Signal auf der Leitung 51 von der Taktlogik 34 zu den UND-Toren 44 und 47 gibt der Entscheidungslogik 35 an, wenn ein neuer Taktgeber zum Datenkanal 16 durchgeschaltet werden kann.

In der Taktlogik 34 wird auf der Leitung 51 von einem logischen UND-Inverter (AI) 52, dessen einer Eingang über die Leitung 53, einen Inverter 54 und eine Leitung 55 mit einer ODER-Schaltung 56 verbunden ist, die START-I- und START-2-Signale von den Prozessoren 10 und 11 auf den Leitungen 27 und 28 erhält, ein RÜCKSTELL-Signal erstellt. Ein zweiter Eingang zu der AI-Schaltung 52 ist über eine Leitung 57, einen Inverter 58 und eine Leitung 59 mit einem ODER-Schalter 60 und einem UND-Schalter 61 verbunden. Der ODER-Schalter 60 ist über eine Leitung 62 mit dem UND-Tor 61 rückverbunden. INTERNE-TAKT-Impulse auf der Leitung 26 der Taktlogik 36 stellen den andern Eingang zum UND-Tor 61 dar. Auf dem mit dem Ausgang einer monostabilen Kippschaltung MK 64 verbundenen Leitung 6 3 wird ein BELEGT-Signal an die ODER-Schaltung 60 der Taktlogik 34 gelegt. Die multistabile Kippschaltung MK 64 wird von einem START-SPEICHER-TAKT-Impuls auf der Leitung 30 beaufschlagt und wird an die Eingangsleitung 65 des MK 64 gelegt. Das START-SPEICHER-TAKT-Signal wird von dem UND-Tor 66 erstellt, dessen erster Eingang die Leitung 67, dessen zweiter Eingang 68 mit dem Inverter I 69 und mit der Leitung 63 verbundenen Leitung 70, und dessen dritter Eingang die Leitung 33 vom Taktzähler 32 darstellt.

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Ein PrioritätsStromkreis zur Erstellung der PL-I- und PL-2-Pulse gemäß Fig. 3 besteht aus einem ersten Paar von UND-Toren 71 und 72 mit Ausgängen 73 und 74 zu dem ODER-Tor 75 und einem zweiten Paar von UND-Toren 76 und 74 mit den Ausgangsverbindungen 78 und 79 zu einem zweiten ODER-Tor 80. START-I- und START-2-Impulse von den Prozessoren 10 und 11 werden an das UND-Tor 71 gelegt, während START-2- und START-1-Impulse an das UND-Tor 77 gelegt werden. START-I- und START-2-Impulse von den Prozessoren 10 und 11 werden an die UND-Tore 72 und 76 gelegt. Die Ausgänge 82 und 83 von einer Prioritätsverriegelungsschaltung 81 sind mit den UND-Toren 72 und 76 verbunden. CL-I- und CL-2-Signalimpulse von der Entscheidungslogik 35 werden an die Leitungen 84 bzw. 85 gelegt. Grundsätzlich besteht die Funktion der PrioritätsStromkreise darin, nur dann einen Takt auszuwählen, wenn die Datenübertragungsoperation vollendet ist und beide Prozessoren 10 und 11 gleichzeitig Startbefehle erzeugen. In der Annahme, daß Takt 19 benutzt worden ist, hat somit der CL-1-Impuls auf der Leitung 84 die Verriegelungsschaltung 81 umgeschaltet, wodurch auf der Leitung 83 ein Signal mit hohem Pegel und auf der Leitung 82 ein Signal mit niedrigem Pegel entsteht. Wenn ein START-I- und ein START-2-Impuls gleichzeitig von den Prozessoren 10 und 11 erstellt worden ist,' wird somit von dem UND-Tor 76 über die Leitung 78 und der ODER-Schaltung 80 ein Impuls erstellt, wodurch ein PL-2-Impuls an die Leitung 49 der Entscheidungslogik 35 gelegt wird. Wenn umgekehrt ein CL-2-Impuls vorher an die Leitung 85 der Prioritätsverriegelungsschaltung 81 gelegt worden ist, wird die Leitung 83 einen niedrigen und die Leitung 82 einen hohen Pegel haben, und gleichzeitig schalten die START-I- und START-2-Impulse ein Signal durch das UND-Tor 72 über die Lei- ■ tung 74 zu der ODER-Schaltung 75 durch und legen einen PL-I-Impuls an die Leitung 48 der Entscheidungslogik 35.

Wie bereits erwähnt, arbeitet die Zeitgebersteuerung der Erfindung so, daß die Prozessortakte für die Zeitgabe der Datenübertragung über den Kanal 16 unter den folgenden zwei spezifischen Arbeitsbedingungen benutzt werden:

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1. Wenn der Speicher 18 nicht arbeitet und ein Startbefehl von entweder dem Prozessor 10 oder 11 erstellt ist, wird der Takt desjenigen Prozessors benutzt, der den Startbefehl erstellt;

2. wenn der Speicher 18 arbeitet und von einem Prozessor ein Startbefehl erstellt ist, wird der Takt des soeben benutzten Prozessors auch weiterhin dafür benutzt werden, die Daten für die nächste Operation zu.übertragen.

Zur weiteren Erläuterung der Erfindung werden die folgenden Bedingungen beschrieben, die einen Teil einer vorteilhaften Ausführungsform eines zuvor beschriebenen Multiprozessor darstellen:

1. Die Zeitgabesysteme der Prozessoren 10 und 11 einschließlich der Taktgeber 19 und 20 sind sowohl identisch als auch unabhängig voneinander.

2. Die Operationszykluszeiten der Prozessoren 10 und 11 sind ebenfalls identisch.

3. Der Speicher 18 hat einen· Operationszyklus, der gleich der Operationszykluszeit der Prozessoren 10 und 11 ist oder ein Vielfaches davon beträgt.

4. Der Speicher 18 arbeitet bei jedem Startbefehl der Prozessoren 10 und 11 nur für einen einzigen Zyklus.

5. Die Prozessoren 10 und 11 erstellen eine Startbefehl aufgrund ihrer Taktbegrenzung.

Unter diesen Bedingungen und unter Zugrundelegung der Fign. 1 bis 3 und des Zeitdiagrammes der Fig. 4 läuft die detaillierte Arbeitsweise des Multiprozessorsystems mit Zeitgebersteuerung wie folgt ab;

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Zum Zeitpunkt 0 werden die TAKT-I und TAKT-2-Impulse ir« konstanter und gleichförmiger Rate erstellt. Obwohl die Fig. 4 diese Zeitgeberimpulse 180 ° außer Phase zeigt, sind sie nicht notwendigerweise in diesem Zustand, können jedoch abhängig von ihrer Benutzung in den Prozessoren 10 und 11 in unterschiedlichen Phasenlagen zeitlich gesteuert werden. Zur gleichen Zeit hat das RÜCKSTELL-Signal der Taktlogik 34 auf der Leitung 51 zur Entscheidungslogik 35 niedrigen Pegel. Es sei angenommen, daß der Prozessor 10 einen START-1-Befehl erstellt hat. Ein STÄRT-1-Impuls bewirkt zum Zeitpunkt 0, daß ein PL-1-Impuls durch die Prioritätslogik der Fig. 3 auf der Eingangsleitung 48 zu dem UND-Tor 43 der Entscheidungslogik 35 erstellt wird. Zur gleichen Zeit bewirkt der über die Leitung 27 an die Taktlogik 34 gelegte START-1-Impuls, daß ein RÜCKSTELL-Signal auf der Leitung 51 von der AI-Schaltung 52 über die Leitung 53 und den Inverter 54, die Leitung 55 und die ODER-Schaltung 56 entsteht. Die AI-Schaltung 52 ist ein bekannter logischer Stromkreis, der bewirkt, daß, wenn einer der beiden Eingänge auf der Leitung 53 oder 57 oder beide niedrigen Pegel haben, der Ausgang auf der Leitung 51 hohen Pegel hat. Wenn das START-I-Signal auf der Leitung 27 liegt, erscheint auf der Leitung 53 vom Inverter ein Signal mit niedrigem Pegel. Zur gleichen Zeit verursachen die START-I-Signale von der ODER-Schaltung 56 einen Impuls mit hohem Pegel zum UND-Tor 66 auf der Leitung 67. Da zu dieser Zeit der Speicher 18 nicht arbeitet, legt der Taktzähler 32 ein SPEI-CHER-ZYKLUS-BEENDET-Signal hohen Pegels an einen zweiten Eingang des UND-Tors 66. Da das BELEGT-Signal auf der Leitung 55 zum Zeitpunkt 0 niedrigen Pegel hat, erstellt ein drittes Signal mit hohem Pegel von dem Inverterstromkreis 69 auf der Leitung 30 ein START-SPEICHER-TAKT-Signal zum UND-Tor 64. Zusätzlich zur Initiierung des Starts der Zeitgabe für eine Speicherfolge für den Speicher 18 durch den Speichertaktgeber 31 wird ein START-SPEICHER-TAKT-Signal über die Leitung 65 an die monostabile Kippschaltung MK 64 gelegt, welche auf der Leitung 63 ein BELEGT-Signal legt. Die monostabile Kippschaltung 64 ist so getaktet, daß ein BELEGT-Signal hohen Pegels für den gesamten Operations-

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zyklus des Speichers 18 erstellt wird. Das an. die ODER-Schaltung 60 der Taktlogik 34 gelegte BELEGT-Signal wird vom Inverter 58 invertiert und an die Leitung 57 zum zweiten Eingang des AI-Stromkreises 52 der Taktlogik 34 gelegt, wodurch sichergestellt wird, daß das RÜCKSTELL-Signal auf der Leitung 51 während der gesamten. BELEGT-Periode hohen Pegel beibehält. Gleichzeitig mit dem Anlegen eines BELEGT-Signals an die Taktlogik 34 wird das gleiche Signal an die Leitung 50 zu den UND-Toren 43 und 46 der Entscheidungslogik 35 gelegt. Zur Zeit T = 0 haben die CL-I- und CL-2-Impulse niedrigen Pegel und demzufolge erscheint auf der Leitung 91, 92 und 93 zu den UND-Toren'43 und 46 der Entscheidungslogik 35 ein Signal mit hohem Pegel von der OI-Schaltung Wenn demnach ein PL-1-Signal mit hohem Pegel auf der Leitung und ein BELEGT-Signal auf der Leitung 50 erscheint, wird ein CL-1-Irapuls von dem UND-Tor 43, dem ODER-Tor 42 an die Leitung 40 in die Schaltlogik 36 gelegt. Die TAKT-1-Zeitgeberimpulse auf der Leitung 23 zu der UND-Schaltung 37 der Schaltlogik 36 werden von dem CL-1-Impuls auf der Leitung 40 über die ODER-Schaltung 39 auf die Leitung 26 zum Datenkanal 16 geschaltet. Eine begrenzte Zeitspanne später, nämlich bevor der Speichertaktzyklus beendet ist, fällt das START-1-Signal vom Prozessor 10 auf 0 ab. Der PL-1-Impuls von der Prioritätslogik der Fig. 3 fällt ebenfalls auf 0 ab. Wegen der Rückkopplung der Leitung 94 wird der CL-1-Impuls an die UND-Schaltung 44 gelegt, wodurch während des Zeitraumes, in dem ein BELEGT-Signal an der Taktlogik 34 liegt, CL 1 auf einem hohen Pegel gehalten wird.

Einige Zeit vor dem Ende des Speicheroperationszyklus schaltet die monostabile Kippschaltung MK 64 das BELEGT-Signal auf der Leitung 63 ab. Damit werden Zeitverzögerungen, die beim Setzen der Start-Speicher-Logik-Elemente zum Starten beim nächsten gewünschten Operationszyklus gesetzt werden, kompensiert. In der vorteilhaften Ausführungsform schaltet MK 64 gemäß Fig. 4 gleichzeitig mit dem Eintreffen des letzten internen Takt-Zeitgeberimpulses ab. Dieser letzte an das UND-Tor 61 der Taktlogik 34 über die ODER-Schaltung 60, den Inverter 58 an den Stromkreis

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AI 52 gelegte Zeitgeberimpuls hält das RÜCKSTELL-Signal bis zum genauen Zeitpunkt des Ablaufs des Speicheroperationszyklus auf hohem Pegel. Dadurch wird von der Prioritätslogik der Fig. 3 vom UND-Tor 77 und der ODER-Schaltung 80 ein PL-2-Impuls erstellt. Wie bereits erwähnt, bewirkt der an die Leitung 28 gelegte START-2-Impuls, daß die Taktlogik 34 auf der Leitung 51 einen RÜCKSTELL-Impuls erstellt, da an die Eingangsleitung 53 zum AI-Stromkreis 52 ein Signal mit niedrigem Pegel gelegt wurde. Wie bereits beschrieben, wird ebenfalls von dem UND-Tor 66 auf der Leitung 30 ein zweites START-SPEICHER-TAKT-Signal erstellt. Es sei noch noch einmal erwähnt, daß die monostabile Kippschaltung MK 64 so betrieben wird, daß sie ein BELEGT-Signal auf der Leitung 63 erstellt, welches an die ODER-Schaltung 60 der Taktlogik 34 und an die Leitung 50 zu der Entscheidungslogik 35 legt. Der PL-2-Impuls auf der Leitung 49 und der BELEGT-Impuls auf der Leitung 50 schalten jetzt ein Signal von der UND-Schaltung 46, der ODER-Schaltung 45 der Entscheidungslogik 35 und erzeugen einen CL-2-Impuls auf der Leitung 41 zu dem UND-Tor 38 der Schaltlogik 36. Die TAKT-2-Zeitgeberimpulse, die auf der Leitung 24 von dem Prozessor 11 erstellt werden, werden durch die UND-Torschaltung 38, die ODER-Schaltung 39 auf die Leitung 26 zum Datenkanal 16 geschaltet. Wenn der START-2-Impuls abfällt, wird der PL-2-Impul's vom Prioritätslogik-Schaltkreis ebenfalls beendet. Wegen des CL-2-Impulses auf der Rückkopplungsleitung 9 7 von der ODER-Schaltung 45 zum UND-Tor 47 wird der CL-2-Impuls jedoch so lange aufrecht erhalten, wie ein Rückstellimpuls der Taktlogik 34 auf der Leitung 51 liegt. Wie bereits erwähnt, schaltet die monostabile Kippschaltung MK 64 vor dem Ende des Speicherzyklus ab und der an das UND-Tor 61 der Taktlogik 34 gelegte INTERNE-TAKT-Impuls hält RÜCKSTELLUNG bis zur Vollendung des letzten Zeitgeberimpulses des Speicherzyklus. Nach Beendigung des Speicherzyklus erstellt der Taktzähler 32 ein Signal mit hohem Pegel und bereitet damit das UND-Tor 66 vor, um das nächste Startsignal auf der Leitung 67 zu empfangen, womit eine weitere Speichertaktoperation eingeleitet wird. Wenn der Rückstellimpuls auf der Leitung 51 von der Taktlogik 34 zur Entscheidungslogik 35

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abfällt, wird dadurch der CL-2-Impuls auf der Leitung 41 der Schaltlogik 36 abgeschaltet, wodurch die TAKT-2-Zeitgeberimpulse auf der Leitung 26 zum Datenkanal 16 blockiert werden. Die Taktgeber der einzelnen Prozessoren 10 und 11 werden somit zum Takten der Daten durch den Datenkanal für ihren entsprechenden Prozessor beim Verkehr mit dem Speicher 18 benutzt.

Nachfolgend wird der in Fig. 5 dargestellte vorherige Arbeitszustand beschrieben, in dem ein Prozessortakt benutzt wurde, wenn der zweite Prozessor ein Startbefehlsignal erstellt.

Gemäß Fig. 5 herrschen zum Zeitpunkt 0 die gleichen Arbeitsbedingungen, wie oben in Verbindung mit Fig. 4 beschrieben. In diesem Fall tritt jedoch ein START-2-Impuls während der Zeit auf, wenn die Entscheidungslogik gerade ein CL-1-Signal erstellt, wodurch die Takt-1-Impulse durch die Schaltlogik 36 auf die Leitung 26 zum Kanal 16 durchgeschaltet werden. In dieser Situation werden ein START-2-Impuls und ein BELEGT-Impuls an die Taktlogik

34 gelegt. Wie in Fig. 5 dargestellt, hat der BELEGT-Impuls noch einen hohen Pegel, wenn der START-2-Impuls die ODER-Schaltung 55 der Taktlogik 34 erreicht, da die monostabile Kippschaltung MK 64 die Taktgabe noch nicht beendet hat. Das Anlegen des BE-LEGT-Impulses und des START-2-Impulses bewirkt im wesentlichen Impulse mit niedrigem Pegel auf die AI-Schaltung 52, wodurch der Rückstellimpuls auf der Leitung 51 zur Entscheidungslogik

35 auf einem hohen Pegel bleibt. Sobald der START-2-Impuls erstellt ist, erzeugt die Prioritätslogik der Fig. 3 auf der Leitung 49 einen PL-2-Impuls. Gemäß Fig. 3. erzeugt ein an das UND-Tor 77 gelegter START-2-Impuls und START-I-Impuls einen PL-2-Impuls über die Leitung 79 und die ODER-Schaltung 80. Der PL-2-Impuls wird an das UND-Tor 46 der Entscheidungslogik 53 gelegt. Ein BELEGT-Signal auf der Leitung 50 wird auch an das UND-Tor 46 gelegt. Auf die Leitung 41 zur Schaltlogik 36 vfird jedoch kein CL-2-Impuls gelegt, da der an die OI-Schaltung 90 gelegte CL-1-Impuls auf der Leitung 40 ein Signal mit niedrigem Pegel an die Leitung 93 legt, die mit dem UND-Tor 46 verbunden ist.

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Mit dieser Schaltung hält sich der PL-2-Impuls so lange auf hohem Pegel, wie das START-2-Signal hohen Pegel aufweist. Diese Periode mit hohem Pegel überlappt das Ende des Operationszyklus des Speichers 18, wenn das BELEGT-Signal abschaltet. Während dieser Periode sind TAKT-I-Impulse über das UND-Tor 37 auf die Leitung 26 zum Datenkanal 16 durchgeschaltet worden, die zum Takten der Übertragung der Daten durch diesen Kanal benutzt worden sind. Wie in Verbindung mit der in Fig. 4 gezeigten vorherigen Operation beschrieben wurde, wenn nämlich das BELEGT-Signal und der letzte INTERNE-TAKT-Impuls abfallen, ist der RUCKSTELL-Impuls auf der Leitung 51 auf niedrigem Pegel. Da jedoch ein START-2-Impuls an der Taktlogik 34 zur AI-Schaltung liegt, bleibt der RUCKSTELL-Impuls auf einem hohen Pegel. Dieses wiederum hält den CL-1-Impuls auf der Leitung 40 auf hohem Pegel, da ein CL-1-Impuls auch weiterhin auf der Rückkopplungsleitung 94 zum UND-Tor 44 liegt. Der CL-1-Impuls an der Ol-Schaltung hindert somit das BELEGT-Signal, wenn es später durch den START-2-Impuls angeschaltet ist, daran, daß der PL-2-Impuls auf die UND-Schaltung 46 der Entscheidungslogik durchgeschaltet wird. Die TAKT-2-Impulse werden demnach nicht von den CL-2-Impulsen auf der Leitung 21 zum UND-Schalter 26 auf die Leitung 24 geschaltet. Die TAKT-I-Impulse werden demnach auch weiterhin auf die Leitung 26 zum Datenkanal 16 geschaltet, wenn der Prozessor 10 seinen Startbefehl gibt, Daten über den Kanal 16 anzufordern. Anschließend, wenn der Prozessor 10 wieder Daten anfordert, arbeitet auf ähnliche Weise ein START-I-Impuls, der den Operationszyklus des Speichers 18 bei der Übertragung von Daten zum Prozessor 11 überlappt, um den Taktgeber 19 in Aktion zu halten. Der Taktgeber 19 wird auch weiterhin während einer Folge von Operationszyklusintervallen so lange aktiv gehalten, wie die Prozessoren 10 und 11 Startbefehle ausgeben, die den Operationszyklus des Speichers 18 überlappen. Schließlich wird dann ein Operationszyklus für den Speicher 18 vervollständigt, wenn kein START-I- oder START-2-Impuls mehr anliegt. In dieser Situation schaltet das System zu den in Fig. 4 beschriebenen Arbeitsbedingungen um, und der nächste Prozessor, der ein Startbefehl-

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Docket OW 969 016

signal erstellt, beginnt die Operation der Zeitgebersteuerung, seinen, eigenen Taktgeber für die Übertragung von Daten zu benutzen. Während die speziellen Beispiele aufgezeigt haben, wie die Prozessoren wechselweise Startbefehle erstellen, liegt es ebenfalls im Anwendungsbereich der vorliegenden Erfindung, daß der gleiche Prozessor eine Anzahl aufeinanderfolgender Startbefehle erstellt, während entweder der Speicher 18 belegt oder nicht belegt ist und bevor ein anderer Prozessor seinen Startbefehl erstellt. In jeder dieser Situationen kann die Gewinnung eines in Benutzung befindlichen Prozessortaktgebers erfolgen.

Aus dem Vorgesagten ist ersichtlich, daß bei der Überlappung eines Startbefehls keine Zeit für die Übertragung von Daten für den Prozessor verloren geht, der Übertragungszeit anfordert, da unverzüglich der Taktgeber des anderen Prozessors angeschaltet wird, um die Übertragung von Daten von dem den Befehl herausgebenden Prozessor zu takten. Weiterhin geht in keiner der durch die Fign. 4 und 5 beschriebenen Betriebszuständen Zeit verloren, da nur ein einziger Prozessor-Taktgeber zum Takten der Datenübertragung benutzt wird.

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Claims

P A T E N T A N S^: P R Ü C H E

Iy Digitales Multiprozessor-Datenverarbeitungssystem mit im wesentlichen unabhängig voneinander arbeitenden Prozessoren, deren jeder unabhängig von einem eigenen Taktgeber getaktet wird und mit einem Speicher mit Adressen- und Schaltlogik, der von allen Prozessoren gemeinsam benutzt wird, dadurch gekennzeichnet, daß zwischen die Prozessoren und den Speicher ein Datenkanal (16) für den Datenaustausch geschaltet ist, und daß die übertragung der Daten in dem Datenkanal (16) von einem Taktkanal (22) getaktet wird, der selektiv von jeweils einem der Taktgeber (19, 20, 21) der einzelnen Prozessoren (10, 11, 12) gesteuert wird.
2. Multiprozessor-Datenverarbeitungssystem nach Anspruch 1, dadurch gekennzeichnet, daß in dem Taktkanal (22) ein ausgewählter Prozessortakt (19, 20 bzw. 21) fortlaufend für aufeinanderfolgende Datenaustauschoperationen zwischen dem gleichen oder einem anderen Prozessor und dem Speicher (18) eingeschaltet gehalten wird.
3. Multiprozessor-Datenverarbeitungssystem nach Anspruch 2, dadurch gekennzeichnet, daß -die Haltekreise aus logischen Schaltungen bestehen, die feststellen, ob ein Prozessortaktgeber (19, 20 bzw. 21) zum Takten der Datenübertragung eingeschaltet ist (34) und - in Abhängigkeit davon entscheiden, ob der bestimmte Prozessortakt eingeschaltet bleiben oder der Prozessortakt eines anderen Prozessors für den nachfolgenden Datenaustausch benutzt werden soll (35).
4. Multiprozessor-Datenverarbeitungssystem nach Anspruch 3, dadurch gekennzeichnet, daß die Prozessoren (10, 11, 12) Kommandobefehle für den Datenaustausch mit dem Speicher

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(18) erstellen, daß in der Taktlogik (34) ein Signal BELEGT dann erzeugt wird, wenn ein Prozessor sich im Datenaustausch mit dem Speicher (18) befindet, und daß Schaltkreise in der Entscheidungslogik (35) auf die Prozessorkommandobefehle und das BELEGT-Signal ansprechen und es als Basis dafür benutzen, die ausgewählte Taktgabe beizubehalten oder auf einen anderen Prozessortaktgeber (19, 20 bzw. 21) umzuschalten.
5. Multiprozessor—Datenverarbeitungssystem nach Anspruch 4, dadurch gekennzeichnet, daß die Schaltkreise der Entscheidungslogik (35) auf das mit dem Prozessorkommandobefehl koinzidente BELEGT-Signal ansprechen und den Taktgeber des gerade mit dem gemeinsam benutzten Speicher (18) im Datenaustausch befindlichen Prozessors zum Takten eines daran anschließend stattfindenden Datenaustausches des Prozessors mit dem Speicher eingeschaltet halten.
6. Multiprozessor-Datenverarbeitungssystem nach Anspruch 4, dadurch gekennzeichnet, daß die Entscheidungslogik (35) auch ohne BELEGT-Signal auf ein Prozessorbefehlssignal anspricht und den Taktgeber desjenigen Prozessors auswählt, der gerade den Befehl erstellt, den Datenaustausch mit dem gemeinsam benutzten Speicher (1.8) zu takten.
7. Multiprozessor-Datenverarbeitungssystem nach Anspruch 1, dadurch gekennzeichnet, daß der Speicher (18) und die Wiedergewinnung der über den Datenkanal (16) übertragbaren digitalen Daten gemeinsam von einem Speichertaktgeber (31) getaktet werden, und daß die Taktlogik (34) den Start des Speichertaktgebers (31) synchron mit den ausgewählten Prozessortaktgebern (19, 20 bzw. 21) auslöst und einen synchronen Betrieb beibehält.

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8. . Multiprozessor-Datenverarbeitungssystem nach Anspruch 7,

dadurch gekennzeichnet, daß die Proζessortaktgeber (19, 20, 21) identische Arbeitstaktzyklen haben, und daß der Arbeitszyklus des Speichertaktgebers (31) gleich oder ein Vielfaches des Zyklus der Prozessortaktgeber (19, 20, 21) beträgt.
9. Multiprozessor-Datenverarbeitungssystem nach Anspruch 1, dadurch gekennzeichnet, daß die Taktlogik (34) die Prozessortaktgebersignale in Abhängigkeit von Steuersignalen der Entscheidungslogik (35) selektiv auf den Datenkanal (22) schaltet.

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Docket OW 069 016