DE2332555A1 - Schadhafte speicherzellen enthaltendes monolithisches halbleiterchip geringer verlustleistung - Google Patents

Description

Böblingen, den 25. Juni 1973 ko-f r/sn 2332555

Anmelderin: International Business Machines

Corporation, Armonk, II.Y. 10504

Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: FI 971 122

Schadhafte Speicherzellen enthaltendes monolithisches Halbleiterchip geringer Verlustleistung

Die Erfindung bezieht sich auf ein schadhafte Speicherzellen enthaltendes monolithisches Halbleiterchip geringer Verlustleistung für Speicher mit direktem Zugriff in elektronischen Datenverarbeitungsanlagen und mit auf dem Chip befindlichen Ansteuerungskreisen für die Speicherzellen, deren schadhafte insbesondere bei der Herstellung des Chips auftreten.

In den letzten Jahren haben Halbleiterspeicher wesentlich an Bedeutung gewonnen. Beim Herstellungsprozeß derartiger Speicher tritt oft eine große Anzahl defekter Chips auf. Wenn diese Chips dann nicht verwendet werden, so erhöhen sich die Produktionskosten dieser Speicher erheblich. Aus der deutschen Offenlegungsschrift 2 144 870 ist bereits eine Technik für die Benutzung teilweise defekter Chips bekannt geworden. Ein weiteres Problem der Halbleiterspeicher liegt in der durch die Verlustleistung bedingten Wärmeentwicklung. Die Probleme der Wärmeableitung können sich gelegentlich sogar bei der Anwendung beispielsweise der in der vorgenannten Offenlegungsschrift beschriebenen Technik addieren, da zum Speichern nicht mehr verwendbare Chipbereiche auch weiterhin noch mit Strom versorgt werden. Man kann den Stromverbrauch der Speicher zwar reduzieren, wie beispielsweise in den US PS 3 548 388, 3 560 764, 3 564 290, 3 588 846 und

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3 638 204 oder im IBM Technical Disclosure Bulletin, Vol. 13, Nr. 1, Juni 19 70, auf Seite 260 beschrieben, gelöst ist das Problem damit jedoch nicht.

Der Erfindung liegt die Aufgabe zugrunde, ein monolithisches Halbleiterchip der eingangs genannten Art zu erstellen, bei dem die Verlustleistung auf ein Mindestmaß verringert ist, bzw. in schadhafte Speicherzellen enthaltenden Chipbereichen gänzlich entfällt.

Diese Aufgabe wird dadurch gelöst, daß die Speicherzellen auf dem Chip in gegeneinander isolierten ersten und zweiten Speichergruppen angeordnet sind, von denen lediglich eine zur Steuerung ihrer Stromversorgung mit der zugeordneten einen von zwei separaten Ausblendspannungen verbunden ist, daß zur Adressierung einander entsprechender Speicherzellen beider Speichergruppen ein Gruppendecodierer, ein Wortdecodierer und ein jeder Speichergruppe zugeordneter Bitdecodierer vorgesehen sind, und daß zur Auswahl der anzusteuernden einen der beiden Speichergruppen zugehörige Schalter vorgesehen sind, von denen in Abhängigkeit von in dem Gruppendecodierer generierten zwei sich gegenseitig ausschließenden Gruppenwählimpulsen nur die der anzusteuernden Speichergruppe zugeordneten beiden Schalter schließen und nur den zugeordneten einen der beiden Gruppenwählimpulse mit der anzusteuernden Speichergruppe verbinden, wobei Stromversorgung und Adreßsignale der anderen Speichergruppe abgetrennt gehalten werden.

Damit werden die Vorteile erzielt, daß bei Chips, bei denen nur ein Teil der Speicherkapazität ausnutzbar ist, auch die Verlustleistung wesentlich verringert wird und in Chipbereichen mit schadhaften Speicherzellen sogar gänzlich entfällt, daß in Abhängigkeit vom Grad der Ausbeute bei der Herstellung entweder die gesamte Speicherkapazität des Chips oder aber auch nur ein vorgegebener Teil davon verwendet werden kann, und daß schließlich das Chip auch dann, wenn auf keiner Speichergruppe irgendwelche schadhaften Teile vorhanden sind, als äquivalent von zwei beispiels-

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*:eise 512-Bit Speicherchips oder eines einzigen 1024-Bit Speicherchips verwendet werden kann.

Die Erfindung wird anhand der Zeichnungen im einzelnen erläutert. Es zeigen:

Fig. 1 die allgemeine Ausführungsform eines Speicherchips gemäß der Erfindung,

Fig. 2 zusätzliche Einzelheiten einer vorteilhaften

Ausführungsform der Erfindung und

Fig. 3 zusätzliche Einzelheiten des Gruppendecodierers

für die Auswahl der anzusteuernden Speichergruppe.

In Fig. 1 ist ein Chip 1 aus zwei Speichergruppen 2, 3 dargestellt, die jeweils Speicherzellen C enthalten. In einer vorteilhaften Ausführungsform der Erfindung enthält jede Speichergruppe 512 Speicherzellen. Für die Adressierung der Gruppen sind ein Wortdecodierer 4, zwei Bitdecodierer 5 und 6 und ein Gruppendecodierer 7 vorgesehen. Die Adressen liefert ein nicht dargestelltes Speicheradreßregister SAR. Weiterhin befinden sich auf dem Chip 1 eine zusätzliche Erdverbindung GND und zwei separate Spannungsanschlüsse VLl und VL2 zum Heranführen der Tor- oder Ausblendspannungen an die beiden Speichergruppen 2 und 3. Diese Anschlüsse sind stilistisch dargestellt.

Die Einzelheiten der Herstellung eines derartigen in Fig. 1 dargestellten Chips 1 sind allgemein bekannt und werden daher hier nicht näher erläutert.

In Fig. 2 sind zusätzliche Einzelheiten einer vorteilhaften Ausführungsform der Erfindung dargestellt. Anstelle der in Fig. 1 dargestellten beiden Speichergruppen 2 und 3 ist in Fig. 2 eine einzelne Zelle 8 und 9 aus jeder Speichergruppe gezeigt. Die Zellen 8 und 9 sind zum Ausblenden mit entsprechenden Spannungs-

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anschlüssen VLl und VL2 verbunden. Die in Fig. 2 dargestellten Spannungen VL sollen zum Ausdruck bringen, daß jede Speichergruppe erfindungsgemäß eine separate Tor- oder Ausblendspannung hat. Die Ausblendspannungen sind von der Art, wie sie in den vorerwähnten US PS 3 588 846 und 3 6 38 204 näher erläutert sind; sie liegen in Fig. 1 an den FETs Q3 und Q4. Zusätzlich zu den Schaltungsblöcken 4, 5, 6, 8 und 9 sind in Fig. 2 mehrere FETs Q und vier Schalter SW dargestellt, die weiter unten noch näher erläutert werden.

Wenn die erste Speichergruppe 2 in Fig. 1 angesteuert werden soll, wird der Gruppenwählimpuls ASl angelegt (AS2 jedoch nicht), wodurch die Schalter SWl und SW3 geschlossen werden. Die Ausgabe des Wortdecodierers 4 wird damit über SWl mit der Wortleitung 10 und die Ausgabe des Bitdecodierers 5 über SW3 mit den Torelektroden von Ql und Q2 verbunden, die einen mit der ersten Speichergruppe verbundenen Bitschalter darstellen. ASl wird ebenfalls an die Torelektroden von Q3 und Q4 gelegt, so daß in Abhängigkeit vom Speicherinhalt der Zelle 8 auf der Leitung BO ein "O"-Bit oder auf der Leitung Bl ein "1"-Bit ausgelesen werden kann.

Wenn die zweite Speichergruppe 3 in Fig. 1 angesteuert wird, wird der Gruppenwählimpuls AS2 angelegt (ASl jedoch nicht), wodurch die Schalter SW2 und SW4 geschlossen werden. Die Ausgabe des Wortdecodierers 4 wird damit über SW2 mit der Wortleitung 11 und die Ausgabe des Bitdecodierers 6 über SW4 mit den Torelektroden von Q5 und Q6 verbunden, die einen mit der zweiten Speichergruppe verbundenen Bitschalter darstellen. AS2 wird ebenfalls an die Torelektroden von Q5 und Q6 gelegt, so daß in Abhängigkeit vom Speicherinhalt der Zelle 9 auf der Leitung BO ein "O"-Bit oder auf der Leitung Bl ein "1"-Bit ausgelesen werden kann.

Da die Schalter SWl, SW2, SW3 und SW4 vorzugsweise von genau gleicher Bauart sind, sind lediglich die Einzelheiten von SWl dargestellt. Die Schalter enthalten drei FETs 09, QlO und QIl.

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Der Hauptgrund, separate Ausblendspannungen VLl und VL2 vorzusehen, ist, das Abtrennen jeder dieser beiden Ausblendspannungen zu ermöglichen. Dieses kann durch die Verbindung einer der VL-Eingänge mit GND statt mit der VL-Spannungsquelle erreicht werden.

In Fig. 3 sind einige Einzelheiten des Gruppendecodierers 7 aus Fig. 1 dargestellt. X ist ein Vorwähleingang, während YO und Yl die Auswähleingänge sind. Wenn nur die erste Speichergruppe 2 angesteuert werden soll, wird Yl über die gestrichelte Leitung 12 mit GIJD verbunden. Die X- und YO-Auswähleingänge bewirken dann, daß der Gruppenauswählimpuls ASl die erste Speichergruppe anwählt. Wenn nur die zweite Speiehergruppe 3 angesteuert werden soll, wird YO über die gestrichelte Leitung 13 mit GMD verbunden. Die X- und Yl-Auswähleingänge bewirken dann, daß der Gruppenwähliir.puls AS2 die zweite Spei eher gruppe anwählt.

Einer der Vorteile der Erfindung liegt darin, daß das Chip, wenn auf keiner Speiehergruppe irgendwelche schadhaften Teile vorhanden sind, als Äquivalent von zwei 512-Dit Speicherchips (oder eines einzigen 1024-Bit Speicherchips) verwendet werden kann. In diesem Fall werden die Leitungen 12 und 13 nicht erregt, und die Schaltungsanordnung gemäß Fig. 3 arbeitet als Teil niedriger Ordnung eines standardmäßigen Chipauswähldecodierers. Die Vorwahleingänge X werden dann auf normale Art und Weise benutzt,' und die Eingänge YO und Yl stellen das Bit niedriger Ordnung einer Chipadresse dar. Wenn z.B. das Bit niedriger Ordnung der Chipadresse eine Null ist (d.h., es ist eine geradzahlige Adresse), wird das Potential der Leitung YO zur Generierung von ASl angehoben und wählt dann die erste Speichergruppe 2 an; wenn das Bit niedriger Ordnung der Chipadresse eine Eins ist (ungeradzahlige Adresse), so wird dann das Potential der Leitung Yl angehoben, so daß AS2 die zweite Speichergruppe 3 anwählt.

Zusätzlich zu der bereits kurz erwähnten Spannung VL sind in den Zeichnungen drei weitere Spannungen VH, VR und die Bezugsspannung REP dargestellt. Obwohl die in irgendeiner bestimmten

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Anwendungsform der Erfindung verwendeten speziellen Spannungen
variieren und die Parameter dieser Spannungen allgemein bekannt sind, ist zu bemerken, daß die vorzugsweise verwendete Höhe der Spannung VL im allgemeinen ungefähr drei bis vier Volt, und die der Spannung VH ungefähr acht bis neun Volt beträgt; VR ist ein Impuls zwischen null und acht Volt und ist das Komplement der
X-Vorwahleingabe, und REF liegt ungefähr ein Volt unterhalb von VH,

Es ist zu bemerken, daß auf dem Chip natürlich auch mehr als
nur zwei Speichergruppen 2,3 angeordnet werden können.

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Claims (4)

1. PATENTANSPRÜCHE

   Iy Schadhafte Speicherzellen enthaltendes monolithisches Halbleiterchip geringer Verlustleistung für Speicher mit direktem Zugriff in elektronischen Datenverarbeitungsanlagen und mit auf dem Chip befindlichen Ansteuerungskreisen für die Speicherzellen, deren schadhafte insbesondere bei der Herstellung des Chips auftreten, dadurch gekennzeichnet, daß die Speicherzellen (C) auf dem Chip (1) in gegeneinander isolierten ersten und zweiten Speichergruppen (2, 3) angeordnet sind, von denen lediglich eine zur Steuerung ihrer Stromversorgung mit der zugeordneten einen von zwei separaten Ausblendspannungen (VLl, VL2) verbunden ist, daß zur Adressierung einander entsprechender Speicherzellen (C) beider Speichergruppen (2, 3) ein Gruppendecodierer (7), ein Wortdecodierer (4) und ein jeder Speichergruppe (2, 3) zugeordneter Bitdecodierer (5, 6) vorgesehen sind, und daß zur Auswahl der anzusteuernden einen der beiden Speiehergruppen (2, 3) zugehörige Schalter (SWl, SW3 und SW2, SW4) vorgesehen sind, von denen in Abhängigkeit von in dem Gruppendecodierer (7) generierten zwei sich gegenseitig ausschließenden Gruppenwählimpulsen (ASl, AS2) nur die der anzusteuernden Speiehergruppe (2 bzw. 3) zugeordneten beiden Schalter"(SWl, SW3 bzw. SW2, SVJ4) schließen und nur den zugeordneten einen der beiden Gruppenwählimpulse (ASl bzw. AS2) mit der anzusteuernden Speiehergruppe (2 bzw. 3) verbinden, wobei Stromversorgung und Adressignale der anderen Speichergruppe (2 bzw. 3) abgetrennt gehalten werden.
2. 2. Halbleiterchip nach Anspruch 1, dadurch gekennzeichnet, daß zwischen dem Ausgang jeder ersten und zweiten Speichergruppe (2, 3) und dem Ausgang des Speichers (Bitleitungen Bl, BO) vorzugsweise Feldeffekttransistoren (Ql bis Q8) enthaltende Torschaltungen vorgesehen sind, die in Abhängigkeit von den Gruppenwählimpulsen (ASl, AS2) Infor-

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   rration von der angesteuerten Speichergruppe (2 bzw. 3) zum Speicherausgang übertragen und die Übertragung der Information von der anderen Speichergruppe (2 bzw. 3) zum Speicherausgang verhindern.
3. 3. Halbleiterchip nach Anspruch 1 und 2, dadurch gekennzeichnet, daß die Speicherzellen (C) auf dem Chip (1) in mindestens einer ersten Speichergruppe (2) , die zur. Speichern verwendet wird, und rdndestens einer zweiten Speichergruppe (3), die zum Speichern nicht verwendet wird, angeordnet sind.
4. 4. Halbleiterchip nach Anspruch 1 bis 3, dadurch gekennzeichnet, daß der Schalter (ST'71) zwischen dem Wortdecodierer (4) und der ersten Speichergruppe (2) und der Schalter (SW3) zwischen dem Bitdecodierer (5) und der ersten Speiehergruppe (2) angeordnet sind, daß der Schalter (SN2) zwischen dem Wortdecodierer (4) und der zweiten Speichergruppe (3) und der Schalter (SW4) zwischen dem Bitdecodierer (6) und der zweiten Speichergruppe (3) angeordnet sind, und daß die Schalter (SWl bis SW4) mit Feldeffekttransistoren aufgebaut sind.

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