DE2339741A1

DE2339741A1 - Anordnung zur bildung einer relativen adresse fuer einen speicher

Info

Publication number: DE2339741A1
Application number: DE19732339741
Authority: DE
Inventors: James L Brown; Richard P Wilder
Original assignee: Honeywell Information Systems Italia SpA
Current assignee: Bull HN Information Systems Italia SpA
Priority date: 1972-08-24
Filing date: 1973-08-06
Publication date: 1974-03-07
Also published as: AU476122B2; IT990273B; CA987408A; NL7311553A; FR2197484A5; AU5723173A; JPS4960640A; GB1428503A; US3800286A

Description

Dipl.-Ing. Heinz Bardehle

Patentanwalt

Mto» 22. EotA 15. Tel. 292555 2339741

Postanschritt München 26, Postfach 4

München, den 6. AU& 1973

Mein Zeichen: P I691

Anmelder: Honeywell Information Systems Inc.

200 Smith Street

Waltham, Massachusetts, V. St. A.

Anordnung zur Bildung einer relativen Adresse für einen Speicher

Die Erfindung bezieht sich generell auf Datenverarbeitungssysteme und insbesondere auf Adressenbildungsverfahren, bei denen inhaltsadressierbare Speicher verwendet werden.

Um die stets steigenden Anforderungen nach größerer Speicherkapazität im Haupt- bzw. Arbeitsspeicher zu mildern, ist die Verfahrensweise des virtuellen Speichers für Mehrprogramm-Datenverarbeitungssysteme entwickelt worden. Bei einem virtuellen Speicher handelt es sich um ein Konzept, welches die Speicherkapazität scheinbar grenzenlos macht, indem der am wenigsten benutzte Speicherinhalt in einer Großspeichereinrichtung, wie einer Trommel oder Plattendatei, gespeichert wird. Wird von dem ausgeführten Programm eine Information benötigt, die in der Großspeiehereinrichtung enthalten ist,

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so wird der gewünschte Inhalt in den Haupt- bzw. Arbeitsspeicher gebracht. Durch Anwendung eines virtuellen Speichers dürfte einzusehen sein,/die Adressenspeicherplätze des in dem Hauptspeicher gespeicherten Informationsinhalts konstant verändert werden. Mithin müssen Einrichtungen vorgesehen werden, um die tatsächlich vorhandene Adresse der Information zu bestimmen. Mit der relativen Adressierung steht eine Einrichtung zur Verfügung, die die Speicherplätze des veränderten Inhalts des Hauptspeichers feststellt. Die relative Adressierung bezieht die Adresse des Befehls auf einen Anfangspunkt, so daß der genaue vorliegende Speicherplatz bestimmt werden kann. Mit der Ausnutzung der relativen Adressierung ist jedoch eine Forderung nach einer Einrichtung verbunden, die jede relative Adresse in eine absolute bzw. tatsächliche Adresse transformiert, so daß ein Zugriff zu dem in Frage kommenden Wort erhalten wird. In einem Speicher großer Kapazität sind mehrere Schritte erforderlich, um die relative Adresse in eine absolute bzw. tatsächliche Adresse zu überführen. Jeder Schritt umfaßt die Bezugnahme auf einen Code mittels in einem Speicher enthaltener Tabellen. Diese Codes liefern, wenn sie mit bestimmten Teilen der relativen Adresse kombiniert werden, die tatsächliche Adresse. Es dürfte ersichtlich sein, daß wertvolle Rechnerzeit durch Lieferung bzw. Entwicklung der absoluten Adresse mittels der Vielzahl von Tabellen verbraucht wird.

Die relative Adressierung ist nur eine Teillösung hinsichtlich der dynamischen Verteilung des Speicherplatzes. Auf Grund der eine Zufallsgröße besitzenden Programme ist bisher ein System benutzt worden, welches einen Speicher in Segmenten variabler Größe bereitstellt und welches die Eigenschaft be-

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sitzt, die Speicherverteilung im Zuge eines Programmdurchlaufs neu zu gestalten. Dieses mit Segmentieren bezeichnete System ermöglicht jedem Vorgang einen Zugriff zu seinen eigenen oder mit ihm in Beziehung stehenden Speichersegmenten mittels eines Schemas, und zwar unter Verwendung von Segmentnummern und Segmentdeskriptoren. Eine Segmentnummer leitet den Zugriff zu einem bestimmten, in dem Speicher enthaltenen Segment, während die Segmentdeskriptoren die tatsächliche Startadresse und die Größe der Speichersegmente enthalten. Die Segmentnummern bzw. -zahlen und die Segmentdeskriptoren sind jeweils in dem Hauptspeicher enthalten; sie werden durch das Betriebssystem aufrechterhalten. Die Anwendung des Segmentierens im Bereich einer relativen Adressierung führt zu einer weiteren Komplizierung in der Bestimmung der tatsächlichen Adresse.

Um im Bereich einer relativen Adressierung eine bestimmte Geschwindigkeit zu erzielen, sind inhaltsadressierbare Speicher hinsichtlich der Adressenlieferung bzw. -entwicklung verwendet worden. Sämtliche in einem inhaltsadressierbaren Speicher enthaltenen Worte werden gleichzeitig abgefragt, und zwar zur Feststellung einer Übereinstimmung mit einem Kennwort. Somit ist die Adressierung durch einen Adressenspeicherplatz bei einem inhaltsadressierbaren Speicher nicht existent. Wird kein Feststellsignal bei der Suche in einem inhaltsadressierbaren Speicher erzeugt, so ist das Kennwort bzw. Schlüsselwort nicht in diesem Speicher enthalten; das betreffende Kennwort muß vielmehr zu dem Hauptspeicher für eine Entwicklung in normalerweise übertragen werden. Die Ausnutzung -der inhaltsadressierbaren Speicher ist auf Grund ihrer hohen Kosten begrenzt. Werden inhaltsadressierbare Speicher im Bereich des Segmentierens und relativen Adressierens benutzt, so

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werden ihre Kosten unerträglich, da eine zusätzliche .Schaltung für die Lieferung der tatsächlichen Adresse benötigt wird.

Der Erfindung liegt nun die Aufgabe zu Grunde, eine Anordnung zu schaffen, die bei einem Minimum an Bauelementen und damit unter niedrigen Kosten schnell eine Adresse zu liefern imstande ist. Die neu zu schaffende Anordnung soll dabei einen inhaltsadressierbaren Speicher für die Entwicklung bzw. Lieferung einer tatsächlichen Adresse an Hand einer relativen Adresse ausnutzen, die während der Ausführung eines Programms abge-" geben wird. Ferner soll die neu zu schaffende Anordnung bei der Adressenbildung verwendet werden und dabei automatisch die gerade erst benutzten Adressen feststellen bzw. festlegen.

Gelöst wird die vorstehend aufgezeigte Aufgabe durch die im Patentanspruch 1 angegebene Erfindung.

Gemäß einer Ausführungsform der Erfindung und gemäß einer Betriebsart der Erfindung ist ein inhaltsadressierbarer Speicher in einem Datenverarbeitungssystem vorgesehen, in welchem ein Zugriff auf einer gmejinssnieji&Lsis erfolgt, wobei eine relative Adresse (Augenblicksadresse) von einer Datenverarbeitungseinrichtung während der Ausführung eines Programms durch das System abgegeben wird. Der Inhalt eines assoziativen Speichers, der eine Vielzahl von gerade benutzten Adressen speichert, wird mit der Augenblicksadresse verglichen. Dabei wird ein Signal erzeugt, welches anzeigt, ob die Augenblicksadresse in dem assoziativen Speicher enthalten ist oder nicht. Ferner sind Vergleicher-Leitungen vorgesehen, die in dem Fall ein Signal führen, daß eine Anzeige

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darüber auftritt, daß die Augenblicksadresse in dem assoziativen Speicher enthalten ist. Die Vergleicher-Leitungen geben einen Codierer frei, um aus einem Pufferspeicher die der Augenblicksadresse oder relativen Adresse entsprechende tatsächliche Adresse auszulesen. Ist ein Signal aufgetreten, welches keinen Übereinstimmungs- bzw. Vergleichszustand anzeigt, so wird ein Hauptspeicher adressiert. Ferner sind ein Ersatzalgorithmus und eine Auswahllogik vorgesehen, die die nicht in dem assoziativen Speicher enthaltene Adresse in den nächsten zur Verfügung stehenden Speicherplatz des assoziativen Speichers überträgt.

An Hand von Zeichnungen wird die Erfindung nachstehend näher erläutert.

Fig. 1 zeigt in einem .Blockdiagramm die Gesamtorganisation der Erfindung.

Fig. 2 zeigt in einem Schaltplan einen Ersatzalgorithmus, der in Fig. 1 in Blockform dargestellt ist.

Fig. 3 zeigt in einem Schaltplan eine Auswahllogik, die in Fig. 1 in Blockform dargestellt ist.

Die bevorzugte Ausführungsform der Erfindung, wie sie in Fig. 1 dargestellt ist, bildet einen Teil eines großen Datenverarbeitungssystems, welches extrem schnell zu arbeiten imstande ist. Die bevorzugte Ausführungsform der Erfindung ist in Funktion bzw. funktionsfähig, wenn axe Zenxraleinheit (CPU), die hier nicht dargestellt ist, einen 3efehl erzeugt. Bei einem Befehl handelt es sich um ein Wort, welches einen diskreten Schritt in der Datenverarbeitungsoperation leitet. Das betreffende Wort sollte dabei von einem Datenwort unterschieden werden, auf das hin Verknüpfungs- oder

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Rechenoperationen ausgeführt werden. Ein Befehlswort enthält normalerweise einen Befehlsteil und einen Adressenteil. Der Befehlsteil charakterisiert die Eigenschaft des auszuführenden Schrittes. Bei der vorliegenden Ausführungsform zeigt der Befehlsteil z.B. an, daß ein Zugriff zu einem im Hauptspeicher enthaltenen Wort zu erfolgen hat. Der Adressenteil kennzeichnet einen Speicherwortplatz in einem Hauptspeicher einer Vielzahl von verschachtelten Hauptspeichern, aus welchem ein Datenwort für eine Verarbeitung herauszusuchen ist oder in welchem ein verarbeitetes Datenwort zu speichern ist. Bei der vorliegenden Ausführungsform wird durch den Adressenteil jedoch nicht ein tatsächlicher Speicherwortplatz identifiziert; vielmehr wire durch den Adressenteil lediglich die Lage eines tatsächlichen Speicherwortplatzes in einem der Hauptspeicher relativ zu einer Bezugsstelle

Charakter j siert. Demgemäß wird die durch ein Befehlswort

abgegebene Adresse als "relative" Adresse bezeichnet. Eine relative Adresse wird in eine tatsächliche bzw. absolute Adresse einer bestimmten Zelle in einem bestimmten Speicher der Hauptspeicher durch eine Reihe aufeinanderfolgender Schritte transformiert, die die relative^Adresse ableiten oder in eine tatsächliche bzw. absolute Adresse eines Hauptspeichers der Vielzahl von Hauptspeichern umsetzen. Die Kombination dieser aufeinanderfolgenden Schritte zur Erzielung eines tatsächlichen Adressenspeicherplatzes wird als Adressenbildung bezeichnet.

Bezugnehmend auf Fig. 1 sei bemerkt, daß in dem Fall, daß ein Befehl durch die Zentraleinheit (nicht gezeigt) erzeugt wird, sowohl der Befehlsteil als auch der Adressenteil untersucht werden. Wenn der Befehlsteil anzeigt, daß ein Zugriff

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zu dem Hauptspeicher zu erfolgen 1st , wertet ein Mikroprogramm diesen Befehl als Betriebscode des inhaltsadressierbaren Speichers aus. Der Adressenteil wird an einen Verarbeitungssteuerblock bzw. Prozesssteuerblock 12 abgegeben, der eine Segmentnummer und eine Verschiebung liefert. Dabei sind diesem System mehrere Prozesssteuerblöcke 12 zugeordnet; zum Zwecke der Erläuterung wird jedoch lediglich ein derartiger Steuerblock beschrieben werden.

Der Prozesssteuerblock 12 speichert die gesamte erforderliche Steuerinformation, die für die Verarbeitung eines Programms erforderlich ist. Für die Zwecke dieser bevorzugten Ausführungsform ist der Prozesssteuerblock 12 jedoch auf die Lieferung einer Segmentzahl bzw. -nummer und einer .Verschiebung beschränkt. Eine Segmentnummer leitet einen Zugriff zu einem bestimmten Segment in einem der Hauptspeicher. Bei der bevorzugten Ausführungsform kann die Zentraleinheit über 2 000 eindeutige Segmente enthalten, die jeweils von variabler Größe sind. Die Segmentnummer , die z.B. 12 Bits betragen kann, identifiziert ein Segment. Auf Grund der dynamischen Verteilung bzw. Zuteilung der in der Vielzahl von Hauptspeichern enthaltenen Segmente ist es nicht bekannt, wo ein gekennzeichnetes Segment gerade liegt. Um diese Information bereitzustellen, wird ein Segmentdeskriptor von dem Betriebssystem der Zentraleinheit festgehalten. Ein Segmentdeskriptor liefert die tatsächliche Grund- bzw. Basisadresse des jeweiligen eindeutigen Segments. Darüber hinaus ist jedes Segment durch einen anderen Segmentdeskriptor beschrieben. Wird ein Segment in der Vielzahl von Speichern durch das Betriebssystem hindurchgeleitet, so ändert sich entsprechend die in dem Segmentdeskriptor enthaltene Information. Die durch den Prozesssteuerblock 12 bewirkte

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Verschiebung führt zu einem Zugriff zu einem bestimmten Platz innerhalb des Segments. Nachdem das Segment bestimmt worden ist und nachdem die laufende Startadresse des Segments identifiziert worden ist, zeigt die Verschiebung den tatsächlichen geforderten Platz des Wortes an.

An Hand der Segmentnummer wird der Segmentdeskriptor gebildet, und zwar durch aufeinanderfolgenden Zugriff zu mehreren Tabellen, die ebenfalls durch das Betriebssystem aufrechterhalten werden. Für Zwecke der Erfindung ist jedoch keine Erläuterung dieser Tabellen erforderlich, da die vorliegende Ausführungsform die Forderung nach Bezugnahme auf diese Tabellen vermeidet.

Der Prozeßsteuerblock 12 überträgt die Segmentnummer in ein Kurzspeicherregister 14, welches nachstehend als Segmentregister bezeichnet werden wird. Das Segmentregister 14 kann 16 Bit-Speicherplätze enthalten; im Rahmen der vorliegenden Beschreibung werden jedoch lediglich 14 Bit-Speicherplätze erläutert werden. Von den 14 Speicherplätzen, die in dem Segmentregister 14 enthalten sind, können entweder die ersten sechs oder zwölf Speicherplätze für die Bildung des Segmentdeskriptors von Bedeutung sein. Diese Festlegung erfolgt durch das erste Bit in dem Segmentregister 14. Dieses Bit zeigt an, ob ein Zugriff zu einem großen Segment oder zu einem kleinen Segment zu erfolgen hat. Bei Zugriff zu einem großen Segment ist das Bit ein Null-Bit; in diesem Fall werden lediglich die ersten sechs Bits benötigt. Ist das Segment ein kleines Segment, so ist das Bit ein 1-Bit; in diesem Fall werden die ersten zwölf Bits benötigt. Dies erfibt sich daraus, daß mehr kleine Segmente als große Segmente vorhanden sind. Um die kleinen Segmente richtig zu beschrei-

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ben bzw. darzustellen, sind mehr Bits erforderlich. Werden lediglich die ersten sechs Bits benötigt, so werden die hinsichtlich der Wertigkeit letzten sechs Bits unwirksam gemacht. Das Segmentregister 14 steuert die Adressierung eines assoziativen Speichers 16. Ein Beispiel für ein Segmentregister 14 ist in der Druckschrift "TTL Integrated Circuit Catalog" von Texas Instruments, -1.8.69, angegeben. Als Schaltung kann z.B. eine solche des Typs SN5475 verwendet werden, wie sie auf Seite 6-1 der genannten Druckschrift gezeigt ist.

Das Segmentregister 14 ist an .dem assoziativen Speicher 16 angeschlossen. Der assoziative Speicher 16 enthält eine Schaltung, die assoziative Speicherzellen, Bit-Leseverstärker und Bit-Treiber sowie Wort-Leseverstärker und -Treiber umfaßt. Bei der bevorzugten Ausführungsform enthält der Speicher 16 sechzehn Worte, deren jedes sechzahn Bits enthält. Der Speicher 16 kaiin z.B. aus einer Vielzahl inhafcsadressierbarer Speicherchips des Typs Fairchild 93402 bestehen. Wie an sich bekannt, enthalten diese Speicherchips eine Logik, die Sperr- und Vergleichsvoränge zusammen mit einer entsprechenden Verknüpfung auszuführen vermag und die verschiedene Operationen bereitstellt bzw. ausführt, die unter Zugrundelegung ihres Inhalts auszuführen sind. Ein Wort oder irgendein Teil eines in dem Speicher 16 enthaltenen Wortes kann gelesen, mit einem anderen Viort unter Lieferung eines Vergleichs- oder das Fehlen.eines Vergleichs anzeigenden Signals verglichen oder geschrieben werden, und zwar entweder vollständig oder in einem ausgewählten Teil. Alle diese typischen Operationen werden bei der vorliegenden Erfindung ausgenutzt.

Der assoziative Speicher 16 ist über Verknüpfungsglieder 15,

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bei denen es sich um UND-Glieder handeln kann, mit einer Vergleicher-Leitung 18 verbunden. Jedes Verknüpfungsglied ist mit seinem anderen Eingang an einer ein Abfragesignal führenden Leitung angeschlossen. Das betreffende Abfragesignal wird von der Zentraleinheit bzw. der zentralen Verarbeitungseinheit erzeugt. Wird ein Äbfragesignal den Verknüpfungsgliedern 15 zugeführt, so wird als Folge dieser Maßnahme der Vergleich zwischen dem Inhalt des Segmentregisters 14 und des assoziativen Speichers 16 durchgeführt. Zeigt sich eine Übereinstimmung zwischen einem in dem assoziativen Speicher 16 enthaltenen Wort und dem Inhalt des Segmentregisters 14, so wird an Hand dieses Wortes ein Signal auf einer der Vergleicher-Leitungen 18 erzeugt.

Das Vergleichersignal wird einem Codierer 20 zugeführt. Die Funktion des Codierers 20 besteht darin, das auf einer der sechzehn Vergleicherleitungen auftretende Signal in eine 4-Bit-Adresse umzusetzen. Der Codierer 20 gibt diese 4-3it-Adresse über Leitungen 22 an einen Pufferspeicher 24 ab, wodurch die in einem bestimmten Speicherplatz des Pufferspeichers 24 enthaltene Information ausgewählt wird. Der Pufferspeicher 24 1st zum Zwecke der Darstellung ein sechzehn Wörter mit jeweils 64 Bits umfassender Speicher. Der Speicher kann z.B. aus billigen Festkörper-Speicherchips bestehen, die intern so ausgebildet sind, daß sie die sechzehn Wörter speichern. Das in dem Pufferspeicher 24 enthaltene Wort kennzeichnet den tatsächlichen Startadressenplatz für das relativ adressierte Wort; das betreffende Wort ist als Segmentdeskriptor bekannt. Zwischen, den in dem Speicher enthaltenen Wörtern und den in dem assoziativen Speicher enthaltenen Wörtern besteht eine 1-zu-1-Übereinstimmung.

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Wird ein Speicherplatz in dem Pufferspeicher 24 ausgewählt, so wird das Wort, das in diesem Speicherplatz enthalten ist, in ein Ausgaberegister 25 eingelesen, in welchem es in auf dem vorliegenden Gebiet bekannterweise verarbeitet bzw. ausgenutzt wird.

Stimmt eine in dem Segmentregister 14 enthaltene Segmentnummer mit einem in dem Speicher 16 enthaltenen Wort überein, so wird der der Segmentnummer entsprechende Segmentdeskriptor in dem Speicher 24 bereitgestellt. Da jede Segmentnummer einen Zugriff zu einem bestimmten Segment in einem der Vielzahl von Hauptspeichern leitet und da jeder Segmentdeskriptor die gerade vorliegende tatsächliche Startadresse des Segments kennzeichnet, ist die Identifizierung des Segments bekannt. Die durch den Prozeßsteuerblock 12 bewirkte Verschiebung bezeichnet den bestimmten Adressenplatz bzw. -Speicherplatz innerhalb des Segments. Damit liefert die vorliegende Erfindung die erforderliche Information zur Bildung einer relativen Adresse innerhalb einer äußerst kurzen Zeitspanne. Wäre eine normale Adressenbildung erforderlich, so würde die Segmentnummer durch das Betriebssystem gesteuert auf aufeinanderfolgende Tabellen zu beziehen sein. Diese Tabellen, die fortlaufend durch das Betriebssystem aktualisiert werden, bilden den Segmentdfiskriptor. Durch die vorliegende Erfindung wird diesem Aktualisierungsvorgang entgegengewirkt.

Ein über die Vergleicher-Leitungen 18 geleitetes Signal wird ferner der Auswahllogik 28 zugeführt. Die Auswahllogik 28, die in Fig. 3 im einzelnen dargestellt ist, kennzeichnet, wie nachstehend noch beschrieben werden wird, den Segmentnummern-Speicherplatz in dem Speicher 16, in welchem der

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Vergleichszustand aufgetreten ist.

In dem Fall, daß ein Fehlerzustand auftritt und daß unterschiedliche Segmentnummern in dem Speicher 16 als die abgefragte Information des Segmentregisters 14 enthaltend signalisiert werden, d.h. in dem Fall, daß verschiedene Vergleichersignale bereitgestellt werden, wird eine sogenannte Mehrfach-Trefferlogik 26 freigegeben. Die Mehrfach-Trefferlogik 26 legt eine Fehlerablauffolge fest, so daß die gesamte in den Speicherplätzen des assoziativen Speichers 16 enthaltene Information durch nicht näher dargestellte Einrichtungen gelöscht wird. Somit dürften keine mehrfach übereinstimmenden Signale wieder auftreten. Die Mehrfach-Trefferlogik 26 kann irgendeine Auswahllogik sein, die durch zwei oder mehrere gleichzeitig auftretende Signale freigegeben wird.

Führt keine der Vergleicher-Leitungen 18 ein Signal, so wird die Kein-Vergleich-Logik 30 freigegeben, woraufhin an die Leitung 32 ein Signal abgegeben wird. Die Kein-Vergleich-Logik 30, die durch ein NOR-Glied gebildet sein kann, gibt das Auftreten verschiedener Operationen frei.

Wenn ein Kein-Vergleichs-Zustand vorhanden ist, wird der Austausch- bzw. Brsatzalgorithmus 34 aktualisiert. Der Ersatzalgorithmus, der in Fig. 2 im einzelnen veranschaulicht ist, wird durch einen 4-Bit-Binärzähler gebildet, der über seine Ausgangsleitung 36 den nächsten Speicherplatz in dem assoziativen Speicher 16 anzeigt, zu dem ein Zugriff zu erfolgen hat. Der Ersatzalgorithmus 34 basiert auf der Theorie, daß bezüglich der erst kürzlich benutzten Adresse

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die höchste Wahrscheinlichkeit existiert, daß zu dieser Adresse wieder ein Zugriff erfolgt. Durch nacheinander erfolgende Einstellung auf die 16 Speicherplätze in dem assoziativen Speicher 16 gewährleistet der Ersatzalgorithmus 34, daß die sechzehn, erst kürzlich benutzten Segmentnummerη schnell benutzt bzw. verwertet werden können.

Liegt kein Vergleichszustand vor, so erfolgt die Adressenbildung durch den normalen zeitverbrauchenden Vorgang. Damit wird die relative Adresse solange übertragen, bis der tatsächliche Speicherplatz in einem der Hauptspeicher bekannt ist. Während dieses Vorgangs erhält das Betriebssystem 38 den Segmentdeskriptor. Dieser Segmentdeskriptor wird an einen Speicherplatz in dem Speicher 24 abgegeben, und zwar an denjenigen Speicherplatz, der durch den Codierer 20 angezeigt wird. Das Betriebssystem 38 liefert einen Segmentdeskriptor insbesondere über Leitungen 40 an ein Segmentdeskriptorregister Bei dem Segmentdeskriptorregister 42 kann es sich um ein Kurzzeitspeicherregister handeln. Der in dem Register 42 enthaltene Segmentdeskriptor wird dann in einem Speicherplatz des Speichers 24 eingeschrieben; der betreffende Speicherplatz soll dabei durch die Signale auf den Codiererausgangsleitungen 22 angezeigt werden. Da die Adresse des Codierers durch den assoziativen Speicher 16 festgelegt wird, ist eine Verbindung zwischen der Segmentnummer und dem Segmentdeskriptor hergestellt.

Das Segmentregister 14 enthält neben den zwölf Bits der Segmentnummer noch zwei weitere Bits. Ein Bit, das als Gültigkeitsbit bezeichnet werden mag, wird dazu herangezogen, eine gerade gültige Segmentnummer in dem Speicher 16

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zu bezeichnen. Dieses Bit wird automatisch unter Mikroprogrammsteuerung für ,die jeweilige Segmentnummer geschrieben. Für Zwecke der Erläuterung sei angenommen, daß das Gültigkeitsbit in dem dreizehnten Speicherplatz des Segmentregisters 14 untergebracht ist. Bevor ein Vergleich des Inhalts des Segmentregisters 14 und des assoziativen Speichers erfolgt, wird eine binäre 1, die kennzeichnend ist für einen 1-Zustand, in dem Gültigkeitsbitspeicherplatz des Segmentregisters 14 eingeschrieben. Solange die verglichene Segmer.tnummer eine binäre 1 an der dreizehnten Stelle enthält, kann kein möglicher Vergleich vorgenommen werden. Damit stellt, wie nachstehend noch beschrieben werden wird, das Gültigkeitsbit sicher, daß ein Zugriff nur zu der gegenwärtig vorhandenen Information erfolgt.

Das zweite zusätzliche Bit, das nachstehend als Prozedurbit bezeichnet wird, wird dazu herangezogen, eine Prozedursegmentnummer zu bezeichnen. Wenn ein Programm abläuft, bezeichnet die Segmentnummer mit einem daran angehängten Prozedurbit die gerade benutzte aktive Prozedur. Zu irgendeinem vorgegebenen Zeitpunkt kann lediglich ein Prozedurbit in dem assoziativen Speicher 16 enthalten sein. Wird eine neue Prozedur eingeführt, so wird das alte Prozedurbit durch die Auswahllogik 2Θ freigegeben. Der neuen Segmentnummer, die die gerade benutzte aktive Prozedur bezeichnet, wird das Prozedurbit angehängt, wenn eine Speicherung in dem Speicher 16 durch die Auswahllogik 28 erfolgt. Zum Zwecke der Erläuterung sei angenonmen, daß das Prozedurbit an der vierzehnten Stelle des Segmentregisters 14 untergebracht ist.

Liegt kein Vergleichszustand vor, so wird eine Segmentnummer

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in dem assoziativen Speicher 16 ersetzt. Bei der vorliegenden Ausführungsform ist die für eine Ersetzung vorgesehene Segmentnummer die älteste vorhandene Segmentnummer. Unter derartigen Voraussetzungen kann diese Segmentnummer jedoch die Segmentnummer der gerade benutzten aktiven Prozedur sein. Um einen Ersatz einer aktiven Prozedursegmentnummer zu verhindern, ist eine Bit-Prüflogik 44 vorgesehen. Die Bit-Prüflogik 44 bestimmt, ob ein Prozedurbit der Segmentnummer angehängt ist oder nicht. Liegt dieser Zustand vor, so gibt die Bit-Prüflogik ein Signal über die Leitung 46 an den mit Ersatzalgorithmus bezeichneten Algorithmus-Schaltungsteil ab. Der Ersatzalgorithmus gibt seinerseits die Auswahllogik für die Auswahl einer weiteren Segmentnummer in dem Speicher zum Zwecke des Ersatzes frei. Somit wird die Segmentnummer, der ein Prozedurbit angehängt ist, niemals ersetzt.

In Fig. 2 ist die verknüpfungsmäßige Realisierung bzw. Logik des Ersatzalgorithmus 34 gezeigt. Der Ersatzalgorithmus 34 besteht aus einem 4-Bit-Zähler 50 und aus zwei UND-Gliedern 52, 54, die an einer gemeinsamen Leitung 56 angeschlossen sind. Der 4-Bit-Zähler 50, der ggfs. ein Schieberegister sein kann, wird hinsichtlich seiner Zählerstellung jeweils dann erhöht, wenn ein Signal über die Leitung 56 abgegeben wird, d.h. jedesmal dann, wenn das UND-Glied 52 oder das UND-Glied 54 freigegeben bzw. übertragungsfähig ist. Das Verknüpfungsglied 52 ist dann freigegeben, wenn ein Kein-Vergleich-Signal 32 von dem assoziativen Speicher über die Kein-Vergleich-Logik 30 abgegeben wird und wenn das an die Verknüpfungsglieder 15 abgegebene Abfragesignal noch vorhanden ist. Das Verknüpfungsglied 54 ist dann freigegeben, wenn ein Kein-Vergleich-Signal 32 von dem Speicher 16 über die Logik 30 erzeugt wird und wenn die Bit-Prüflogik 44 an-

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zeigt, daß ein Prozedurbit in der aus dem Speicher 16 gelesenen Segmentnummer festgestellt worden ist. Durch Erhöhen der Zählerstellung des Zählers 50, derart, daß der nächste Speicherplatz in dem Speicher 16 angezeigt ist, stellt das Verknüpfungsglied 54 sicher, daß die Segmentnummer mit einem aktiven Prozedurbit in dem assoziativen Speicher 16 niemals ersetzt wird.

In Fig. 3 ist eine bevorzugte Ausführungsform der Auswahllogik 28 gezeigt. Die Auswahllogik 28 enthält fünf Verknüpfungsglieder 70, 72, 74, 76, 78, die für jeweils sech- · zehn Segmentnummernplätze in dem assoziativen Speicher 16 in gleicher Weise vorgesehen sind. Wenn irgendeines der fünf Verknüpfungsglieder freigegeben, d.h. übertragungsfähig ist, werden ein oder mehrere Speicherplätze des Speichers über die Auswahllogik 28 adressiert.

Das Verknüpfungsglied 70 wird freigegeben, wenn ein Vergleichssignal von dem assoziativen Speicher 16 erzeugt wird und wenn ein mikroprogrammiertes Eingangssignal geliefert wird, da ein Prozedurbit in den Speicher 16 einzuschreiben ist. Die Funktion des Verknüpfungsgliedes 70 besteht darin, ein Prozedurbit, d.h. ein 1-Bit, in den vierzehnten Speicherplatz bzw. an die vierzehnte Stelle bezüglich der Segmentnummer einzuschreiben, die die gerade benutzte aktive Prozedur kennzeichnet. Die Mikroprogrammsteuerung nimmt automatisch Kenntnis von sämtlichen neu eingeführten Verfahren bzw. Prozeduren.

Das Verknüpfungsglied 72 wird bei Vorliegen von drei Zuständen freigegeben. Zum ersten existiert ein Kein-Vergleichs-

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Zustand; zum zweiten wird ein Signal auf der Leitung 36 von dem Ersatzalgorithmus 34 erzeugt; zum dritten wird ein mikroprogrammiertes Eingangssignal für das Lesen des Inhalts der Auswahllogik abgegeben. Dieser Fall tritt dann auf, wenn es erforderlich ist, zu bestimmen, ob der vorliegende Speicherplatz in dem Speicher 16 ein Prozedurbit enthält oder nicht. Das Ausgangssignal des Speichers 16 wird zu der Bit-Prüflogik 44 hin ausgelesen. Wird ein Prozedurbit ermittelt, so wird der Ersatzalgorithmus 34 ein zweitesmal vergrößert, und die nächste Adressenstelle wird freigegeben.

Das Verknüpfungsglied 74 wird freigegeben, wenn drei Zustände vorhanden sind. Diese Zustände sind: Ein Kein-Vergleichs-Signal wird von der Kein-Vergleichs-Logik 34 erzeugt; ein Signal wird von dem Ersatzalgorithmus 34 über die Leitung abgegeben, und ein mikroprogrammiertes Eingangssignal wird in dem Fall abgegeben, daß der Inhalt des Segmentregisters in den Speicher 16 einzuschreiben ist. Die Funktion des Verknüpfungsgliedes 74 besteht darin, die in dem Segmentregister 14 enthaltene augenblickliche, ungleiche Segmentnummer in den nächstfolgenden Speicherplatz des Speichers einzuschreiben. Dies erfolgt deshalb, weil die augenblickliche Segmentnummer theoretisch diejenige Nummer ist, bezüglich der die höchste Wahrscheinlichkeit existiert, daß sie in unmittelbarer Zukunft auftritt.

Die Verknüpfungsglieder 76 und 78 weisen Mikrooperationssteuerleitungen auf. Das Verknüpfungsglied 76 wird freigegeben, wenn ein neuer Prozeßsteuerblock 12 eingeführt wird. Ein neuer Prozeßsteuerblock 12 kann eingeführt werden, wenn ein neues Programm bzw. eine neue Routine oder ein neues Unterprogramm durch die Zentraleinheit ausgeführt wird.

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Nachdem ein neuer Prozeßsteuerblock 12 eingeführt ist, wird ein Signal an sämtliche sechzehn Verknüpfungsglieder 76 ausgesendet, und die Gültigkeitsbits, das sind die Bits an der Stelle 13 bzw. dem Speicherplatz 13, werden sämtlich freigegeben, was zu einer binären Null führt. Nachdem die Gültigkeitsbits freigegeben worden sind, kann ein Vergleichszustand bzw. Gleichheitszustand nicht auftreten, da das Gültigkeitsbit als Teil der jeweiligen Segmentnummer abgefragt wird.

Das Verknüpfungsglied 78 wird ebenfalls über eine Mikro- . Operationssteuerleitung freigegeben. Wird eine neue Prozedur in denselben Prozeßsteuerblock 12 eingeführt oder wird ein neuer Prozeßsteuerblock 12 eingegeben, so führt die Leitung ein Signal, welches sämtliche Prozedurbits an der Bitstelle 14 freigibt.

Der inhaltsadressierbare Speicher 10 arbeitet wie folgt. Wird ein neuer Prozeßsteuerblock 12 eingegeben, so werden die Gültigkeits- und Prozedurbitstellen, das sind die Bitstellen 13 und 14, durch die Auswahllogik 28 über die Verknüpfungsglieder 76 und 78 freigegeben. Ferner wird eine relative Adresse aus der Zentraleinheit in den Prozeßsteuerblock 12 gelesen, der seinerseits eine Segmentnummer liefert. Diese Segmentnummer wird dann in das Segmentregister 14 eingetastet, und ein Gültigkeitsbit wird angehängt. Sodann wird ein Vergleich zwischen den Inhalten der Segmentregister 14 und dem Inhalt des assoziativen Speichers 16 durchgeführt. Dieser Vergleich legt fest, ob die Segmentnummer in dem Segmentregister 14 in dem assoziativen Speicher 16 enthalten ist. Bezüglich dieser Anfangseintragung liegt kein Vergleichszustand vor, da die Gültigkeitsbits in dem

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Speicher 16 freigegeben worden sind und an den betreffenden Stellen ein Null-Zustand vorliegt. Durch Abgabe eines Abfragesignals an das Verknüpfungsglied 15 werden die Ergebnisse des Vergleichs festgestellt. Da keine Übereinstinunung zwischen dem Segmentregister 14 und dem Speicher 16 vorhanden ist, gibt die Kein-Vergleichs-Logik 30 ein Signal über die Leitung 32 ab. Dieses keine Übereinstimmung anzeigende Signal wird an den Ersatzalgorithmus 34 abgegeben. Das betreffende Signal tritt mit dem Abfragesignal auf. Das Verknüpfungsglied 52 wird freigegeben, wodurch es den Ersatzalgorithmus 34 auf seine nächste Stelle erhöht. Das von dem Ersatzalgorithmus 34 gelieferte Signal gibt sodann die Auswahllogik 28 über das Verknüpfungsglied 72 frei, welche einen Speicherplatz in dem assoziativen Speicher 16 adressiert. Während die Adressenbildung abläuft, wird der Inhalt des durch die Auswahllogik 28 freigegebenen Speicherplatzes des Speichers 16 in die Bit-Prüflogik 44 gelesen. In dieser Logik erfolgt dann eine Überprüfung zum Zwecke öer Feststellung, ob die aus dem Speicher 16 gelesene Segmentjsummer ein Prozedurbit enthält. Da das Prozedurbit auf einen neuen eingegebenen Prozeßsteuerblock 12 hin freigegeben worden ist, stellt die Bit-Prüflogik 44 kein Prozedurbit fest und liefert somit kein Signal an den Ersatzalgorithmus 34. ·

Nachdem dieser Zustand festgestellt worden ist, wird ein Schreibbefehl durch die Mikroprogrammsteuerung ausgelöst. Dabei wird insbesondere das Verknüpfungsglied 44 der Auswahllogik 28 freigegeben. Die Segmentnummer in dem Segmentregister 14 wird dann zusammen mit dem Gültigkeitsbit in einen Speicherplatz des assoziativen Speichers 16 eingeschrieben.

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Während die obigen Operationen auftreten, wird der die tatsächliche Adresse festlegende Segmentdeskriptor gebildet. Dieser Segmentdeskriptor wird in dem Segmentdeskriptorregister 42 gespeichert,

Anschließend wird der Speicher 16 wieder durch das Segmentregister 14 abgefragt, welches dieselbe Segmentnummer enthält. Unter diesen Bedingungen wird ein Vergleichssignal auf der Vergleicher-Leitung 18 erzeugt. Das betreffende Vergleichssignal gibt den Codierer 20 frei, der daraufhin denjenigen Speicherplatz in dem Pufferspeicher 24 anzeigt., der der freigegebenen Vergleicher-Leitung entspricht. Der in dem Register 42 befindliche Segmentdeskriptor wird dann in diesen Speicherplatz des Pufferspeichers 24 eingeschrieben. Da dem Mikroprogramm bekannt ist, daß diese bestimmte Segmentnummer die gerade benutzte aktive Prozedur kennzeichnet, gibt das die Übereinstimmung anzeigende Vergleichssignal auch die Auswahllogik 28 frei. Dabei wird insbesondere das Verknüpfungsglied 70 freigegeben, und außerdem wird ein Prozedurbit der in dem assoziativen Speicher 16 gespeicherten Segmentnummer angehängt.

Die nächste an den Prozeßsteuerblock 12 abgegebene relative Adresse wird verarbeitet, und eine Segmentnummer wird an das Segmentregister 14 abgegeben. Diese Segnentnummer betrifft wahrscheinlich keine weitere aktive Prozedur, da eine Prozedur gewöhnlich zumindest mehrere Maßnahmen auszuführen erforderlich macht. Nachdem die Segmentnummer in das Segmentregister 14 geladen ist, wird ein Gültigkeitsbit hinzugefügt. Ferner wird ein Vergleich der Inhalte des Segmentregisters 14 und des assoziativen Speichers 16 vorgenommen, und ein Abfragesignal

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wird dem Verknüpfungsglied 15 zugeführt. Führen die Vergleicher-Leitungen 18 kein Signal, so ist die Kein-Vergleichs-Logik 30 freigegeben. Diese Logik 30 gibt sodann ein Signal über die Leitung 32 an den Ersatzalgorithmus 34 ab. Das Verknüpfungsglied 52 des Ersatzalgorithmus wird freigegeben und der 4-Bit-Zähler 50 wird hinsichtlich seiner Zählerstellung erhöht. Die Auswahllogik 28 erhält ein Signal von dem Ersatzalgorithmus 34 über die Leitung 36. Da kein Vergleichszustand existiert, wird ein Lesesignal von dem Mikroprogramm geliefert, und das Verknüpfungsglied 72 wird freigegeben. Die gespeicherte Segmentnummer des Speichers wird sodann in die Bit-Prüflogik 44 gelesen, in welcher festgestellt wird, ob der Segmentnummer ein Prozedurbit angehängt ist. Ist dies nicht der Fall, so wird die Bit-Prüflogik 44 nicht freigegeben. Wenn die Bit-Prüflogik feststellt, daß die Segmentnummer ein Prozedurbit aufweist, so wird das Verknüpfungsglied 54 des Ersatzalgorithmus 34 freigegeben. Auf diese Weise wird die Zählerstellung des Zählers 50 erhöht, der seinerseits ein Signal über die Leitung 36 abgibt. Im Anschluß an den Lesebefehl liefert das Mikroprogramm einen Schreibbefehl. Auf dieses Signal hin wird das Verknüpfungsglied 74 freigegeben, und ferner wird der Inhalt des Segmentregisters 14 in denjenigen Speicherplatz eingeschrieben, der durch die Auswahllogik 28 adressiert.ist. Es wird kein Lesebefehl benötigt, da lediglich ein Prozedurbit in dem assoziativen Speicher 16 enthalten sein kann. Da die vorhergehende Stelle dieses Signal enthielt, kann die nächste Stelle nicht möglicherweise eines enthalten. Somit ist die Forderung nach einem zweiten Lesebefehl vermieden.

Wenn eine Segmentnummer in dem Segmentregister 14 in dem

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assoziativen Speicher 16 enthalten ist, wird ein Vergleichssignal auf den Leitungen 18 erzeugt. Die Forderung nach Bezugnahme auf den Hauptspeicher ist in diesem Fall vermieden, wodurch eine beachtliche Zeitersparnis erzielt ist. Das Vergleichssignal auf den Leitungen 18 gibt den Codierer 20 frei, der denjenigen Speicherplatz in dem Pufferspeicher 24 auswählt, zu dem ein Zugriff zu erfolgen hat. Der Segmentdeskriptor wird somit aus dem Speicher 24 ausgelesen und in das Ausgaberegister 25 eingeführt. Damit ist die tatsächliche Adresse bekannt.

Wird eine neue Prozedur eingeführt bzw. aufgenommen, so gibt die Mikroprogrammsteuerung das Verknüpfungsglied 78 frei, und zwar zum Zwecke der Freigabe sämtlicher Prozedurbitstellen. Da lediglich ein Prozedurbit in dem Speicher 16 enthalten ist, wird tatsächlich lediglich ein BitSpeicherplatz freigegeben. Es ist jedoch wesentlich leichter, sämtliche Speicherplätze freizugeben als zu bestimmen, welcher Speicherplatz das Prozedurbit enthält. Der Prozeßsteuerblock liefert die Segmentnummer an das Segmentregister 14, und ferner wird ein Gültigkeitsbit angehängt, nicht aber ein Prozedurbit. Ferner wird ein Vergleich der Inhalte des Segmentregisters 14 und des assoziativen Speichers 16 durchgeführt, und sodann wird ein Abfragesignal erzeugt. Stimmen die Inhalte überein, so gibt eine der Vergleicher-Leitungen 18, die der Segmentnummer in dem Speicher 16 zugeordnet ist, ein Signal an den Codierer 20 ab. Auf den Segmentdeskriptor in dem Pufferspeicher 24 wird über die Leitung 22 hingewiesen, und der Segmentdeskriptor, der die tatsächliche Adresse aufweist, wird gelesen. In diesem Fall wird außerdem das Verknüpfungsglied 70 der Auswahllogik 28 freigegeben, und

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ferner wird ein Mikroprogrammbefehl ausgeführt, um ein Prozedurbit in den der Vergleicher-Leitung entsprechenden Speicherplatz einzuschreiben. Wenn somit die neue Prozedur eingeführt wird, gibt das Vergleicher-Signal sowohl den Codierer 20 als auch das Verknüpfungsglied 70 frei, so daß die tatsächliche Adresse in den Speicher 24 gelesen wird. Außerdem wird das Prozedurbit der in dem Speicher 16 gespeicherten Segraentnummer angehängt. Liegt kein Vergleichszustand vor, so wird die Kein-Vergleichs-Logik 30 freigegeben, woraufhin ein Signal über die Leitung 32 abgegeben wird. Der Ersatzalgorithmus 34 wird über das Verknüpfungsglied 52 freigegeben; er zeigt auf den nächstfolgenden Speicherplatz bzw. auch die nächstfolgende Stelle hin. Die Auswahllogik 28 erhält das Signal von dem Ersatzalgorithmus 34 über die Leitung 36. Dabei wird insbesondere das Verknüpfungsglied 72 der Auswahllogik 28 freigegeben. Die durch die Auswahllogik adressierte Segmentnunmer wird zu der Bit-Prüflogik 44 hin ausgeben. Dabei wird kein Prozedurbit ermittelt, da sämtliche Bits freigegeben worden -Ind. Die Bit-Prüflogik. 44 wird nicht freigegeben. Sodann wird der Schreibbefehl freigegeben, und die Segmentnuamer wird in denjenigen Speicherplatz eingeschrieben, der durch die Auswahllogik 28 adressiert ist. Während dieser Zeitspanne sind die Hauptspeicher abgesucht worden und das Betriebssystem 28 hat den Segaentdeskriptor in dem Segaentdeskriptorregister 42 gespeichert. Auf eine erneute Abfrage hin tritt ein Vergleichssignal auf. Der Codierer 20 gibt den Pufferspeicher 24 frei, und der Segmentdeskriptor in dem Register 42 wird in den adressierten Speicherplatz des Speichers 24 eingeschrieben. Das Vergleichssignal gibt ferner die Auswahllogik 28 frei. Da dem Mikroprogramm bekannt- ist, daß dies die zu benutzende aktive Prozedur darstellt, wird das Verknüpfungsglied 70 freigegeben, und ferner

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wird ein Prozedurbit an die Segmentnummer angehängt, die in dem assoziativen Speicher 16 gespeichert ist.

Nachdem 16,das Fehlen eines Vergleichs anzeigende Zustände bezüglich derselben Prozedur bzw. Verfahrensweise aufgetreten sind, ist der Ersatzalgorithmus 34 auf denjenigen Speicherplatz in dem Speicher 16 zurückgekehrt, in welchem die Segmentnummer enthalten ist, die die aktive Prozedur bzw. Ver- . fahrensweise darstellt. Tritt ein weiterer Kein-Vergleichs-Zustand auf, so gibt die Kein-Vergleichs-Logik 30 ein Signal an den Ersatzalgorithmus 34 ab. Der Ersatzalgorithmus wird durch ein Signal von dem Verknüpfungsglied 52 vergrößert und gibt das Verknüpfungsglied 72 der Auswahllogik 28 frei. Die Segmentnummer in dem Speicher 16 wird zu der Bit-Prüflogik 44 hin ausgelesen. Die Bit-Prüflogik 44 stellt fest, daß der Segmentnummer ein Prozedurbit angehängt ist; sie gibt ferner über die Leitung 46 ein Signal an den Ersatzalgorithmus 34 ab. Das Verknüpfungsglied 54 wird durch den hinsichtlich seiner Zählerstellung sich erhöhenden Zähler 50 freigegeben, und über die Leitung 36 wird ein Signal abgegeben. Der nächste Speicherplatz des Speichers 16 ist nunmehr adressiert, und der Schreibbefehl wird freigegeben. Wie ersichtlich sein dürfte, ist die die aktive Prozedur kennzeichnende Segmentnummer nicht zerstört. Das in dem Segmentregister 14 enthaltene Wort wird sodann in diesen Speicherplatz eingeschrieben. Auf eine erneute Abfrage hin wird ein Vergleichssignal auf der Leitung 18 erzeugt. Dieses Vergleichssignal gibt den Codierer 20 frei, so daß der in dem Register 42 enthaltene Segmentdeskriptor in den Speicher 24 eingeschrieben wird.

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Wenn zwei oder mehr Vergleicher-Leitungen 18 auf Grund des Vergleichs des Inhalts des assoziativen Speichers 16 mit dem Inhalt des Segmentregisters 14 freigegeben sind, d.h. ein Signal führen, ist die als Mehrfach-Trefferlogik bezeichnete Logik 28 freigegeben, die eine Fehlerfolge auftreten läßt. Die Fehlerfolge führt zur Freigabe sämtlicher Speicherplätze in dem Speicher 16, während andererseits eine Bedienperson von diesem Zustand informiert wird. Die be- . treffende Folge ermöglicht die Ausführung von Abhilfsschritten. Im Unterschied dazu kann die Mehrfach-Trefferlogik 28 das Verknüpfungsglied 76 der Auswahllogik 28 freigeben, wodurch sämtliche Gültigkeitsbits freigegeben werden. Auf diese Weise ist sichergestellt, daß die Vielzahl von Vergleichszuständen .nicht mehr auftritt.

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Claims

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Patentansprüche

T) Anordnung zur Bildung einer relativen Adresse für einen Speicher mit Segmenten variabler Größe, dadurch gekennzeichnet, daß Speichereinrichtungen (16) vorgesehen sind, die eine Vielzahl erster Adressen speichern, daß Vergleichereinrichtuhgen (15) vorgesehen sind, die eine zweite Adresse mit der Vielzahl erster Adressen vergleichen, daß eine Codierereinrichtung (20) vorgesehen ist, die durch die Vergleichereinrichtungen (15) gesteuert eine dritte Adresse in dem Fall zu liefern imstande ist, daß die zweite Adresse als mit einer Adresse der Vielzahl erster Adressen übereinstimmend ermittelt worden ist, und daß Speichereinrichtungen (24) vorgesehen sind, die eine Vielzahl von vierten Adressen speichern und die durch die dritte Adresse von der Codierereinrichtung (20) freigebbar sind und eine der Vielzahl von vierten Adressen abzugeben vermögen, die jeweils die Adresse eines Segments in dem segmentierten Speicher kennzeichnen.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine bei fehlendem Vergleich durch die Vergleichereinrichtungen (15) ansprechende Einrichtung (30) vorgesehen ist, die in dem Fall ein Signal abgibt, daß bezüglich der zweiten Adresse eine Übereinstimmung mit einer Adresse der Vielzahl von ersten Adressen ermittelt wird, und daß zur Adressierung der Speichereinrichtungen (16) Auswahleinrichtungen (28,34) vorgesehen sind, die durch die Vergleichereinrichtungen (15) gesteuert eine Adresse der Vielzahl erster Adressen in den Speichereinrichtungen (16) kennzeichnen.

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3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Auswahleinrichtungen (28, 34) einen Ersatzalgorithmus (34) enthalten, der die älteste vorhandene Adresse der Vielzahl erster Adressen kennzeichnet und der durch die bei fehlendem Vergleich ansprechenden Einrichtungen (30) gesteuert wird, und daß eine Logikeinrichtung (28) vorgesehen ist, die die Vielzahl erster Adressen adressiert und die sowohl durch den Ersatzalgorithmus (34) als auch durch die Vergleichereinrichtungen (15) in dem Fall angesteuert wird, daß die zweite Adresse mit einer der Vielzahl erster Adressen übereinstimmt .
4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß Einrichtungen (52, 54) vorgesehen sind, die den Ersatzalgorithmus (34) in dem Fall zu ändern gestatten, daß von den bei fehlendem Vergleich ansprechenden Einrichtungen (30) ein Signal aufgenommen worden ist, daß der Ersatzalgorithmus (34) 3ine Einrichtung (50) enthält, die der Logikeinrichtung (28) die älteste vorliegende Adresse innerhalb der Vielzahl erster Adressen angibt, und daß die Logikeinrichtung (28) eine Einrichtung enthält, die die älteste vorliegende Adresse innerhalb der Vielzahl erster Adressen in dem Fall adressiert, daß die Vergleichereinrichtungen (15) keine Übereinstimmung zwischen der zweiten Adresse und der Vielzahl erster Adressen anzeigen.
5. Anordnung zur Bildung einer relativen Adresse für einen Speicher mit Segmenten variabler Größe, insbesondere nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet,

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daß eine Aufnahmeeinrichtung vorgesehen ist, die eine erste Adresse aufnimmt, welche einen Zugriff zu einem Segment in dem Segmente enthaltenden Speicher leitet, daß erste Einrichtungen vorgesehen sind, die an eine Adresse ein erstes Identifizierungssignal anhängen, welches eine gültige Adresse kennzeichnet, daß Einrichtungen vorgesehen sind, die das erste Identifizierungssignal an die Aufnahmeeinrichtung abgeben, derart, daß das erste Identifizierungssignal an die erste Adresse angehängt wird, daß Speichereinrichtungen vorgesehen sind, die eine Vielzahl zweiter Adressen speichern, deren Jede ggfs. das erste Identifizierungssignal einer gültigen Adresse enthält, daß Vergleichereinrichtungen vorgesehen sind, die die erste Adresse und das erste Identifizierungssignal einer gültigen Adresse mit der Vielzahl zweiter Adressen vergleichen, daß durch die Vergleichereinrichtungen gesteuerte Einrichtungen (18) vorgesehen sind, die in dem Fall ein erstes Signal führen, daß die erste Adresse und das erste Identifizierungssignal einer gültigen Adresse in der Vielzahl zweiter Adressen enthalten sind, und daß Einrichtungen vorgesehen sind, die die Startadresse desjenigen Segments kennzeichnen, welche durch die erste Adresse zur Verfügung gestellt ist, wobei diese Einrichtungen eine Vielzahl dritter Adressen umfassen, deren jede einer der Vielzahl zweiter Adressen entspricht, und wobei die betreffenden Einrichtungen auf das erste Signal hin eine Adresse aus der Vielzahl dritter Adressen auswählen.
6. Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß auf das erste Signal ansprechende Auswahleinrichtungen zur Adressierung der Vielzahl von zweiten Adressen vorgesehen sind und daß eine bei fehlendem Vergleich durch

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die Vergleichereinrichtung (15) ansprechende Einrichtung (30) vorgesehen ist, die in dem Fall ein zweites Signal erzeugt, daß die erste Adresse und das erste Identifizierungssignal einer gültigen Adresse nicht in der Vielzahl der zweiten Adressen enthalten sind, wobei das zweite Signal auch den Auswahleinrichtungen (28, 34) zugeführt wird.
7. Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß zweite Einrichtungen vorgesehen sind, die an eine Adresse ein zweites Identifizierungssignal anzuhängen vermögen, welches eine aktive Prozedur kennzeichnet, daß die Speichereinrichtungen das zweite Identifizierungssignal einer aktiven Prozedur unter der Vielzahl zweiter Adressen enthalten, und daß Prüfeinrichtungen (44) vorgesehen sind, die das zweite Identifizierungssignal einer aktiven Prozedur aus den Speichereinrichtungen überprüfen und die ein drittes Signal an die Auswahleinrichtungen (28,34) in dem Fall abgeben, daß das zweite Identifizierungssignal einer aktiven Prozedur ermittelt ist, wobei die Auswahleinrichtungen (28, 34) sicherstellen, daß die Adresse des zweiten Identifizierun_gssignals einer aktiven Prozedur innerhalb der Vielzahl von zweiten Adressen nicht zerstört wird.
8. Anordnung nach Anspruch 7, dadurch gekennzeichnet, daß Ersatzalgorithmuseinrichtungen (34) vorgesehen sind, die durch das zweite Signal und das dritte Signal gesteuert eine Adresse aus der Vielzahl von ar eiten Adressen kennzeichnen, wobei das zweite Signal und das dritte Signal die Ersatzalgorithmuseinrichtungen (34) zu verndern gestatten, und daß eine Vielzahl von Logikeinrichtungen (70, 72,74,76,78) vorgesehen ist, durch deren jede eine Adresse

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aus der Vielzahl von zweiten Adressen adressierbar ist.
9. Anordnung nach Anspruch 8, dadurch gekennzeichnet, daß die Verknüpfungseinrichtungen (70, 72, 74, 76, 78) die zweiten Einrichtungen enthalten, die das zweite Identifizierungssignal einer aktiven Prozedur an eine Adresse der Vielzahl zweiter Adressen anhängen und die auf das erste Signal und auf einen einer aktiven Prozedur entsprechenden Schreib-Mikrobefehl ansprechen, daß ferner Leseeinrichtungen vorgesehen sind, die eine Adresse aus der Vielzahl von zweiten Adressen lesen und die durch das dritte Signal, durch den Ersatzalgorithmus und durch einen Lese-Mikrobefehl gesteuert werden, daß ferner Schreibeinrichtungen vorgesehen sind, die die erste Adresse in die Speichereinrichtungen schreiben, welche auf das dritte Signal, auf den Ersatzalgorithmus und auf einen Schreib-Mikrobefehl hin ansprechen, daß ferner erste Einrichtungen vorgesehen sind, die das erste Identifizierungssignal einer gültigen Adresse freizugeben vermögen, und daß zweite Einrichtungen vorgesehen sind, die das zweite Identifizierungssignal einer aktiven Prozedur freizugeben gestatten.
10. Anordnung nach Anspruch 9, dadurch gekennzeichnet, daß die eine Kennzeichnung vornehmenden Einrichtungen eine Codierereinrichtung (20) enthalten, welche ein viertes Signal abzugeben vermag und welche auf das erste Signal anspricht, und daß Speichereinrichtungen vorgesehen sind, die die Vielzahl von dritten Adressen speichern und die auf das vierte Signal hin derart ansprechen, daß eine Adresse der Vielzahl von dritten Adressen abgegeben wird, wobei die betreffende eine Adresse der Vielzahl von dritten

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Adressen die Startadresse des Segments kennzeichnet, welche durch die erste Adresse festgelegt ist.

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