DE2351761A1 - Monolithisch integrierte, in chips aufgeteilte halbleiterschaltungsanordnung - Google Patents
Monolithisch integrierte, in chips aufgeteilte halbleiterschaltungsanordnungInfo
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
Description
Amtliches Aktenzeichen:
Neuanmeldung
Aktenzeichen der Anmelderin;
FI 972 005
Monolithisch integrierte, in Chips aufgeteilte Haitoleiterschaltungsanordnung
. '·
Die Erfindung betrifft eine monolithisch integrierte, in Chips aufgeteilte
Schaltungsanordnung auf einem Haltleiterplättchen mit einer Anordnung zum Herstellen leitender Verbindungen zu den Chipanschlüssen.
Während der Herstellung von integrierten Schaltkreisen auf aus Chips gebildeten Halbleiterplättchen ist es notwendig, schon vor
dem Zerschneiden der Plättchen in Chips deren Qualität zu überprüfen,
wozu es möglich sein muß, die zu den einzelnen Chips gehörenden Chipanschlüsse zu kontaktieren. Die durchzuführenden Prüfungen lassen sich in zwei Kategorien einteilen. Zum einen handelt
es sich um die funktionsmäßige Überprüfung der Schaltungscharakteristiken
und zum anderen um die Überprüfung der Eigenschaften der Elemente. Bei der funktionsmäßigen überprüfung wird festgestellt,
ob die integrierten Schaltungen zur Durchführung der bestimmungsgemäßen Funktionen in der Lage sind. Dabei werden Schaltpegel,
Sättigungspegel, Belastbarkeitscharakteristiken, Schaltzeiten und Störeinflußgrenzen festgestellt.
Derartige Funktionstests werden gegenwärtig direkt auf dem die
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integrierte Schaltungsanordnung enthaltenden Chip durchgeführt.
Dabei werden bestimmten Anschlüssen oder Schaltungsknoten auf dem Chip spezifische elektrische Signale zugeführt und die dadurch
bewirkten Ausgangssignale an anderen Anschüssen und Schaltungsknoten kontrolliert. Es liegt in der Natur des Funktionstests, daß er nach vollständiger Fertigstellung, einschließlich
der dielektrischen Isolation und Metallisation, der Schaltungsanordnung durchgeführt wird. Außerdem wird der Funktionstest bei
hochintegrierten Schaltungen vorteilhafterweise auf Plättchen-Ebene durchgeführt, d. h., bevor das Plättchen in die einzelnen Chips
unterteilt wird.
Der Funktionstest auf Plättchen-Ebene erfolgt konventionell dadurch,
daß die Chip-Anschlüsse, die üblicherweise an der Peripherie des Chips angeordnet sind, mit Hilfe eines geeigneten Prüfkopfes kontaktiert werden. Ein derartiger Prüfkopf weist eine Reihe
von Kontakten oder Nadeln auf, die mechanisch mit den Chip-Anschlüssen in Berührung gebracht werden. Über diese Nadeln werden
elektrische Signale zugeführt und gleichzeitig von anderen Chip-Anschlüssen Ausgangssignale abgenommen. Mit steigender Komplexität
der hochintegrierten Schaltungsanordnungen und der damit verbundenen
Packungsdichte nimmt auch die Anzahl der Chip-Anschlüsse zu. Eine Folge davon ist, daß die Größe der Chip-Anschlüsse und
deren gegenseitiger Abstand wesentlich zu verringern ist. Es liegt auf der Hand, daß damit eine direkte mechanische Kontaktierung der
Chip-Anschlüsse mittels eines Prüfkopfes beträchtlich erschwert
oder sogar unmöglich sein kann.
Es ergibt sich also zunehmend die Notwendigkeit, geeignete Mittel und Methoden zu entwickeln, die es gestatten, auch bei extrem horher
Integration Zugriff zu den Chip-Anschlüssen zu finden. Es gilt insbesondere im Hinblick auf die derzeitigen Entwicklungen in Richtung
auf den "Computer auf dem Chip".
Es ist die Aufgabe der Erfindung, beim Prüfen von integrierten Schaltungen auf aus Chips zusammengesetzten Haltleiterplättchen
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Zugriffe zum-Zwecke der Signalzufuhr und Signalabnähme zu kleinen
und nahe beieinanderliegenden Chip-Anschlüssen unter Verwendung konventioneller Prüfvorrichtungen und einer möglichst geringen Belegung
der für die Erstellung von integrierten Schaltungen verwertbaren Halbleiterfläche zu ermöglichen.
Diese Aufgabe wird erfindungsgemäß bei einer Schaltungsanordnung der eingangs genannten Art dadurch gelöst, daß mit mechanisch von
außen kontaktierbaren Plättchen-Anschlüssen am Plättchenrand jeweils mehrere Chip-Anschlüsse verbunden sind und daß die Verbindungen
zwischen Chip- und Plättchen-Anschlüssen selektiv aktivierbar sind.
Da die Verbindungen zwischen den Chip- und Plättchen-Anschlüssen selektiv
aktivierbar sind, tritt eine gegenseitige Störung bzw. Beeinflussung
dieser Verbindungen nicht ein, obwohl mehrere Chip-Anschlüsse mit einem Plättchen-Anschluß verbunden sind. Da die Plätt-
-chen-Anschlüsse im Plättchenrandgebiet angeordnet sind, das aus verschiedenen Gründen nicht zur Herstellung von integrierten Schaltkreisen
verwertbar ist und da die Zahl der Plättchen-Anschlüsse im Vergleich zur Zahl der Chip-Anschlüsse relativ klein ist, ist genug
Platz vorhanden, um die Plättchen-Anschlüsse so groß zu machen und in so großem Abstand voneinander anzuordnen, daß sie bequem
mit konventionellen Prüfköpfen kontaktiert werden können.
Es ist vorteilhaft, wenn von jedem Plättchen-Anschluß ein gemeinsamer
Leitungszug ausgeht, mit dem pro Chip höchstens ein Chip-Anschluß mittels einer Zuleitung verbunden ist. Mit dieser Anordnung
wird Platz eingespart und das Prüfungsverfahren vereinfacht.
Es ist vorteilhaft, wenn zur selektiven Aktivierung in Verbindung mit jedem Chip ein beim gleichzeitigen Zuführen von zwei Signalen
ansprechendes Gate vorhanden ist. Für diese Ausgestaltung der Anordnung braucht man zwar zwei Selektionsleitungen zur Aktivierung
eines Chips, da aber jede Selektionsleitung mit mehreren Chips verbunden ist, ergibt sich doch eine wesentliche Reduzierung
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-A-der notwendigen Zahl von Selektionsleitungen.
Sind die Chips in einer Matrix angeordnet, so ist es vorteilhaft, wenn zum Zuführen der Signale sich kreuzende Scharen von Selektionsleitungen vorhanden sind, von denen jede mit allen Gates entweder
einer Chipzeile oder einer Chipspalte verbunden ist. Abgesehen davon,
daß sich dabei eine sehr übersichtliche Anordnung ergibt, ergibt sich dabei der weitere Vorteil, daß die Selektionsleitungen
ebenso wie die gemeinsamen Leiterzüge und die Gates in den Trennzonen zwischen den Spalten und Zeilen angeordnet werden können.
Diese Trennzonen können nicht zur Herstellung später benötigter integrierter Schaltkreise verwendet werden, da sie beim Zerschneiden
der Plättchen in die einzelnen Chips wegfallen. Da jedoch die gemeinsamen Leiterzüge, Selektionsleitungen und Gates nur zum
Prüfen der Chips vor dem Zerschneider der Plättchen benötigt werden,
kann auf diese Weise der Platz, den die beim Schneider wegfallenden
Trennzonen bedecken, sinnvoll verwendet werden und es ist nicht notwendig, wertvolle, für integrierte Schaltungen brauchbare
Flächenbereiche für die Prüfschaltung einzusetzen.
Die Leitungen können entweder in zwei durch eine Isolationsschicht
getrennten Metallisierungsebenen angeordnet werden, was Überkreuzungen
erleichtert und eine hohe Packungsdichte erlaubt, oder es ist auch möglich, wenigstens einen Teil der Leitungen in niederohmigen
Diffusionsgebieten im Halbleitermaterial verlaufen zu lassen, wodurch sich wenigstens eine Metallisierungsebene einsparen
läßt, wodurch sich diese Struktur einfacher herstellen läßt als diejeneige mit zwei Metallisierungsebenen, weil die Herstellung
der niederohmigen Diffusionsgebiete im gleichen Verfahrensschritt wie die Herstellung von Transistorzonen erfolgen kann.
Die Erfindung wird anhand -von durch Zeichnungen erläuterten Ausführungsbeispielen
beschrieben.
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Es zeigen:
Fig. 1 eine schematische Draufsicht auf die Oberfläche
eines Plättchens mit integrierten Schaltkreisen, wobei die einzelnen Chips und die Trennzonen
zwischen den Chips zu sehen sind,
Fig. 2 eine vergrößerte Draufsicht auf ein einzelnes
Chip der in Fig. 1 dargestellten Struktur einschließlich
der es umgebenden Trennzone und
Fig. 2a einen Querschnitt entlang der Linie 2A-2A der
Fig. 2. .
Wie die Fig. 1 zeigt, besteht das Plättchen IO aus- einer Vielzahl
von Chips 11, die durch Trennzonen 12 voneinander getrennt sind. Die kompletten Einzelheiten eines Chips sind nicht dargestellt,
da sie für die Erfindung selbst unwesentlich sind und Abmessungen,
besonders der Trennzonen, sind übertrieben groß dargestellt, so daß sie in der Figur eine relativ größere Fläche bedecken als in
Wirklichkeit. Zum Zwecke der Illustration sei darauf hingewiesen, daß die integrierten Schaltungsanordnungen beispielsweise eine
im US-Patent Nr. 3 539 876 beschriebene Struktur aufweisen können.
Die Herstellung der integrierten Schaltungsanordnungen und der Metallisation
kann vorzugsweise nach dem in dem genannten Patent beschriebenen Verfahren erfolgen oder aber auch beispielsweise durch
Anwendung der lonehimplantationstechnik. Unter der Annahme, daß jedes
der Chips in Fig. 1 eine Vielzahl von Chip-Anschlüssen 13 hat, die so nahe beeinanderliegen, daß sie mit den konventionellen, mit vielen Prüfnadeln ausgestatteten Prüfköpfen mechanisch nicht kontaktiert
werden können, stellt die beschriebene Anordnung für jede Reihe von Chips eine Gruppe von parallelen, gemeinsamen Leitungszügen 14 in den Trennzonen zwischen den Reihen bereit. Jeder
gemeinsame Leitungszug ist jeweils mit demselben Chip-Anschluß auf
den einzelnen Chips in der Reihe durch eine Zuleitung 15 verbunden.
Jeder der gemeinsamen Leitungszüge ist mit einem Plättchen-Anschluß
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16 verbunden. Die Gruppe von Plättchen-Anschlüssen 16, die mit den
zu einer bestimmten Chipreihe gehörenden gemeinsamen Leitungszügen
verbunden sind, ist am Plättchenrand lokalisiert und so groß und die einzelnen Anschlüsse sind in einem solchen Abstand voneinander,
daß die Plättchen-^Anschlüsse leicht mechanisch mittels
eines konventionellen Prüfkopfes kontaktiert werden können. Die
Chips auf dem Plättchen sind normalerweise im inaktiven Betriebszustand. Wenn die Chip-Anschlüsse eines bestimmten Chip geprüft
werden sollen, wird das Chip, wie weiter unten im einzelnen beschrieben wird, selektiert. Dadurch ergibt sich für jeden der
Chip-Anschlüsse 13 in dem selektierten Chip eine leitende Verbindung über die entsprechenden Zuleitungen 15 und die gemeinsamen
Leitungszüge 14 zu den Plättchen-Anschlüssen 16, von denen jeder einem Chip-Anschluß 13 in dem selektierten Chip entspricht.
Die Plättchen-Anschlüsse 16 können dann auf konventionelle Weise mittels Prüfköpfen kontaktiert werden, um alle notwendigen Prüfungen,
einschließlich der Überprüfung der Eingangs- und Ausgangssignale, durchzuführen. Die Mittel, um die Plättchen-Anschlüsse
16 mit dem Prüfgerät zu verbinden, d. h. der Prüfkopf
mit den Prüfspitzen, welche nicht gezeigt sind, können jede geeignete Anordnung, die für konventionelle Prüfköpfe üblich sind,
haben.
Eine geeignete Methode, um ein bestimmtes Chip in der in Fig. 1 gezeigten Anordnung zu aktivieren, besteht darin, das Chip auf
das Energie- oder Spannungsniveau zu bringen, das notwendig ist,
um das Chip operativ zu machen. Dies kann auf bequeme Weise erzielt
werden, indem an einen bestimmten Anschluß auf dem Chip, d. h. an den Anschluß 17, welcher der Anschluß ist, an den während
der Chipbetätigung ein vorherbestimmtes Spannungsniveau gelegt
wird, um das Chip funktionsfähig zu machen, eine entsprechende Spannung gelegt wird. Dies kann dadurch erzielt werden, indem
mit jedem Anschluß 17 ein Gate 18 verbunden ist, an welches ein Paar von Einlaßsignalen gelegt werden muß, damit das Gate
die gewünschte Spannung an den Chip-Anschluß 17 des besprochenen Chips weitergeben kann. Soll z. B. das Chip 11a selektiert werden,
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so würde je ein Signal sowohl auf die Y-Selektionsleitung 19 als
auch auf die X-Selektionsleitung 20 gegeben. Diese hätte zur Folge,
daß ein Paar von Eingangssignalen nur an dem mit dem Chip HA verbundenen Gate 18A liegen. Die erforderliche Spannung würde dann
an den Chip-Anschluß 17A in diesem Chip weitergeleitet.
Eine ausführlichere Besprechung der Struktur einer Ausführungsform
der beschriebenen Erfindung, wobei eine brauchbare Ausführung
des Gates gezeigt wird, soll nun anhand der Fign. 2 und 2A gegeben werden.
Wie weiter oben bemerkt, wird der Beschreibung eine integrierte Schaltung zugrundegelegt, deren Herstellung und deren Struktur
den im US-Patent Nr. 3 539 876 beschreibenen ähnelt. Die Struktur der Trennzonen, die in der Schaltung zum Selektieren bestimmter
Chips auf dem Plättchen benutzt wird,· ebenso wie die metallischen
Leiter, welche die gemeinsamen Leitungszüge und die Verbindungen
zwischen den Chip-Anschlüssen und den zugänglichen Plättchen-Anschlüssen
bilden, haben auch eine ähnliche. Struktur wie die im US-Patent Nr. 3 539 876 beschriebene integrierte Schaltung. Entsprechend wird in der folgenden Beschreibung dieser Trennzonenstruktur
davon ausgegangen, daß die Schaltung mit dieser speziellen Struktur so ausgeführt ist, daß sie für das Zusammenwirken von mit
integrierten Schaltungen versehenen Chips und Plättchen, welche eine Struktur, wie sie in dem erwähnten Patent beschrieben ist,
haben, geeignet ist.
Die Chip-Anschlüsse 21 sind jeder mit einem anderen gemeinsamen
Leitungszug 22 durch eine zugehörige Zuleitung 23 verbunden. Die gemeinsamen Leitungszüge sind ihrerseits mit Plättchen-Anschlüssen
am Plättchenrand verbunden, welche, wie oben beschrieben worden ist, leicht zugänglich sind. In der in Fig. 2 dargestellten Struktur
sind die gemeinsamen Leitungszüge 22 mittels Metallisierung auf
einer Isolierschicht, wie z. B. Siliziumdioxid, welche das Halbleitersubstrat
bedeckt, aufgebracht. Die Zuleitungen 23 sind auch metallisch. Um die Oberkreuzungen 24 in der in Fig. 2 gezeigten
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Struktur zu ermöglichen, ist eine konventionelle Zweischichten-Metallurgie
notwendig, wobei z. B. die gemeinsamen Leitungszüge 22 auf einer ersten Schicht von Siliziumdioxid aufgebracht werden und
die Zuleitungen 23 auf einer zweiten Schicht, welche die Metallisierung
für die gemeinsamen Leitungszüge 22 bedeckt. An den Stellen, an welche eine Verbindung zwischen einem gemeinsamen Leitungszug und einer Zuleitung hergestellt werden müssen, wie z. B. am
Punkt 40, wird dieser Kontakt durch ein Kontaktmetall hergestellt, das sich in einer Bohrung durch die zweite isolierende Schicht unter
den Zuleitungen 23 befindet.
Um ein brauchbares Gate zum Selektieren eines Chips zu erhalten,
wird nun ein Transistor 25 in einer Epitaxieschicht 26 vom n-Typ, die auf einem Substrat 27 vom p-Typ aufgebracht ist, erzeugt. Eine begrabene Subkollektorζone 28 befindet sich unmittelbar unter
dem Transistor. Zu dem Transistor gehört auch das Basisgebiet 29 und der Emitter 30. Der npn-Transistor 25 ist in eine Emitterfolger-Schaltungskonfiguration
eingebaut, wobei der Emitter über den eindiffundierten Lastwiderstand 31 vom p-Typ und die metallische
Leitung 32 mit Masse verbunden ist. Emitter 30 ist auch mit dem Chip-Anschluß 33 durch den metallischen Leiter 34 verbunden, um
eine Spannung an das Chip 35, nachdem ein Paar von EingangsSignalen
einerseits über die Y-Selektionsleitung 36 zu der Basis 29
und andererseits über die X-Selektionsleitung 37 zu dem Kollektor
des Transistors 25 gebracht worden sind, anlegen zu können. In der in Fig. 2A gezeigten Struktur haben die beiden Isolierschichten
die Nummern 38 und 39. Die Y-Selektionsleitung 36 liegt auf der
zweiten Schicht 39 und die X-Selektionsleitung 37, welche in der Struktur der Fig. 2A nicht erscheint, ist zum Ermöglichen von Überkreuzungen
der X- und Y-Selektionsleitungen auf der Isolierschicht
38 aufgebracht. Um einen bestimmten Transistor zu selektieren, wird
ein Signal +V an den Kollektor des Transistors über die X-Selektionslinie
37 und ein gleichzeitiges Signal an die Basis des Transistors über die Y-Selektionsleitung 36 angelegt. Dadurch wird eine
höhere Ausgangsspannung an die Leitung 34 angelegt, die ausreicht, wenn sie an den Chip-Anschluß 33 angelegt wird, um das Chip
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35 selektiv betriebsbereit zu machen. In der beschriebenen Struktur,
bei der zur Erzeugung der notwendigen Überkreuzungen in der Trennzone eine mehrschichte Isolations- und Metallisierungsstruktur
benützt wird, ist die Art, solche Überkreuzungen zu erzielen, natürlich
nicht Teil der beschriebenen Erfindung und es wäre auch möglich, einen Typ der Selektionsleitungen oder Zwischenverbindungen
in einem sehr niederohmigen, diffundierten Gebiet in der
Trennzone zu erzeugen. Im einem solchen Fall wäre nur eine Metallisierungsebene
zum Erzeugen der Überkreuzungen notwendig.
Außerdem kann jedes geeignete Mittel zum selektiven Verbinden der Chip-Anschlüsse, welche praktisch einer mechanischen Kontaktierung
nicht zugänglich sind, mit den peripher gelegenen Plättchen-Anschlüssen benutzt werden, die, da sie einen hinreichenden Abstand
voneinander haben, leicht kontaktiert werden können.
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Claims (8)
- PATENTANSPRÜCHEMonolithisch integrierte, in Chips aufgeteilte Schaltungsanordnung auf einem Halbleiterplättchen mit einer Anordnung zum Herstellen leitender Verbindungen zu den Chip-Anschlüssen, dadurch gekennzeichnet, daß mit Plättchen-Anschlüssen (16) am Plättchenrand jeweils mehrere Chip-Anschlüsse (13, 21) verbunden sind und daß die Verbindungen zwischen Chip- und Plättchen-Anschlüssen selektiv aktivierbar sind.
- 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß von jedem Plättchen-Anschluß (16) ein gemeinsamer Leitungszug (14, 22) ausgeht, mit dem pro Chip höchstens ein Chip-Anschluß (13, 21) mittels einer Zuleitung (15, 23) verbunden ist.
- 3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß zur selektiven Aktivierung der Verbindungen mit jedem Chip ein beim gleichzeitigen Zuführen von zwei Signalen ansprechendes Gate (18) , verbunden ist.
- 4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß als Gate (18) eine integrierte Transistorschaltung (25) dient.
- 5. Schaltungsanordnung nach einem oder mehreren der Ansprüche1 bis 4, gekennzeichnet durch eine Matrixanordnung der Chips mit Trennzonen zwischen den Zeilen und Spalten.
- 6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß zum Zuführen der Signale sich kreuzende Scharen von Selekionsleitungen (19, 20) vorhanden sind, von denen jede mit allen Gates entweder einer Chipzeile oder einer Chipspalte verbunden ist.Fi 972 0O5 409817/0894
- 7. Schaltungsanordnung nach einem oder mehreren der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die.Selektionsleitungen (19, 20), gemeinsamen Leitungszüge {14, 22) und Gates
(18) in den Trennzonen angeordnet sind,, - 8. Schaltungsanordnung nach einem oder mehreren der Ansprüche1 bis 7, dadurch gekennzeichnet, daß die Selektionsleitungen (19,20), gemeinsamen Leitungszüge (14, 22) und Zuleitungen (15, 23) in zwei durch eine Isolierschicht getrennten Metallisierungsebenen angeordnet sind.9". Schaltungsanordnung nach einem oder mehreren der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß wenigstens ein Teil der Se-lektionsleitungen, gemeinsamen Leitungszüge und Zuleitun-■ gen in nieöerohxnigen Diffusionsgebieten im Halbleitermaterial verlaufen» ' _ ■ΙΟ.. Schaltungsanordnung nach einem oder mehreren der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die.Plättchen-Aaschlüsse (16) und die Selektionsleitungen (19, 20) mit den Hadeln von Prüfköpfen kontaktierbar sind*005 4098 17/08 94
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