DE2355579A1

DE2355579A1 - Digital-, analogumwandler

Info

Publication number: DE2355579A1
Application number: DE19732355579
Authority: DE
Inventors: Stuart Keene Tewksbury
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1972-11-08
Filing date: 1973-11-07
Publication date: 1974-05-16
Also published as: CA982267A; JPS49126248A; NL7315245A; US3831167A; FR2205785A1

Description

BLUMBACH -WESER · ΒΕΚ'βΕΝ & KRAM

PATENTANWÄLTE IN Wl ESBAD EN. U ND MÜNCHEN

^355579

DlPL-ING. P. G. BLUMBACH - DIFI.-PI IYS. Dr. W. WESER · D1PL.-ING. DR. JUR. P. BERGEN " D!PL-ING. R. KRAMER

WIESBADEN ■ SONNtNBERGER STRASSE 43 . TEt. (06121) 56 2?43, 5419 93 MÖNCHEN

WESTERN ELECTRIC COMPANY Tewsbury 3

Incorporated

NEW YORK, N. Y., 10007 USA Digital-, Analogumwandler

Die Erfindung bezieht sich auf einen Digital^Analogumwandler mit einer Einrichtung zum Umwandeln von pulscodemodulierten Signalen in differenzpulscodemodulierte Signale mit einem Binärziffermultiplizierer zum Erzeugen einer Impulsfolge mit einer Anzahl von Impulsen, die äquivalent zum numerischen Wert eines Signales ist, und miteiner Integrationsschaltung zum Integrieren der Impulsfolge, um ein analoges Signal zu erhalten.

Im Zusammenhang mit der Entwicklung von digitalen Übertragungsanlagen ging man mit Nachdruck daran, die Vorzüge von LSI-Schaltungen wirtschaftlich zu nutzen. Um das zu erreichen, bemühte man sich intensiv, sehr schnelle, effiziente und billige Analog-Digital-

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Umwandlungsverfahren und -Anordnungen zu entwickeln. Im Gegensatz dazu bemühte man sich weniger darum, Verfahren zu entwickeln, urn übertragene digitale Signale wieder zurück in ihre Analogform umzuwandeln.

Bei der direkten Umwandlung eines Signals mit einer großen, ungefähr 15 Bit genauen Abtastprobenwortlänge würde es erforderlich sein, die niedrigst stellige Stromquelle im Netzwerk für binäres Decodieren genau im Verhältnis 1 : 32.768 zu halten. Solche Genauigkeiten sind nur sehr schwer in Anlagen aufrecht zu erhalten, die z. B. in Fernmeldeämtern arbeiten. Darüberhinaus müssen die Bauelemente sorgfältig ausgewählt und in manchen Fällen deren Kenndaten zeitraubend und teuer angepaßt werden, um die für derartige Genauigkeiten erforderlichen Bauelement-Toleranzen einzuhalten.

Wenn auf der anderen Seite ein Codierer und Decodierer vom Delta-Modulationstyp verwendet wird, kann es vermieden werden, Bauelement-Kenndaten sorgfältig anpassen zu müssen. Obwohl dadurch ein sehr schwerwiegendes Problem umgangen zu sein

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scheint, gibt es in Bezug auf den Herstellungsaufwand noch einen anderen wichtigen Nachteil, der das Problem der Arbeitsgeschwindigkeit betrifft. In einem Deltamodulationsschema mit einer Genauigkeit von 15 Bit würden mehr als 32.000 Signal vergleiche bei einer Frequenz von ungefähr 8kHz vorgenommen werden müssen. Das führt zu einer Schaltungsarbeitsgeschwindigkeit in der Größenordnung von 250 MHz. Arbeitsgeschwindigkeiten wie diese sind unökonomisch und mit massengefertigten Bauteilen schwer zu erreichen.'

Die erfindungsgemäße Aufgabe besteht darin, diese Nachteile zu beheben.

Zur Lösung der Aufgabe geht die Erfindung von einem Digital-, Analogwandler der eingangs genannten Art aus und ist gekennzeichnet durch

eine Schaltungseinrichtung zum Unterteilen des differenzpulscodemodulierten Signals in wenigstens zwei Abschnitte, deren Quantisierungsgewi chtung dem relativen Wert des Segmentes im Differenzsignal entspricht,
eine Schaltungseinrichtung im Binärziffermultiplizierer zum

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Erzeugen von getrennten Impulsfolgen, abhängig von den gentrennt übertragenen Abschnitten, getrennte Integrationsschaltungen zum Integrieren der Impulsfolgen, die sich aus den getrennten Abschnitten ergeben,

Schaltungen zum Maßstabsetzen der von den Integrationsschaltungen übereinstimmend mit der Quantisierungsgewichtung des entsprechenden differenzpulscodemodulierten Abschnittes gebildeten analogen Signale, und

eine Verknüpfungsschaltung zum Addieren sämtlicher in Maßstab gesetzter analogen Signale, um ein zum ursprünglichen pulscodemodulierten Signal äquivalentes zusammengesetztes analoges Signal zu bilden.

Eines der erfindungsgemäßen Merkmale besteht darin, daß digitale Signale mit Genauigkeiten in der Größenordnung von 15 Bits in ihre analoge Signalform decodiert werden können, indem Schaltungen verwendet werden, deren Arbeitsgeschwindigkeit wesentlich kleiner als die der Schaltungen ist, die man normalerweise für erforderlich hält, um solche Signale umzuwandeln. ·

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Anschließend wird die Erfindung in .Verbindung mit den. beigefügten Zeichnungen speziell beschrieben. Die Zeichnungen zeigend

Fig. 1 ein Blockdiagramm eines Digital^Analogwandlers;

Fig. 2 ein vereinfachtes Schaltbild eines Binär ziffer-

■ . multiplizierers;

Fig« 3 ein Zeit Steuerimpulsdiagramm, das die Arbeits

weise des Bmärziffermultiplizierer s veransehaui-KeM;

Fig. 4 eine erfindungsgeKiäße In£erpc^lati©n>skerailiiiie

- far Digital-Analogsignalumwanddung,, die mit ^: einer Kennlinie für direkte SignatonftwaÄdlipig

verglichen wird, und

Fig. 5 eine erfindungsgemäße Halte- und Interpolations--

. kennlinie^ die mit eiiaer durch; direkte Interpolation

gebildeten Kennlinie verglichen wi

Der in Fig. 1 dargestellte Digital-, Analogwandler enthält eine Schaltung zum Umwandeln eines digitalen, pulscodemodulierten Signals (PCM-Signal) in ein differenzpulscodemoduliertes Signal (DPCM-Signal). Das PCM-Signal wird als Eingangssignal an die Schaltung 110 angelegt. Ein Teil davon wird direkt über die Leitung 111 an den Subtrahier er 112 für digitale Signale angelegt. Derartige Subtrahierer sind gut bekannt. Eier andere Teil des PCM-Signales wird mit Hilfe einer Verzögerungsschaltung 113 zeitlich um ein volles PCM-Abtastprobenintervall verzögert. Durch diese Verzögerung wird eine Abtastprobe eines PCM-Signales, die. ein Abtastprobenzeitintervall früher· -. eintraf, zeitlich auf das augenblickliche PCM-Signal abgestimmt. Ganz entsprechend wird der.Teil des augenblicklichen PCM-Signales, der in der Verzögerung&schaltung 113 verzögert wind, in seit- ·. liehe Übereinstimmung mit einem PCM-Signal gebracht* das ein Abtastprobenzeitintervall später eintrifft, äös dem verzögerten PCM-Signal, das über die Leitung 116 an den negativen Eingantgsansehliiß des; Subtrahierers"112, und dem unverzögerten.Signal, das über die-Leitung 111 an den positiven EingangsansehJuß des Subtrabierers angelegt wird, :wird im .Subtrahi.erer die Differenz

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gebildet. Dieses Differenz signal wird als differenzpulscodemoduliertes Signal (DPCM-Signal) bezeichnet.

Nach der Umwandlung der PCM-Signale in ein DPCM-Format werden die seriell gegliederten Signalbits parallel umgeordnet. Diese Umwandlung erfolgt im Serien-Parallelbitwandler 118. ■ Das DPCM-Signal wird über die Leitung 117 an diesen Wandler angelegt.

Die (M+l) Bits eines DPCM-Wortes am Ausgang des Serien-Parallelwandlers 118 sind von höchststelligen Vorzeichenbit big zfl; einem geringst stelligen Signalbit abfallend gegliedert. Das geringst stellige Bit stellt die Inkrement Schrittweite dar. Nach Eintreffen aller DPCM-Zeichen wird das in parallele Bits gegliederte DPCM-Signal von Zeitsteuerungsschaltungen, die hier nicht eigens dargestellt sind, unterteilt, wodurch die N niedrigststelligen Bits aus der Gesamtzahl M von Signalbits über die Leitungen 119 an das Steuerregister 121 angelegt werden. Die Zeit st eue'rungs schaltungen verzögern ein Ausgangs signal des Serien-Parallelwandlers nur so lange, bis ein ganzes Digitalwort

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plaziert ist. Im allgemeinen sind solche Zeitsteuerungsschaltungen in den Wandler eingebaut und bilden einen Teil desselben. Der Signalbitrest (M-N) wird über die Leitungen 120 an das Steuerregister 122 angelegt.

Das oben angeführte M entspricht der Gesamtzahl von Signalbits in dem DPCM-Signal, ausgenommen das hoch st stellige Vorzeichbit. Folglich ist die gesamte Bitzahl im DPCM-Signal (M+l) oder M¹. Das oben erwähnte Ngibt die Anzahl von geringst stelligen Bits in einem unterteilten Abschnitt des DPCM-Signals wieder. In dem hier angeführten Beispiel ist N gleich M/2, wenn die Anzahl M der Signalbits gerade ist. Wenn M ungerade ist, ist N gleich (M+D/2. Das Plus- und Minusvorzeichen zeigt an, daß ein Abschnitt ein zusätzliches Bit mehr als der andere Abschnitt hat. Im Ausführungsbeispiel werden zwei Abschnitte verwendet. Wenn mehr als zwei Abschnitte erforderlich sind, was von der Anzahl der Wortbits abhängt, können zusätzliche Register angebaut werden.

Das Vorzeichenbit des DPCM-Signals mit M'Bit liegt über die Leitung 123 im Knotenpunkt 124 der Leitung 125 an. Die Leitung

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überträgt dieses Vorzeiehenblt zur höchststelligen Bitpoesition im Steuerregister 122. Ganz entsprechend überträgt die Leitung 126 dasselbe Vorzeichenbit zur höehststelligen Bitposition im Steuerregister 121.

In diesem Knotenpunkt wurden die M* BPCM-Signale in zwei Abschnitte unterteilt, wobei jeder Abschnitt eine QmantisierungsgewicMung aufwies, die seinem relativen We-rt ins digitalen Differenz signal entsprach* und M Signalbits zuzüglich eines Vorzeichenbits an das Steuerregister 121 und (M-H> Signalbits zuzuglich des erwähnten Vorzeichenbits an· das Steuerregister 122 angelegt wurden. Die Steuerregister* 121 und 122 speichern die unterteilten DPCM-Signalabschnitte,. damit sie während) der. nachfolgenden DPCM-Wortzeit in den Knarziffermuitiplizierern 130 und 131 verarbeitet werden können. - °

Die Binär ziffermultiplizier er 130 und 131 sind in Fig. 2 schematisch dargestellt» Ein solcher Multiplizier ist aus einer Anzahl von η aneinander geschalteter Flip-Flops. 2,10 a - 21On aufgebaut« Es soll später gezeigt werden, daß di e Flip-Flops

ίο

210a Ms 21On von beiden BinärzifferinMtiplizierern 130 und 131 verwendet werden. Der in Fig. I, dargestellte Taktgeber 134 legt über die Leitung 135 ein Taktsignal j an jedes der Flip-Flops 210a bis 21Qn an. Die Taktsignalfrequenz wird halbiert, indem der Ausgangsansehlöß Q des Flip-Flops 210a über die Leitung 212 mit seinem Eingangsanschluß D verbunden wird. Das wird augenfällig, wenn man den Fall betrachtet» in dem der AusgangsanscWuß Q des Flip-Flops 210a zunächst auf «Ο« gesetzt ist. Wenn Q auf "0" gesetzt ist, liegen Q und somit D auf "1". Wenn ein Taktimpuls beim Flip-Flop 210a eintrifft, ändert sich der Zustand von Q, und das dort anliegende Signal wird auf "1" zurückgesetzt.. Gleichzeitig wird das am Ausgang Q anliegende Signal ^MQ^fr. Der nächste Taktimpuls kippt das betrachtete Flip-Flop erneut. Das Ergebnis ist,, daß die Taktfrequenz halbiert wird» Der Ausgang Q des Flip-Flops 210a liegt über die Leitungen 213 wid 214 am UND-Gatter 230a, und über die Leitung 216 am UND-Gatter 220b. Der Ausgang Q des erwähnten Flip-Flops liegt ferner über die Leitung 217 am "EXKLÜSIY ODER"-Gatter 215b. Der andere Eingangsanschlußi des Gatters 215b liegt über die Leitung 218 am Ausgangsansehliiß des Flip-Flops 210b. Wenn man

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annimmt, daß das Signal im Ausgangsanschluß Q des Flops 210b anfänglich auf "0" gesetzt ist und ferner annimmt, daß das Signal im Ausgangsanschluß Q des Flip-Flops 210a ebenfalls auf "0" gesetzt ist, dann ist das Ausgangssignal des "EXKLUSIV ODER"-Gatters 215b eine "0". Dieses Signal wird über die Leitung 219 an den Eingangsanschluß D des Flip-Flops 210b angelegt. Wenn der nächste Taktimpuls eintrifft, wird zwar das Signal im Ausgangsanschluß Q des Flip-Flops 210a auf "1" gesetzt, bleibt aber das Signal im Ausgangsanschluß Q des Flip-Flops 210b unverändert "0". Sobald das Flip-Flop 210a in der beschriebenen Weise kippt, ändert das "EXKLUSIV ODER¹¹-Gatter 215b den Wert seines Ausgangssignales auf "1". Diese ¹¹I", die zugleich am Eingangsanschluß D des Flip-Flops 210b anliegt, bewirkt, daß dieses Flip-Flop mit Eintreffen des nächsten Taktimpulses kippt und das Signal in seinem Ausgangsanschluß Q auf "1" gesetzt wird. Daraus folgt, daß das Flip-Flop 210b die Frequenz des vom Flip-Flop 210a abgehenden Signales nochmals um die Hälfte auf ein Viertel der Taktfrequenz herunterteilt.

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Betrachtet man nun auch die Arbeitsweise der weiteren Flip-Flops 210c bis 21On, so läßt sich leicht zeigen, daß das Flip-Flop 210c die Taktgeber signalfrequenz auf ein Achtel, das Flip-Flop 21Od auf ein Sechzehntel usw. herunterteilt. Die Anzahl der verwendeten Stufwn η ist von der Anzahl von Signalbits abhängig, die in jedem Abschnitt des unterteilten DPCM-Signales auftreten.

Wenn man die Ausgangs signale der Flip-Flops 210a und 210b über die Leitungen 213, 216 bzw. 221 an das UND-Gatter 220b anlegt, dann geht von dort ein Signal in Form einer Impulsfolge mit einem Impuls für jeden vierten Taktimpuls aus. Das wird in Fig. 3 durch die Signale mit der Frequenz f dargestellt. Ganz ähnlich bildet das UND-Gatter 220c eine Impulsfolge mit einem Impuls je acht Taktimpulse, wenn das Ausgangssignal des UND-Gatters 220b über die Leitung 222 an das UND-Gatter 220c und das Ausgangs signal des Flip-Flops 210c über die Leitung 223 an das UND-Gatter 220c angelegt werden. Das Ausgangssignal des UND-Gatters 220c ist als Signal mit der Frequenz f in Fig. 3 dargestellt. Die oben angeführten Betriebsdetails gelten

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äü§h füf die IJNÖ-Gätter 2§Öd bis 22Öh, woraus sieh ergibt, ' daß für jeden der 2 Täktimpüise ein Äüsgahgsimpüls erzeugt wird; Das Signal für den Fall η gleich vier ist in Fig. 3 als Signal mit der Frequenz f^, dargestellt*

Die Fig* 2 zeigt weiter, daß der Ausgangsanschluß Q des Flip-Flops 210a über die Leitungen 213 und 214 am UND-Gatter 230a liegt. Der andere Eingangsanschluß des bezeichneten UND-Gatters liegt über eine Leitung der Leitungsgruppe 132 am Steuerregister 122, das in Fig. 1 abgebildet ist. Das höchstwertige Signalbit, ausgenommen das Vorzeichenbit, wird speziell über die Leitung 132n an das UND-Gatter 230a angelegt. Der eine Eingangsanschluß des UND-Gatters 230b liegt über die Leitung 224 am Ausgangsanschluß des UND-Gatters 220b, während der andere Eingang mit dem Steuerregister 122 verbunden ist. In diesem Falle wird das nächste höchststellige Signalbit, ausgenommen das Vorzeichenbit, über die Leitung 132m an das UND-Gatter 230b angelegt. Der Rest der Signalbits wird auf ähnliche Weise an die UND-Gatter 230c bis 23On angelegt. Die Ausgangssignale der UND-Gatter 230a bis 23On werden jeweils über die Leitungen 23'5a bis 235n an das ODER-Gatter 240 angelegt,

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Dann ist das Ausgangssignal des ODER-Gatters 240 über die Leitung 241 eine Impulsfolge, bei der die Impulszahl gleich dem Analogwert des Binär Signalabschnittes ist, der über die Leitungen 132a bis 132n anliegt. Man gebe z.B. einen Binärsignalabschnitt mit.vier Signalbits in der Zusammenstellung 1011 vor. Also wird eine "1" über die Leitung 132n an das UND-Gatter 230a, eine "0" über die Leitung 132m an das UND-Gatter 230b und je eine "1" über die Leitung 1321 bzw.. 132k an das UND-Gatter 230c bzw. 23Od angelegt. Es ergibt sich, daß acht Impulse über die Leitung 235a, zwei Impulse über die Leitung 235c und ein Impuls über die Leitung 235d übertragen werden. Weil sich die sprungförmigen 0 - 1-Impulsübergänge, die in Fig. 3 in Form fett ausgezeichneter Impulsvorderflanken dargestellt sind, gegenseitig ausschließen, liegt am Ausgang des ODER-Gatters 240 ein Signal als endliche Impulsfolge oder Impulsserie mit elf Impulsen'vor. Das ist der Digital signal-Analogwert.

Wie bereits früher gezeigt wurde, wobei allerdings die Ausgangssignal-Steuergatter 230a bis 230n, das ODER-Gatter 240 und die Verbindungsleitungen 235a bis 235n ausgenommen waren,

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verwenden die Binärziffermultiplizierer 130 und 131 die aneinander geschalteten Flip-Flops 210a bis 21On und Gatter 220b bis 22On gemeinsam dafür, um aus dem Taktfrequenz signal (2 -1) Impulse zu erzeugen. Dabei ist η gleich der Anzahl der aneinander geschalteten Flip-Flop-Stufen. Indem nun diese Impulse zu den ersten Steuergattern 230a bis 230n und ferner zu den zweiten Steuergattern 230a¹ bis 23Qn¹ (die selbst nicht dargestellt, aber in Form der Verbindungsleitungen 214', 224¹, 234¹, 244' bzw. 254¹ zu ihnen wiedergegeben sind) übertragen werden, werden zwei individuelle Impulsfolgen erzeugt. Die erste Impulsfolge auf der Leitung besitzt eine Impulszahl, die gleich dem numerischen Wert des ersten DPCM-Signalabschnittes ist, während die zweite Impulsfolge auf einer anderen Leitung, die zwar selbst nicht dargestellt, aber mit der Leitung 241 vergleichbar ist, eine Impulszahl aufweist, die gleich dem. zweiten DPCM-Signalabschnitt ist. Weil die Flip-Flops 210a bis 21On gemeinsam verwendet werden, vermindert sich der Schaltungsaufwand, der ergänzend zu den Binärziffermultiplizierern 130 und 131 nötig ist.

Es sollte festgehalten werden, daß für die verschiedenen Gatter und Leitungen eine geeignete Zeitsteuerung erforderlich ist,

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damit die Binärziffermultiplizierer korrekt arbeiten. Auf eine nähere Beschreibung wurde verzichtet, weil geeignete Zeitsteuerungs- oder Taktgeber schaltungen bereits bekannt sind.

Zusammengefaßt wurden die PCM-Signale in ein DPCM-Format umgewandelt, wurden die seriell gegliederten Bits des DPCM-Signales parallel umgeordnet, wurde das Signal mit parallel umgeordneten Bits in zwei Abschnitte mit je einem Vorzeichenbit eingeteilt und wurde eine Impulsfolge im deltamodulierten Format für jeden unterteilten Signalabschnitt gebildet. Die Impulszahl jeder Impulsfolge ist gleich dem numerischen Wert des Digitalsignalabschnittes, die von den Binärziffermultiplizierern 130 und 131 an die Ausgangssignal-Steuergätter 230a bis 23On angelegt werden.

Die Ausgangsimpulsfolge des Binärziffermultiplizierers 130 wird über die Leitung 138 an eine Analogsignal-Integrationsschaltung angelegt. Die Analogsignal-Integrationsschaltungen 140 und 141 sind Integrationsschaltungen vom vorzeichengesteuerten

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Typ, der von R. R. Laane und von B. T. Murphy in einem Aufsatz mit dem Titel "Delta Modulation Codec for Telephone Transmission and Switching Applications" beschrieben wurden, der im "Bell System Technical Journal", Band 49, Nr. 6, Ausgabe Juli-August 1970, Seiten 1013 - 1031, erschien. Diese Impulsfolge gibt die (M-N) höchststelligen Signalbits des ungeteilten DPCM-Signales wieder. Das im Steuerregister 122 gespeicherte Vorzeichenbit wird auch an die Analogsignal Integrationsschaltung 140 angelegt. Das geschieht über die Leitung 136.

In ähnlicher Weise wird die Ausgangsimpulsfolge des Binärzif f ermultiplizier er s 131 über die Leitung 139. an die Analogsignal Integrationsschaltung 141 angelegt. In diesem Fall gibt die Impulsfolge die N niedrigst stelligen Signalbits im ungeteilten DPCM-Signal wieder. Das Signalbit wird ferner über die Leitung 137 an die Analogsignal-Integrationsschaltung 141 angelegt.

Das an die Analogsignal-Integrationsschaltungen jeweils angelegte Vorzeiehenbit spezifiziert die Polarität der zu integrierenden Spannung. Die Impulszahl in der Impulsfolge

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spezifiziert die Zahl der Integrationsschritte.

Daraus ergibt sich, daß das integrierte Ausgangssignal der Analogsignal-Integrationsschaltung 140 proportional zum Analogsignal ist, das durch den DPCM-Signalabschnitt mit den höchststelligen Bits wiedergegeben wird, wohingegen das korrespondierende Ausgangssignal der Analogsignal-Integrationsschaltung 141 "proportional zu dem Analogsignal ist, das durch den DPCM-Signalabschnitt mit den niedrigst- ' stelligen Bits wiedergegeben wird. Durch ein geeignetes In-Maßstab-Setzen der Signalpegel wird aus Proportionalität Gleichheit.

Die linearen Verstärker 145 und 146 setzen die analogen Signale in Maßstab. Obwohl es auf den ersten Blick scheinen kann, als könne auf den Verstärker 146 verzichtet werden, was nach der Theorie am wenigsten der Fall sein kann, wird er vorzugsweise zur Impedanzanpassung und zum Phasen- und Verzögerungsabgleich verwendet. Die Leitung 142 verbindet den Ausgangsanschluß der Analogsignal-Integrationsschaltung

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mit dem linearen Verstärker 145. Ganz entsprechend verbindet die Leitung 143 den Ausgangsanschluß der Analogsignal-Integrationsschaltung mit dem linearen Verstärker 146. Die Verstärker 145 und 146 weisen eine Verstärkungsdifferenz auf, die gleich der numerischen Differenz zwischen den jeweiligen Quantisierungsgewichtungen jedes der unterteilten DPCM-Signalabschnitte ist. Weil der Verstärker 145 das integrierte Signal, das die höchststelligen Bits darstellt, verstärkt, muß er wesentlich höher als der Verstärker 146 verstärken. Die Verstärkungsdifferenz kann mathematisch ausgedrückt werden als :

G -G= Δ-G = 20 χ log(M-N),

Ct X

wobei G die Verstärkung des Verstärkers 145, G die

Ct 1

Verstärkung des Verstärkers 146 und AG in Dezibel ausgedrückt ist.

Nachdem die decodierten Signale in einen geeigneten Amplitudenmaßstab gebracht sind, ist es noch erforderlich, die beiden

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decodierten Signale zeitlich genau aufeinander abzustimmen und sie zu verknüpfen. Ein günstiger Weg, die decodierten Signale in zeitliche Koinzidenz zu bringen, besteht darin, daß man den Ausgangsanschluß des linearen Verstärkers 145 über die Leitung 147 mit der Verzögerungsschaltung 149 verbindet. Die Verzögerungsschaltung 149 ist über die Leitung 150 mit dem Addierer 151 verbunden. Der Verstärker 146 ist über die Leitung 148 direkt an den Addierer 151 angeschaltet. Durch die zusätzliche Verzögerungsschaltung 149 ist es möglich, jeden Verzögerungsunterschied zu kompensieren, der wegen der Verstärkungsdifferenz zwischen den Verstärkern 145 und 146 entstehen kann. Wenn die beiden decodierten Signale zeitlich aufeinander abgestimmt sind, werden sie im Addierer 151 miteinander verknüpft, der das gewünschte zusammengesetzte Analogsignal als Ausgangssignal an die Leitung 152 abgibt.

Die Fig. 4 stellt das nach diesem Digital-, Analogsignalumwandlungsverfahren gebildete Analogsignal dar. Das erfindungsgemäße Verfahren liefert glatte, lineare interpolierte Übergänge zwischen

den PCM-Abtastwerten, aber keine abrupten Kennliniensprünge,

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wie das bei der direkten Digital-Analogumwandlung von Abtastwerten der Fall ist. Die Binärziffermultiplizierer 130 und 131 können auf eine zweite Weise arbeiten, nämlich zunächst in einer Haltefunktion und dann interpolativ. Das ist in Fig. 5 graphisch dargestellt. Diese Arbeitsweise wird bevorzugt, wenn die Taktfrequenz und diePCM-Codierungsfrequenz keine binären Vielfachen voneinander sind. In einem solchen Falle arbeitet der in Fig. 1 dargestellte Taktgeber 134 wie ein Impulsgatter, hält die Taktimpulse eine Zeitperiode lang, die der Halteperiode entspricht, zurück und gibt sie dann während der Interpolationsperiode wieder ab. Das geschieht ~ dadurch, daß ein Taktgeberzähler am Ende jedes Arbeitszyklus auf einen negativen Wert zurückgesetzt wird. Ein solcher Arbeitszyklus wird durch das in der Fig. 5 dargestellte Zeitintervall

ί_Λ bis t wiedergegeben. Solange die Zählung negativ ist, 1 **

werden keine Taktimpulse abgegeben. Das ist im Halteintervall der Fall, Wenn die Impulszählung positiv wird, kann der Taktgeber wieder Taktsignale abgeben und legt sie an die Binärziffermultiplizierer 130 und 131 an. Das ist im Int er pol ation sintervall der Fall. Es sollte bemerkt werden, daß die

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Analogintegratoren 140 und 141 während des Halteintervalles, wenn keine Signalimpulse angelegt werden, zwischen einer positiven und einer negativen Spannung kippen.

Obwohl die vorausgegangene Beschreibung die digitalen DPCM-Signale als vorzeichenbehaftete Signale darstellt, könnte statt des Vorzeichens genauso gut die Zweier-Komplement-Form gewählt werden. Darüberhinaus sind Digital wortlängen von weniger oder mehr als 15 Bit leicht angepaßt. Außerdem ist es leicht möglich, digitale DPCM-Signale für nachfolgendes Decodieren in zwei oder mehr Abschnitte zu unterteilen.

Zusammengefaßt werden ein Verfahren und eine verfahrensgemäße Anordnung beschrieben, in der digitale Signalabtastproben mit Genauigkeiten in der Größenordnung von 15 Bit präzise decodiert werden, ohne daß es erforderlich ist, Bauelementkenndaten teuer und mühselig anzupassen. Ferner eignen sich das Verfahren und die erwähnte Anordnung für die Massenherstellung von beispielsweise LSI-Schaltungen. Schließlich ist

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erfindungsgemäß erforderliche Arbeitsgeschwindigkeit in der Größenordnung von zwei MHz deutlich kleiner als die normalerweise als erforderlich betrachtete, um Signale mit Genauigkeiten in der Größenordnung von 15 Bit zu decodieren..

Obwohl die vorliegende Erfindung anhand eines speziellen Ausführungsbeispieles beschrieben wurde, liegt es für Fachleute auf der Hand, daß weitere Ausführungsbeispiele und Modifikationen innerhalb des erfindungsgemäßen Rahmens möglich sind.

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Claims

BLUMBACH ■ WESER · BERGEN <& KRAMER

PATENTANWÄLTE IN WIESBADEN UND MÜNCHEN 235 5579

DIPL.-ING. P. G. BLÜMBACH · DIPL-PHYS. Dr. W. WESER · DIPL-ING. DR. JUR. P. BERGEN DIPL-ING. R. KRAMER

WIESBADEN · SONNENBERGCR STRASSE 43 · TEL (06121) 562943, 561998 MÖNCHEN

PATENTANSPRÜCHE

Digital-, Analogwandler mit einer Einrichtung (111, 112, 113, 116) zum Umwandeln von impulscodemodulierten Signalen in differenzpulscodemodulierte Signale, mit einem Binärziff ermultiplizier er (130) zum Erzeugen einer Impulsfolge, mit einer Anzahl von Impulsen, die äquivalent zum numerischen Wert eines Signals ist, und mit einer Integrationsschaltung (140) zum Integrieren der Impulsfolge, um ein analoges Signal zu erhalten,

gekennzeichnet durch

eine Schaltungseinrichtung (118, 119, 120) zum Unterteilen des differenzpulscodemodulierten Signals in wenigstens zwei Abschnitte, deren Quantisierungsgewichtung dem relativen Wert des Abschnittes im Differenz signal entspricht, eine Schaltungseinrichtung (130, 131) im Binär ziffer multiplizierer zum Erzeugen von getrennten Impulsfolgen abhängig

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von den getrennt übertragenen Abschnitten, getrennte Integrationsschaltungen (140, 141) zum Integrieren der Impulsfolgen, die sich aus den getrennten Abschnitten ergeben,

Schaltungen (145, 146) zum M aß st ab set ζ en der von den Integrationsschaltungen übereinstimmend mit der Quantisierungsgewichtung des entsprechenden differenzpulscodemodulierten Abschnittes gebildeten analogen Signale und eine Verknüpfungsschaltung (151) zum Addieren sämtlicher in Maßstab gesetzter analogen Signale, um ein zum ursprünglichen pulscodemodulierten Signal äquivalentes zusammengesetztes Analogsignal zu bilden.

2* Digital-» Analogwandler nach Anspruch 1, dadurch gekennzeichnet, daß die Schaltungseinrichtung zum Unterteilen des differenzpulscodemodulierten Signals aufweist:

einen Serien-, ParallelWandier (HB)J" ein erstes und zweites Steuerregister (121, 122), eine Einrichtung (125, 126) zum Übertragen eines

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Vorzeichenbits des differenzpulscodemodulierten Signals zu einer Bitposition in jedem Steuerregister, eine Einrichtung (119) zum Anlegen von N geringst stelligen Bits aus einer Gesamtzahl von M Bits ohne Vorzeichenbit und

eine Einrichtung (120) zum Anlegen von (M-N) höherstelligen Bits an das zweite Steuerregister (122).

3. Digital-, Analogwandler nach Anspruch 1, dadurch gekennzeichnet, daß

die Einrichtung zum Maßstabsetzen der analogen Signale einen ersten und zweiten linearen Verstärker (145, 146) mit einer Verstärkungsdifferenz aufweist, die gleich der numerischen Differenz zwischen der jeweiligen Quantisierungsgewichtung jedes der differenzpulscodemodulierten Abschnitte ist.

4, Digital-, Analogwandler nach Anspruch 3,

dadurch gekennzeichnet, daß die Verstärkungsdifferenz durch

G₀-G₁ = 20 log (M-N) 409820/1083

gegeben ist, wobei G die Verstärkung des Verstärkers (145) und G die des Verstärkers (146), M die gesamte Bitzahl im Differenzpulscodemodülierten Signälwort ohne das Vorzeichenbit und N die Bitzahl in einem Abschnitt ist.

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