DE2358441A1

DE2358441A1 - Verfahren und vorrichtung zum kodieren und dekodieren von digitalen daten

Info

Publication number: DE2358441A1
Application number: DE2358441A
Authority: DE
Inventors: Duane Edward Mcintosh
Original assignee: Motors Liquidation Co
Current assignee: Motors Liquidation Co
Priority date: 1972-11-24
Filing date: 1973-11-23
Publication date: 1974-08-01
Also published as: JPS50158207A; DE2358441B2; GB1422227A; US3927401A

Description

DR. MÜLLER-BORE DIPL.-PHYS. DR. MANITZ DIPL.-CHEM. DR. DEUFEL DIPL.-ING. FINSTERWALD D1PL.-ING. GRÄMKÖW

"München, den 23..November 1973 Hl/öv - G 2368

GENEHAL MOIOHS COHPORATIOB' Detroit, Michigan, USA.

Verfahren und Vorrichtung zum Kodieren und Dekodieren von

digitalen Daten

Die Erfindung betrifft ein Verfahren und eine Vorrichtung zum Kodieren und Dekodieren von digitalen Daten und insbesondere zum Kodieren und Dekodieren von Binärdaten.

Wenn eine binäre Information über eine Analog-Hachrichtenverbindungsleitung über eine"weite Strecke, wie beispielsweise über zur Verfügung stehende Telefonleitungen übertragen werden soll, erfolgt diese Übertragung, indem die Bitfolge einen Träger moduliert, der für eine Übertragung durch die Leitungen geeignet ist. Die Modulation kann ausgeführt wQElen,. indem die Amplitude, die jFrequenz oder die Phase des Trägers in Abhängigkeit von den weiterzugebenden Daten variiert wird. Es sind Kodier-Schemata mit vielen Niveaus für die Benutzung in Hochgeschwindigkeits-Datenübertragungssystemen oder dort, wo ein Bandbreiten-Wirkungsgrad von

409831/0955

wesentlicher Bedeutung ist, vorgeschlagen worden. Bei einem Kodier-Schema mit vielen Niveaus nimmt das modulierende Signal irgendeines von mehreren möglichen Niveaus anstatt eines von zxtfei Niveaus in einem ftichtungssehrift-Kodierschema (nonreturn-to-zero) (NHZ) an. In einem Modulationsschema mit vier Niveaus enthält jedes Niveau zwei Informationsbits, während in einem HRZ-Schema jedes Niveau ein Informations"bit enthält. Dies ermöglicht in dem idealen Pail eine wirkungsvollere Ausnutzung der zur Verfügung stehenden Bandbreite. Ein begrenzender Faktor bezüglich der Zahl der in dem modulierten Signal benutzten Niveaus besteht darin, daß die Rauschempfindlichkeit des Systems mit der Zahl der benutzten Niveaus zunimmt. Wenn beispielsweise ein Träger mit einem Vier-Niveau-Signal, bei welchem jedes Niveau einer von vier möglichen Zwei-Bit-Konfigurationen, d.h. 00, 11, 01 oder 10 entspricht, moduliert wird, wird der zur Verfügung stehende Amplitudenbereich des modulierten Signals, der zur Diskriminierung zwischen den Niveaus erforderlich ist, durch 4 geteilt. Jegliches in den Nachrichtenkanal eingeführtes Rauschen mit einer Amplitude von Spitze zu Spitze, die größer als die Differenz zwischen Uiveaus des Modulierungssignales ist, verhindert eine Diskriminierung zwischen verschiedenen Niveaus.

Bei einem Verfahren zum Kodieren von Binärdaten zur Bildung eines Ausgangssignals mit drei vorherbestimmten nachweisbaren Niveaus gemäß der Erfindung wird:

1) die Bitkonfiguration von benachbarten Bits in den Daten nachgewiesen bzw. festgestellt,

2) bei dem Nachweis einer ersten der vier möglichen Zwei-Bit—Konfigurationen eine Niveauänderung in dem Ausgangssignal von dem existierenden Niveau zu einem ersten vorherbestimmten Niveau erzeugt, außer wenn das existierende Niveau des Ausgangssignals das erste vorherbestimmte Niveau ist, in welchem Fall eine Niveauänderung von dem ersten vorherbestimmten Niveau zu einem dritten vorherbestimmten Niveau erzeugt wird, . .

4 09831/0955

5) "bei dem Feststellen einer zweiten der vier möglichen Zwei-Bit—Konfigurationen, bei welcher das zweite Bit das Komplement des zweiten Bits der ersten der vier möglichen Zwei-Bit-Konfigurationen ist, eine Niveauänderung in dem Ausgangssignal von dem existierenden Niveau zu einem zweiten vorherbestimmten Niveau erzeugt, außer wenn das existierende Niveau des Ausgangssignals das zweite vorherbestimmte Niveau ist, in welchem Fall eine Niveauänderung von dem zweiten vorherbestimmten Niveau zu dem dritten vorn erbestimmten Niveau erzeugt wird,

4) bei dem Feststellen der einen oder anderen der zwei weiteren der vier möglichen Zwei-Bit-Konfigurationen das Niveau des Ausgangssignals auf dem Niveau gehalten, das vor dem Feststellen der einen oder der anderen der weiteren zwei der vier Zwei-Bit-Konfigurationen vorhanden war, und

5) eine Niveauänderung in dem Ausgangssignal für eine Bitzellenzeit nach dem Feststellen der ersten oder zweiten der vier möglichen Zwei-Bit-Kohfigurationen verhindert.

Eine Vorrichtung zum Kodieren von Binärdaten gemäß der Erfindung umfaßt eine Taktsteuereihrichtung zur Bildung einer Vielzahl von Bitzellen mit im wesentlichen gleichförmigen Zeitdauern, eine Logikeinrichtung, die auf den Logikzustand von benachbarten Bits der Binärdaten und auf die Taktsteuereinrichtung anspricht zum Erzeugen eines Drei-Niveau-Ausgangssignals mit "Übergängen zwischen den getrennt identifizierbaren Niveaus des Ausgangssignals zu Beginn einer vorgewählten der zwei Bitzellen mit den benachbarten Bits zur Identifizierung des Logikzustandes

der zwei benachbarten Datenbits, wobei die Logikeinrichtung auf ein erstes Paar von benachbarten Bits, das eine der vier möglichen Zwei-Bit-Konfigurationen bildet, anspricht zum Erzeugen eines Übergangs von dem existierenden Niveau des Ausgangssignals zu einem ersten Niveau zu Beginn der ausgewählten der Bitzellen, außer wenn das existierende. Niveau des Ausgangssignals das erste Niveau ist, in welchem Fall die Logikeinrichtung, einen Übergang von dem ersten Niveau zu einem drit-

409831/D9SS

ten Wive au erzeugt, die Logilceinrichtung auf ein zweites Paar von "benachbarten Bits, die eine zweite der vier möglichen Zwei-Bit-Konfigurationen bildet, bei welcher das zweite Bit das Komplement des zweiten Bits des ersten Paares von benachbarten Bits ist, anspricht zum Erzeugen eines Übergangs von dem existieren den Niveau des Ausgangssignals au einem zweiten Niveau, außer wenn das existierende Niveau des Ausgangssignals das zweite Ix'iveau ist, in welchem Pail die Logikeinrichtung einen Übergang von dem zweiten Niveau zu dem dritten Niveau erzeugt, so daß jeder Übergang zwischen zwei der drei Niveaus zwei Bits der vorher nicht-kodierten Daten kodiert.

Ein wesentlicher Vorteil der Erfindung "besteht darin, daß eine wesentliche Verbesserung des Signal-Rausch-Verhältnisses im Vergleich zu bekannten Vier-Niveau-Kodiertechniken erreicht wird, während die normalerweise beim Kodieren mit vier Niveaus erforderliche Analogschaltung reduziert ist. Erfindungsgemäß werden Binär-Eingangsdaten mit zwei Niveaus in ein Ausgangssignal mit drei Niveaus umgewandelt, in welchem die Niveauänderuii— gen des Ausgangssignals bestimmte Paare der vier möglichen Zwei-Bit-Konfigurationen darstellen. Das Kodieren der ausgewählten Zwei-Bit-Konfigurationen wird erreicht, indem das Niveau des kodierten Signals von dessen existierenden Niveau zu einem vorher definierten der anderen zwei Niveaus in Abhängigkeit von dessen existierenden Niveau geändert wird. Es tritt keine Niveauänderung für das zwischen den ausgewählten Zwei-Bit-Konfigurationei auftretende Bitmuster auf. Das Kriterium für die ausgewählten der Zwei-Bit-Konfigurationen besteht darin, daß die zweiten Bits «jedes Paares komplementär sind. Mit anderen Worten, die Niveauänderungen in dem Ausgangssignal können auf dem Kodieren der folgenden Paare von Zwei-Bit-Konfigurationen 11,00; 10,01; 11,10; und 00,01 basieren.

409831/09SS

Die Erfindung wird im folgenden_ anhand der Zeichnung beispielsweise beschrieben; in dieser zeigt:

Fig. 1 eine Logikschaltung eines Drei-Aiaplituden-Kodierers gemäß der Erfindung,

Fig. 2 die Wellenformen, die an verschiedenen Orten der in Fig.1 dargestellten Logikschaltung vorhanden sind,

Fig. 3 und 3a eine Logikschaltung eines erfindungsgemäßen Dekodierers,

Fig. 4 die Wellenformen, die an verschiedenen Orten in der in Fig. 3 dargestellten Logikschaltung vorhanden sind,

Fig. 5 eine Modifikation der in Fig.1 dargestellten Kodier-Logikanordnung gemäß einer zweiten Ausführungsform der Erfindung,

Fig. 6 eine die in Fig. 3a dargestellte Logikanordnung ersetzende Dekodier-Logikanordnung gemäß einer zweiten Ausführungsform der Erfindung und

Fig. 7 etwas idealisierte Wellenformen, die bei dem Betrieb der zweiten Ausführungsform auftreten.

In den Fig. 1 und 2 ist eine erste Ausführungsform eines erfindungsgemäßen Kodierers dargestellt. Bei dieser Ausführungsform ist jedes Bit von jedem der zwei Paare von Bits, die gewählt werden, Pegeländerungen bzw. Niveauänderungen in dem kodierten Signal herbeizuführen, komplementär. Dadurch x^erden die Paare von Zwei-Bit-Konfigurationen auf 00,11 und 01,10 beschränkt. Mehr im einzelnen ist die in Fig. 1 dargestellte Logikanordnung so konstruiert, daß sie auf die Zwei-Bit-Konfigurationen 00,11 anspricht. Die Eingangs-NRZ-Daten werden in einem Datenspeicherregister 10 gespeichert, das Flip-Flops FF1 bis FF8 umfaßt. Die NRZ-Daten werden in das Register 10 durch eine Bezugs-

4 0983 1 /09SS

Taktsteuereinrichtung 12 verschoben, die mit den ankommenden NRZ-Daten synchronisiert ist. Die Takt steuereinrichtung 12 umfaßt einen Frequenzoszillator 14 mit der zweifachen Bitrate "bzw. Bitgeschwindigkeit und ein Flip-Flop 16 vom D-Typ, das von dem Ausgang des Oszillators 14 taktgesteuert wird und dessen D- land Q-Ausgang miteinander verbunden sind. Der Ausgang der Takt steuereinrichtung 12 ist in den Fig. 1 und 2 mit CLK bezeichnet und wird an den Taktsteuereingang des Registers 10 angelegt. Die Q-Ausgänge der Flip-Flops FF7 und FF8 bilden Eingänge zu einem UND-Gatter 18, während die Q-Ausgänge der flip-Flops FF7 und ¥F8 Eingänge zu einem OTD-Gatter 20 vorsehen. Ein Probeentnahme- bzw. Abtast-Impulszug D0 wird sowohl an das Gatter 18 als auch an das Gatter 20 von dem Ausgang eines UND-Gatters 22 angelegt. Die Eingänge zu dem Gatter 22 sind der Taktsteuerausgang OLK bzw. der Ausgang des Oszillators 14 durch einen Inverter 24. Die ansteigende Flanke des D0 Impulszuges tritt auf, nachdem ein Bit.der NRZ-Daten in das Register 10 verschoben worden ist, um es den He gist er aus gangen zu ermöglichen, einen Ruhezustand zu erhalten. Wenn die Zwei-Bit-Konfiguration 11 in FF7 und FF8 gespeichert ist, wird der Ausgang des Gatters 18 auf der voreilenden Flanke bzw. 'Vorderflanke des D0 Impulses hochgeschaltet. Wenn die Zwei-Bit-Konfiguration 00 in j?I7 und 1^ΊΪ8 gespeichert wird, wird der Ausgang des Gatters 20 auf der Vorderflanke eines D0 Impulses hochgeschaltet. Die Ausgänge der Gatter 18 und 20 sind mit 1-PAAR-HACHWEIS bzw. 0-PAAR-NACHWEIS bezeichnet (als "1's" DET bzw. "O's" DET in den Fig. 1 und 2 bezeichnet) und sehen Eingänge zu einem ODER-Gatter 26 vor. Der Ausgang des ODER-Gatters 26 ist mit dem Löscheingang (clear input) eines J¹Up-Ji¹Iops Fi*9 verbunden, das von dem OLK-Signal taktgesteuert wird. Der D-Singang des Flip-Flops FF9 wird auf einem logischen Zustand gehalten und dessen Q-Ausgang ist mit dem D-Eingang eines Flip-Flops FF10 verbunden, das von dem CLK-Signal taktgesteuert wird. Der Q-Ausgang des Flip-Flops FF1O sieht einen vierten Eingang zu den UND-Gattern 18 und 20 vor, der in den Fig. 1 und 2 mit INH bezeichnet ist. Der Ausgang des Flip-Flops FF1O geht herunter bzw. auf den unteren Zustand, um die Gatter 18 und 20 für

409831/0958

- 7 - 2358U1

eine Bit-Zellenzei't auf den Nachweis eines Paares von gleichen Bits entweder durch das Gatter 18 oder durch das Gatter 20 zu sperren "bzw. abzuschalten. Indem die Gatter 18 und 20 für eine Bit-Zellenzeit gesperrt werden, werden nur diskrete Paare "von gleichen Bits nachgewiesen.Mit anderen Worten, es wird nur das erste Paar von "benachbarten gleichen Bits in der Dreier-Bit-Konf%iration 111 oder 000 festgestellt bzw. nachgewiesen.

Der Ausgang des Gatters 18 wird als ein Eingang an UND-Gatter 28,' JO und 32 angelegt, während der Ausgang des Gatters 20 als ein Eingang an UND-Gatter 34, 36 unä. 38 angelegt wird. Der andere Eingang zu den Gattern 28 und 34 erfolgt von dem Q-Ausgang eines Flip-Flops FFI2, der mit NIVEAU 2 bezeichnet ist. Der andere Eingang zu den Gattern 30 und 36 erfolgt von dem Q-Ausgang eines Flip-Flops FFI3, der mit NIVEAU 1 bezeichnet ist. Die Q-Ausgänge der Flip-Flops "I¹FI2 und FFI3 sehen Eingänge zu einem UND-Gatter 40 vor, dessen Ausgang mit NIVEAU 0

Vi Ci *7 CU ~1 f"* "Vl TH O "4""" - - '

ist und einen zweiten Eingang zu den Gattern 32 und 38 vorsieht. Die Ausgänge der Gatter 28 und 32 weiden in ein ODER-Gatter 42 gegeben, dessen Ausgang einen Eingang zu einem UND-Gatter 44 liefert. Der Ausgang der Gatter 34 und 36 wird in ein ODER-Gatter 46 gegeben, das einen Eingang zu einem UND-Gatter 48 liefert. Der Ausgong der Gatter 50 und 38- wird in ein ODER-Gatter 50 geführt, dessen Ausgang einen Eingang zu einem UND-Gatter 52 vorsieht. Der andere Eingang zu den Gattern 44, 48 und 52 ist durch den D0-Impulszug gegeben. Das Flip-Flop FF12 wird von dem Ausgang des Gatters 52 eingestellt, so daß dessen Q-Ausgang auf den hohen Wert übergeht. Das Flip-Flop FFI3 wird von dem Ausgang des Gatters 44 eingestellt, so daß dessen Q-Ausgang auf den hohen Wert übergeht. Die Flip-Flops FF12 und FF13 werden gequert bzw. gelöscht von dem Ausgang des Gatters 48, so daß deren Q-Ausgänge auf den hohen Wert übergehen und bewirken, daß der Ausgang des Gatters 40 auf den hohen Wert übergeht. Der Q-Ausgang des Flip-Flops FF12 wird durch ein Puffergatter 54 geführt, um den notwendigen Stromdrive bzwο die notwendige Stromsteuerung zu der Basis eines Transistors Q1 zu liefern. In gleicher Weise wird der Q-Aus-

409831 /096S

gang des Flip-Flops FF13 durch ein Puffergatter 56 geführt . und an die Basis eines '.Transistors Q2 angelegt. Die Kollektorelektroden der Transistoren QI und Q2 sind mit einer Bezugsspannung V verbunden. Die Emitter der Transistoren Q1 und Q2 sind an ein Spannungsteilernetzwerk angelegt, das Widerstände 58, 60 und 62 umfaßt. Die Werte der Widerstände 58 und 62 sind gleich, während der Wert des Widerstandes 60 zweimal so groß wie der Wert des Widerstandes 58 oder 62 ist. Die Verbindungsstelle 64 der Spannungsteilerwiderstände ist an den nicht-invertierenden Eingang eines Operationsverstärkers 66 angelegt, der zwischen eine positive Bezugsspannung V und Erde bzw. Masse geschaltet ist. Der invertierende Eingang des Operationsverstärkers 66 ist durch einen Widerstand 68 mit Masse und durch einen Widerstand 70 mit dem Ausgang des Operationsverstärkers 66 verbunden.

Es wird für die folgende Erläuterung vorausgesetzt, daß die Flip-Flops S¹S¹12 und FF13 anfänglich durch den üblichen nicht dargestellten LEISTUNG-EIN-Auslösekreis geklärt bzw. gelöscht werden, so daß das Niveau 0 hergestellt wird. Anfänglich "befindet sich infolgedessen der Ausgang des Operationsverstärkers 66 auf dem NIVEAU 0, da beide Transistoren Q1 und Q2 nichtleitend sind. Wenn infolgedessen der Ausgang des Gatters 18 auf den hohen Wert übergeht, der für die Speicherung eines Paares von logischen Niveaus 1 in den S¹Hp-Flops FF7 und FF8 kennzeichnend ist, wird das Gatter 44 durch das Gatter 42 eingeschaltet, so daß der zu dem Gatter 44 gelieferte D0-Impulszug das Flip-Flop FF13 einstellt, wodurch der Q-Ausgang des Flip-Flops FF13 auf den hohen Wert gesteuert wird und dadurch der Transistor Q2 erregt und der NIVEAU-1-Ausgang des Operationsverstärkers 66 hergestellt wird. Wenn andererseits der Ausgang des Gatters 20 auf den hohen Wert übergeht, der angibt, daß ein Paar von logischen Niveaus 0 in den Flip-Flops FF7 und FF8 gespeichert ist, dann wird das Gatter 52 durch das Gatter 50 eingeschaltet, so daß der zu dem Gatter 52 gelieferte D0-Impulszug das Flip-Flop FFI2 einstellt und veranlaßt, daß der

4098 3 1 /09B5

Q-Ausgang des S¹IIp-JB¹Iops FF12 auf den hohen Wert übergeht, der Transistor Q1 erregt wird und der NIVEAU-2~Ausgang des Operationsverstärkers 66 hergestellt wird. Wenn die eine oder andere der Zwei-Bit-Konfigurationen 01 oder Ί0 in den Flip— Flops FF7 oder FF8 gespeichert ist-, erfolgt keine Änderung in dem Ausgangsniveau des Operationsverstärkers 66.

sich Wenn der Ausgang des Operationsverstärkers 66 /auf dem NIVEAU zu der Zeit befindet, wenn ein Paar von logischen NIVEAUS 1 nachgewiesen wird, .wird das Flip-Flop FFI2 eingestellt, so daß das Niveau 2 hergestellt v/ird. Wenn andererseits ein Paar von logischen NIVEAUS 0 nachgewiesen wird, während der Ausgang des Operationsverstärkers 66 sieh auf dem NIVEAU 1 "befindet, werden die Flip-Flops FFI2 und FFI3 gelöscht, um das NIVEAU 0 herzustellen.

Wenn der Ausgang des Operationsverstärkers 66 sich auf dem NIVEAU 2 befindet, wenn ein Paar von logischen NIVEAUS 1 nachgewiesen wird, wird das Flip-Flop J¹I¹U eingestellt, um den Operationsverstärker 66 zur Herstellung des NIVEAUS 1 zu "heranlassen. Wenn andererseits ein Paar von logischen NIVEAUS 0 nachgewiesen wird, während sich der Ausgang des Operationsverstärkers 66 auf dem NIVEAU 2 befindet, werden die Ji¹Up-Flops FF12 und FFI3 gelöscht, um das NIVEAU 0 herzustellen. ".-_"■-..■

Die oben erläuterten Nivepoiänderungen in dem Ausgang des Operationsverstärkers 66 können in der folgenden Weise zusammengefaßt werden: Bei Nachweis eines P£i.ares von logischen Niveaus 1 wird der Ausgang des Operationsverstärkers 66 von seinem augenblicklichen Niveau auf das NIVEAU 1 umgeschaltet, außer wenn das augenblickliche Niveau bereits das NIVEAU 1 ist, in welchem Fall er auf das NIVEAU 2 umgeschaltet wird. Bei Nachweis eines Paares von logischen Niveaus 0 wird der Ausgang des Operationsverstärkers 66 von seinem augenblicklichen NIVEAU zu dem NIVEAU 0 umgeschaltet, außer wenn dessen augenblickliches Niveau bereits das NIVEAU 0 ist, in welchei?L Fall er auf das NIVEAU 2 umgeschaltet wird.

4 0983 1/0955

ft ach den Fig. 3, >a und 4 wird das durch den in Fig. Ί dargestellten Kodierer erzeugte, mittels drei Niveaus kodierte Signal benutzt, einen Träger in einem Modulator 72 zu modulieren. Das modulierte Trägersignal wird über eine Ubertragungsverbin-

^unB ^zu _ei_neia Demodulator 7^Z'· übertragen, wo das mittels drei Niveaus kodierte Signal erhalten und an die nicht-invertierenden Eingänge von Niveau-Nachweis-Einrichtungen 76 und 78 angelegt wird. Der invertierende Eingang des Niveau-Detektors 76 ist mit einer Bezugsspannung f-og^ zxirischen dem NIVEAU 0 und dem NIVEAU 1 verbunden, während der invertierende Eingang· des Niveau-Detektors 78 mit einer Bezugsspanimng ^j^p verbunden ist, die einem Spannungsniveau zwischen dem NIVEAU 1 und dem NIVEAU 2 entspricht. Der Ausgang des Detektors 76 wird durch einen Inverter 80 geführt, um den mit KODE-AÜF-NIVEAU 0 bezeichneten Ausgang vorzusehen. Der Ausgang des Detektors 76 befindet sich au!' dem niedrigen und der Ausgang des Inverters 80 auf dem hohen Niveau, solange das Niveau des kodierten Signales unter der V-n-gw-i-Spannung liegt. Der Ausgang des Detektors 78 ist mit KODE-AUE-NIVEAU 2 bezeichnet und befindet sich immer dann auf dem hohen Niveau, wenn das Spannungsniveau des kodierten Signals größer als die V^-pp-Spannung ist. Ein UND-Gatter 82 ist mit einem Eingang mit dem Ausgang des Detektors 78 durch einen Inverter 84 und mit dem anderen Eingang mit dem Ausgang des Detektors 76 verbunden. Infolgedessen ist, wenn das Niveau des kodierten Signals niedriger als V-p-nwo u*¹^- höher als ist, der Ausgang des Gatters 82 auf dem hohen Niveau und ist ^mit KODE-AUF-NIVEAU 1 bezeichnet.

Der Ausgang des Gatters 82 wird an den D-Eingang eines Flip-Flops FF14 angelegt. Der Ausgang des Detektors 78 ist mit dem D-Eingang eines Flip-Fl ops FFI5 verbunden. Der Ausgang des Inverters 80 ist mit dem D-Eingang eines Flip-Flops FF16 verbunden. Der Q-Ausgang der Flip-Flops FF14, JPi¹15 und FF16 ist mit dem D-Eingang der Flip-Flops FF17, FF18 bzw. FF19 verbunden. Die Flip-Flops FF14 bis FFI9 werden von einem Taktsteuergenerator 86 aus taktgesteuert, der einen ersten und einen zwei

409831/09Si

ten Taktsteuer-Impulszug A0 und B0 erzeugt. Der Taktsteuergenerator 86 umfaßt einen Taktsteueroszillator 88, der mit einer Frequenz arbeitet, die gleich dem Zweifachen der Bitratenfrequenz bzw. Bitgeschwindigkeitsfrequenz ist, und mit den hereinkommenden kodierten Daten synchronisiert ist. Der Ausgang der Taktsteuereinrichtung 88 wird durch ein NOR-Gatter 90 an den Taktsteuereingang eines Flip-Flops 92 vom D-Typ angelegt, dessen D- und Q-Ausgang untereinander verbunden sind und das den A0- und B0-Taktsteuer-Impulszug an seinem Q- bzw. Q-Ausgang erzeugt. Der Q-Ausgang der Flip-Flops FF14, J¹FI5 und FF16 wird auf das hohe Niveau gesteuert, um das augenblickliche Niveau des kodierten Signals anzuzeigen. Die Q-Ausgänge der Flip-Flops FS¹17, FF18 und FF19 werden auf das hohe Niveau gesteuert, um das vorhergehende Niveau des kodierten Signals anzuzeigen. Die Ausgänge der Flip-Flops S¹S¹14 bis FS¹19 sind mit UND-Gattern 94 bis 104 verbunden. Der Ausgang der Gatter 94, 96 und 98 wird in ein ODER-Gatter 106 gegeben und an einen mittels positiver Flanke getriggerten Multivibrator 108 angelegt, der einen negativ werdenden Impuls ("1 ' s" TRANS") erzeugt wenn das augenblickliche Niveau des kodierten Signals das NIVEAU 1 ist und vorher das "^NIVEAU 2 war oder das NIVEAU 1 ist und vorher das NIVEAU 0 war oder das NIVEAU 2 ist und vorher das NIVEAU 1 war. Infolgedessen befindet sich der Ausgang des Multivibrators 108 normalerweise auf dem hohen Wert, geht jedoch auf den niedrigen Wert für ein Zeitintervall über, wann immer die oben erwähnte Logikanordnung festlegt, dasei ein Niveauübergang in dem kodierten Signal dem Kodieren der Zwei-Bit-Konfiguration 11 entspricht. Der Ausgang der Gatter 100, 102 und 104 wird in ein ODER-Gatter 110 gegeben, der an den Ein. gang eines mittels positiver Flanke getriggerten Multivibrators 112 angelegt wird, welcher einen negativ werdenden Impuls ("O's" TRANS) erzeugt, wann immer das augenblickliche Niveau des kodierten Signals das NIVEAU 2 ist und vorher das NIVEAU 0 war oder das NIVEAU 0 ist und vorher das NIVEAU war oder das NIVEAU 0 ist und vorher das NIVEAU 2 war. Infolgedessen befindet sich der Ausgang des Multivibrators 112 normalerweise auf dem hohen Wert, geht jedoch auf den niedrigen Wert für ein Zeitintervall über, wann immer die oben erwähnte Logikanord-

409831/09SS

nunp; festlegt, daß ein Niveauübergang in dem kodierten Signal dem Kodieren der Zwei-Bit-Konfiguration 00 entspricht.

Die negativ v/erdenden ImpAse bzw. die zum negativen Wert übergehenden Impulse der Ausgänge der Multivibratoron 108 und 112 werden in ein UND-Gatter 114 gegeben und an den D-Üingang eines Flip-Flops 116 angelegt, das von dem B0-Taktsteuer-Irapulszug tnktgesteuert wird. Der Ausgang des Gatters 11^i- wir α durch ein NOR-Gatter 118 invertiert und an den Löscheingang des if lip-Fl ops 116 angelegt. Der C^-Aus gang des Flip-Flops 116 wird durch ein NOR-Gatter 120 invertiert, um einen mit GLROM¹ bezeichneten Ausgangsimpuls_zug vorzusehen, der an einen die verstrichene Bit-Zeit zählenden Zähler bzw. einen Bitzeitzähler RI anzulegen, der Flip-Flops FF21 bis FF28 umfaßt. Das CLRCNT-Signal wid an den Einstell-Eingang des Flip-Flops FF21 und den Löscheingang der Flip-Flops FF22 bis FF28 angelegt. Die Flip-Flops I''F22 bis FF28 werden von dem B0-Taktsteuer-Iinpulszug taktgesteuert. Das CLRGET-Signal befindet sich normal erweise auf dem niedrigen Wert, da der Eingang des Flip-Flops 116 vom D-Typ sich normalerweise auf dem hohen Wert befindet. Jedoch wird in Abhängigkeit von dem Dekodieren eines Paars von logischen Niveaus 1 oder eines Paars von logischen Niveaus 0 das Flip-Flop 116 gelöscht, um das CLRCNT-Signal auf den hohen Wert zu steuern und das Flip-Flop FF21 einzustellen und die Flip-Flops FF22 bis FF28 zu klären bzw. zu löschen. Der GLRCNT-Impulszug wird auf den niedrigen Wert gesteuert, wenn die ansteigende Flanke des B0-Taktsteuer-Impulszuges das Flip-Flop 116 taktsteuert. Jedoch eilt aufgrund der dem Flip-Flop 116 und dem Gatter 120 zugeordneten Verzögerung die Vorderflanke des OLRCNT-Signals der Vorderflanke der 1's TRANS-Impulse oder O's TRANS-Impulse nach und die abfallende Flanke des GLRGNT-Signals eilt der ansteigenden Flanke des B0-Impulszüges nach. Infolgedessen befindet sich das CLRCNT-Signal auf dem hohen Wert zu der Zeit, wenn der B0-Impulszug an den Taktsteuereingang der Flip-Flops FF22 bis FF28 angelegt wird und die Flip-Flops FF2 bis FF28 v/erden bis zu dem zweiten, einem 1's TRANS-Impuls oder

409831/09SS

O's TEANS-Impuls folgenden B0-Taktsteuerimpuls nicht taktgesteuert. Der B0-Impuls taktet bzw. steuert ebenfalls ein Eekonstruktions- bzw. Wiederaufbauregister E2, das Flip-Flops FF21a bis FF29 vom D-Typ umfaßt. Die Ji¹Iip-Flops FF21a bis FF28a werden durch NOE-Gatter 122 bis 136 eingestellt. Die Gatter 122 bis 136 sind mit einem Eingang jeweils mit dem Q-Ausgang der Flip-Flops FF21 bis FF28 verbunden. Die anderen Eingänge zu den Gattern 122, 124, 128 und 132 und 136 erfolgen von dem Ausgang des Multivibrators 108. Die anderen Eingänge zu den Gattern 126, 130 und 134 sind der Ausgang des Multivibrators 112.

Die Betriebsweise des Dekodierers wird mit Bezug auf die in Pig. 4 dargestellten Wellenformen beschrieben, gemäß denen das vorher kodierte Drei-Niveau-Signal in Fig. 2 reproduziert wird.

Zu Beginn der Bit-Zellenzeit (BOT) 1 wird das Flip-Flop FFI6 durch A0 taktgesteuert, so daß dessen Q-Ausgang auf den hohen Wert übergeht, der für die Tatsache kennzeichnend ist, daß sich das kodierte Signal auf dem NIVEAU 0 befindet. Zu Beginn von BGT2 (der Bit-Zellenzeit 2) wird das Flip-Flop FF19 durch die Vorderflanke von A0 taktgesteuert, die für die Tatsache kennzeichnend ist, daß das vorherige Niveau des kodierten Signals das Niveau 0 war, während das Flip-Flop FF14 taktgesteuert wird, so daß dessen Q-Ausgang auf den hohen Wert übergeht, der für die Tatsache kennzeichnend ist, daß das augenblickliche NIVEAU des kodierten Signals das NIVEAU 1 ist. Infolgedessen wird der Multivibrator 108 getriggert, um einen 1's TEANS-Impuls zu erzeugen. Das Eegister E1 wird anfänglich in einen Zustand gebracht, in welchem dessen Q-Ausgänge sich alle auf dem logischen Niveau 0 befinden. Dies kann durch den gewöhnlichen nicht dargestellten LEISTUNG EIN-Auslösungskreis ausgeführt werden. Wenn infolgedessen der 1's THANS-Impuls zu dem Beginn von B0T2 auftritt, befinden sich die Eingänge der Gatter 122 und 124 beide auf dem niedrigen Wert, so daß die Flip-Flops FF21a

4 0 9831 /09SS

und i'i'22a auf den hohen Wert eingestellt werden. Die Vorderflanke des 1's TRANS-Impuls löscht das .Flip-Flop 116 -und nach einer kurzen Verzögerung geht der Ausgang des Gatters 120 auf den hohen Wert über, so daß FF22 "bis FF28 gelöscht werden und FF21 eingestellt wird. Die Logik 1 Ausgänge von FF21a und FF22a werden in FF22a "bzw. FF23a durch die Vorderflanke des B0-Taktsteuerimpulses verschoben, der in der Mitte von BCT2 auftritt. Der GLRGNT-Impuls "befindet sich an der Vorderflajike von B0 noch auf dem hohen Wert, so daß die Daten in den Flip-Flops FF22 bis FF28 bei dem ersten, einem 1's TRANS-Impuls oder O's I¹EAITS-Impuls folgenden B0-Impuls nicht verschoben werden. In der Mitte von BGT3 werden die Register R1 und R2 durch die Vorderflanke des B0~Taktsteuerimpulses verschoben. Zu Beginn von BCT4 wird durch die Niveauänderung von dem vorhergehenden NIVEAU 1 zu dem augenblicklichen IiIVEAU 2 ein 1's TRANS-Impuls erzeugt, der die Flip-Flops ST21a und FF22a einstellt. Zu Beginn von BGT6 wird durch eine Niveauänderung von dem IiIVEAU 2 zu dem NIVEAU 0 ein O's TRAITS-Impuls erzeugt, der keine Wirkung auf das register R2 hat, jedoch das Register R1 löscht. Zu Beginn von BCT8 wird durch die Niveauänderung von dem NIVEAU 0 zu dem NIVEAU 1 ein 1's TRANS-Impuls erzeugt, der die Flip-Flops FF21a ,und FF22a einstellt. Zu Beginn von BCTI5 ist das Register H1 sechsmal seit BCT8 verschoben worden. Infolgedessen" befinden sich zu Beginn vonBCT15 die Q-Ausgänge der Ji¹IXp-U¹Iops JJ'i'22 bis ü\if27 alle auf einem logischen Niveau O. Somit wird durch die Erzeugung des 1's TRANS-Impulses zu Beginn von BCT15 nicht nur das Einstellen der PUp-I)¹Iops FF21a und FF22a, sondern ebenfalls das Einstellen der Flip-S¹Iops FF24a und FF26a veranlaßt, um das Bit-Muster 01010 zwischen den zwei Bit-Konfigurationen 11 und 11 auf deren entgegengesetzten Seiten in dem Register R2 wieder herzustellen. Zu Beginn von BCT17 wird ein 1's TRANS-Impuls erzeugt, der für die Tatsache kennzeichnend ist, daß das augenblickliche Niveau des kodierten Signals sich auf dem NIVEAU 1 befindet und das vorherige Niveau das NIVEAU 2 war, so daß die Flip-Flops FF21 und FF22 eingestellt und die letzten zwei Bits in der NRZ-Bitfolge

409831/0955

wieder hergestellt werden. Die NRZ-Bitfolge tritt an dem Q-Ausgang des Flip-E'lops FF29& aus und stellt die vorher nach -Fig. 2 kodierten wieder hergestellten FiiZ-Daten dar, wie es in den Wellenformen veranschaulicht ist.

In -B¹Ig. 5 sind die Modifikationen bei der in i''ig. 1 dargestellten Anordnung veranschaulicht, die erforderlich sind"

Kodieren gemäß einer zweiten Ausführungsform der Erfindung. Bei dieser Ausführungsform der Erfindung ist das Gatter 20 in Fig. 1 durch das Gatter 20' in Pig. $ ersetzt. Die Eingänge zu dem Gatter 20^! sind B?, B8, IMi und D0, so daß dessen Ausgang auf den hohen Wert gesteuert wird, wenn die zwei Bit-Konfiguration 10 in den Plip-Flops E¹IJ¹S -"bzw. FF7 vorhanden ist anstatt der Konfiguration 00 in Fig. 1. Der Ausgang des Gatters 20^! ist mit 10 DET "bezeichnet. Der Ausgang des Gatters 20' wird als ein Eingang zu den Gattern 3^', 36' und 38' an Stelle des O's DET Eingangs zu den Gattern 34-, 36 und 58 in i'ig. 1 geführt. Die verbleibende, in JJ'ig. 1 dargestellte Logikanordnung ist im übrigen in der zweiten Ausführungsform "beibehalten. Der Dekodierer der zweiten Ausführungsform weist die Logikausrüstung der Fig. 3 und 3a auf, wobei jedoch der Ausgang des Multivibrators 112', der dem Multivibrator 112 in Fig.. 3; entspricht, den Nachweis von Niveau änderung en repräsentiert, die beim Kodieren der Zwei-Bit-Konfiguration 10 "benutzt werden, und ist mit 10 TRANS bezeichnet. Bei der zweiten Ausführungsform ist die in E¹Xg. 3a dargestellte Logikanordnung durch eine stark vereinfachte Logikanordnung ersetzt, die ein ODER-Gatter 200 umfaßt, dessen Eingänge mit dem Ausgang von

Multivibratoren 108' und 112' verbunden sind. Der Ausgang des Gatters 200 ist mit DE2S bezeichnet. Ein Ausgangs-Datenregister 202 umfaßt drei Flip-E¹Iops 0DR3, 0DR2 und 0DR1, die vonB0 taktgesteuert werden. Ein logisches Niveau von 0 wird an den D-Eingang von 0DR3 angelegt und die NRZ-Daten erscheinen an dem Q-Ausgang von 0DR1. 0D&3 wird von dem Ausgang des Multivibrators 108' eingestellt, während das Flip-Flop ÖDR2 von dem Ausgang des Gatters 200 eingestellt wird. Die Multivibratoren 108' und 112' erzeugen positiv werdende bzw. zum positiven Wert über-

409831/0956

gehende Impulse im Gegensatz zu den negativ werdenden Impulsen der Multivibratoren 108 und 112 in Fig. 3.

In JFig. 7 sind etwas idealisierte Wellenformen für den Kodierer und Dekodierer gemäß der zweiten Ausführungsform in Verbindung mit dem Kodieren und Dekodieren der gleichen siebzehn Bits der in Verbindung mit der ersten Ausführungsform benutzten Daten dargestellt. Diese Daten erzeugen 11 DET-Impulse, die mit den D0-Impulsen gebuchtet sind, die in der Bit-Zelle der Eingangsdaten (£012) und in BC14, BGI8, BGH 5 und BCH7 auftreten. 10 DET-Impulse v/erden in Ausrichtung mit den D0-ImpJLsen erzeugt, die in BOH1 und BCH3 auftreten. Infolgedessen wird die kodierte Ausgangs-Wellenform, die so dargestellt ist, als ob sie sich zu Beginn auf dem NIVEAU 0 befände, zu dem HIVEAU 1 zu Beginn der Bitzelle 1 der kodierten Ausgangsdaten (BCO1) umgeschaltet. Da sich das kodierte Ausgangssignal zu dem Beginn von BGO3, wenn ein 11 DET-Impuls erscheint, befindet, wird das Signal auf das NIVEAU 2 und dann zurück auf das NIVEAU 1 zu Beginn von BCO7, wenn ein weiterer 11 DET-Impuls auftritt, geschaltet. Zu Beginn von BC010 wird das Signal in Abhängigkeit von dem 10 DET-Impuls auf das Niveau O geschaltet und das Signal wird, da es sich zu Beginn von BC012 auf dem NIVEAU 0 befindet, wenn ein weiterer 10 DET-Impuls zu Beginn von BGOI2 auftritt, auf das NIVEAU 2 verschoben. Der 11 DET-Impuls zu Beginn von BC014 schaltet das Signal zurück zu dem NIVEAU 1 und der 10 DET-Impuls zu Beginn von BC016 verschiebt das Ausgangssignal zu dem NIVEAU 2.

Während des Dekodierens wird der Multivibrator 108¹ während der Bitzelle 1 des Ausgangssignals (BCOI) und während BCO3, BGO7, BG014 und BG016 getriggert, wodurch das Flip-Flop ODHJ eingestellt wird. Die resultierenden DH2S Impulse von dem ODER-Gatter 200, die durch die 11 TRANS-Impulse erzeugt werden, stellen OBR2 ebenfalls ein. Der Multivibrator 112' wird während BC010 und B0012 getriggert und die resultierenden DR2S Impulse stellen 0DR2 ein. Die resultierende Wellenform an dem Q-Ausgang von ODR1 ist in i'ig.7 dargestellt und identisch mit

409831 /0955

den vorher"kodierten NHZ-D vt en.

Während die das erfindiingsgomäße Verfahren ausführende Anordnung so dargestellt ist, als ob sie vorher definierte Niveauänderungen benutzt zur Identifizierung der Zwei-Bit-Konfigurationen UO und 11 in der ersten Äusführungsform und zur Identifizierung der Zwei-Bit-Korifigurn/bioneii 11 und 10 bei der zueiten Äusführungsform, ist das erfindurig ε gemäße Verfahren gleichfalls anwendbar für die Zuteilung von vorher definierten ±;iveauänderungeii zur Identifizierung der Zivei-Bit-Kbiif igtiry.bionen 01, 10 oc.er 00,01, wobei nur kleinere -Änderungen der Anordnung erforderlich sind. Die drei mit NIVEAU 0, NITTSiA-U 1 und NIVEAU 2 bezeichneten Ausgänge können in Amplituden-, Frequenzen- oder Phasen-Iiodulationsschematä benutzt -werden. Die Erfindung ist bei einer Vielzahl von Ivonmiunikatioris syst emen anwendbar.

Die Erfindung weist den Vorteil auf, daß sie ein größeres Signal-Rausch-Verhältnis in einem Datenübertragungssystem mit begrenzter Bandbreite ermöglicht.

40 9831/0955

Claims

Patentansprüche

Verfahren zum Kodieren von binären Daten zur Bildung eines Ausgangssignals mit drei vorherbestimmten nachweisbaren SiveüTas, dadurch g e k e η η ζ eichnet, daß:

1) die ßit-Konxiguration von benachbarten Bits in den Daten (MIiZj) nachgewiesen wird,

2) bei dem Nachweis einer ersten der vier möglichen Zwei-Bit-Konfigur&tionen eine Niveauänderung in dem Ausgangs signal von dem existierenden Niveau zu einem ersten vorherbestimmten Niveau (Li) erzeugt wird, außer wenn das existierende Niveau des Alis gangs signals sich auf dem ersten vorherbestimmten Iliveau befindet, in welchem Fall eine Niveauänderung von dem ersten vorherbestimmten Niveau (L1) zu einem dritten vorherbestimmten Niveau (L2) erzeugt wird,

3) bei dem Nachweis einer zweiten der vier möglichen Zwei-Bit-Konfigurationen, deren zweites Bit das Komplement des zweiten Bits der ersten der vier möglichen Zwei-Bit-Konfigurationen ist, eine Niveauänderung in dem Ausgangssignal von dem existierenden Niveau zu einem zweiten vorherbestimmten Niveau (LO) erzeugt wird, außer wenn das existierende Niveau des Ausgangssignals sich auf dem zweiten vorherbestimmten Niveau befindet, in welchem IPaIl eine Niveauänderung von dem zweiten vorherbestimmten Niveau (LO) zu dem dritten vorherbestimmten Niveau (L2) erzeugt wird,

4·) bei dem Nachweis der einen oder anderen der v/eiteren zwei der vier möglichen Zwei-Bit-Konfigurationen das Niveau des Ausgangssignals auf dem Niveau gehalten wird, das vor dem Nachweis der einen oder anderen der zwei weiteren der vier Zwei-Bit-Konfigurationen vorhanden war, und

5) eine Niveauänderung in dem Ausgangssignal für eine Bitzellenzeit nach dem Nachweis der ersten oder zweiten der vier möglichen Zwei-Bit-Konfigurationen verhindert wird.

Λ09831 /0955

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die drei vorherbestimmten Niveaus in dem Ausgangssignal Spannungsniveaus sind.

3. Verfahren nach Anspruch 1 oder 2, dadurch g e k e η η —

ζ ei chnet, daß die erste der vier möglichen Zwei-Bit-Konfigurationen eine logische Konfiguration (11) und die zweite der vier möglichen Zwei-Bit—Konfigurationen eine logische Konfiguration OO aufweist.

4. Verfahren nach Anspruch 1 oder 2, dadurch g e k e η η zeichnet, daß die erste der vier möglichen Zwei-Bit-Konfigurationen eine logische Konfiguration (11 und die zweite der vier möglichen Zwei-Bit-Konfigurationen eine logische Konfiguration 10 aufweist.

5. Vorrichtung zum Kodieren von Binärdaten mit einer Taktsteuereinrichtung zur Bildung einer Vielzahl von Bitzellen mit im wesentlichen gleichförmigen Zeitdauern, dadurch gekennzeichnet, daß Logikeinrichtungen (10, 18, 20, 26, IT9, FFIO, 28, 30, 32, 34, 36, 38, 40, 42, 44, 46, 48, 50, 52, FFI2, FF13» Q1, Q2, 66) vorgesehen sind, die auf den logischen Zustand von "benachbarten Bits der Binärdaten und die Taktsteuereinrichtung (12) ansprechen und ein Ausgangssignal mit drei Niveaus liefern, das Übergänge zwischen getrennt identifizierbaren Niveaus des Ausgangssignals zu Beginn einer vorgewählten der zwei die benachbarten Bits enthaltenden Bitzellen zur Identifizierung des Logikzustandes der zwei benachbarten Bits der Daten enthält, daß die Logikeinrichtung auf ein erstes Paar von benachbarten Bits, das eine der vier möglichen Zwei-Bit-Konfigurationen bildet, anspricht durch Erzeugen eines Übergangs von dem existierenden Niveau des Ausgangssignals zu einem ersten Niveau (L1) zu Beginn der vorgewählten der zwei Bitzellen, außer wenn das existierende Niveau des Ausgangssignals sich auf dem ersten Niveau befindet, in welchem E'all die Logikeinrichtung einen Übergang von dem ersten Niveau (L1) zu einem dritten Niveau (L2) er-

409831/0955

zeugt, daß die Logikeinrichtung auf ein zweites Paar von benachbarten Bits, das eine zweite der vier möglichen Zwei-Bit-Konfigur at ionen bildet, dessen zweites Bit das Komplement des zweiten Bits des ersten Paares von benachbarten Bits ist, anspricht durch Erzeugen eines Übergangs von dem existierenden Niveau des Ausgangssignals zu einem zweiten .Niveau (LO), außer wenn das existierende Niveau des Ausgangssignals sich auf dem aweiten i-Tiveau befindet, in welchem i'all die Logikeinrichtung einen Übergang von dem zweiten Niveau (LO) zu dem dritten Niveau (L2) erzeugt, wobei jeder Übergang zwischen zwei der drei Niveaus zwei Bits von vorher nicht kodierten Daten kodiert.

6. Vorrichtung nach Anspruch 5» dadurch gekennz eichn e t, daß die ausgewählte der zwei die benachbarten Bits enthaltenden Bitzellen die Bitzelle ist, die das erste der zwei benachbarten Bits enthält.

7- Vorrichtung nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die eine der vier möglichen Zwei-Bit-Konfigurationen 11 und die zweite der vier möglichen Z^ei-Bitt-onfigurationen 00 lautet.

8. Vorrichtung nach Anspruch 5 oder 6, dadurch g e k e η η zeichnet, daß die eine der vier möglichen Zwei-Bit-Konx'igurationen 11 und die zweite der vier möglichen Zwei—Bit— Konfigurationen 10 lautet.

9. Vorrichtung nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die eine der vier möglichen Zwei-Bit-Konfigurationen 01 und die zweite der' vier möglichen Zwei-Bit-Konfigurationen 10 lautet.

10. Vorrichtung nach einem der vorhergehenden Ansprüche zum Umwandeln einer iCingangs-Bitfolge, in welcher der Dateninhalt durch eines von zwei üpannungsniveaus repräsentiert wird, in eine Ausgangs-Bitfolge, in welcher der Dateninhalt

409831/0955 .

23R8441

durch tJbergänge zwischen drei Spannungsniveaus repräsentiert wird, mit einer Datenspeichereinxichtunn;, die wenigstens zwei Speicherelemente umfaßt, wobei die Taktsteuereinrichtunr; eine Zeittaktsteuereinrichtung umfaßt, die mit der Speichereinrichtung verbunden ist und eine Einrichtung i-um. Erzeugen eines Taktsteuersignales für das Versehieben der' Eingängs-Bitfolge in die Speicherelemente und eine Einrichtung zum Erzeugen eines Abtast- bzw. Probeentnalime-Impulszuges mit Impulsen, die in dem Taktsteuerintervall des Taktsteuersignals auftreten, umfaßt, dadurch gekennzeichnet, daß die Logikeinrichtung umfaßt eine erste eine Ul^D-jjhinktion ausführende Logikeinrichtung (18), die auf den Abtast-Impulszug und auf das Niveau der zwei in den zwei Speicherelementen (ϊ'ί?7, 'U¹JJ¹O) gespeicherten Bits anspricht zur Entwicklung eines ersten Steuerimpulszüges mit Impulsen, die den Nachweis der einen der vier möglichen Zvrei-Bit-Konfigurätionen, die in den zwei Elementen gespeichert sind, repräsentieren, sxveite eine UNU-Funktion ausführende Logikeinrichtung (20), die auf den Abtast-Impulszug und das Niveau der zwei in den Speicherelementen (-U¹F?, j?i?S) gespeicherten Bits anspricht zum Erzeugen eines zweiten . Steuerimpulszüges mit Impulsen, die den Nachweis der zweiten der vier möglichen Zwei-BIt-Konfigurationen, die in den zwei Elementen gespeichert sind, repräsentieren, Einrichtungen (26, jTü'9, ΙΓΙ'ΊΟ), die einen nachfolgenden Impuls in dem ersten oder zweiten Steuerimpulszug für ein Taktsteuerintervall verhindern, und eine Spannungsniveau-Steuereinrichtung (28, 30, 32, 34, 36» 38, 40, 42, 44, 46, 48, 50, 52, ΪΪΊ2, S¹JM 3, QL, Q2), die auf den ersten Steuerimpulszug anspricht zum Schalten des Niveaus der Ausgangs-Bitfolge entweder von dem existierenden Niveau zu dem ersten Niveau oder von dem ersten Niveau zu dem dritten Niveau in Abhängigkeit von dem Niveau der Ausgangs-Bitfolge zur Zeit des'Empfangs eines. Impulses in dem ersten St euer impuls zug, wobei die Spannungsniveau-St euer einrichtung- weiterhin auf den zweiten Steuerimpulszug anspricht zum Schalten des Niveaus der Aiisgangs'-Bitf olge ,entweder zwischen dem 'existierenden Niveau= und dem zv/eiten Niveau öder von dem zweiten Niveau zu-dein dritten Niveau In Abhängigkeit .; von dem Niveau der Ausgangs-Bitfolge zur Zeit des Empfangs eines Impulses in dem zweiten Steuerimpuls zug i^; U -~

409831/0955

11. Vorrichtung no.ch Anspruch 10, dadurch gekennzeichnet, daß die Einrichtung zum Verhindern eines nachfolgenden Impulses ein ODER-Gatter (26) umfaßt, dessen Eingänge mit den Ausgängen der ersten "bzw. zweiten, eine UND-I'unktion ausführenden Logikeinrichtung (18, 20) verbunden sind und dessen Ausgang mittels eines Paares von zwischengeschalteten "bistabilen Mutlivibratoren (J?]?9» JbTPtO) eine Sperrspannung erzeugt, die zu einem Eingang von jeder der eine TJN"D-J?unktion ausführenden Logikeinrichtungen geführt wird.

12. Verfahren zum Erzeugen einer MZ-Bitfolge aus einer gemäß dem Verfahren nach Anspruch 3 erzeugten, mittels dreier Niveaus kodierten Bitfolge, dadurch gekennz eichnet, daß "bestimmte Niveauänderungen zwischen zwei der drei Niveaus die Zwei-Bit-Konfiguration 11 und "bestimmte weitere Niveauänderungen zwischen zwei der drei Niveaus die Zwei-Bit-Kon— figuration 00 repräsentieren, daß festgestellt wird, o"b sich das kodierte Signal auf einem ersten (L1), zweiten (LO) oder dritten (L2) Niveau befindet, daß das augenblickliche Niveau des kodierten Signals mit dem vorhergehenden Niveau des kodierten Signals verglichen xfird zur Sicherstellung, ob die Niveauänderung die Zwei-Bit-Konfiguration 11 oder die Zwei-Bib-KonfiguTation 00 darstellt, und der so sichergestellte . bzw. festgestellte Zustand der Bits registriert wird, während ein alternierendes Bit-Muster dazwischen, registriert wird, so daß das Bit des alternierenden Bit-Musters angrenzend an das zweite von zwei auf einanderf olgenden,nicht-benachbarten Paaren von gleichen Bits den Kehrwert des zweiten Paares von gleichen Bits darstellt. · ·■

15·" Vorrichtung zum Umwandeln eines gemäß dem Verfahren nach Anspruch 3 erhaltenen, mittels dreier Niveaus kodierten Signals in eine Bitfolge mit zwei Niveaus, g e k e η η — zeichnet durch eine Niveau—Wachweiseinrichtung (76, 78, 80, 82, 84), die auf das kodierte Signal anspricht zum !Feststellen, ob'das kodierte Signal sich auf dem ersten (Ι/Ί), zweiten (LO) oder dritten Niveau (L2/ befindet, Speicherein-

409831/0955

richtungen (Ji¹FIA, FFI5, FJJ^l16, IFI7, FF18, .mg.) zum Speichern dos vorhergehenden und des augenblicklichen Ausgangs der Hiveau-Nachweiseinrichtung, durch eine erste Logikeinrichtung (108) zum Erzeugen erster Auegangsimpulse, wann immer der augenblickliche Ausgang das erste Niveau (Li) und der vorhergehende Ausgang das zweite (LO) oder dritte (L2)"Niveau oder der augenblickliche Ausgang das dritte Niveau. (L2) und der vorhergehende Ausgang das erste Niveau (L1-) -aufweist, eine zweite Logikeinrichtung (Tl 2) ζλχω. Erzeugen zweiter Ausgaiigsimpulse, yt.auT iiüiue? der augenblickliche Ausgang das zweite Niveau (LO) und der vorhergehende Ausgang das erste Niveau (Li) oder dritte Niveau (L2) oder der augenblickliche Ausgang des dritte Niveau (L2) 'und der vorhergehende Ausgang das zweite Niveau (LO) aufweist, eine formulation- bzw. Ansatz-Registereinriehtung (H2), eine Einrichtung (114, 116, 118, 120, Hi, 122, 124, 128, 132, 136), die auf die ersten Ausgangsimpulse anspricht zum formulieren einer ersten Bitfolge in der Registereinrichtung, die die Zwei-Bit—Konfiguration 11 gefolgt von einem alternierenden 01 Bit-Muster umfaßt, dessen Länge von dem Bitzeitintervall abhängig ist, das seit einem vorhergehenden der ersten oder zweiten Steuerimpulse abgelaufen ist, und eine Einrichtung (114, 116, 118, 120, R1, 126, 130, ^4), die auf die zweiten Ausgangsimpulse anspricht zum Formulieren einer Bitfolge in dem Register, die die iwei-Bit-Konfiguration 00 gefolgt von -einem alternierenden 10-Bit-Muster umfaßt, dessen Länge von der Bitzeit abhängig ist, die seit einem vorhergehenden der ersten oder zweiten Steuerimpulse vergangen ist.

14. Vorrichtung zum Umwandeln eines mit dem Verfahren nach Anspruch erhaltenen, mittels dreier Niveaus kodierten Signals in eine Bitfolge mit zwei Niveaus, gekennz e lehnet durch eine Niveau-Nachweiseinrichtung (76? 78, 80, 82, 84), die auf das kodierte Signal anspricht zum Feststellen, ob sich das kodierte Signal auf dem ersten (L1), zweiten (LO) oder dritten (L2) Niveau befindet, eine Speichereinrichtung (FFI4, FFI5, FF16, FF17» FF18, FFig) zum Speichern des vorhergehenden und des augenblicklichen Ausgangs der Niveau-Nachweiseinrichtung, eine erste Logikeinrichtung (108¹O zum Erzeugen erster Ausga_ngsimpulse,

40983.1 /0955

wann immer der augenblickliche Ausgang das erste Niveau (L1) und dei' vorhergehende Ausgang das zweite Niveau (LO) oder dritte Niveau (L2) oder der augenblickliche Ausgang das dritte Niveau (L2) und der vorhergehende Ausgang das erste Niveau (L1) aufweist, zweite Logikeinrichtung (112¹) zum Erzeugen zweiter Ausgangsimpulse, wann immer der augenblickliche Ausgang das zweite Niveau (LO) und der vorhergehende Ausgang das erste Niveau (L1) oder dritte Niveau (L2) oder der augenblickliche Ausgang das dritte Niveau (L2) und der vorhergehende Ausgang das zweite Niveau (LO) aufweist, eine eine ODEK-i\inktion ausführende Logikeinrichtung (200), die mit der ersten Logikeinrichtung (108') und der zweiten Logikeinrichtung ("112') verbunden ist, und eine Ausgangs-Daten-Registereinrichtung (202), die mit der ersten Logikeinrichtung und der die ODER-Punktion ausführenden Logikeinrichtung verbunden ist, wobei die Kegistereinrichtung zumindest drei Stufen aufweist, von denen die erste (0DR3) auf die ersten Ausgangsimpulse und die zweite (0DE2) auf einen Aus gangs impuls anspricht, der durch die die ODER-IFunktion ausführende Logikeinrichtung entweder von dem ersten Ausgangsimpuls oder dem zweiten Ausgangsimpuls erzeugt ist.

409831/095