DE2411259A1 - Integrierter schaltkreis und verfahren zu seiner herstellung - Google Patents
Integrierter schaltkreis und verfahren zu seiner herstellungInfo
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PATENTANWÄLTE HENKEL— KERN — FEILER — HÄNZEL — MÜLLER
telex.- os 29 8D2 HMKi-D EDUARD-SCHMID-STRASSE 2 w^ 1™^«» bIu
Tci γελμ /no 11\ aa 11 qt Ait-inqi o->
WtCHSELBANK MÜNCHEN NR. 3Iö-ö3 IU
Tokyo Shibaura Electric Co., Ltd. f _ ; /„
Kawasaki-shi, Japan
Integrierter Schaltkreis und Verfahren zu seiner Herstellung
Die Erfindung "bezieht sich auf integrierte Schaltkreise
und "betrifft insbesondere einen integrierten Hy br id schaltkreis,
bei dem eine Anzahl von Halbleiterchips integral bzw. einstückig auf einem einzigen Substrat montiert ist, sowie
ein Verfahren zur Herstellung eines solchen Schaltkreises. Der in der Beschreibung benutzte Ausdruck "Halbleiterchip"
soll sich auf alle Arten von miniaturisierten elektronischen Bauteilen, wie monolithische integrierte Schaltkreise, monolithische
Chips bzv/. Plättchen, Hybridvorrichtung usw., beziehen.
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Die integrierten Schaltkreise, bei denen mehrere Elemente einstückig auf einem einzigen Substrat bzw. einer Grundschicht
montiert sind, umfassen monolithische Vorrichtungen, sowie Hybridvorrichtungen. Die Integrierung dieser Vorrichtungen
auf Großserienbasis ist in den letzten Jahren immer
dringlicher geworden.
Bei der monolithischen. Vorrichtung wird jedoch beispielsweise
ein monokristalliner Siliziumchip bzw. ein Silizium-
Mu/B1/Ro - 2
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» ^ mim
Einkristallchip als Substrat verwendet, und alle aktiven Bauteile werden darauf durch Diffusions-, Epitaxial- und
Photolithographietechnik ausgebildet. Außerdem werden auch bestimmte Arten passiver Bauteile einstückig auf einem Siliziumchip
ausgebildet.
Aus diesem Grund sind nicht nur die Punktionen der Bauteile Einschränkungen unterworfen, vielmehr führt auch bereits ein
einziger fehlerhafter Bauteil zur Aussonderung des gesamten Chips.
Da bei einer Hybridschaltung im'Gegensatz hierzu die einzelnen
Chips geprüft und nur zufriedenstellende Chips zur Bildung einer integrierten umfangreicheren Schaltung miteinander
verbunden werden, kann der Ausstoß an zufriedenstellenden integrierten Mehrfachchip-Schaltkreisen verbessert werden.
Da hierbei zudem Chips mit den gewünschten Funktionen beliebig ausgewählt werden können, läßt sich die Konstruktionsfreiheit bim Entwurf solcher integrierten Schaltkreise erweitern.
Als eine Art einer Hybridschaltung ist bereits eine als
"Halbleiter in Thermoplast auf einem Dielektrikum" bezeichnete Vorrichtung vorgeschlagen worden, bei welcher die Halbleiterchips
in ein auf einem Dielektrikum angeordnetes thermoplastisches Material eingebettet und die Chips durch auf
dem thermoplastischen Material ausgebildete Leitungszüge
elektrisch, miteinander verbunden werden sollen. Eine solche Vorrichtung wurde Jedoch wegen der bei ihrer Fertigung auftretenden
Schwierigkeiten tatsächlich noch nicht hergestellt. Genauer gesagt, wenn die Halbleiterchips unter Druck in das
thermoplastische Material eingebettet werden, ist es hierbei infolge des Pließens des thermoplastischen Materials schwierig, die Chips richtig auszurichten. ~~~
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Es wurde auch bereits eine andere Konstruktion vom "Thermoplast-auf-Itt-'elektrikum"-Typ
vorgescflagen, bei welcher die Halbleiterchips auf einem mit Leitungszügen versehenen Keramikkörper
angeordnet sind, die gesamte Anordnung mit einer Schicht aus einem dielektrischen Material abgedeckt ist und
die .iieitungszüge auf dem Keramikkörper sowie die Kontaktelektroden
der betreffenden Chips durch Zuleitungen, welche durch in der dielektrischen Mate rial schicht ausgebildete !Fenster
verlaufen, elektrisch miteinander verbunden sind. Wie später noch näher erläutert werden wird, eignet sich diese
abgewandelte Konstruktion jedoch ebenfalls nicht für die praktische Verwendung.
Der Erfindung liegt damit die Aufgabe zugrunde, einen aus mehreren Chips bestehenden integrierten Schaltkreis zu schaffen,
bei dem die Dicke eines eine Anzahl von teilweise in ein Metall-Substrat eingebetteten Halbleiterchips umschliessenden
thermoplastischen Films verkleinert werden kann.
Dieser integrierte Schaltkreis soll dabei insbesondere so aufgebaut sein, daß die durch die Halbleiterchips erzeugte
Wärme ohne weiteres abgeführt wird.
Außerdem bezweckt die Erfindung die Schaffung eines Verfahrens zur Herstellung eines integrierten Mehrchip-S.chaltkreises,
bei welchem die Höhen der Kontaktelektroden mehrerer HaTbleiterchips
gleich groß ausgebildet werden können, sobald diese Chips einmal teilweise in ein Metall-Substrat eingebettet
worden sind, auch wenn sie unterschiedliche Größe besitzen.
Dieae Aufgabe wird bei einem integrierten Schaltkreis der genannten
Art erfindungsgemäß gelöst durch ein Metallsubstrat, mehrere zumindest teilweise in das Metallsubstrat eingebettete
Halbleiterchips, die an ihrer freiliegenden Oberfläche
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mindestens eine Kontaktelektrode aufweisen, eine das Metallsubstrat
bedeckende erste Isolierschicht mit darin vorgesehenen !fenstern, in denen die Halbleiterchips angeordnet
sind, eine auf der ersten Isolierschicht in einem vorbestimmten
Muster angeordnete erste leitfähige Schicht, eine die Halbleiterchips und die erste leitfähige Schicht bedeckende
zweite Isolierschicht aus einem thermoplastischen Kunstharz,
die an den Kontaktelektroden der Halbleiterchips und vorbestimmten Abschnitten der ersten leitfähigen Schicht entsprechenden
Stellen mit einer Anzahl von Fenstern versehen ist, und eine in einem vorbestimmten Muster oder Schema auf
der zweiten Isolierschicht angeordnete zweite leitfähige Schicht zur elektrischen "Verbindung der Kontaktelektroden
mit den vorbestimmten Abschnitten der ersten leitfähigen Schicht durch die Fenster in der zweiten Isolierschicht hindurch.
Die Oberseiten der KontakteIektröden an den Halbleiterchips
sowie der ersten leitfähigen Schicht schließen dabei bündig
miteinander ab, so daß die Chips und die leitfähige Schicht einfach miteinander verbunden werden können, während die Ableitung
der durch die Halbleiterchips entwickelten Wärme
durch das Metall-Substrat verbessert wird.
Im folgenden sind bevorzugte Ausführungsformen der Erfindung im Vergleich zum Stand der Technik anhand der beigefügten
Zeichnung näher erläutert. Es zeigen:
Fig. IA eine Aufsicht auf einen Abschnitt einer integrierten
Mehrchip-Schaltung gemäß dem Stand der Technik,
Fig. 133 einen Schnitt längs der Linie 1B-1B in Fig. 1A,
.Fig. 2A eine Aufsicht auf einen Abschnitt eines integrierten
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Mehrchiρ-Schaltkreises mit Merkmalen nach, der Erfindung
bei entfernter thermoplastischer Schicht,
Fig. 2B einen Schnitt längs der linie 2B-2B in Fig. 2A,
Fig. 20 eine perspektivische Darstellung eines Abschnitts
des integrierten Schaltkreises gemäß Figo 2A,
Fig. 3 bis 7 Schnittansichten zur Veranschaulichung aufeinanderfolgender
Fertiglingsschritte bei der Herstellung des Schaltkreises gemäß den Fig. 2A, 2B und 2G,
Fig. 8 eine graphische Darstellung des Verhältnisses zwischen
der Einbettungstiefe und dem Druck zum teilweisen Einbetten der Halbleiterchips in ein Substrat
und
Fig. 9 einen in vergrößertem Maßstab gehaltenen Schnitt durch einen Planartransistor mit Merkmalen nach der
Erfindung.
Zum besseren Verständnis der Erfindung ist zunächst ein in den Fig. 1A und 1B dargestellter, herkömmlicher integrierter
Mehrchip-Schaltkreis erläutert. Dabei ist eine Schicht 3 aus einem Leitermaterial in vorbestimmter Form auf der Oberfläche
eines dielektrischen Substrats 2 angeordnet. Mehrere Halbleiterchips 5, von denen in Fig. 1A und 1B nur eines dargestellt
ist und die an der einen Fläche mit Kontaktelektroden 4 versehen sind, sind mit nach oben weisenden Kontaktelektroden
ebenfalls auf dem dielektrischen Substrat 2 montiert. An vorbestimmten Stellen der Leiterschicht 3 sind vergleichsweise
dicke Elektrodenlagen 6 befestigt, die vorzugsweise aus Gold bestehen und deren Höhe praktisch gleich der Höhe der HaIb-
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leiterchips 5 gewählt ist. Die Elektrodenlagen 6, die iieiterschicht
3 und die Halbleiterchips 5 sind durch eine thermoplastische
Schicht 7 abgedeckt, die an den Stellen, welche den Kontaktelektroden 4 und den iilektrodenlagen 6 entsprechen,
mit Penstern oder öffnungen 8 versehen ist. Ein zweiter Leiter
oder Leitungszug 9 vorbestimmter ?orm erstreckt sich durch
die Fenster der Schicht 7 zur elektrischen Verbindung der Halbleiterchips 5 niit den Elektrodenlagen 6.
Bei der vorstehend beschriebenen Konstruktion, bei welcher
mehrere Halbleiterchips auf einem dielektrischen Substrat montiert sind, muß die Höhe der Elektrodenlagen 6 gleich der
Höhe der Halbleiterchips 5 ausgebildet werden. Wenn die Höhen der Lagen und der Ohips nicht gleich groß sind, ist es schwierig,
sie elektrisch miteinander zu verbinden. Beim integrierten Schaltkreis der vorstehend beschriebenen Art werden im
allgemeinen verschiedene Arten von Halbleiterchips verwendet,
und Chips unterschiedlicher Art besitzen im allgemeinen unterschiedliche Dicke, so daß es äußerst kostspielig ist, mehrere
Elektrodenlagen verschiedener Höhen herzustellen.
Zur Herstellung eines integrierten Schaltkreises der beschriebenen
Art werden mehrere Chips auf einem isolierenden Substrat, z.B. aus Aluminiumoxid montiert, und nach dem Aufbringen
eines tnermoplastischen Materials auf die Anordnung werden diese Teile mittels einer Presse bei einer Temperatur von
mehreren hundert Grad zusammengepreßt. Y/enn dabei die Platten
der Presse nicht parallel oder die Dicke bzw. Größe der Chips nicht jeweils gleich groß oder das Substrat nicht ausreichend
flach bzw. plan ist, ist auch die Dicke der thermoplastischen Schicht 7 nicht gleichmäßig, so daß im ungünstigsten l?all die
Schicht 7 bricht. Außerdem müssen zur Herstellung der elektrischen Verbindungen Penster durch die thermoplastische Schicht
7 hindurch, üblicherweise mittels PhotolitLograpliietechnik,
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ausgebildet werden. Um die Leitungsmuster auf der thermoplastischen
Schicht genau auszubilden, muß letztere eine gleichmäßige Dicke besitzen und ziemlich dünn sein.
Da außerdem die von den Halbleiterchips erzeugte Wärme durch das dielektrische Substrat hindurch abgeführt wird, ist der
Tiirkungsgrad der Wärmeabfuhr äußerst niedrig. Y/enn daher die
Elemente mit hoher Dichte integriert sind, stellt die Wärmeableitung ein ernstes Problem dar.
In den J?ig. 2A, 2B und 2C ist eine bevorzugte Ausführungsform eines aus mehreren Chips bestehenden integrierten Schaltkreises
dargestellt. Im folgenden werden zunächst anhand der Mg. 3 bis 7 die aufeinanderfolgenden Arbeitsschritte bei der
Herstellung des integrierten Schaltkreises erläutert.
Zunächst wird ein Metall-Substrat 22 aus Aluminium mit einer Dicke von z.B. 2 mm hergestellt. Erfindungsgemäß kann dieses
Substrat auch aus Gold, Kupfer, Indium o.dgl. bestehen. Aluminium
wird jedoch im Hinblick auf sein niedriges Gewicht, auf seine chemische Beständigkeit und seine leichte Verarbeitbarkeit
bevorzugt. Auf vorbestimmten Abschnitten der Oberseite des Substrats 22 wird dann eine dielektrische Schicht 23 ausgebildet,
und bestimmte Abschnitte dieser Schicht werden beispielsweise mittels selektiver Ätztechnik unter Bildung von
Fenstern 25 abgetragen, so daß die Oberfläche des Substrats 22 teilweise freigelegt wird. Bei einem speziellen Beispiel
besteht die dielektrische Schicht aus einer Schicht aus PoIyimidharz
mit einer Dicke von 50 /U, die einer Temperatur von etwa 350 O zu widerstehen vermag. Neben Polyimidharz können
aber auch andere wärmebeständige Kunstharze als dielektrische Schicht verwendet werden. Außerdem kann die Oberflächenschicht
des Aluminium-Sub st rat s in an sich bekannter w'eise nach der
Alumilittechnik oxidiert werden, um eine Aluminiumoxidschicht
auszubilden, die als dielektrische Schicht benutzt werden kann.
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Auf der dielektrischen Schicht 23 wird ein elektrisch leitfähiger,
nicht dargestellter Film, beispielsweise ein Kupferfilm mit einer Dicke von 10 ax ausgebildet, worauf eine erste
leitfähige Schicht 24 in einem vorbestimmten Muster z.B. nach dem bekannten Photolithographieverfahren auf dem Kupferfilm
ausgebildet wird. Diese leitfähige Schicht kann dadurch hergestellt werden, daß ein als Kern oder Keim wirkender dünnerer
Film durch Vakuum-Aufdampfen ausgebildet und sodann ein
vergleichsweise dicker Film aufgalvanisiert wird. Neben Kupfer
kann der leitende Film auch aus legierungen oder Laminaten von Gr-Ou, Ti-Cu, Or-Au, Ti-Au, Cr-Cu-Au und Ti-Gu-Au sowie
aus Sold oder Aluminium bestehen. Danach werden gemäß Fig. 4 Halbleiterchips 26 und 27 auf den freiliegenden Oberflächenabschnitten
des Metall-Substrats 22 montiert. Die spezielle Konstruktion dieser Chips wird später noch näher erläutert
werden,. und ihre Dicke liegt im Bereich von etwa 100 - 200 ja.
Bei dem in Fig. 4 gezeigten Beispiel ist der eine Chip 26 dünner als der andere Chip 27. Bei der Befestigung der Chips
26, 27 auf den freiliegenden Flächenabschnitten des Substrats 22 kann erforderlichenfalls ein organisches Bindemittel in
einer Dicke von einigen zehn A zwischengefügt werden. Auf den Oberseiten der Halbleiterchips 26, 27 sind Kontaktelektroden
28 für jeden Chip vorgesehen.
Nach der Hontage der Halbleiterchips 26, 27 auf dem Substrat
22 werden die Chips mittels einer nicht dargestellten Presse aus rostfreiem Stahl gegen das Substrat gepreßt. Zur Erleichterung
des Eindringens der Chips in die Metallplatte ist die Presse mit einer zweckmäßigen Heizeinrichtung versehen, mit
deren Hilfe die Grenzfläche zwischen den Chips und dem Substrat auf eine Temperatur von 200 - 35O0C, vorzugsweise von
300 - 35O0C erwärmbar ist. Zur Verhinderung eines Bruchs der
Halbleiterchips beim Verpressen in der Presse wird vorzugsweise
ein elastischer bzw. nachgiebiger Film aus z.B. Polyimid.
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zwischen den Chips und der Presse vorgesehen, wobei die optimale Dicke dieses Films etwa 12,5yu beträgt.
Nach dem auf diese Weise erfolgenden Verpressen sind die Halbleiterchips teilweise in das Metall-Substrat eingebettet,
und dieses Einbetten wird fortgeführt, bis die Oberseiten der Halbleiterchips in der gleichen Hohe liegen wie die Oberseiten
der ersten Leiterschicht 24. Es hat sich herausgestellt, daß ein Druck von etwa 370 kg/cm erforderlich ist, um zehn
Halbleiterchips mit einer Größe von jeweils 2 mm χ 2 mm und einer durchschnittlichen Dicke von 200 λχ in ein Aluminium-Substrat
einzubetten. Fig. 8 ist eine graphische 'Darstellung des Verhältnisses zwischen der Einbettungstiefe der Ghips und
dem zum Einbetten erforderlichen Druck, wenn die Ghips auf 3000O erwärmt wurden. Nach dem auf diese Weise erfolgenden
Einbetten der Ghips in das Aluminium-Substrat wird die zwischen der Presse und den Ghips vorgesehene elastische Schichtentfernt,
wonach eine in Fig. 5 dargestellte Anordnung erhalten wird, bei welcher die Oberseiten der auf den eingebetteten
Ghips angeordneten Kontaktelektroden 28 und der ersten leitfähigen Schicht 24 auf gleicher Höhe liegen.
Sodann wird ein Isolierfilm 29 aus einem thermoplastischen
Kunstharz in einer Dicke von etwa 12,5/u. auf die eine Seite
der Anordnung aufgetragen. Fluoriertes Äthylenpropylen ist für einen solchen Film besonders vorteilhaft, weil es chemisch
stabil ist, niedrige dielektrische Verluste besitzt und leicht zu verarbeiten ist. Der thermoplastische Film kann wie
folgt aufgetragen werden: Das Aluminium-Substrat, in welches
die Halbleiterchips eingebettet sind, wird zwischen zwei Silikongummibahnen verspannt, und die Anordnung wird mittels einer
Pressenanordnung bei einer Temperatur von 100 - 2000O und vorzugsweise
nüit mehr als 15O0O verpreßt, wobei der Film aus
fluoriertem Äthylenpropylen, das bei etwa 1500G nicht schmilzt,
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mit dem Aluminium-Substrat verbunden bzw. verklebt wird.
Danach wird die Druckanlegung beendet, und die Temperatur der Anordnung v/ird auf etwa 280 - 35O0G, vorzugsweise 2800C,
erhöht. Bei dieser Temperatur wird der thermoplastische Film angeschmolzen, so daß er sich über die gesamte Oberfläche des
Substrats ausbreitet. Hierauf v/ird die Anordnung auf Raumtemperatur abgekühlt. Auf diese Weise wird eine in Fig. 6 veranschaulichte
Anordnung erhalten, bei welcher die erste leitende Schicht 24, die Halbleiterchips 26 und 27 sowie die
Kontaktelektroden 28 durch eine vergleichsweise dünne Schicht 29 aus einem thermoplastischen Kunstharz mit praktisch gleichmäßiger
Dicke überzogen sind.
Danach werden nach einem herkömmlichen PhotoIithographxeverfahren
unter Verwendung eines lichtempfindlichen Materials durch die Schicht 29 aus fluoriertem Äthylenpropylen an den
den Kontaktelektroden 28 der Halbleiterchips 26, 27 und Teilen der ersten leitenden Schicht 24 entsprechenden Stellen
Fenster ausgebildet, wodurch die Konstruktion gemäß Figo 7
gebildet wird.
Schließlich wird auf den Isolierfilm 29 ein Elektrodenmaterial aufgetragen, das in die Fenster 30 eindringt„ Sodann
wird das Elektrodenmaterial einem Photoätzen unterworfen, um eine zweite leitfähige Schicht 31 eines vorbestimmten Musters
zu bilden, durch welche die erste leitfähige Schicht und die Elektroden der Halbleiterchips elektrisch miteinander verbunden
sind. Auf diese Yfeise ist der integrierte Mehrchips-Schaltlcreis
gemäß den Fig. 2A bis 20 fertiggestellt, bei dem eine elektrische Verbindung zwischen den verschiedenen Bauteilen
hergestellt ist. Bei einem speziellen Beispiel besteht die zweite leitfähige Schicht 31 aus einem Laminat in Form
einer Titanschicht und einer Kupfer schicht mit einer Gresamtdiclce
von 3/U. Di# zweite leitfähige Schicht kam aber auch
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aus Legierungen oder Laminaten von Gr-Gu, Ti-Gu, Cr-Au, Ti-Au,
Gr-Gu-Au und 2.-Cu-Au bestehen und dadurch gebildet werden, daß das eine Material aufgedampft und sodann eine zweite
Schicht, die dicker ist als die Schicht aus dem ersten Material, aufgalvanisiert wird. Die Gesamtdicke der Schichten
wird auf einige Mikron festgelegt, weil dann, wenn die zweite leitfähige Schicht durch -Aufdampfen hergestellt werden würde,
der Dampf des Metalls in die Fenster eindringen würde. Außerdem ist es schwierig, eine dicke Metallschicht nur durch Aufdampfen
herzustellen. Wenn der erfindungsgemäße integrierte. Schaltkreis in einem Mikrowellenkreis verwendet wird, sollte
die Dicke des Elektrodenmaterials unter Berücksichtigung der Eindringtiefe der Mikrowellen infolge des Skineffekts mindestens
einige Mikron betragen.
Obgleich die jeweilige konkrete Konstruktion der Halbleiterchips 26, 27 vorstehend nicht näher erläutert worden ist, können
die Halbleiterchips auf die in Fig. 9 dargestellte Weise ausgebildet sein, wobei die den Teilen von Fig. 3 bis 7 entsprechenden
Teile mit den gleichen Bezugsziffern bezeichnet sind. Beim Halbleiterchip 26 gemäß Fig. 9 sind ein Emitterbereich
91» ein Basisbereich 92 und ein Kollektorbereich 93 in
einem P-Typ-Siliziumsubstrat ausgebildet, und diese Bereiche sind durch einen Isolierfilm 23 abgedeckt. Heben einem Planartransistor
der Art gemäß Fig. 9 ist es bei einem gewöhnlichen integrierten Schaltkreis infolge des Umstands, daß ein Substrat
(beim dargestellten Planartransistor das P-Typ-Siliziumsubstrat
90) als gemeinsame Masse verwendet wird, möglich, mehrere Halbleiterchips in ein leitfähiges Aluminiumsubstrat
22 einzubetten, Ersichtlicherweise ist die Erfindung aber auch auf Metalloxid-Halbleiterelemente anwendbar.
In den Fig. 2A und 2B stellt ein Leitungszug 31a einen Überkreuzungsleitungszug
dar, welcher die Halbleiterchips 26, 27
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nicht miteinander verbindet. Dieser Leitungszug stellt mithin ein Beispiel für eine mehrlagige Verdrahtung "bei einem
integrierten Mehrchip-Schaltkreis gemäß der Erfindung dar.
Wie vorstehend in Verbindung mit einer bevorzugten Ausführungsform
erläutert, ist es aus dem Grund, daß mehrere Halbleiterchips in ein Metallsubstrat eingebettet sind, erfindungsgemäß
einfach, die Chips elektrisch miteinander zu verbinden, wobei gleichzeitig auch die Abfuhr der durch die Chips
erzeugten Wärme verbessert wird.
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Claims (8)
- PatentansprücheJ Integrierter Schaltkreis, gekennzeichnet durch ein Metallsubstrat, mehrere zumindest teilweise in das Metallsubstrat eingebettete Halbleiterchips, die an ihrer freiliegenden Oberfläche mindestens eine Kontaktelektrode aufweisen, eine das Metallsubstrat bedeckende erste Isolierschicht mit darin vorgesehenen Fenstern, in denen die Halbleiterchips angeordnet sind, eine auf der ersten Isolierschicht in einem vorbestimmten Muster angeordnete erste leitfähige Schicht, eine die Halbleiterchips und die erste leitfähige Schicht bedeckende zweite Isolierschicht aus einem thermoplastischen Kunstharz, die an den Kontaktelektroden der Halbleiterchips und vorbestimmten Abschnitten der ersten leitfähigen Schicht entsprechenden Stellen mit einer Anzahl von Fenstern versehen ist, und eine in einem vorbestimmten Muster oder Schema auf der zweiten Isolierschicht angeordnete zweite leitfähige Schicht zur elektrischen Verbindung der Kontaktelektroden mit den vorbestimmten Abschnitten der ersten leitfähigen Schicht durch die Fenster in der zweiten Isolierschicht hindurch.
- 2. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß das Metallsubstrat aus Aluminium gefertigt ist.
- 3. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die erste Isolierschicht aus einem Film aus Polyimidharz be steht.
- 4. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Isolierschicht aus fluoriertem Äthylenharz hergestellt ist.409838/0825
- 5. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die Oberseiten der Kontaktelektroden auf den Halbleiterchips und der ersten leitfähigen Schicht praktisch bündig miteinander abschließen.
- 6. "Verfahren zur Herstellung eines integrierten Schaltkreises nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß zunächst auf der Oberfläche eines Metallsubstrats eine erste Isolierschicht ausgebildet wird, die mit !enstern zur Freilegung von Oberflächenabschnitten des Substrats versehen ist, daß sodann auf der ersten Isolierschicht eine erste leitfähige Schicht in einem vorbestimmten Muster angeordnet wird, daß dann mehrere Halbleiterchips, die an ihrer Oberseite jeweils mindestens eine Kontaktelektrode aufweisen, durch die Fenster in der ersten Isolierschicht hindurch auf den -freiliegenden Oberflächenabschnitten des Substrats montiert werden, daß danach die Halbleiterchips nach unten gepreßt werden, um sie teilweise in das Metallsubstrat einzubetten, daß anschließend die Halbleiterchips und die erste leitfähige Schicht mit einer zweiten Isolierschicht aus einem thermoplastischen Kunstharz bedeckt werden, die an den Kontaktelektroden der Halbleiterchips sowie vorbestimmten Abschnitten der ersten leitfähigen Schicht entsprechenden Stellen mit Fenstern versehen ist, und daß schließlich auf der zweiten Isolierschicht in einem vorbestimmten Muster oder Schema eine zweite leitfähige Schicht zur elektrischen Verbindung der Kontaktelektroden der Halbleiterchips mit den vorbestimmten Abschnitten der ersten leitfähigen Schicht durch die Fenster in der zweiten Isolierschicht hindurch ausgebildet wird.
- 7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß409838/0825das Verpressen der Halbleiterchips unter Erwärmung derselben auf eine Temperatur von 200 - 30O0G erfolgt.
- 8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die Chips teilweise in das Metallsubstrat eingebettet werden, so daß ihre Oberseiten praktisch auf gleicher Höhe mit der ersten leitfähigen Schicht liegen.409838/0825
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1973030099U JPS49131863U (de) | 1973-03-10 | 1973-03-10 |
Publications (3)
Publication Number | Publication Date |
---|---|
DE2411259A1 true DE2411259A1 (de) | 1974-09-19 |
DE2411259B2 DE2411259B2 (de) | 1980-01-24 |
DE2411259C3 DE2411259C3 (de) | 1980-11-06 |
Family
ID=12294316
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2411259A Expired DE2411259C3 (de) | 1973-03-10 | 1974-03-08 | Verfahren zur Herstellung integrierter Schaltkreise |
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Country | Link |
---|---|
US (1) | US3903590A (de) |
JP (1) | JPS49131863U (de) |
CA (1) | CA994004A (de) |
DE (1) | DE2411259C3 (de) |
FR (1) | FR2220879B1 (de) |
GB (1) | GB1426539A (de) |
Families Citing this family (90)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3978578A (en) * | 1974-08-29 | 1976-09-07 | Fairchild Camera And Instrument Corporation | Method for packaging semiconductor devices |
GB1543263A (en) * | 1975-08-04 | 1979-03-28 | Itt | Mounting device for integrated circuits |
JPS5737494Y2 (de) * | 1976-04-16 | 1982-08-18 | ||
JPS52139761U (de) * | 1976-04-16 | 1977-10-22 | ||
DE2806099A1 (de) * | 1977-02-17 | 1978-08-24 | Varian Associates | Halbleiter-baugruppe |
US4088546A (en) * | 1977-03-01 | 1978-05-09 | Westinghouse Electric Corp. | Method of electroplating interconnections |
JPS5837713B2 (ja) * | 1978-12-01 | 1983-08-18 | 富士通株式会社 | 半導体レ−ザ−装置の製造方法 |
JPS5850417B2 (ja) * | 1979-07-31 | 1983-11-10 | 富士通株式会社 | 半導体装置の製造方法 |
FR2466103A1 (fr) * | 1979-09-18 | 1981-03-27 | Lerouzic Jean | Procede de realisation d'un reseau d'interconnexion de composants electroniques a conducteurs en aluminium et isolant en alumine et reseau d'interconnexion obtenu par ce procede |
DE3067381D1 (en) * | 1979-11-15 | 1984-05-10 | Secr Defence Brit | Series-connected combination of two-terminal semiconductor devices and their fabrication |
JPS57207356A (en) * | 1981-06-15 | 1982-12-20 | Fujitsu Ltd | Semiconductor device |
US4843035A (en) * | 1981-07-23 | 1989-06-27 | Clarion Co., Ltd. | Method for connecting elements of a circuit device |
EP0110285A3 (de) * | 1982-11-27 | 1985-11-21 | Prutec Limited | Verbindung integrierter Schaltungen |
FR2560437B1 (fr) * | 1984-02-28 | 1987-05-29 | Citroen Sa | Procede de report a plat d'elements de puissance sur un reseau conducteur par brasage de leurs connexions |
US4630096A (en) * | 1984-05-30 | 1986-12-16 | Motorola, Inc. | High density IC module assembly |
FR2599893B1 (fr) * | 1986-05-23 | 1996-08-02 | Ricoh Kk | Procede de montage d'un module electronique sur un substrat et carte a circuit integre |
FR2601502B1 (fr) * | 1986-07-09 | 1989-04-28 | Em Microelectronic Marin Sa | Dispositif electronique semi-conducteur comportant un element metallique de refroidissement |
US4918811A (en) * | 1986-09-26 | 1990-04-24 | General Electric Company | Multichip integrated circuit packaging method |
GB2202673B (en) * | 1987-03-26 | 1990-11-14 | Haroon Ahmed | The semi-conductor fabrication |
US4815208A (en) * | 1987-05-22 | 1989-03-28 | Texas Instruments Incorporated | Method of joining substrates for planar electrical interconnections of hybrid circuits |
US5026667A (en) * | 1987-12-29 | 1991-06-25 | Analog Devices, Incorporated | Producing integrated circuit chips with reduced stress effects |
GB9007492D0 (en) * | 1990-04-03 | 1990-05-30 | Pilkington Micro Electronics | Semiconductor integrated circuit |
JP3280394B2 (ja) * | 1990-04-05 | 2002-05-13 | ロックヒード マーティン コーポレーション | 電子装置 |
US5081563A (en) * | 1990-04-27 | 1992-01-14 | International Business Machines Corporation | Multi-layer package incorporating a recessed cavity for a semiconductor chip |
US5241456A (en) * | 1990-07-02 | 1993-08-31 | General Electric Company | Compact high density interconnect structure |
DE4115316A1 (de) * | 1990-09-07 | 1992-03-12 | Telefunken Systemtechnik | Duennfilm-mehrlagenschaltung und verfahren zur herstellung von duennfilm-mehrlagenschaltungen |
US5278726A (en) * | 1992-01-22 | 1994-01-11 | Motorola, Inc. | Method and apparatus for partially overmolded integrated circuit package |
US5422513A (en) * | 1992-10-16 | 1995-06-06 | Martin Marietta Corporation | Integrated circuit chip placement in a high density interconnect structure |
US5324687A (en) * | 1992-10-16 | 1994-06-28 | General Electric Company | Method for thinning of integrated circuit chips for lightweight packaged electronic systems |
US6274391B1 (en) * | 1992-10-26 | 2001-08-14 | Texas Instruments Incorporated | HDI land grid array packaged device having electrical and optical interconnects |
US5353498A (en) * | 1993-02-08 | 1994-10-11 | General Electric Company | Method for fabricating an integrated circuit module |
JPH07161919A (ja) * | 1993-12-03 | 1995-06-23 | Seiko Instr Inc | 半導体装置およびその製造方法 |
US6864570B2 (en) * | 1993-12-17 | 2005-03-08 | The Regents Of The University Of California | Method and apparatus for fabricating self-assembling microstructures |
JP3354575B2 (ja) * | 1996-09-26 | 2002-12-09 | サムソン・エレクトロニクス・カンパニー・リミテッド | パワーマイクロ波ハイブリッド集積回路 |
US6057593A (en) * | 1996-10-10 | 2000-05-02 | Samsung Electronics Co., Ltd. | Hybrid high-power microwave-frequency integrated circuit |
US6468638B2 (en) | 1999-03-16 | 2002-10-22 | Alien Technology Corporation | Web process interconnect in electronic assemblies |
WO2000057477A1 (en) * | 1999-03-23 | 2000-09-28 | Pyrchenkov Vladislav Nikolaevi | Polycrystalline module and method for producing a semiconductor module |
FR2793990B1 (fr) * | 1999-05-19 | 2001-07-27 | Sagem | Boitier electronique sur plaque et procede de fabrication d'un tel boitier |
DE19945855A1 (de) * | 1999-09-24 | 2001-03-29 | Bosch Gmbh Robert | Mikrospule |
KR20080031522A (ko) * | 2000-02-25 | 2008-04-08 | 이비덴 가부시키가이샤 | 다층프린트배선판 및 다층프린트배선판의 제조방법 |
JP2002026280A (ja) * | 2000-06-30 | 2002-01-25 | Seiko Epson Corp | 強誘電体メモリ及びその製造方法 |
US20020020898A1 (en) * | 2000-08-16 | 2002-02-21 | Vu Quat T. | Microelectronic substrates with integrated devices |
US6627477B1 (en) * | 2000-09-07 | 2003-09-30 | International Business Machines Corporation | Method of assembling a plurality of semiconductor devices having different thickness |
CN100539106C (zh) * | 2000-09-25 | 2009-09-09 | 揖斐电株式会社 | 半导体元件及其制造方法、多层印刷布线板及其制造方法 |
US6555906B2 (en) * | 2000-12-15 | 2003-04-29 | Intel Corporation | Microelectronic package having a bumpless laminated interconnection layer |
US7498196B2 (en) | 2001-03-30 | 2009-03-03 | Megica Corporation | Structure and manufacturing method of chip scale package |
US20020175402A1 (en) * | 2001-05-23 | 2002-11-28 | Mccormack Mark Thomas | Structure and method of embedding components in multi-layer substrates |
US6606247B2 (en) | 2001-05-31 | 2003-08-12 | Alien Technology Corporation | Multi-feature-size electronic structures |
US6696910B2 (en) * | 2001-07-12 | 2004-02-24 | Custom One Design, Inc. | Planar inductors and method of manufacturing thereof |
US6838750B2 (en) * | 2001-07-12 | 2005-01-04 | Custom One Design, Inc. | Interconnect circuitry, multichip module, and methods of manufacturing thereof |
TW503496B (en) | 2001-12-31 | 2002-09-21 | Megic Corp | Chip packaging structure and manufacturing process of the same |
TW517361B (en) * | 2001-12-31 | 2003-01-11 | Megic Corp | Chip package structure and its manufacture process |
US6673698B1 (en) | 2002-01-19 | 2004-01-06 | Megic Corporation | Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers |
TW544882B (en) | 2001-12-31 | 2003-08-01 | Megic Corp | Chip package structure and process thereof |
TW584950B (en) | 2001-12-31 | 2004-04-21 | Megic Corp | Chip packaging structure and process thereof |
US7214569B2 (en) * | 2002-01-23 | 2007-05-08 | Alien Technology Corporation | Apparatus incorporating small-feature-size and large-feature-size components and method for making same |
US6964881B2 (en) * | 2002-08-27 | 2005-11-15 | Micron Technology, Inc. | Multi-chip wafer level system packages and methods of forming same |
US7135780B2 (en) * | 2003-02-12 | 2006-11-14 | Micron Technology, Inc. | Semiconductor substrate for build-up packages |
US7253735B2 (en) | 2003-03-24 | 2007-08-07 | Alien Technology Corporation | RFID tags and processes for producing RFID tags |
DE10317018A1 (de) * | 2003-04-11 | 2004-11-18 | Infineon Technologies Ag | Multichipmodul mit mehreren Halbleiterchips sowie Leiterplatte mit mehreren Komponenten |
JP4339739B2 (ja) * | 2004-04-26 | 2009-10-07 | 太陽誘電株式会社 | 部品内蔵型多層基板 |
DE102004025684A1 (de) | 2004-04-29 | 2005-11-17 | Osram Opto Semiconductors Gmbh | Optoelektronischer Halbleiterchip und Verfahren zum Ausbilden einer Kontaktstruktur zur elektrischen Kontaktierung eines optoelektronischen Halbleiterchips |
JP4575071B2 (ja) * | 2004-08-02 | 2010-11-04 | 新光電気工業株式会社 | 電子部品内蔵基板の製造方法 |
TWI260079B (en) * | 2004-09-01 | 2006-08-11 | Phoenix Prec Technology Corp | Micro-electronic package structure and method for fabricating the same |
JP3992038B2 (ja) * | 2004-11-16 | 2007-10-17 | セイコーエプソン株式会社 | 電子素子の実装方法、電子装置の製造方法、回路基板、電子機器 |
US7688206B2 (en) | 2004-11-22 | 2010-03-30 | Alien Technology Corporation | Radio frequency identification (RFID) tag for an item having a conductive layer included or attached |
DE102004061907A1 (de) * | 2004-12-22 | 2006-07-13 | Siemens Ag | Halbleitermodul mit geringer thermischer Belastung |
US8335084B2 (en) * | 2005-08-01 | 2012-12-18 | Georgia Tech Research Corporation | Embedded actives and discrete passives in a cavity within build-up layers |
JP5164362B2 (ja) | 2005-11-02 | 2013-03-21 | キヤノン株式会社 | 半導体内臓基板およびその製造方法 |
KR100656300B1 (ko) * | 2005-12-29 | 2006-12-11 | (주)웨이브닉스이에스피 | 3차원 알루미늄 패키지 모듈, 그의 제조방법 및 3차원알루미늄 패키지 모듈에 적용되는 수동소자 제작방법 |
DE102006009723A1 (de) * | 2006-03-02 | 2007-09-06 | Siemens Ag | Verfahren zum Herstellen und planaren Kontaktieren einer elektronischen Vorrichtung und entsprechend hergestellte Vorrichtung |
DE102008026765A1 (de) * | 2008-04-16 | 2009-10-22 | Rohde & Schwarz Gmbh & Co. Kg | Mikrowellen-Baugruppe |
KR101003585B1 (ko) * | 2008-06-25 | 2010-12-22 | 삼성전기주식회사 | 전자부품 내장형 인쇄회로기판 및 그 제조방법 |
TWI453877B (zh) * | 2008-11-07 | 2014-09-21 | Advanced Semiconductor Eng | 內埋晶片封裝的結構及製程 |
US8288207B2 (en) * | 2009-02-13 | 2012-10-16 | Infineon Technologies Ag | Method of manufacturing semiconductor devices |
US8569894B2 (en) | 2010-01-13 | 2013-10-29 | Advanced Semiconductor Engineering, Inc. | Semiconductor package with single sided substrate design and manufacturing methods thereof |
US8320134B2 (en) | 2010-02-05 | 2012-11-27 | Advanced Semiconductor Engineering, Inc. | Embedded component substrate and manufacturing methods thereof |
TWI411075B (zh) | 2010-03-22 | 2013-10-01 | Advanced Semiconductor Eng | 半導體封裝件及其製造方法 |
TWI442526B (zh) * | 2010-09-17 | 2014-06-21 | Subtron Technology Co Ltd | 導熱基板及其製作方法 |
US8927339B2 (en) | 2010-11-22 | 2015-01-06 | Bridge Semiconductor Corporation | Method of making thermally enhanced semiconductor assembly with bump/base/flange heat spreader and build-up circuitry |
US9406658B2 (en) | 2010-12-17 | 2016-08-02 | Advanced Semiconductor Engineering, Inc. | Embedded component device and manufacturing methods thereof |
US8487426B2 (en) | 2011-03-15 | 2013-07-16 | Advanced Semiconductor Engineering, Inc. | Semiconductor package with embedded die and manufacturing methods thereof |
JP5768889B2 (ja) * | 2011-09-07 | 2015-08-26 | 株式会社村田製作所 | モジュールの製造方法およびモジュール |
US9799627B2 (en) * | 2012-01-19 | 2017-10-24 | Semiconductor Components Industries, Llc | Semiconductor package structure and method |
US8912641B1 (en) | 2013-09-09 | 2014-12-16 | Harris Corporation | Low profile electronic package and associated methods |
US9443789B2 (en) | 2013-09-11 | 2016-09-13 | Harris Corporation | Embedded electronic packaging and associated methods |
WO2015043495A1 (zh) * | 2013-09-30 | 2015-04-02 | 南通富士通微电子股份有限公司 | 晶圆封装结构和封装方法 |
US9450547B2 (en) | 2013-12-12 | 2016-09-20 | Freescale Semiconductor, Inc. | Semiconductor package having an isolation wall to reduce electromagnetic coupling |
US9986646B2 (en) * | 2014-11-21 | 2018-05-29 | Nxp Usa, Inc. | Packaged electronic devices with top terminations, and methods of manufacture thereof |
US10083888B2 (en) * | 2015-11-19 | 2018-09-25 | Advanced Semiconductor Engineering, Inc. | Semiconductor device package |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3405442A (en) * | 1964-02-13 | 1968-10-15 | Gen Micro Electronics Inc | Method of packaging microelectronic devices |
US3614832A (en) * | 1966-03-09 | 1971-10-26 | Ibm | Decal connectors and methods of forming decal connections to solid state devices |
US3679941A (en) * | 1969-09-22 | 1972-07-25 | Gen Electric | Composite integrated circuits including semiconductor chips mounted on a common substrate with connections made through a dielectric encapsulator |
US3691628A (en) * | 1969-10-31 | 1972-09-19 | Gen Electric | Method of fabricating composite integrated circuits |
-
1973
- 1973-03-10 JP JP1973030099U patent/JPS49131863U/ja active Pending
-
1974
- 1974-03-07 US US449085A patent/US3903590A/en not_active Expired - Lifetime
- 1974-03-08 GB GB1062374A patent/GB1426539A/en not_active Expired
- 1974-03-08 DE DE2411259A patent/DE2411259C3/de not_active Expired
- 1974-03-08 FR FR7407977A patent/FR2220879B1/fr not_active Expired
- 1974-03-08 CA CA194,496A patent/CA994004A/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
GB1426539A (en) | 1976-03-03 |
FR2220879A1 (de) | 1974-10-04 |
CA994004A (en) | 1976-07-27 |
DE2411259C3 (de) | 1980-11-06 |
US3903590A (en) | 1975-09-09 |
JPS49131863U (de) | 1974-11-13 |
DE2411259B2 (de) | 1980-01-24 |
FR2220879B1 (de) | 1978-01-06 |
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