DE2430362C2 - Multiplex-/Demultiplexeinrichtung - Google Patents

Description

Die Erfindung betrifft eine MultipIex-ZDemultiplexeinrichtung für digitale Daten nach dem Oberbegriff des

Anspruchs 1.

Bei bekannten Ausführungsformen von Nachrichtenübertragungssystemen bedienen Übertragungssammelleitungen eine Mehrzahl von digitalen Signalkanälen auf Zeitmultiplexbasis. Benutzer, die Zugriff zu einem solchen Nachrichtenübertragungssystem wünschen, benötigen eine Terminal-Einrichtung, die in der Lage sein muß, sowohl digitale Signale auf die Zeitmultiplex-Sammetleitung zu übertragen, als auch digitale Signale von dieser abzunehmen. Eine solche Einrichtung ist normalerweise in zwei Abschnitte unterteilt: den Multiplexer für die Übertragung der digitalen Signale auf die Sammelleitung und den Demultiplexer für die Abnahme der digitalen Signale von der Sammelleitung.
Multiplexer und Demultiplexer sind an sich bekannt.

ϊθ Die Multiplexer sammeln digitale Signale von einer Mehrzahl von ankommenden Leitungen, bringen diese digitalen Signale in eine seriale Form und fügen jedes digitale Signal in eine Zeitscheibe in einem Zeitrahmen der Zeitmultiplexsammelieitung ein. Die Demultiplexer empfangen einen Strom serialer digitaler Signale von der Zeitmultiplexsammelieitung, trennen den serialen Strom in separate digitale Signale und verteilen diese separaten digitalen Signale auf eine Mehrzahl von abgehenden Leitungen.

Bekannte Multiplexer und Demultiplexer verwenden bekannte Ausführungsformen digitaler Logikkonfigurationen, um die zuvor erwähnten Funktionen auszuführen. Die Multiplexer verwenden typischerweise Pufferspeicher, wie beispielsweise ein Schieberegister, für jede ankommende Leitung, um die ankommenden digitalen Signale zu speichern. Die in jedem Schieberegister einer Leitung gespeicherten digitalen Signale werden dann zu einem Segment oder einem Teil eines Schieberegisters

für die abgehende Sammelleitung Obertragen. Die digitalen Signale von verschiedenen ankommenden Leitungen werden auf diese Weise verschachtelt, sie bilden einen Rahmen und werden auf die Zeitmultiplex.-sammelleitung hinausgeschoben. In ähnlicher Weise ist es bei den Demultiplexern bekannt, ein Schieberegister für eine ankommende Leitung zu verwenden, um darin die serialen digitalen Daien von der Zeitmultiplexsanl· melleitung zu speichern. Die digitalen Signale, die in jedem der verschiedenen Teile des Schieberegisters der ankommenden Sammelleitung gespeichert sind, werden dann zu den entsprechenden Schieberegistern der Leitungen übertragen, die jeder abgehenden Leitung zugeordnet sind. Die Leitungsschieberegister werden dann auf die abgehenden Leitungen ausgelesen.

Bei bekannten Konfigurationen verwendet daher der Multiplexer ein Register für eine abgehende Sammelleitung und eine Mehrzahl von Registern für die ankommenden Leitungen, während ein Demultiplexer ein Register für die ankommende Sammelleitung und eine Mehrzahl von Registern für die abgehenden Leitungen verwendet. Ein großer Teil der digitalen logischen Schaltungsanordnung, die in dem Multiplexer verwendet wird, ist daher im Demultiplexer doppelt vorhanden. Da der Multiplexer ausschließlich zur Übertragung digitaler Signale in einer Richtung (vom den Leitungen auf die Zeitmultiplexsammelleitung;) verwendet wird, während der Multiplexer ausschließlich dazu dient, digitale Signale in der anderen Richtung (von der Zeitmultiplexsammelleitung zu den Leitungen) zu übertragen, war diese Duplizierung bisher unvermeidlich.

Die Technik der gemeinsamen Verwendung logischer Schaltungen, als Hilfsmittel zur Verringerung der Duplizierung logischer Einrichtungen wurde bisher in Zeitscheiben-Austauschern verwendet. Die Funktion eines Zeitscheiben-Austauschers besteht in dem Aus^- tausch digitaler Signale, die eine erste Zeitscheibe in einem Zeitmultiplexrahmen auf einer Leitung besetzen mit einem digitalen Signal, das eine zweite Zeitscheibe in einem Zeitmultiplexrahmen auf einer zweiten Leitung einnimmt, wobei beide Leitungen mit der gleichein Datenübertragungsgeschwindigkeit arbeiten. Es ist ferner bekannt, die vorstehend erwähnte Funktion durch die Verwendung eines einzigen Registers für jede Leitung auszuführen, wobei jedes Register eine solche Anzahl von Stufen aufweist, die der Zahl der Zeitscheiben in dem Zeitmultiplexrahmen entspricht Während des Zeitmultiplexrahmens werden digitale Signale, die von der ankommenden Seite jeder Leitung erhalten werden, in dem Register gespeichert, während digitale Signale, die zuvor in dem Register gespeichert (und von der anderen Leitung empfangen wurden) gleichzeitig zu der abgehenden Seite der Leitung übertragen werden. Zwischen den Rahmen werden die digitalen Signale, die in jedem Register gespeichert sind, auf parallele Weise ausgetauscht, mit Hilfe einer Anordnung logischer Torschaltungen, die die Folge der digitalen Signale neu ordnen, indem sie ein digitale!! Signal von jeder der Stufen in dem einen Register in jede Stufe des anderen Registers eingeben (US=PS 37 40 483).

Bei dem Versuch, diese zuletzt erwähnte Technik auf bidirektionale Multiplexer/Demultiplexer anzuwenden., tritt jedoch das Problem auf, daß die Leitungsregister mit der Übertragungsgeschwindigkeit der Daten auf der Leitung arbeiten müssen, während die Sammelleitungsregister mit der Geschwindigkeit der Datenübertragung auf der Sammelleitung arbeiten müssen, wobei diese Übertragungsgeschwindigkeiten sich sehr wesentlich voneinander unterscheiden.

Es ist daher die Aufgabe der vorliegenden Erfindung, dieses Problem, das sich aus der Unterschiedlichkeit der Übertragungsgeschwindigkeiten der Daten auf der Sammelleitung und der Datenleitung ergibt, auf wirtschaftliche Weise zu lösen.

Gelöst wird diese Aufgabe der Erfindung durch die in

to dem Anspruch 1 angegebenen Merkmale.

Besondere Ausführungsarten der Erfindung sind den Unteransprüchen zu entnehmen.

Durch die Erfindung wird der Vorteil erreicht, daß eine aus Kostengründen unerwünschte Duplizierung logischer Schaltungsanordnungen vermieden werden kann, so daß sich nach der Lösung des Geschwindigkeitsanpassungsprobiems der Datenübertragung auf der Sammelleitung und den angeschlossenen Leitungen insgesamt eine wirtschaftlich sehr günstige Multiplex-/ Demultipiexeinrichtung ergibt

Der Vorteil geht insbesondere aiy. den nachstehenden Erörterungen hervor.

Bei einem gewählten Ausführungsbeispiel ist der ankommenden und der abgehenden Seite jeder Leitung ein einziges Leitungsregister zugeordnet. Das Register der Z?itmultiplexsammelleitung verfügt über eine Mehrzahl von Abschnitten, wobei die Zahl der Abschnitte gleich der Zahl der Leitungsregister ist Während eines ersten Intervalls des Zeitmultiplexrahmens werden die Signale von wieüerankommenden Leitungen in das Leitungsregister eingeschrieben, während die Datensignate, die von der Sammelleitung gesammelt werden und zuvor in dem Leitungsregister gespeichert wurden, gleichzeitig auf die abgehende Leitung ausgelesen werden. Während des gleichen Intervalls werden die Datensignale der Sammelleitung auf die verschiedenen Abschnitte des Ssmmelleitungsregisters verteilt, während Datensignale, die von den ankommenden Leitungen zusammengestellt und zuvor in dem Sammelleitungsregister gespeichert worden waren, auf die Zeitmultiplex-Sammelleitung übertragen werden. Während eines zweiten Intervalls des Zeitmultiplexrahmens (während Synchronisationssignale auf die Sammelleitung übertragen weiden) werden die Datensignale der Sammelleitung, die in jedem der verschiedenen Sammelleitungsregister-Abschnitten gespeichert wurden, zu einem bestimmten Leitungsregister übertragen, wohingegen die Datensignale der ankommenden Leitungen, die in jedem der Leitungsregister gespeichert wurden, gleichzeitig zu einem bestimmten Sammelleitungsregisterabschnitt übertragen werden. Zur Vereinfachung der für diese Übertragung notwendigen Logik wird zwischen einem Leitung, register und einem Sammelleitungsregisterabschnitt in vorteilhafter Weise ein serialer Austausch vorgenommen, det von einem einzigen Pisd zwischen den Leitungsregistern und den Sammelleitungsregisterabschnitten übernommen wird.
Die Datensignale werden von den Leitungen in die Leitungsregister eingelesen und aus den Leiumgsregistern auf die Leitungen mit einer niedrigen Datenleitungsgeschwindigkeit ausgelesen, wohingegen die Datensignale von der Zeitmultiplex-Sammelleitung in das Sammelleitungsregister eingelesen und aus dem Sammelleitungsregister auf die Zeitmultiplex-Sammelleitung mit höherer Datensammelleitungsgeschwindigkeit ausgelesen werden. Während des zweiten Intervalls des Zeitmultiplexrahmens werden die Datensignale seriell

zwischen den Leitungsregistern und den Sammelleitungsregisterabschnitten mit der höheren Datengeschwindigkeit der Sammelleitung ausgetauscht. Insbesondere werden die Datensignale seriell vom Ausgang jedes Leitungsregisters in einen bestimmten Sammelleitungsregisterabschnitt ausgelesen und die Datensignale werden seriell von dem Ausgang jedes Sammelleitungsregisterabschnitts in ein bestimmtes Leitungsregister mit der höheren Datengeschwindigkeit der Sammelleitung ausgelesen. Während des ersten Intervalls werden die Leitungsregister mit der Datengeschwindigkeit der Leitung mit Hilfe einer ersten Taktquelle getaktet, während das Sammelleitungsregister von einer zweiten Taktquelle mit der Datengeschwindigkeit der Sammelleitung zeitlich getaktet wird. Während des zweiten Intervalls werden die Ausgänge der ersten Taktquelle und der zweiten Taktquelle in vorteilhafter Weise kombiniert, so daß sowohl die Leitungsregister als auch das Sammelleitungsregister mit der DatengeschwindiE-keit der Sammelleitung getaktet werden.

Aufeinanderfolgende Sammelleitungsregisterabschnitte sind in Gruppen von Abschnitten angeordnet. Die Datensignale der Zeitmultiplexsammelleitung werden auf die aufeinanderfolgenden Abschnittsgruppen während des ersten Intervalls verteilt. Während des übrigen Teils des ersten Intervalls werden die in jeder Abschnittsgruppe gespeicherten Signale durch die aufeinanderfolgenden Gruppenabschnitte durchlaufen gelassen (sie zirkulieren), während die Datensignale auf die übrigen Gruppen der Sammelleitungsregisterab- in schnitte verteilt werden.

Im folgenden wird ein Ausführungsbeispiel der Erfindung beschrieben. Es zeigt

Fig. I ein Blockschaltbild eines bidirektionalen (zweiseitigen) Multiplexers/Demultiplexers, in dem die Erfindung realisiert ist;

Fig. 2 eine schematische Darstellung des Formates eines Zeitmuitipiexrahmens. der im Zusammenhang mit der Einrichtung nach F ί g. 1 verwendet wird;

Fig. 3 eine schematische Darstellung von Einzelhei- -»o ten bezüglich der logischen Torschaltungen und Register, die in dem bidirektionalen Multiplexer/Demultiplexer verwendet werden:

F i g. 4 eine schematische Darstellung der Taktgeberund Steuerschaltungen, die mit den Registern und logischen Torschaltungen zusammenarbeiten, und

Fig. 5 eine Darstellung verschiedener Zeittaktsignale, die von den Taktgeber- und Steuerschaltungen erzeugt werden.

Die in F i g. 1 dargestellten Blöcke geben Anordnungen an. die zur Zusammenstellung von Datensignalen der ankommenden Seite mehrerer zweiseitige Leitungen L\ bis L23) für eine Übertragung auf die abgehende Seite einer zweiseitigen Zeitmultiplex-Sammelleitung (Anschluß 115) verwendet werden, wobei diese Einrichtungen auch dazu dienen. Datensignale von der ankommenden Seite der Zeitmuitiplex-Sammeiieitung (Anschluß 114) für die Übertragung auf die abgehende Seite der Leitungen zu empfangen. Jede Leitung trägt in vorteilhafter Weise Datensignale in der «> Form von Multibit-Datenbytes in einer Zeitmultiplexfolge. Jedes Datenbyte einer ankommenden Leitung besteht vorzugsweise aus acht Bits, die in einer Zeitscheibe des Rahmens auf der abgehenden Seite der Zeitmultiplex-Sammelleitung zusammengestellt und plaziert sind. Die Zeitscheiben in jedem Rahmen sind für die einzelnen Leitungen reserviert Umgekehrt wird das Datenbyte in jeder Zeitscheibe auf der ankommenden Seite der Sammelleitung auseinandergenommen und zu der abgehenden Seite der entsprechenden Leitung übertragen.

Ein geeignetes Sammelleitungs-Zeitmultiplexrahmenformat ist in F i g. 2 dargestellt. Es besteht aus einem 193 Bit umfassenden Rahmen, der in 24 Bytes je vier Bit plus ein zusätzliches Bit unterteilt ist. Die ersten dreiundzwanzig Bytes eines Rahmens sind Datenbytes, die zur Übertragung der Information für den Austausch mit den dreiundzwanzig Leitungen dient. Die letzten neun Bits des Rahmens (das 24. Byte plus das 193. Bit) dienen zur Leitungssynchronisierung, Steuersignalgabe oder für andere konventionelle Verwaltungsfunktionen.

Die in Fig. I dargestellte Einrichtung enthält einen Taktgeber- und Steuerschaltung 100 sowie Schaltungsmodule 101 bis 106. Jeder Schaltungsmodul 101 bis 105 steuert den Austausch von Datensignalen zwischen der Zeitmultiplex-Sammelleitung und vier Leitungen, während der Schaitungsmodul 106 den Austausch von Datensignalen zwischen der Zeitmultiplex-Sammelleitung und den Leitungen L 21 -L 23 steuert. Die Taktgeber- und Steuerschaltung 100 erzeugt Steuersignale PGS \ bis PGSf), die über entsprechend bezeichnete Leitungen jeweils zu den Moduln 101 —106 übertragen werden. Die Taktgeber- und Steuerschaltung erzeugt ferner die Steuersignale PSYNC und PSYNC, die über die entsprechend bezeichneten Leiturv^n zu allen 6 Moduln übertragen werden. Die Taktgeber- und Steuerschaltung 100 erzeugt darüberhinaus auch die Taktsignale LC, UC und WCLK, die zu allen sechs Moduln übertragen werden. Die Zeittakter des Taktgebers und die Steuersignale sowie deren Funktionen werden später noch ausführlich beschrieben werden.

Die Datensignale werden auf die Zeitmultiplex-Sammelleitung aufgegeben und von dieser entnommen auf Zeitrahmenbasis. Die Datensignale auf der ankommenden Seite der Zeitmultiplex-Sammelleitung werden über den Anschluß 114 empfangen und zu den sechs Schaltungsmoduln über die Torschaltungen 107 bis 112 übertragen. Das Tor 107 wird von dem Steuersignal PGSl während der ersten 32 Bits des Rahmens geöffnet. Dieses ermöglicht den ersten vier Datenbytes des Sammelleitungsrahmens an der ankommenden Seite der Sammelleitung eine Übertragung zu dem Modul 101, wobei sie mit der Geschwindigkeit des LC-Taktes eingegeben werden. So wie diese vier Datenbytes in den Modul 101 hineingetaktet werden, werden die vier Datenbytes, die zuvor von den ankommenden Leitungen Ll bis L 4 zusammengestellt wurden (wie unten beschrieben) herausgetaktet u. J mit der Geschwindigkeit des LC-Taktes auf die abgehende Seite der Sammelleitung über das ODER-Tor 113 und den Anschluß 115 übertragen.

Das Tor 108 wird von dem Steuersignal PGS 2 während der zweiten 32 Bits des Rahmens geöffnet Dieses gestattet nun seinerseits den zweiten vier Datenbytes in dem Sammelleitungsrahmen von der ankommenden Seite der Sammelleitung in den Modul 102 einzulaufen, sowie den vier Datenbytes, die zuvor von den ankommenden Leitungen L 5 — L 8 zusammengestellt wurden, eine Übertragung auf die abgehende Seite der Sammelleitung. Dieses Verfahren wird solange fortgesetzt, bis 23 Datenbytes von der ankommenden Seite der Sammelleitung in den entsprechenden Schaltungsmoduin gespeichert wurden und 23 Datenbytes von den ankommenden Leitungen auf die abgehende Seite der Sammelleitung übertragen wurden.

In dem Maße, wie der zuvor erwähnte Austausch zwischen den Schaltungsmoduln und der Sammelleitung andauert, erfolgt auch ein Austausch zwischen den Schaltkreismoduln und den Leitungen L 1 bis L 23. Das Steuersignal FSYNC ist während des letzten oder 193. Bits eines Sammelleitungsrahmens und während der ersten 23 Bytes des nächsten Sammelleitungsrahmens eingeschaltet (Signalpegel hoch). Dieses Intervall des Str* «rsignales PSYNC mit hohem Signalpegel wird im folgenden als »Datenintervall« bezeichnet. Während des Datenintervalls werden die 8 Bits eines Datenbytes von der ankommenden Seite jeder Leitung zu dem zugeordneten Schaltungsmodul übertragen, wobei das Datenbyte mit der Geschwindigkeit des i/C-Taktes hereingenommen wird. So wie diese Datenbytes in die entsprechenden Schaltungsmoduln einlaufen, werden die zuvor von der ankommenden Seite der Sammelleitung (wie unten beschrieben) zusammengestellten Datenbytes auf die abgehende Seite der Leitungen mit der Geschwindigkeit des WCLK-Tsklcs hcrausgetaktet. Dieses Verfahren wird fortgesetzt, bis ein 8 Bit langes Datenbyte von jeder Leitung in dem entsprechenden Schaltungsmodul gespeichert wurde und ein 8 Bit langes Datenbyte, das zuvor von der ankommenden Seite der Sammelleitung zusammengestellt wurde, auf jede der abgehenden Leitungen herausgetaktet wurde.

Nach der Vervollständigung der zuvor erwähnten Austauschoperation, die während des Datenintervalls des Rahmens auftritt, wird das Steuersignal PSYNC abgeschaltet (niedriger Signalpegel). Das Steuersignal PSYNC nimmt den hohen Signalpegel für die Dauer vor 8 Bits an, die dem Datenintervall folgen. Diese 8 Bit-Zeitscheibe wird im folgenden als »Steuerintervall« bezeichnet.

Während des Steuerintervalls werden die Datenbytes von der ankommenden Seite der Sammelleitung für die Übertragung zu den abgehenden Leitungen während des nächsten Rahmens vorbereitet, während die Datenbytes von den ankommenden Leitungen für eine Übertragung auf die abgehende Seite der Sammellei- ■»<> tung während des nächsten Rahmens vorbereitet werden. Während des 193. Bits wird das Signal PSYNC wieder eingeschaltet (hoher Signalpegel) und es wird im nächsten Rahmen der zuvor erwähnte Austauschprozeß wiederholt.

Die in Fig.3 dargestellte Schaltungsanordnung enthält die typischen Komponenten der Schaltungsmoduln 101 —106, wie beispielsweise des Schaltungsmoduls 101. Die in Fi g. 5 dargestellten Signale werden von der Taktgeber- und Steuerschaltung 100 erzeugt, wobei ausgewählte Signale zu den Moduln 101 — 106 übertragen werden, so wie es ausführlich im Zusammenhang mit F i g. 1 erläutert wurde. Die Beziehung zwischen den Signalen in Fig.5 und dem in Fig.2 gezeigten Sammelleitungsrahmen kann dadurch sichergestellt werden, indem die Fig.2 und 5 in eine solche Lage gebracht werden, daß die »Start des Rahmens«-Marke A und die »Ende des Rahmens«-Marke B aufeinander ausgerichtet sind. Im folgenden wird die Erzeugung der in Fi g. 5 dargestellten Signale ausführlich beschrieben.

Die ir. Fig.3 dargestellte Schaltung sammelt Datensignale von 4 ankommenden Leitungen, beispielsweise den Leitungen L\ bis L4, und überträgt die zusammengestellten Datensignale zu der abgehenden Seite der Zeitmultiplex-Sammelleitung. Die Schaltung empfängt auch Datensignale von der ankommenden Seite der Zeitmultiplex-Sammelleitung und verteilt die empfangenen Datensignale auf 4 abgehende Leitungen, beispielsweise die Leitungen L 1 — Z. 4. Die Leitungsregister (10, 30, 50, 70) sind 8stufige Schieberegister, die mit dem Taktsignal UC getaktet werden. Die Sammelleitungsregisterabschnitte (20, 40, 60, 80) sind ebenfalls 8stufige Schieberegister, die jedoch mit dem Taktsignal LCgetaktet werden. Die Leitungs-Flip-Flops (15,35,55, 75) werden zeitlich von dem Taktsignal WÖLK getaktet. Die Sammelleitungsregisterabschnitte (20,40, 60, 80) in jedem Schaltungsmodul bilden eine Gruppe von Abschnitten mit den Gruppen von Abschnitten in allen Moduln, die das vollständige Sammelleitungsregister bilden.

In Fig. 5 ist zu sehen, daß beim Start des Sammelleitungsrahmens das Steuersignal PCS 1 eingeschaltet ist (hoher Signalpegel), das Steuersignal PSYNC ausgeschaltet (niedriger Signalpegel) und das Steuersignal PSYNC eingeschaltet (hoher Signalpegel) ist. Das eingeschaltete Steuersignal PGS 1 öffnet die Tore 107 und 134, während das Signal PSYNCdie Tore 302, 308, 3SO, 316, 3S8, 324, 326 und 333 öffrrei. Die Datenbytes von der ankommenden Seite der Sammelleitung werden daher von dem Anschluß 114 über das Tor 107, das ODER-Tor 332 und den Inverter 335 zu dem Sammelleitungsregisterabschnitt 80 übertragen. Der (^-Ausgang des Sammelleitungsregister-Abschnittes 80 ist über das Tor 324, das ODER-Tor 323 und den Inverter 325 mit dem Eingang des Sammelleitungsregisters 60 verbunden. Daher werden, sowie Datenbits in und durch den Sammelleitungsregisterabschnitt 80 geschoben werden, vorher gespeicherte Datenbits aus dem Sammelleitungsregisterabschnitt 80 heraus und in den Sammelleitungsregisterabschnitt 60 hineingeschoben. Die übrigen Sammelleitungsregisterabschnitte 40 und 20 sind in ähnlicher Weise in Reihe geschaltet, wobei 8 Bit lange Datenbytes vom Sammelleitungsregister 60 zu dem Sammelleitungsregisterabschnitt 40 (über die Tore 316,315) und von dem Sammelleitungsregisterabschnitt 40 7.U dem Sammelleitungsregisterabschnitt 20 (über die Tore 308, 307) fließen. Die Ausgangssignale des (^-Ausganges des Sammelleitungsregisterabschnittes 20 wird über das Tor 333 zu dem Eingang des Tores 331 übertragen. Die Ausgangssignale des (^-Ausgangs des Sammelleitungsregisterabschnittes 20 wird über das Tor 334 zu dem Eingang des Tores 331 und zu dem Tor 113, das in F i g. 1 dargestellt ist, übertragen.

Die Eingangssignale des Tores 331, die von den Toren 333 und 334 herrühren, sind komplementär, wodurch sie den Ausgangspegel am Tor 331 niedrig halten, und so verhindert wird, daß die Datenbytes vom Ausgang des Sammelleitungsregisterabschnittes 20 zu dem Sammelieitungsregisterabschnitt 80 gelangen. Die Datenbytes vom Sammelleitungsregisterabschnitt 20, die durch das Tor 334 fließen, werden jedoch zu der abgehenden Seite der Zeitmultiplexsammelleitung über das Tor 113 übertragen. Auf diese Weise werden, wie die Datenbytes in die Sammelleitungsregisterabschnitte von der ankommenden Seite der Zeitmultiplexsammelleitung hineingetaktet werden, die zuvor gespeicherten Datenbytes (zusammengestellt von den ankommenden Leitungen) in die Sammelleitungsregisterabschnitte der abgehenden Seite der Zeitmultiplex-Sammelleitung herausgetaktet

• Der Austausch der Datenbytes mit der Sammellertung, der soeben beschrieben wurde, findet bezüglich des Moduls 101 weiterhin statt so lange wie 'das Steuersignal PGSi eingeschaltet ist Das Steuersignal PGSI wird jedoch nach den ersten 32 Bits des Rahmens

abgeschaltet. Am Ende des 32. Bits, des Bits der ersten 4 Datenbytes auf dem ankommenden Sammelleitungsrahmen, füllt nun die Stufen der Sammelleitungsregisterabschnitte 20, 40, 60, 80 des Schaltungsmoduls 101. Es ist jetzt wünschenswert, diese Datenbytes dort so lange aufzubewahren, bis das Steuerintervall (Bits 185—192) ankommt, zu welchem Zeitpunkt dann ein Austausch von Datenbytes zwischen der Leitung und den Sammelleitup.gsregisterabschnitten vorgenommen werden wird (wie noch später ausführlich erläutert wird). Anstelle den Taktgeber zu stoppen, ist es vorteilhafter, diese Datenbytes durch die Gruppen der Sammelleitungsregisterabschnitte (20, 40, 60, 80) weiter umlaufen zu lassen. Dieses wird auf folgende Weise realisiert: Wenn das Signal PGS1 abgeschaltet wird, werden die Tore 334 und 107 geschlossen. Das geschlossene Tor 107 verhindert, daß Datenbytes von der ankommenden Seite der Zeitmultiplex-Sammelleitung in den Sammelleitungsregisterabschnitt 80 gelangen. Das geschlossene Tor 334 dagegen trennt das komplementäre Signal von dem Tor 331 und dem O-Ausgang des Sammelleitungsregisterabschnittes 20 ab und überträgt dieses Signal über die Tore 333,331 und 332, sowie den Inverter 335 zu dem Eingang des Sammelleitungsregisterabschnittes 80. Daher beginnen die nun in der Gruppe der Sammelleitungsregisterabschnitte 20, 40, 60, 80 enthaltenen Datenbytes mit der Geschwindigkeit des Taktes LCumzulaufen. Die vier Datenbytes, die in der Gruppe der Sammelleitungsregisterabschnitte gespeichert sind, laufen (zirkulieren) bis zum Beginn des Steuerintervalles um. Die vier in dem Schaltungsmodul 101 gespeicherten Datenbytes vervollständigen einen Umlaufzyklus durch die Abschnittsgruppe, während alle Schaltungsmoduln 102—105 vier Datenbytes mit der Zeitmultiplexsammelleitung austauschen. Drei Viertel eines Umlaufzyklus ist dann vollendet, wenn der Modul 106 3 Datenbytes mit der Zeitmultiplexsammelleitung ausgetauscht hat. Daher werden zu Beginn des Sicüerintervaiis die 4 in dem Schaltungsmodul 101 gespeicherten Datenbytes 4 und 3/4 Umlaufzyklen durch die Sammelleitungsregisterabschnittgruppe durchgeführt haben. Daher ist auch das erste von dem Modul empfangene Datenbyte nun in dem Sammelleitungsregisterabschnitt 40 gespeichert. Das zweite Datenbyte ist nun im Sammelleitungsregisterabschnitt 60, das dritte in dem Abschnitt 80 und das vierte Datenbit im Sammelleitungsregisterabschnitt 20 gespeichert.

Wie F i g. 5 weiter zeigt, ist am Ende der ersten 32 Bits des Rahmens zu sehen, daß wenn der Pegel des Signals PGS \ abfällt, der Pegel des Signals PGS2 ansteigt. Dadurch wird das Tor 108 (F i g. 1) geschlossen und das zuvor für den Schaltungsmodul 101 beschriebene Verfahren für den Modul 102 wiederholt, um die zweiten vier Datenbytes des ankommenden Sammelleitungsrahmens gegen die Datenbytes, die von den ankommenden Leitungen L 5 — L 8 gesammelt wurden, auszutauschen, nach 64 Bits des Rahmens fällt das Signal PSG2 wieder ab, und die 4 Datenbytes von der ankommenden Sammelleitung, die im Schaltungsmodul 102 gespeichert sind, beginnen mit dem gleichen Umlaufprozeß, der zuvor für den Schaltungsmodul 101 beschrieben wurde. Die Datenbytes vollenden auch hier 33/4 Umlaufzyklen, bevor das Steuerintervall beginnt Die Schaltungsmoduln 103—105 führen ähnliche Operationen aus, wenn ihre entsprechenden /'GS-Siginale ansteigen, wobei sie auch ähnlichen Umlaufmustern folgen. Dem Modul 106 ist der Austausch dei letzten 3 Datenbytes der ankommenden Sammelleitung mit den 3 von den ankommenden Leitungen L 21 — L 23 gesammelten Datentytes vorbehalten. Diese Datenbytes werden nicht in Umlauf gegeben, da das Steuerintervall sofort nach der Speicherung dieser Daten im Schaltungsmodul 106 auftritt. Dagegen werden diese drei Datenbytes in den Abschnitten 40,60 und 80 zu Beginn des Steuerintervalls gespeichert. Es ist daher offensichtlich, daß der Schaltungsmodul 106 die gleiche Anordnung aufweist, wie die übrigen Moduln, mit der einzigen Ausnahme, daß der Sammelleitungsregisterabschnitt 20 nicht zur Speicherung der Datenbytes von der ankommenden Seite der Zeitmultiplex-Sammelleitung verwendet wird.

Mit dem Austausch der Datenbytes, der weiterhin zwischen der Zeitmultiplex-Sammelleitung und den Sammelleitungsregister-Abschnitten weitergeführt wird, wird auch ein Austausch von Datenbits zwischen den Leitungen und den Leitungsregistern vorgenommen. Jedes Leitungsregister wird von dem Taktsignal UC und jedes Leitungs-Flip-Flop von dem Taktsignal WCLK getaktet. Bei jedem Pegelübergang von hoch nach niedrig des Signals UC (vgl. Fig.5) wird ein Informationsbit von den ankommenden Leitungen in die Leitungsregister eingelesen. Die Datenbits von der Leitung 1 Schaltungsmodul 101 beispielsweise gelangen durch das Tor 302 (geöffnet durch das Signal PSYNC), das ODER-Tor 303 und den Inverter 305 in das Leitungsregister 10. In ähnlicher Weise gelangen die Datenbits von der Leitung 2 des Schaltungsmoduls 101 über die Tore 310, 311 und 313 in das Leitungsregister 30. Bei jedem Pegelübergang des Taktsignals WCLK von hoch auf niedrig, wird ein Datenbit von den Leitungsregistern in die Leitungs-Flip-Flops eingelesen und auf die abgehenden Leitungen ausgelesen. So werden beispielsweise die Datenbits vom Leitungsregister 10 in das Leitungs-Flip-Flop 15 hineingetaktet und dann auf die abgehende Seite der Leitung L1

übertragen.

Bei einem eingeschalteten Signal PSYNC werden 8 Datenbits von jeder ankommenden Leitung mit Hilfe des Signales UCm die entsprechenden Leiuingsregister getaktet Während des Datenintervalls werden 8 Datenbits (ein Byte), die vorher von der ankommenden Seite der Zeitmultiplexsammelleitung empfangen und in den Leitungsregistern gespeichert wurden, durch das Signal WCLK auf die abgehenden Leitungen getaktet. (Wie diese Datenbits von der ankommenden Sammelleitung in den Leitungsregistern gespeichert werden, wird noch ausführlich erläutert werden.) Bezüglich des Taktsignals UCm F i g. 5 ist zu sehen, daß acht negative Obergänge im Datenintervall (zwischen dem Start des Rahmens und dem Bit 184 des Rahmens) und acht negative Übergänge im Steuerintervall stattfinden. Während des Datenintervalls ist das Signal PSYNC in der hohen Pegellage, und daher lesen die Leitungsregister 8 Datenbits von den ankommenden Leitungen in die Leitungsregister ein. Das Taktsignal WCLK enthält 8 negative Übergänge, die alle während des Datenintervalls auftreten, wobei der erste negative Übergang gleichzeitig mit dem Ende des 193. Bits des Sammelleitungsrahmens (vgl. Fig.5) auftritt Die 8 negativen Übergänge schreiben 8 Datenbits (von der ankommenden Seite der Sammelleitung), die in den Leitungsregistern der Speicher gesammelt sind, in die Leitungs-Flip-Flops und von dort auf die abgehenden Leitungen.

Am Ende des 184. Bits des Sammelieitungsrahmens wurden 8 Datenbits von jeder der ankommenden Leitungen in den entsprechenden Datenregistern

gespeichert, wohingegen 8 Datenbits von der ankommenden Seite der Sammelleitung, die zuvor in jedem der Leitungsregister gespeichert wurden, auf die abgehenden Leitungen übertragen wurden. Gleichzeitig wurden, wie zuvor bereits erläutert, 23 Datenbytes von der ankommenden Sammelleitung in den 23 Sammelteitungsregister-Abschnitten gespeichert. Ferner wurden 23 Datenbytes, die zuvor von 23 ankommenden Leitungen gesammelt und in den Sammelleitungsregistern gespeichert wurden, auf die abgehende Sammelleitung übertragen. Es wurde auch erwähnt, daß der Schaltungsmodul 106 mit 3 Leitungen verbunden ist. Dieser Modul ist daher in der gleichen Weise angeordnet, wie die übrigen Moduln, jedoch mit der Ausnahihe, daß das Leitungsregister 70 und das Flip-Flop im Schaltungsmodul 106 keine Funktionen ausführen und die vierte Leitung, die mit dem Register und dem Flip-Flop verbunden ist, entfernt ist.

Die letzten neun Bits des Sammelleitungsrahmens dienen zur Leitungssynchronisation, Steuersignalgabe und anderen üblichen Verwaltungsfunktionen, und es ist nicht erwünscht, diese Bits mit den Datenbits der ankommenden Leitungen auszutauschen. Daher entfernt eine nicht dargestellte Schaltungsanordnung die letzten 9 Bits des ankommenden Sammelleitungsrahmens für die zuvor erwähnten Zwecke und erzeugt ein 9 Bit langes Synchronisationsmuster für die Übertragung auf die abgehende Sammelleitung. Dieses erzeugile Muster wird auf die abgehende Sammelleitung übertragen, nachdem 23 von den ankommenden Leitungen gesammelte Datenbytes übertragen wurden. Diese Bits vervollständigen das zuvor beschriebene Rahmenformat.

Das Intervall, während dessen die ersten 8 Bits des erwähnten Synchronisationsmusters auf die Sammelleitung übertragen werden, besteht aus dem Steuerintervall des Zeitmultiplex-Rahmens. Während dieses Steuerintervaiis werden die Datenbus, die von der ankommenden Sammelleitung in den Sammelleitungsregisterabschnitten gespeichert wurden, seriell zu den Leitungsregistern übertragen. In gleicher Weise werden die Datensignale von den ankommenden Leitungen, die in den Leitungsregistern gespeichert wurden, seriell ;;u den Sammelleitungsregisterabschnitten übertragen.

Am Ende des 184. Bits des Sammelleitungsrahmens geht das Signal PSYNC in seine obere und das Signal PSYNCm seine untere Pegellage über (vgl. F i g. 5).

In den Schaltungsmoduln (F i g. 3) sperrt das abfallende Signal PSYNC die Tore 302,308,310,316,318,324, 326 und 333 in jedem der Schaltungsmoduln. Dadurch so wird verhindert, daß Datenbits von den ankommenden Leitungen zu den Leitungsregistern gelangen, so daß der Umlaufpfad durch die Gruppe von Sammelleitungsregisterabschnitten unterbrochen ist Das ansteigende Signal PSYNC öffnet die Tore 304, 306, 312, 314, 320, 322, 328 und 330 in jedem der Schaltungsmoduln. Hierdurch wird der Ausgang jedes Leitungsregisters mit dem Eingang des Sammelleitungsregisterabschnittes verbunden, wie auch der Ausgang des Sammelleitungsregisterabschnittes mit dem Eingang des Leitungsregisters verbunden wird. So ist beispielsweise der (!-Ausgang des Leitungsregisters 10 mit dem Eingang des Sammelleitungsregisterabschnittes 20 über die Tore 306, 307 und den Inverter 309 verbunden. In ähnlicher Weise ist auch der Ausgang Q des Sammelleitungsregisterabschnittes 40 mit dem Eingang des Leätungsregisters 10 über die Tore 304, 303 und den Inverter 3OS verbunden. Die Ein- und Ausgänge der übrigen Leitungsregister und Sammelleitungsabschnitte sind in ähnlicher Weise verbunden, wie aus F i g. 3 zu sehen ist. Um den Austausch der Daten zwischen den Sammelleitungsregisterabschnitten und den Leitungsregistern durchzuführen, werden die Sammelleitungsregisterabschnitte durch das Taktsignal LC getaktet, während die Leitungsregister von dem Taktsignal UC getaktet werden. Diese Taktgeschwindigkeiten sind nun identisch, da das Signal UC während der Bits 185-1*2 des Zeitmultiplexrahmens (vgl. F i g. 5) dem Signal LC folgt. Am Ende des Bits 192 wurden 8 Taktsignale zu jedem Leitungsregister und jedem Sammelleitungsregisterabschnitt übertragen, wobei das 8 Bit-Byte in jedem Leitungsregister zu dem entsprechenden Sammelleitungsabschnitt, der an den Ausgang des Leitungsregisters angeschlossen ist, geschoben und das 8 Bit-Byte in jedem Sammelleitungsabschnitt in das entsprechende Leitungsregister, das mit dem Ausgang des Sammelleitungsregisterabschnittes verbunden ist, verschoben wurde. Auf diese Weise werden die Datenbytes von den ankommenden Leitungen in den Sammelleitungsregisterabschnitten gespeichert, wo sie darauf warten, auf die Sammelleitung ausgelesen zu werden, wohingegen jedes Leitungsregister die Datenbytes von der ankommenden Sammelleitung enthält, die bereit sind, auf die abgehenden Leitungen ausgelesen zu werden.

Das Signal WCLK besitzt einen negativen Übergang, der im Zusammenhang mit dem Ende des Bits 193 des Sammelleitungsrahmens auftritt, wie zuvor bereits erwähnt wurde (vgl. F i g. 5). Es wurde oben gezeigt, daß das Byte von dem Sammelleitungsregister vollständig im Leitungsregister zur Zeit des 192. Bits des Rahmens gespeichert ist. Dieser negative Übergang bewirkt daher das Einschreiben des ersten Bits des in den Leitungsregistern gespeicherten Datenbytes in die zugeordneten Flip-Flops für eine Übertragung auf die abgehenden Leitungen, wie ebenfalls bereits beschrieben wurde. Mit dem Ende des Bits Ϊ93 ist der Rahmen dann vollständig. Der nächstfolgende Rahmen wiederholt dann die zuvor beschriebenen Vorgänge.

Fig.5 zeigt nun die von der Taktgeber- und Steuerschaltung 100 erzeugten Signale, wobei Fig.4 Einzelheiten dieser Schaltung zeigt.

Die Taktquelle 401 erzeugt ein digitales lligr.al mit einer Impulsfolgefrequenz von 1.544 MHz und die Taktquelle 4 ein solches mit einer Folgefrequenz von 64 kHz (vgl. F i g. 5). Die Zähler 403 und 404, die in Reihe geschaltet sind, nehmen eine Teilung durch 8 und 24 vor, um einen Zähler zu bilden, der durch 192 teilt. DFe Taktquelle 401 treibt den Zähler 403 an, der durch 8 teilt und die Signale P8Cund P8Cerzeugt.

Das Signal P8C steigt für die zweite Hälfte von jeweils 8 Bits (Zählung von 8) von der Taktquelle 401 an. Das Signal PSUist während der srsten 7 von jeweils 8 Impulsen der Taktquelle 401 in der oberen Signalpegellage und fällt in der Mitte des 8. Bits ab. Das Signal P8C treibt den Zähler 404, der durch 24 teilt Der Zähler 404 erzeugt das Signal PCYNC, das die obere Signalpegellage einnimmt für die Dauer von jeweils 24 Bits des Zählers 403, so daß es sich in dieser oberen Pegellage während der 8 Bits des Rahmens (Bits 185-192) befindet. Der Zähler 404 erzeugt ferner das Signal PSYNQ das die inverse Form zu dem Signal PSYNC aufweist Die verschiedenen Zählwerte des Zahlers 404 werden auch von einer Decodierlogik405 decodiert Die Decodierlogik besteht in vorteilhafter Weise aus einem statischen logischen Netzwerk, das eine Reihe von

Ausgangssignalen in Abhängigkeit von den verschiedenen Zuständen des Zählers 404 erzeugt Der Aufbau eines derartigen Netzwerkes ist an sich bekannt (vgL beispielsweise »Introduction to the Logical Design of Switching Systems« von H. C Torng, Addison-Wesley Publishing Co, i364, Seiten 135-153). Insbesondere erzeugt die DecGdieriogik 6 Signale, die von den Invertern 423—428 invertiert und zu den Schaltungsmoduln übertragen werden, wie Fig.2 zeigt Die invertierten Signale sind: PGSi, das sich in seiner to oberen Signalpegellage während der Dauer der Bits 1 —32 des Rahmens befindet; PGS2, das sich während der Zeit der Bits 33-64 in seiner oberen Pegellage befindet; PGS 3, das sich während der Bits 65 - 96 in der oberen Pegellage befindet; PGS4, das sich während der Bits 97 — 128 in der oberen Pegellage befindet; PGS5. das sich während der Bits 129 — 160 in der oberen Pegellage befindet und PGS 6, das sich während der Bits 161 — 184 in der oberen Pegellage befindet Die Decodieriogik 405 erzeugt auch das Signal CH 23, das sich während der Bits 177 — 184 des Zeitrahmens in der unteren S'ignalpegellage befindet

Der Flip-Flop 407 dient zur Verlängenug des Zählwertes des Teilers durch 192 (Zähler 403 und Zähler 404) um ein Bit Dieses ist auf folgende Weise möglich: das Signal PSYNC (obere Pegellage während der Bits 185-192) wird zu dem /-Eingang des Flrp-Rops 407 übertragen, um dieses Flip-Flop vorzubereiten, .damit es während der Einstellbedingung von dem Taktimpuls des Taktgebers 401 umgeschaltet wird Während der Bits 185-191 jedoch ist das Signal P~8C~ in der oberen Pegellage, wobei es ein niedriges Festhaltesignal zu dem C-Eingang des Flip-Flops 407 über das Tor 406 überträgt um zu verhindern, daß der Flip-Flop eingestellt wird. Während des 192. Bits fällt das Signal PSC wieder ab. Nach dem Obergang hoch auf niedrig (Rückflanke) des 192. Taktimpulses des Taktgebers 401 wird dann das Flip-Flop 407 eingestellt. In dieser Lage ist sein »0«-Ausgang auf den Eingang des Zählers 403 durchgeschaltet Ober die internen Torschaltungen des Zählers (nicht dargestellt) blockiert der »0«-Ausgang des Flip-Flops 407 den Eingang zu der ersten Stufe des Zählers, wodurch die Weiterzählung um ein Bit verhindert wird, ein Vorgang, der die Zählung auf 193 Bits verlängert

Das LC-Taktsignal (vgl. F i g. 5) für die 6 Moduln wird auf folgende Weise erzeugt: Das Signal wird von dem NAND-Tor 419 erzeugt, welches der Taktquelle 401 folgt, ausgenommen während des 193. Bits des Zeitrahmens. Während der Bitzeit 193 führt der Ausgang des Flip-Flops 407 ein Signal mit hohem Pegel, dessen inverse Form über den Inverter 408 an das Tor 419 angelegt wird, dessen Ausgang auf dem oberen Signalpegel festgehalten wird. Der Inverter 420 liefert ein Signal mit niedrigem Pegel an die Leitung LC

Das l/C-Taktsignal (vgl. Fig.5) besteht aus einer 64 kHz-Taktquelle 402, die mit 8 Impulsen der Taktquelle 401 (Bits 185-192) kombiniert wird. Dieses Signal wird folgendermaßen erzeugt: Der Flip-Flop 408 befindet sich normalerweise in seiner Rückstellage, ω Daher ist normalerweise der »0«-Ausgang des Flip-Flops 408 in der oberen Pegellage, wodurch das UND-Tor 415 durchgeschaltet ist, und 64 kHz-Taktimpulse über das Tor 415, das ODER-Tor 416 und den Inverter 421 auf die Leitung UC überträgt. Von dort gelangt das Signal zu den Verdrahtungskarten der Schaltungsmoduln. Am Ende des 184. Bits des Zeitrahmens befinden sich die Signale PSCund PSYNC in ihrer oberen Pegellage. Dadurch ist das Tor 409 geöffnet welches den Flip-Flop 408 einstellt und seinerseits das Tor 415 sperrt Wenn PSYNC ansteigt wird auch das Tor 417 geöffnet, welches die 1544 MHz-Taktsignale der Quelle 401 über die Tore 417, 416 und den Inverter 421 auf die Leitung UC und von dort zu den 6 Modul-Verdrahtungskarten (Schaltungskarten) überträgt Daher besteht während der Bits 185-192 des Rahmens der C/C-Takt aus 8 Bits der Taktquelle 401. Das Flip-Flop 408 wird am Ende des Bits 193 von dem »1«-Ausgangssignal des Flip-Flops 407 zurückgestellt das zu dem if-Eingang des Flip-Flops 408 führt An diesem Punkt übernehmen die i/C-Taktsignale wieder die 64 kHz-Folgefrequenz.

Das Signal WCLK stellt die inverse Form der 64 kHz-Taktsignale während der Zeit von 177 Bits des Rahmens dar und bleibt danach in der unteren Pegellage, mit Ausnahme der zweiten Hälfte des Bits 193 (vgl. F i g. 5). Dieses Signal wird auf folgende Weise erzeugt: Das Flip-Flop 408 befindet sich in seiner Rückstsüage während der Bits 1 — 184 des Rahmens, wie zuvor bereits erwähnt wurde. Dadurch ist das Tor 414 geöffnet welches die Signale der 64 kHz-Taktsignalquelle 402 invertiert und dieses Signal zu dem Eingang des Tores 413 überträgt Die Tore 410 und 412 bilden ein Flip-Flop, dnjs normalerweise zurückgestellt ist und nur von einem niedrigen Signalpegel an der CH23-Signalleitung eingestellt wird, die diesen Pegel nur während der Bits 177-184 des Zeitrahmens führt Daher ist das Ausgangssignal des Tores 412 während der Bits 1 — 177 des Rahmens hoch, wodurch das Tor 413 geöffnet ist und das invertierte 64 kHz-Signal überträgt Dieses Signal wird von dem Inverter 422 wieder invertiert, von "dem das Taktsignal WCLK zu den Schaitungsmoduln verteilt wird.

Das Signal CH 23 fällt am Ende des Bits 177 des Rahmens ab, wobei das von den Toren 410 und 412 gebildete Flip-Flop zurückgestellt wird, was seinerseits bewirkt, daß das Ausgangssignal des Tores 412 ebenfalls abfällt. Zu diesem Zeitpunkt befindet sich das Signal der 64 kHz-Taktquelle in der oberen Pegellage. Dieses Signal wird von dem Tor 414 invertiert und zu dem Eingang des Tores 413 übertragen. Daher befinden sich beide Eingänge des Tores 413 in der unteren Pegellage, wodurch der Ausgang in der oberen Pegellage gehalten wird. Dieser Pegel wird von dem Inverter 422 invertiert, der das Signal WCLK niedrig hält Dem 184. Bit des Rahmens folgend, fällt auch das 64 kHz-Taktsignal ab. Daher steigt der Ausgang des Tores 414 an, der einen hohen Signalpegel an einen Eingang des Tores 413 anlegt. Der andere Eingang jedoch, der Ausgang des Tores 412 nämlich, führt ein Signal mit niedrigem Pegel. Daher bicibt der Ausgang des Tores 413 in der oberen Pegellage und das Signal WCLK niedrig.

Das UND-Tor 411 wird von der Taktquelle 401 (1544 MHz) und dem »1«-Ausgang des Flip-Flops 407 gesteuert. Das Tor 411 erzeugt daher ein Signal, das während der zweiten Hälfte des 193. Bits abfällt. Durch diesen Abfall wird das von den Toren 410 und 412 gebildete Flip-Flop zurückgestellt, wodurch WCLK ansteigt. Am Ende des 193. Bits steigt auch der »0«-Ausgang des Flip-Flops 408 an. Gleichzeitig steigt auch das Signal des 64 kHz-Taktgebers über die Tore 414 und 413 an, so daß WCLK abfällt. Für die übrigen sieben der acht Impulse des 64 kHz-Taktes im Rahmen wird WCLK die inverse Form des 64 kHz-Taktes darstellen.

Hierzu S Blatt Zeichnungen

Claims (7)

Patentansprüche:

1. Multiplex-ZDemultiplexeinrichtung für digitale Daten mit einer Schaltung zum Empfang der Datensignale von einer Mehrzahl von Leitungen und zum Empfang der Datensignale von einer Zeitmultiplex-Sammelleitung während eines Zeitmultiplex-Rahmens und zur Übertragung der von den Leitungen empfangenen Signale über die Zeitmultiplex-Sammelleitung während eines folgenden ZeitmuItiplex-Rahmens und zur Verteilung der von der Zeitmultiplex-Sammelleitung empfangenen Signale auf die Mehrzahl von Leitungen, dadurch gekennzeichnet, daßSchaltungsmoduln(101 — 106; F i g. 1) vorgesehen sind, die Sammelleitungsregisterabschnitte (20,40,60,80) aufweisen, die für den Empfang von Datensignalen von der Zeitmultiplex-Sammelleitung (114) während eines Zeitmultiplex-Rahmens und für die gleichzeitige Übertragung von Datensigijajen über die Zeitmultiplex-Sammelleitung (113) während des genannten Rahmens dienen, daß sie ferner Leitungsregister (10, 30, 50, 70) aufweisen, die für den Empfang von Datensignalen von einer Mehrzahl von Leitungen (LX-L23) während des genannten Rahmens und zur gleichzeitigen Verteilung der Datensigaale über die genannte Mehrzahl von Leitungen dienen, und daß sie weitere Schaltungen (304, 306 etc.) für den Austausch der Signale zwischen den Sammelleitungsregisterabschnitten (z. B. 20) und den Leitungsregistern (z. B. 10) aufweisen, wodurch die von den Sammelleitungsregisterabschnitten (z_B. 20) rmd den Leitungsregistern (z. B. 10) während eines Rahmens empfangenen Signale während des daratf'Olgenden Rahmens von den Leitungsregistern (z. B. 10) und den Sammelleitungsregisterabschnitten (z. B. 20) übertragen werden.

2. Einrichtung nach Anspruch 1, gekennzeichnet durch eine Steuereinrichtung (100; Fig. 1) für die Bestimmung eines ersten Zeitintervalls (PSYNC) währenddessen Signale zwischen den genannten Sammelleitungsregisterabschnitten (z. B. 20) und der genannten Sammelleitung (114) und zwischen den genannten Leitungsregistern (z. B. 10) und den genannten Leitungen (Li — L23) übertragen werden und für die Bestimmung eines zweiten Zeitintervalis (PSYNC) währenddessen der genannte Informationsaustausch zwischen den Sammelleitungsregisterabschnitten (z. B. 20) und den Leitungsregistern (z. B. 10) stattfindet.

3. Einrichtung nach Anspruch 1 und/oder Anspruch 2, dadurch gekennzeichnet, daß die Leitungsregister (z. B. 10) einen Abschnitt für jede der Leitungen (L 1 — L 23) aufweist, die Sammelleitungsregisterabschnitte (z. B. 20) eine Mehrzahl von Abschnitten aufweist, die in ihrer Zahl der Zahl der Leitungsregister entsprechen, und daß der Austausch von Datensignalen zwischen bestimmten Leitungsregistern und bestimmten Sammelleitungsregisterabschnitten stattfindet.

4. Einrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Registerabschnitte in Gruppen angeordnet sind, wobei jede Gruppe einen Eingang (107-112; F i g. 1) und einen Ausgang (334) aufweist, der mit der Sammelleitung verbunden ist, wobei eine Anordnung (324) für das Umlaufen der digitalen Daten zwischen den Leitungsregistern (z. B. 10)

einer Gruppe und zwischen den Sammelleitungsregisterabschnitten (z. B. 20) einer Gruppe vorgesehen sind, um einen Zugriff zwischen jeder Leitung und der Sammelleitung zu ermöglichen.

5.; Einrichtung nach einem oder mehreren der Ansprüche 1—4, dadurch gekennzeichnet, daß die digitalen Daten aus Multibit-Datenbytes bestehen, und daß in jedem Register eine solche Anzahl von Stufen vorgesehen ist, die der Anzahl d,jr Bits in einem Datenbyte entspricht, wobei jede Stufe ein Bit speichern kann.

6. Einrichtung nach einem oder mehreren der Ansprüche 1—5, dadurch gekennzeichnet, daß der erwähnte Datensigaalaustausch mit Hilfe einer seriellen Durchschaltung der in jedem Leitungsregister gespeicherten Daten auf einen Eingang eines bestimmten Sammelleitungsregisterabschnittes bewirkt wird, wobei gleichzeitig das in jedem Sammelleitungsregisterabschnitt gespeicherte Bit zu dem Eingang eines bestimmten Leitungsregisters übertragen wird.

7. Einrichtung nach einem oder mehreren der Ansprüche 1—6, dadurch gekennzeichnet, daß die Schaltungsanordnung für den Umlauf (324) serielle Datenverschiebungen durch die Stufen aufeinander folgender Schieberegister einer Gruppe bis zum letzten Schieberegister der Gruppe und zurück zu dem ersten Schieberegister der Gruppe durchführt.