DE2440481C3 - Verfahren zum Herstellen von Dünnschicht-Leiterzügen auf einem elektrisch isolierenden Träger - Google Patents

Verfahren zum Herstellen von Dünnschicht-Leiterzügen auf einem elektrisch isolierenden Träger

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DE2440481C3
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Description

Die Erfindung betrifft ein Verfahren zum Herstellen von Dünnschicht-Leiterzügen auf einer als Träger dienenden, elektrisch isolierenden Schicht, bei dem nacheinander eine adhäsionsfördernde und als Diffusionsschranke für das Leitermaterial dienende Chromschicht und anschließend eine Leiterschicht aus Kupfer aufgedampft werden, bei dem die Leiterzüge durch Abätzen der nicht als Leiter dienenden Bereiche gebildet werden, und bei dem auf die Leiterschicht eine Edelmetallschicht aufgebracht wird.
Bei der Herstellung von integrierten Schaltungen bildet die elektrische Verbindung der einzelnen Halbleiterbaueoelemente, Schaltungsteile und Schaltungen durch aus dünnen Schichten gebildete Leiterzüge ein besonderes Problem. Dies rührt, abgesehen von den sehr kleinen Abmessungen solcher Verbindungen, daher, daß an sie sehr hohe Anforderungen in dem Sinne gestellt werden, daß sie stabil sein müssen, daß sie fest auf ihrer Unterlage haften und daß sie gegen eine Reihe von mechanischen, chemischen, termischen und elektrischen Belastungen resistent sein müssen. Bei dem Bestreben, höhere Packungsdichten und höhere Schaltgeschwindigkeiten zu erreichen, tritt zusätzlich die Forderung auf, daß die Leitungen in immer kleineren Abmessungen hergestellt werden müssen.
Die Verwendung von Materialien für diese Leiterzü-
ge wird dadurch eingeengt, daß das Leitermaterial im Betrieb mit seiner Umgebung reagiert In Verbindung mit dem Material der den Halbleiterkörper bedeckenden, passivierenden Schicht sind auch die Werte des Elastizitätsmoduls und der termischen Ausdehnungsko effizienten der verwendeten Materialien zu berücksich tigen. Durch die richtige Auswahl der Materialien im Hinblick auf ihre physikalischen Eigenschaften werden vor allem termische Spannungen, die durch die erforderlichen Wärmebehandlungen und Temperpro zesse bei der Herstellung der integrierten Schaltung notwendig sind, auf ein Mindestmaß reduziert oder ganz vermieden. Solche termischen Spannungen verursachen Brüche in den elektrischen Verbindungen, die zu Unterbrechungen oder Kurzschlüssen führen.
Bei der Herstellung von Anschlüssen von gedruckten Schaltungen ist es bekannt (USA-Patentschrift 34 46 908), rohrförmige Kupferleitungen zu verwenden, die mit einem Edelmetall wie Gold, überzogen sind. Dieses Überziehen mit Gold ist geeignet zur Herstel lung von dem Verschweißen ähnlichen Verbindungen unter Erhitzen und Druck wegen der plastischen
Verformung und der Diffusion des Goldes, das die Bildung der Verbindung erleichtert Zur Herstellung von Anschlüssen von integrierten
Schaltungen, die auf der Oberfläche von Halbleiterplättchen angeordnet sind, ist es bekannt (USA-Patentschrift 34 58 925), auf der das Halbleiterplättchen bedeckenden Glasschicht zunächst eine Chromschicht, danach eine Kupferschicht und darüber eine Goldschicht als
Unterlage für das Lot aufzubringen.
Bei der Herstellung von Dünnschicht-Schaltungen auf einer einen Halbleiterkörper bedeckenden, glasähnlichen Isolierschicht ist es bereits bekannt (USA-Patentschrift 34 13 711), aufeinanderfolgenden Schichten aus einer Nickel-Chrom-Legierung, Kupfer und Palladium zu verwenden, da das Kupfer selbst nicht fest an Halbleitermaterialien haftet. Als Leitermaterial wird vorzugsweise Kupfer verwendet, wegen seiner guten Leitungseigenschaften und seiner hohen Leitfähigkeit
so Durch die darüber liegende Schicht aus Palladium soll die Kupferleitung vor Oxidation durch die Atmosphäre oder die Umgebung geschützt werden.
Die Verwendung einer im Vakuum aufgedampften Chrom-Schicht als Unterlage für die Kupfer-Leitungen bei Dünnschicht-Schaltungen, die auf ein Substrat aus einem glasähnlichen Material gebildet werden, ist durch die deutsche Auslegeschrift 12 58 941 bekannt Bei dem in dieser Auslegeschrift beschriebenen Verfahren werden die aufgebrachten Leit.jngszüge aus Kupfer durch Elektropolieren unter Verwendung der Chrom-Schicht als Elektrode geglättet und von Vorsprüngen und scharfen Kanten befreit. Die Seitenflächen der Leiterzüge bleiben jedoch weiterhin ungeschützt den korrodierenden Einflüssen der Umgebung ausgesetzt.
Ein weiteres Verfahren zum Schutz einer dünnen Leiterschicht aus Kupfer, der sich auch auf die Seitenwände der Leiterschicht erstreckt, ist in einer Veröffentlichung im IBM Technical Disclosure Bulletin
VoI, 15, Nr, 4, September 1972, Seite 1088, beschrieben. Bei diesem Verfahren wird auf den dielektrischen Träger eine Chrom-Schicht und darüber eine den Leiter bildende Kupferschicht aufgebracht. Danach wird durch Ätzen die Struktur der Leiterzüge gebildet. Sodann wird auf die Kupferschicht der gebildeten Struktur durch elektrodenloses Piatieren eine Goldschicht aufgebracht, die somit auch die Seitenflächen der Kupferschicht der Leiterzüge bedeckt Durch anschließendes Erhitzen auf eine Temperatur im Bereich von 500° bis 7000C wird sodann im Bereich der Oberfläche der Leiterstruktur eine Gold-Kupfer-Legierung gebildet, die einen Schutz für die Kupferleitung gegen Korrosion bildet Schließlich wird auf die Gold-Oberfläche eine weitere Chrom-Schicht aufgebracht
Dieses Verfahren ist jedoch relativ aufwendig und außerdem mit der Schwierigkeit behaftet, daß die Gefahr besteht, daß bei der relativ hohen Erhitzungstemperatur zwischen 500° und 700° C das die Seitenwände des Leiterzuges bedeckende Gold in die das Substrat bildende Isolierschicht hineindiffundiert und schließlich in das Halbleitermaterial gelangt und das Halbleiterbauelement unbrauchbar macht
Aufgabe der Erfindung ist es, ein Verfahren für die Herstellung von Dünnschicht-Leiterzügen auf einem elektrisch isolierenden Träger anzugeben, durch das bei hoher Leitfähigkeit der Leiterzüge gutes Haften der Leiterzüge auf der Unterlage, günstiges Verhalten der Leiterzüge bei mechanischen, thermischen und elektrischen Belastungen, sowie ein großer Widerstand gegen Korrosion erreicht wird, da es ferner relativ einfach ist, und keine bei hohen Temperaturen durchzuführende Verfahrensschritte erfordert
Gemäß der Erfindung wird diese Aufgabe bei einem Verfahren der eingangs genannten Art dadurch gelöst, daß die Lederschicht unter Bildung einer Chrom-Kupfer-Obergangszone auf die Chrom-Schicht aufgedampft wird, daß auf die Leiterschicht eine Edelmetallschicht aufgedampft wird, daß danach durch Ätzen die Leiterzüge gebildet werden, und daß sodann die gebildete Stniktur in einer inerten oder reduzierenden Atmosphäre erhitzt wird, derart, daß eine Legierung des Edelmetalls der obersten Schicht mit dem Lsitermaterial infolge von Oberflächendiffusionseffekten die Seitenkanten der Leiterzüge bedeckt.
Es ist an sich bekannt, daß die Oberflächendiffusionsgeschwindigkeit bis zu einem Faktor von 106 größer sein kann als die Diffusionsgeschwindigkeit in eine Materialschicht hinein. Die Anwendung dieser Erkenntnis gestattet es, die Temperatur- und Zeitparameter bei der Erhitzung so auszuwählen, daß mit der aufgebrachten Goldschicht eine steuerbare seitliche Abdeckung der Leiterzüge mit einer genauen Begrenzung erreicht wird. Der wesentliche durch die Erfindung erzielte Vorteil besteh« somit in der Vereinfachung des Verfahrens und ferner darin, daß bei den hier verwendeten Temperaturen keine Gefahr besteht, daß das Gold mit dem Substrat in Berührung kommt, und durch Diffusion in das Halbleitermaterial das Bauelement unbrauchbar macht.
Vorteilhaft» Ausbildungen des erfindungsgemäßen Verfahrens bestehen darin, daß als Edelmetall eine Goldschicht oder eine Schicht aus einem der Platinmetalle Platin, Paladium, Iridium, Rhodium, Ruthenium oder Osmium aufgedampft wird.
Eine weitere voitHlhafte Ausbildung des Verfahrens besteht darin, daß die Leiterzüge auf eine pasivierende Schicht aus Quarz aufgebracht werden, und daß das Erhitzen in einer Wasserstoffatmosphäre bei 345° bis 355° C während einer Zeit von 4 bis 10 Minuten erfolgt. Die Leiterzüge können bei dem Verfahren auch auf eine passivierende Schicht aus einem organischen Polymeri-
sat, insbesondere Polyimid, aufgebracht werden.
Die Erfindung wird anhand eines durch die Zeichnungen erläuterten Ausführungsbeispieles beschrieben. Es zeigt jeweils im Querschnitt
Fig. 1 eine als Substrat dienende Quarzschicht mit
ίο einer darauf aufgebrachten Chromschicht,
F i g. 2 die Struktur der F i g. 1 mit einer auf die Chromschicht aufgebrachten Kupferschicht unter Bildung einer Übergangszone,
F i g. 3 die Struktur der F i g. 2 mit einer aufgebrachten Goldschicht,
F i g. 4 die Struktur der F i g. 3 nach dem Ätzen der Leiterzüge,
F i g. 5 die endgültige Struktur eines Leiterzuges nach Durchführung des Erhitzungsprozesses und
Fig.6 ein Temperatur/Zeit-Diagramm zur Festlegung des Arbeitspunktes beim Erhitzr-.^sprozeß.
In F i g. 1 ist mit 1 ein Substrat aus einem passivierenden Material bezeichnet, das aus Quarz oder einem organischen Polymer, wie Polyimid, besteht. Auf dem Substrat ist eine erste Schicht 2 aus Cnrom aufgebracht. Das Aufbringen dieser Schicht erfolgt durch bekannte Verfahren, wie Aufdampfen, chemische Ablagerung aus der Gasphase usw. Diese erste Schicht wirkt als Diffusionsschranke und fördert die Adhäsion der Schichten, die nachfolgend aufgebracht werden.
in dem der Beschreibung zugrundeliegenden Ausfühmngsbeispiel wurde auf ein Substrat aus Quarz, das eine Schichtdicke von 10 000 bis 50 000 A aufwies und das als Abdeckung für die vorher gebildeten Halbleiterbauele-
J5 mente diente, eine erste Chromschicht durch Aufdampfen aufgebracht. Dabei wurde ein Metallvorrat zur Erzeugung des Dampfes erhitzt und die Ablagerung auf dem Substrat in gesteuerter Weise vorgenommen. Wenn auf einem Substrat eine große Anzah'- von Halbleiterbauelementen gebildet ist, kann diese erste Schicht gleichzeitig auf dem ganzen Substrat aufgebracht werden. Die Chromschicht wurde in einer Dicke von 650 bis 750 A aufgedampft mit einer Geschwindigkeit von ungefähr 4 A/sec bei einer Temperatur des Substrats zwischen 130° C und 165° C. Die Dicke der aufzubringenden Schicht hängt ab von der endgültigen Struktur und der Verwendung der Anordnung sowie von den physikalischen Eigenschaften des Substrats und dem Ausdehnungskoeffizienten des Metalis und des
so Substratmaterials. In diesem Falle wurde eine Chromschicht von 700 A auf dem Quarz aufgebracht.
In F i g. 2 ist die Struktur der F i g. 1 dargestellt, auf die eine Zwischenlage 3 aus Chrom und Kupfer aufgedampft wurde, indem das Aufdampfen von Chrom fortgesetzt wurde unter Zufügung von Kupfer aus einer separaten Dampfqiiolle. Dadurch wurde auf der zuerst aufgedampften Chromschicht eine zweiphasige Struktur von Chrom und Kupfer aufgebracht. Zur Bildung dieser Zwischenschicht kann anstelle der Dampfquellen
ω für Chrom und Kupfer auch eine gemeinsame Dampfquells für die gewünschte Mischung verwendet werden. Dieses Verfahren ermöglicht einen den ganzen Bereich umfassenden Übergang zwischen den beiden Metallen und stellt die erforderliche Bindung sicher. In dem beschriebenen Ausführungsbeispiel wurde eine Chrom-Kupfer-Schiolvt von 500 A mit einer Geschwindigkeit zwischen 6 und 10 A/sec innerhalb des bevorzugten Aufdampftemperaturbereichs von I35°C
bis 16O0C bei einer Temperatur von 150°C aufgebracht. Beim Erreichen der Schichtdicke von 500 A für die Chrom-Kupfer-Schicht wurde die Chromquelle geschlossen und die Kupferaufdampfung mit einer Geschwindigkeit von 12 bis 16 A/sec fortgesetzt bis zum Erreichen einer Kupferschicht mit einer Dicke von 9000 Ä. Diese Schicht ist in Fig. 2 mit 4 bezeichnet. Danach wurde die Kupferquelle geschlossen und eine obere Schicht 5 aus Gold aufgedampft (Fig.3). Das Aufdampfen der Goldschicht erfolgte mit einer Geschwindigkeit von 5 bis 7 Ä/sec bei einer Aufdampftemperatur von 150"C bis eine Schichtdicke von 1400 A erreicht wurde.
Wenn eine Schichtenfolge von Chrom, Kupfer und Gold nacheinander auf eine Quarzschicht aufgebracht wird, so sind die Schichtdicken vorzugsweise 650 bis 750 A für die erste Chromschicht. 450 bis 550 A für die Chrom-Kupfer-Übergangsschicht. 8500 bis 9500 A für die Küpfcrschich; und !250 bis !550 A für die Goldschicht.
Mit Hilfe bekannter photolithographischer Verfahren wurde die in Fig. 3 dargestellte Struktur maskiert und subtraktiv geätzt unter Verwendung eines Ätzverfahrens, das aus einem doppelten Bad von Kaliumjodit-Jod (KIh). gefolgt von KMnO4 in kaustischer Lösung bestand. Dadurch wurde die in Fig.4 dargestellte Struktur erzeugt, bei welcher die Seitenkanten der zusammengesetzten Schicht freigelegt sind, wie durch die Bezugszeichen 2, 3, 4 und 5 der F i g. 4 zu erkennen ist.
Die geätzte Struktur, wie sie in Fig.4 dargestellt ist, wird einem Erhitzungsprozeß unterworfen in einer inerten Gasatmosphäre, wie Stickstoff oder Argon, oder in einer reduzierenden Atmosphäre, wie Wasserstoff, während einer bestimmten Zeit und einer Temperatur, die in dem Diagramm der Fig. 6 dargestellt sind. Die oberen und unteren Grenzen dieser Werte sind in Fig.6 als Linien eingezeichnet. Wenn auf einem Quarzsubstrat eine Schichtstruktiir aus Chrom. Kupfer und Gold gebildet wird, findet das Erhitzen vorzugsweise bei einer Temperatur von 35O0C und der dazu korrespondierenden Zeit von ungefähr 6 Minuten in einer Wasserstoffatmosphäre statt. Diese Zahlenangaben treffen nur für dieses Ausführungsbeispiel zu, im allgemeinen hängen die Bedingungen der Wärmebehandlung vom Material des Substrats, von den Metallen der Schichten, von den Schichtdicken und den physikalischen und chemischen Eigenschaften der verwendeten Materialien ab.
Wenn z. B. das Substrat mit Polyimid überzogen ist, liegt die Temperatur für die Aufbringung einer Metallschicht zwischen 2000C und 2500C und die Schichtdicken der Metallschicht können größer werden, z.B. 1000 A für die erste Chromschicht und 1600 A für die oberste Goldschicht.
Es wird angenommen, daß bei der beschriebenen Wärmebehandlung das Kupfer in das Gold diffundiert,
ίο so daß eine Gold-Kupfer-Lösung über die Kanten des aus den Schichten gebildeten l.eilerzuges diffundiert oder fließt, wie dies in F i g. 5 mit dem Bezugszeichen 6 dargestellt ist. Dieses Fließen wird durch eine Oberflächendiffusion über die Seitenkanten des Leiterzuges gebildet, die bis zu der Chromschicht reicht und dadurch die Kanten des Leiterzuges mit einer festen Lösung von Gold und Kupfer versiegelt.
In dem beschriebenen Ausführungsbeispiel wurde
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die oberste Schicht ungefähr 30% Kupfer enthielt als Ergebnis der Wärmebehandlung bei 350°C während vier Minuten. Dabei wurde die Oberflächendiffusion über die Seiter.kanten der Struktur erreicht. Für die Wärmebehandlung eines Leiters aus Chrom, Kupfer und Gold auf einem Quarzsubstrat ist eine Wärmebehandlung bei einer Temperatur von 345 bis 3500C während einer Zeitspanne von 4 bis 10 Minuten in einer WasserstrTfatmosphäre am günstigsten. Für andere Substrate, z. B. für ein Substrat aus Polyimid, sind andere
jo Bedingungen erforderlich. Die Dicken des Substrats und der verschiedenen Metallschichten können variieri werden entsprechend den physik?!ischen und chcmi sehen Eigenschaften des Substrats und der aufgebrach ten Metallschichten mit besonderer Bezugnahme aul den jeweiligen Elastizitätsmodul und die Ausdehnungs koeffizienten dieser Materialien.
Bei der in Fig. 5 dargestellten, resultierender Struktur, die einem aus Schichten aufgebauten Leitei entspricht, sind die Oberfläche und die Seitenflächen mii einem gegen Korrosion beständigen Metall bzw. einei Legierung des Leitermaterials mit Gold bedeckt Zur Bildung der korrosionsbeständigen Schicht kanr anstelle von Gold auch eines der als Platinmetalle bekannten Edelmetalle Platin. Paladium. Iridium, Rhodi um. Ruthenium oder Osmium verwendet werden, das füi die Herstellung von miniaturisierten, elektronischer integrierten Schaltungen geeignet ist.
Hierzu 2 Blatt Zeichnungen

Claims (6)

Patentansprüche;
1. Verfahren zum Herstellen von Dünnschicht-Leiterzflgen auf einer als Träger dienenden, elektrisch isolierenden Schicht, bei welchem auf die Trägerschicht eine adhäsionsfördernde und als Diffusionsschranke für das Leitermaterial dienende Chrom-Schicht und darüber eine Leiterschicht aus Kupfer aufgedampft wird, und bei welchem durch Aufbringen einer Edelmetallschicht und unter Zuhilfenahme einer Wärmebehandlung die Oberfläche und die Seitenflächen der durch Ätzen gebildeten Leiterzüge mit einer Legierung des Leitermaterials mit dem Edelmetall überzogen v/erden, dadurch gekennzeichnet, daß die Leiterschicht unter Bildung einer Chrom-Kupfer-Obergangszone auf die Chrom-Schicht aufgedampft wird, daß auf die Leiterschicht eine Edelmetallschicht aufgedampft wird, daß danach durch Ätzen die Leiterzüge gebildet werden und daß sodann die gebildete Struktur in einer inerten oder reduzierenden Atmosphäre erhitzt wird, derart, daß eine Legierung des Edelmetalls der obersten Schicht mit dem Leitermaterial infolge von Oberflächendiffusionseffekten die Seitenkanten der Leiterzüge bedeckt
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als Edelmetallschicht eine Goldschicht aufgedampft wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als Edelmetallschicht eine Schicht aus einem der Platinmetalle Plath\ Paladium, Iridium, Rhodium, Ruthenium, Osmium aufgedampft wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Leiterzüge auf eine passivierende Schicht aus Quarz aufgebracht werden.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das Erhitzen in einer Wasserstoffatmosphäre bei 345 bis 355° C während einer Zeit von 4 bis 10 Minuten erfolgt
6. Verfahren nach einem der Ansprüche I bis 3, dadurch gekennzeichnet, daß die Leiterzüge auf eine passivierende Schicht aus einem organischen Polymerisat, insbesondere Polyimid, aufgebracht werden.
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SE (1) SE401291B (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4319264A (en) 1979-12-17 1982-03-09 International Business Machines Corporation Nickel-gold-nickel conductors for solid state devices

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS556833A (en) * 1978-06-29 1980-01-18 Nippon Mektron Kk Cirucit board and method of manufacturing same
DE2834221C3 (de) * 1978-08-04 1981-04-30 Preh Elektrofeinmechanische Werke Jakob Preh Nachf. GmbH & Co, 8740 Bad Neustadt Verfahren zur Herstellung von Dünnschichtleiterbahnen
JPS5534414A (en) * 1978-09-01 1980-03-11 Sumitomo Bakelite Co Method of manufacturing printed circuit board
US4267012A (en) * 1979-04-30 1981-05-12 Fairchild Camera & Instrument Corp. Process for patterning metal connections on a semiconductor structure by using a tungsten-titanium etch resistant layer
US4290079A (en) * 1979-06-29 1981-09-15 International Business Machines Corporation Improved solder interconnection between a semiconductor device and a supporting substrate
US4360142A (en) * 1979-06-29 1982-11-23 International Business Machines Corporation Method of forming a solder interconnection capable of sustained high power levels between a semiconductor device and a supporting substrate
US4335506A (en) * 1980-08-04 1982-06-22 International Business Machines Corporation Method of forming aluminum/copper alloy conductors
JPS57141942A (en) * 1981-02-27 1982-09-02 Fuji Electric Corp Res & Dev Ltd Formation of bump electrode
DE3107857C2 (de) * 1981-03-02 1984-08-23 Siemens AG, 1000 Berlin und 8000 München Verfahren zur Herstellung von Dünnfilmschaltungen mit sehr gut lötbaren Leiterbahnschichtsystemen
DE3107943A1 (de) * 1981-03-02 1982-09-16 Siemens AG, 1000 Berlin und 8000 München Verfahren zur herstellung von loetbaren und temperfaehigen edelmetallfreien duennschichtleiterbahnen
US4505029A (en) * 1981-03-23 1985-03-19 General Electric Company Semiconductor device with built-up low resistance contact
US4386116A (en) * 1981-12-24 1983-05-31 International Business Machines Corporation Process for making multilayer integrated circuit substrate
US4396900A (en) * 1982-03-08 1983-08-02 The United States Of America As Represented By The Secretary Of The Navy Thin film microstrip circuits
DE3343362A1 (de) * 1983-11-30 1985-06-05 Siemens AG, 1000 Berlin und 8000 München Verfahren zur galvanischen herstellung metallischer, hoeckerartiger anschlusskontakte
US4606788A (en) * 1984-04-12 1986-08-19 Moran Peter L Methods of and apparatus for forming conductive patterns on a substrate
US4851895A (en) * 1985-05-06 1989-07-25 American Telephone And Telegraph Company, At&T Bell Laboratories Metallization for integrated devices
US4725877A (en) * 1986-04-11 1988-02-16 American Telephone And Telegraph Company, At&T Bell Laboratories Metallized semiconductor device including an interface layer
US4711791A (en) * 1986-08-04 1987-12-08 The Boc Group, Inc. Method of making a flexible microcircuit
JP2500523B2 (ja) * 1990-12-28 1996-05-29 日本電装株式会社 基板および基板の製造方法
GB2255672B (en) * 1991-05-10 1994-11-30 Northern Telecom Ltd Opto-electronic components
US5288541A (en) * 1991-10-17 1994-02-22 International Business Machines Corporation Method for metallizing through holes in thin film substrates, and resulting devices
US6882030B2 (en) * 1996-10-29 2005-04-19 Tru-Si Technologies, Inc. Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate
EP2270846A3 (de) * 1996-10-29 2011-12-21 ALLVIA, Inc. Integrierte Schaltungen und Verfahren zu ihrer Herstellung
US6498074B2 (en) 1996-10-29 2002-12-24 Tru-Si Technologies, Inc. Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners
US6322903B1 (en) 1999-12-06 2001-11-27 Tru-Si Technologies, Inc. Package of integrated circuits and vertical integration
US6717254B2 (en) 2001-02-22 2004-04-06 Tru-Si Technologies, Inc. Devices having substrates with opening passing through the substrates and conductors in the openings, and methods of manufacture
JP2003023239A (ja) * 2001-07-05 2003-01-24 Sumitomo Electric Ind Ltd 回路基板とその製造方法及び高出力モジュール
US6787916B2 (en) 2001-09-13 2004-09-07 Tru-Si Technologies, Inc. Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity
KR100396787B1 (ko) * 2001-11-13 2003-09-02 엘지전자 주식회사 반도체 패키지용 인쇄회로기판의 와이어 본딩패드 형성방법
US20030183943A1 (en) * 2002-03-28 2003-10-02 Swan Johanna M. Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme
US6908845B2 (en) * 2002-03-28 2005-06-21 Intel Corporation Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme
US6848177B2 (en) * 2002-03-28 2005-02-01 Intel Corporation Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme
JP3962039B2 (ja) * 2004-06-17 2007-08-22 日東電工株式会社 配線回路形成用基板、配線回路基板および金属薄層の形成方法
US7339267B2 (en) * 2005-05-26 2008-03-04 Freescale Semiconductor, Inc. Semiconductor package and method for forming the same
US10373930B2 (en) * 2012-08-10 2019-08-06 Cyntec Co., Ltd Package structure and the method to fabricate thereof
JP6563366B2 (ja) * 2016-06-13 2019-08-21 新光電気工業株式会社 配線基板及びその製造方法
CN113133217A (zh) * 2020-01-15 2021-07-16 鹏鼎控股(深圳)股份有限公司 线路板的制备方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2724663A (en) * 1952-10-23 1955-11-22 Bell Telephone Labor Inc Plural metal vapor coating
US3458925A (en) * 1966-01-20 1969-08-05 Ibm Method of forming solder mounds on substrates
US3677843A (en) * 1970-02-02 1972-07-18 Sylvania Electric Prod Method for fabricating multilayer magnetic devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4319264A (en) 1979-12-17 1982-03-09 International Business Machines Corporation Nickel-gold-nickel conductors for solid state devices

Also Published As

Publication number Publication date
JPS5068082A (de) 1975-06-07
NL7413310A (nl) 1975-04-15
GB1448034A (en) 1976-09-02
JPS5310430B2 (de) 1978-04-13
FR2247820A1 (de) 1975-05-09
DE2440481B2 (de) 1977-12-01
SE7412333L (de) 1975-04-14
SE401291B (sv) 1978-04-24
CH569363A5 (de) 1975-11-14
BR7408490D0 (pt) 1975-07-29
IT1020141B (it) 1977-12-20
CA1023876A (en) 1978-01-03
FR2247820B1 (de) 1976-10-22
US3881884A (en) 1975-05-06
DE2440481A1 (de) 1975-04-24

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