DE2455269B2

DE2455269B2 - Numerische multiplexeinrichtung

Info

Publication number: DE2455269B2
Application number: DE19742455269
Authority: DE
Inventors: Frederic; Madec Yvon; Boutmy Patrick; Lannion Platet (Frankreich)
Original assignee: Etat Francais, vertreten durch den Staatsminister für das Post- und Fernmeldewesen, Issy-les-Moulineaux; S.A. de Telecommunications, Paris; (Frankreich)
Priority date: 1973-11-27
Filing date: 1974-11-22
Publication date: 1976-11-11
Also published as: FR2252710B1; US3987248A; CH588190A5; GB1494339A; IT1025981B; DE2455269A1; PL100128B1; BG30780A3; BE822664A; FR2252710A1; DE2455269C3

Description

Die Erfindung bezieht sich auf eine numerische dultiplexeinrichUing und Dcmultiplo.einricrtung für lic Verschachtelung mehrerer numerischer Teil-Jpnale kleinen Zeichenflusses in ein numerisches Gesamtsignal hohen Zeichenflusses unter Übergang über numerische Signale mittleren Zeichenflusses, wobei eine Multiplexstufe zur Verschachtelung der Signale kleinen Zeichenflusses in Signale mittleren Zeichenflusses vorgesehen ist, eine Multiplexstufe zur Verschachtelung der Signale mittleren Zeichenflusses in ein Signal hohen Zeichenflusses sowie Mittel zum Abgleich des Signals kleinen Zeichenflusses in Abhängigkeit von der Differenz zwischen dem Signaltakt und dem örtlichen, dem kleinen Zeichenfluß entsprechenden Takt.

Das Prinzip der numerischen Verschachtelung (Zeit-Multiplex oder Zeitvielfach von PCM-Signalen) ist bekannt und z. B. in folgenden Artikeln beschrieben:

Die Erfindung geht aus von einer numerischen Multiplexeinrichtung der eingangs genannten Art, mit der sich eine bestimmte Zahl von Teilsignalen mit jeweils einem ersten Zeichenfluß in ein einziges Gesamtsignal mit einem Zeichenfluß \erschachteln lassen, wobei dieses üesamtsignal außer in seine ursprünglichen Teilsignale in eine bestimmte Zahl anderer Teilsignale /erlegt werden kann, die jeweils einen dritten mittleren Zeichenlluß aufweisen.

Die Erfindung stellt sich die Aufgabe, das Problem wirtschaftlicher als bisher zu lösen, das sich stellt, wenn infolge unterschiedlicher Norniwerte in verschiedenen Ländern die Zerlegung der Teilsignale am F.nde einer Verbindung nicht durch eine Folge von Operationen erfolgt, die genau umgekehrt ist zu der Folge der Operationen am anderen Ende der Verbindung.

Ein Zahlenbei:>picl verdeutlicht die Anwendungsmöglichkeiten. 16 plcsiochrone Teilsignale mit 8 Mb s werden in ein Cicsamtsignal von 140 Mb/s verschaciitelt, und dieses Gesamtsignal kann selbstverständlich wieder in 16 Teilsignale mit S Mb s zerlegt werden, aber außerdem beispielsweise in 4 Teilsigrulc mit 34 Mb/s. Diejenigen Länder, die 34 Mb/s nicht als hierarchisch gestuften Signalfluß zulassen und durch die Multiplexeinrichtung der Erfindung ein 140-Mb/s-Signal erhalten haben, können dieses 140-Mb/s-Signal zu Ländern übertragen, die 34 Mb/s als hierarchisch gestuften Signalfluß zulassen, und diese Länder können das Signal in Signale mit 34 Mb/s zerlegen.

Zur Losung dieser Aufgabe ist die Einrichtung der eingangs genannten Art gekennzeichnet durch Mittel zum systematischen Abgleich bei der Verschachtelung des Signals mittleren Zeichenflusses in das Signal hohen Zeichenflusses vermittels einer Einfügung von Füllbits in bestimmter Anzahl, und ferner durch Mittel zur Synchronisierung der Multiplexstufen durch Synchronisiersignale, die Leerstellen aufweisen, derart, daß in den numerischen Signalen Blanks an den Stellen vorliegen, an denen die Füllbits systematisch einzufügen sind.

Die Demultiplcxeinrichtung oder Einrichtung zur Zerlegung aus dem Zeitvielfach muß die jedem Teilsignal eigenen Abgleichbits erkennen und extrahieren, um das Teilsignali korrekt wiederherzustellen. Hierzu besitzen die Abgleichbits, wenn sie vorhanden sind, eine genau festgelegte Lage in der Signalzcile (Intervall, das durch zwei aufeinanderfolgende Zcilenverriegelungssignale getrennt ist). Die An- oder Abwesenheit der Abgleichbits wird angegeben durch den logischen Wert spezieller (systematisch eingefügter) Füllbits, der sogenannten »Abglcichanzeigebils«.

Wenn Λ' die Λη/ahl der zu vcrschachtelndcn plesiochronen Tcilsignale ist, I'-',- ihr Nennzeichenfluß,

Fs>NF_c der Nennzeichenfluß des Gesanitsignals, dann gilt:

F_s = AT₆ (1 τ£)(1τ PjQ). (1)

Hierin ist Q die Anzahl der Informationsbits pro Zeile, P die Anzahl der Füllbits pro Zeile (Zeilenverriegelungsbits, Abgleichanzeigebits und evtl. Servicebits) und Fa = ε ■ F_e der Nennzeichenfluß der Abgleichbits.

Eine numerische Multiplexeinrichtung läßt mehreren Kanälen eines bestimmten Zeichenflusses einen Kanal, eines anderen Zeichenfiusiies entsprechen. Die Zeichenflüsse oder Bandbreiten der numerischen Übertragungskanäle sind durch die Übertragungsdienste der verschiedenen Länder festgelegt, es handelt sich um sogenannte hierarchisch gestufte Zeichenflüsse, für die es teilweise international abgestimmte Werte gibt. Die in verschiedenen Ländern üblichen hierarchisch gestuften Flüsse sind aber nicht durchgehend gleich. Lediglich als Beispiel können in einem Land die hierarchischen Zeichenflüsse S, 34 und 140 Mb -> (Megabit, Sekunde) betragen, während in einem anderen Land lediglich 8 und 140 Mb - zulässig sind.

Die Erfindung stellt sich eine numerische MultiplexcinriclUung zur Aufgabe, mit der sich eine bestimmte Zahl von Teilsignalen mit jeweils einem ersten Zeichenfluß in ein einziges Ciesamtsignal mit einem Zeichenfluß \er>chachleln lassen, wobei uiCses Ciesamtsignal außer in seine ursprünglichen Tcilsignale in eine bestimmte Zahl anderer Teilsignale zerlegt werden kann, die jeweils einen dritten minieren Zcichcnlluß autweisen.

L in Zahlenbeispiel verdeutlicht die Aufgabenstellung: 16 plesiochrone Tcilsignale mit 8 Mb/s werden in ein Ciesamtsignal mit 140 Mb/s verschachtelt, und dieses Ciesamtsignal kann selbstverständlich wieder in 16 Teilsignale mit 11 Mb s zerlegt werden, aber außerdem beispielsweise in 4 Teilsignale mit 34 Mb/s. Diejenigen Länder, die 34 Mb/s nicht als hierarchisch gestuften Signalfluß zulassen und durch die Multiplexeinrichtung der Erfindung ein 140-Mb/s-Signal erhalten haben, können dieses; 140-Mb/s-Signal zu Ländern übertragen, die 34 Mb/s als hierarchisch gestuften bignalfluß zulassen, und diese Länder können das Signal 34 Mb/s zerlegen.

Hierzu geht die Erfindung von einer numerischen Multiplexeinrichtung und Demultiplexeinrichtung der eingangs genannten Art aus. Gemäß einem ersten Kennzeichen der Erfindung sind Mittel vorgesehen zum systematischen Abgleich bei der Verschachtelung des Signals mittleren Zeichenflusses in das Signal hohen Zeichenflusses vermittels einer Einfügung von Füllbits in bestimmter Anzahl, und ferner Mittel zur Synchronisierung der Multiplexstufen durch Synchronisiersignale, die Leerstellen aufweisen, derart, daß in den numerischen Signalen Blanks an den Stellen vorliegen, an denen die Füllbits systematisch einzufügen sind.

Gemäß einer weiteren Ausbildung der F.rfindung enthalten die den Signalen hohen und mittleren Zeichenflusses zugehörigen Füllbits, welche den systematischen Abgleich bilden, Zeilenvcrriegelungssignalc, Servicebits, Abgleichanzeigebits sowie Abgleichbits, die in den Signalzeilcn des Signals hohen und des Signals mittleren Zeichenflusses eine festgelegte Verteilung aufweisen. Jede Mulliplexstufc besitzt einen Parallcl-Serien-Wandler, der an seinem Parallel-Ein- »:iiip und an seinem Serien-Ausgang durch zwei

Signale steuerbar ist, von denen das eine sich aus dem anderen ableitet durch eine Frequenzteilung entsprechend der Anzahl der in der Multiplexsiufe verschachtelten Kanäle. Bei den Synchronisiersignalen, welche Leerstellen aufweisen und zur Synchronisierung der Multiplexstufen dienen, handelt es sich um ein Signal, das Leerstellen au den Plätzen aufweist, welche die Füllbits in der Zeile des Signals hohen Zeichenflusses einnehmen, sowie um ein von diesen ίο durch Frequenzteilung abgeleitetes Signal und weiterhin um ein Signal, das Leerstellen an den Plätzen aufweist, welche die Füllbits in der Zeile des Signals mittleren Zeichenflusses einnehmen, sowie um ein von diesen durch Frequenzteilung abgeleitetes Signal. Nach der Erfindung erfolgt also der Abgleich des Signals mittleren Zeichenflusses nicht nach Anforderung zwischen dem Takt des mn diesem Zeichenfluß eingehenden Signals und dem örtlichen Takt der Miihiplexeinrichuing, sondern dieser Abgleich eii'olgt jo systematisch mit vorgegebenem Abgleichfakt >r durch Einführung von Füllbits in vorgegebener Anzahl. Dabei sind die auf dem Niveau des leiKignaU mit kleinem Zeichenfluß und de-. Signals mit mittlerem Zeichenfluß durchzuführenden l iperationen ehr ν eras einfacht und können auf das Niveau des (jes.imisignals mit hohem Zeicherfluß übertragen werden. Insbesondere die Taktgeber für .lie Yerschachtelung ■'kleiner- mittlerer Zcichenfluß·· und die Versch.icluelung »mittlerer-hoher /eichenfluß" bilden mir noch einen einzigen Taktgeber.

Wenn man den Nennzeichenfluß de^ Ie.!signals oder Eingangszeichenfluß F, ersetzt durch den mittleren ZeichenfiuL! /·',-, dann läßt sieh aus Gleichung ! gewinnen:

F₁

^- - Fa N

Führt man die Zeilenfrcquenz Fr ^L F_s (P -- Q) ein und drückt man den Nennzeichenfluß der Abgleichbits oder den Abgleichzeichenfluß F,i als Prozentsatz der Zeilenfrcquenz aus, also Fa ----- xFt, dann erhält man:

Ein Zahlenbcispiel möge diese Überlegungen verdeutlichen:

Fs = 139.,2640OO Mb/s
P 1 Q : 2928

Ft =■■■- 47,562 kHz

N ■-■-■■ 4
Q ----- 2892
χ = - 5:12
Fi --- 34,36Sl 17 Mb/s.

Ein Ausführungsbeispiel und Vorteile der F.rfindung werden ausgehend vom Stand der Technik in

der folgenden Beschreibung anhand der Zeichnungen näher erläutert; in diesen zeigt

Fig.l eine zweistufige numerische Multiplexeinrichtung nach dem Stand der Technik,

F i g. 2 eine zweistufige numerische Demultiplcxcinrichtung nach dem Stand der Technik,

F i g. 3 eine Signalzeile eines Signals mit einem Zeichenfluß von 34 Mb/s,

F i g. 4a, 4b, 4c eine Haupt- oder Vielfachzeile ein^s Signals mit einem Zeichenfluß von 140 Mb's sowie die beiden verschiedenartigen, die Vielfachzeile bildenden Zeilen,

F'ig. 5 eine numerische Multiplexeinrichtung des Ausführungsbeispiels nach der Erfindung,

F ig. 6 den Taktgeber der Multiplexeinrichtung in Fig.? und

F i g. 7 eine numerische Dcmultiplexeinrichtung des Ausführungsbcispiels nach der Erfindung.

Die numerische Multiplexeinrichtung nach dem Stand der Technik (Fig.l) besitzt 16 numerische Kanäle I_n bis 1,_:, mit einem Zeichenfluß von jeweils 8 Mb's. Die numerischen Kanäle enden in der ersten Multiplexstufe 1 an Kreisen 2„ bis 2₁₅ zur Impulsformung und Extraktion des Folge- oder Taktsignals. Diese Kreise haben je zwei Ausgänge, einen für die numerische Information und einen für das Taktsignal. Im folgenden werden diese Kreise Eingangsverbinder genannt. Sie können, wie bekannt ist, einen «Binär-HDB-3-Kodewandler« enthalten. Jeder Eingangsverbinder (2₀ bis 2,-,) ist mit einem zugehörigen Speicher- und Positivabgleichkreis 3₀ bis 3_lä verbunden.

In Eig.1 ist lediglich der Kreis 3₀ dargestellt. Er besitzt einen Pufferspeicher 3O₀ mit einem Einschreibeingang, der mit dem Ausgang für numerische Information des Kreises 2„ verbunden ist. und mit einem Einschreibfortschalteingang. der mit dem Ausgang für das Taktsignal des Kreises 2„ verbunden ist. Bei diesem Pufferspeicher kann es sich z. B. um ein Schieberegister handeln. Der Pufferspeicher besitzt ferner einen Leseausgang und einen Lesefortschalteingang. der über einen Lesesteuerkreis 3I₀ ein Signal von einem Taktgeber 7„,_n erhält. Die Fortschalteingänge für Schreiben und Lesen sind mit einem Phasenvergleicher 32₀ verbunden, dessen Ausgang mit einem Abgleichstcuerkreis 33_O verbunden ist. Der Abgleichsteuerkreis ist mit dem Taktgeber 7₀.^ verbunden, von dem er über die Klemme 34_O ein an die Signalzeile * gebundenes Signal für Zulassung des Abgleiches erhält. Außerdem ist der Abgleichsteuerkreis mit dem Lesesteuerkreis 3I₀ verbunden. Dieser empfängt über die Klemme 35₀ vom Taktgeber 7„,₃ ein Lesesteuersignal.

Die Ausgänge für numerische Information oder Leseausgänge der Speicher- und Positivabgleichkruse 3₀ bis 3₃ sind mit Eingängen eines Multiplexers 4₀,3 verbunden, der vom Taktgeber 7_0-3 gesteuert ist und dessen einziger Ausgang mit dem Impulsformerund Rücksetzkreis 5₀.₃ verbunden ist. Bei den Multiplexern 4₀,,, 4₄,_T, 4,.„, 4₁₂.₁₅ handelt es sich um Parallel-Serien-Wandler, wie Schieberegister, welche die zu verschachtelnden Signale kleinen Zeichenflusses parallel empfangen und diese mit höherem Zeichenfluß (hier dem mittleren Zeichenfluß) in Serie aussenden. Jeder Multiplexer empfängt also vom Taktgeber das Synchronsignal mit 8 Mb's und das Synchronsignal mit 34 Mb's.

Am Ausgang der ersten Multiplexstufe befinden

sich Impulsformer- und Rücksetzkreise 5,,,,, 5₄,₇, 5*,,, und 5_i:,_i:,, die im folgenden Ausgangsverbinder genannt werden. Diese Ausgangsverbinder können, wie bekannt ist, einen ■■HDB-3-Binär-Kodewandler« besitzen. Von diesen .Ausgangsverbindern gehen numerische Kanäle 6₀,·,, 6,,₇, 6,,,,, und 6₁₂,,·, aus, die einen Zeichenfluß von 34 Mb's besitzen.

Diese ausgehenden numerischen Kanäle der ersten Multiplcxslufe I sind mit Eingangsverbindern 12₀ his

ίο 12;, der zweiten Multiplexstufe II verbunden. Diese zweite Multiplexstufe ist mit der Multipleisuife I vollkommen vergleichbar mit der Ausnahme, daß vier eingehende numerische Kanäle in einen einzigen ausgehenden numerischen Kanal verschachtelt werden anstelle der Verschachtelung von vier mal vier Kanälen. Die zweite Multiplexstufe besitzt außer den Eingangsverbindern 12„ bis 12_:, Speicher- und Positivabgleichkreise 13„ bis 13.,, einen Multiplexer 14, einen Ausgangsverbinder 15 und einen Taktgeber 17. Der ausgehende Kanal 16 hat einen Zeichenfluß %on 140"Mb/s.

Wie schon eingangs gesagt, könnten die numerischen Kanäle I₀ bis I₁- mit S Mbs direkt /u sechzehnt in einer Stufe verschachtelt werden auf einen einzigen ausgehenden Kanal mit 140 Mb's. Das Ziel der Erfindung, nämlich die mögliche Zerlegung in \icr Signale mit 34 Mb/s, liePe sich auf diesem Wege nicht erreichen.

Die numerische Demultiplexeinrichtung nach dem Stand der Technik (F i g. 2) besitzt einen numerischen Kanal mit 140 Mb/s, der in der ersten Demultiplexstufe Γ an einem Eingang>verbinder 21 endet, an dessen Ausgang das numerische Informationssignal und das Taktsignal auftreten. Das Informationssign.il wird auf den Demultiplexer 22 aufgebracht, der vier Ausgänge 22_O bis 22_:, enthält, und das Taktsignal wird auf den Taktgeber 27 aufgebracht. Jeder Ausgang des Demultiplexers 22 ist mit einem Speicher- und Abgleichumkehrkreis 23₀ bis 23_;, verbunden. Lediglieh der Kreis 23₀ ist im Detail in F i g. 2 dargestellt. Dieser Kreis besitzt einen Pufferspeicher 23O₀ mit einem Einschreibeingang, der mit dem Ausgang 22₀ des Demultiplexers 22 verbunden ist, und mit einem Einschreibfortschalteingang, der über einen Einschreibsteuerkreis 23I₀ mit dem Taktgeber 27 verbunden ist. Der Einschreibsteuerkreis empfängt vom Taktgeber 27 ein Signal, und zwar über einen Abgleichfeststellkreis 234₀. der ebenfalls mit dem Einschreibeingang verbunden ist. Der Pufferspeicher kann z. B.

acht Stellen haben. Er besitzt einen Leseausgang und einen Lesefortschalteingang. Die Fortschalteingänge für Schreiben und Lesen sind mit einem Phasenvergleicher 232₀ verbunden, dessen Ausgang mit einem Kreis 233_O verbunden ist, der ein Tiefpaßfilter und einen spannungsgesteuerten Oszillator enthält. Der Ausgang des Oszillators steuert das Lestn des Pufferspeichers. Der Einschreibsteuerkreis 23I₀ empfängt vom Taktgeber ein Synchronisiersignal und vom Abgleichfeststellkreis ein Signal über die Erkennung und die Position des Abgleichs.

Die Ausgänge für numerische Information oder Leseausgänge der Speicher- und Abgleichumkehrkreise 23₀ bis 23₃ sind mit Ausgangsverbindern 25₀ bis 25₃ verbunden, die vom zugehörigen spannungs gesteuerten Oszillator 233₀ bis 233₃ das Taktsignal mit 34 Mb/s enthalten. Von diesen Ausgangsverbindern gehen numerische Kanäle 26₀ bis 26₃ mit einem Zeichenfluß von 34 Mb/s aus.

Die ausgehenden numerischen Kanäle der ersten Demultiplexstufe Γ sind mil !.ingangsverbindern 4I₀,., bis 4I₁₂,,r, der zweiten Demultiplexstufe ΊΓ verbunden. Diese zweite Stufe ist vollkommen mit der ersten Demultiplexstufe Γ vergleichbar mit der Ausnahme, daß vier eingehende numerische Kanäle in sechzehn ausgehende numerische Kanäle zerlegt werden anstelle der Zerlegung nur eines Kanals in vier wie in der ersten Stufe. Die zweite Demultiplexstufe besitzt außer den Eingangsverbindern 41_Oi3, 4I₄,_:, 41_S-11, 4I₁₂,₁₅ vier Demultiplexer 42_o:!. 42₄,₇, 42.,,,, 42,,,,₅, sechzehn Speicher- und Abgleichumkehrkreise 43_n bis 43, _s und sechzehn Ausgangsverbinder 45₀ bis 45,,. Die ausgehenden Kanäle 46₀ bis 46,,, dieser Verbinder haben einen Zeichenfluß von 8 Mb s.

Die Taktgeber 47₀,_:). 47₄,_T. 47.,,,. 47_1S,₁₅ steuern die Demultiplexer und die Speicher- und Abgleichumkehrkreise.

Vor der Beschreibung der numerischen Multiplex· und Demultiplexcinrichtung des Ausführungsbeispiels nach der Erfindung wird nun die Signal/eil.· der ?4-Mb-'s- und der 140-Mb ^-Signale beschrieben, was Aufhau und Wirkungsweise dieser Einrichtungen besser verständlich macht.

In Fig.? ist der Aufbau eines numerischen 34-Mb s-Signals dargestellt. Die Signalzeile enthält vier Sektoren von jeweils 384 Bits. Jeder Sektor mil Ausnahme des ersten beginnt mit vier Abgleichanzeigebits (IJ). Die Abgleichbits (J) besetzen, wenn vorhanden, die vier Binärstellen hinter den Abgleichanzeigebits des vierten Sektors. Das Zeilenverriegelungssignal besteht aus den zehn ersten Bits des ersten Sektors. An dieses schließen sich zwei Servicebits (BS) an. F i g. 4a zeigt den Aufbau des numerischen !40-Mb s-Signals. Dieses Signal wird gebildet von einer Vielfachzeile von 12 Zeilen. Die Zeilen Nr. I. 4. 7, 9, 11 besitzen Abgleichbiis für «systematischen Abgleich und sind von dem in F i g. 4b dargestellter. Typ. Die Zeilen Nr. 1, 3, 5, 6. 8, 10, 12 besitzen keine Abgleichbits und sind von dem in F ig. 4c dargestellten Typ. Die Bitzahl einer Vielfachzeile beträet 12 mal 2928 = 35 136 Bit.

F ig. 4b zeigt eine Signalzeile mit systematischem Abgleich. Diese besitzt sechs Sektoren zu jeweils 488 Bit, d. h. insgesamt 2928 Bit. Jeder Sektor mit Ausnahme des ersten beginnt mit vier Abgleichanzeigebits (IJ). Der erste Sektor beginnt mit einem Zeilenverriegelungssignal (VT) von zwölf Bit, an das sich eine Gruppe von vier Servicebits (BS) anschließt. Der letzte Sektor enthält in systematischer Weise vier Abgleichbits (J).

F i g. 4c zeigt eine Zeile ohne Abgleich. Sie entspricht der Zeile mit Abgleich (F ig. 4 b) mit Ausnahme der Tatsache, daß die Abgleichanzeigebits Bits für die Abwesenheit von Abgleich sind und daß der letzte Sektor keine Abgleichbits enthält.

Eine Multiplexeinrichtung nach F i g. 5 unterscheidet sich von einer Multiplexeinrichtung nach dem Stand der Technik (Fig. 1) dadurch, daß sie keine Ausgangsverbinder 5₀,₃, 5₄,₇, 5_8-n, 5₁₂,₁₅ mehr besitzt, ferner keine Eingangsverbinder 12₀, H₁, 12,, H₃, außerdem keine Speicher- und Abgleichkreise 13,,, IS₁, 13i, 13₃ mehr. Die Ausgänge der Multiplexer 4₀,„ 4₄,₇, 4₈,_u, 4J_4-15 sind direkt mit den Eingängen des Multiplexers 14 verbunden. Schließlich existiert nur ein Taktgeber 57.

Dieser einzige Taktgeber muß die Taktsignale liefern für die Vielfachzeile mit 140 Mb/s und die Zeilen mit 34 Mb/s, d. h.. er muß die systematische oder nichtsystematische Einfügung folgender Signale ermöglichen:

Signale für die 140-Mb's-Vielfachzeile

Zeilenverriegelungssignal und Servicehit 16 Bit

Abgleichanzeigesignal 4 Bit

Abgleichsignal 4 Bit

wobei die Hinfügung all dieser Signale systematisch erfolgt.

Signale für die .M-Mb «,-Zeile

Zeilenverriegeiungssignal und Servicebits 12 Bit

Abgleichanzeigesignal 4 Bit

Abgleichsignal 4 Bit

wobei die beiden ersten Signale systematisch

eingefügt werden und das letzte auf Anforderung.

Die folgende Tafel gibt die Beziehungen an zwischen

ic der Anzahl der in die S-Mb '«-/eilen einzufügenden Leerstellen, um die liinfügung der gewünschten Biizahl in die 34-Mb'i-Zeile zu erzielen, und der Anzahl der in die 34-Mb's-Zeilen einzufügenden Leerstellen, um i.ic Einfügung der gewünschten Biizahl indie !4D-Mb s-Zeile zu erzielen:

140-Mh -Zeile ?J-Mb VZeüe S-Mh^-Zeiie

; ο

4

Der Taktgeiier 57 (F i g. b) besitzt eine Taktuhr 570 mit 139.264 Mh s. die den Binärtakt des Gesamtsignals abgibt. An die Taktuhr schließt sich ein "Frequenzteiler durch 4« 571 an. der den Binärtakt des Signals mit mittleren Zeichenfluß, nämlich 34.816 Mb s abgibt, an diesen schließt sich ein -»Frequenzteiler durch 122*. 572 an. der die Sektorfolgefreqqenz 285,377 kHz abgibt, und an diesen schließt sich ein »Frequenzteiler durch 6« 573 an, der die Zeilenfolgefrequenz 47.562kHz abgibt.

Die Ausgangssignale der Frequenzteiler 571. 572,

573 werden auf einen Kreis 574 für die Zulassung des Abgleichs und auf einen Lesesteuerkreis 575 aufgebracht. Der Ausgang des Abgleichzulassungskreises

574 ist mit einem Zähler 590 für die 140-Mb/s-Zeilen verbunden, der ein UND-Tor 591 steuert.

Der Ausgang des Lesesteuerkreises 575 ist über ein UND-Tor 591 mit einer Frequenzteilerkette verbunden. Hierbei handelt es sich um den Frequenzteiler 581 für Division durch 4, 582 für Division durch 96 und 583 für Division durch 4. Die Ausgangssignale der Frequenzteiler 581, 582, 583 werden auf einen Abgleichzulassungskreis 584 aufgebracht sowie aui einen Lesesteuerkreis 585. Die Ausgangsklemmen 5701 bzw. 5702 der Kreise 584 und 585 sind mil Speicher- und Abgleichkreisen 3₀ bis 3₁₅ verbunden. Man erkennt, daß die Klemmen 5701 und 5702 des Taktgebers 57 den Klemmen 71 und 72 des Taktgebers T₀₃ entsprechen.

Die Frequenzteiler 581, 582, 583 sind außerden

mit einem Einfügungskreis 586 verbunden, der di< Einfügung verschiedener Signale in die 8-Mb/s-Zeilei steuert, und zwar werden 2¹/, Bit des Zeilenverriege lungssignale eingefügt, Vi Servicebit und 1 Abgleich

609546/26'

anzeigebit. Der Einfügungskreis 586 steuert Tore, die sich hinter Generatoren befinden für Verriegelungsworte (Generator 587), Servicebits (Generator 588) und Abgleichanzeigebits (Generator 589). Andererseits erzeugt der Einfügungskreis 586 an der Klemme 5703 (entsprechend der Klemme 73) das parallel in die Parallel-Serien-Wandler der MvUiplexer 4₀₃ 4_4>7, 4_8lU, 4₁₂,,₅ eingehende Signal, bei dem es sich um ein 8-Mb/s-Signal handelt mit Leerstellen in einer ganzen Zahl von Viertelbits. Schließlich ist der Ausgang des UND-Tores 581 mit der Klemme5704 verbunden, die der Klemme 74 entspricht und an der ein 34-Mb/s-Signal mit Leerstellen in einer ganzen Zahl von Bits erscheint.

Die Frequenzteiler 571, 572, 573 sind ebenfalls mit einem Einfügungskreis 576 verbunden, der die Einfügung verschiedener Signale in die 34-Mb/s-Zeilen steuert, und zwar werden 3 Bits des Verriegelungssignals eingefügt, ein Servicebit, ein Abgleichanzeigebit und ein Abgleichbit, der aber nur in fünf von zwölf Zeilen eingefügt wird. Der Einfügungskreis 576 steuert Tore, die sich hinter Generatoren befinden für Verriegelungsworte (Generator 577), für Servicebits (Generator 578) und für Abgleichanzeige- und Abgleichbits (Generator 579). Andererseits erzeugt der Einfügungskreis 576 an der Klemme 5705 (entsprechend der Klemme 173) das parallel in den Parallel-Serien-Umwandler des Multiplexers 14 eingehende Signal, bei dem es sich um ein 34-Mb/s-Signal ohne Leerstellen handelt. Schließlich ist der Ausgang der Taktuhr 570 mit der Klemme 5706 verbunden, die der Klemme 174 entspricht und an der ein 140-Mb/s-Signal erscheint.

Aus dem Aufbau und der Wirkungsweise des Taktgebers in F i g. 6 ergibt sich, daß die Stellen an denen die systematischen Einfügungen der Füllbits der 34-Mb/s-Zcilc erfolgen sollen, bei der Bildung der 8-Mb/s-Zeile vorbereitet werden (indem hierbei nichts eingeschrieben wird), und daß die Stellen, an denen die systematischen Einfügungen der Füllbits der 140-Mb/s-Zeilen erfolgen sollen, bei der Bildung der 34-Mb/s-Zeilen vorbereitet werden (indem hierbei nichts eingeschrieben wird). Bei dem eingangs angeführten Beispiel berechnet sich der mittlere mit Leerstellen versehene Zeichenfluß Fu d. h. der Zeichenfluß für 34 Mb/s unter Berücksichtigung der Füllbits folgendermaßen: Es ist davon auszugehen, daß in einer Vielfacnzeile insgesamt 35,136 Bits vorliegen und davon 36 - 12 + 4 · 5 = 552 Füllbits einschließlich der Abgleichbits für systematischen Abgleich in 5 von 12 Zeilen. Es ist daher:

139,2640(X) 35136 - 452

i —

35136

= 34,368117 Mb/s.

Die Demultiplexeinrichtung des Ausführungsbeispiels der Erfindung ist in F i g. 7 dargestellt. Bei der Multiplexeinrichtung sind die 8-Mb/s-Signale plesiochron und die 34-Mb/s-Signale synchron. Bei der Demultiplexeinrichtung dagegen sind die 8-Mb/s-Signale auch plesiochron, während die 34-Mb/s-Signale auch plesiochron sein können, weil das 140-Mb/s-Signal aus einem Land stammen kann, in dem 34-Mb/s ein hierarchisch gesteuerter Zeichenfluß ist. Es ist somit nicht möglich, die »140—34-Mb/s-Zerlegung« und die »34—8-Mb/s-Zerlegung« vom gleichen Taktgeber aus zu steuern.

Bei der Demultiplexeinrichtung in F ig. 7 sind gegenüber der Demultiplexeinrichtung nach dem Stand der Technik (F i g. 2) die Ausgangsverbinder 25₀ bis 25₃ und die Eingangsverbinder 41₀,_:l bis 41_]2il5 unterdrückt. Die Speicher- und Abgleichumkehrkreise der Multiplexstufe Γ besitzen keinen Pufferspeicher 23O₀ mehr, keinen Phasenvergleicher 232_O mehr und keinen spannungsgesteuerten Oszillator 233₀ mehr. Der Einschreibsteuerkreis 23I₀ erfüllt nicht mehr dieselbe Aufgabe, da kein Pufferspeicher mehr vorhanden ist, er dient lediglich zur Unterdrückung der Füllbits.

Zwischen den Demultiplexstufen Γ und 1Γ bind aber außerdem vier Kanäle 26₀ bis 26₃ zur Übertragung der Informationsbits für Synchronisierkanäle 28₀ bis 28₃ vorgesehen, die ein mit Leerstellen versehenes Synchronisiersignal mit 34 Mb/s übertragen. Ein über einen Kanal wie 48₀ (F i g. 7) eines Demultiplexers ausgehendes Signal ist mit einem über einen Kanal wie 36₀ {Fig. 5) eines Multiplexers eingehenden Signal verträglich. Die Adern 48₀ und 36₀ können direkt miteinander verbunden werden. Hierdurch lassen sich abgeglichene plesiochrone 8-Mb/s-Signale und von der Zerlegung eines 140-Mb/s-Signals stammende 8-Mb/s-Signale in einem Vielfachsignal verschachteln, ohne daß die zuletzt genannten 8-Mb/s-Signale ihres Abgleiche entledigt (Abgleichumkehr) und erneut abgeglichen werden müssen.

Die beschriebene Ausführungsform der Erfindung ist nur als Beispiel zu betrachten, insbesondere hinsichtlich der angegebenen Zeichenflüsse.

Hierzu 7 Blatt Zeichnungen

Claims

Patentansprüche:

1. Numerische Multiplexeinrichtung und Demultiplexeinrichtung für die Verschachtelung mehrerer numerischer Teilsignale kleinen Zeichenflusses in ein numerisches Gesamtsignal hohen Zeichenflusses unter Übergang über numerische Signale mittleren Zeichenflusses, mit einer Multiplexstufe zur Verschachtelung der Signale kleinen Zeichenflusses in Signale mittleren Zeichenflusses, mit einer Multiplexstufe zur Verschachtelung der Signale mittleren Zeichenflusses in ein Signal hohen Zeichenflusses und mit Mitteln zum Abgleich des Signals kleinen Zeichenflusses in Abhängigkeit von der Differenz zwischen dem Signaltakt und dem örtlichen, dem kleinen Zeichenfluß entsprechenden Takt, gekennzeichnet durch Mittel zum systematischen Abgleich bei der Yerschachtelung des Signals mittleren Zeichenflusses in das Signal hohen Zeichenflusses vermittels einer Einfügung von Füllbits in bestimmter Anzahl, und ferner durch Mittel zur Synchronisierung der Multiplexstufen durch Synchronisiersignale, die Leerstellen aufweisen, derart, daß in den numerischen Signalen Blanks an den Stellen vorliegen, an denen die Füllbits systematisch einzufügen sind.

2. Numerische Muitiplexeinrichtung und Demultiplexeinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die den Signalen hohen und mittleren Zeichenflusses zugehörigen Füllbits, welche den systematischen Abgleich bilden, Zeilenverricgelungssignale, Servicebits, Abgleichanzeigebits sowie Abgleichbits enthalten, die in den Signalzeilen des Signals hohen und des Signals mittleren Zeichenflusses eine festgelegte Verteilung aufweisen, daß jede Multiplexstufe einen Parallel-Serien-Wandler besitzt, der an seinem Parallel-Eingang und an seinem Serien-Ausgang durch zwei Signale steuerbar ist, von denen das eine sich aus den. anderen ableitet, durch eine Frequenzteilung entsprechend der Anzahl der in der Multiplexstufe verschachtelten Kanäle, und daß es sich bei den Synchronisiersignalen, welche Leerstellen aufweisen und zur Synchronisierung der Multiplexstufen dienen, um ein Signal handelt, das Leerstellen an den Plätzen aufweist, welche die Füllbits in der Zeile des Signals hohen Zeichenflusses einnehmen, sowie um ein von diesem durch Frequenzteilung abgeleitetes Signal und weiterhin um ein Signal, das Leerstellen an den Plätzen aufweist, welche die Füllbits in der Zeile des Signals; mittleren Zeichenflusses einnehmen, sowie um ein von diesem durch Frequenzteilung abgeleitetes Signal.