DE2521245A1

DE2521245A1 - Schaltungsanordnung zum betrieb von durch statische binaeradressen abfragbaren festwertspeichern in einem zweikanaligen sicherheitsschaltwerk mit antivalenter signalverarbeitung

Info

Publication number: DE2521245A1
Application number: DE19752521245
Authority: DE
Inventors: Alexander Dipl Ing Pauly
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1975-05-13
Filing date: 1975-05-13
Publication date: 1976-11-25
Also published as: US4241417A; GB1498353A; CH614082A5; AT360252B; FR2311386A1; DE2521245C3; BE841733A; SE413162B; ATA94776A; NL7605018A; FR2311386B1; SE7601373L; IT1060299B; DE2521245B2; ZA762769B

Description

SIEMENS AKTIENGESELLSCHAFT München 2, den Berlin und München Witteisbacherplatz 2

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Schaltungsanordnung zum Betrieb von durch statische Binäradressen abfragbaren Festwertspeichern in einem zweikanaligen Sicherheitsschaltwerk mit antivalenter Signalverarbeitung

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Betrieb von durch statische Binäradressen abfragbaren Festwertspeichern in einem Sicherheitsschaltwerk, dessen paarweise vorgesehene Verarbeitungseinheiten einen Originalverarbeitungskanal und einen synchron betriebenen Komplementärverarbeitungskanal bilden, und die Verarbeitungseinheiten in aufeinanderfolgenden Verarbeitungsschritten abwechselnd in positiver und negativer Logik dynamisch betrieben werden unter Verwendung von rechteckförmigen Signalspannungen vorgegebener Folgefrequenz mit 180 Phasenverschiebung für die beiden logischen Werte NULL und EINS der Schaltvariablen, wobei an vergleichbare Ausgänge jedes Paares von Verarbeitungseinheiten ein die Antivalenz der Augangssignale testendes Überwachungsglied angeschlossen ist und die Binärziffern von dynamischen Original- und Komplementäradressen aus einer vorgegebenen Anzahl von Werten NULL und EINS bestehen.

Auf verschiedenen Gebieten der Technik mit moderner Datenverarbeitung, insbesondere im Sinne der Kybernetik, gelten besondere Ansprüche im Hinblick auf eine sichere Verarbeitung der anfallenden Daten. Dies trifft beispielsweise bei der Eisenbahnsicherungstechnik, der Reäktorsteuerung, bei manchen chemischen Prozessen sowie bei der Flugsicherung zu.

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Die auf diesen Gebieten der Technik in Frage kommenden Schaltkreissysteme zum Aufbau von Schaltwerken, die den hohen Sicherheitsanforderungen genügen, sollen Fail-Safe-Verhalten haben, denn nur beim Vorhandensein von besonderen Sicherheitsprinzipien ist über einen langen Zeitraum eine Datenverarbeitung garantiert, bei welcher auf keinen Fall betriebsgefährdende Fehler eintreten. Bei den auf dem Markt befindlichen elektronischen Schaltkreissystemen wird unterschieden zwischen solchen, die nach dem genannten Fail-Safe-Prinzip arbeiten, und solchen, die von diesem Prinzip abweichen, jedoch bei einem eingetretenen Fehler unverzüglich selbsttätig eine Meldung auslösen. Hierdurch kann in dem betreffenden Schaltwerk ohne eine gefährliche Zeitverzögerung ein Zustand eingestellt werden, bei dem keine Betrieb sgefährdung eintritt.

Bekannt ist nun eine Sicherheitsschaltung zum Durchführen logischer Verknüpfungen (DAS 1 537 379), die eine hohe Fehlersicherheit garantiert, ohne daß die einzelnen Verknüpf ungsglieder nach dem Faile-Safe-Prinzip aufgebaut sind. Bei dieser Sicherheitsschaltung sind die einzelnen Verarbeitungseinheiten paarweise vorgesehen und bilden einen Originalverarbeitungskanal und einen synchron betriebenen Komplementärverarbeitungskanal. Dabei beinhaltet sowohl der Originalverarbeitungskanal als auch der Komplementärverarbeitungskanal pro Verarbeitungseinheit je ein besonderes Verknüpfungsglied, wobei die beiden Kanäle bei ordnungsgerechtem Betrieb antivalente Signale führen. Wesentlich ist dabei, daß die Antivalenz unabhängig vom Datenfluß überwacht wird, wodurch die Sicherheit im Hinblick auf eine Fehlererkennung nicht vom allgemeinen Schaltzustand des Sicherheitsschaltwerkes abhängig ist. Ein bedeutendes Merkmal der bekannten Sicherheitsschaltung ist ferner, daß als Schaltvariable Rechteckspannungen, vorgegebener Folgefrequenz und Amplitude verwendet werden,

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■wobei sich die beiden Werte NULL und EINS der Schaltvariablen durch eine Phasenverschiebung von 180° unterscheiden. Hierdurch sind auf dem Originalverarbeitungskanal und dem Komplementärverarbeitungskanal des Sicherheitsschaltwerkes unabhängig vom jeweiligen Wert der Schaltvariablen auf dem betreffenden Kanal dynamische Signale. Durch die besondere Eigenart der Sicherheitsschaltung und der verwendeten Verknüpfungsglieder in Form von Mehrheitsentscheidungsgliedem wirken die Verarbeitungseinheiten in beiden Verarbeitungskanälen bei dynamischem Betrieb abwechselnd in positiver und negativer Logik. Weitere Einzelheiten dieser Sicherheitsschaltung werden später im Zusammenhang mit anderen bekannten Verarbeitungseinheiten und Baugruppen zur besseren Einführung und zum Verständnis des Anmeldungsgegenstandes an Hand einiger Beispiele näher dargelegt.

Aus der deutschen Auslege schrift 2 143 375 ist ein elektronisches Speicherglied für digitale Datenverarbeitungsanlagen mit hoher Fehlersicherheit bekannt, das von seiner Konzeption j- und vom Aufbau her systemgerecht in Verbindung mit der obengenannten Sicherheitsschaltung zum Durchführen logischer Verknüpfungen einsetzbar ist. Zum besseren Verständnis sollen im folgenden an Hand der Fig. 1 bis 8 die bekannten Einzelheiten erläutert werden. Es zeigen:

Fig. 1 ein dynamisches Speicherglied, das aufgebaut ist aus einem RS-Master-Slave-Flipflop mit Rückkopplungszweig über ein Mehrheitsentscheidungsglied,

Fig. 2 in mehreren Diagrammlinien den zeitlichen Verlauf von Signalspannungen in Abhängigkeit vom logischen Wert der diesen zugeordneten Schaltvariablen, deren jeweiliger Wert durch die Amplitude der Signalspannungen vorgegeben ist,

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Fig. 3 in mehreren Diagrammlinien rechteckförmige Signalspannungen zur Darstellung von Schaltvariablen, deren logische Werte aus der jeweiligen Phasenlage der Signalspannungen zu vorgegebenen Vergleichssignalen erkennbar sind,

Fig. 4 eine Schaltungsanordnung zur Ausführung einer Mehrheitsentscheidung von drei Variablen zur Verwendung als Verknüpfungsglied, einerseits in diskreter Schaltung - andererseits als Symbol,

Fig. 5 eine Wahrheitstabelle für die Schaltungsanordnung nach Fig. 4,

Fig. 6 einen zweikanaligen Baustein mit zwei Verknüpfungsgliedern in Form von Mehrheitsentscheidungsgliedern und mit einem diesen beiden Verarbeitungseinheiten zugeordneten Überwachungsglied,

Fig. 7 einen zweikanaligen Baustein mit je einem Speicherglied im Original- und Komplementärverarbeitungskanal sowie mit einem diesen beiden Speichergliedern zugeordneten Überwachungsglied und

Fig. 8 die Schaltungsanordnung für ein Überwachungsglied.

Die Schaltungsanordnung nach Fig. 1 zeigt das bekannte elektronische Speicherglied für Schaltvariable in Form von rechteckförmigen Signalspannungen vorgegebener Folgefrequenz mit 180° Phasenverschiebung für die beiden logischen Werte NULL und EINS der Schaltvariablen. Der jeweilige Informationsinhalt einer auf einer Leitung vorhandenen Signalspannung kann durch Vergleich dieses Signales mit vorhandenen Bezugssignalen ermittelt werden, wie später noch näher erläutert wird. Im linken Teil von Fig. 1 ist mit bekannten Symbolen eine Einzeldarstellung der für dieses Speicherglied erforderlichen Elemente gegeben. Im rechten

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Teil der Anordnung nach Fig. 1 ist ein für die Ausführungsbeispiele vereinfachtes Symbol des gesamten Speichergliedes dargestellt, mit Eigenschaften, durch welche die nachfolgend aufgeführte Wahrheitstabelle sowie die boolesche Gleichung Qt1 « E1 · E2 + Qto . (E1 + E2) erfüllt sind. Die Gleichung und die Tabelle gelten ausschließlich für die rechteckförmigen, dynamischen Signalspannungen.

E1 E2 Qto Qt1

L	O	O	O
L	L	O	L
O	L	L	L
O	O	L	O
L	O	L	L
L	L	L	L
O	L	O	O
O	O	O	O

Das dargestellte Speicherglied im linken Teil nach Fig. 1 besteht im wesentlichen aus einem RS-Master-Slave-Flipflop, von dem der Master mit MR und der Slave mit SE bezeichnet ist. Die zur Steuerung des Slaves SE bzw. des Masters MR erforderlichen Taktsignale T werden über den Takteingang TE dem Master MR unmittelbar und dem nachgeschalteten Slave SE mittelbar über ein Negationsglied NDO zugeführt. Die Signaleingabe in das RS-Master-Slave-Flipflop erfolgt nicht wie sonst üblich direkt über den Master MR, sondern über eine dem Master MR vorgeschaltete Baugruppe BMG mit drei Eingängen EO, E1 und E2. Diese Baugruppe hat die Aufgabe, eine Mehrheitsentscheidung von an den drei Eingängen EO, E1 und E2 liegenden Schaltvariablen in Form von rechteckförmigen Signalspannungen in Verbindung mit einer Invertierung des

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Ausgangs signal s vorzunehmen. Die Ausgangssignale der Baugruppe BMG sind direkt auf den Setzeingang und über¹ ein weiteres Negationsglied ND1 auf den Rücksetzeingang des Masters MR geleitet.

Der Ausgang Q des Speichergliedes nach Fig. 1 ist über einen Rückkopplungszweig mit dem Eingang EO der Baugruppe BMG verbunden. Der andere Ausgang des Speichergliedes ist mit Q bezeichnet. Die beiden anderen Eingänge E1 und E2 der Baugruppe BMG sind für die obengenannten rechteckförmigen Signalspannungen mit 180° Phasenverschiebung für die beiden logischen Werte NULL und EINS der Schaltvariablen vorgesehen, wobei der jeweilige logische Wert durch die Phasenlage der anliegenden Signalspannung gegenüber einer vorgegebenen rechteckförmigen Bezugsspannung gegeben ist.

Das vorstehend in groben Zügen beschriebene Speicherglied wird zur Vereinfachung der Darstellungsweise bei nachfolgend aufgeführten Beispielen als einfaches, taktgesteuertes Flipflop mit zwei Eingängen E1 und E2 sowie mit Ausgängen Q und ei sowie einem nicht weiter bezeichneten Takteingang dargestellt, wie es nach Fig. 1 im rechten Teil erfolgt ist. Da dieses Flipflop praktisch auf der Rückflanke der Taktimpulse arbeitet, ist der Takteingang mit einer diesbezüglichen Markierung versehen.

Die Fig. 2 und 3 zeigen jeweils übereinstimmend in der oberen Diagrammlinie LT den zeitlichen Verlauf von Taktsignalen T für den Takteingang TE des Speichergliedes nach Fig. 1. Jeweils beim Vorhandensein einer Vorderflanke VE der Taktsignale T wird der Master MR entsprechend der an seinen Eingängen E1 und E2 befindlichen Signalkonfiguration eingestellt. Die Grundstellung wird sowohl beim Master MR als auch beim Slave SE durch eine nicht näher dargestellte und beschriebene Verdrahtung grundsätzlich beim Einschalten

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des Sicherheitsschaltwerkes herbeigeführt. Beim Setzen bzw. beim Rücksetzen des Masters MR bleibt der Slave SE gesperrt. Die vom Master MR ausgegebenen Signale werden jeweils bei der nächst folgenden Rückflanke RE des betreffenden Taktsignales vom Slave SE übernommen. Während dieser Übernahmezeit ist der Master MR gesperrt.

Imi folgenden soll der grundsätzliche Unterschied zwischen den für die Werte NULL und EINS der Schaltvariablen bei der vorliegenden Anmeldung verwendeten Signalspannungen und den allgemein üblichen statischen Signalspannungen klar herausgestellt werden. In der digitalen Datenverarbeitung wird zur Darstellung der logischen Werte ^w0^H oder "1^W der Schaltvariablen im allgemeinen zwischen hohem und tiefem Signalpegel von Signalspannungen unterschieden. Bei der weit verbreiteten TTL-Technik ist eine Festlegung in positiver Logik dahingehend erfolgt, daß eine Schaltvariable mit dem Wert "0ⁿ durch eine Signal spannung von etwa 0 Volt repräsentiert wird. Der logische Wert ^M1^W liegt demgegenüber bei etwa 3,5 Volt.

Die zeitlichen Verläufe der Signal spannungen in den Diagrammlinien L1 und L2 von Fig. 2 gelten ebenfalls für positive Logik, so daß die Diagrammlinie L1 zeitlich gesehen bis zur Rückflanke RE des Taktsignales 5 mit hohem Signalpegel die Schaltvariable vom Wert ^W1^W veranschaulicht.

Die Diagrammlinie L2 zeigt den Verlauf einer zweiten Signalspannung mit einer anderen zeitlichen Lage des Wertes ^W1^W der Schaltvariablen im Hinblick auf die Taktsignale der Diagrammlinie LT. Der Wert "1^W der Schaltvariablen beginnt im Anschluß an die Rückflanke RE des Taktsignales und hört auf an der Rückflanke des Taktsignales 7. Bei sonst tiefem Signalpegel liegt jeweils die Schaltvariable vom Wert ⁿ0ⁿ vor.

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In den Diagrammlinien LO, LL, LE1, LE2 und LQ von Fig. 3 sind rechteckförmige, dynamische Signalspannungen mit vorgegebener Folgefrequenz dargestellt. Die Signale in den Diagrammlinien LE1 und LE2 repräsentieren bei vergleichbaren Zeitpunkten jeweils denselben logischen Wert der Schaltvariablen wie die Signalverläufe in den Diagrammlinien L1 und L2 von Fig. 2. Zwischen den Signalverläufen der Fig. 2 und 3 besteht jedoch der wesentliche Unterschied, daß die jeweiligen Werte der Schaltvariablen nach Fig. 2 durch statische Signale und nach Fig. 3 durch dynamische Signale gegeben sind. Der jeweilige logische Wert ergibt sich bei den statischen Signalen aus der Amplitude (Fig. 2) und bei den dynamischen Signalen aus der jeweiligen Phasenlage (Fig. 3). Die in den Diagrammlinien LO und LL von Fig. 3 dargestellten rechteckförmigen Signalspannungen sind grundsätzlich gegeneinander um 180° in der Phasenlage verschoben und stellen die beiden Werte NULL und EINS der Schaltvariablen dar und dienen als Vergleichssignale. Die zweite Diagrammlinie LO von Fig. 3 zeigt demnach den Verlauf und insbesondere die Phasenlage von dynamischen, rechteckförmigen Signalspannungen, die auf einem oder mehreren der Eingänge E1 und E2 bzw. auf dem Ausgang Q des Speichergliedes nach Fig. 1 vorhanden sind beim Wert NULL der Sehaltvariablen. Die Diagrammlinie LL zeigt demgegenüber den Verlauf der dynamischen Signalspannung, die durch ihre Phasenlage den logischen Wert EINS der Schaltvariablen an den Eingängen E1 und E2 bzw. am Ausgang Q des Speichergliedes nach Fig. 1 darstellt.

Ein dynamisch arbeitendes Sicherheitsschaltwerk, das bei aufeinanderfolgenden Verarbeitungsschritten abwechselnd in positiver und negativer Logik betrieben wird, arbeitet dann in positiver Logik, wenn die Diagrammlinie LO ein Signal mit tiefem Potential zeigt. Diese Tatsache ist in der Diagrammlinie LO für alle entsprechenden Verarbeitungs-

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schritte repräsentativ mit dem Bezugszeichen PL markiert. Demgegenüber befindet sich das Sicherheitsschaltwerk in negativer Logik, wenn die Signalspannung, die in der Diagrammlinie LO den Wert NULL der Schaltvariablen darstellt, hohes Potential aufweist. Einer dieser Zeitpunkte ist in der Diagrammlinie LO mit dem Bezugszeichen NL markiert.

Um das Verständnis und den Umgang mit den bevorzugten dynamischen Signalen nach Fig. 3 in Verbindung mit dem Beispiel eines Speichergliedes nach Fig. 1 zu fördern, wird zunächst angenommen, daß der Eingang E1 des Speichergliedes eine Signalspannung erhält, deren zeitlicher Verlauf in der Diagrammlinie LE1 dargestellt ist. Entsprechendes gilt sinngemäß für den Eingang E2 des Speichergliedes nach Fig. 1 mit der diesem Eingang zugeordneten Signalspannung, deren Verlauf in der Diagrammlinie LE2 dargestellt ist. Der Verlauf des zu diesen beiden Signalspannungen bzw. zu den durch diese repräsentierten Schaltvariablen gehörenden Signals am Ausgang Q des Speichergliedes nach Fig. 1 ist aus der Diagrammlinie LQ von Fig. 3 zu ersehen. Das jeweilige Speicherergebnis Qt1 am Ausgang Q läßt sich leicht unter der Anwendung der für das Speicherglied oben angegebenen booleschen Gleichung Qt1 = E1 · E2 + Qto · (E1 + E2) unter Berücksichtigung der jeweiligen logischen Werte der Schaltvariablen an den Eingängen E1 und E2 sowie des jeweiligen "alten" logischen Zustandes Qto am Ausgang Q ermitteln.

Ein Vergleich der Diagrammlinien LE1 und LE2 in Fig. 3 mit den Diagrammlinien L1 und L2 der Fig. 2 in Verbindung mit den Taktsignalen T in den Diagrammlinien LT zeigt, daß die Schaltvariablen bis zum Zeitpunkt ta am Eingang El des Speichergliedes nach Fig. 1 den Wert EINS und am Eingang E2 den Wert NULL haben, während der Wert des

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Signals am Ausgang Q des Speichergliedes ebenfalls die Schaltvariable mit dem Wert NULL führt. In der oben dargestellten Wahrheitstabelle für das Speicherglied ist nun mit Qto derjenige "alte" Signalzustand am Ausgang Q des Speichergliedes gekennzeichnet, bevor der Slave SE die an den Eingängen E1 und E2 der Baugruppe BMG vorhandene Signalkonfiguration übernommen hat. Bei der Rückflanke RE des jeweils folgenden Taktsignales T gilt für den Ausgang Q des Speichergliedes ein Wert des Ausgangssignals, der in der Wahrheitstabelle allgemein mit Qt1 bezeichnet ist.

Aus der Diagrammlinie LE2 von Fig. 3 ist zu erkennen, daß nach dem Zeitpunkt ta die am Eingang E2 des Speichergliedes vorhandene Schaltvariable ihren Wert von NULL nach EINS ändert, da das in der Diagrammlinie LE2 dargestellte Signal nunmehr mit demjenigen in Phase ist, das in der Diagrammlinie LL als dynamisches Vergleichssignal dargestellt ist. Die Werte der im vorliegenden Arbeitsbeispiel angenommenen Signalkonfiguration an den Eingängen E1 und E2 sowie am Ausgang Q des Speichergliedes nach Fig. 1 sind aus der zweiten Zeile der aufgeführten Wahrheitstabelle mit L, L sowie 0 für Qto zu entnehmen. Es sei an dieser Stelle darauf hingewiesen, daß zur Vereinfachung der Darstellungsweise in der Wahrheitstabelle nicht mit den Begriffen NULL und EINS gearbeitet wird, sondern hierfür die Symbole 0 und L verwendet werden. Wesentlich ist jedoch nach wie vor die Tatsache, daß die Werte NULL und EINS der Schaltvariablen durch dynamische, rechteckförmige Signalspannungen dargestellt werden, die eine vorgegebene Folgefrequenz aufweisen und gegeneinander um 180° in der Phasenlage verschoben sind.

Nach dem Zeitpunkt tb gibt das Speicherglied nach erfolgter Mehrheitsentscheidung und Übernahme durch den Slave SE am

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Ausgang Q ein dynamisches Rechtecksignal ab, das dem Wert EINS der Schaltvariablen entspricht. Um dieses zu erkennen, sind die Diagrammlinien LQ und LL von Fig. 3 nach dem Zeitpunkt tb zu vergleichen. Es ist feststellbar, daß die genannten Signalverläufe vom Zeitpunkt tb ab in der Phasenlage übereinstimmen.

Nach dem zwischen den Zeitpunkten tb und te liegenden Taktsignal hat sich der Wert der einen Schaltvariablen und damit das entsprechende dynamische Signal am Eingang E1 des Speichergliedes nach Fig. 1 von EINS nach NULL geändert, vgl. Diagrammlinie LE1 sowie die Zeile drei der Wahrheitstabelle. Zum Zeitpunkt te liegt als Ergebnis der Eingangsvariablenänderung nach wie vor noch der Wert der Schaltvariablen EINS am Ausgang Q, wie aus der Diagrammlinie LQ in Verbindung mit dem Vergleichs signal in der Diagrammlinie LL zu entnehmen ist.

Die in der Zeile vier der Wahrheitstabelle angegebenen Werte O, O der Eingangsvariablen für die Eingänge E1 und E2 des Speichergliedes nach Fig. 1 und der am Ausgang Q vorhandene Wert L sind nach der Rückflanke des zwischen den Zeitpunkten te und td liegenden Taktsignales vorhanden, nachdem zusätzlich sich der Wert des Eingangssignales am Eingang E2 des Speichergliedes geändert hat, siehe die Diagrammlinie LE2. In Abhängigkeit von dieser vorgegebenen Konfiguration dynamischer Eingangssignale gibt der Slave SE nach der Übernahme zum Zeitpunkt td über den Ausgang Q ein dynamisches Signal ab, entsprechend dem Wert NULL der Schaltvariablen.

Die Schaltungsanordnung nach Fig. 4 zeigt im linken Teil eine bevorzugte Ausführungsform einer Schaltung zur Ausführung von Mehrheitsentscheidungen entsprechend der Baugruppe BMG in der Anordnung nach Fig. 1. Diese Schaltung

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hat die Aufgabe, eine Mehrheitsentscheidung von drei Schaltvariablen mit Ausgangssignalinvertierung herbeizuführen und wird daher kurz Mehrheitsentscheidungsglied genannt, das, wie später noch gezeigt wird, als Verknüpfungsglied arbeitet, und zwar in aufeinanderfolgenden Verarbeitungsschritten abwechselnd in positiver und negativer Logik unter Verwendung der rechteckförmigen Signalspannungen mit der Phasenverschiebung von 180° für die beiden logischen Werte NULL und EINS der Schaltvariablen. Im linken Teil von Fig. 4 ist die diskrete Schaltung dargestellt, während der rechte Teil das zugehörige, zur Zeichnungsvereinfachung gewählte Symbol zeigt.

Das Mehrheitsentscheidungsglied MG besteht im wesentlichen aus einem Transistor TR, dessen Kollektorelektrode KE über einen Arbeitswiderstand R1 auf positivem Potential liegt. An die Basiselektrode BE des Transistors TR ist ein Widerstandsnetzwerk aus drei weiteren Widerständen R2, R3 und R4 angeschlossen mit den drei Eingängen MG01, MG02 und MG03. Ferner ist die Basiselektrode BE über einen weiteren Widerstand R5 auf Massepotential gelegt. Durch eine Spannungsquelle UV, für eine konstante Gleichspannung im Emitterkreis des Transistors TR,ist angedeutet, daß die Emitterelektrode EE auf einem positiven, gegenüber dem Massepotential erhöhten Potential liegt. Hierdurch ist der Transistor TR ohne ein Signal an den Eingängen MG01 bis MG03 mit Sicherheit gesperrt. Der Transistor TR schaltet dann durch, wenn mindestens zwei seiner Eingänge MG01 bis MG03 elektrische Signale erhalten, derart, daß der Spannungsabfall am Widerstand R5 größer ist als die Spannung der Spannungsquelle UV vermehrt um die Schwellspannung zwischen Basis- und Emitterelektrode BE, EE des Transistors TR. Das Ergebnis einer Mehrheitsentscheidung von drei über die Eingänge MG01 bis MG03 zugeführten

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Signalen wird über den Ausgang A des Mehrheitsentscheidungsgliedes MG invertiert ausgegeben.

In der Wahrheitstabelle nach Fig. 5 für das Mehrheitsentscheidungsglied MG nach Fig. 4 sind ebenfalls die Bezeichnungen der Eingänge MG01 bis MG03 sowie das Bezugszeichen A für den Ausgang der Schaltung aufgeführt. In diesem Zusammenhang sei darauf hingewiesen, daß die drei Eingänge MGO1 bis MGO3 des Mehrheitsentscheidungsgliedes MG vollkommen gleichwertig sind, was aufgrund der Widerstandsmatrix mit den Widerständen R2 bis R4 ohne weiteres einzusehen sein dürfte.

Das Mehrheitsentscheidungsglied MG kann nicht nur - wie nachstehend näher erläutert wird - mit dynamischen, rechteckförmigen Signalen betrieben werden, sondern auch mit statischen Signalen. Die in der Wahrheitstabelle nach Fig. 5 für die Werte der Schaltvariablen eingetragenen Symbole 0 und L beziehen sich beim Anmeldungsgegenstand auf die beiden logischen Werte NULL und EINS der Schaltvariablen bei Verwendung der rechteckförmigen Signalspannungen mit vorgegebener Folgefrequenz.

Im Block I von Fig. 5 ist angenommen worden, daß bei allen vier Variationsmöglichkeiten von Signalen entsprechend den möglichen Werten der Schaltvariablen an den Eingängen MG02 und MGO3 ein Eingang, z.B. der Eingang MGO1, ständig durch ein Signal entsprechend der Schaltvariablen vom Wert NULL beaufschlagt wird. Ein Vergleich der für die Eingänge MGO1 bis MGO3 somit vorgesehenen Werte der Schaltvariablen mit dem zugehörigen Verknüpfungsergebnis in der mit dem Bezugszeichen A versehenen Spalte läßt leicht erkennen, daß das Mehrheitsentscheidungsglied MG beim betrachteten Arbeitsbeispiel durch die konstante Belegung des einen Einganges MG01 mit der Schaltvariablen vom Wert NULL wie ein NAND-Glied arbeitet. Wird dagegen an

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den Eingang MGO1, vgl. Block II in Fig. 5, die Schaltvariable mit dem Wert EINS gelegt, so werden die den restlichen Eingängen MG02 bis MG03 zugeführten Werte der Schaltvariablen entsprechend der NOR-Funktion verknüpft. Die Ausgangssignale vom Ausgang A zeigen beim Vorhandensein des logischen Wertes NULL bzw. EINS der Schaltvariablen den in den Diagrammlinien LO bzw. LL von Fig. 3 dargestellten Verlauf. An Hand dieser Signalverläufe ist zu erkennen, daß das Mehrheitsentscheidungsglied MG in aufeinanderfolgenden Verarbeitungsschritten dynamisch,abwechselnd in positiver und negativer Logik als Verknüpfungsglied arbeitet, unabhängig vom jeweils ausgegebenen Wert der Schaltvariablen.

Fig. 6 zeigt eine Anordnung mit paarweise vorgesehenen Verarbeitungseinheiten, die in Verbindung mit anderen Verarbeitungseinheiten in einem Sicherheitsschaltwerk einerseits einen Originalverarbeitungskanal und andererseits einen synchron betriebenen Komplementärverarbeitungskanal bildet, die antivalente Signale führen. Als Verarbeitungseinheiten sind zwei vom Aufbau her gleichwertige Mehrheitsentscheidungsglieder MG1 und MG2 mit je drei Eingängen MG11 bis MG13 bzw. MG21 bis MG23 entsprechend dem Beispiel nach Fig. 4 vorgesehen. An die beiden Ausgänge A1 und A2 der beiden Mehrheitsentscheidungsglieder MG1 und MG2 ist ein die Antivalenz der Ausgangssignale testendes Überwachungsglied U1 angeschlossen, das einen Eingang TG1 für rechteckförmige Testsignale und einen Ausgang TA1 aufweist, über den die Testsignale nur bei Antivalenz der Ausgangssignale wieder abgegeben werden.

In der Praxis weist ein Sicherheitsschaltwerk eine Vielzahl von paarweise vorgesehenen Verarbeitungseinheiten mit je einem Überwachungsglied auf. Diese Überwachungs-

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glieder werden in Reihe geschaltet, so daß die einem ersten Überwachungsglied zugeführten Testsignale, die außerhalb des Plankenbereiches der rechteckförmigen Signalspannungen der Schaltvariablen liegen, alle weiteren tJberwachungsglieder durchlaufen, sofern die Antivalenzbedingung bei allen beteiligten Verarbeitungseinheiten des Schaltwerkes erfüllt ist.

Wenn beispielsweise in der Praxis das Mehrheitsentscheidungsglied MG1 im Originalverarbeitungskanal als NAND-Glied arbeiten soll, wird einer der Eingänge MG11 bis MG13, z.B. der Eingang MG11, ständig mit der rechteckförmigen Signalspannung belegt, die den Wert NULL der Schaltvariablen repräsentiert. Demgegenüber wird dann das Mehrheit sentscheidungsglied MG2, das in dem Fall im Komplementärverarbeitungskanal des Sicherheitsschaltwerkes arbeitet, als NOR-Glied betrieben. Hierzu erhält einer der Eingänge MG21 bis MG23, z.B. der Eingang MG21, konstant diejenige rechteckförmige Signalspannung, die dem Wert EINS der Schaltvariablen zugeordnet ist. Damit stellt der in der Anordnung nach Fig. 6 beschriebene Baustein zwei Verknüpfungsglieder dar, die bei aufeinanderfolgenden Verarbeitungsschritten abwechselnd in positiver und negativer Logik arbeiten. Während dabei die Eingänge MG12 und MG13 des bei positiver Logik als NAND-Glied arbeitenden Mehrheitsentscheidungsgliedes MG1 im Originalverarbeitungskanal Originalinformationen erhalten, werden die Eingänge MG22 und MG23 des bei positiver Logik als NOR-Glied arbeitenden Mehrheitsentscheidungsgliedes MG2 mit Komplementär informationen belegt.

Ergänzend sei noch erwähnt, daß durch eine andersartige Zuführung der Original- und/oder der Komplementärinformationen, beispielsweise durch Vertauschen von Eingängen im Originalverarbeitungskanal mit entsprechenden Eingängen

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im Komplementärverarbeitungskanal oder durch Vertauschen der beiden Ausgänge A1 und A2, auch andere logische Funktionen als die der NAND- bzw. NOR-Funktion ermöglicht werden können.

Der Baustein nach Fig. 7 enthält zwei gleichartige Speicherglieder SD1 und SD2 entsprechend dem Beispiel nach Fig. 1. Während in der Praxis über die Eingänge E11 und E12 des Speichergliedes SD1 im OriginalVerarbeitungskanal Original informationen zugeführt werden, erhält das Speicherglied SD2 im Komplementärverarbeitungskanal über die Eingänge E21 und E22 Komplementärinformationen. Die den beiden Speichergliedern zugeführten Informationen werden entsprechend der für das Speicherglied angegebenen Wahrheitstabelle verarbeitet. Im OriginalVerarbeitungskanal ist der Ausgang des Speichergliedes SD1 mit Q1 und der entsprechende antivalente Ausgang im Komplementärverarbeitungskanal mit QI bezeichnet. An diese beiden Ausgänge Q1 und qT ist ebenfalls ein Überwachungsglied U2 angeschlossen, dessen Eingang für Testsignale mit TG2 und dessen Ausgang zum Weiterleiten der Testsignale bei bestehender Antivalenz an den Ausgängen Q1 und Q1 mit TA2 bezeichnet ist. Die Takteingänge der beiden Speicherglieder SD1 und SD2 sind zusammengefaßt auf eine Klemme TE1 geführt. Auf die Darstellung von Rückstelleingängen zum Einstellen der durch die Symbolik angedeuteten Grundstellung ist wie beim Beispiel nach Fig. 1 verzichtet worden. Sowohl der Zwillingsbaustein nach Fig. 6 als auch derjenige nach Fig. 7 ist als integrierte Schaltung ausgeführt.

Die Schaltungsanordnung nach Fig. 8 zeigt eine mögliche Ausführungsform eines Überwachungsgliedes U zur Überwachung der Signalantivalenz auf vergleichbaren Leitungen im Original- und Komplementärverarbeitungskanal. Das Überwachungsglied U weist zwei Eingangsklemmen EO und EK auf,

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die praktisch mit den Ausgangsleitungen von zwei zu überwachenden Verarbeitungseinheiten im Original- nd Komplementärverarbeitungskanal eines Sicherheitsschaltwerkes verbunden werden, also beispielsweise mit den Ausgänger A1 und A2 des Zwillingsbausteines nach Fig. 6 oder mit den Ausgängen Q1 und Q1 des Zwillingsbausteines nach Fig. 7. Ferner ist ein Eingang TGO für rechteckförmige Testsignale sowie ein Ausgang TRO vorgesehen. Über den letztgenannten Ausgang werden die zugeführten Testsignale so lange ausgegeben, wie an den Eingangsklemmen EO und EK beispielsweise rechteckförmige Signalspannungen anliegen, die gegeneinander um 180° phasenverschoben sind und somit antivalente Werte der Schaltvariablen repräsentieren. Entsprechendes gilt sinngemäß auch für statische Signale. Die Schaltung des Überwachungsgliedes U besteht aus einer Vollweg-Gleichrichter schaltung mit vier Dioden D1 bis D4, deren Ausgangs spannung als Versorgungsgleichspannung für die Schaltstrecke eines Transistors TR1 dient. Die Emitterelektrode EE1 ist direkt und die Kollektorelektrode KE1 ist über einen Widerstand R6 an die Gleichrichterschaltung D1 bis D4 angeschlossen. Solange an der Eingangsklemme EO die eine rechteckförmige Signalspannung entsprechend dem logischen Wert NULL der Schaltvariablen, vgl. Diagrammlinie LO in Fig. 3, und an der anderen Eingangsklemme EK die um 180° phasenverschobene andere rechteckförmige-Signalspannung entsprechend dem logischen Wert EINS der Schaltvariablen, vgl. Diagrammlinie LL in Fig. 3, liegt oder umgekehrt, erhält der Transistor TR1 die gewünschte Versorgungsspannung. Damit werden die über den Eingang TGO zugeführten Testsignale verstärkt und über den Testsignalausgang TAO invertiert weitergeleitet.

Wenn infolge eines Defektes die Antivalenz im Original- und im Komplementärverarbeitungskanal bezogen auf die

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beiden durch das Überwachungsglied U überwachten Verarbeitungseinheiten gestört ist, auf den Eingangskiemmen EO und EK,also gleichwertige rechteckförmige Signalspannungen anliegen, die nicht gegeneinander um 180° phasenverschoben sind, wird die Versorgungsgleichspannung des Transistors TR1 gleich Null. Hierdurch wird die Ausgabe der dem Überwachungsglied U zugeführten Testsignale gesperrt. Das Ausbleiben der Testsignale kann beispielsweise dahingehend ausgewertet werden, daß ein Teil oder das gesamte Sicherheitsschaltwerk abgeschaltet wird, wenn diese Maßnahme zu einem weniger gefährlichen Zustand der Anlage führt.

Zusammenfassend kann gesagt werden, daß ein Sicherheitsschaltwerk mit den oben beschriebenen Bausteinen und Baugruppen aufgrund der dynamischen Betriebsweise und einem datenflußunabhängigen, sehr schnellen Erkennen von Defekten mit einem sehr geringen Sicherheitsrisiko arbeitet. Mit Hilfe der Wahrscheinlichkeitsrechnung konnte ermittelt werden, daß ein Baustein mit zwei Verarbeitungseinheiten theoretisch eine mittlere sichere Betriebsdauer hat von etwa 10 Jahren. Selbst dann, wenn in einem Sicherheitsschaltwerk eine Gesamtzahl von beispielsweise 10 zweikanaligen Bausteinen vorhanden ist, kann immer noch eine mittlere sichere Be-

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triebsdauer von ca. 10 Jahren erreicht werden. Diese Angaben gelten bei einer Folgefrequenz der dynamischen Signale von 60 kHz.

Bei einem Sicherheitsschaltwerk, bei dem nur einige Informationen gespeichert werden müssen, kann in vorteilhafter Weise das Speicherglied nach Fig. 1 verwendet werden. Wenn jedoch größere Datenmengen, z.B. Mikroprogramme oder Tabellen, gespeichert werden sollen, ist es wirtschaftlich nicht mehr zu vertreten, die genannten Speicherglieder zu verwenden. Dies verbietet sich auch schon aus räumlichen Gründen.

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So besteht nun der Wunsch, die oben beschriebenen bekannten Einrichtungen zum Speichern großer Datenmengen in einem Sicherheitsschaltwerk durch einen möglichst handelsüblichen Festwertspeicher für große Datenmengen zu ergänzen. Derartige Festwertspeicher sind beispielsweise im "Lexikon der Datenverarbeitung" von Lobel, Schmid, Müller im Verlage der Siemens-Aktiengesellschaft Berlin und Minchen auf den Seiten 204 und 205 beschrieben.

Diese Festwertspeicher haben die Eigenschaft, daß sich deren Informationsinhalt nach einer vor Inbetriebnahme erfolgten Festlegung im Betrieb nicht mehr verändern läßt. Aus diesem Grunde kann auf die sonst erforderliche komplizierte Elektronik, die zum Einspeichern von Daten erforderlich ist, verzichtet werden. Die Festwertspeicher, die auch als Readonly-Memories und als Proms bekannt geworden sind, sind die einfachsten Speicheranordnungen für direkten wahlfreien Zugriff. Sie bestehen aus einer Speichermatrix, einem Adreßdecoder und Ausgangsverstärkern, nachfolgend zusammenfassend Festwertspeicher genannt. Jeder Eingangsadresse, die bei den bekannten Festwertspeichern stets aus einer statischen Binäradresse besteht, wird durch die Speichermatrix unabhängig von deren jeweiliger Technologie und der Art des fest eingebauten Adreßdecoders ein aus einem oder mehreren Bit bestehendes Datenwort zugeordnet, das bei der Abfrage des Festwertspeichers an den einzelnen Ausgängen der Ausgangsverstärker zur Verfügung steht. Da die handelsüblichen Festwertspeicher mit fest zugeordneten Adreßcoder und Ausgangsverstärkern als eine Baugruppe seit einigen Jahren auf dem Markt erhältlich sind, und damit dem Anwender hinreichend bekannt sind, soll auf eine weitere spezielle Erläuterung dieser bekannten Einrichtungen verzichtet werden.

Der Erfindung liegt nun die Aufgabe zugrunde, eine Schaltungsanordnung zum Betrieb von durch statische Binäradressen

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abfragbaren Festwertspeichern der obengenannten Art in einem eingangs erläuterten Sicherheitsschaltwerk anzugeben, bei dem keine statischen Signale als Schaltvariable, sondern rechteckförmige Signalspannungen vorgegebener Folgefrequenz mit 180° Phasenverschiebung für die beiden logischen Werte NULL und EINS der Schaltvariablen Verwendung finden. Dabei wird davon ausgegangen, daß das Sicherheitsschaltwerk im Original- und Komplementärverarbeitungskanal dynamische Adressen zum Abfragen von gespeicherten Informationen zur Verfügung stellt, deren Binärziffern aus einer vorgegebenen Anzahl der Werte NULL und EINS bestehen. Die Informationsabfrage soll ohne eine vorherige Umsetzung dieser dynamischen Adressen in entsprechend statische ermöglicht werden. Außerdem ist es weiterhin Aufgabe der Erfindung, daß das mit den eingangs erläuterten Bausteinen erzielbare Sicherheitsniveau auch dann noch erreicht wird, wenn in dem Sicherheitsschaltwerk zusätzlich Festwertspeicher der obengenannten Art verwendet werden. Fehlerhafte Funktionen und Bauteilausfälle sollen mit möglichst geringer Verzögerung erkannt und gemeldet werden.

Um ein Sicherheitsschaltwerk mit sicherer Fehlererkennung zu erhalten, ist auch im Hinblick auf die Verwendung von Festwertspeichern ein zweikanaliger Aufbau mit diesen Verarbeitungseinheiten anzustreben, wobei ebenfalls mit antivalenten Signalen im Original- und Komplementärverarbeitungskanal gearbeitet werden soll.

Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß in jedem Verarbeitungskanal als Verarbeitungseinheit zum Speichern von Festwerten in Form von Original- bzw. Komplementärinformationen zwei Festwertspeicher vorgesehen sind, die abwechselnd in aufeinanderfolgenden Verarbeitungsschritten zur Informationsausgabe mit dem Sicherheitsschaltwerk verbunden werden.

Die erfinderische Erkenntnis zur Lösung des Problems liegt also darin, daß eine Zuordnung getroffen wird dahingehend, daß jeweils bezogen auf einen Verarbeitungskanal bei allen Verarbeitungsschritten in positiver Logik die dynamische Adresse einen ersten Festwertspeicher abfragt, während jeweils in Verarbeitungsschritten in negativer Logik dieselbe Adresse zum Abfragen eines zweiten Festwertspeichers verwendet ist. Dabei ist wesentlich, daß im ersten Festwertspeicher Originalinformationen unter Originaladressen und im zweiten Festwertspeicher Komplementärinformationen unter Komplementäradressen abgespeichert sind. Da, bezogen auf ein und denselben Verarbeitungskanal, die beiden Festwertspeicher immer abwechselnd in aufeinanderfolgenden Verarbeitungsschritten bei positiver bzw. negativer Logik gespeicherte Originalbzw. Komplementärinformationen abgeben, die stets lückenlos zusammengefügt werden, stehen ausgangsseitig in jedem der beiden Verarbeitungskanäle die gewünschten Informationen dynamisch in Form von rechteckförmigen Signal spannungen zur Verfügung, ohne daß die handelsüblichen Festwertspeicher in irgendeiner Art und Weise einer speziellen Veränderung bedurft hätten im Hinblick auf die besonderen Signalspannungen, zur Repräsentation der Schaltvariablen NULL und EINS.

Mit Hilfe dieser erfindungsgemäßen Schaltungsanordnung sind nicht nur die Adresseneingänge der handelsüblichen Festwertspeicher an das bestehende Sicherheitssystem angepaßt, sondern in einfacher Art und Weise auch die Datenausgänge. Durch die erfindungsgemäße Maßnahme ist die Redundanz gegenüber den paarweise vorgesehenen Verarbeitungseinheiten in Form von Speichergliedern oder Verknüpfungsgliedern um den Faktor zwei erhöht.

Eine vorteilhafte Ausführungsform der Erfindung ist dadurch gekennzeichnet, daß die Verarbeitungseinheit im Original-

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Verarbeitungskanal aus einem ersten und einem zweiten Festwertspeicher besteht, von denen der zweite Festwertspeicher unter statischen Originaladressen gespeicherte Originalinformationen und der erste Festwertspeicher unter statischen Komplementäradressen gespeicherte komplementärinformationen enthält, daß von den beiden Festwertspeichern je zwei gleichrangige Adresseneingänge über je eine Schalteinrichtung mit einer die zugehörige Binärziffer der dynamischen Originaladresse führenden Klemme verbunden sind, wobei die mit dem ersten Festwertspeicher verbundenen Schalteinrichtungen, gesteuert durch die der einen Schaltvariablen zugeordnete Signalspannung, nur bei negativer Logik die einzelnen Binärziffern der dynamischen Originaladresse durchschalten zur Abfrage einer Komplementärinformation und die mit dem zweiten Festwertspeicher verbundenen Schalteinrichtungen, gesteuert durch die der anderen Schaltvariablen zugeordnete Signal spannung, nur bei positiver Logik die einzelnen Binärziffern der dynamischen Originaladresse durchschalten zur Abfrage einer Originalinformation, daß die Verarbeitungseinheit im Komplementärverarbeitungkanal aus einem dritten und vierten Festwertspeicher besteht, von denen der dritte Festwertspeicher unter statischen Originaladressen gespeicherte Originalinformationen und der vierte Festwertspeicher unter statischen Komplementäradressen gespeicherte Komplementärinformationen enthält, daß von den beiden letztgenannten Festwertspeichern je zwei gleichrangige Adresseneingänge über je eine weitere Schalteinrichtung mit einer die zugehörige Binärziffer der dynamischen Komplementäradresse führenden Klemme verbunden sind, wobei die mit dem dritten Festwertspeicher verbundenen Schalteinrichtungen, gesteuert durch die der einen Schaltvariablen zugeordnete Signalspannung, nur bei negativer Logik die einzelnen Binärziffern der dynamischen Komplementäradresse durchschalten zur Abfrage der Originalinformation und die mit dem vierten Festwertspeicher verbundenen Sehalteinrichtungen, gesteuert durch die der anderen Schaltvariablen zugeordnete Signalspannung nur bei positiver Logik die einzelnen Binärziffern der dynamischen Komplementäradresse durchschalten zur Abfrage der Komplementärinformation, daß im

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Originalverarbeitungskanal an gleichrangige Ausgänge für je eine Binärstelle der von dem ersten und zweiten Festwertspeicher abzugebenden Information je eine durch .'..: die der einen Schaltvariablen zugeordnete Signalspannung gesteuerte zusätzliche Schalteinrichtung angeschlossen ist, die bei positiver Logik den betreffenden Ausgang des zweiten Festwertspeichers und bei negativer Logik den betreffenden Ausgang des ersten Festwertspeichers mit einer Ausgangsleitung verbindet, und daß im Komplement ärverarbeitungskanal an gleichrangige Ausgänge für je eine Binärstelle der von dem dritten und vierten Festwertspeicher abzugebenden Information je eine durch die der anderen Schaltvariablen zugeordnete Signalspannung gesteuerte weitere Schalteinrichtung angeschlossen ist, die bei negativer Logik den betreffenden Ausgang des dritten Festwertspeichers und bei positiver Logik den zugeordneten Ausgang des vierten Festwertspeichers mit einer anderen Ausgangsleitung verbindet und daß gleichrangige Ausgänge des ersten und dritten Festwertspeichers mit je einem Überwachungsglied und gleichrangige Ausgänge des zweiten und vierten Festwertspeichers ebenfalls mit je einem Überwachungsglied verbunden sind.

Eine derartige Schaltungsanordnung hat nicht nur den Vorteil, daß in dem Sicherheitsschaltwerk handelsübliche, durch statische Binäradressen abfragbare Festwertspeicher eingesetzt werden können, sondern daß die Festwertspeicher entsprechend den übrigen Komponenten des Schaltwerkes ebenfalls in einem Originalverarbeitungskanal und in einem Komplementärverarbeitungskanal arbeiten mit einer ständigen Überwachung der abgegebenen Ausgangsignale auf Antivalenz. Auf diese Art und Weise ist das Problem der Ausfallaufdeckung auf einfache Art und Weise gelöst, da die möglichen Ausfälle sich stets als Datenverfälschung,bemerkbar machen und damit zu einer Antivalenz störung führen.

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Bei der Programmierung der Festwertspeicher muß vor deren Einbau in das Sicherheitsschaltwerk die Forderung nach einer antivalenten Zuordnung der beiden Kanäle bereits berücksichtigt werden, indem ein Festwertspeicher im Originalverarbeitungskanal mit unter Originaladressen abgespeicherten Originalinformationen und ein anderer Festwertspeicher im Komplementärverarbeitungskanal unter Komplementäradressen abgespeicherte Komplementärinformatiönen erhält.

Wenn es erwünscht ist, daß bei den im Sicherheitsschaltwerk eingesetzten Festwertspeichern eine datenflußunabhängige Ausfallaufdeckung ermöglicht werden soll, ist es zweckmäßig, zusätzliche Kontrollvorgänge vorzusehen, da die verwendeten handelsüblichen Festwertspeicher nicht von vornherein eine derartige datenflußunabhängige Ausfallaufdeckung gestatten. Diese zusätzlichen Kontrollvorgänge müssen sowohl den Inhalt der einzelnen Speicherzellen der Festwertspeicher umfassen als auch die Funktion des jeweils eingebauten Adressendecoders' sowie der enthaltenen Ausgangsverstärker .

Bei den gewählten Festwertspeichern mit wahlfreiem Zugriff, wie sie für das Sicherheitsschaltwerk Verwendung finden sollen, läßt sich eine Information über den Inhalt der einzelnen Speicherzellen nur per Adresse und nacheinander über den jeweiligen Datenausgang erzielen. Damit wird eine datenflußunabhängige Ausfallaufdeckung nur dann möglich, wenn zu regelmäßigen Zeiten durch entsprechende Abfrage Informationen über die Datenausgänge abgegeben werden. Der gewünschte Kontrollvorgang wird also dann datenflußunabhängig, wenn alle Adressen der Festwertspeicher zyklisch aufgerufen werden.

Der Weiterbildung der Erfindung liegt somit die Aufgabe zugrunde, die Festwertspeicher mit Hilfe einer besonderen

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schaltungstechnischen Maßnahme datenflußunabhängig zu kontrollieren, ohne daß jedoch der normale Datenverkehr über die Festwertspeicher innerhalb des Sicherheitsschaltwerkes gestört wird.

Bei der Lösung der vorstehend genannten Aufgabe wird von der Erkenntnis ausgegangen, daß der erste Festwertspeicher im OriginalVerarbeitungskanal und der dritte Festwertspeicher im Komplementärverarbeitungskanal jeweils in Verarbeitungsschritten in negativer Logik von der Peripherie her abgefragt werden können, während der zweite Festwertspeicher im OriginalVerarbeitungskanal und der vierte Festwertspeicher im Komplementärverarbeitungskanal nur in

.a.

Verarbeitungsschritten in positiver Logik von der Peripherie her abfragbar sind. Hieraus resultiert die Erkenntnis, daß der erste Festwertspeicher im Originalverarbeitungskanal und der dritte Festwertspeicher im Komplementärverarbeitungskanal in allen Verarbeitungsschritten in positiver Logik und der zweite Festwertspeicher im Originalverarbeitungskanal sowie der vierte Festwertspeicher im Komplementärverarbeitungskanal jeweils in allen Verarbeitungsschritten in negativer Logik zusätzlich für Kontrollzwecke im Hinblick auf eine datenflußunabhängige Fehleraufdeckung verwendet werden können.

Die obengenannte Aufgabe wird gemäß der vorstehend dargelegten Erkenntnis erfindungsgemäß dadurch gelöst, daß den beiden Festwertspeichern im Originalverarbeitungskanal zum Vorgeben von dynamischen Originaladressen ein zyklisch, nach jeweils zwei Verarbeitungsschritten fortschaltbarer Dualzähler als Adressen-Geber zugeordnet ist, von dem jeweils ein Ausgang für eine Binärziffer mit den beiden gleichrangigen Adresseneingängen des ersten und zweiten Festwertspeichers über die vorgesehenen Schalteinrichtungen angeschlossen ist, derart, daß der Adressen-Geber jeweils

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in Verarbeitungsschritten in positiver Logik mit dem ersten Festwertspeicher und nur in Verarbeitungsschritten in negativer Logik mit dem zweiten Festwertspeicher verbunden ist, daß ferner den beiden Festwertspeichern im Komplementärverarbeitungskanal zum Vorgeben von dynamischen Komplementäradressen ein zyklisch nach jeweils zwei Verarbeitungsschritten fortschaltbarer weiterer Dualzähler als Adressen-Geber zugeordnet ist, von dem jeweils ein Ausgang für eine Binärziffer mit den beiden gleichrangigen Adresseneingängen des dritten und vierten Festwertspeichers über die bei diesen vorgesehenen Schalteinrichtungen angeschlossen ist, derart, daß der weitere Adressen-Geber jeweils in Verarbeitungsschritten in positiver Logik mit dem dritten Festwertspeicher und nur in Verarbeitungsschritten in negativer Logik mit dem vierten Festwertspeicher verbunden ist.

Der Vorteil der vorstehend genannten Maßnahme liegt darin, daß die vier für die beiden Verarbeitungseinheiten in den beiden Kanälen vorgesehenen Festwertspeicher zyklisch datenflußunabhängig auf einen möglichen Defekt überprüft werden, ohne daß die dabei ausgelesenen Daten den normalen Betriebsablauf im Sicherheitsschaltwerk stören. Besonders vorteilhaft ist es in diesem Zusammenhang, daß keine zusätzlichen Überwachungsglieder für die Antivalenzprüfung benötigt werden, weil die zur Prüfung der betriebsmäßig ausgegebenen Informationen vorgesehenen Überwachungsglieder für die Testzwecke mit verwendet werden können. Außerdem ergibt sich der Vorteil, daß unter Zugrundelegung der vorstehend beschriebenen Ausbaustufe des Sicherheitsschaltwerkes im Hinblick auf die Verwendung von Festwertspeichern mögliche Doppelfehler erkennbar werden.

Wenn es jedoch erwünscht ist, die Sicherheitsbedingungen noch weiter zu erhöhen, so daß auch dreifache Fehler erkannt

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■werden können, wobei noch dieselbe Information in drei von den vier Festwertspeichern verfälscht sein darf, ohne daß diese Fehler unerkannt bleiben, müssen noch zusätzliche Maßnahmen ergriffen werden.

Es liegt die Erkenntnis vor, daß bei ein und derselben dynamischen Originaladresse im OriginalVerarbeitungskanal und der entsprechenden dynamischen Komplementäradresse im Komplementärverarbeitungskanal bei zwei aufeinanderfolgenden Verarbeitungsschritten mit unterschiedlicher, also positiver und negativer, Logik nicht nur zweimal auf Antivalenz geprüft werden kann, sondern viermal innerhalb der genannten zwei Verarbeitungsschritte.

Auf dieser Erkenntnis basierend wird die Sicherheit in vorteilhafter Weise noch weiter dadurch gesteigert, daß jeweils für einen Ausgang des ersten Festwertspeichers im Originalverarbeitungskanal und den gleichrangigen Ausgang vom vierten Festwertspeicher im Komplementärverarbeitungskanal ein durch zwei Umschalteinrichtungen nur bei negativer Logik anschaltbares Überwachungsglied vorgesehen ist, wobei die Ausgangsinformationen des ersten Festwertspeichers jeweils über ein Verzögerungsglied geführt sind, das die Ausgangsinformationen um einen Verarbeitungsschritt verzögert und potentialmäßig invertiert, und daß jeweils für einen Ausgang des zweiten Festwertspeichers im Originalverarbeitungskanal' und dem gleichrangigen Ausgang vom dritten Festwertspeicher im Kofflplementärverarbeitungskanal ein durch zwei weitere Ums ehalt einrichtungen ebenfalls nur bei negativer Logik anschaltbares Uberwachungsglied vorgesehen ist, wobei die Ausgangsinformationen des dritten Festwertspeichers jeweils über ein Verzögerungsglied geführt sind, das die Ausgangsinformationen ebenfalls um einen Verarbeitungsschritt verzögert und potentialmäßig invertiert, und daß die Umschalteinrichtungen jeweils bei

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positiver Logik dem zugeordneten Überwachungsglied die Signalspannungen der beiden Schaltvariablen zuführen.

Der besondere Vorteil der obengenannten Einrichtung wird darin gesehen, daß die vorhandene Redundanz vollständig ausgenutzt wird zur Erhöhung der Sicherheit, ohne daß zusätzliche Festwertspeicher benötigt werden.

In diesem Zusammenhang ist es besonders vorteilhaft und zweckmäßig, daß die beiden Umschalteinrichtungen für den gesteuerten Vergleich bei Unterscheidung zwischen negativer und positiver Logik aus je einem Mehrheitsentscheidungsglied mit drei Eingängen bestehen, :von denen der dritte Eingang als Informationseingang dient, der zweite Eingang des einen Mehrheitsentscheidungsgliedes auf konstant tiefem Potential tind der zweite Eingang des anderen Mehrheitsentscheidungsgliedes auf konstant hohem Potential liegt und der erste Eingang des einen Mehrheitsentscheidungsgliedes die Signalspannung der Schaltvariablen NULL bzw. der erste Eingang des anderen Mehrheitsentscheidungsgliedes die Signalspannung der Schaltvariablen EINS erhält.

Durch diese vorteilhafte Maßnahme wird erreicht, daß der gesteuerte Vergleich im Hinblick auf eine zusätzliche Sicherheitserhöhung mit handelsüblichen Bauteilen des Sicherheitssystems erfolgen kann.

Als Verzögerungsglied kann unter Berücksichtigung der für die rechteckförmigen Signal spannungen vorgesehe'nen Folgefrequenz ein beliebiges, um die halbe Periodendauer der Folgefrequenz, verzögerndes Schaltglied verwendet werden, das potentialmäßig gesehen eine Invertierung des Ausgangssignals vornimmt.

Besonders vorteilhaft und zweckmäßig sowie wirtschaftlich ist es jedoch, daß das Verzögerungsglied aus einem Master-Slave-Speicherglied mit zwei Eingängen E10 und E20 und

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einem Ausgang AG "besteht, das der booleschen Gleichung AGtI = E10 · E20 + AGto · (E10 + E20) fUr durch die rechteckförmigen Signalspannungen dargestellten Schaltvariablen genügt, wobei die beiden Eingänge miteinander verbunden als Informationseingang dienen.

Bei Verwendung anderer digitaler oder auch analoger Verzögerungsglieder ohne potentialmäßige Invertierung der Ausgangssignale kann der gesteuerte Vergleich auch durchgeführt werden, jedoch mit dem Unterschied, daß jeweils Informationen des ersten Pestwertspeichers mit Informationen des zweiten bzw. Informationen vom dritten Festwertspeicher mit Informationen des vierten Festwertspeichers verglichen werden.

Einige Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden nachstehend näher erläutert. Es zeigen:

Fig. 9 und 10 das Blockschaltbild eines Teiles eines Sicherheitsschaltwerkes mit je einer Verarbeitungseinheit im Original- und Komplementärverarbeitungskanal, die aus je zwei Festwertspeichern mit diesen zugeordneten Steuerschaltmitteln besteht, und mit beiden Verarbeitungskanälen zugeordneten Vergleichern,

Fig.11 das Schaltbild eines Verzögerungsgliedes zur Informationsverzögerung um einen Verarbeitungsschritt mit PotentialInvertierung in Verbindung mit einem Impulsdiagramm,

Fig.12 das Blockschaltbild einer Schaltung für einen gesteuerten Vergleich,

Fig.13 und 14 in mehreren Diagrammlinien Impulsfolgen zur Erläuterung des gesteuerten Vergleiches,

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Fig. 15 das Blockschaltbild eines nach jeweils zwei Verarbeitungsschritten fortschaltbaren Dualzählers als Adressen-Geber für dynamische Adressen und

Fig. 16 in mehreren Diagrammlinien Impulsfolgen zur näheren Erläuterung des Adressen-Gebers im Original- und Komplementärverarbeitungskanal.

Die Blockschaltbilder nach Fig. 9 und 10 zeigen zusammengesetzt einen Teil eines Sicherheitsschaltwerkes mit einem Originalverarbeitungskanal OL und einem synchron betriebenen Komplementärverarbeitungskanal KL. Die Verbindungsleitungen zwischen den beiden Hälften der Gesamtschaltung nach Fig. 9 und 10 sind mit X1 bis X5 bezeichnet. Aufgrund der beiden Verarbeitungskanäle sind die das Sicherheitsschaltwerk bildenden Verarbeitungseinheiten jeweils paarweise vorgesehen, also eine Verarbeitungseinheit im Originalverarbeitungskanal OL und eine dazugehörige zweite Verarbeitungseinheit im Komplementärverarbeitungskanal KL. Beide Verarbeitungseinheiten arbeiten mit antivalenten Daten und in aufeinanderfolgenden Verarbeitungsschritten abwechselnd in positiver und negativer Logik unter Verwendung von rechteckförmigen Signalspannungen vorgegebener Folgefrequenz mit 180 Phasenverschiebung für die beiden logischen Werte NULL und EINS der verwendeten Schaltvariablen. Der in Fig. 9 und 10 dargestellte Teil eines Sicherheitsschaltwerkes befaßt sich mit der Speicherung von fest vorgegebenen Daten in Festwertspeichern. Daher besteht die Verarbeitungseinheit im Originalverarbeitungskanal OL aus zwei Festwertspeichern FR10 und FR20, während im Komplementärverarbeitungskanal KL die Verarbeitungseinheit aus den beiden Festwertspeichern FR1K und FR2K besteht. Da es zum Verständnis der vorliegenden Erfindung unerheblich ist, was für eine Art von Festwertspeichern zur Anwendung kommt, wird auf die Technologie und den Aufbau dieser Baugruppen nicht näher eingegangen. Aus

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diesem Grunde wurde als Symbol für die Festwertspeicher auch nur ein Rechteck mit einer Anzahl von Ein- und Ausgängen verwendet. Wesentlich ist, daß sowohl der Festwertspeicher FR20 im Originalverarbeitungskanal OL als auch der Festwertspeicher FR1K im Komplementärverarbeitungskanal KL Originalinformationen enthält, aufgrund derer beim Anlegen einer statischen Originaladresse in Form einer Binäradresse an die Eingänge E1FR20 bis EnFR20 beim Festwertspeicher FR20 bzw. an die Eingänge E1FR1K bis EnFRIK des Festwertspeichers FR1K über die Ausgänge A1FR20 bis AnFR20 des Festwertspeichers FR20 bzw. über die Ausgänge A1FR1K bis AnFRIK je ein Datenwort ausgegeben wird. Demgegenüber enthält der Festwertspeicher FR10 im Originalverarbeitungskanal OL und der Festwertspeicher FR2K im Komplementärverarbeitungskanal KL Komplementärinformationen, aufgrund derer beim Anlegen einer statischen Komplementäradresse an die Eingänge E1FR10 bis EnFRIO des Festwertspeichers FR10 bzw. an die Eingänge E1FR2K bis EnFR2K des anderen Festwertspeichers FR2K über die Ausgänge A1FR10 bis AnFRIO des Festwertspeichers FR10 bzw. über die Ausgänge A1FR2K bis AnFR2K je ein zu den Datenworten der Festwertspeicher FR20 und FR1K komplementäres Datenwort ausgegeben wird. Voraussetzung hierfür ist, daß die erwähnten Originaladressen zu den Komplementäradressen antivalent sind.

Zur Vereinfachung der Gesamtdarstellung von Fig. 9 und sind jeweils nur die der jeweils ersten Binärstelle der auszugebenden Datenworte zugeordneten Ausgänge der Festwertspeicher mit weiteren Baugruppen verbunden. Der betreffende Ausgang der Festwertspeicher FR10, FR20, FR1K bzw. FR2K trägt das Bezugszeichen A1FR10, A1FR20, A1FR1K bzw. A1FR2K. Die an diese Ausgänge angeschlossenen Baugruppen, die weiter unten noch näher beschrieben und in der Funktion erklärt werden, sind in der Praxis für die

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übrigen Ausgänge der vier Festwertspeicher in entsprechender Anzahl vorhanden.

Im Originalverarbeitungskanal OL ist den beiden Festwertspeichern FR10 und FR20 für Prüfzwecke ein Adressen-Geber ARO in Form eines Dualzählers mit Ausgängen AR01 bis AROn für je eine Binärziffer einer dynamischen Originaladresse zugeordnet. An dieser Stelle sei besonders darauf hingewiesen, daß eine statische Adresse bei aufeinanderfolgenden Verarbeitungsschritten für ein und denselben Wert einer Binärstelle stets dasselbe hohe oder tiefe Potential aufweist, während die entsprechende dynamische Adresse für ein und denselben Wert einer Binärstelle bei aufeinanderfolgenden Verarbeitungsschritten wechselndes Potential aufweist.

Im Komplementärverarbeitungskanal KL ist den beiden Festwertspeichern FR1K und FR2K ebenfalls ein Adressen-Geber ARK in Form eines Dualzählers mit Ausgängen ARK1 bis ARKn zugeordnet. Dieser Adressen-Geber gibt stets eine zu der vom Adressen-Geber ARO ausgegebenen dynamischen Originaladresse komplementäre dynamische Adresse aus. Wesentlich ist für beide Adressen-Geber ARO und ARK, daß die ausgegebenen Adressen während zweier aufeinanderfolgender Verarbeitungsschritte im Wert konstant sind. Über die Klemmen FEO und FEK der beiden Adressen-Geber ARO und ARK werden für diese Fortschaltimpulse zugeführt. Nähere Einzelheiten werden später an Hand des Blockschaltbildes nach Fig. 15 und der zugehörigen Impulspläne nach Fig. 16 näher erläutert. Die von den beiden Adressen-Gebern ARO und ARK synchron und zyklisch ausgegebenen dynamischen Adressen dienen zur Überwachung der vier Festwertspeicher FR10, FR20, FR1K und FR2K unabhängig vom Betriebsablauf im übrigen Sicherheitsschaltwerk. Von diesem wird lediglich bei Bedarf im Originalverarbeitungskanal OL eine dynamische

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Originaladresse erstellt, deren Binärziffern über die Klemmen AT1 bis ATn zugeführt werden. Entsprechendes gilt für den Komplementärverarbeitungskanal KL für die zum selben Betrachtungszeitpunkt antivalente dynamische Komplementäradresse, die dann an den Klemmen AT1 bis ATN vorliegt. Von den den einzelnen Binärstellen der statischen Adressen zugeordneten Eingängen der vier Festwertspeicher FR1O, FR2O, FR1K und FR2K sind im Hinblick auf eine bessere Übersichtlichkeit der Blockschaltbilder nach Fig. 9 und jeweils nur zwei Eingänge beschaltet, und zwar der jeweils erste und letzte Eingang. In der Praxis sind natürlich an alle Eingänge diesen zugeordnete Baugruppen - wie noch näher erläutert wird - angeschlossen. An jeden Adressen-Eingang E1FR1O bis EnFRIO, E1FR20 bis EnFR20, E1FR1K bis EnFRIK und E1FR2K bis EnFR2K der vier Festwertspeicher FR1O, FR20, FR1K und FR2K ist je eine Schalteinrichtung 1UG10 bis 1UGnO, 2UG10 bis 2UGnO, 1UG1K bis 1UGnK und 2UG1K bis 2UGnK angeschlossen. Diese Schalteinrichtungen können beispielsweise ganz normale handelsübliche, elektronische Umschalter sein.

Sie haben die Aufgabe, bei aufeinanderfolgenden Verarbeitungsschritten in Abhängigkeit von der jeweiligen Schalterstellung eine Binärstelle der vom Sicherheitsschaltwerk angebotenen dynamischen Adresse oder dieselbe Binärstelle der vom selben Verarbeitungskanal durch den betreffenden Adressen-Geber erzeugten dynamischen Adresse auf die zugeordneten Adresseneingänge durchzuschalten. Die im einzelnen gewählten Schalterstellungen liegen vor, wenn sich das Sicherheitsechaltwerk zu dem Zeitpunkt in positiver Logik befindet, siehe Diagrammlinie LO in Fig. 3 mit dem Hinweis auf das Bezugszeichen PL und den zugehörigen Text. Befindet sich das Sicherheitsschaltwerk in einem anderen Verarbeitungsschritt in negativer Logik, so sind die Kontakte der Schalteinrichtungen 1UG10, 1UGnO, 2UG10, 2UGnO, 1UG1K, 1UGnK 2UG1K und 2UGnK in der nicht dargestellten, anderen Lage.

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Damit bei aufeinanderfolgenden Verarbeitungsschritten des SicherheitsSchaltwerkes eine synchrone Umschaltung der einzelnen Schalteinrichtungen gewährleistet ist, werden diese mit Hilfe der die Schaltvariablen repräsentierenden rechteckförmigen Signalspannungen gesteuert, und zwar die Schalteinrichtungen 1UG1O und 1UGnO im Originalverarbeitungskanal OL und die Schalteinrichtungen 1UG1K und 1UGnK im Komplementärverarbeitungskanal KL durch die dem Viert EINS der Schaltvariablen zugeordnete rechteckförmige Signalspannung. Die den Festwertspeichern FR20 und FR2K zugeordneten Schalteinrichtungen werden dagegen durch die dem Wert NULL der Schaltvariablen zugeordnete rechteckförmige Signalspannung gesteuert.

Da zwischen den genannten rechteckförmigen Signalspannungen eine starre Phasenbeziehung besteht und beide Signalspannungen dieselbe Folgefrequenz aufweisen, ist die gewünschte synchrone Betätigung der Schalteinrichtungen gewährleistet. Da die Ausgänge A1FR10 bis AnFRIO bzw. A1FR20 bis AnFR20 der Festwertspeicher FR10 und FR20 im Originalverarbeitungskanal OL bzw. die Ausgänge A1FR1K bis AnFRIK bzw. A1FR2K bis AnFR2K der beiden im Komplementärverarbeitungskanal KL vorgesehenen Festwertspeicher FR1K und FR2K nicht direkt mit den in das übrige Sicherheitsschaltwerk führenden Ausgangsleitungen, z.B. AGO bzw. AGK, verbunden sind, sondern jeweils über eine dem betreffenden Verarbeitungskanal und der jeweiligen Binärstelle des auszugebenden Datenwortes, z.B. SGO bzw. SGK für die erste Binärstelle der Datenworte, ist sichergestellt, daß Datenworte, die aufgrund von Adressen der beiden Adressen-Geber ARO und ARK ausgelesen werden, nicht an das übrige Sicherheitsschaltwerk aisgegeben werden. Sowohl die nur zu Testzwecken ausgelesenen Datenworte als auch die vom Sicherheitsschaltwerk angeforderten Datenworte werden paarweise, also ein Datenwort vom

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Originalverarbeitungskanal OL und ein Datenwort vom Komplementärverarbeitungskanal XL, auf Antivalenz geprüft. Eine Antivalenzprüfung erfolgt im Hinblick auf die erste Binärstelle jedes vom Festwertspeicher FR10 bzw. vom Festwertspeicher FR1K ausgegebenen Datenwortes durch das mit dem Ausgang A1FR10 des Festwertspeichers FR10 und dem Ausgang A1FR1K des Festwertspeichers FR1K verbundenen Überwachungsgliedes U3. Für die beiden Festwertspeicher FR20 und FR2K gilt das obengesagte sinngemäß für die Ausgänge A1FR20 und A1FR2K in Verbindung mit dem Überwachungsglied U4.

Weitere, jedoch nicht dargestellte Überwachungsglieder sind entsprechend mit den restlichen Ausgängen der vier Festwertspeicher FR10 und FR1K bzw. FR20 und FR2K verbunden, damit alle Binärstellen der ausgegebenen Datenworte im Hinblick auf die erwünschte und vorausgesetzte Antivalenz überprüft werden können.

Die oben erwähnten Schalteinrichtungen SGO und SGK dienen also zum Durchschalten je einer Binärstelle der für das Sicherheitsschaltwerk angeforderten Datenworte. Die dargestellten Schalterstellungen beziehen sich wieder auf einen Zeitpunkt, bei dem das Sicherheitsschaltwerk sich in positiver Logik befindet. Zur synchronen Steuerung der beiden Schalteinrichtungen SGO und SGK wird die erstgenannte durch die dem Wert EIHS der Schaltvariablen zugeordnete rechteckförmigen Signal spannung und die Schalteinrichtung SGK durch die dem ¥ert NULL der Schaltvariablen zugeordnete rechteckförmigen Signal spannung gesteuert. Auf diese Art und ¥eise ist Synchroni saus ait den übrigen Schalteinrichtungen gegeben.

Die über die Ausgangsleitungen AGO und AGK gegebenen Informationen werden zusätzlich eit Hilfe des überwachungsgliedes U5 auf Antivalenz überwacht. Hierdurch wird die

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ordnungsgemäße Funktion der Schalteinrichtungen SGO und SGK geprüft. Wenn nämlich eine der beiden Schalteinrichtungen SGO und SGK infolge einer Störung stets in derselben Lage verbleibt, gelangen auf das Überwachungsglied U5 in kürzester Zeit Informationen, die nicht mehr antivalent sind. Dieser Fehler wird unverzüglich erkannt und gemeldet.

Die Schalteinrichtungen SGO und SGK haben nicht nur die Aufgabe, nur solche Informationen zum übrigen Sicherheitsschaltwerk durchzuschalten, die von diesem mit Hilfe entsprechender Adressen angefordert wurden, sondern die genannten Schalteinrichtungen erfüllen noch eine weitere wesentliche Aufgabe, die nachfolgend erläutert wird.

Es wurde eingangs darauf hingewiesen, daß die für das Sicherheitsschaltwerk vorgesehenen Festwertspeicher lediglich statische Informationen entweder in positiver oder negativer Logik gespeichert halten und zu gegebener Zeit ausgeben können. Da jedoch die für das· Sicherheitsschaltwerk über die Ausgangsleitungen AGO und AGK gelieferten Informationen nicht statisch, sondern durch die dynamischen, rechteckförmigen Signalspannungen dargestellt v/erden müssen, kommt den Schalteinrichtungen SGO und SGK noch eine weitere Aufgabe zu. Die von den zugeordneten Festwertspeichern FR10 und FR20 bzw. FR1K und FR2K gelieferten statischen Ausgangssignale werden abwechselnd in aufeinanderfolgenden Verarbeitungsschritten so zusammengesetzt, daß sich auf den Ausgangsleitungen AGO und AGK die gewünschten dynamischen, rechteckförmigen Signalspannungen zur Darstellung des jeweiligen Wertes NULL bzw. EINS der Schaltvariablen ergibt.

Da beispielsweise dieselbe Binärstelle ein und desselben Datenwortes im Festwertspeicher FR20 als Originalinformation und im Festwertspeicher FR10 als Komplementärinfor-

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mation gespeichert ist, wird die genannte Originalinformation in einem Verarbeitungsschritt in positiver Logik nach dem Abfragen durch eine Originaladresse an den Klemmen AT1 bis ATn beispielsweise über den Ausgang A1FR20 des Festwertspeichers FR20 und die Schalteinrichtung SGO auf die Ausgangsleitung AGO in Form von hohem Potential und über den Ausgang A1FR10 des Festwertspeichers FR10 beim nachfolgenden Verarbeitungsschritt in negativer Logik des Sicherheitsschaltwerkes in Form von tiefem Potential auf die Schalteinrichtung SGO gegeben, die dabei die nicht dargestellte Schalterstellung aufweist. Die durch die Zusammensetzung von statischen Einzelpotentialen erzeugte rechteckförmige, dynamische Signalspannung auf der Ausgangsleitung AGO entspricht dem Wert EINS der Schaltvariablen.

Bei derselben Betrachtung für den Komplementärverarbeitungskanal KL und einer Komplementäradresse an den Klemmen AT1 bis ATn kann festgestellt werden, daß bei dem zunächst angenommenen und für die Schalterstellunger maßgeblichen Verarbeitungsschritt in positiver Logik'des Sicherheitsschaltwerkes über den Ausgang A1FR2K des Festwertspeichers FR2K tiefes Potential auf die Schalteinrichtung SGK ausgegeben wird, weil voraussetzungsgemäß dieser Festwertspeicher FR2K'Komplementärinformationen beinhaltet. Im nachfolgenden Verarbeitungsschrit·", bei dem sich das Sicherheitsschaltwerk in negativer Logik und die Schalteinrichtung SGK in der nicht dargestellten Lage befindet, gibt der Festwertspeicher FR1K aufgrund der angelegten dynamischen Komplementäradresse über den Ausgang A1FR1K hohes Potential aus, so daß auf der Ausgangsleitung AGK ebenfalls eine rechteckförmige Signalspannung durch Zusammensetzen von statischen Einzelpotentialen entsteht, die dem Wert NULL der Schaltvariablen entspricht. Somit führen die Ausgangsleitungen AGO und AGK antivalente dynamische Signale.

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Zur Erhöhung der Sicherheit im Hinblick auf das Erkennen von Dreifachfehlern sind zusätzliche Einrichtungen in Form von gesteuerten Vergleichern GU1 und GU2 in Verbindung mit je einem besonderen Verzögerungsglied VGO und VGK vorgesehen. Die beiden gesteuerten Vergleicher GU1 und GU2 ermöglichen immer dann einen Vergleich auf Antivalenz, wenn sich das Sicherheitsschaltwerk in einem Verarbeitungsschritt in negativer Logik befindet. Der gesteuerte Vergleicher GU1 vergleicht jeweils Informationen, die von den Festwertspeichern FR10 und FR2K über deren Ausgänge A1FR10 und A1FR2K aufgrund gleichartiger, jedoch antivalenter Adressen der beiden Adressen-Geber ARO und ARK ausgelöst werden. Dagegen führt der gesteuerte Vergleicher GU2 einen Vergleich von Informationen durch, die vom Ausgang A1FR20 des Festwertspeichers FR20 und vom Ausgang A1FR1K des Festwertspeichers FR1K bei einer Abfrage mit antivalenten Adressen der Adressen-Geber ARO und ARK abgegeben werden. Damit den gesteuerten Vergleichern GU1 und GU2 jeweils in jedem zweiten Verarbeitungsschritt, und zwar stets in Verarbeitungsschritten in negativer Logik, vergleichbare antivalente Informationen angeboten werden, ist zwischen den Ausgang A1FR10 des Festwertspeichers FR10 und den gesteuerten Vergleicher GU1 das Verzögerungsglied VGO geschaltet, das eine zugeführte Information um einen Verarbeitungsschritt verzögert und das Ausgangssignal potentialmäßig invertiert. Aufgrund dieser Doppelfunktion des Verzögerungsgliedes VGO wurde die besondere Symbolik für die Darstellungsweise gewählt. Eine entsprechende Schaltungsmaßnahme gilt für den Ausgang A1FR1K des Festwertspeichers FR1K und den gesteuerten Vergleicher GU2 im Hinblick auf das Verzögerungsglied VGK.

Jeder der beiden gesteuerten Vergleicher GU1 bzw. GU2 enthält zwei Umschalteinrichtungen 1UGO und 1UGK bzw. 2UG0 sowie je ein Überwachungsglied U6 bzw. U7. Die Umschalteinrichtungen 1 UGO und 2 UGO sind dem Originalverarbeitungs-

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kanal OL zugeordnet und werden zur Erzielung des erforderlichen Synchronismus der Schalter durch die rechteckförmigen Signalspannungen gesteuert,. die dem Wert NULL der Schaltvariablen zugeordnet sind. Für die Umsehalteinrichtungen 1UGK und 2UGK, die dem Komplementärverarbeitungskanal KjL zugeordnet sind, gilt sinngemäß dasselbe im Hinblick auf die rechteckförmige Signalspannung für den Wert EINS der Schaltvariablen. Die dargestellten Schalterstellungen der vier Umschalteinrichtungen 1UG0, 1UGK, 2UGO und 2UGK gelten wiederum - wie beim gesamten Blockschaltbild - für einen Verarbeitungsschritt, bei dem sich das Sicherheitsschaltwerk in positiver Logik befindet. Dabei soll kein Vergleich von Informationen erfolgen, die von den Festwertspeichern abgegeben werden, weil dieser Vergleich aufgrund nicht zueinander passender Informationen, die infolge unterschiedlicher Adressenvon dem Sicherheitsschaltwerk her abgefragt werden, vor sätzlich zu Antivalenzstörungen führen kann. In Verarbeitungsschritten in positiver Logik erhalten die beiden Verzögerungsglieder VGO und VGK aufgrund der in der Zeichnung eingetragenen Schalterstellung und jeweils einer Adresse von den beiden Adressen-Gebern ARO und ARK aus den betreffenden Festwertspeichern eine Information, die infolge der Verzögerung um einen Verarbeitungsschritt nonhim nachfolgenden Verarbeitungsschritt, in dem sich das Sicherheitsschaltwerk bereits wieder in negativer Logik befindet, beim zugeordneten gesteuerten Vergleicher GU1 bzw. GU2 zur Verfügung steht. Im letztgenannten Verarbeitungsschritt, in dem sich das Sicherheitsschaltwerk in negativer Logik befindet, werden von den beiden Adressen-Gebern ARO und ARK voraussetzungsgemäß noch einmal dieselben Adressen wie beim vorhergehenden Verarbeitungsschritt in positiver Logik, die auch wieder antivalent zueinander sind, ausgegeben. Diese Adressen fragen im Originalverarbeitungskanal OL den Festwertspeicher FR20 und im Komplementärverarbeitungskanal Kl den Festwertspeicher FR2K ab. Die dabei über die Ausgänge A1FR20

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und A1FR2K ausgegebene Original- bzw. Komplementärinformation, wird über die Umschalteinrichtung 2UG0 bzw. 1UGK dem Überwachungsglied U7 bzw. U6 zugeführt, da sich die genannten Umschalter bei der vorausgesetzten negativen Logik in der nicht dargestellten Lage befinden. Gleichzeitig befinden sich die beiden Umschalteinrichtungen 1UGO und 2UGK ebenfalls in der nicht dargestellten Lage, so daß die von den Verzögerungsgliedern VGO und VGK angebotenen Informationen zur Antivalenzprüfung durchgeschaltet werden.

Es wurde bereits oben angedeutet, daß die gesteuerten Vergleicher GU1 und GU2 in Verarbeitungsschritten, in denen sich das Sicherheitsschaltwerk in positiver Logik befindet, keine Informationen vergleichen soll, die von den zugeordneten Festwertspeichern angeboten werden. Damit jedoch die Überwachungsglieder U6 und U7 in den genannten Verarbeitungsschritten in positiver Logik trotzdem noch einen Vergleich von antivalenten Signalen durchführen können, werden dem Überwachungsglied U6 über die zugehörigen Umschal teinrichtungen 1UG0 und 1UGK die beiden rechteckförmigen Signalspannungen entsprechend den beiden logischen Werten NULL und EINS der Schaltvariablen zugeführt. Das gleiche gilt entsprechend für den gesteuerten Vergleicher GU2,

Fig. 11 zeigt ein Ausführungsbeispiel eines Verzögerungsgliedes VG, das in den. Blockschaltbildern nach Fig. 9 und als Verzögerungsglied VGO bzw. VGK verwendet werden kann. Das Verzögerungsglied- VG besteht aus einem an Hand von Fig. 1 näher erläuterten Speicherglied mit zwei Eingängen E1Ö und E20, die miteinander verbunden als Informationseingang IG dienen. Die auf diesen Informations eingang in einem Verarbeitungsschritt gegebene Information wird im Hinblick auf die Ausgabe über den Ausgang AG genau um einen Verarbei-

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tungsschritt verzögert und im Potential invertiert.

Die drei Diagrammlinien L01, LIG und LAG mit Impulsfolgen sollen die Arbeitsweise des Verzögerungsgliedes VG veranschaulichen. Die Diagrammlinie L01 zeigt den Verlauf der rechteckförmigen Signalspannung mit vorgegebener Folgefrequenz entsprechend dem Wert NULL der Schaltvariablen. Diese rechteckförmige Signalspannung möge zum Festlegen des jeweiligen Wertes der Schaltvariablen am Informationseingang IG bzw. am Ausgang AG dienen. Die am Informationseingang IG vorgegebenen Signale sind in der Diagrammlinie LIG dargestellt. Die entsprechenden Signale des Ausganges AG zeigt die Diagrammlinie LAG. Ein Vergleich der Signale der Diagrammlinien L01 und LIG zeigt, daß zum Zeitpunkt te am Informationseingang IG die Schaltvariable vom Wert NULL liegt, da die rechteckförmigen Signalspannungen bis zu dem genannten Zeitpunkt te in Phase sind. Nach dem Zeitpunkt te erfolgt in der Diagrammlinie LIG ein Phasensprung. Daraus ergibt sich, daß von dem Zeitpunkt tf ab am Informa-_ tionseingang IG der Wert EINS der Schaltvariablen vorliegt. Aufgrund der Verzögerungseigenschaft um einen Verarbeitungs-; schritt gibt der Ausgang AG noch bis zum Zeitpunkt tf die Schaltvariable vom Wert NULL aus, wobei aufgrund der Potentialinvertierung dem tiefen Potential vor dem Zeitpunkt tf in der Diagrammlinie LAG das hohe Potential vor dem Zeitpunkt te in der Diagrammlinie LIG zugeordnet ist. Der in der Diagrammlinie LAG nach dem Zeitpunkt tf (bei einer Betrachtung von links nach rechts) dargestellte Signalverlauf entspricht dem Wert EINS der Schaltvariablen mit einer Potentialinvertierung. Diese Tatsache ist auch deutlich dadurch zu erkennen, daß sich derselbe Signalverlauf ergibt, wenn die Impulsfolge der Diagrammlinie LIG vom Zeitpunkt te ab um einen Verarbeitungsschritt nach rechts verschoben und invertiert wird.

Die Schaltungsanordnung nach Fig. 12 zeigt eine bevorzugte AusfUhrungsform eines gesteuerten Vergleichers GU3, der beim

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Ausführungsbeispiel nach Fig. 9 und 10 in sehr vorteilhafter Weise angewandt werden kann, weil die für diesen gesteuerten Vergleicher erforderlichen Bauteile entsprechend den Erläuterungen zu Fig. 6 in handelsüblicher Bauform vorhanden sind und daher kein besonderer technischer Aufwand zur Realisierung erforderlich ist.

Im einzelnen besteht der gesteuerte Vergleicher GU3 nach Fig. 12 aus zwei Mehrheit sent scheidungsgliedern MGO und MGK mit je drei Eingängen 1MG0, 2MG0 und 3MG0 bzw. 1MGK, 2MGK und 3MGK. Die Ausgänge AMGO und AMGK sind mit einem Überwachungsglied U8 verbunden. Die Funktion der Mehrheitsentscheidungsglieder MGO und MGK ist bereits ausführlich an Hand der Fig. 4 und 5 erläutert. Das Mehrheitsentscheidungsglied MGO möge im Originalverarbeitungskanal OL (Fig. 9) und das andere Mehrheitsentscheidungsglied MGK im Komplementärverarbeitungskanal KL (Fig. 10) arbeiten. Während das eine für den Originalverarbeitungskanal OL vorgesehene Mehrheitsentscheidungsglied MGO an dem einen Eingang 1MGO die rechteckförmige Signalspannung entsprechend dem Wert NULL der Schaltvariablen erhält, wird der eine Eingang 1MGK des im Komplementärverarbeitungskanal KL vorgesehenen Mehrheitsentscheidungsgliedes MGK mit derjenigen rechteckförmigen Signalspannung beaufschlagt, die dem logischen Wert EINS der Schaltvariablen zugeordnet ist. Der zweite Eingang 2MG0 des Mehrheitsentscheidungsgliedes MGO wird auf elektrisch tiefes Dauerpotential gelegt, während der entsprechende Eingang 2MGK des Mehrheitsentscheidungsgliedes MGK stets hohes Dauerpotential erhält. Die Eingänge 3MGO und 3MGK der beiden Mehrheitsentscheidungsglieder MGO und MGK sind zum Zuführen der von den zugeordneten Festwertspeichern herrührenden Informationen vorbehalten.

Wenn beispielsweise der gesteuerte Vergleicher GU3 anstelle desjenigen mit dem Bezugszeichen GU1 in der Schaltung nach

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Fig. 9 und 10 verwendet werden soll, wird der Eingang 3MGO des Mehrheitsentscheidungsgliedes MGO mit dem Ausgang des Verzögerungsgliedes VGO verbunden. Der Eingang 1MGK des Mehrheitsentscheidungsgliedes MGK erhält eine unmittelbare Verbindung mit dem Ausgang A1FR2K des Festwertspeichers FR2K im Komplementärverarbeitungskanal KL (Fig. 10).

Die Diagrammlinien in Fig. 13 und 14 sollen die Arbeitsweise des gesteuerten Vergleichers GU3 nach Fig. 12 näher erläutern. Um die Zuordnung der dargestellten Signale zu den betreffenden Eingängen bzw. Ausgängen besser klarzulegen, sind die einzelnen Diagrammlinien auch wieder mit solchen Bezugszeichen versehen, die denjenigen Bezugszeichen entsprechen, die für den betreffenden Eingang oder Ausgang gewählt sind, an dem das in der zugeordneten Diagrammlinie dargestellte Signal vorherrscht, ergänzt durch den Buchstaben L.

Die bereits für die Diagrammlinie LO in Fig. 3 erläuterten Bezugszeichen PL und NL für Verarbeitungsschritte, in denen sich das Sicherheitsschaltwerk in positiver Logik bzw. negativer Logik befindet, sind auch oberhalb der Diagrammlinien nach Fig. 13 und 14 vorgesehen, damit erkannt werden kann, wenn der gesteuerte Vergleicher GU3 bei negativer Logik von den Festwertspeichern herrührende Informationen vergleicht, die aufgrund von Adressen ausgelesen wurden, welche die beiden Adressen-Geber ARO und ARK ausgeben.

Beim Vergleich des in der Diagrammlinie L2MGK dargestellten konstanten hohen Potentials mit den Signalverläufen der Diagrammlinien L1MGK von Fig. 13 und der Diagrammlinie L1MG0 von Fig. 14 ist zu ersehen, das das genannte hohe Potential als ein ständiger Wechsel der für die beiden Werte NULL und. EINS der Schaltvariablen verwendeten rechteckförmigen Signal spannungen vorgegebener Folgefrequenz mit 180° Phasenver-

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Schiebung für die beiden logischen Werte aufgefaßt werden kann. Das bedeutet also, daß der in der Diagrammlinie L2MGK dargestellte Signalverlauf im ersten Verarbeitungsschritt in negativer Logik NL mit einem Signal H beginnt, das dem in der Diagrammlinie L1MG0 von Fig. 14 dargestellten Signalverlauf und damit der rechteckförmigen Signalspannung entspricht, die dem Viert NULL der Schaltvariablen zugeordnet ist. Beim nachfolgenden Verarbeitungsschritt in positiver Logik PL des Sicherheitsschaltwerkes entspricht dem dann in der Diagrammlinie L2MGK dargestellten hohen Potential das in der Diagrammlinie L1MGK gezeigte Signal. Damit kann das zu dem Zeitpunkt am Eingang 2MGK des Mehrheitsentscheidungsgliedes KGK befindliche Signal als Signalanteil an der rechteckförmigen Signalspannung entsprechend dem Wert EINS der Schaltvariablen gewertet werden.

Aus der Diagrammlinie L3MGK ist zu ersehen, daß dem dieser zugeordnete Eingang 3MGK des'MehrheitsentScheidungsgliedes MGK bis zum Zeitpunkt tg eine Information mit dem Wert NULL zugeführt wird. Vom Zeitpunkt tg ab wechselt der Wert der Schaltvariablen und wird EINS. Da bei der Anwendung des gesteuerten Vergleichers GU3 anstelle des gesteuerten Vergleichers GU1 (Fig. 9 und 10) der Eingang 3MGO gegenüber dem Eingang 3MGK ein Signal erhält, das um einen Verarbeitungsschritt verzögert und potentialinvertiert ist, gilt für den Eingang 3MG0 der in der Diagrammlinie L3MG0 dargestellte Signalverlauf.

Unter Anwendung der für die Mehrheitsglieder geltenden Wahrheitstabelle nach Fig. 5 ergibt sich am Ausgang AMGK des Mehrheitsentscheidungsgliedes MGK entsprechend dem Signalverlauf der Diagrammlinie LAMGK bei den einzelnen Verarbeitungsschritten von links nach rechts folgende Folge von Werten:
EINS, NULL, EINS, NULL, NULL usf.

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Für das in der Diagrammlinie L2MG0 dargestellte tiefe Potential, das ständig dem. Eingang 2MG0 des Mehrheitsentscheidungsgliedes MGO zugeführt wird, gilt sinngemäß dieselbe Definition im Hinblick auf eine Zuordnung zu den Signalverläufen der Diagrammlinien L1MG0, wie sie für den Signalverlauf der Diagrammlinie L2MGK erklärt wurde.

Im ersten Verarbeitungsschritt, in dem sich das Sicherheitsschaltwerk entsprechend der dargestellten Festlegung in negativer Logik befindet, kann das tiefe Potential am Eingang 2MG0 als Signalanteil an der rechteckförmigen Sign al spannung entsprechend dem Wert EINS der Schaltvariablen gewertet werden. Im nachfolgenden Verarbeitungsschritt, in dem das Sicherheitsschaltwerk in positiver Logik arbeitet, entspricht dein tiefem Potential ein Signalanteil an derjenigen rechteckförmigen Signalspannung, die dem Wert NULL der Schaltvariablen zugeordnet ist.

Durch Verknüpfung der drei an den Eingängen 1MG0, 2HG0 und 3MG0 des Mehrheitsentscheidungsgliedes MGO in den einzelnen Verarbeitungsschritten anliegenden Signale entsprechenden jeweiligen Vierten der Schaltvariablen unter Anwendung der Wahrheitstabelle nach Fig. 5 ergibt sich der in der Diagrammlinie LAMGO dargestellte Signalverlauf, der in den einzelnen von links nach rechts aufeinanderfolgenden Verarbeitungsschritten folgende Werte der Schaltvariablen repräsentiert:
NULL, EINS, NULL, EINS usf.

Ein Vergleich der über die Ausgänge AMGO und AMGK der beiden Mehrheitsentscheidungsglieder MGO und MGK auf das Überwachungsglied U8 gegebenen Signale zeigt, daß in allen Verarbeitungsschritten die gewünschte Signalantivalenz gegeben ist.

Fig. 15 zeigt ein Ausführungsbeispiel der beiden Adressen-Geber ARO im Originalverarbeitungskanal OL und ARK im Koraplementärverarbeitungskanal KL. Dargestellt sind für

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jeden der beiden Dualzähler lediglich drei Zählerstufen, die ersten beiden und die letzten. Es sei an dieser Stelle darauf hingewiesen, daß in der Schaltungsanordnung nach Fig. 15 zum Teil Bezugszeichen verwendet werden, die bereits für gleiche Teile in der Anordnung nach Fig. 9 und 10 bei den dort dargestellten Adressen-Gebern ARO bzw. ARK verwendet wurden.

Die Zählerstufen ZE01, ZE02 bis ZEOn gehören zu dem als Adressen-Geber ARO im Originalverarbeitungskanal OK verwendeten Dualzähler. Mit ZEK1, ZEK2 bis ZEKn sind die entsprechenden Stufen des Dualzählers als Adressen-Geber ARIi im Komplementärverarbeitungskanal KL bezeichnet. Jede Zählerstufe, z.B. TE01 im OriginalVerarbeitungskanal OL, besteht aus einem Speicherglied SPG01 und zwei Mehrheitsentscheidungsgliedern MD01 und MD011. Entsprechendes gilt für die Zählerstufe des Dualzählers im Komplementärverarbeitungskanal KL. Hierbei sind das Speicherglied mit SPGK1 und die beiden Mehrheitsentscheidungsglieder mit MDK1 und MDK11 bezeichnet.

Die Funktion und Arbeitsweise der für die Zählerstufen verwendeten Schaltglieder ist bereits an Hand der¹ Fig. 1 bis 3 sowie 4 bis 5 eingehend erläutert.

Da, wie an Hand der Fig. 6 und 7 näher erläutert wurde, handelsübliche Zwillingsbausteine mit je zwei Mehrheitsentscheidungsgliedern und je einem diesen zugeordneten Uberwachungsglied und Zwillingsbausteine mit je zwei Speichergliedern und je einem diesen zugeordneten Überwachungsglied als integrierte Schaltungen vorhanden sind, ergibt sich für den Aufbau zweier komplementärer Zählerstufen wie ZE01 und ZEK1 in dynamischer Technik ein relativ einfacher Aufbau, zu dem nur zwei Zwillingsbausteine mit Mehrheitsentscheidungsgliedern und ein Zwillingsbaustein

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mit zwei Speichergliedern erforderlich ist. Die für die Antivalenzüberwachung bei den beiden Zählerstufen ZEO1 und ZEK1 vorgesehenen Uberwachungsglieder sind mit U9, U1O und U11 bezeichnet. Bei den übrigen Zählerstufen sind die dort erforderlichen Überwachungsglieder ebenfalls dargestellt, jedoch nicht weiter bezeichnet.

Bei der Schaltungsanordnung nach Fig. 15 ist im Hinblick auf eine bessere Übersichtlichkeit ferner darauf verzichtet worden, die zum Betrieb der Speicherglieder, z.B. SPGO1 und SPGK1, erforderlichen Leitungen zum Zuführen von Taktsignalen, wie sie in der Diagrammlinie LT1 in Fig. dargestellt sind, einzuzeichnen.

Über die Klemme KO bzw. KK wird, wie in den entsprechenden Diagrammlinien LKO und LKK dargestellt ist, die rechteckförmige Signal spannung entsprechend dem Wert EIHS bzv/. IiULL der Schaltvariablen zugeführt. Die Klemme FEO bzw. FEK liegt nach dem Starten des gesamten Sicherheitschaltwerkes auf konstant tiefem bzw. hohem Potential, vgl. Diagrammlinie LFEO bzw. LFEK in Fig. 16. Wie es bereits für die Diagrammlinien L2MGK und L2HG0 in Fig. 13 und 14 beschrieben wurde, werden konstante Potentiale als eine Folge von Teilen rechteckförmiger Signalspannungen betrachtet, die bei aufeinanderfolgenden Verarbeitungsschritten abwechselnd dem Wert NULL bzw. EINS der Schaltvariablen zugeordnet sind. Damit kann das tiefe Potential gemäß der Diagrammlinie LFEO als eine Folge von Signalen aufgefaßt werden, die abwechselnd dem Wert NOLL bzw. EINS der Schaltvariablen zugeordnet sind. Demgegenüber ergibt sich für den Signalverlauf der Diagrammlinie LFEK eine Folge der beiden Werte der Schaltvariablen, die im ersten der 17 dargestellten Verarbeitungsschritte V1 bis V17 mit dem Wert EINS beginnt.

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Bei der Beschreibung uer Wirkungsweise der beiden als Adressen-Geber verwendeten Dualzähler wird von deren Grundstellung ausgegangen, die zum Zeitpunkt th (Fig. 16) herbeigeführt wird. Zu diesem Zeitpunkt führen die Ausgänge ARO1 und AR02 bzw. ARK1 und ARK2 die in den Diagrammlinien LARO1 und LAR02 bzw. LARK1 und LARK2 von Fig. 16 dargestellten Signale. Die Diagrammlinien LUE01 und LUEK1 zeigen den Verlauf von Ubertragungssignalen UE01 und UEK1 von der Zählerstufe ZE01 auf die Zählerstufe ZE02 bzw. von der Zählerstufe ZEK1 auf die zugeordnete zweite Zählerstufe ZEK2. Entsprechendes gilt für die Diagrammlinie LUE02 und LUEK2 im Hinblick auf die Übertragssignale UE02 und UEK2, die von den Zählerstufen ZE02 und ZEK2 ausgegeben werden.

Ausgehend von der beim ersten Verarbeitungsschritt V1 eingestellten Grundstellung liefert das Speicherglied SPG01 in der Zählerstufe ZE01 über den Ausgang AR01 ein Signal entsprechend dem Wert NULL der Schaltvariablen. Dieses Signal wird dem einen Eingang des Mehrheitsentscheidungsgliedes MDO1 zusammen mit den an den Klemmen KO und FEK liegenden Signalen zugeführt. Am Ausgang des Mehrheitsentscheidungsgliedes MD01 ergibt sich hieraus ein Signal, das identisch ist mit demjenigen, das an der Klemme FEO vorhanden ist und im ersten Verarbeitungsschritt V1 dem Wert NULL der Schaltvariablen entspricht.

Im selben Verarbeitungsschritt V1 führt der Ausgang des Mehrheitsentscheidungsgliedes MD011 ein Signal ensprechend dem Wert EINS. Aufgrund der für die Speicherglieder SPG01 und SPGK1 geltenden Wahrheitstabelle behält das Speicherglied SPG01 auch im folgenden Verarbeitungsschritt V2 an seinem Ausgang AR01 den bereits vorhandenen Wert NULL der Schaltvariablen. Damit ist der Wert der über den Ausgang AR01 ausgegebenenBinärstelle der Adresse voraussetzungsgemäß für zwei aufeinanderfolgende Verarbeitungsschritte konstant geblieben.

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Wenn nun zu Beginn des Verarbeitungsschrittes V3 das an der Klemme FEO liegende Signal dynamisch gesehen als Wert EINS gilt und das Signal an der Klemme FEK zum selben Zeitpunkt als Wert NULL anzusehen ist, nimmt zu Beginn des dritten Verarbeitungsschrittes V3 der Ausgang AR01 des Speichergliedes SPG01 ein Signal mit dem Wert EINS der Schaltvariablen an und ändert dadurch die Signalkonfiguration an den Eingängen der Mehrheitsentscheidungsglieder MD01 und MDO11. Hierdurch nimmt der Ausgang des Mehrheitsentscheidungsgliedes MD01 ein Signal vom V/ert NULL an und das andere Mehrheitsentscheidungsglied MD011 an seinem Ausgang ein Signal vom V/ert EINS. Aufgrund der vorhandenen Signalkonfiguration ändert sich der Speicherinhalt des Speichergliedes SPG01 auch beim nächsten Verarbeitungsschritt V4 nicht und behält somit dabei ein Ausgangssignal mit dem Wert EINS. Erst zu Beginn des nächsten Verarbeitungsschrittes V5, in dem das Signal an der Klemme FEO dynamisch gesehen den Wert EINS annimmt und das Signal an der Klemme FEK dynamisch gesehen den Wert NULL hat, nimmt der Ausgang AR01 des Speichergliedes SPG01 das Signal mit dem V/ert NULL an. Damit ändert sich wieder die Signalkonfiguration an den Eingängen der Meftrheitsentscheidungsglieder MDOI und MD011 in der Zählerstufe ZEC1, wodurch der beschriebene Zyklus von neuem beginnt. Hierzu ist aus der Diagrammlinie LAR01 ersichtlich, da.3 das im Verarbeitungsschritt V5 vorhandene Signal identisch ist mit demjenigen des Verarbeitungsschrittes V1. Außerdem sei an dieser Stelle darauf hingewiesen, daß das über den Ausgang AR01 abgegebene Signal mit dem Wert EINS auch wieder für zwei aufeinanderfolgende Verarbeitungsschritte V3 und V4 konstant ist.

Der Ausgang des Mehrheitsentscheidungsgliedes MD011 liefert für die nachfolgenden Zählerstufen ZE02 und ZEK2 das Übertragsignal UE01. Dieses Übertragsignal UE01 hat nur in

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den Verarbeitungsschritten V4, V8, V12 und V16 usw. den Wert NULL, in den übrigen Verarbeitungsschritten den Wert EINS.

Die im Komplementärverarbeitungskanal KE arbeitende Zählerstufe ZEK1 hat ein zu der oben beschriebenen Zählerstufe ZE01 analoges Verhalten. Während die Zählerstufen ZEC1, ZE02 bis ZEOn je eine Binärstelle der dynamischen Originaladresse zu Testzweeken liefern, geben die Ausgänge ARKl, ARK2 bis ARKn der Zählerstufen ZEK1, ZEK2 bis ZEKn Werte von Binärstellen aus, welche die jeweilige dynamische Komplementäradresse bilden. Aus dem Grunde zeigt die Diagrammlinie LARK1 einen Signalverlauf, der zu demjenigen der Diagrammlinie LAR01 antivalent ist. Entsprechendes gilt für die Signale der Diagrammlinien LARK2 und LAR02 im Hinblick auf die Ausgänge ARK2 und AR02 der beiden Zählerstufen ZEK2 und ZE02.

Nach dem Einstellen der Grundstellung zum Zeitpunkt th liefert das Speicherglied SPGK1 an seinem Ausgang ARK1 ein Signal vom Wert EINS. Hierdurch gibt das Mehrheitsentscheidungsglied MDK1 ein Signal vom Viert EINS und der Ausgang des Mehrheitsentscheidungsgliedes MDK11 ein Signal vom Wert NULL ab. Aufgrund der für die Speicherglieder geltenden Wahrheitstabelle hat das Speicherglied SPGK1 auch während des Verarbeitungsschrittes V1 das Ausgangssignal vom Wert EINS. Wenn nun im Verarbeitungsschritt V2 das Signal an der Klemme FEO als dynamisches Signal vom Wert EINS und das Signal an der Klemme FEK mit NULL interpretiert wird, nimmt zu Beginn des Verarbeitungsschrittes V3 der Ausgang ARK1 des Speichergliedes SPGK1 ein Signal vom Wert NULL an. Hierdurch ändert sich die Signalkonfiguration an den beiden Mehrheitsentscheidungsgliedern MDK11 und MDK1. Das Mehrheitsentscheidungsglied MDK1 gibt an seinen Ausgang ein Signal entsprechend dem

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Wert EINS ab. Das andere Mehrheitsentscheidungsglied MDK11 liefert an seinem Ausgang ein Signal vom Wert NULL. Aufgrund der bestehenden Signalkonfiguration an seinen Eingängen ändert das Speicherglied SPGK1 den Wert seines Ausgangssignales auch im vierten Verarbeitungsschritt V4 noch nicht. Das Ausgangssignal mit dem Wert NULL bleibt also erhalten. Im Verarbeitungsschritt V4 wird das Signal an der KlemmeFEO dynamisch gesehen als Wert EINS der Schaltvariablen und das Signal an der Klemme FEK als Wert NULL interpretiert. Hierdurch nimmt zu Beginn des nächsten Verarbeitungsschrittes der Ausgang ARK1 des Speichergliedes SPGK1 ein Signal vom Wert EINS an. Dadurch wird wiederum die Signalkonfiguration ah den Eingängen der beiden Mehrheitsentscheidungsglieder MDK11 und MDK1 geändert, so daß der beschriebene Zyklus von neuem beginnt. Das Übertragsignal UEK1 wird in der Zählerstufe ZEK1 vom Ausgang des Mehrheitsentscheidungsgliede^ MDK11 geliefert und steuert zusammen mit dem Übertragsignal UEO1 die im Schaltungszusammenhang folgenden Zählerstufen ZE02 und ZEK2 der beiden antivalent arbeitenden Dualzähler nach Fig. 15.

An Hand der Diagrammlinien LARK1 und LARK2 ist zu erkennen, daß auch die Zählerstufen ZEK1 und ZEK2 Signale ausgeben, deren Werte in zwei aufeinanderfolgenden Verarbeitungsschritten konstant bleiben.

6 Patentansprüche
16 Figuren

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Claims

Patentansprüche

Schaltungsanordnung zum Betrieb von durch statische Binäradressen abfragbaren Festwertspeichern in einem Sicherheitsschaltwerk, dessen paarweise vorgesehene Verarbeitungseinheiten einen Originalverarbeitungskanal und einen synchron betriebenen Komplementärverarbeitungskanal bilden, und die Verarbeitungseinheiten in aufeinanderfolgenden Verarbeitungsschritten abwechselnd in positiver und negativer Logik dynamisch betrieben werden unter Verwendung von rechteckförmigen Signalspannungen vorgegebener Folgefrequenz mit 180° Phasenverschiebung für die beiden logischen Werte NULL und EINS der Schal tvariab.l en, wobei an vergleichbare Ausgänge jedes Paares von Verarbeitungseinheiten ein die Antivalenz der Ausgangssignale testendes Überwachungsglied angeschlossen ist, und die Binärziffern von dynamischen Original- und Komplementäradressen aus einer vorgegebenen Anzahl von Werten NULL und EINS bestehen, dadurch gekennzeichnet, daß in jedem Verarbeitungskanal (OL bzw. KL) als Verarbeitungseinheit zum Speichern von Festwerten in Form von Original- bzw. Komplementärinformationen zwei Festwertspeicher (FR10 und FR20 bzw. FR1K und FR2K) vorgesehen sind, die abwechselnd in aufeinanderfolgenden Verarbeitungsschritten zur Informationsausgabe mit dem Sicherheitsschaltwerk verbunden werden.

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2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet , daß die Verarbeitungseinheit im Originalverarbeitungskanal (OL) aus einem ersten und einem zweiten Festwertspeicher (FR10, FR20) besteht, von denen der zweite Festwertspeicher (FR20) unter statischen Originaladressen gespeicherte Originalinformationen und der erste festwertspeicher (FR10) unter statischen Komplementäradressen gespeicherte Komplementärinformationen enthält, daß von den beiden Festwertspeichern (FR10, FR20) je zwei gleichrangige Adresseneingänge (E1FR10, E1FR20) über je eine Schalteinrichtung (1UG10, 2UG10) mit einer die zugehörige Binärziffer der dynamischen Originaladresse führenden Klemme (AT1) verbunden sind, wobei die mit dem ersten-Festwertspeicher (FR10) verbundenen Schalteinrichtungen (1UG10 bis 1UGnO), gesteuert durch die der einen Schaltvariablen (EINS) zugeordnete Signalspannung, nur bei negativer Logik (NL) die einzelnen Binärziffern der dynamischen Originaladresse durchschalten zur Abfrage einer Komplementärinformation und die mit dem zweiten Festwertspeicher (FR20) verbundenen Sehalteinrichtungen (2UG10 bis 2UGnO), gesteuert durch die der anderen Schaltvariablen (NULL) zugeordnete Signalspannung, nur bei positiver Logik (PL) die einzelnen Binärziffern der dynamischen Originaladresse durchschalten zur Abfrage einer Originalinformation, daß die Verarbeitungseinheit im Komplementärverarbeitungskanal (KL) aus einem dritten und vierten Festwertspeicher (FR1K, FR2K) besteht, von denen der dritte Festwertspeicher (FR1K) unter statischen Originaladressen gespeicherte Originalinformationen und der vierte Festwertspeicher (FR2K) unter statischen Komplementäradressen gespeicherte Komplementärinformationen enthält, daß von den beiden letztgenannten Festwertspeichern (FR1K, FR2K) je zwei gleichrangige Adresseneingänge (E1FR1K, E1FR2K) über je eine weitere Schalt-

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einrichtung (1UG1K, 2UG1K) mit einer die zugehörige Binärziffer der dynamischen Komplementäradresse führenden Klemme (AT1) verbunden sind, wobei die mit dem dritten Festwertspeicher (FR1K) verbundenen Schalteinrichtungen (1UG1K bis 1UGnK), gesteuert durch die der einen Schaitvariablen (EINS) zugeordnete Signalspannung, nur bei negativer Logik (NL) die einzelnen Binärziffern der dynamischen Komplementäradresse durchschalten zur Abfrage der Originalinformation und die mit dem vierten Festwertspeicher (FR2K) verbundenen Schalteinrichtungen (2UG1K bis 2UGnK), gesteuert durch die der anderen Schaltvariablen (NULL) zugeordnete Signalspannung nur bei positiver Logik (PL) die einzelnen Binärziffern der dynamischen Komplementäradresse durchschalten zur Abfrage der Komplementärinformation, daß im OriginalVerarbeitungskanal (OL) an gleiehrangige Ausgänge (A1FR10 und A1FR20) für je eine Binärstelle der von dem ersten und zweiten Festwertspeicher (FR10, FR20) abzugebenden Information je eine durch die der einen Schaltvariablen (EINS) zugeordnete Signalspannung gesteuerte zusätzliche Schalteinrichtung (SGO) angeschlossen ist, die bei positiver Logik (PL) den betreffenden Ausgang (A1FR20) des zweiten Festwertspeichers (FR20) und bei negativer Logik (NL) den betreffenden Ausgang (A1FR10) des ersten Festwertspeichers (FR10) mit einer Ausgangsleitung (AGO) verbindet und daß im Komplementärverarbeitungskanal (KL) an gleichrangige Ausgänge (A1FR1K, A1FR2K) für je eine Binärstelle der von dem dritten und vierten Festwertspeicher (FR1K, FR2K) abzugebenden Information je eine durch die der anderen Schaltvariablen (NULL) zugeordnete Signalspannung gesteuerte weitere Schalteinrichtung (SGK) angeschlossen ist, die bei negativer Logik (NL) den betreffenden Ausgang (A1FR1K) des dritten Festwertspeichers (FR1K) und bei positiver Logik (PL) den zu-

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geordneten Ausgang (A1FR2K) des vierten Festwertspeichers (FR2K) mit einer anderen Ausgangsleitung (AGK) verbindet und daß gleichrangige Ausgänge (A1FR1O, A1FR1K) des ersten und dritten Festwertspeichers (FR1O, FR1K) mit je einem Überwachungsglied (U3) und gleichrangige Ausgänge (A1FR20, A1FR2K) des zweiten und vierten Festwertspeichers (FR2O, FR2K) ebenfalls mit je einem Überwachungsglied (U4) verbunden sind.

Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet , daß den beiden Festwertspeichern (FR1O, FR20) im Originalverarbeitungskanal (OL) zum Vorgeben von dynamischen Originaladressen ein zyklisch, nach jeweils zwei Verarbeitungsschritten (V1, V2 in Fig. 16) fortschaltbarer Dualzähler als Adressen-Geber (ARO) zugeordnet ist, von dem jeweils ein Ausgang (AR01) für eine Binärziffer mit den .beiden gleiehrangigen Adresseneingängen (E1FR10, E1FR20) des ersten und zweiten Festwertspeichers (FR10, FR20) über die vorgesehenen Schalteinrichtungen (1UG10, 2UG10) angeschlossen ist, derart, daß der Adressen-Geber (ARO) jeweils in Verarbeitungsschritten in positiver Logik (PL) mit dem ersten Festwertspeicher (FR10) und nur in Verarbeitungsschritten in negativer Logik (NL) mit dem zweiten Festwertspeicher (FR20) verbunden ist, daß ferner den beiden Festwertspeichern (FR1K, FR2K) im Komplementärverarbeitungskanal (KIj) zum Vorgeben von dynamischen Komplementäradressen ein zyklisch nach jeweils zwei Verarbeitungsschritten (V1, V2 in Fig. 16) fortschaltbarer weiterer Dualzähler als Adressen-Geber (ARK) zugeordnet ist, von dem jeweils ein Ausgang (ARK1) für eine Binärziffer mit den beiden gleiehrangigen Adresseneingängen (E1FR1K, E1FR2K) des dritten und vierten Festwertspeichers (FR1K, FR2K) über die bei diesen vorgesehenen

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Schalteinrichtungen (1UG1K, 2UG1K) angeschlossen ist, - derart, daß der weitere Adressen-Geber (ARK) jeweils in Verarbeitungsschritten in positiver Logik (PL) mit dem dritten Festwertspeicher (FR1K) und nur in Verarbeitungsschritten in negativer Logik (NL) mit dem vierten Festwertspeicher (FR2K) verbunden ist.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet , daß jeweils für einen Ausgang (A1FR10) des ersten Festwertspeichers (FR10) im Originalverarbeitungskanal (OL) und den gleichrangigen Ausgang (A1FR2K) vom vierten Festwertspeicher (FR2K) im Komplementärverarbeitungskanal (KL.) ein durch zwei Umschalteinrichtungen (1UGO, 1UGK) nur bei negativer Logik (NL) anschaltbares Überwachungsglied (U6) vorgesehen ist, wobei die Ausgangsinformationen des ersten Festwertspeichers (FR10) jeweils über ein Verzögerungsglied (VGO) geführt sind, das die Ausgangsinformationen um einen Verarbeitungsschritt verzögert und potentialmäßig invertiert, und daß jeweils für einen Ausgang (A1FR20) des zweiten Festwertspeichers (FR20) im Originalverarbeitungskanal (OL) und den gleichrangigen Ausgang (A1FR1K) vom dritten Festwertspeicher (FR1K) im Komplementärverarbeitungskanal (KL) ein durch zwei weitere Umsehalteinrichtungen (2UG0, 2UGK) ebenfalls nur bei negativer Logik anschaltbares Überwachungsglied (U7) vorgesehen ist, wobei die Ausgangsinformationen des dritten Festwertspeichers (FR1K) jeweils über ein Verzögerungsglied (VGK) geführt sind, das die Ausgangsinformationen ebenfalls um einen Verarbeitungsschritt verzögert und potentialmäßig invertiert, und daß die Umsehalteinrichtungen (1UGO, 1UGK bzw. 2UG0, 2UGK) jeweils bei positiver Logik (PL) dem zugeordneten Überwachungsglied (U6 bzw. U7) die Signalspannungen der beiden Schaltvariablen(NULL, EINS) zuführen.

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Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet , daß die beiden Umschalteinrichtungen (1UGO, 1UGK bzw. 2UG0, 2UGK) für den gesteuerten Vergleich bei Unterscheidung zwischen negativer und positiver Logik (NL, PL) aus je einem Mehrheitsentscheidungsglied (MGO, MGK) mit drei Eingängen (1MG0, 2MG0, 3MG0 bzw. 1MGK, 2MGK, 3MGK) bestehen, von denen der dritte Eingang (3MG0 bzw. 3MGK) als Inforraationseingang dient, der zweite Eingang (2MG0) des einen Mehrheitsentscheidungsgliedes (MGO) auf konstant tiefem Potential und der zweite Eingang (2MGK) des anderen Mehrheitsentscheidungsgliedes (MGK) auf konstant hohem Potential liegt und der erste Eingang (1MG0) des einen Mehrheitsentscheidungsgliedes (MGO) die Signalspannung der Schaltvariablen NULL bzw. der erste Eingang (1MGK) des anderen Mehrheitsentscheidungsgliedes (MGK) die Signalspannung der Schaltvariablen EINS erhält (Fig. 12).

Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet , daß das Verzögerungsglied (VGO in Fig. 9, VGK in Fig. 10, VG in Fig. 11) aus einem Master-Slave-Speicherglied mit zwei Eingängen (E10, E20) und einem Ausgang (AG) besteht, das der booleschen Gleichung AGt1 = E10 · E20 + AGto .(E10 + E20) für durch die rechteckförmigen Signalspannungen dargestellten Schaltvariablen genügt, wobei die beiden Eingänge (E10, E20) miteinander verbunden als Informationseingang (IG) dienen (Fig. 11).

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