DE2547597A1

DE2547597A1 - Verfahren und vorrichtung zur verarbeitung von digitalwoertern

Info

Publication number: DE2547597A1
Application number: DE19752547597
Authority: DE
Inventors: Donald Lars Duttweiler; David Gavin Messerschmitt
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1974-10-25
Filing date: 1975-10-24
Publication date: 1976-05-06
Also published as: FR2290095B1; US3945002A; JPS5165867A; JPS614221B2; GB1511546A; DE2547597C2; FR2290095A1; NL7512492A; SE7511675L; CA1009763A

Description

BLUMBACH · WESER . BERGEN · KRAMER ZWIRNER . HIRSCH

PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN

Postadresse München: Paientconsult 8 München 60 Radeckeslraöe 43 Telefon (089) 883603/883604 Telex 05-212313 Postadresse Wiesbaden: Patentconsult 62 Wiesbaden Sonnenberger Straße 43 Telefon (06121) 562943/561998 Telex 04-186237

Western Electric Company Inc. Duttweiler, D. L. 1-1

New York, N. Y. 10007, USA

Verfahren und Vorrichtung zur Verarbeitung von Digitalwörtern

Die Erfindung betrifft ein Verfahren zur Verarbeitung von Digitalwörtern mit den Verfahrensschritten: identifizieren eines Maximalwertes in einer Gruppe von Ein gangs-Digitalwörtern, verarbeiten jedes Wortes in der Gruppe in Abhängigkeit von dem Maximalwert unter Erzeugung verarbeiteter Wörter mit weniger Bits als die entsprechenden Eingangswörter, sowie Vorrichtungen zur Durchführung des Verfahrens.

Es sind bereits viele digitale Kompressoren zur Verwendung in Verbindung mit einheitlich codierten Analogsignalen entwickelt worden. Als typisches Beispiel wird auf den in der US-Patentschrift 3 789 392 (29. Januar 1974) beschriebenen digitalen Kompressor

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verwiesen. In diesem Kompressoren wird ein einheitlich codiertes Digitalwort vor seiner Übertragung in seiner Länge dadurch verkleinert, daß die Anzahl der digitalen Nullen, die dem anfänglichen. Vorzeichenbit folgen, in ein Codewort mit 3 Bits umgesetzt wird. Diesem Codewort mit drei Bits folgt dann eine vorbestimmte Anzahl von Bits, die den anfänglichen digitalen Nullen folgen. Im Fall von Digitalwörtern mit großem Wert werden viele der niedrigerstelligen Bits einfach weggelassen.

Das in der oben genannten USA-Paterischrift beschriebene Digitalformat ähnelt dem Digitalformat, das von Codierern in den sogenannten D2- und D3-Kanalbänken im Beil-System erzeugt werden, die Analogsignale in einen nicht einheitlich codierten Bit-Strom umwandeln. Bei der Codierung der Analogsignale quantisieren diese Kanalbänke die Signale ungleichmäßig, um das Signal-Rauschverhältnis der schwachen Signale auf Kosten einer groben Quantisierung der starken Analogsignale zu verbessern. Die dabei benutzte nichteinheitliche Codierung ist in der Fachwelt als -Ge setz-Codierung bekannt. Bei der in den D2- und D3-Kanalbänken des Beil-Systems verwendeten nicht gleichmäßigen Codierung mit = 255 wird jede Analogabtastung in einen Binär-Code mit 8 Bits umgewandelt. Das Anfangsbit des Digitalwortes stellt das Vorzeichen- oder Polaritätsbit

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der Analogabtastung dar, und die Grobamplitude der Analogabtastung wird durch die 3 dem Vorzeichenbit folgenden Bits angegeben, wobei jeder Wert dieses Wortes mit 3 Bits eine von 8 Amplitudenbereichen angibt, die als Segmente oder Abschnitte bekannt sind. Die Breite dieser Abschnitte verdoppelt sich, wenn die Amplitude des Signals größer wird. Schließlich stellen die restlichen 4 Bits eines von 16 Intervallen gleicher Länge dar, die in jedem der Segmente vorhanden sind.

Eine andere Art für eine Bitfrequenz-Herabsetzung bei einheitlich codierten Analogabtastungen ist als nahezu augenblickliche Digital-Kompandierung oder als Block-Kompandierung bekannt. Diese Technik einer nahezu augenblicklichen Kompandierung ist beschrieben in einem Aufsatz von M. G. Croll, M. E. B. Moffat und D. V Osborne "Nearly Instantaneous Digital Compandor for Transmitting Six Sound-Programme Signals in a 2, 048 Mbit/s Multiplex" , in der Zeitschrift Electronics Letters, 12. JuIi 1973, Band 9, Nr. 14, Seiten 298 - 300 und in einem Aufsatz "Progress in PCM and Delta Modulation: Block- Companded Coding of Speech Signals¹,' A. Croisier, IBM France Center d^J Etudes et Recherches, 06610 La Guade, Frankreich, aufgrund eines Vertrages auf dem Internationalen Seminar in Zürich 1974 vom 12. - 15. März 1974,

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betreffend Digital-Kommunikationen.

Bei der Technik einer nahezu augenblicklichen Kompandierung werden die einheitlich codierten Abtastwerte in Blöcken mit einer vorbestimmten Anzahl von Abtastwerten verarbeitet. Die vorbestimmte Anzahl von codierten Abtastwerten in jedem Block wird in einer digitalen Verzögerungseinrichtung gespeichert, während der größte Abtastwert für den Block ermittelt wird. Dieser größte Abtastwert wird dann zur Verarbeitung der in der Verzögerungseinrichtung gespeicherten Digitalwörter benutzt. Die Position der höchststelligen 1 im größten Abtastwert wird durch ein Maßstabsfaktor-Wort dargestellt, und dieses Wort wird dann bei der Informationsübertragung zu einer Empfangsstelle den verarbeiteten Digitalwörtern multiplext.

Bei dem nahezu augenblicklichen Kompander, der in dem vorgenannten Aufsatz von M. G. Croll et al beschrieben wird, bestimmt man den Spitzenwert in einem Block von Digitalwörtern durch Suchen nach der höchststelligen digitalen 1 in dem Block von Digitalwörtern. Die Position dieser höchststelligen digitalen 1 wird dann vom Verarbeiter zur Bestimmung des höchststelligen

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Bit eines Wortes fester Länge benutzt, das für jedes der Digitalwörter in dem Block übertragen werden muß. Bei der in dem oben genannten Aufsatz von A. Croisier beschriebenen Blockverarbeitung wird eine ähnliche Technik der Bitfrequenz-Verringerung angewendet in Verbindung mit einem zusätzlichen Merkmal hinsichtlich der Bestimmung des Maximalwertes der Differenzen zwischen aufeinanderfolgenden Abtastwerten, wenn eine differentielle Pulscodemodulati ons- Codierung (DPCM) in Betracht gezogen wird. Bei beiden bekannten Block-Verarbeitern sind am Eingang einheitlich codierte analoge Abtastwerte vorhanden.

Der Erfindung liegt die Aufgabe zugrunde, die Anzahl von Bits zu verringern, die zur Darstellung nicht-einheitlich codierter Digitalwörter übertragen werden müssen.

Zur Lösung der Aufgabe geht die Erfindung aus von einem Verfahren der eingangs genannten Art und ist dadurch gekennzeichnet, daß die Eingangsdigitalwörter je Segmentbits, die einen Bereich darstellen, und Intervallbits enthalten, die einen Wert innerhalb des Bereiches darstellen, daß der identifizierte Maximalwert der Maximalwert der Segmentbits der Gruppe ist, und daß die Verarbeitung von der Differenz zwischen dem Maximalwert der

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Segmentbits der Gruppe und dem Segmentbit des jeweiligen Wortes abhängt.

Eine Vorrichtung zur Durchführung des Verfahrens sowie Weiterbildungen der Erfindung sind Gegenstand der weiteren Patentansprüche.

Bei einem bevorzugten Ausführungsbeispiel der Erfindung wird eine vorbestimmte Anzahl von nicht-einheitlich codierten Wörtern in einer digitalen Verzögerungseinrichtung gespeichert, während ein in diesem Block vorhandener maximaler Segmentwert bestimmt und zur Verwendung bei der Verarbeitung jedes Digitalwortes in dem Block gespeichert wird. Die niedrigststelligen oder Intervall-Bits für jedes gespeicherte Digitalwert werden in ein Schieberegister zusammen mit einem Bit eingegeben, dessen Wert durch die entsprechenden Segmentbits für dieses Digitalwort bestimmt wird. Der Registerinhalt wird dann unter Erzeugung eines verarbeiteten Digitalwortes um einen Betrag verschoben, der von der Differenz zwischen dem gespeicherten maximalen Segmentwert und dem durch die Segmentbits dargestellten Segmentwert abhängt. Der maximale Segmentwert wird dann zusammen mit den verarbeiteten Digitalwörtern des Blocks zur Übertragung

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zu einem weiteren Verarbeiter in einer Empfangs stelle multi plext. Empfangs seitlich wird dann der nach dem Demultiplexen erzeugte maximale Segmentwert zur Rekonstruktion von Digitalwörtern benutzt, die die gleiche Anzahl von Bits und das gleiche Codierformat wie die Wörter am Eingang des sendeseitigen digitalen Verarbeiters haben.

Nachfolgend soll anhand der Zeichnungen das bevorzxigte Ausführungsbeispiel der Erfindung beschrieben werden. Es zeigen:

FIG. 1 das Blockschaltbild eines sendeseitigen digitalen Verarbeiters nach der Erfindung;

FIG. 2 das Blockschaltbild eines empfangsseitigen digitalen Verarbeiters nach der Erfindung;

FIG. 3 Spannungskurven, die von Taktschaltungen im sendeseitigen und empfangsseitigen Verarbeiter gemäß Fig. 1 und 2 erzeugt werden;

FIG. 4 eine Tabelle mit Digitalwerten zur Erläuterung der Arbeitsweise des erfindungsgemäßen Ausführungsbeispiels.

Die im Rahmen der Erfindung verwendete Technik zur Verringerung der für die Übertragung von nicht-einheitlich codierten

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Digitalwörtern erforderlichen Bitfrequenz ist in Fig. 4 dargestellt. Bei dem Ausführungsbeispiel der Erfindung wird ein Digitalwort mit 8 Bits, das vorher entsprechend einem -Gesetz codiert worden ist, zwecks Übertragung zu einer Empfangs st eile in ein Digitalwort mit 6 Bits umgesetzt. Bei dem zu beschreibenden Ausführungsbeispiel sind 8 Digitalwörter in jedem Block von Digitalwörtern vorhanden, die verarbeitet werden. Entsprechend der zweiten Spalte in Fig. 4 enthält jedes Digitalwort am Eingang des sendeseitigen Verarbeiters als Anfangsbit ein Vorzeichenbit S, gefolgt von drei Bits, die das Codiersegment bezeichnen, zu dem der Abtastwert gehört, sowie gefolgt von vier Bits, die eines der 16 Intervalle darstellen, in die jedes Segment unterteilt ist. Bei drei Bits zur Darstellung des Segments sind 8 Segmentwerte möglich.

In Fig. 4 sind nur die Segmentwerte anhand ihrer richtigen Digitalwerte dargestellt. Das Vorzeichenbit wird mit dem Buchstaben S bezeichnet und die vier Bits, die dem Intervall innerhalb des Segments entsprechen, werden durch die Buchstaben WXYZ angegeben. Diese Buchstaben können eine Binärdarstellung irgendeines von 16 Digitalwerten entsprechend den 16 Intervallen in

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einem Segment annehmen. Die Codierung für jedes spezielle Digitalwort mit 8 Bits hängt vom Wert des maximalen Segments innerhalb des Blockes von Digitalwörtern ab. Um den verarbeitenten Digitalcode für irgendein Digitalwort mit 8 Bits am Eingang des Verarbeiters bestimmen zu können, muß man zunächst das maximale Segment innerhalb des Blockes von Digitalwörtern kennen und dann diejenige Zeile in Fig. 4 für diesen maximalen Segmentwert feststellen, welcher außerdem den durch die drei, dem Vorzeichenbit folgenden Bits des Digitalwortes mit 8 Bit angegebenen Segmentwert enthält. Die dritte Spalte in Fig. 4 gibt den Digitalcode mit 6 Bit an, der aufgrund des in der 2. Spalte dargestellten Digitalwortes erzeugt wird. Die 4. Spalte in Fig. 4 zeigt schließlich das Digitalwort mit 8 Bits, das empfangsseitig wieder hagestellt wird, nachdem das Digitalwort mit 6 Bits gemäß Spalte 3 über einen Übertragungskanal zusammen mit den maximalen Segmentbits übertragen worden ist.

Wenn das gerade verarbeitete Digitalwort einen Segmentwert gleich dem maximalen Segmentwert innerhalb eines Blockes von Digitalwörtern besitzt, so werden die drei Bits, die den Segmentwert angeben, einfach durch eine digitale 1 ersetzt (außer, wenn

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das Segment des Eingangsdigitalwortes 000 lautet), und die Bits WXYZ, die das Intervall darstellen, werden ohne Änderung übertragen. Für irgendein Digitalwort mit einem Segmentwert kleiner als der maximale Segmentwert innerhalb des Blockes von Digitalwörtern wird die digitale 1 um eine Anzahl von Ziffernstellen nach rechts verschoben, die durch die Differenz zwischen den beiden Segmentwerten bestimmt ist. (Wenn der Segmentwert des Eingangsdigitalwortes 000 ist, so nimmt eine digitale 0 die Stelle der digitalen 1 ein.) Die Ziffernstellen zwischen dem Vorzeichenbit und der digitalen 1 werden mit digitalen 0-Werten aufgefüllt, und die Bits WXYZ werden außer Betracht gelassen, beginnen mit dem niedriststelligen Bit und der Zahl nach gleich der Anzahl von eingefügten digitalen 0-Werten. In dem außerordentlich unwahrscheinlichen Fall, in dem sowohl ein maximaler Segmentwert gleich einem der höheren Stufen- und Abtastwerte entsprechend den niedrigeren Segmentwerten innerhalb des gleichen Blockes von Digitalwörtern vorhanden sind, besitzen die niedrigeren Segmentwörter alle die gleichen digitalen Darstellungen. Im Ergebnis bewirkt die vorliegende Technik bei der Verarbeitung vorher nicht-einheitlich codierter Wörter, daß die Digitalwörter innerhalb jedes Blockes von Digitalwörtern in einer Form

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quantisiert werden, in der die Quantisierungsschritte einheitlichen Abstand haben und durch die Intervalle in dem maximalen Segmentwert bestimmt werden und gleich diesen Intervallen sind. Eine Ausnahme ergibt sich bei dem Segment 000, bei dem die Schrittgröße nur halb so groß ist.

Eine Schaltungsanordnung entsprechend der Erfindung zur Durchführung des neuen Verfahrens der Bitfrequenzverringerung nach Fig. 4 ist als Blockschaltbild in Fig. 1 dargestellt. Jedes Eingangsdigitalwort mit 8 Bits kommt parallel auf den Eingangsleitungen 101 bis 108 an. Das Vorzeichenbit S erscheint auf der Leitung 101. Die drei Bits, die dem Segmentwert entsprechen, sind in Fig. 1 durch die Buchstaben A, B und C angegeben und erscheinen auf den Leitungen 102, 103, 104. Der Buchstabe A gJ^Tv* das höchststellige Bit und Ca das niedrigststellige Bit des Segmentwertes an. Die vier Bits, die einen der 16 Intervalle innerhalb des jeweiligen Segmentes angeben, sind durch die Buchstaben W, X, Y und Z dargestellt und erscheinen parallel auf den Eingangsleitungen 105, 106, 107, 108.

Alle Bauteile in Fig. 1 sind an einen Taktgeber 180 angeschlossen, der an seinen verschiedenen Ausgängen Rechteckspannungen der

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in Fig. 3 gezeigten Art liefert. Eine wichtige Rechteckspannung wird auf der Leitung 181 am Ausgang des Talctgebers 180 geliefert und ist in Fig. 1 und in Fig. 3 mit Cl bezeichnet. Im Taktgeber 180 wird die Rechteckspannung Cl durch Sechs heruntergeteilt, so daß sich die Rechteckspannung auf der Leitung 182 ergibt, die auch in Fig. 3 mit C2 bezeichnet ist. Die positiv gerichteten Flanken der Rechteckschwingung C2 treten mit einer Frequenz auf, die gleich der Frequenz ist, mit der Digitalwörter mit 8 Bits parallel auf den Eingangsleitungen 101 bis 108 erscheinen. Der Taktgeber 180 teilt darüberhinaus die Rechteckspannung C2 durch Acht, um eine Rechteckschwingung auf der Leitung 183 zu liefern, die in Fig. 3 als Rechteckschwingung C3 dargestellt ist. Positiv gerichtete Flanken der Schwingung C3 treten mit der Blockfrequenz auf, wobei jeder Block 8 Digitalwörter enthält.

Die Bits auf den Eingangsleitungen 101 bis 108 werden je einem Eingangsanschluß eines von einer Gruppe von Schieberegistern 111 bis 118 zugeführt. Über die Leitung 182 wird die Taktimpulsschwingung C2 an die Schiebeeingänge der Register 111 bis 118 gegeben. Jede positiv gerichtete Flanke des Takts C2 bewirkt

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dann, daß die Bits auf den Eingangsleitungen 101 bis 108 in die Zellen der Schieberegister 111 bis 118 eingeführt werden. Die Schieberegister 112 bis 118 besitzen jeweils 9 Zellen, so daß innerhalb der Register ein vollständiger Block von 8 Eingangswörtern zuzüglich eines Wortes in den Ausgangszellen gespeichert werden kann, das von den noch zu beschreibenden Schaltungen bearbeitet wird. Das Schieberegister 111, das das Vorzeichenbit aufnimmt, weist eine zusätzliche Zelle (d. h., insgesamt 10 Zellen) auf, um eine Verzögerung zu berücksichtigen, die durch die übrigen Verarbeitungsschaltungen bei den anderen Bits eingeführt wird.

Die Bits A, B und C, die den Segmentwert eines digitalen Wortes darstellen, werden über'die Leitungen 102, 103 und 104 den Eingängen einer 3-Bit-Verriegelungsschaltung 121 und einer Vergleichsschaltung 122 zugeführt. Die Verriegelungsschaltung 121 nimmt die drei Bits auf den Leitungen 102, 103 und 104 nur auf, wenn an ihrem Steuereingang 123 ein Erregungsimpuls vorhanden ist. Der Steuereingang 123 wird nur dann erregt, wenn einer der Eingänge eines ODER-Gatters 124 erregt ist. Einem Eingang des ODER-Gatters 124 wird die Rechteckschwingung C3 auf der Leitung 183 vom Taktgeber 180 zugeführt.

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Im Ergebnis werden die Bits A, B, C des ersten Digitalwortes in einem Block von Digitalwörtern in die Verriegelungsschaltung 121 eingegeben. Der 2. Eingang des ODER-Gatters 124 wird vom Ausgang eines UND-Gatters 125 erregt, das wiederum bei Vorhandensein eines Impulses in der Rechteckschwingung C2 betätigt wird, aber nur dann, wenn die Bits A, B, C auf den Eingangsleitungen 102, 103, 104 einen Wert darstellen, der größer ist als die Bits, die im Augenblick innerhalb der 3-Bit-Verriegelungsschaltung 121 gespeichert sind. Wenn also die Bits A, B, C des 2. Digitalwortes in einem Block mit Digitalwörtern einen Segmentwert darstellen^ der größer ist als der Segmentwert des ersten Digitalwortes, erregt die Vergleichsschaltung 122 einen Eingang des UND-Gatters 125 und bei Vorhandensein eines Impulses in der Rechteckschwingung C2 wird dieser größere Segmentwert in die 3-Bit-Verriegelungsschaltung 121 eingegeben. Wenn andererseits der Segmentwert für ein Digitalwort auf den Leitungen 102, 103, 104 kleiner ist als die in der Verriegelungsschaltung 121 gespeicherten drei Bits erzeugt die Vergleichsschaltung 122 kein Erregungssignal an dem einen Eingang des UND-Gatters 125, so daß der positiv gerichtete Impuls in der Rechteckschwingung C2 nicht in der

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Lage ist, das Eingangssignal in die Verriegelungsschaltung 121 einzugeben.

Auf diese Weise bewirken die Vergleichsschaltung 122, das UND-Gatter 125 und das ODER-Gatter 124, daß in Abhängigkeit von den Rechteckschwingungen C2 und C3 der maximale Segmentwert innerhalb eines Blockes von Digitalwörtern ausgewählt und in der 3-Bit-Verriegelungsschaltung 121 gespeichert wird. Am Anfang eines neuen Blockes von Digitalwörtern, der durch das Auftreten eines positiv gerichteten Impulses in der Rechteckschwingung C3 markiert wird, erregt dieser positiv gerichtete Impuls auf der Leitung 183 den Einspeichereingang (load input) einer zweiten 3-Bit-Verriegelungsschaltung 126, deren Eingänge mit den Ausgängen der Verriegelungsschaltung 121 verbunden sind. Im Ergebnis wird der in der Verriegelungsschaltung 121 gespeicherte maximale Segmentwert in den Speicher der 3-Bit-Verriegelungsschaltung 126 zum gleichen Zeitpunkt übertragen, zu dem das erste Digitalwort des Blockes, das diesem maximalen Segmentwert entspricht, am Ausgang der Schieberegister 111 bis 118 vorhanden ist.

Die drei Bits, die in der Verriegelungsschaltung 126 gespeichert

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sind und den maximalen Segmentwert für den Block von Digitalwörtern darstellen, die am Ausgang der Schieberegister 111 bis 118 erscheinen, werden als Bits M2, Ml und MO auf den Leitungen 130, 131 und 132 bezeichnet, wobei M2 das höchststellige Bit ist. Diese Bits werden über Leitungen 130, 131 und 132 den Eingängen eines 3-Bit-Rückwärtszählers 133 und den Eingängen einer Digital-Multiplexer-Schaltung 190 zugeführt.

Die Rechteckschwingung C2 auf der Leitung 182 wird dem Einspeichereingang des 3-Bit-Rückwärtszählers 133 zugeführt. Wenn ein positiver Impuls der Rechteckschwingung C2 am Einspeichereingang liegt, bewirkt eine positiv gerichtete Flanke der Rechteckschwingung Cl auf der Leitung 181 am Takteingang des Zählers 133, daß die Bits auf den Leitungen 130,131 und 132 in den 3-Bit-Rückwärtszähler 133 eingeführt werden. Wie oben erläutert, wird die Rechteckschwingung C2 in den Taktgeber 180 durch Rückwärts zählen der Rechteckschwingung Cl abgeleitet. Aufgrund einer kleinen Verzögerung in diesen T eiler schaltungen treten die Flanken in der Rechteckschwingung C2 immer nach der positiv gerichteten Flanke in der Rechteckschwingung Cl auf. Ina Ergebnis tritt die positiv gerichtete Flanke in der Rechteckschwingung Cl, die den positiven Impuls der Rechteckschwingung

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C2 beendet, während eines Zeitpunktes auf, zudem die Rechteckschwingung C2 eine positive Spannung an den Einspeichereingang des 3-Bit-Rückwärtszählers 133 anlegt. Demgemäß sind fünf der sechs positiv gerichteten Planken in der Rechteckschwingung Cl während des Intervalls zwischen positiven Impulsen in derRechteckschwingung C2 vorhanden.

Mit dem Erscheinen jeder positiven Flanke in der Rechteckschwingung C2 tritt ein neues Digitalwort am Ausgang der Schieberegister 112 bis 118 auf den Leitungen 141 bis 148 auf. Das Vorzeichenbit am Ausgang des Schieberegisters 111 wird über die Leitung 141 zu einem Eingang des digitalen Multiplexers 190 geführt, um auf die nachfolgend beschriebene Weise verarbeitet zu werden. Die Segmentbits auf den Leitungen 142, 143 und 144 werden je sowohl einem Eingang eines ODER-Gatters 149 als auch einem Sperreingang eines der UND-Gatter 152, 153 und 154 zugeführt. Die Bits am Ausgang der Schieberegister 115 bis 118, die das Intervall darstellen, werden über Leitungen 145 bis 148 dsn letzten vier Zellen eines 5-Bit-Schieberegisters 160 zugeführt, wobei das Bit Z auf der Leitung 148 in die letzte Zelle gegeben wird.

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Die erste oder Anfangszelle des 5-Bit-Schieberegisters 160 ist über eine Leitung 159 so geschaltet, daß sie den am Ausgang des ODER-Gatters 149 erzeugten logischen Zustand übernimmt. Wenn eine digitale 1 an einem oder mehreren Ausgängen der Schieberegister 112, 113 und 114 vorhanden ist, gibt das ODER-Gatter 149 eine logische 1 an den Eingang der ersten Zelle im 5-Bit-Schieberegister 160. Wenn andererseits die 3 Bits auf den Leitungen 142, 143 und 144 alle logische O-Werte sind, dann überträgt das ODER-Gatter 149 eine logische 0 an den Eingang der ersten Zelle des Schieberegisters 160. Bei Anliegen eines positiven Impulses der Rechteckschwingung C2 am Einspeichereingang des Schieberegisters 160 bewirkt eine positiv gerichtete Flanke in der Rechteckschwingung Cl am Takteingang dieses Schieberegisters, daß die Digitalwerte auf den Leitungen 159, 145, 146, 147 und 148 in die Zellen des 5-Bit-Schieberegisters 160 eingeführt werden.

Der Ausgang eines UND-Gatters 157 ist über eine Leitung 134 sowohl mit dem Betätigungseingang des 3-Bit-Rückwärtszählers 133 als auch mit dem Betätigungseingang des 5-Bit-Schieberegisters 160 verbunden. Wie oben angegeben, liegen die Taktimpulse

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der Rechteckschwingung Cl an den Takteingängen des Rückwärtszählers und des Schieberegisters. Wenn das UND-Gatter 157 an seinen beiden Eingängen erregt wird, wodurch beide Betätigungseingänge erregt werden, bewirkt jede positiv gerichtete Flanke in der Rechteckschwingung Cl, daß der 3-Bit-Rückwärtszähler 133 seinen Zählwert um 1 verringert und daß außerdem jedes Bit im Schieberegister 160 um eine Zelle nach rechts verschoben wird. Der Einspeichereingang sowohl des Rückwärts Zählers als auch des Schieberegisters geht dem entsprechenden Betätigungseingang vor, so daß das Rückwärts zählen und das Verschieben nur stattfindet, wenn die Einspeichereingänge nicht durch positive Impulse der Rechteckschwingung C2 erregt sind. Wenn das Digitalwort im Schieberegister 160 um eine Zelle nach rechts geschoben wird, wird eine logische 0 auf der Leitung 158 an einem Eingang des Schieberegisters 160 in die erste Zelle des Registers eingeführt. Kurz gesagt, verschieben die positiv gerichteten Flanken in der Rechteckschwingung Cl die Bits im Schieberegister 160 um einen Betrag, der von der Differenz zwischen dem maximalen Segmentwert, der zu Anfang im 3-Bit-Rückwärtszähler 133 gespeichert ist, und dem Segmentwert abhängt, der durch das zu verarbeitende Digitalwort auf den Leitungen 142, 143 und 144 dargestellt wird.

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Ein Eingang des UND-Gatters 157 ist mit dem Ausgang eines ODER-Gatters 155 verbunden, an dessen Eingängen wiederum die beiden höchststelligen Bits im Rückwärtszähler 133 liegen. Der zweite Eingang des UND-Gatters 157 ist mit dem Ausgang eines ODER-Gatters 156 verbunden, dessen Eingänge mit den Ausgängen von Gattern 152, 153 und 154 gekoppelt sind. Wie oben angegeben, sind die Sperreingänge der UND-Gatter 152, 153 und 154 so verbunden, daß sie die Segmentbits auf den Leitungen 142, 143 bzw. 144 aufnehmen. Die zweiten Eingänge dieser UND-Gatter 152, 153 und 154 nehmen die Ausgangsbits des Rückwärtszählers 133 auf, wobei jedes Gatter mit einem Ausgang des Zählers 133 verbunden ist, der der gleichen Bitposition entspricht, die dem Gatter an seinem Sperreingang über eine der Leitungen 142, 143 und 144 angeboten wird. Bei dieser Schaltung der UND-Gatter 152, 153 und 154 wird ein Erregungssignal einem der Eingänge des ODER-Gatters 156 zugeführt, so lange das Digitalwort im Rückwärts zähler 133 größer ist als das Digitalwort am Ausgang der Schieberegister 112, 113 und 114. Wenn die beiden Wörter identisch sind, wird dem ODER-Gatter 156 kein Erregungssignal zugeführt, so daß das UND-Gatter 157 den Betätigungseingang des Schieberegisters 160 nicht erregen kann.

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Andererseits schaltet das ODER-Gatter 155 sein Erregungssignal für das UND-Gatter 157 ab, wenn entweder eine 001 oder eine 000 im Rückwärts zähler 133 vorhanden ist. Zusammengefaßt verschieben die positiv gerichteten Flanken in der Rechteckschwingung Cl das Digitalwort im Schieberegister 160, bis entweder der Segmentwert auf den Leitungen 142, 143 und 144 gleich dem vom Rückwärtszähler 133 erzeugten Digitalwert ist oder bis keine digitale 1 mehr in den beiden höchststelligen Bitpositionen am Ausgang des 3-Bit-Rück\värtszählers 133 vorhanden ist. Auf diese Weise werden die 3 Bits, die den Segmentwert in einem Digitalwort mit 8 Bits darstellen, durch die in Spalte 3 in Fig. 4 dargestellten logischen 1- und 0-Werte ersetzt, und die Bits WXYZ, die das Intervall darstellen, werden mit einer solchen Anzahl fallen gelassen, daß eine Anpassung an die zusätzlichen 0-Werte vorhanden ist, die hinzugefügt werden müssen.

Das Digitalwort im Schieberegister 160 wird über Leitungen 161 bis 165 dem Digital-Multiplexer 190 zugeführt. Jedes dieser Digitalwörter wird natürlich von einem Vorzeichenbit auf der Leitung 141 begleitet, das bei der sendeseitigen Verarbeitung unverändert bleibt. Das Vorzeichenbit auf der Leitung 141 entspricht

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den Digitalbits auf den Leitungen 161 bis 165, obwohl die Verarbeitung durch den Rückwärtszähler und das Register eine C2-Periode gedauert hat, da das Vorzeichenbit durch eine zusätzliche Zelle im Schieberegister 111 verzögert wird.

Der Digital-Multiplexer 190 erhält ebenfalls eine Rechteck-Taktimpuls schwingung vom Taktgeber 180 über eine Leitung 184. Unter Verwendung dieser Taktimpulse auf der Leitung 184 leitet der Digital-Multiplexer 190 die Bitfrequenz ab, die bei der Übertragung über den Kanal 200 benutzt wird. Außerdem werden auf bekannte Weise im Multiplexer 190 den Rechteckschwingungen C2 und C3 entsprechende Rechteckschwingungen abgeleitet, um festzustellen, wann die maximalen Segmentbits auf den Leitungen 130, 131 und 132 und die Bits auf den Leitungen 141 und 161 bis 165 abgetastet werden müssen. Die Maximalsegmentbifs werden vom Digital-Multiplexer 190 zum Übertragungskanal 200 gegeben, nachdem ein Rahmenbildungs- oder Synchronisationscodewort ausgesendet worden ist, um anzuzeigen, daß ein neuer Block von Abtastwerten begonnen hat. Den Maximalsegmentbits folgen dann die verarbeiteten Digitalwörter des Blockes von Abtastwerten, die durch die Digitalwerte auf den Leitungen 141 und 161 bis 165

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dargestellt werden.

Nach Übertragung der verarbeiteten Digitalwörter über den Kanal 200 werden sie empfangsseitig durch den digitalen Demultiplexer 290 in Fig. 2 demultiplext. Die Maximalsegmentbits M2, Ml und MO entsprechen denjenigen Bits, welche in der 3-Bit-Verriegelungsschaltung 126 gespeichert waren, werden zu Beginn jedes Blockes vom digitalen Demultiplexer 290 auf den Leitungen 232, 231 und 230 (Fig. 2) geliefert. Die vom sendeseitigen Verarbeiter während jedes Blockes erzeugten Digitalwörter werden nacheinander vom Demultiplexer 200 in Parallelform auf den Leitungen 261 bis 165 geliefert. Darüberhinaus steuert der Demultiplexer 290 einen Taktgeber 280 entsprechend der Bit-Frequenz auf dem Übertragungskanal 200 derart, daß der Taktgeber Rechteckschwingungen auf den Leitungen 281, 282 und 283 erzeugt, die den vorher im sendeseitigen Verarbeiter gemäß Fig. 1 erzeugten Rechteckschwingungen Cl, C2 bzw. C3 entsprechen. Diese vom Taktgeber 281 in Fig. 2 erzeugten Schwingungsformen werden ebenfalls durch die Spannungskurven gemäß Fig. 3 dargestellt.

Am Anfang jedes Blockes verarbeiteter Digitalwörter erregt die positiv gerichtete Flanke in der Rechteckschwingung C3 den

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Einspeichereingang einer 3-Bit-Verriegelungsschaltung 226, wodurch das Maximalsegmentwort auf den Leitungen 230, 231 und 232 in die Verriegelungs schaltung eingeführt wird. Die Bits des verarbeiteten Digitalwortes werden über die Leitungen 261 bis 265 zu den ersten fünf Zellen eines 6-Bit-Sehieberegisters 260 übertragen. Der 6. Zelle des Schieberegisters 260 wird über die Leitung 273 eine Spannung zugeführt, die einer logischen 1 entspricht. Wenn der positive Impuls der Rechteck schwingung C2 am Betätigungseingang des Schieberegisters 260 ansteht, bewirkt eine positiv gerichtete Flanke in der Rechteckschwingung Cl, die an den Takteingang des Schieberegisters 260 angeschaltet ist, daß das verarbeitete Digitalwort auf den Leitungen 261 bis 265 und die logische 1 auf der Leitung 273 in das Schieberegister eingespeichert werden. Auf ähnliche Weise erregt der positive Impuls in der Rechteckschwingung C2 den Einspeichereingang eines 3-Bit-Rückwärtszählers 233, und eine positiv gerichtete Flanke in der Rechteckschwingung Cl, die an den Takteingang dieses Rückwärtszählers angekoppelt ist, bewirkt die Eingabe des Maximalsegmentwortes aus der 3-Bit-Verriegelungs schaltung 226 in den Rückwärtszähler 233.

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Ein UND-Gatter 271 ist mit seinem Ausgang an den Betätigungseingang des 3-Bit-Rückwärtszählers 233 und an den Betätigungseingang des 6-Bit-Schieberegisters 260 angeschaltet. Wenn das UND-Gatter 271 erregt ist, und dann ein Erregungssignal an die beiden Betätigungseingänge liefert, bewirkt jede positiv gerichtete Flanke in der Rechteckschwingung Cl am Takteingang des Rückwärtszählers 233, daß das in diesen Zähler gespeicherte Digitalwort in seinem Wert um 1 verringert wird, und jede positiv gerichtete Flanke in der Rechteckschwingung Cl am Takteingang des Schieberegisters 260 führt dazu, daß die in diesem Register gespeicherten Bits um eine Position nach links geschoben werden. Bei dieser Linksverschiebung wird der letzten Zelle auf der rechten Seite über die Leitung 258 eine digitale 0 zugeführt. Wie im Falle des sendeseitigen Verarbeiters gemäß Fig. 1 haben die Einspeichereingänge des Zählers 233 und des Schieberegisters 260 Vorrang gegenüber den entsprechenden Betätigungseingängen, so daß die Rückwärts zählung und der Schiebevorgang nur dann stattfindet, wenn die Einspeichereingänge nicht erregt werden.

Ein Eingang des UND-Gatters 271 ist mit dem Ausgang eines ODER-Gatters 255 verbunden, dessen beide Eingänge mit den beiden

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höchststelligen Bit-Positionen des 3-Bit-Rückwärtszählers 233 verbunden sind. Außerdem ist ein Sperreingang des UND-Gatters 271 an die erste oder am weitesten links stehende Zelle des 6-Bit-Schieberegisters 260 angeschaltet. Zwischen den positiven Impulsen der Rechteckschwingung C2 auf der Leitung 282 treten 5 positiv gerichtete Flanken in der Rechteckschwingung Cl auf der Leitung 281 auf. Wie oben angegeben, betätigen diese 5 positiv gerichteten Flanken der Rechteckschwingung Cl den Rückwärtszähler 233 und das Schieberegister 260 nur dann, wenn das UND-Gatter 271 erregt ist. Dieses Gatter ist wiederum nur dann erregt, wenn eine logische 1 in einer der oder beiden höchststelligen Bit-Positionen des Zählers 233 vorhanden ist und wenn eine logische 0 sich in der ersten oder am weitesten links stehenden Zelle des Registers 260 befindet. Das UND-Gatter 271 bleibt erregt, bis eine digitale 0 in beiden höchststelligen Bits des Rückwärtszählers 233 vorhanden ist oder eine digitale 1 sich in der ersten oder am weitesten links stehenden Zelle des Schieberegisters 260 befindet. In denjenigen Fällen, in welchen der Maximalsegmentwert des Blocks groß und der Segmentwert des verarbeiteten Wortes klein ist, können alle fünf positiv gerichteten Flanken der Rechteckschwingung Cl zum Schiebeeingang des

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Registers 260 übertragen werden.

Entsprechend der Tabelle für die Digitalwerte gemäß Fig. 4 kann die erste Zelle des Schieberegisters 260 entweder eine digitale 1 oder eine digitale 0 enthalten, wenn der Schiebevorgang beendet ist, in-dem eine mit der Ziffer 001 im Rückwärts zähler 233 gebildet worden ist oder nachdem insgesamt fünf Verschiebevorgänge durch die fünf positiv gerichteten Flanken in der Rechteckschwingung Cl veranlaßt worden sind. Der Ausgang der ersten Zelle im Schieberegister 260 ist mit einem Eingang eines UND-Gatters 272 verbunden, dessen zweiter Eingang das niedrigststellige Bit im Rückwärts zähler 233 aufnimmt. In dem Augenblick, in dem der positive Impuls der Rechteckschwingung C2 vorhanden ist, bewirken diese beiden Eingangs signale des UND-Gatters 272 zusammen die Lieferung des niedrigststelligen Bit des rekonstruierten Segmentwortes auf der Leitung 204, das in Spalte 4 in Fig. 4 dargestellt ist. Das höchststellige Bit und die nachfolgenden Bits des rekonstruierten Segmentwortes werden zu diesem Zeitpunkt auf den Leitungen 202 und 203 von den beiden höchststelligen Bit-Positionen des 3-Bit-Rückwärtszählers 233 geliefert. Zum gleichen Zeitpunkt, d. h., während der

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positiven Impulse der Rechteckschwingung C2, stellen die zweite bis fünfte Zelle des 6-Bit-Schieberegisters 260 ein rekonstruiertes Digitalwort zur Verfügung, das entsprechend der Angabe in Spalte 4 von Fig. 4 das Intervall gibt.

Das vom Demultiplexer 290 auf der Leitung 241 gelieferte Vorzeichenbit wird durch die positiv gerichtete Flanke in der Rechteckschwingung C2 in ein das 1- Bit -Schieberegister 242 eingeführt. Die durch dieses Schieberegister bewirkte Verzögerung um eine C2-Periode gleicht die Verzögerung um eine Periode aus, die den anderen Bits eines verarbeiteten Wortes durch den Zähler 233 und das Schieberegister 260 mitgeteilt wird. Das Vorzeichenbit auf der Leitung 201 vom Register 242, das rekonstruierte Segmentwort und das rekonstruierte Intervallwort werden der Verbrauchereinrichtung 299 zugeführt, die unter Ansprechen auf die positiven Impulse in der Rechteckschwingung C2 diese Digitalwörter abtastet und sie zur weiteren Verwendung oder Übertragung speichert.

Im Vorstehenden ist ein Ausführungsbeispiel der Erfindung beschrieben worden. Bei anderen Ausführungsbeispielen sind

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beispielsweise Eingangsdigitalwörter, die durch eine andere nicht-einheitliche Codierung erzeugt worden sind, beispielsweise eine A-Gesetz-Codierung, zur Verarbeitung ebenso gut geeignet. Darüberhinaus brauchen die vom sendeseitigen Verarbeiter erzeugten Wörter nicht in Serienform multiplext werden, sondern können auch in paralleler Form zum empfangsseitigen Verarbeiter übertragen werden.

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Claims

BLUMBACH ■ WESER ■ BERGEN & KRAMER PATENTANWÄLTE IN WIESBADEN UND MÜNCHEN DIPL.-ING. P. G. BLUMBACH ■ DlPL-PHYS. DR. W. WESER ■ DIPl.-ING. DR. JUR. P. BERGEN DIPL-ING. R. KRAMER «2 WIESBADEN - SONNENBERGER STRASSE 43 · TEL. (06121) 5629«, 561998 MÖNCHEN Patentansprüche

1. Verfahren zur Verarbeitung von Digitalwörtern mit den Verfahrensschritten:

Identifizieren eines Maximalwertes in einer Gruppe von Eingangsdigitalwörtern,

verarbeiten jedes Wortes in der Gruppe in Abhängigkeit von dem Maximalwert unter Erzeugung verarbeiteter Wörter mit weniger Bits als die entsprechenden Eingangswörter, dadurch gekennzeichnet, daß

die Eingangsdigitalwörter je Segmentbits, die einen Bereich darstellen, und Intervallbits enthalten, die einen Wert innerhalb des Bereiches darstellen,

daß der identifizierte Maximalwert der Maximalwert der Segmentbits der Gruppe ist,

und daß die Verarbeitung von der Differenz zwischen dem Maximalwert der Segmentbits der Gruppe und dem Segmentbit des jeweiligen Wortes abhängt.

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2. Verfahren zur Verarbeitung von Digitalwörtern nach Anspruch 1, dadurch gekennzeichnet, daß der Verfahrens schritt der Verarbeitung jedes der Digitalwörter das Ersetzen der Segmentbits in jedem der Digitalwörter durch ein einzelnes Bit einer Art und Einfügen einer gewählten Anzahl von Bits der anderen Art in Ziffern stellen beinhaltet, die dem einzelnen Bit vorausgehen, und daß die gewählte Anzahl von der Differenz zwischen dem Wert seiner Segmentbits und dem Maximalwert abhängt.

3. Vorrichtung zur Verarbeitung von Digitalwörtern mit einer Einrichtung zum Identifizieren eines Maximalwertes in einer Gruppe von Eingangsdigitalwörtern, einer Einrichtung zum Verarbeiten jedes Wortes in der Gruppe in Abhängigkeit von dem Maximalwert unter Erzeugung verarbeiteter Wörter mit weniger Bits als die entsprechenden Eingangswörter, und mit einer Einrichtung zum Übertragen des Maximalwertes und der verarbeiteten Wörter, dadurch gekennzeichnet, daß die Einrichtung (122) zum Identifizieren eines Maximalwertes auf Segmentbits (ABC) der Eingangswörter zur Identifizierung eines Maximalwertes eines Bereiches anspricht, der durch die Segmentbits dargestellt wird und in dem

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ein Wert durch Intervallbits (WXYZ) angegeben wird, und daß die Verarbeitungseinrichtung (133, 160) auf die Differenz zwischen dem Maximalwert (MO, Ml, M2) der Segmentbits der Gruppe und den Segmentbits des jeweiligen Wortes anspricht.

4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, dsß die Verarbeitungseinrichtung (133, 160) so ausgelegt ist, daß sie die Segmentbits in jedem der Digitalwörter durch ein einzelnes Bit einer Art ersetzt und eine gewählte Anzahl von Bits der anderen Art in Ziffern-Stellen einfügt, die dem einzelnen Bit vorausgehen, und daß die gewählte Anzahl von der Differenz zwischen dem Wert der Segmentbits und dem Maximalwert abhängt.

5. Vorrichtung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die Verarbeitungseinrichtung ein Schieberegister (160) aufweist, dessen Stufenzahl wenigstens um 1 größer als die Anzahl von Intervallbits (WXYZ) in jedem der Eingangsdigitalwörter ist, ferner eine Einrichtung (149), die unter Ansprechen auf die Segmentbits einen Digitalwert in wenigstens eine Stufe des Schieberegisters eingibt, und eine Einrichtung (145 bis 148), die die Intervallbits (ABC) in weitere Stufen des Schieberegisters gibt.

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6. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Einrichtung (149) zur Eingabe eines Digitalwertes in wenigstens eine Stufe des Schieberegisters ein ODER-Gatter mit einer Vielzahl von Eingängen aufweist, von denen jeder so geschaltet ist, daß er ein anderes Bit der Segmentbits (ABC) aufnimmt.

7; Vorrichtung nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die Verarbeitungseinrichtung (133, 160) eine Einrichtung (152 bis 157) zur wahlweisen Betätigung des Schieberegisters enthält.

8. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Verarbeitungseinrichtung einen Rückwärtszähler (133) aufweist, der zur Anfangseinstellung auf den maximalen Segmentwert (MO, Ml, M2) anspricht, und daß der Rückwärts zähler einen Betätigungseingang aufweist, der auf eine Einrichtung (152 bis 157) zur wahlweisen Betätigung des Schieberegisters anspricht.

9. Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die Einrichtung (152 bis 157) zur wahlweisen Betätigung des Schieberegisters eine Vielzahl von UND-Gattern (152, 153, 154)

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aufweist, bei denen jeweils ein Eingangsanschluß so geschaltet ist, daß er ein unterschiedliches Ausgangssignal von dem Rückwärtszähler aufnimmt, und ein zweiter Eingangsanschluß so geschaltet ist, daß er ein entsprechendes Bit der Segmentbits aufnimmt, ferner ein ODER-Gatter (156) zur Zusammenfassung der Ausgangssignale der Vielzahl von UND-Gattern (152, 153, 154), ein zweites ODER-Gatter (155) zur Zusammenfassung gewählter Ausgangssignale des Rückwärts Zählers (133) und ein einzelnes UND-Gatter (157) zur Zusammenfassung der Ausgangssignale des ersten und zweiten ODER-Gatters (155, 156).

10. Vorrichtung zur Rekonstruktion eines Blockes verarbeiteter Digitalwörter unter Ansprechen eines sich auf den Block beziehenden Maximalwertwortes,
gekennzeichnet durch

ein Schieberegister (260) mit einer Vielzahl von Stufen zur Speicherung eines Digitalwortes aus dem. Block von verarbeiteten Digitalwörtern,

einen Rückwärts zähler (233) mit einer Vielzahl von Bit-Positionen, die einen Zählwert darstellen,

eine Einrichtung (226) zur anfänglichen Einstellung des Rückwärtszählers unter Ansprechen auf das Maximalwertwort vor der

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Verarbeitung des einen Digitalwortes,

eine Einrichtung (271) zur Verringerung des Zählwertes in dem Rückwärtszähler (233) und zur Verschiebung des einen, in dem Schieberegister (260) gespeicherten Digitalwortes in Richtung auf eine Endstufe des Schieberegisters, wenn ein vorbestimmter logischer Zustand in einer von wenigstens zwei Stufen des Rückwärts-ζ ählers und ein zweiter vorbestimmter logischer Zustand in der Endstufe des Schieberegisters vorhanden ist, und eine Einrichtung (299), die unter Ansprechen auf die Digitalwerte in dem Rückwärtszähler und in den Stufen des Schieberegisters ein rekonstruiertes Digitalwort erzeugt.

11. Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die Einrichtung (271) zur Verringerung des Zählwertes in dem Rückwärtszähler (233) und zur Verschiebung des einen Digitalwortes in dem Schieberegister (260) ein UND-Gatter (271) mit wenigstens zwei Eingangsanschlüssen, ein ODER-Gatter (255) mit wenigstens zwei Eingängen, von denen jeder mit einer unterschiedlichen Bit-Position des Rückwärts ζ ählers (233) verbunden ist, eine Einrichtung, die den Ausgang des ODER-Gatters (255) mit einem der wenigstens zwei Eingangsanschlüsse des UND-Gatters (271) verbindet, und eine Einrichtung enthält, die einen zweiten der wenigstens zwei Eingangsanschlüsse des UND-Gatters

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(271) mit der Endstufe des Schieberegisters (260) koppelt,

12. Vorrichtung nach Anspruch 11, dadurc h gekennzeichnet, daß die Einrichtung (299), die auf die Digitalwerte in dem Rückwärts ζ äliler und auf die Digitalwerte in den Stufen des Schieberegisters anspricht, ein zweites UND-Gatter (272) enthält, von dem ein Eingang mit der niedrigststelligen Bitposition des Rückwärtszählers (233) und ein zweiter Eingang mit der Endstufe des Schieberegisters (260) verbunden ist.

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